JP2002118427A - Operational amplifier - Google Patents
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Abstract
Description
【0001】[0001]
【産業上の利用分野】この発明は、演算増幅回路に関
し、特に、差動段、フォールデッドカスコード段及び出
力段とをMOSトランジスタで構成したフォールデッド
カスコード型演算増幅回路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an operational amplifier circuit, and more particularly to a folded cascode operational amplifier circuit in which a differential stage, a folded cascode stage, and an output stage are constituted by MOS transistors.
【0002】[0002]
【従来の技術】CMOSトランジスタプロセスにおい
て、一般的にPチャネル型トランジスタとNチャネル型
トランジスタとでは、そのサイズが同じ場合、Nチャネ
ルトランジスタのほうが高速に動作する。演算増幅器を
用いて高周波信号を処理する場合、その利点を生かすた
めと、増幅段2段の増幅器を実現する場合、単純な構成
の2段増幅器と比べると、ゲインを上げることが比較的
容易であることから、フォールデッドカスコード型演算
増幅器がよく用いられる。2. Description of the Related Art In a CMOS transistor process, an N-channel transistor generally operates at a higher speed if the P-channel transistor and the N-channel transistor have the same size. When processing a high-frequency signal using an operational amplifier, it is relatively easy to increase the gain in order to take advantage of it and to realize a two-stage amplifier in comparison with a two-stage amplifier having a simple configuration. For this reason, a folded cascode operational amplifier is often used.
【0003】フォールデッドカスコード型増幅器のもっ
とも単純な構成は、差動段、フォールデッドカスコード
段、出力段の3つに分類され、演算増幅器の出力におい
て負荷を駆動することが要求される場合、差動段、出力
段の増幅回路として働くトランジスタはともにNチャネ
ル型で構成することが可能なため、高速化に有利であ
る。[0003] The simplest configuration of a folded cascode amplifier is classified into three stages: a differential stage, a folded cascode stage, and an output stage. The transistors functioning as the amplifying circuits of the moving stage and the output stage can both be of N-channel type, which is advantageous for high speed operation.
【0004】図3は、反転増幅回路を示すブロック図で
あり、演算増幅器1の正入力端子に参照電圧(VRE
F)が与えられ、負入力端子に抵抗(R1)を介して入
力信号(Vin)が与えられる。なお、負入力端子には
帰還抵抗Rfが接続されている。FIG. 3 is a block diagram showing an inverting amplifier circuit. A reference voltage (VRE) is applied to the positive input terminal of the operational amplifier 1.
F), and an input signal (Vin) is applied to a negative input terminal via a resistor (R1). Note that a feedback resistor Rf is connected to the negative input terminal.
【0005】上記の図3に示すような反転増幅回路にお
いて、フォールデッドカスコード増幅器を用いた例を図
4に示す。図3に示すように、フォールデッドカスコー
ド型増幅器は、差動段10、フォールデッドカスコード
段11、出力段12で構成されている。差動段10は、
2つのPチャネルトランジスタM1、M2と3つのNチ
ャネルトランジスタM3,M4,M5を備える。フォー
ルデッドカスコード段11は、2つのPチャネルトラン
ジスタM6,M7と2つのNチャネルトランジスタM
9,M10を備える。そして、出力段11は、1つのP
チャネルトランジスタM12と1つのNチャネルトラン
ジスタM13とを備える。これら回路はそれぞれCMO
Sで構成される。FIG. 4 shows an example in which a folded cascode amplifier is used in the inverting amplifier circuit as shown in FIG. As shown in FIG. 3, the folded cascode type amplifier includes a differential stage 10, a folded cascode stage 11, and an output stage 12. The differential stage 10
It includes two P-channel transistors M1, M2 and three N-channel transistors M3, M4, M5. The folded cascode stage 11 includes two P-channel transistors M6 and M7 and two N-channel transistors M
9, M10. Then, the output stage 11 has one P
It includes a channel transistor M12 and one N-channel transistor M13. These circuits are respectively CMO
S.
【0006】差動段10のトランジスタM1とM2のゲ
ートは接続され、これらゲートに第1のバイアス電位
(VBIAS1)が与えられる。また、これらゲートは
出力段のトランジスタM12のゲートにも接続され、ト
ランジスタM12のゲートにも第1のバイアス電位(V
BIAS1)が与えられる。さらに、トランジスタM1
とM2とトランジスタM12には電源電位VDDが与え
られる。[0006] The gates of the transistors M1 and M2 of the differential stage 10 are connected, and a first bias potential (VBIAS1) is applied to these gates. These gates are also connected to the gate of the transistor M12 in the output stage, and the first bias potential (V
BIAS1). Further, the transistor M1
, M2 and the transistor M12 are supplied with the power supply potential VDD.
【0007】トランジスタM1とトランジスタM3、ト
ランジスタM2とトランジスタM4はそれぞれ接続さ
れ、両者の接続ノードはそれぞれフォールデッドカスコ
ード段のトランジスタM6、M7に接続される。トラン
ジスタM3とM4は接続され、トランジスタM5を介し
て最低電位VSSに接続される。The transistors M1 and M3 are connected to each other, and the transistors M2 and M4 are connected to each other, and their connection nodes are respectively connected to the transistors M6 and M7 in the folded cascode stage. The transistors M3 and M4 are connected, and are connected to the lowest potential VSS via the transistor M5.
【0008】トランジスタM3のゲートには負入力(V
IN−)が、トランジスタM4のゲートには正入力(V
IN+)が与えられる。また、トランジスタM5のゲー
トには第3のバイアス電位(VBIAS3)が与えられ
る。The gate of the transistor M3 has a negative input (V
IN-) is applied to the positive input (V
IN +). Further, a third bias potential (VBIAS3) is applied to the gate of the transistor M5.
【0009】トランジスタM6とM7のゲートは接続さ
れ、これらゲートに第2のバイアス電位(VBIAS
2)が与えられる。トランジスタM6とM9、トランジ
スタM7とM10が接続され、トランジスタM7とM1
0の接続ノードは出力段のトランジスタM13のゲート
に与えられる。トランジスタM9とM10のゲートは接
続され、それぞれのソースには最低電位(VSS)が与
えられる。トランジスタM9のゲート−ドレイン間は接
続されている。そして、このトランジスタM9とM10
によりカレントミラー回路が構成される。The gates of the transistors M6 and M7 are connected, and these gates are connected to a second bias potential (VBIAS).
2) is given. The transistors M6 and M9, the transistors M7 and M10 are connected, and the transistors M7 and M1 are connected.
The connection node of 0 is given to the gate of the transistor M13 in the output stage. The gates of the transistors M9 and M10 are connected, and the respective sources are supplied with the lowest potential (VSS). The gate and the drain of the transistor M9 are connected. Then, the transistors M9 and M10
Form a current mirror circuit.
【0010】トランジスタM13のドレイン−ゲート間
はコンデンサC1、抵抗R1を介して接続されている。
トランジスタM12とM13の接続ノードから出力電位
(VOUT)が出力される。The drain and gate of the transistor M13 are connected via a capacitor C1 and a resistor R1.
An output potential (VOUT) is output from a connection node between the transistors M12 and M13.
【0011】[0011]
【発明が解決しようとする課題】たとえば、図3のよう
な反転増幅回路において、図4に示すようなフォールデ
ッドカスコード型増幅器を用いて大きなゲインをかけて
使用する場合には以下のような問題がある。即ち、図4
に示すようなフォールデッドカスコード型増幅器を用い
て、その演算増幅器の出力電圧範囲以上の電圧を出力し
ようとすると、出力段12のトランジスタM13のソー
ス−ドレイン間に電流が流れないように働くため、トラ
ンジスタM13のゲート電位が最低電位VSSに向かっ
て低下する。トランジスタM12のドレイン(演算増幅
器の出力VOUT)の電位は最高電位VDD以上には上
昇できず、制限がかかる。この状態において演算増幅器
内部の出力段のトランジスタM12が飽和状態となる。For example, in the inverting amplifier circuit as shown in FIG. 3, when a folded cascode type amplifier as shown in FIG. There is. That is, FIG.
When a voltage higher than the output voltage range of the operational amplifier is to be output by using a folded cascode type amplifier as shown in (1), current does not flow between the source and the drain of the transistor M13 in the output stage 12. The gate potential of the transistor M13 decreases toward the lowest potential VSS. The potential of the drain of the transistor M12 (the output VOUT of the operational amplifier) cannot rise above the maximum potential VDD, and is limited. In this state, the transistor M12 in the output stage inside the operational amplifier becomes saturated.
【0012】また、この状態では、図3の回路におい
て、VOUTの電位がVDDで制限されているため、抵
抗Rfによる帰還が正常にかからず、VIN+端子より
もVIN−端子の電圧が低くなる。このことが図4にお
けるトランジスタM3のソース−ドレイン間電流の減少
を招き、その減少した電流がトランジスタM4のソース
−ドレイン間電流の増加分となり、フォールデッドカス
コード段10のカレントミラーを構成するトランジスタ
M10のソース−ドレイン間には電流が流れなくなって
いる。In this state, in the circuit shown in FIG. 3, since the potential of VOUT is limited by VDD, the feedback by the resistor Rf does not work properly, and the voltage of the VIN− terminal becomes lower than the VIN + terminal. . This causes a decrease in the current between the source and the drain of the transistor M3 in FIG. 4, and the reduced current becomes an increase in the current between the source and the drain of the transistor M4, and the transistor M10 constituting the current mirror of the folded cascode stage 10 No current flows between the source and the drain of the transistor.
【0013】この状態から出力電圧範囲以内の電圧を出
力する状態に遷移するとき、出力段12のトランジスタ
M12は飽和状態から復帰するまでに通常動作以上の時
間を要する。図5に上記した構成における入力電圧と出
力電圧との関係を示す。図5に示すように、出力段12
のトランジスタM12の復帰時間が長いと波形に歪みが
生じる。When transitioning from this state to a state in which a voltage within the output voltage range is output, the transistor M12 of the output stage 12 requires more time than normal operation to return from the saturated state. FIG. 5 shows the relationship between the input voltage and the output voltage in the configuration described above. As shown in FIG.
If the recovery time of the transistor M12 is long, the waveform is distorted.
【0014】この発明は、上記した問題点を解決するた
めになされたものにして、出力段トランジスタの動作遅
延の発生を抑制し、波形に歪みが発生しない演算増幅回
路を提供することを目的とする。SUMMARY OF THE INVENTION The present invention has been made in order to solve the above-mentioned problems, and has as its object to provide an operational amplifier circuit which suppresses an operation delay of an output-stage transistor and does not generate a waveform distortion. I do.
【0015】[0015]
【課題を解決するための手段】この発明は、差動段、フ
ォールデッドカスコード段及び出力段とをMOSトラン
ジスタで構成したフォールデッドカスコード型演算増幅
回路において、フォールデッドカスコード段のカレント
ミラーを構成するトランジスタのドレイン端子に、ゲー
ト−ドレインが接続されたトランジスタのドレインを接
続し、そのトランジスタのソースは、カレントミラーを
構成するトランジスタのソースと同電位に接続されてい
ることを特徴とする。According to the present invention, a current mirror of a folded cascode stage is formed in a folded cascode type operational amplifier circuit in which a differential stage, a folded cascode stage and an output stage are formed by MOS transistors. A drain terminal of the transistor whose gate and drain are connected to a drain terminal of the transistor is connected, and a source of the transistor is connected to the same potential as a source of a transistor forming a current mirror.
【0016】前記トランジスタはNチャネル型トランジ
スタで構成されていることを特徴とする。[0016] The invention is characterized in that the transistor is an N-channel transistor.
【0017】この発明では、フォールデッドカスコード
段のカレントミラーを構成するトランジスタのドレイン
に、ゲート−ドレインが接続されたトランジスタのドレ
インを接続して、そのトランジスタのソースはカレント
ミラーを構成するトランジスタのソースと同電位に接続
しているので、フォールデッドカスコード型演算増幅器
が出力電圧範囲以上の電圧を出力しようとするときも、
出力トランジスタを飽和しないレベルでリミットをかけ
ることができる。According to the present invention, the drain of the transistor whose gate and drain are connected is connected to the drain of the transistor forming the current mirror of the folded cascode stage, and the source of the transistor is the source of the transistor forming the current mirror. When the folded cascode type operational amplifier tries to output a voltage higher than the output voltage range,
The limit can be applied at a level that does not saturate the output transistor.
【0018】[0018]
【発明の実施の形態】以下、この発明の実施形態につ
き、図面を参照して説明する。なお、従来例と同一部分
には同一符号を付す。図1は、この発明の実施形態にか
かる差動段、フォールデッドカスコード段及び出力段と
をMOSトランジスタで構成したフォールデッドカスコ
ード型演算増幅回路を示す回路図、図2は、同回路の入
力信号と出力信号との関係を示す図である。Embodiments of the present invention will be described below with reference to the drawings. The same parts as those of the conventional example are denoted by the same reference numerals. FIG. 1 is a circuit diagram showing a folded cascode type operational amplifier circuit in which a differential stage, a folded cascode stage, and an output stage are constituted by MOS transistors according to an embodiment of the present invention, and FIG. 2 is an input signal of the circuit. FIG. 4 is a diagram showing a relationship between the output signal and the output signal;
【0019】図1に示すように、この発明の演算増幅回
路も基本的には、上記した図4の回路と同じく、差動段
10、フォールデッドカスコード段11及び出力段12
とをMOSトランジスタで構成している。そして、この
発明においては、フォールデッドカスコード段11のカ
レントミラーを構成するトランジスタM9,M10のド
レインに、ゲート−ドレインが接続されたトランジスタ
M8,M10のドレインを接続する。そのトランジスタ
M8,M10のソースはカレントミラーを構成するトラ
ンジスタM9,M10のソースと同電位に接続すること
を特徴とするものである。As shown in FIG. 1, the operational amplifier circuit according to the present invention is basically the same as the circuit shown in FIG. 4 except for the differential stage 10, folded cascode stage 11 and output stage 12.
Are composed of MOS transistors. Then, in the present invention, the drains of the transistors M8 and M10 whose gates and drains are connected are connected to the drains of the transistors M9 and M10 constituting the current mirror of the folded cascode stage 11. The sources of the transistors M8 and M10 are connected to the same potential as the sources of the transistors M9 and M10 forming a current mirror.
【0020】即ち、図1に示すように、フォールデッド
カスコード段11のトランジスタM6、M9の間のトラ
ンジスタM9のドレイン側ノードにドレイン−ゲートが
接続されたNチャネルのトランジスタM8のドレインを
接続する。更に、フォールデッドカスコード段11のト
ランジスタM7、M10の間のトランジスタM10のド
レインのノードに、ドレイン−ゲートが接続されたNチ
ャネルのトランジスタM11のドレインを接続する。そ
して、トランジスタM8、M11のソースは最低電位V
SSに接続されている。That is, as shown in FIG. 1, the drain of an N-channel transistor M8 having a drain-gate connected to the drain side node of the transistor M9 between the transistors M6 and M9 of the folded cascode stage 11 is connected. Further, the drain of the N-channel transistor M11 whose drain and gate are connected is connected to the drain node of the transistor M10 between the transistors M7 and M10 of the folded cascode stage 11. The sources of the transistors M8 and M11 are connected to the lowest potential V.
Connected to SS.
【0021】このように、NチャネルトランジスタM
5,M8,M9.M10,M11,M13のソースは最
低電位VSSに接続されている。As described above, the N-channel transistor M
5, M8, M9. The sources of M10, M11, and M13 are connected to the lowest potential VSS.
【0022】このように構成された演算増幅器において
は、出力VOUTが出力電圧範囲を越える電圧を出力し
ようとしても、トランジスタM8、トランジスタM11
のソース−ドレイン間には電流が流れているため、トラ
ンジスタM10のドレイン電位は最低電位VSSにはな
らない。このため、トランジスタM13のゲートに、ト
ランジスタM13を動作させるだけの電圧を与える。In the operational amplifier configured as described above, even if the output VOUT attempts to output a voltage exceeding the output voltage range, the transistors M8 and M11
Since the current flows between the source and the drain of the transistor M10, the drain potential of the transistor M10 does not become the minimum potential VSS. Therefore, a voltage sufficient to operate the transistor M13 is applied to the gate of the transistor M13.
【0023】従って、トランジスタM13のドレイン−
ソース間には、常に電流が流れている状態となるため、
トランジスタM12のドレイン電位はトランジスタM1
3が流す電流で決まる電圧(VDD−VSAT)でリミ
ットがかかり、飽和しなくなる。この結果、図2に示す
ように、演算増幅器の出力VOUTが出力電圧範囲を越
える電圧を出そうとするとき、(VDD−VSAT)と
いう電圧で制限がかかり、そこから出力電圧範囲内の出
力状態に遷移するときに動作遅延がおこらず波形に歪み
が発生しない。Therefore, the drain of the transistor M13
Since the current always flows between the sources,
The drain potential of the transistor M12 is
The voltage is limited by the voltage (VDD-VSAT) determined by the current flowing through No. 3 so that the voltage is not saturated. As a result, as shown in FIG. 2, when the output VOUT of the operational amplifier tries to output a voltage exceeding the output voltage range, the voltage is limited by the voltage (VDD-VSAT), and the output state within the output voltage range is reduced from there. When there is a transition, no operation delay occurs and no waveform distortion occurs.
【0024】[0024]
【発明の効果】以上説明したように、この発明によれ
ば、フォールデッドカスコード型演算増幅器が出力電圧
範囲以上の電圧を出力しようとするときも、出力トラン
ジスタを飽和しないレベルでリミットがかかり、動作遅
延の発生が抑制され、出力波形に歪みが発生することが
防止できる。As described above, according to the present invention, even when the folded cascode type operational amplifier attempts to output a voltage higher than the output voltage range, the output transistor is limited at a level that does not saturate the output transistor. The occurrence of delay is suppressed, and the occurrence of distortion in the output waveform can be prevented.
【図1】この発明の実施形態にかかるフォールデッドカ
スコード型演算増幅回路を示す回路図である。FIG. 1 is a circuit diagram showing a folded cascode type operational amplifier circuit according to an embodiment of the present invention.
【図2】図1に示す回路の入力信号と出力信号との関係
を示す図である。FIG. 2 is a diagram showing a relationship between an input signal and an output signal of the circuit shown in FIG.
【図3】反転増幅回路を示すブロック図である。FIG. 3 is a block diagram illustrating an inverting amplifier circuit.
【図4】この発明の前提にとなるフォールデッドカスコ
ード型演算増幅回路を示す回路図である。FIG. 4 is a circuit diagram showing a folded cascode type operational amplifier circuit as a premise of the present invention.
【図5】図4に示す回路の入力信号と出力信号との関係
を示す図である。5 is a diagram showing a relationship between an input signal and an output signal of the circuit shown in FIG.
【符号の説明】 10 差動段 11 フォールデッドカスコード段 12 出力段 M9 Nチャネルトランジスタ(カレントミラー用) M10 Nチャネルトランジスタ(カレントミラー用) M8 Nチャネルトランジスタ M11 Nチャネルトランジスタ M12 Pチャネルトランジスタ(出力) M13 Nチャネルトランジスタ(出力)[Description of Signs] 10 Differential stage 11 Folded cascode stage 12 Output stage M9 N-channel transistor (for current mirror) M10 N-channel transistor (for current mirror) M8 N-channel transistor M11 N-channel transistor M12 P-channel transistor (output) M13 N-channel transistor (output)
───────────────────────────────────────────────────── フロントページの続き Fターム(参考) 5J066 AA01 AA46 AA47 CA21 CA65 FA01 HA10 HA17 HA25 HA29 KA02 KA09 MA11 MA17 ND01 ND14 ND22 ND23 PD02 TA01 TA06 5J090 AA01 AA46 AA47 CA21 CA65 FA01 GN01 HA10 HA17 HA25 HA29 KA02 KA09 MA11 MA17 MN01 TA01 TA06 5J091 AA01 AA46 AA47 CA21 CA65 FA01 HA10 HA17 HA25 HA29 KA02 KA09 MA11 MA17 TA01 TA06 ──────────────────────────────────────────────────続 き Continued on the front page F term (reference) 5J066 AA01 AA46 AA47 CA21 CA65 FA01 HA10 HA17 HA25 HA29 KA02 KA09 MA11 MA17 ND01 ND14 ND22 ND23 PD02 TA01 TA06 5J090 AA01 AA46 AA47 CA21 CA65 FA01 GN01 HA10 HA17 HA17 MN01 TA01 TA06 5J091 AA01 AA46 AA47 CA21 CA65 FA01 HA10 HA17 HA25 HA29 KA02 KA09 MA11 MA17 TA01 TA06
Claims (2)
び出力段とをMOSトランジスタで構成したフォールデ
ッドカスコード型演算増幅回路において、フォールデッ
ドカスコード段のカレントミラーを構成するトランジス
タのドレイン端子に、ゲート−ドレインが接続されたト
ランジスタのドレインを接続し、そのトランジスタのソ
ースは、カレントミラーを構成するトランジスタのソー
スと同電位に接続されている演算増幅回路。In a folded cascode type operational amplifier circuit in which a differential stage, a folded cascode stage and an output stage are constituted by MOS transistors, a gate terminal is connected to a drain terminal of a transistor constituting a current mirror of the folded cascode stage. An operational amplifier circuit in which the drain of a transistor to which the drain is connected is connected, and the source of the transistor is connected to the same potential as the source of the transistor forming the current mirror.
ジスタで構成されていることを特徴とする請求項1に記
載の演算増幅回路。2. The operational amplifier according to claim 1, wherein the transistor is an N-channel transistor.
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