JP2002117680A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】データライトを確実に行うデジット線対間のレ
ベルバランスの実行タイミングを改善する。 【解決手段】デジット線対Ｄｊ(ｊ＝１〜ｎ)、ＤｊB(ｊ
＝１〜ｎ)およびデータ転送バス線対Ｉ／ＯＴ，Ｉ／Ｏ
Ｎ間に挿入されるバス接続切換部（ＹＳＷ）１４とセン
スアンプ１２とを接続するデジット線対間に、デジット
線対の電位を電源電位ＶＣＣの中間電位ＶＣＣ／２レベ
ルに設定するバランス手段を設けるとともに、そのバラ
ンス手段は、ライト期間内に、カラムアドレスストロー
ブ（ＣＡＳ）信号とその遅延信号Φｃｄｌｙとカラムア
ドレスを指定するカラムアドレスのデコード信号との論
理合成を行うバランス選択手段１７ｊ（ｊ＝１〜n）に
より、バランス動作が制御される構成を備える。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体記憶装置に係
わり、特に高周波動作時におけるデータ書き込みを確実
に行うデジット線対間のレベルバランスの実行タイミン
グを改善した半導体記憶装置に関する。

【０００２】

【従来の技術】近年、半導体素子の微細化技術の進展に
伴い、その半導体素子で構成するＬＳＩも大規模化して
いる。特に半導体記憶装置の分野ではその傾向が顕著で
ある。

【０００３】例えば、１チップに２５６メガビットの容
量を有する半導体記憶装置としてダイナミック型ランダ
ムアクセス・メモリ（ＤＲＡＭ）やシンクロナス・ラン
ダムアクセス・メモリ（ＳＤＲＡＭ）も実用化されてい
る。

【０００４】この種の半導体記憶装置の一例として、そ
の主要部の構成をブロック図で示した図７を参照する
と、この半導体記憶装置は、データを記憶するメモリセ
ルＣ（ｉ，ｊ）（ｉ＝１〜ｍ、ｊ＝１〜ｎ、ｍおよびｎ
は整数）が配置されたメモリセルアレイ部１１ｃと、セ
ンスアンプ部１２と、ＹＳＷ部１４と、ライト制御回路
（ＷＳ）１５ｂと、カラムアドレスデコード回路（Ａ
Ｄ）１６と、ＹＤＥＣ部１８ｊ（ｊ＝１〜ｎ）と、遅延
回路１９とを有する。

【０００５】アレイ部１１ｃは、アレイ部１１ｃの平面
上のＸ方向に延長されるワード線ＷＬ１〜ＷＬｍとＹ方
向に延長されるデジット線Ｄ１〜Ｄｎおよびデジット線
Ｄ１Ｂ〜ＤｎＢとがマトリクス状に配置され、マトリク
スの交叉点にメモリセルが配置されている。

【０００６】また、アレイ部１１ｃは、プリチャージ電
圧の供給を受けてデジット線対をＶＣＣ／２レベルに設
定するデジットプリチャージ回路Ｄｐｊ（ｊ＝１〜ｎ）
がデジット線対ごとに設けられている。

【０００７】デジット線対Ｄｊ、ＤｊＢ（ｊ＝１〜ｎ）
は、対応する各デジットプリチャージ回路ＤＰｊ（ｊ＝
１〜ｎ）によって、書き込み／読み出し動作時以外のと
きにはデジットプリチャージ制御信号ＰＤＬ、ＰＤＬに
応答してＶＣＣ／２のレベルにプリチャージされてい
る。

【０００８】センスアンプ部１２のセンスアンプＳＡｊ
（ｊ＝１〜ｎ）は、各デジット線対毎に設けられてい
る。ライト制御回路（ＷＳ）１５ｂは、外部より取り込
まれたライトデータＤｗをアレイ部１１ｃ内に伝達させ
るライト制御信号Φｗおよびカラムアドレスストローブ
（ＣＡＳ）信号Φｃにより活性化され、ライトデータＤ
ｗを相補のデータバス線Ｉ／ＯＢｕｓ（Ｉ／ＯＮ、Ｉ／
ＯＴ）に転送する。

【０００９】カラムアドレスデコード回路（ＡＤ）は、
カラムアドレス信号Φａｖ（ｖ＝１〜ｘ）をデコードし
て、カラムアドレスのデコード信号Φｄｊ（ｊ＝１〜
ｎ）を出力する。

【００１０】ＹＤＥＣ部１８ｊ（ｊ＝１〜ｎ）は、遅延
信号Φｃｄｌｙとデコード信号Φｄｊ（ｊ＝１〜ｎ）に
よってメモリーセルが接続された各デジット線対との接
続・分離を制御する。

【００１１】従来の半導体記憶装置におけるライト動作
の説明用タイミングチャートを示した図８を参照する
と、ライト動作において、先ず、外部より取り込まれた
ライトデータＤｗをデータバス線対Ｉ／ＯＢｕｓを通じ
てアレイ部１１ｃに伝達させるため、タイミングｔ０に
おいてライト制御信号ΦｗをＧＮＤレベルからＶＣＣレ
ベルに変化させる。

【００１２】次に、タイミングｔ１においてデジット線
対の選択制御およびライト・リード動作制御をを行うＣ
ＡＳ信号ΦｃがＶＣＣレベルになることにより、外部の
カラムアドレス信号Φａｖ（ｖ＝１〜ｘ）によりカラム
アドレスのデコード信号Φｄｊ（ｊ＝１〜ｎ）が選択さ
れる。ここでは仮にΦｄ１が選択されたとすると、この
カラムアドレスのデコード信号Φｄ１がＧＮＤレベルか
らＶＣＣレベルに変化する。

【００１３】タイミングｔ２において、ＣＡＳ信号Φｃ
を遅延回路（ｄｅｌａｙ）を通して生成された遅延信号
ΦｃｄｌｙがＧＮＤレベルからＶＣＣレベルに変化し、
同時に カラムアドレスのデコード信号Φｄ１で選択さ
れたＹＳＷの制御信号Φｙ１がＧＮＤレベルからＶＣＣ
レベルに変化して、ライトデータＤｗがデータバス線対
Ｉ／ＯＢｕｓ（Ｉ／ＯＴ、Ｉ／ＯＮ）を通じてメモリセ
ルＣ（１，１）にデータの書き込みを行う。

【００１４】その後は、タイミングｔ４において、ＹＳ
Ｗ部１４の制御信号Φｙ１がＶＣＣレベルからＧＮＤレ
ベルに変化して、ライトデータＤｗのアレイ部１１ｃへ
の伝達期間を終了する。

【００１５】次に、タイミングｔ７において、プリチャ
ージ信号ΦｐがＶＣＣレベルに変化することにより、選
択されたワード線ＷＬ１をＧＮＤレベルとして、各デジ
ット線対のプリチャージを行うことによりライト動作が
完了する。

【００１６】ここで、仮にプリチャージ信号Φｐがタイ
ミングｔ４でＶＣＣレベルに立ち上がったとする。その
場合も図中に点線で示す波形のように、選択されたワー
ド線ＷＬ１をＧＮＤレベルにして、プリチャージ制御信
号ＰＤＬをＶＣＣレベルに立ち上げ各デジット線対のプ
リチャージを行うことによりライト動作が完了する。

【００１７】そのため、差電位がまだ充分についていな
い状態でプリチャージを開始してデジット線対の電位を
ＶＣＣ／２レベルにすることになる。

【００１８】

【発明が解決しようとする課題】上述したように従来の
半導体記憶装置では、プロセスの微細化からメモリセル
容量は小さく、またデジット容量は大きくなる傾向にあ
る。高周波での安定動作を強く要求されるＤＲＡＭ等で
は、特にメモリセル容量が小さくなったことによりセル
のリストア効率が悪化し、高速動作に支障をきたしてき
た。

【００１９】特に、クロック同期で内部制御信号を自動
発生するＤＲＡＭにおいては、高周波でのライト動作時
に、基準クロックが高速になって行くと、プリチャージ
動作も基準クロックに同期して生成されるので、周波数
によってはライト動作が妨げられ、高周波動作を制限す
る原因となっていた。

【００２０】例えばライト動作時において、特にメモリ
セルＣ（ｉ，ｊ）（ｉ＝１〜ｍ、ｊ＝１〜ｎ）が予め蓄
えていた情報データの逆のライトデータＤｗをライトす
る場合、高周波ではライトデータＤｗのメモリセルＣ
（ｉ，ｊ）（ｉ＝１〜ｍ、ｊ＝１〜ｎ）への伝達期間が
規格値の下限近辺である最短となる場合がある。

【００２１】そのため、デジット線対Ｄｊ、ＤｊＢ（ｊ
＝１〜ｎ）の反転動作、ひいてはメモリセルＣ（ｉ，
ｊ）（ｉ＝１〜ｍ、ｊ＝１〜ｎ）へのライトレベルが充
分でない状態で、プリチャージ信号Φｐによってデジッ
ト線対をＶＣＣ／２レベルへプリチャージされることか
ら、所望のライトデータＤｗをアレイ部１１ｃへ伝達で
きなくなる可能性がある。その結果、所望のリード動作
が不可能となり、選別歩留など生産性を圧迫してきた。

【００２２】本発明の目的は、上述した従来の欠点に鑑
みなされたものであり、バランス手段およびバランス選
択手段によりデジット線対をバランスさせた後にデータ
転送を開始するようにバランス実行タイミングを改善し
て信頼性向上に寄与する半導体記憶回路を提供すること
にある。

【００２３】

【課題を解決するための手段】本発明の半導体装置は、
デジット線対およびデータ転送バス線対間に挿入される
バス接続切換部とセンスアンプとを接続する前記デジッ
ト線対間に、前記デジット線対の電位を電源電位の中間
電位に設定するバランス手段を設けるとともに、前記バ
ランス手段は、書き込み期間内に、カラムアドレススト
ローブ信号とその遅延信号とカラムアドレスを指定する
カラムアドレスデコード信号との論理合成を行うバラン
ス選択手段により、バランス動作が制御されることを特
徴とする。

【００２４】本発明の半導体装置の他の特徴は、書き込
み期間内で、かつプリチャージ電圧が非活性状態時に、
カラムアドレスストローブ信号とその遅延信号とカラム
アドレスを指定するカラムアドレスデコード信号との論
理合成を行うバランス選択手段の出力するバランス信号
に応答して、プリチャージ手段がデジット線対の電位を
電源電位の中間電位にバランスさせるプリチャージ制御
手段を有することにある。

【００２５】また、書き込み期間内で、かつメモリセル
があらかじめ保持するデータの逆データを前記メモリセ
ル書き込むとき、カラムアドレスストローブ信号が活性
状態から非活性状態に変化した直後からプリチャージ信
号を活性化させるまでのあらかじめ規定された期間より
も短期間に前記プリチャージ信号が活性化しても、前記
バランス手段および前記バランス選択手段により前記デ
ジット線対をバランスさせた後にデータ転送を開始する
ことができる。

【００２６】さらに、少なくとも外部からメモリセルに
書き込むデータ転送期間以前の期間に前記バランス手段
を活性化することもできる。

【００２７】さらにまた、メモリセル内部のｍ（ｍは整
数）本のワード線を有するとき、ｍ／ｎ（ｎは整数でｍ
＞ｎ）の等間隔に対応する前記デジット線対間に前記バ
ランス手段を設け、さらに前記バランス手段を前記バラ
ンス選択手段で制御して前記デジット線対をバランスさ
せることもできる。

【００２８】また、書き込み期間内で、かつメモリセル
があらかじめ保持するデータの逆データを前記メモリセ
ル書き込むとき、前記カラムアドレスストローブ信号が
活性状態から非活性状態に変化した直後からプリチャー
ジ信号を活性化させるまでのあらかじめ規定された期間
よりも短期間に前記プリチャージ信号が活性化しても、
前記バランス手段および前記バランス選択手段により前
記デジット線対の差電位をあらかじめ定める電圧範囲以
上生じさせることもできる。

【００２９】さらに、前記バランス手段および前記バラ
ンス選択手段で生じさせた前記デジット線対の差電位に
より前記メモリセルに所望のデータを書き込むこともで
きる。

【００３０】さらにまた、前記バランス手段はＮチャネ
ル型ＭＯＳトランジスタであり、前記バランス選択手段
は、前記カラムアドレスストローブ信号とライト制御信
号とから生成したバランス選択制御信号と外部アドレス
信号をデコードしたカラムアドレスデコード信号とを入
力する第１の論理積否定回路と、前記第１の論理積否定
回路出力と前記カラムアドレスストローブ信号の遅延信
号とを入力し前記バランス信号を生成して前記Ｎチャネ
ル型ＭＯＳトランジスタのゲートに与える第１の論理和
否定回路とから構成することができる。

【００３１】また、前記バランス選択制御信号は、前記
カラムアドレスストローブ信号とライト制御信号とを入
力する第２の論理積否定回路と、前記第２の論理積否定
回路の出力を予め定める時間だけ遅らせる遅延手段と、
前記遅延手段の出力する遅延信号と前記第２の論理積否
定回路の出力とを入力する第３の論理積否定回路とから
構成したバランス選択制御信号生成手段により生成する
ことができる。

【００３２】さらに、前記プリチャージ制御手段は、前
記プリチャージ信号と前記バランス選択手段で生成した
バランス信号との論理和結果をプリチャージ回路に供給
する論理和回路で構成することもできる。

【００３３】

【発明の実施の形態】まず、本発明の第１の実施形態に
ついて図面を参照しながら説明する。

【００３４】本発明の第１の実施形態の主要部の構成を
ブロック図で示した図１を参照すると、本発明の半導体
記憶装置１は、データを記憶するメモリセルＣ（ｉ，
ｊ）（ｉ＝１〜ｍ、ｊ＝１〜ｎ、ｍおよびｎは整数）が
配置されたアレイ部１１ａと、センスアンプ部１２と、
バランス回路１３と、ＹＳＷ部１４と、ライト制御回路
（ＷＳ）１５ａと、カラムアドレスデコード回路（Ａ
Ｄ）１６と、バランス選択回路１７ｊ（ｊ＝１〜ｎ）
と、ＹＤＥＣ部１８ｊ（ｊ＝１〜ｎ）と、遅延回路（ｄ
ｅｌａｙ）１９とを有する。

【００３５】アレイ部１１ａは、アレイ部１１ａの平面
上のＸ方向に延長されるワード線ＷＬ１〜ＷＬｍとＹ方
向に延長されるデジット線Ｄ１〜Ｄｎおよびデジット線
Ｄ１Ｂ〜ＤｎＢがマトリクス状に配置され、マトリクス
の交叉点にメモリセルＣ（ｉ，ｊ）（ｉ＝１〜ｍ，ｊ＝
１〜ｎ）が配置されている。

【００３６】メモリセルＣ（ｉ，ｊ）（ｉ＝１〜ｍ，ｊ
＝１〜ｎ）は、転送ゲートとなるＮチャネル型ＭＯＳト
ランジスタおよび記憶データを保持する容量素子を１つ
の記憶単位として構成される。

【００３７】デジット線対ＤｊおよびＤｊＢは互いに相
補の関係を有し、デジット線ＤｊＢはデジット線Ｄｊの
信号レベルの極性反転レベルを転送する。

【００３８】アレイ部１１ａは、デジット線対をＶＣＣ
／２レベルに設定するデジットプリチャージ回路ＤＰj
（ｊ＝１〜ｎ）がデジット線対Ｄｊ、ＤｊＢ（ｊ＝１〜
ｎ）ごとに設けられている。

【００３９】これらのデジット線対Ｄｊ、ＤｊＢ（ｊ＝
１〜ｎ）は、対応する各デジットプリチャージ回路ＤＰ
j（ｊ＝１〜ｎ）によって書き込み／読み出し動作が行
われる時以外は、ＶＣＣ／２のレベルにプリチャージさ
れる。

【００４０】そのデジットプリチャージ回路ＤＰｊ（ｊ
＝１〜ｎ）は、この半導体記憶装置のプリチャージ期間
にＶＣＣレベルになりアクティブ期間にはＧＮＤレベル
になるプリチャージ制御信号ＰＤＬにより制御される。
プリチャージ制御信号ＰＤＬはプリチャージ信号Φｐか
ら生成される。

【００４１】デジットプリチャージ回路ＤＰｊ（ｊ＝１
〜ｎ）は、その構成を示した図５を参照すると、デジッ
ト線対Ｄｊ、ＤｊＢ（ｊ＝１〜ｎ）間にソースまたはド
レインが接続されたＮチャネル型ＭＯＳトランジスタＮ
１と、デジット線対Ｄｊ、ＤｊＢ（ｊ＝１〜ｎ）間に直
列接続されたＮチャネル型ＭＯＳトランジスタＮ２およ
びＮ３とを有する。

【００４２】これらのトランジスタＮ１，Ｎ２，Ｎ３の
各ゲートにはプリチャージ制御信号ＰＤＬの信号線が共
通接続される。トランジスタＮ２およびＮ３の直列接続
点となるソースにはＶＣＣ／２が供給される。トランジ
スタＮ２のドレインはデジット線Ｄｊに接続され、トラ
ンジスタＮ３のドレインはデジット線ＤｊＢに接続され
た構成である。

【００４３】センスアンプ部１２は、各デジット線対毎
に設けられるセンスアンプＳＡｊ（ｊ＝１〜ｎ）を有
し、図示しないセンスアンプ制御信号により活性化され
プリチャージ制御信号ＰＤＬと同程度の時間で非活性と
なる。

【００４４】バランス回路１３は、デジット線対Ｄｊ、
ＤｊＢ（ｊ＝１〜ｎ）間にソースまたはドレインが接続
されたＮチャネル型ＭＯＳトランジスタＢｊ（ｊ＝１〜
ｎ）を有し、ゲートにそれぞれ対応するバランス信号Φ
ｗｐｊ（ｊ＝１〜ｎ）の信号線が接続されている。

【００４５】バス接続切換部（ＹＳＷ）部は、デジット
線Ｄｊごとにソースまたはドレインが個別に接続され、
Ｉ／ＯＴバスにドレインまたはソースが共通接続される
Ｎチャネル型ＭＯＳトランジスタＹｊＴ（ｊ＝１〜ｎ）
が設けられている。同様に、デジット線ＤｊＢごとにソ
ースまたはドレインが個別に接続され、Ｉ／ＯＮバスに
ドレインまたはソースが共通接続されるＮチャネル型Ｍ
ＯＳトランジスタＹｊＮ（ｊ＝１〜ｎ）が設けられてい
る。

【００４６】データバス線対Ｉ／ＯＢｕｓ（Ｉ／ＯＮ、
Ｉ／ＯＴ）は、後述するライト制御回路（ＷＳ）１５ａ
により増幅されたライトデータＤｗを、アレイ部１１ａ
内に伝達する相補の信号線である。

【００４７】ライト制御回路（ＷＳ）１５ａは、その構
成を示した図３を参照すると、ライト制御信号Φｗおよ
びカラムアドレスストローブ（ＣＡＳ）信号Φｃを入力
するＮＡＮＤ回路１５１と、このＮＡＮＤ回路１５１の
出力を遅延させる遅延回路（ｄｅｌａｙ）１５２と、こ
の遅延回路１５２の出力およびＮＡＮＤ回路１５１の出
力を入力すると共にその論理積否定結果をバランス選択
制御信号（Φｗａｅ）として出力するＮＡＮＤ回路１５
３と、ＮＡＮＤ回路１５３の出力およびライトデータＤ
ｗを入力し論理積否定をとるＮＡＮＤ回路１５４と、Ｎ
ＡＮＤ回路１５３の出力を極性反転させるインバータ１
５５と、インバータ１５５の出力およびライトデータＤ
ｗを入力し論理和否定をとるＮＯＲ回路１５６と、ゲー
トにＮＡＮＤ回路１５４の出力を入力しソースをＶＣＣ
に接続するとともにドレインを出力端子Ｉ／ＯＴに接続
するＰチャネル型ＭＯＳトランジスタＰ１１と、ゲート
にＮＯＲ回路１５６の出力を入力しドレインをＧＮＤに
接続するとともにソースを出力端子Ｉ／ＯＮに接続する
Ｎチャネル型ＭＯＳトランジスタＮ１１とを有する。

【００４８】さらに、書き込みデータＤｗを極性反転す
るインバータ１５７と、インバータ１５７の出力とＮＡ
ＮＤ回路１５３の出力を入力し論理積否定をとるＮＡＮ
Ｄ回路１５８と、インバータ１５５の出力およびインバ
ータ１５７の出力を入力し論理和否定をとるＮＯＲ回路
１５９と、ゲートにＮＡＮＤ回路１５８の出力を入力し
ソースをＶＣＣに接続するとともにドレインを出力端子
Ｉ／ＯＮに接続するＰチャネル型ＭＯＳトランジスタＰ
１２と、ゲートにＮＯＲ回路１５９の出力を入力しドレ
インをＧＮＤレベルに接続するとともにソースを出力端
子Ｉ／ＯＮに接続するＮチャネル型ＭＯＳトランジスタ
Ｎ１２とを有して構成する。すなわち、ＣＡＳ信号Φｃ
およびライト制御信号Φｗにより活性化される。

【００４９】カラムアドレスデコード回路（ＡＤ）１６
は、その構成を示した図４を参照すると、インバータ１
６１ｖ（ｖ＝１〜ｘ）と、ＮＡＮＤ回路１６２ｊ（ｊ＝
１〜ｎ）と、インバータ１６３ｊ（ｊ＝１〜ｎ）とを有
し、カラムアドレス信号Φａｖ（ｖ＝１〜ｘ）をＣＡＳ
信号Φｃに同期してデコードし、カラムアドレスのデコ
ード信号Φｄｊ（ｊ＝１〜ｎ）を出力する構成である。
すなわち、ＣＡＳ信号Φｃにより活性化される。

【００５０】本発明のバランス選択回路（ＢＡ）１７ｊ
（ｊ＝１〜ｎ）は、カラムアドレスのデコード信号Φｄ
ｊ（ｊ＝１〜ｎ）およびバランス選択制御信号Φｗｅａ
とを入力するＮＡＮＤ回路ＢＮＡｊ（ｊ＝１〜ｎ）と、
ＣＡＳ信号Φｃを遅延回路（ｄｅｌａｙ）１９で遅延さ
せた遅延信号ΦｃｄｌｙおよびＮＡＮＤ回路ＢＮＡｊ
（ｊ＝１〜ｎ）の出力を入力するＮＯＲ回路ＢＮＯｊ
（ｊ＝１〜ｎ）とから構成する。

【００５１】列デコーダ（ＹＤＥＣ）部１８は、遅延信
号Φｃｄｌｙおよびカラムアドレスデコード信号Φｄｊ
（ｊ＝１〜ｎ）を入力するＮＡＮＤ回路ＹＮＡｊ（ｊ＝
１〜ｎ）と、ＮＡＮＤ回路ＹＮＡｊの出力を極性反転さ
せるインバータＹＩｊ（ｊ＝１〜ｎ）とから構成する。
すなわち、ＣＡＳ信号Φｃの遅延信号Φｃｄｌｙとカラ
ムアドレスのデコード信号Φｄｊ（ｊ＝１〜ｎ）によっ
てメモリーセルが接続された各デジット線対とＩ／ＯＢ
ｕｓとの接続・分離を制御する。

【００５２】ここで、この実施形態で使用する信号を説
明しておく。

【００５３】ＣＡＳ信号Φｃは、メモリセルの情報を得
るために必要なデジット線対Ｄｊ、ＤｊＢ（ｊ＝１〜
ｎ）の選択制御およびライト・リード動作制御をつかさ
どる信号である。

【００５４】遅延信号Φｃｄｌｙは、ＣＡＳ信号Φｃか
ら遅延回路（ｄｅｌａｙ）を通じて生成される信号であ
る。

【００５５】ライト制御信号Φｗは、外部より取り込ま
れたライトデータＤｗをアレー部１１ａ内に伝達させる
ことを可能にする信号である。

【００５６】バランス選択制御信号Φｗａｅは、ライト
制御回路（ＷＳ）１５ａから出力されバランス選択回路
１７を制御する信号である。

【００５７】カラムアドレス信号Φａｖ（ｖ＝１〜ｘ）
は、外部から供給されるカラムアドレスを指定するため
の信号である。

【００５８】デコード信号Φｄｊ（ｊ＝１〜ｎ）は、カ
ラムアドレスデコード回路（ＡＤ）１６の出力である。

【００５９】制御信号Φｙｊ（ｊ＝１〜ｎ）は、ＹＤＥ
Ｃ部１８の出力信号であり、ＹＳＷ部１４のトランジス
タＹｊＴ（ｊ＝１〜ｎ）、ＹｊＮ（ｊ＝１〜ｎ）の導通
制御を行う信号である。

【００６０】バランス信号Φｗｐｊ（ｊ＝１〜ｎ）は、
前述のバランス選択制御信号Φｗａｅおよび遅延信号Φ
ｃｄｌｙおよびデコード信号Φｄｊ（ｊ＝１〜ｎ）によ
ってライト時のデジット線対のバランス選択を制御する
信号である。

【００６１】次に、図１および本実施形態の動作説明用
タイミングチャートを示した図２参照しながら、上述し
た構成からなる本発明の半導体記憶装置の動作を説明す
る。

【００６２】先ず、タイミングｔ０以前にデジットプリ
チャージ回路ＤＰｊ（ｊ＝１〜ｎ）を制御するプリチャ
ージ制御信号ＰＤＬをロウレベルとし、各デジット線対
Ｄｊ、ＤｊＢ（ｊ＝１〜ｎ）のプリチャージおよびバラ
ンスを解除する。

【００６３】その後、行列状に配置されたメモリセルＣ
（ｉ，ｊ）（ｉ＝１〜ｍ，ｊ＝１〜ｎ）が接続されるワ
ード線ＷＬｉ（ｉ＝１〜ｍ）のうち、いずれか１つが選
択されそのワード線のレベルは、メモリセルの転送ゲー
トとなるＮチャネル型ＭＯＳトランジスタの閾値分だけ
高い電圧に設定されているのでＶＣＣ＋Ｎｃｈトランジ
スタの閾値レベルとなる。

【００６４】ここで、仮にワード線ＷＬ１が選択された
とすると、このワード線ＷＬ１に接続されるメモリセル
Ｃ（１，ｊ）（ｊ＝１〜ｎ）が予め蓄えていた情報が電
荷の移動、即ち、容量結合によりＶＣＣ／２の電位にプ
リチャージされていたデジット線対Ｄｊ、ＤｊＢ（ｊ＝
１〜ｎ）に読み出される。

【００６５】その後、センスアンプ部１２を活性化する
ことにより、デジット線対Ｄｊ、ＤｊＢ（ｊ＝１〜ｎ）
は、各々ＶＣＣレベル又はＧＮＤレベルに増幅される。

【００６６】次にライト動作を説明する。

【００６７】先ず、外部より取り込まれたライトデータ
Ｄｗをデータバス線対Ｉ／ＯＢｕｓを通じてアレイ部１
１ａに伝達させるため、タイミングｔ０においてライト
制御信号ΦｗをＧＮＤレベルからＶＣＣレベルに変化さ
せる。

【００６８】次に、タイミングｔ１において、デジット
線対の選択制御およびライト・リード動作制御をつかさ
どるＣＡＳ信号ΦｃをＶＣＣレベルにすることにより、
バランス選択回路１７ｊ（ｊ＝１〜ｎ）を制御するバラ
ンス選択制御信号ΦｗａｅがＧＮＤレベルからＶＣＣレ
ベルに変化する。

【００６９】さらにカラムアドレス信号Φａｖ（ｖ＝１
〜ｘ）によりカラムアドレスのデコード信号Φｄｊ（ｊ
＝１〜ｎ）が選択される。ここでは仮にΦｄ１が選択さ
れたとすると、このカラムアドレスのデコード信号Φｄ
１がＧＮＤレベルからＶＣＣレベルに変化して、バラン
ス選択回路１７ｊ（ｊ＝１〜ｎ）のバランス信号Φｗｐ
１が選択されるとともに、ＧＮＤレベルからＶＣＣレベ
ルに変化する。

【００７０】バランス信号Φｗｐ１がＶＣＣレベルに変
化したことにより、バランス信号Φｗｐ１で制御される
バランス回路１３のトランジスタＢ１が導通状態とな
る。その結果、デジット線対（Ｄ１、Ｄ１Ｂ）のＶＣＣ
レベル、ＧＮＤレベルをＶＣＣ／２レベル近辺まで電位
をバランスさせることができる。

【００７１】タイミングｔ２において、ＣＡＳ信号Φｃ
が遅延回路（ｄｅｌａｙ）１９を通じて生成された遅延
信号Φｃｄｌｙが、ＧＮＤレベルからＶＣＣレベルに変
化することにより、バランス信号Φｗｐ１がＶＣＣレベ
ルからＧＮＤレベルに変化する。その結果、バランス回
路１３のトランジスタＢ１が非導通状態となり、デジッ
ト線対のバランスを解除する。

【００７２】同時に、カラムアドレスのデコード信号Φ
ｄ１で選択されたＹＳＷ部１４のトランジスタＹ１Ｔ，
Ｙ１Ｎの導通を制御する制御信号Φｙ１がＧＮＤレベル
からＶＣＣレベルに変化してトランジスタＹ１Ｔ，Ｙ１
Ｎが導通する。

【００７３】トランジスタＹ１Ｔ，Ｙ１Ｎが導通するこ
とにより、ライトデータＤｗがデータバス線対Ｉ／ＯＢ
ｕｓ（Ｉ／ＯＴ、Ｉ／ＯＮ）を通じてデジット線対に伝
達され、デジット線対からメモリセルＣ（１，１）にデ
ータの書き込みが行われる。

【００７４】上述したようにライト動作ではＹＳＷ部１
４を制御する制御信号Φｙ１がＶＣＣレベルになりトラ
ンジスタＹ１Ｔ、Ｙ１Ｎが導通することにより、データ
バス線対（Ｉ／ＯＴ，Ｉ／ＯＮ）とデジット線対が導通
状態となり、ライトデータＤｗをデジット線対へ伝達さ
せる。この時にアレイ部１１ａにはセンスアンプ１２が
存在する。この時センスアンプＳＡ１は活性状態であ
り、デジット線対のレベルが、センスアンプＳＡ１が反
転を感知するレベル（ＶＣＣ／２から微少差電位がつい
たレベル）に達すると、センス動作を開始する。

【００７５】つまり、ＹＳＷ部１４を制御する制御信号
Φｙ１がＶＣＣレベルの時、デジット線対はデータバス
線対（Ｉ／ＯＴ，Ｉ／ＯＮ）とセンスアンプＳＡ１によ
り差電位がついていく。

【００７６】制御信号Φｙ１がＧＮＤレベルになった後
は、センスアンプＳＡ１により差電位がついていく。な
お、センスアンプＳＡｊ（ｊ＝１〜ｎ）を制御する、こ
こでは図示しない制御信号はプリチャージ制御信号ＰＤ
Ｌと同程度の時間で非活性となる。

【００７７】このため後述の制御信号Φｙ１がＶＣＣレ
ベルとなる期間が終了しても、デジット線Ｄ１Ｂは緩や
かに立ち上がる。

【００７８】一方、デジット線Ｄ１の方は、制御信号Φ
ｙ１がＶＣＣレベルの期間を終了してもデジット線Ｄ１
のレベルはセル電位と共に、プリチャージ制御信号ＰＤ
Ｌが立ち上がるまで下がり続けるが、これは上述と同じ
理由でセンスアンプ経由の放電になる。

【００７９】メモリセルＣへのライトデータＤｗの書き
込みが終了した後は、タイミングｔ５においてＹＳＷ部
１４の制御信号Φｙ１がＶＣＣレベルからＧＮＤレベル
に変化してトランジスタＹ１Ｔ，Ｙ１Ｎが非導通状態に
なり、ライトデータＤｗをアレイ部１１ａへ伝達する期
間が終了する。

【００８０】一方、タイミングｔ４においてプリチャー
ジ信号ΦｐがＶＣＣレベルに変化することにより、選択
されたワード線ＷＬ１をＧＮＤレベルに変化させ、プリ
チャージ制御信号ＰＤＬもＶＣＣレベルに変化させて各
デジット線対のプリチャージを行うことにより、ライト
動作が完了し、デジット線対のレベルはＶＣＣ／２レベ
ルにプリチャージされる。

【００８１】なお、プリチャージ信号ΦｐをＶＣＣレベ
ルとするタイミングｔ４は、デジット線対Ｄｊ、ＤｊＢ
（ｊ＝１〜ｎ）の選択制御およびライト・リード動作制
御をつかさどるＣＡＳ信号ΦｃをＧＮＤレベルにするタ
イミングｔ３から、ある一定期間（以下、ｔＣＰＳ区
間）以上経過していなければならない。

【００８２】タイミングｔ７において、ライト制御信号
ΦｗをＶＣＣレベルからＧＮＤレベルに立ち下げて、書
き込み制御を終了する。

【００８３】ここで、遅延回路（ｄｅｌａｙ）を通じて
生成された遅延信号Φｃｄｌｙは、ＹＳＷ部１４を制御
する制御信号Φｙｊ（ｊ＝１〜ｎ）の活性化するタイミ
ング調整のための信号である。

【００８４】すなわち、ライト制御回路（ＷＳ）１５ａ
でライトデータＤｗの値が決定する前にＹＳＷ部１４の
制御信号Φｙ１が活性化状態になると、ライトデータＤ
ｗが決定する前のデータをＩ／ＯＢｕｓからメモリセル
Ｃに書き込むことになるので、そのような事態を防ぐた
めに設けてある。

【００８５】クロック周波数が高い高速動作でのライト
時においては、ｔＣＰＳ区間が最短、すなわち規格の下
限値となる場合が予想される。そのため、特にメモリセ
ルＣ（１，１）が予め蓄えていたデータの逆データをラ
イトする場合においては、デジット線対（Ｄ１，Ｄ１
Ｂ）の反転動作、ひいてはメモリセルＣ（１，１）への
書き込みレベルが充分ではない状態で、プリチャージ信
号Φｐによってデジット線対がＶＣＣ／２レベルへプリ
チャージされることから、所望のライトデータＤｗをア
レイ部１１ａへ伝達できなくなる可能性がある。

【００８６】従って、ライト制御回路（ＷＳ）１５ａか
ら出力されるバランス選択制御信号Φｗａｅと、カラム
アドレスのデコード信号Φｄｊ（ｊ＝１〜ｎ）のうちか
ら選択された１つのデコード信号とが、共にＶＣＣレベ
ルで、ＣＡＳ信号Φｃから遅延回路（ｄｅｌａｙ）によ
り生成された遅延信号ΦｃｄｌｙがＧＮＤレベルにある
区間において、センスアンプ部１２でＶＣＣ・ＧＮＤレ
ベルに増幅されたデジット線対のバランスを行うことが
可能となる。

【００８７】したがって、ｔＣＰＳ区間が最短となった
場合でも安定したライト動作が可能となる。ｔＣＰＳ区
間が規格値の下限値よりも小さくなった場合も、同様に
安定したライト動作が可能となる。

【００８８】上述したように、本発明の半導体記憶装置
は、メモリセルが予め蓄えていたデータの逆データをラ
イトする場合で、かつｔＣＰＳ区間が規格値下限の最短
となった場合、デジット線対の差電位が充分に確保でき
ず、ライトデータＤｗをメモリセルＣ（ｉ，ｊ）（ｉ＝
１〜ｍ、ｊ＝１〜ｎ）に充分に書き込めなくなることで
メモリセルのリストア効率が悪化し、所望のライトデー
タＤｗを与えられなくなるという現象を回避することが
できる。

【００８９】従って、高周波でのライト動作において、
メモリセルのリストア効率を改善することが出来るよう
になり、安定したライト動作を行うことが出来る。

【００９０】さらに、上述した実施形態によりデジット
線対をバランスさせることで、ライト制御回路（ＷＳ）
１５ａの出力トランジスタサイズを小さくすることがで
きるので、消費電流の低減という効果もある。

【００９１】すなわち、ライト動作（バランス回路未使
用）では、デジット線対はＤｊ（ｊ＝１〜ｎ）／ＤｊＢ
（ｊ＝１〜ｎ）＝ＶＣＣ／ＧＮＤレベルにセンスされた
状態からＤｊ（ｊ＝１〜ｎ）／ＤｊＢ（ｊ＝１〜ｎ）＝
ＧＮＤ／ＶＣＣレベルに反転させる必要がある。一方、
バランス回路を使用したライト動作では、デジット線対
はＤｊ（ｊ＝１〜ｎ）／ＤｊＢ（ｊ＝１〜ｎ）＝ＶＣＣ
／ＧＮＤレベルをセンス後に、バランス信号Φｗｐｊ
（ｊ＝１〜ｎ）によりデジット線対はＤｊ（ｊ＝１〜
ｎ）／ＤｊＢ（ｊ＝１〜ｎ）＝ＶＣＣ／２レベルにバラ
ンスする。

【００９２】その後、デジット線対をＶＣＣ／２レベル
からＤｊ（ｊ＝１〜ｎ）／ＤｊＢ（ｊ＝１〜ｎ）＝ＧＮ
Ｄ／ＶＣＣレベルに反転させるため、仮にバランス回路
未使用時と使用時とにおいてライトする時間が同じでよ
い場合は、ライトバッファのサイズは小さいサイズで済
むことになる。

【００９３】また、ワード線ＷＬｉ（ｉ＝１〜ｍ）の間
に等倍間隔（ｍ／倍数）にバランス回路を置くことによ
り、より効果的にデジット線対のバランスを行うことが
できる。

【００９４】すなわち、上述した実施形態では、センス
アンプ部１２とＹＳＷ部１４との間にバランス回路１３
を１列だけ挿入しているが、１列だけではなくワード線
複数本ごとのデジット線対間にバランス回路をそれぞれ
挿入する、つまり、メモリセルアレイ内部に複数列のバ
ランス回路を有することもできる。

【００９５】次に、本発明の第２の実施形態を説明す
る。

【００９６】第２の実施形態の構成を示した図６を参照
すると、上述した第１の実施形態との相違点は、バラン
ス回路１３のトランジスタＢｊ（ｊ＝１〜ｎ）に代え
て、ライト時のデジット線対のバランス選択を制御する
バランス信号Φｗｐｊ（ｊ＝１〜ｎ）と各デジットプリ
チャージ回路ＤＰｊ（ｊ＝１〜ｎ）を制御するプリチャ
ージ信号ＰＤＬ信号とを入力するＮＯＲ回路ＰＮＯｊ
（ｊ＝１〜ｎ）と、ＮＯＲ回路ＰＮＯｊ（ｊ＝１〜ｎ）
の出力を極性反転して出力信号Φｐｐｊ（ｊ＝１〜ｎ）
を出力するインバータＰＩｊ（ｊ＝１〜ｎ）とから構成
されるプリチャージバランス回路１１１ｊ（ｊ＝１〜
ｎ）を備え、出力信号Φｐｐｊ（ｊ＝１〜ｎ）をデジッ
トプリチャージ回路ＤＰｊ（ｊ＝１〜ｎ）の入力とする
ことにある。

【００９７】すなわち、既存のデジットプリチャージ回
路ＤＰｊ（ｊ＝１〜ｎ）を利用して、ライト動作時に、
バランス信号Φｗｐｊ（ｊ＝１〜ｎ）がＧＮＤレベルか
らＶＣＣレベルに変化すると、プリチャージバランス回
路１１１ｊ（ｊ＝１〜ｎ）の出力信号Φｐｐｊ（ｊ＝１
〜ｎ）もＧＮＤレベルからＶＣＣレベルに変化する。

【００９８】ここで再び図５を参照すると、デジットプ
リチャージ回路ＤＰｊ（ｊ＝１〜ｎ）は、出力信号Φｐ
ｐｊ（ｊ＝１〜ｎ）のＶＣＣレベルによりＮチャネル型
ＭＯＳトランジスタＮ１，Ｎ２，Ｎ３それぞれ導通状態
になり、トランジスタＮ１でデジット線対をバランス
し、トランジスタＮ２，Ｎ３のソースに与えられたＶＣ
Ｃ／２レベルをドレインからデジット線対に供給するこ
とにより、バランスされたデジット線対はＶＣＣ／２レ
ベルに収束する。

【００９９】したがって、出力信号Φｐｐｊ（ｊ＝１〜
ｎ）がＶＣＣレベルの期間に、センスアンプ部１２でＶ
ＣＣ・ＧＮＤレベルに増幅されたデジット線対のレベル
をＶＣＣ／２レベルにバランスさせるものである。

【０１００】なお、各信号間の動作タイミング関係は、
図２のタイミングチャートで説明したものと同様であ
り、ここでの説明は省略する。

【０１０１】上述した第２の実施形態においても第１の
実施形態と同様に、高周波でのライト動作において、メ
モリセルのリストア効率を改善することが出来、安定し
たライト動作をすることができる。

【０１０２】また、デジット線対をバランスさせること
によりライト制御回路ＷＳの出力トランジスタサイズを
小さくすることができるので、消費電流の低減という効
果もある。

【０１０３】さらに、ワード線ＷＬｉ（ｉ＝１〜ｍ）の
間に等倍間隔（ｍ／倍数）にバランス回路を置くことに
より、より効果的にデジット線対のバランスを行うこと
ができ、信頼性も向上する。

【０１０４】

【発明の効果】以上説明したように、本発明の半導体記
憶装置は、デジット線対およびデータ転送バス線対間に
挿入されるバス接続切換部とセンスアンプとを接続する
デジット線対間に、デジット線対の電位を電源電位の中
間電位に設定するバランス手段を設けるとともに、その
バランス手段は、ライト期間内に、カラムアドレススト
ローブ信号とその遅延信号とカラムアドレスを指定する
カラムアドレスデコード信号との論理合成を行うバラン
ス選択手段により、バランス動作が制御され、少なくと
も外部からメモリセルに書き込むデータ転送期間以前の
期間にバランス手段を活性化する。

【０１０５】したがって、高周波でのライト動作におい
て、メモリセルのリストア効率を改善することが出来、
安定したライト動作をすることができる。

【０１０６】また、デジット線対をバランスさせること
によりライト制御回路ＷＳの出力トランジスタサイズを
小さくすることができるので、消費電流の低減という効
果もある。

【０１０７】さらに、ワード線ＷＬｉ（ｉ＝１〜ｍ）の
間に等倍間隔（ｍ／倍数）にバランス回路を置くことに
より、より効果的にデジット線対のバランスを行うこと
ができ、信頼性も向上する。

【図面の簡単な説明】

【図１】本発明の第１の実施形態の主要部の構成を示す
ブロック図である。

【図２】本発明の第１の実施形態におけるライト動作の
説明用タイミングチャートである。

【図３】ライト制御回路ＷＳの回路図である。

【図４】カラムアドレスデコード回路の回路図である。

【図５】デジットプリチャージ回路の回路図である。

【図６】本発明の第２の実施形態の主要部の構成を示す
ブロック図である。

【図７】従来の半導体記憶装置の主要部の構成を示すブ
ロック図である。

【図８】図７に示した従来の半導体記憶装置におけるラ
イト動作の説明用タイミングチャートである。

【符号の説明】

１１ａ，１１ｂ，１１ｃ アレイ部 １２ センスアンプ部 １３ バランス回路 １４ ＹＳＷ部 １５ａ，１５ｂ ライト制御回路（ＷＳ） １６ カラムアドレスデコード回路（ＡＤ） １７ｊ（ｊ＝１〜ｎ） バランス選択回路（ＢＡ） １８ｊ（ｊ＝１〜ｎ） ＹＤＥＣ部 １９ 遅延回路（ｄｅｌａｙ） １１１ｊ（ｊ＝１〜ｎ） プリチャージバランス回路 １５１、１５３，１５４，１５８，１６２ｊ（ｊ＝１〜
ｎ），ＢＮＡｊ（ｊ＝１〜ｎ），ＹＮＡｊ（ｊ＝１〜
ｎ） ＮＡＮＤ回路 １５６，１５９，ＢＮＯｊ，ＰＮＯｊ ＮＯＲ回路 １５５，１５７，１６１ｊ（ｊ＝１〜ｎ），１６３ｊ
（ｊ＝１〜ｎ），ＹＩｊ（ｊ＝１〜ｎ），ＰＩｊ（ｊ＝
１〜ｎ） インバータ Ｄｐｊ（ｊ＝１〜ｎ） デジットプリチャージ回路 Ｄｗ ライトデータ Ｉ／ＯＢｕｓ（Ｉ／ＯＮ、Ｉ／ＯＴ） データバス線
対 Ｎ１，Ｎ２，Ｎ３，Ｂｊ（ｊ＝１〜ｎ），ＹｊＴ（ｊ＝
１〜ｎ），ＹｊＮ（ｊ＝１〜ｎ） Ｎチャネル型ＭＯ
Ｓトランジスタ Φａｖ（ｖ＝１〜x） カラムアドレス信号 Φｃ ＣＡＳ信号 Φｄｊ（ｊ＝１〜ｎ） カラムアドレスのデコード信
号 Φｙｊ（ｊ＝１〜ｎ） ＹＳＷ部の制御信号 Φｗ ライト制御信号 Φｗａｅ バランス選択制御信号 Φｗｐｊ（ｊ＝１〜ｎ） バランス信号

Claims (10)

【特許請求の範囲】
1. 【請求項１】 デジット線対およびデータ転送バス線対
   間に挿入されるバス接続切換部とセンスアンプとを接続
   する前記デジット線対間に、前記デジット線対の電位を
   電源電位の中間電位に設定するバランス手段を設けると
   ともに、前記バランス手段は、書き込み期間内に、カラ
   ムアドレスストローブ信号とその遅延信号とカラムアド
   レスを指定するカラムアドレスデコード信号との論理合
   成を行うバランス選択手段により、バランス動作が制御
   されることを特徴とする半導体記憶装置。
2. 【請求項２】 書き込み期間内で、かつプリチャージ電
   圧が非活性状態時に、カラムアドレスストローブ信号と
   その遅延信号とカラムアドレスを指定するカラムアドレ
   スデコード信号との論理合成を行うバランス選択手段の
   出力するバランス信号に応答して、プリチャージ手段が
   デジット線対の電位を電源電位の中間電位にバランスさ
   せるプリチャージ制御手段を有することを特徴とする半
   導体記憶装置。
3. 【請求項３】 書き込み期間内で、かつメモリセルがあ
   らかじめ保持するデータの逆データを前記メモリセル書
   き込むとき、カラムアドレスストローブ信号が活性状態
   から非活性状態に変化した直後からプリチャージ信号を
   活性化させるまでのあらかじめ規定された期間よりも短
   期間に前記プリチャージ信号が活性化しても、前記バラ
   ンス手段および前記バランス選択手段により前記デジッ
   ト線対をバランスさせた後にデータ転送を開始する請求
   項１または２記載の半導体記憶装置。
4. 【請求項４】 少なくとも外部からメモリセルに書き込
   むデータ転送期間以前の期間に前記バランス手段を活性
   化する請求項１または２記載の半導体記憶装置。
5. 【請求項５】 メモリセル内部のｍ（ｍは整数）本のワ
   ード線を有するとき、ｍ／ｎ（ｎは整数でｍ＞ｎ）の等
   間隔に対応する前記デジット線対間に前記バランス手段
   を設け、さらに前記バランス手段を前記バランス選択手
   段で制御して前記デジット線対をバランスさせる請求項
   １、２、３または４記載の半導体記憶装置。
6. 【請求項６】 書き込み期間内で、かつメモリセルがあ
   らかじめ保持するデータの逆データを前記メモリセル書
   き込むとき、前記カラムアドレスストローブ信号が活性
   状態から非活性状態に変化した直後からプリチャージ信
   号を活性化させるまでのあらかじめ規定された期間より
   も短期間に前記プリチャージ信号が活性化しても、前記
   バランス手段および前記バランス選択手段により前記デ
   ジット線対の差電位をあらかじめ定める電圧範囲以上生
   じさせる請求項１、２、３、４または５記載の半導体記
   憶装置。
7. 【請求項７】 前記バランス手段および前記バランス選
   択手段で生じさせた前記デジット線対の差電位により前
   記メモリセルに所望のデータを書き込む請求項１記載の
   半導体記憶装置。
8. 【請求項８】 前記バランス手段はＮチャネル型ＭＯＳ
   トランジスタであり、前記バランス選択手段は、前記カ
   ラムアドレスストローブ信号とライト制御信号とから生
   成したバランス選択制御信号と外部アドレス信号をデコ
   ードしたカラムアドレスデコード信号とを入力する第１
   の論理積否定回路と、前記第１の論理積否定回路出力と
   前記カラムアドレスストローブ信号の遅延信号とを入力
   し前記バランス信号を生成して前記Ｎチャネル型ＭＯＳ
   トランジスタのゲートに与える第１の論理和否定回路と
   から構成する請求項１記載の半導体記憶装置。
9. 【請求項９】 前記バランス選択制御信号は、前記カラ
   ムアドレスストローブ信号とライト制御信号とを入力す
   る第２の論理積否定回路と、前記第２の論理積否定回路
   の出力を予め定める時間だけ遅らせる遅延手段と、前記
   遅延手段の出力する遅延信号と前記第２の論理積否定回
   路の出力とを入力する第３の論理積否定回路とから構成
   したバランス選択制御信号生成手段により生成する請求
   項８記載の半導体記憶装置。
10. 【請求項１０】 前記プリチャージ制御手段は、前記プ
    リチャージ信号と前記バランス選択手段で生成したバラ
    ンス信号との論理和結果をプリチャージ回路に供給する
    論理和回路で構成した請求項２記載の半導体記憶装置。