JP2002110628A - Manufacturing method of array substrate, and crystal liquid display using the method - Google Patents
Manufacturing method of array substrate, and crystal liquid display using the methodInfo
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Abstract
Description
【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION
【０００１】[0001]
【発明の属する技術分野】本発明は、液晶表示装置に用
いられる、画素電極、スイッチング素子としての薄膜ト
ランジスタ（ＴＦＴ）、走査配線及び信号配線などを備
えたアレイ基板に関する。[0001] 1. Field of the Invention [0002] The present invention relates to an array substrate provided with a pixel electrode, a thin film transistor (TFT) as a switching element, a scanning line, a signal line, and the like, used for a liquid crystal display device.
【０００２】[0002]
【従来の技術】近年、液晶表示装置は、平面型ディスプ
レイとして注目され、開発が進められている。特にテレ
ビ表示やグラフィックディスプレイ等を指向した大容量
で高精細なものの開発及び実用化が盛んである。これら
の表示装置には、液晶素子に映像情報を書きこむための
アレイ基板が用いられている。アレイ基板には、画素電
極、スイッチング素子である薄膜トランジスタ（ＴＦ
Ｔ）、走査配線及び信号配線などが形成されている。前
記アレイ基板は図２に示すような工程で作製される。2. Description of the Related Art In recent years, liquid crystal display devices have attracted attention as flat-panel displays and are being developed. In particular, development and commercialization of large-capacity, high-definition television and graphic displays are actively pursued. These display devices use an array substrate for writing video information in a liquid crystal element. The array substrate includes pixel electrodes and thin film transistors (TFs) serving as switching elements.
T), scanning wiring, signal wiring, and the like are formed. The array substrate is manufactured by a process as shown in FIG.
【０００３】ガラス基板１上に、走査配線２が形成され
る。この走査配線は図２に示すようにＴＦＴのゲート電
極を兼ねている。その上に、ＴＦＴのゲート絶縁膜３と
して通常ＳｉＮｘ層が形成される。その上にＴＦＴの活
性層、及びソース・ドレイン電極との接触層として、そ
れぞれ高抵抗アモルファスシリコン膜４及び、低抵抗ア
モルファスシリコン膜５が形成される。その上に信号配
線６が形成される。この信号配線６は図２に示すように
ＴＦＴのソース・ドレイン電極を兼ねている。その上に
層間絶縁膜７として通常ＳｉＮｘ層が形成されている。
その上に画素電極１１として透明電極が形成されてい
る。[0006] On a glass substrate 1, a scanning wiring 2 is formed. This scanning wiring also serves as a gate electrode of the TFT as shown in FIG. A SiNx layer is usually formed thereon as the gate insulating film 3 of the TFT. A high-resistance amorphous silicon film 4 and a low-resistance amorphous silicon film 5 are formed thereon as an active layer of the TFT and a contact layer with the source / drain electrodes, respectively. The signal wiring 6 is formed thereon. This signal wiring 6 also serves as the source / drain electrodes of the TFT as shown in FIG. A SiNx layer is usually formed thereon as an interlayer insulating film 7.
A transparent electrode is formed thereon as the pixel electrode 11.
【０００４】図２に示すように前記走査配線２及び信号
配線６は、ガラス基板との密着性、画素電極１１に用い
られるＩＴＯからなる透明電極の電気的接触、また、ス
イッチング素子であるＴＦＴとの電気接触のため、Ｓｉ
との接触が必要である。また、表示装置の大型化、高精
細化のためには、配線の低抵抗化が必要である。前記の
必要のため、従来、走査配線及び信号配線は、例えばＴ
ｉ、Ａｌ等の複数の金属からなる多層配線で形成されて
いた。As shown in FIG. 2, the scanning wiring 2 and the signal wiring 6 have close contact with a glass substrate, electrical contact with a transparent electrode made of ITO used for the pixel electrode 11, and contact with a TFT as a switching element. Electrical contact, Si
Contact with is required. Further, in order to increase the size and the definition of the display device, it is necessary to lower the resistance of the wiring. Due to the above-mentioned need, conventionally, the scanning wiring and the signal wiring are, for example, T
It was formed of a multilayer wiring made of a plurality of metals such as i and Al.
【０００５】[0005]
【発明が解決しようとする課題】このため、アレイ基板
の製造工程が複雑になり、コストが上昇するという問題
があった。この問題を解決するため、走査配線及び信号
配線の単層化のための金属材料として、Ａｇ系材料が検
討されている。Ａｇ系材料はＩＴＯ及びＳｉとの接触が
可能で、且つＡｌと同等の低抵抗である。しかしなが
ら、Ａｇ系材料は、Ｏ2プラズマに晒されると変質し、
下地膜から剥がれやすくなり、高抵抗化する。Therefore, there has been a problem that the manufacturing process of the array substrate is complicated and the cost is increased. In order to solve this problem, an Ag-based material has been studied as a metal material for forming a single layer of the scanning wiring and the signal wiring. Ag-based materials can be in contact with ITO and Si, and have low resistance equivalent to that of Al. However, the Ag-based material deteriorates when exposed to O 2 plasma,
It is easy to peel off from the base film and the resistance is increased.
【０００６】図２に示すアレイ基板の作製工程で、層間
絶縁膜を形成後、外部信号を走査配線及び信号配線に入
力するため、及び画素電極であるＩＴＯとソース・ドレ
イン電極（信号配線）を電気的に接触させるために、ソ
ース・ドレイン電極（信号配線）上の層間絶縁膜を一部
除去し、同時にゲート電極（走査配線）上の層間絶縁膜
及びゲート絶縁膜を一部除去し、ソース・ドレイン電極
及びゲート電極を剥き出しにする工程がある。この工程
は図３に示すように、通常フォトレジストでパターンを
形成し、それをマスクとして、層間絶縁膜及びゲート絶
縁膜をエッチング除去している。この時、ドライエッチ
ングを用いた場合、通常ＳｉＮｘのエッチングガスには
Ｏ2が含まれており、エッチングのプロセスマージンの
ためにオーバーエッチングした場合、Ａｇ系材料がＯ2
プラズマに晒され変質する。それを避けるための手段と
して、ＳｉＮｘ層をウエットエッチングで除去すること
が考えられるが、通常ＳｉＮｘ膜のエッチング液はフッ
酸と硝酸の混合液であり、この液はＡｇ系材料もエッチ
ングできるため、ウエットエッチングのプロセスを用い
ることはできない。このため、コスト低減のため単層配
線材料としてＡｇ系材料を用いることができないという
問題があった。In the manufacturing process of the array substrate shown in FIG. 2, after an interlayer insulating film is formed, external signals are input to scanning wirings and signal wirings, and ITO as a pixel electrode and source / drain electrodes (signal wirings) are formed. In order to make electrical contact, part of the interlayer insulating film on the source / drain electrodes (signal wiring) is removed, and at the same time, part of the interlayer insulating film and the gate insulating film on the gate electrode (scanning wiring) are removed. There is a step of exposing the drain electrode and the gate electrode. In this step, as shown in FIG. 3, a pattern is usually formed with a photoresist, and the interlayer insulating film and the gate insulating film are etched away using the pattern as a mask. At this time, in the case of using dry etching, the etching gas of the normal SiNx includes a O 2, when over-etched to a process margin of the etch, Ag-based material is O 2
Exposure to plasma alters. As a means for avoiding this, it is conceivable to remove the SiNx layer by wet etching. Usually, however, the etchant for the SiNx film is a mixture of hydrofluoric acid and nitric acid, and since this solution can also etch Ag-based materials, A wet etching process cannot be used. Therefore, there has been a problem that an Ag-based material cannot be used as a single-layer wiring material for cost reduction.
【０００７】[0007]
【課題を解決するための手段】前記の、層間絶縁膜を形
成後、外部信号を走査配線及び信号配線に入力するた
め、及び画素電極であるＩＴＯとソース・ドレイン電極
（信号配線）を電気的に接触させるために、ソース・ド
レイン電極（信号配線）上の層間絶縁膜を一部除去し、
同時にゲート電極（走査配線）上の層間絶縁膜及びゲー
ト絶縁膜を一部除去し、ソース・ドレイン電極及びゲー
ト電極を剥き出しにする工程において、フォトレジスト
でパターンを形成後、層間絶縁膜及びゲート絶縁膜とし
てのＳｉＮｘ層をエッチング除去する前に、レジストを
マスクとして、ＳｉＮｘ層にイオンを照射して改質を行
う。こうすることより、ＳｉＮｘはふっ酸と弗化アンモ
ニウムをの混合液により、エッチング可能となる。Ａｇ
系材料は、ふっ酸と弗化アンモニウムをの混合液に耐性
があるので、前記のＳｉＮｘ層のエッチングにウエット
エッチングを用いることが可能となる。この後、画素電
極として透明電極の形成時に、剥き出しになったＡｇ系
材料を透明電極で覆うことで、その部分の信頼性をより
高めることができる。After the interlayer insulating film is formed, an external signal is input to the scanning wiring and the signal wiring, and the ITO as the pixel electrode and the source / drain electrodes (signal wiring) are electrically connected. Part of the interlayer insulating film on the source / drain electrodes (signal wiring)
At the same time, in the step of partially removing the interlayer insulating film and the gate insulating film on the gate electrode (scanning wiring) and exposing the source / drain electrode and the gate electrode, after forming a pattern with a photoresist, the interlayer insulating film and the gate insulating film are formed. Before the SiNx layer as a film is removed by etching, the SiNx layer is reformed by irradiating ions with the resist as a mask. By doing so, SiNx can be etched with a mixed solution of hydrofluoric acid and ammonium fluoride. Ag
Since the system material is resistant to a mixed solution of hydrofluoric acid and ammonium fluoride, it is possible to use wet etching for etching the SiNx layer. After that, when the transparent electrode is formed as the pixel electrode, the exposed Ag-based material is covered with the transparent electrode, so that the reliability of the portion can be further improved.
【０００８】[0008]
【発明の実施の形態】以下、本発明の実施の形態につい
て説明する。Embodiments of the present invention will be described below.
【０００９】（実施の形態１）図１に、本発明によるア
レイ基板の作製方法の一実施例を示す。(Embodiment 1) FIG. 1 shows an embodiment of a method of manufacturing an array substrate according to the present invention.
【００１０】ガラス基板１上に、Ａｇ系金属膜を２００
ｎｍ程度スパッタ法により成膜し、パターンを形成し
て、ＴＦＴのゲート電極を兼ねている走査配線２を形成
する。その後、ＰＥＣＶＤ法で、ＴＦＴのゲート絶縁膜
３としてＳｉＮｘ層を３００ｎｍ程度形成し、その後、
ＰＥＣＶＤ法で、ＴＦＴの活性層及びソース・ドレイン
電極との接触層として、それぞれ、１５０ｎｍ程度の高
抵抗アモルファスシリコン膜４及び２００ｎｍ程度の低
抵抗アモルファスシリコン膜５を形成し、その上に、Ａ
ｇ系金属膜を２００ｎｍ程度スパッタ法により成膜し、
パターンを形成して、ＴＦＴのソース・ドレイン電極を
兼ねている信号配線６を形成する。その後、信号配線の
パターニングに連続して、ＴＦＴのチャネル部直上の低
抵抗アモルファスシリコン膜５をエッチング除去し、続
いて、高抵抗アモルファスシリコン膜４を膜厚方向に一
部エッチング除去して、ＴＦＴのチャネル部を形成す
る。On a glass substrate 1, an Ag-based metal film is
A film is formed by a sputtering method with a thickness of about nm, a pattern is formed, and the scanning wiring 2 also serving as a gate electrode of the TFT is formed. After that, a SiNx layer is formed to a thickness of about 300 nm as a gate insulating film 3 of the TFT by a PECVD method.
By a PECVD method, a high-resistance amorphous silicon film 4 of about 150 nm and a low-resistance amorphous silicon film 5 of about 200 nm are formed as a contact layer with an active layer and a source / drain electrode of the TFT, respectively.
A g-based metal film is formed by a sputtering method of about 200 nm,
A pattern is formed to form a signal wiring 6 also serving as a source / drain electrode of the TFT. Then, following patterning of the signal wiring, the low-resistance amorphous silicon film 5 immediately above the channel portion of the TFT is removed by etching, and then the high-resistance amorphous silicon film 4 is partially removed by etching in the thickness direction. Is formed.
【００１１】その後、ＰＥＣＶＤ法で、層間絶縁膜７と
してＳｉＮｘ層を３００ｎｍ程度成膜する。その後、層
間絶縁膜上にフォトレジスト８でパターンを形成し、フ
ォトレジスト８をマスクとして、ＳｉＮｘ層にイオン９
を照射する。その後、容量比１：６のふっ酸と弗化アン
モニウムをの混合液を用いたウエットエッチングプロセ
スにより、イオンを照射したＳｉＮｘ膜１０を除去し、
信号配線２及び走査配線６を一部剥き出しにする。Thereafter, an SiNx layer is formed as an interlayer insulating film 7 to a thickness of about 300 nm by PECVD. Thereafter, a pattern is formed on the interlayer insulating film with a photoresist 8 and ions 9 are added to the SiNx layer using the photoresist 8 as a mask.
Is irradiated. Thereafter, the SiNx film 10 irradiated with ions is removed by a wet etching process using a mixed solution of hydrofluoric acid and ammonium fluoride having a capacity ratio of 1: 6,
The signal wiring 2 and the scanning wiring 6 are partially exposed.
【００１２】図に示すように、この層間絶縁膜７、ゲー
ト絶縁膜３のエッチング除去工程は、外部信号を走査配
線２及び信号配線６に入力するための端子形成及び、画
素電極１１であるＩＴＯとソース・ドレイン電極（信号
配線）を電気的に接触させるために行う。その後、ＩＴ
Ｏ膜をスパッタ法により１００ｎｍ程度を成膜し、パタ
ーンを形成して画素電極１１を形成する。この時、前記
のＳｉＮｘに照射するイオンを窒素もしくは不活性元素
のイオン、あるいはその混合とすることで、入射イオン
９によるＴＦＴの特性への影響を最小限にすることがで
きる。As shown in the figure, the step of etching and removing the interlayer insulating film 7 and the gate insulating film 3 is performed by forming terminals for inputting external signals to the scanning wiring 2 and the signal wiring 6 and forming ITO on the pixel electrode 11. This is performed in order to electrically contact the source and the drain electrode (signal wiring). After that, IT
An O film is formed to a thickness of about 100 nm by a sputtering method, a pattern is formed, and the pixel electrode 11 is formed. At this time, the influence of the incident ions 9 on the characteristics of the TFT can be minimized by irradiating the SiNx with ions of nitrogen or an inert element or a mixture thereof.
【００１３】また、イオンを照射したＳｉＮｘ１０をエ
ッチング除去し、剥き出しにした信号配線２１及び走査
配線６１を画素電極１１であるＩＴＯで覆うことで、そ
の部分の信頼性をより高めることができる。Further, by removing the SiNx 10 irradiated with ions by etching and exposing the exposed signal wiring 21 and scanning wiring 61 with ITO which is the pixel electrode 11, the reliability of the portion can be further improved.
【００１４】また、前記の層間絶縁膜７上へのフォトレ
ジスト９形成後にイオン照射を行う前に、層間絶縁膜７
を膜厚方向に一部、信号配線２及び走査配線６を剥き出
しにしない程度に、ドライエッチングで除去すること
で、イオンを照射するべきＳｉＮｘの膜厚が薄くなるの
で、照射イオン９のエネルギーを小さくすることがで
き、イオンを照射する装置の制約が少なくなり、また、
照射イオン９によるフォトレジストの変質も押さえられ
るために、ＳｉＮｘ１０のエッチング除去後のフォトレ
ジスト７の剥離が容易になるという効果がある。なお、
前記ＳｉＮｘ１０のドライエッチング後のイオン照射を
ドライエッチング装置内でプラズマ中で行うことで、装
置、工程の簡略化を図ることができる。Further, after the photoresist 9 is formed on the interlayer insulating film 7 and before the ion irradiation is performed, the interlayer insulating film 7 is formed.
Is removed by dry etching to such an extent that the signal wiring 2 and the scanning wiring 6 are not exposed, so that the film thickness of SiNx to be irradiated with ions becomes thin. It is possible to reduce the size of the ion irradiation device,
Since the deterioration of the photoresist due to the irradiation ions 9 is also suppressed, there is an effect that the removal of the photoresist 7 after the SiNx 10 is removed by etching is facilitated. In addition,
By performing the ion irradiation of the SiNx10 after the dry etching in the plasma in the dry etching apparatus, the apparatus and process can be simplified.
【００１５】[0015]
【発明の効果】以上述べたように本発明によれば、Ａｇ
系材料をアレイ基板の単層配線材料として用いることが
でき、アレイ基板を低コストで作製することができる。As described above, according to the present invention, Ag
A system material can be used as a single layer wiring material of the array substrate, and the array substrate can be manufactured at low cost.
【図面の簡単な説明】[Brief description of the drawings]
【図１】本発明のアレイ基板の製造方法の１実施の形態
を示す図FIG. 1 is a view showing one embodiment of a method of manufacturing an array substrate according to the present invention.
【図２】従来のアレイ基板の製造方法の１例示す図FIG. 2 is a view showing an example of a conventional method for manufacturing an array substrate.
【図３】従来のアレイ基板の製造方法のうち、層間絶縁
膜、ゲート絶縁膜を一部除去し、走査配線、信号配線の
一部を剥き出しにする工程を示す図FIG. 3 is a view showing a step of removing a part of an interlayer insulating film and a gate insulating film and exposing a part of a scanning wiring and a signal wiring in a conventional method for manufacturing an array substrate
１ ガラス基板 ２ 走査配線 ３ ゲート絶縁膜 ４ 高抵抗アモルファスシリコン ５ 低抵抗アモルファスシリコン ６ 信号配線 ７ 層間絶縁膜 ８ フォトレジスト ９ 照射イオン １０ イオン照射されたＳｉＮｘ １１ 画素電極 ２１ 剥き出しになった走査配線 ６１ 剥き出しになった信号配線 DESCRIPTION OF SYMBOLS 1 Glass substrate 2 Scan wiring 3 Gate insulating film 4 High resistance amorphous silicon 5 Low resistance amorphous silicon 6 Signal wiring 7 Interlayer insulating film 8 Photoresist 9 Irradiated ion 10 Ion-irradiated SiNx 11 Pixel electrode 21 Exposed scanning wiring 61 Exposed signal wiring
フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 21/336 Ｈ０１Ｌ 29/78 ６１２Ｄ (72)発明者 西谷 幹彦 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 Ｆターム(参考） 2H092 JA34 JA37 JA41 JB22 JB57 KA05 KA12 KA18 KB25 MA17 NA30 5C094 AA31 AA43 AA44 BA03 BA43 CA19 EA04 EA05 EA07 EB02 5F033 HH38 JJ01 JJ38 KK14 QQ09 QQ20 QQ37 QQ54 QQ61 QQ64 RR06 SS15 VV15 5F043 AA35 BB23 DD02 GG03 5F110 AA16 AA26 BB01 CC07 DD02 EE02 EE37 EE44 FF03 FF30 GG02 GG15 GG24 GG45 HK02 HK09 HK16 HK21 HK33 HK35 HL07 HL23 HM19 NN04 NN24 NN35 NN72 QQ04 QQ05 Continued on the front page (51) Int.Cl. 7 Identification symbol FI Theme coat II (Reference) H01L 21/336 H01L 29/78 612D (72) Inventor Mikihiko Nishitani 1006 Kazuma, Kadoma, Osaka Prefecture Matsushita Electric Industrial Co., Ltd. F-term (reference) 2H092 JA34 JA37 JA41 JB22 JB57 KA05 KA12 KA18 KB25 MA17 NA30 5C094 AA31 AA43 AA44 BA03 BA43 CA19 EA04 EA05 EA07 EB02 5F033 HH38 JJ01 JJ38 KK14 QQ09 QQ20 QQ37 QQ54 QQ61 QQ64 RR06 SS15 VV15 5F043 AA35 BB23 DD02 GG03 5F110 AA16 AA26 BB01 CC07 DD02 EE02 EE37 EE44 FF03 FF30 GG02 GG15 GG24 GG45 HK02 HK09 HK16 HK21 HK33 HK35 HL07 HL23 HM19 NN04 NN24 NN35 NN72 QQ04 QQ05
Claims (6)
ト電極を兼ねている走査配線を、Ag系材料で形成し、そ
の後、薄膜トランジスタのゲート絶縁膜としてＳｉＮｘ
層を形成し、その後、薄膜トランジスタの活性層及びソ
ース・ドレイン電極との接触層として、それぞれ高抵抗
アモルファスシリコン膜及び低抵抗アモルファスシリコ
ン膜を形成し、その上に、薄膜トランジスタのソース・
ドレイン電極を兼ねている信号配線を、Ag系材料で形成
し、その後、信号配線のパターニングに連続して、薄膜
トランジスタのチャネル部直上の低抵抗アモルファスシ
リコン膜をエッチング除去し、続いて、高抵抗アモルフ
ァスシリコン膜を膜厚方向に一部エッチング除去し、そ
の後、層間絶縁膜としてＳｉＮｘ層を形成し、その後、
画素電極として透明電極を形成するアレイ基板の製造方
法であって、前記層間絶縁膜を形成後、前記信号配線上
の層間絶縁膜を一部除去し、同時に前記走査配線上の層
間絶縁膜及び前記ゲート絶縁膜を一部除去し、前記信号
配線及び前記走査配線を一部剥き出しにする工程におい
て、前記層間絶縁膜上にフォトレジストでパターンを形
成後、前記層間絶縁膜及び前記ゲート絶縁膜としてのＳ
ｉＮｘ層をエッチング除去する前に、レジストをマスク
として、前記ＳｉＮｘ層にイオンを照射して改質を行う
工程及びその後、ふっ酸と弗化アンモニウムの混合液を
用いたウエットエッチングプロセスにより、改質したＳ
ｉＮｘ膜を除去する工程を含むことを特徴とするアレイ
基板の製造方法。A scanning line also serving as a gate electrode of a thin film transistor is formed of an Ag-based material on a glass substrate, and then a SiNx is formed as a gate insulating film of the thin film transistor.
After that, a high-resistance amorphous silicon film and a low-resistance amorphous silicon film are formed as an active layer of the thin film transistor and a contact layer with the source / drain electrodes, respectively.
A signal wiring also serving as a drain electrode is formed of an Ag-based material, and then, following patterning of the signal wiring, the low-resistance amorphous silicon film immediately above the channel portion of the thin film transistor is removed by etching. The silicon film is partially etched away in the film thickness direction, and then a SiNx layer is formed as an interlayer insulating film.
A method of manufacturing an array substrate in which a transparent electrode is formed as a pixel electrode, wherein after forming the interlayer insulating film, an interlayer insulating film on the signal wiring is partially removed, and at the same time, an interlayer insulating film on the scanning wiring and the In the step of partially removing the gate insulating film and partially exposing the signal wiring and the scanning wiring, after forming a pattern with a photoresist on the interlayer insulating film, the pattern is formed as the interlayer insulating film and the gate insulating film. S
A step of irradiating the SiNx layer with ions by using a resist as a mask before the iNx layer is removed by etching, and then modifying the SiNx layer by a wet etching process using a mixed solution of hydrofluoric acid and ammonium fluoride. S
A method for manufacturing an array substrate, comprising a step of removing an iNx film.
あって、前記層間絶縁膜を形成後、前記信号配線上の層
間絶縁膜を一部除去し、同時に前記走査配線上の層間絶
縁膜及びゲート絶縁膜を一部除去し、信号及び走査配線
を一部剥き出し、この上に画素電極を形成する工程にお
いて、剥き出しになった前記信号配線及び前記走査配線
を画素電極としての透明電極で覆うことを特徴とするア
レイ基板の製造方法。2. The method of manufacturing an array substrate according to claim 1, wherein after forming the interlayer insulating film, a part of the interlayer insulating film on the signal wiring is removed, and at the same time, the interlayer insulating film on the scanning wiring is formed. In the step of partially removing the film and the gate insulating film, partially exposing the signal and the scanning wiring, and forming a pixel electrode thereon, the exposed signal and scanning wirings are exposed with a transparent electrode as a pixel electrode. A method for manufacturing an array substrate, comprising covering.
あって、照射イオンが窒素もしくは不活性元素のイオン
あるいはその混合ガスであることを特徴とするアレイ基
板の製造方法。3. The method of manufacturing an array substrate according to claim 1, wherein the irradiation ions are ions of nitrogen or an inert element or a mixed gas thereof.
あって、レジスト形成後のイオン照射前に層間絶縁膜を
膜厚方向に一部ドライエッチングで除去する工程を含む
ことを特徴とするアレイ基板の製造方法。4. A method for manufacturing an array substrate according to claim 1, further comprising a step of partially removing the interlayer insulating film in a film thickness direction by dry etching before ion irradiation after forming the resist. Of manufacturing an array substrate.
あって、イオン照射がドライエッチング装置内で行われ
ることを特徴とするアレイ基板の製造方法。5. The method for manufacturing an array substrate according to claim 3, wherein the ion irradiation is performed in a dry etching apparatus.
法で作製されたアレイ基板を用いることを特徴とする液
晶表示装置。6. A liquid crystal display device using an array substrate manufactured by the manufacturing method according to claim 1.
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2019000709A1 (en) * | 2017-06-29 | 2019-01-03 | 惠科股份有限公司 | Manufacturing method for array substrate and display device |
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2000
- 2000-09-29 JP JP2000300064A patent/JP2002110628A/en active Pending
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