JP2002108832A - Ｓｉｍｄプロセッサにおけるデータ設定装置 - Google Patents

Abstract

(57)【要約】 【課題】 ＳＩＭＤ型マイクロプロセッサを利用する処
理に伴う命令の命令実行サイクル数を減らす。 【解決手段】 各プロセッサエレメントは、プロセッサ
エレメントに含まれる算術論理演算装置の演算結果を汎
用レジスタに格納する際の可否を決定する演算制御レジ
スタを持つ。各プロセッサエレメントにて、プロセッサ
エレメントに固有の数値を２進法により表記させた際
の、指定された位を“０”若しくは“１”に固定させた
データを生成し、上記の各プロセッサエレメントにて生
成されたデータと、命令コードにより指定された数値を
全プロセッサエレメントに渡って同時に比較し、比較結
果を上記演算制御レジスタに含まれるフラグに設定す
る。以上のようなＳＩＭＤ型マイクロプロセッサを提供
する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、画像データ等を高
速処理するために同一の命令で複数データに対して同じ
処理を行うＳＩＭＤ（Ｓｉｎｇｌｅ Ｉｎｓｔｒｕｃｔ
ｉｏｎ−ｓｔｒｅａｍ Ｍｕｌｔｉｐｌｅ Ｄａｔａ−
ｓｔｒｅａｍ）型マイクロプロセッサに関する。

【０００２】

【従来の技術】近年、デジタル複写機やファクシミリ装
置等の画像処理においては、画素数の増加、画像処理の
多様化などにより画質の向上が図られている。このよう
な画像処理では、複数（多数）のデータに対して同時に
同じ処理を施すことが多い。その際、高速性を高めるた
め、１命令で１つのデータを処理するＳＩＳＤ（Ｓｉｎ
ｇｌｅ Ｉｎｓｔｒｕｃｔｉｏｎ−ｓｔｒｅａｍ Ｓｉ
ｎｇｌｅ Ｄａｔａ−ｓｔｒｅａｍ）型マイクロプロセ
ッサよりも、１命令で複数のデータを同時処理する、Ｓ
ＩＭＤ（Ｓｉｎｇｌｅ Ｉｎｓｔｒｕｃｔｉｏｎ−ｓｔ
ｒｅａｍ Ｍｕｌｔｉｐｌｅ Ｄａｔａ−ｓｔｒｅａ
ｍ）型マイクロプロセッサが用いられることが多い。

【０００３】図１は、一般的なＳＩＭＤ型マイクロプロ
セッサ２の概略の構成を示すブロック図である。該ＳＩ
ＭＤ型マイクロプロセッサ２は、概略、グローバルプロ
セッサ（以下では、ＧＰと言う。）４、及びプロセッサ
エレメント３により構成されるのであるが、複数のデー
タを一度に処理するためにプロセッサエレメント３を複
数個装備している。各プロセッサエレメント３は、レジ
スタファイル６と演算アレイ８を備える。ＧＰ４は、プ
ロセッサ２全体の制御を行ない、プロセッサエレメント
３は、外部入出力装置からデータを入力しデータ処理を
行ない、外部入出力装置に出力する。

【０００４】上記のＳＩＭＤ型マイクロプロセッサ２
は、通常、１クロックサイクルで１命令を処理するが、
１命令でプロセッサエレメント３の個数分のデータを一
度に処理することができる。ＳＩＭＤ型マイクロプロセ
ッサ２の性能を表す際には、ＳＩＭＤ型マイクロプロセ
ッサ２の動作周波数や、プロセッサエレメント３の個
数、即ち１命令で処理できるデータの数などが重要視さ
れるが、更に、命令サイクル数も重要な要素とされる。
つまり、同じ画像処理を行う限り１命令サイクルでも少
ないほうが性能がよいとされるのである。しかし、１命
令で複雑な処理を行うために、複雑な回路を設計・利用
するならば、どうしてもコストが増大する。

【０００５】

【発明が解決しようとする課題】本発明は、有効な命令
と命令を実現する簡素な手段を設けることにより、上記
のような画像データ処理に伴う命令の命令実行サイクル
数を減らすことを目的とする。

【０００６】

【課題を解決するための手段】本発明は、上記の目的を
達成するためになされたものである。本発明に係る請求
項１に記載のＳＩＭＤ型マイクロプロセッサは、各々の
プロセッサエレメントには、識別のための整数番号が順
に付されており、各プロセッサエレメントにて上記の識
別のための整数番号を汎用レジスタに格納し、更に、全
てのプロセッサエレメントにて、上記の識別のための整
数番号を２進法により表記させた際の、指定された位を
“０”もしくは“１”に固定させて、汎用レジスタに格
納する、ＳＩＭＤ型マイクロプロセッサである。

【０００７】本発明に係る請求項２に記載のＳＩＭＤ型
マイクロプロセッサは、各々のプロセッサエレメントに
は、識別のための整数番号が順に付されており、上記の
識別のための整数番号に応じて、各プロセッサエレメン
トにてｎ（ｎは自然数）おきに周期変動する数値を、汎
用レジスタに格納する、ＳＩＭＤ型マイクロプロセッサ
である。

【０００８】本発明に係る請求項３に記載のＳＩＭＤ型
マイクロプロセッサは、各々のプロセッサエレメントに
は、識別のための整数番号が順に付されており、各プロ
セッサエレメントにて、上記の識別のための整数番号に
応じて、所定の数値を周期とする周期特性を備える複数
のビットを生成して、汎用レジスタに格納し、更に、全
てのプロセッサエレメントにて、上記の複数のビットの
指定されたものを、“０”に置換して、汎用レジスタに
格納する、ＳＩＭＤ型マイクロプロセッサである。

【０００９】本発明に係る請求項４に記載のＳＩＭＤ型
マイクロプロセッサは、各プロセッサエレメントは、プ
ロセッサエレメントに含まれる算術論理演算装置の演算
結果を汎用レジスタに格納する際の可否を決定する演算
制御レジスタを持ち、各々のプロセッサエレメントに
は、識別のための整数番号が順に付され、上記の識別の
ための整数番号と、命令コードにより指定された数値を
全プロセッサエレメントに渡って同時に比較し、比較結
果を上記演算制御レジスタに含まれるフラグに設定す
る、ＳＩＭＤ型マイクロプロセッサである。

【００１０】本発明に係る請求項５に記載のＳＩＭＤ型
マイクロプロセッサは、各プロセッサエレメントは、プ
ロセッサエレメントに含まれる算術論理演算装置の演算
結果を汎用レジスタに格納する際の可否を決定する演算
制御レジスタを持ち、各々のプロセッサエレメントに
は、識別のための整数番号が順に付され、各プロセッサ
エレメントにて、上記の識別のための整数番号を２進法
により表記させた際の、指定された位を“０”若しくは
“１”に固定させたデータを生成し、上記の各プロセッ
サエレメントにて生成されたデータと、命令コードによ
り指定された数値を全プロセッサエレメントに渡って同
時に比較し、比較結果を上記演算制御レジスタに含まれ
るフラグに設定する、ＳＩＭＤ型マイクロプロセッサで
ある。

【００１１】本発明に係る請求項６に記載のＳＩＭＤ型
マイクロプロセッサは、各プロセッサエレメントは、プ
ロセッサエレメントに含まれる算術論理演算装置の演算
結果を汎用レジスタに格納する際の可否を決定する演算
制御レジスタを持ち、各々のプロセッサエレメントに
は、識別のための整数番号が順に付され、上記の識別の
ための整数番号に応じて、各プロセッサエレメントにて
ｎ（ｎは自然数）おきに周期変動する数値を生成し、上
記の各プロセッサエレメントにて生成される周期変動す
る数値と、命令コードにより指定された数値を全プロセ
ッサエレメントに渡って同時に比較し、比較結果を上記
演算制御レジスタに含まれるフラグに設定する、ＳＩＭ
Ｄ型マイクロプロセッサである。

【００１２】本発明に係る請求項７に記載のＳＩＭＤ型
マイクロプロセッサは、各プロセッサエレメントは、プ
ロセッサエレメントに含まれる算術論理演算装置の演算
結果を汎用レジスタに格納する際の可否を決定する演算
制御レジスタを持ち、各々のプロセッサエレメントに
は、識別のための整数番号が順に付され、各プロセッサ
エレメントにて、上記の識別のための整数番号に応じ
て、所定の数値を周期とする周期特性を備える複数のビ
ットを生成の上、更に指定されたものを“０”に置換し
たデータを生成し、上記の各プロセッサエレメントにて
生成されるデータと、命令コードにより指定された数値
を全プロセッサエレメントに渡って同時に比較し、比較
結果を上記演算制御レジスタに含まれるフラグに設定す
る、ＳＩＭＤ型マイクロプロセッサである。

【００１３】

【発明の実施の形態】以下、図面を参照して本発明に係
る好適な実施の形態を説明する。

【００１４】図１は、本発明を含む一般的なＳＩＭＤ型
マイクロプロセッサ２の概略の構成を示すブロック図で
ある。主としてプロセッサ２全体を制御するグローバル
プロセッサ（以下、ＧＰと言う。）４と、主として外部
入出力装置からデータを入力しデータ処理を行い、外部
入出力装置にデータを出力するプロセッサエレメント３
とから、構成される。プロセッサエレメント３は、複数
データを同時に処理するために複数用意されている。図
１では、１個のＧＰ４と、２５６個のプロセッサエレメ
ント３とにより、ＳＩＭＤ型マイクロプロセッサ２が構
成されている。

【００１５】図２は、本発明に係るＳＩＭＤ型マイクロ
プロセッサ２のより詳細な構成を示すブロック図であ
る。図に示されるようにＧＰ４は、 ・命令コードで構成されるプログラムを格納するための
プログラムＲＡＭ１０と、 ・ＧＰ４での演算データを格納するデータＲＡＭ１２
と、 ・プログラムを解読し各種ブロックに各種制御信号を送
るシーケンシャルユニット（ＳＣＵ）９と、 ・データを格納する複数の汎用レジスタ（Ｇ０〜Ｇ３）
と、 ・ＳＣＵ９にプログラムの命令コードを送るためにプロ
グラムのアドレスを保持するプログラムカウンタ（Ｐ
Ｃ）１４と、 ・データメモリにスタックを形成するためデータメモリ
のアドレスを格納するスタックポインタ（ＳＰ）２４
と、 ・プログラムの途中でサブルーチン処理を行う際には分
岐が発生するが分岐前のアドレスを格納する複数のリン
クレジスタ（ＬＳ、ＬＩ、ＬＮ）と、 ・データメモリのデータ、命令コード中に記述された数
値（即値）データ、若しくは汎用レジスタに格納されて
いるデータのいずれかの組み合わせで算術論理演算を行
う算術論理演算装置（ＡＬＵ）１１と、 ・プロセッサの状態を保持するプロセッサステータスレ
ジスタ（図示せず。）と、 ・ハードウェア割り込みとソフトウェア割り込みを制御
する割り込み制御回路（図示せず。）と、 ・外部入出力に直接接続され外部からのデータの入出力
を制御する外部Ｉ／Ｏ制御回路（図示せず。）とを含
む。

【００１６】図２では示していないが、上記ＳＣＵ９
は、ＧＰ命令を解読し主にＧＰ内の各ブロックに制御信
号を発生するＧＰインストラクションデコーダと、プロ
セッサエレメント命令を解読し主にプロセッサエレメン
ト内の各ブロックに制御信号を発生するプロセッサエレ
メントインストラクションデコーダとで、構成される。
即ち、本プロセッサに係る命令コードは、主にＧＰ４内
の各ブロックを制御し、プログラムのシーケンスを決定
したり、プロセッサエレメント３に転送する共通データ
をＧＰ４内のＡＬＵ１１で加工したりするＧＰ命令と、
外部入出力から一度に入力されたデータをプロセッサエ
レメント３毎に処理をさせるプロセッサエレメント命令
とに、分類される。

【００１７】図１に示すように、各プロセッサエレメン
ト３は、外部からの入出力データを一時的に保持するレ
ジスタファイル６と、プロセッサエレメント３内で算術
論理演算やビット演算のデータ処理を行うための演算ア
レイ８を含む。さらに図２に示すようにレジスタファイ
ル６には、例えば、Ｒ０〜Ｒ３１までの８ビットのレジ
スタ３４が３２本用意されている。これらのレジスタ３
４からデータが演算アレイ８に転送され、又逆に演算ア
レイ８からデータが転送されてレジスタ３４に格納され
る。レジスタ３４と演算アレイ６とのバスは、８ビット
の双方向バスである。

【００１８】更に図２に示すように、単体の演算アレイ
８は演算ユニットであり、 ・レジスタファイル６からのデータをシフトして符号付
き拡張もしくは符号無し拡張をし１６ビットデータに加
工するシフト・拡張器４４と、 ・例えば、Ａレジスタ３６とＦレジスタ４０のような複
数の汎用レジスタと、 ・レジスタファイル６からのデータをシフト・拡張器４
４を経由して加工し１入力とし、他方の入力をＡレジス
タ３６からの入力とする算術論理演算装置（ＡＬＵ）３
６と、 ・（後で説明する）本発明に係るＰＥ番号マスク回路、
固定値選択回路、及びｎおきビットパターンデータ出力
回路の夫々からの出力を入力とし、自らの出力をＡレジ
スタ３８やＴレジスタ５４に繋げる選択回路３５と を含む。算術論理演算装置（ＡＬＵ）３６の出力は、Ａ
レジスタ３６もしくはＦレジスタ４０に一時格納されよ
うに設定されているが、Ａレジスタ３６からレジスタフ
ァイル６の所定の１レジスタ３４にデータ転送されるこ
とも可能である。

【００１９】また、演算アレイ８は、後でも説明するよ
うに、「Ｔレジスタ」と呼ばれる演算制御レジスタ５４
を備える。ＡＬＵ３６からの出力は、該Ｔレジスタ５４
によって、Ａレジスタ３６もしくはＦレジスタ４０への
書き込み内容が制御される。例えば、演算制御レジスタ
（Ｔレジスタ）５４の中の所定の１ビットの状態に応じ
て、“１”あればＡレジスタ３６もしくはＦレジスタ５
４への書き込みを行い、“０”であれば行わないという
ような制御が行なわれる。

【００２０】図３は、レジスタファイル６のレジスタ３
４と演算アレイ８とを結び付けるマルチプレクサの機能
を示すブロック図である。ＰＥｉ（ｉ＝０，１，２，・
・・２５５）のプロセッサエレメントに備わるマルチプ
レクサは７ｔｏ１（７対１）のマルチプレクサであり、
ＰＥｉ−３（ＰＥｉの３つ左隣り）、ＰＥｉ−２（ＰＥ
ｉの２つ左隣り）、ＰＥｉ−１（ＰＥｉの１つ左隣
り）、ＰＥｉ、ＰＥｉ＋１（ＰＥｉの１つ右隣り）、Ｐ
Ｅｉ＋２（ＰＥｉの２つ右隣り）、ＰＥｉ＋３（ＰＥｉ
の３つ右隣り）のプロセッサエレメント３のレジスタフ
ァイル６からのデータを入出力することができるように
設定されている。この機能を、ＰＥシフト機能と称す
る。マルチプレクサによって選択されたデータは、演算
アレイ８のシフト・拡張部４４に転送される。

【００２１】ここで、プロセッサエレメント３の番号を
含む呼称について定義する。図２に示すように、本発明
に係るＳＩＭＤ型マイクロプロセッサ２には２５６個の
プロセッサエレメント３が設置されており、それらプロ
セッサエレメント３の個々に対し、（図では左側から）
ＰＥ０、ＰＥ１、ＰＥ２、ＰＥ３、・・・、ＰＥ２５
４、ＰＥ２５５というように、プロセッサエレメント番
号（ＰＥ番号）を付すと定義する。

【００２２】≪第１の実施の形態≫図４は、本発明の第
１の実施の形態に係るＰＥ（プロセッサエレメント）番
号マスク回路の回路図である。上記ＰＥ番号マスク回路
は、（従来技術である）ＰＥ番号を所定の汎用レジスタ
に入力する接続線に対し、ＧＰ４からのマスク制御信号
（即ち、ＰＥ番号マスク信号）を取り入れる論理回路を
挿入することにより形成される。後でも説明するよう
に、この図４の回路構成では、“０”によりマスクする
ことになる。

【００２３】各ＰＥｉ（ｉ＝０，１，２，・・・２５
５）においては、各ＰＥ番号を形成する接続線部５０と
ＰＥ番号マスク信号を取り込む論理回路（ＡＮＤ回路）
部５１とが結合して設置されている。そこからの出力
は、後で説明するように、各プロセッサエレメント３毎
に設置されている選択回路３５（図２参照）に繋がる。
その選択回路３５を介して例えばＡレジスタ３８にて上
記出力が格納される。

【００２４】（従来技術である）各ＰＥ番号を形成する
接続線部５０を利用して、Ａレジスタ３８にＰＥ番号を
設定することは従来も可能であった。例えば、「ＬＤＰ
Ｎ」（Ｌｏａｄ ＰＥ Ｎｕｍｂｅｒ）という命令を実
行することにより、上記機能を実現していたとする。こ
こで、本発明の第１の実施の形態に係る回路によって
も、全く同じ機能を実現すること、即ち各ＰＥ番号を各
選択回路３５に送ることを「ＬＤＰＮ」の命令の利用に
よって実現するように設定することができる。なお、図
４からも明白なように、ＬＤＰＮ命令を用いるときのＰ
Ｅ番号マスク信号は（８ビット）すべて“１”となる。
このような設定により、ＶＣＣとＧＮＤとで形成される
パターンでＰＥ番号を表すデータが、各プロセッサエレ
メント３の選択回路３５に入力されることになる。

【００２５】具体的に示すと、選択回路３５に入力され
るデータは、 ・ＰＥ０、ＰＥ１、ＰＥ２、・・・ＰＥ２５５の順に、 ・０、１、２、・・・２５５ の値となる。

【００２６】更に、本発明の第１の実施の形態に係る回
路においては、ＳＩＭＤ型マイクロプロセッサ２への命
令にて指定するビットを“０”に設定することにより、
入力データをマスクすることができる。そのような処理
を行なう命令として、「ＬＤＮＭ」（Ｌｏａｄ ＰＥ
Ｎｕｍｂｅｒ Ｍａｓｋｉｎｇ）命令が用意されてい
る。ＬＤＮＭ命令は、マスクパターンを即値で指定する
ことで出力データをマスクする。その即値はＰＥマスク
信号として図４の回路に取り込まれる。ＬＤＮＭ命令
は、次のように、記述される。

【００２７】 ＬＤＮＭ／０ ＃００００００１１ｂ

【００２８】上記の記述で「００００００１１ｂ」の末
尾のｂは、２進数表記であることを示す。上記の命令で
は、ＰＥ番号のビット３からビット７までの出力値に対
しマスクが施されることになる。また、“／０”は、
“０”によるマスクを表すオプション記述である。

【００２９】よって、各選択回路３５に入力されるデー
タは、 ・ＰＥ０、ＰＥ１、ＰＥ２、ＰＥ３、ＰＥ４、ＰＥ５、
ＰＥ６、・・・ＰＥ２５４、ＰＥ２５５の順に、 ・０、１、２、３、０、１、２、・・・２、３ の値となる。

【００３０】図４の第１の実施の形態にかかる回路で
は、ＡＮＤ回路が利用されているが、これをＯＲ回路に
置き換えることも想定され得る。即ち、各ＰＥｉ（ｉ＝
０，１，２，・・・２５５）において、各ＰＥ番号を形
成する接続線部５０とＰＥ番号マスク信号を取り込む論
理回路（ＯＲ回路）部（図示せず。）とが結合して設置
されることになる。このとき、上記（図４）の回路構成
では“０”によりマスクをしていたが、ＯＲ回路に置き
換える回路の場合、“１”によるマスクとなる。命令は
以下のように記述される。

【００３１】 ＬＤＮＭ／１ ＃１１１１１１００ｂ

【００３２】上記の記述では、ＰＥ番号のビット３から
ビット７までの入力値が、“１”でマスクされることに
なる。／１は“１”によるマスクを表すオプション記述
である。

【００３３】このとき、各選択回路３５に入力されるデ
ータは、 ・ＰＥ０、ＰＥ１、ＰＥ２、ＰＥ３、ＰＥ４、ＰＥ５、
ＰＥ６、・・・ＰＥ２５４、ＰＥ２５５の順に、 ・２５２（１１１１１１００ｂ）、２５３（１１１１１
１０１ｂ）、２５４（１１１１１１１０ｂ）、２５５
（１１１１１１１１ｂ）、２５２、２５３、２５４、・
・・２５４、２５５ の値となる。

【００３４】図４に示される本発明の第１の実施の形態
に係る回路を利用することにより、マスク制御信号（Ｐ
Ｅ番号マスク信号）にて“０”であるビットに対応する
制御線がマスクされ、所定のビットのみで表され且つ繰
り返しの規則性を備えるデータを、１命令で設定（形
成）することができる。例えば、上位６ビットを全てマ
スクすることにより、下位２ビットのみが有効となり、
ＰＥ０、ＰＥ１、ＰＥ２、ＰＥ３、ＰＥ４、ＰＥ５、Ｐ
Ｅ６、・・・のプロセッサエレメント３の各選択回路３
５に対し、 ・０、１、２、３、０、１、２、３、・・・の規則性の
ある繰り返しの値を１命令で出力することができる。ま
た、図４の回路において、ＡＮＤ回路を全てＯＲ回路に
することによっても、ＰＥ０、ＰＥ１、ＰＥ２、ＰＥ
３、ＰＥ４、ＰＥ５、ＰＥ６、・・・のプロセッサエレ
メント３の各選択回路３５に対し、規則性のある繰り返
しの値を１命令で出力することができる。但し、このと
きは“１”によりマスクがなされることになる。

【００３５】従来技術を利用する場合、ＬＤＰＮ命令で
ＰＥ番号を一旦Ａレジスタ３８に設定し、更にそのＡレ
ジスタ３８の値を４で割ったときの剰余を同じくＡレジ
スタ３８に設定すれば、図４と同様の結果が得られる。
しかし、 ・ＬＤＰＮ命令で１命令サイクル、 ・（乗除算器があると仮定して、）除算命令で１命令サ
イクル、 計２命令サイクルが必要である。然も、乗除算器をＳＩ
ＭＤ型マイクロプロセッサ２の全プロセッサエレメント
３内に設定するならば、莫大な回路規模が必要となる。
通常のＳＩＭＤ型マイクロプロセッサ２には乗除算器は
設定されてないため、除算の実施は、ＡＬＵ３６を利用
して被除数のビット数の分までの減算を行なうことで実
現される。汎用レジスタであるＡレジスタ３８は、例え
ば１６ビットであるならば、最短１６回の減算が必要と
なる（現実には除算前の設定が数命令サイクル必要にな
る）。ここで１６命令サイクルかかり、結局、全体で最
短１８命令サイクルとなる。

【００３６】以上、明白なように、本発明の第１の実施
の形態に係る回路によって、相当数の命令サイクルの削
減が行なえる。

【００３７】≪第２の実施の形態≫図５は、本発明の第
２の実施の形態に係る固定値選択回路の回路図である。
上記固定値選択回路は、ｎ（ｎは自然数）おきの周期変
動を備え１周期内では単調に０から１ずつ増加する数値
を、（後で説明する）選択回路３５に対し、入力値選択
信号による選択制御の下、出力する回路である。図５に
示される回路では、ｎの値として、３、５、７が想定さ
れている。

【００３８】図５に示されるように、各プロセッサエレ
メント３においては、各別の接続線部５０’とマルチプ
レクサ部５１’が備わる。接続線部５０’は、９ビット
の信号を生成するのであるが、左方２ビットは「３」お
きの周期変動を備え、中位３ビットは「５」おきの周期
変動を備え、右方４ビットは「７」おきの周期変動を備
えるように、接続線が設定されている。図５から明白な
ように、３おきの周期変動は、 ・ＰＥ０、ＰＥ１、ＰＥ２、ＰＥ３、ＰＥ４、ＰＥ５、
ＰＥ６、・・・の順に、 ・０、１、２、０、１、２、０、・・・となる。５おき
の周期変動は、 ・ＰＥ０、ＰＥ１、ＰＥ２、ＰＥ３、ＰＥ４、ＰＥ５、
ＰＥ６、．．．の順に、 ・０、１、２、３、４、０、１、・・・となる。７おき
の周期変動は、 ・ＰＥ０、ＰＥ１、ＰＥ２、ＰＥ３、ＰＥ４、ＰＥ５、
ＰＥ６、ＰＥ７、ＰＥ８、・・・の順に、 ・０、１、２、３、４、５、６、０、１、・・・とな
る。

【００３９】どの周期変動の出力を選択するかは、入力
値選択信号により与えられる。該入力値選択信号は、各
プロセッサエレメント３におけるマルチプレクサ部５
１’に指示を与えるものである。上記の周期変動の抽出
に係る命令として、次の命令「ＬＤＲＮ」（Ｌｏａｄ
Ｒｅｐｅａｔｉｎｇ Ｎｕｍｂｅｒ）が設定されてい
る。

【００４０】ＬＤＲＮ ＃３

【００４１】上記の命令では、各プロセッサエレメント
３の選択回路３５に対し、３おきの周期変動を備え１周
期内では単調に０から２まで１ずつ増加する数値が、プ
ロセッサエレメント３の有するＰＥ番号の順に従い、出
力されることになる。

【００４２】図５に示される本発明の第２の実施の形態
に係る固定値選択回路を利用すれば、上記のような、選
択回路３５（Ａレジスタ３８）への数値入力を、１命令
サイクルで行なうことができる。ここで、上記の例に示
される３、５、７という数字は、一般的に、画像処理に
おいて頻繁に使用される値であることが知られている。

【００４３】≪第３の実施の形態≫図６は、本発明の第
３の実施の形態に係るｎおきビットパターンデータ出力
回路の回路図である。上記ｎおきビットパターンデータ
出力回路は、個別のビットにおいて（ＰＥ番号の順に従
い）ｎおきに“１”を設定する接続線に対し、ＧＰ４か
らのビットマスク信号を取り入れる論理回路を挿入する
ことにより形成される。

【００４４】各ＰＥｉ（ｉ＝０，１，２，・・・２５
５）においては、夫々のビットにおいてｎおきの“１”
を設定する接続線部５０”とビットマスク信号を取り込
む論理回路（ＡＮＤ回路）部５１”が結合して設置され
ている。そこからの出力は、第１の実施の形態に係る回
路、及び第２の実施の形態に係る回路と同様に、各プロ
セッサエレメント３に設置されている選択回路３５（図
２参照）に繋がる。その選択回路３５を介して例えばＡ
レジスタ３８にて上記出力が格納される。

【００４５】各ＰＥｉの接続線部５０”は、８ビットの
個別ビットを備える。例えば、ビット０は「２おき」、
ビット１は「３おき」、ビット２は「５おき」、ビット
３は「７おき」、ビット４は「１１おき」、ビット５は
「１３おき」、ビット６は「１７おき」、及びビット７
は「２３おき」の周期特性を備えている。夫々のビット
において各周期特性に相当するＰＥ番号であれば、該ビ
ットが“１”となるように、各ＰＥｉの接続線部５０”
が設定されている（即ち、該当するビットがＶＣＣに接
続されている）（図６）。即ち、 ・２おきの周期特性を有するビット０は、ＰＥ０、ＰＥ
２、ＰＥ４、ＰＥ６、ＰＥ８、・・・において、 ・３おきの周期特性を有するビット１は、ＰＥ０、ＰＥ
３、ＰＥ６、ＰＥ９、ＰＥ１２、・・・において、 ・５おきの周期特性を有するビット２は、ＰＥ０、ＰＥ
５、ＰＥ１０、ＰＥ１５、ＰＥ２０、・・・において ＶＣＣに接続されている。

【００４６】上記のように設定される各ＰＥｉの接続線
部５０”の設定内容の抽出に係る命令として、次の命令
「ＬＤＲＢ」（Ｌｏａｄ Ｒｅｐｅａｔｉｎｇ Ｂｉ
ｔ）が用意されている。

【００４７】ＬＤＲＢ

【００４８】この命令により、各ＰＥｉの接続線部５
０”の設定内容が全て、例えば、選択回路３５（乃至Ａ
レジスタ３８）に入力される。上記の命令では、 ・ＰＥ０、ＰＥ１、ＰＥ２、ＰＥ３、ＰＥ４、ＰＥ５、
ＰＥ６、ＰＥ７、ＰＥ８、ＰＥ９、ＰＥ１０、ＰＥ１
１、・・・の順に、 ・１１１１１１１１ｂ（２進数表記。以下同様であ
る。）、００００００００ｂ、０００００００１ｂ、０
０００００１０ｂ、０００００００１ｂ、０００００１
００ｂ、００００００１１ｂ、００００１０００ｂ、０
００００００１ｂ、０００００１１０ｂ、００００００
０１ｂ、・・・となる。

【００４９】但し、上述したように、上記接続線に対
し、ＧＰ４からのビットマスク信号を取り入れる論理回
路が挿入されているため、命令コードにおいて指定する
ビットが“０”に設定されることにより、選択回路３５
（乃至Ａレジスタ３８）への入力データがマスクされ得
る。そのマスク処理を行なうときには、命令は次のよう
に記述される。マスクパターンは、即値で指定されてビ
ットマスク信号として図６の回路に取り込まれ、選択回
路３５（乃至Ａレジスタ３８）への入力データをマスク
する。

【００５０】 ＬＤＲＢ／０ ＃０００００１００ｂ

【００５１】上記の命令では、ビット２に“１”が設定
されるＰＥに係る出力データのみ“０００００１００
ｂ”の数値となる。“０００００１００ｂ”が、例えば
Ａレジスタ３８に設定されるのは、 ・ＰＥ０、ＰＥ５、ＰＥ１０、ＰＥ１５、ＰＥ２
０、．．．である。それ以外のＰＥにおいては、“００
００００００ｂ”となる。

【００５２】第３の実施の形態に係るｎおきビットパタ
ーンデータ出力回路では、上記のような選択回路３５
（Ａレジスタ３８）への数値入力を、１命令サイクルで
行なうことができる。

【００５３】≪第４の実施の形態≫本発明の第４の実施
の形態に係るＳＩＭＤ型マイクロプロセッサ２について
説明する。

【００５４】本発明の第１の実施の形態に係る「ＬＤＰ
Ｍ」命令において、即値（ＰＥ番号マスク信号）をすべ
てマスクしない数値（＃１１１１１１１１ｂ）とした場
合、ＰＥ番号がそのまま選択回路３５（乃至Ａレジスタ
３８）に入力される。また、前に説明したように、ＧＰ
４からのＰＥ番号マスク信号を取り入れる論理回路が挿
入されない、ＰＥ番号を所定の汎用レジスタ等に入力す
る接続線を、そのまま利用することによっても、ＰＥ番
号がそのまま選択回路３５（乃至Ａレジスタ３８）に入
力される。

【００５５】従って、選択回路３５には、 ・ＰＥ０、ＰＥ１、ＰＥ２、・・・ＰＥ２５５の順に、 ・０、１、２、．．．２５５の値が入力される。

【００５６】各プロセッサエレメント３において、上記
の選択回路３５に入力された値を、選択回路３５に備わ
るコンパレータ８０（図７）にて（ＳＩＭＤ型マイクロ
プロセッサ２への）命令で指定された即値と比較し、そ
の結果をＴレジスタ（演算制御レジスタ）５４の所定の
位置のビットに格納する。このＴレジスタ５４への結果
格納により、次命令以降の演算にて、２５６個あるプロ
セッサエレメント３のうち特定の１つのプロセッサエレ
メント３においてのみ演算を行ない、その他のプロセッ
サエレメント３の演算を行なわないという設定をするこ
とができる。

【００５７】図７は、本発明に係る選択回路３５の概略
回路ブロック図を示す。図４、図５及び図６の、ＰＥ番
号マスク回路、固定値選択回路及びｎおきビットパター
ンデータ出力回路からの出力データは、図２に示す演算
アレイ８内の選択回路３５に繋がる。ＧＰ４からの制御
信号である入力データ選択信号２によってマルチプレク
サ７８にて選択され、３者のうちいずれか１データがＡ
レジスタ３８に入力される。また、選択された１データ
は、命令コード中の即値データＩＭＭ２とコンパレータ
８０にて比較され、その結果一致した場合には “１”
を出力する。一致しなかった場合“０”を出力する。

【００５８】ここで、本発明に係るＴレジスタ５４につ
いて説明する。図２のように、各プロセッサエレメント
３には、実行条件指定のための演算制御レジスタ（Ｔレ
ジスタ）５４が装備されている。図８は、Ｔレジスタ５
４の回路ブロック図の例である。図８では、Ｔレジスタ
５４は８ビットのレジスタ（Ｔ０、Ｔ１、・・・Ｔ７）
を備え、夫々の１ビットのレジスタは別々に制御され
る。そのため、１つのプロセッサエレメント３にて８通
りの制御パターンを保持できる。

【００５９】Ｔレジスタ５４における夫々のビットは、
各プロセッサエレメント３の演算実行の無効／有効の制
御を行ない、特定のプロセッサエレメント３だけを演算
対象として選択するという制御を行なうことができる。
例えば、次のような命令が想定される。

【００６０】ＡＤＤ／Ｔ１ ＃１２

【００６１】この命令は加算命令であり、Ａレジスタ３
８の値と即値“１２”とが加算されて結果がＡレジスタ
３８に格納される。この命令において、“／Ｔ１”とい
う実行制御オプションを記述することにより、Ｔレジス
タ３８のうちＴ１の（ビット）フラグの値が“１”であ
るプロセッサエレメント３のみ、Ａレジスタ３８へのＡ
ＬＵ３６からのデータの格納が行なわれる。Ｔ１フラグ
が“０”であるプロセッサエレメント３のＡレジスタ５
４へのデータの格納は行なわれない。

【００６２】図８の例では、このＴレジスタ５４への入
力へは、 ・ＰＥ３内の演算ユニット６のＡＬＵ３６にて発生した
オーバーフローフラグ（Ｖ）、キャリーフラグ（Ｃ）か
らの入力、 ・全Ｔフラグへの即値ＩＭＭ２によるマスク操作の結果
に対する、ＯＲ操作の結果からの入力、 ・図２に示される記憶手段２からの入力、 ・図７の選択回路３５でのコンパレータ８０出力からの
入力 などである。

【００６３】以上説明した本発明の第４の実施の形態に
係るＳＩＭＤ型マイクロプロセッサ２によれば、特定の
ＰＥ番号のプロセッサエレメント３のみ演算を行なわせ
るという処理を、少ない命令数で行なうことができる。
従来の技術であれば、全プロセッサエレメント３のＴレ
ジスタ５４に対し先ず“０”を設定し、更に、演算を行
なうプロセッサエレメント３のＴレジスタ５４に“１”
を設定することにより、上記の機能は実現されるが、本
発明の第４の実施の形態に比べて命令数は必然的に増加
してしまう。

【００６４】≪第５の実施の形態≫本発明の第５の実施
の形態に係るＳＩＭＤ型マイクロプロセッサ２について
説明する。

【００６５】第５の実施の形態に係るＳＩＭＤ型マイク
ロプロセッサ２の各プロセッサエレメント３において
は、第１の実施の形態に係るＰＥ番号マスク回路から選
択回路３５に繋げられる（データ）値を、選択回路３５
に備わるコンパレータ８０（図７）にて、命令コード中
に指定された即値データと比較し、その結果をＴレジス
タ５４の所定の位置のビットに格納する。このＴレジス
タ５４への結果格納により、次命令以降の演算にて、
「２のべき乗」おきのＰＥ番号を備えるプロセッサエレ
メント３のみの演算を実行させるという制御を行うこと
ができる。

【００６６】図４に示されるＰＥ番号マスク回路の出力
は図７の選択回路３５に入力され、該選択回路３５では
（予め用意されている）「ＬＤＴＭ」（Ｌｏａｄ ｔｏ
Ｔｒｅｇｉｓｔｅｒ Ｍａｓｋｅｄ ＰＥ Ｎｕｍｂ
ｅｒ）命令を実行することで、入力データ選択信号２に
よりそのＰＥ番号マスク回路の出力のデータが選択され
る。更に、上記ＬＤＴＭ命令の実行時に、即値データ
（の１つ）がＩＭＭ２に入力され、ＰＥ番号マスク回路
の出力データとＩＭＭ２とがコンパレータ８０にて比較
される。一致するとそのプロセッサエレメント３のコン
パレータ８０の出力が“１”となり、一致しなかったプ
ロセッサエレメント３では“０”となる。次の命令は、
実行される命令の例である。

【００６７】 ＬＤＴＭ／Ｔ２ ＃００００００１１ｂ、＃１

【００６８】上記命令において、即値オペランドのうち
第１オペランドがマスクパターンである。第２オペラン
ドが比較値である。但し、マスクパターンは２進数表
記、比較値は１０進表記としている。 ・ＰＥ０、ＰＥ１、ＰＥ２、ＰＥ３、ＰＥ４、ＰＥ５、
ＰＥ６、ＰＥ７、・・・にマスクした結果の値は、 ・０、１、２、３、０、１、２、３、・・・のような繰
り返しの値となるが、比較値と一致する値のＰＥ、即
ち、 ・ＰＥ１、ＰＥ５、ＰＥ９、・・・のＴレジスタ５４の
Ｔ２フラグに“１”が設定される。他のＰＥのＴレジス
タ５４のＴ２フラグには“０”が設定される。これによ
って以降の命令でＴレジスタ５４のＴ２フラグを実行制
御に用いれば、特定のＰＥ、即ちＰＥ１から始まり「２
²」おきのＰＥ番号を備えるプロセッサエレメント３の
みの演算を実行させることができる。

【００６９】≪第６の実施の形態≫本発明の第６の実施
の形態に係るＳＩＭＤ型マイクロプロセッサ２について
説明する。

【００７０】第６の実施の形態に係るＳＩＭＤ型マイク
ロプロセッサ２の各プロセッサエレメント３において
は、第２の実施の形態に係る固定値選択回路から選択回
路３５に繋げられる（データ）値を、選択回路３５に備
わるコンパレータ８０（図７）にて、命令コード中に指
定された即値データと比較し、その結果をＴレジスタ５
４の所定の位置のビットに格納する。このＴレジスタ５
４への結果格納により、次命令以降の演算にて、３、
５、７のような特定の数値おきのＰＥ番号を備えるプロ
セッサエレメント３のみの演算を実行させるという制御
を行うことができる。

【００７１】図５に示される固定値選択回路の出力は図
７の選択回路に入力され、該選択回路３５では（予め用
意されている）「ＬＤＴＮ」（Ｌｏａｄ ｔｏ Ｔ ｒ
ｅｇｉｓｔｅｒ Ｐｒｅｄｅｆｉｎｅｄ Ｎｕｍｂｅ
ｒ）命令を実行することで、入力データ選択信号２によ
りその固定値選択回路の出力データが選択される。更
に、上記ＬＤＴＮ実行時に、即値データ（の１つ）がＩ
ＭＭ２に入力され、固定値選択回路の出力データとＩＭ
Ｍ２とがコンパレータ８０にて比較される。一致すると
そのプロセッサエレメント３のコンパレータ８０の出力
が“１”となり、一致しなかったプロセッサエレメント
３では“０”となる。次の命令は、実行される命令の例
である。

【００７２】ＬＤＴＮ／Ｔ２ ＃３、＃２

【００７３】上記命令において、即値オペランドのうち
第１オペランドが選択固定値である。第２オペランドが
比較値である。 ・ＰＥ０、ＰＥ１、ＰＥ２、ＰＥ３、ＰＥ４、ＰＥ５、
ＰＥ６、ＰＥ７、・・・に結果の値は、 ・０、１、２、０、１、２、０、１、．．．のような繰
り返しの値となるが、比較値と一致する値のＰＥ、即
ち、 ・ＰＥ２、ＰＥ５、ＰＥ８、・・・のＴレジスタ５４の
Ｔ２フラグに“１”が設定される。他のＰＥのＴレジス
タ５４のＴ２フラグには“０”が設定される。これによ
って以降の命令でＴレジスタ５４のＴ２フラグを実行制
御に用いれば、特定のＰＥ、即ちＰＥ２から始まり
「３」おきのＰＥ番号を備えるプロセッサエレメント３
のみの演算を実行させることができる。

【００７４】≪第７の実施の形態≫本発明の第７の実施
の形態に係るＳＩＭＤ型マイクロプロセッサ２について
説明する。

【００７５】第７の実施の形態に係るＳＩＭＤ型マイク
ロプロセッサ２の各プロセッサエレメント３において
は、第３の実施の形態に係るｎおきビットパターンデー
タ出力回路から選択回路３５に繋げられる（データ）値
を、選択回路３５に備わるコンパレータ８０（図７）に
て、命令コード中に指定された即値データと比較し、そ
の結果をＴレジスタ５４の所定の位置のビットに格納す
る。このＴレジスタ５４への結果格納により、次命令以
降の演算にて、２、３、５、７、１１のような特定の数
値おきのＰＥ番号を備えるプロセッサエレメント３のみ
の演算を実行させるという制御を行うことができる。

【００７６】図６に示されるｎおきビットパターンデー
タ出力回路の出力は図７の選択回路３５に出力され、該
選択回路３５では（予め用意されている）「ＬＤＴＢ」
（Ｌｏａｄ ｔｏ Ｔ ｒｅｇｉｓｔｅｒ Ｂｉｔ Ｎ
ｕｍｂｅｒ）命令を実行することで、入力データ選択信
号２によりそのｎおきビットパターンデータ出力回路の
出力のデータが選択される。更に、上記ＬＤＴＢ命令の
実行時に、即値データ（の１つ）がＩＭＭ２に入力さ
れ、ｎおきビットパターンデータ出力回路の出力データ
とＩＭＭ２とがコンパレータ８０にて比較される。一致
するとそのプロセッサエレメント３のコンパレータの出
力が“１”となり、一致しなかったプロセッサエレメン
ト３では“０”となる。次の命令は、実行される命令の
例である。

【００７７】 ＬＤＴＢ／Ｔ２ ＃００００００１０ｂ、＃１

【００７８】上記命令において、即値オペランドのうち
第１オペランドがｎおきビット指定である。第２オペラ
ンドが比較値である。 ・ＰＥ０、ＰＥ１、ＰＥ２、ＰＥ３、ＰＥ４、ＰＥ５、
ＰＥ６、ＰＥ７、・・・に結果の値は、 ・１、０、０、１、０、０、１、０、．．．のような繰
り返しの値となるが、比較値と一致する値のＰＥ、即
ち、 ・ＰＥ０、ＰＥ３、ＰＥ６、・・・のＴレジスタ５４の
Ｔ２フラグに“１”が設定される。他のＰＥのＴレジス
タ５４のＴ２フラグには“０”が設定される。これによ
って以降の命令でＴレジスタ５４のＴ２フラグを実行制
御に用いれば、特定のＰＥ、即ちＰＥ０から始まり
「３」おきのＰＥ番号を備えるプロセッサエレメント３
のみの演算を実行させることができる。

【００７９】

【発明の効果】本発明を利用することにより、特に、画
像データ処理に伴う命令の命令実行サイクル数を減らす
ことができる。そのために増設の必要な回路は、簡素な
ものであるに過ぎない。

【図面の簡単な説明】

【図１】 一般的なＳＩＭＤ型マイクロプロセッサの概
略の構成を示すブロック図である。

【図２】 本発明に係るＳＩＭＤ型マイクロプロセッサ
のより詳細な構成を示すブロック図である。

【図３】 レジスタファイルのレジスタと演算アレイと
を結び付けるマルチプレクサの機能を示すブロック図で
ある。

【図４】 本発明の第１の実施の形態に係るＰＥ番号マ
スク回路の回路図である。

【図５】 本発明の第２の実施の形態に係る固定値選択
回路の回路図である。

【図６】 本発明の第３の実施の形態に係るｎおきビッ
トパターンデータ出力回路の回路図である。

【図７】 本発明に係る選択回路の概略回路ブロック図
を示す。

【図８】 演算制御レジスタ（Ｔレジスタ）の回路ブロ
ック図の例である。

【符号の説明】

２・・・ＳＩＭＤ型マイクロプロセッサ、３・・・プロ
セッサエレメント、４・・・グローバルプロセッサ、６
・・・レジスタファイル、８・・・演算アレイ、３４・
・・レジスタ、３５・・・演算回路、３６・・・ＡＬＵ
（算術論理演算装置）、３８・・・Ａレジスタ、５０、
５０’、５０”・・・接続線部、５１、５１”・・・論
理回路部、５１’・・・マルチプレクサ部、５４・・・
Ｔレジスタ（演算制御レジスタ）、７８・・・マルチプ
レクサ、８０・・・コンパレータ。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 福島 正展 東京都大田区中馬込１丁目３番６号 株式 会社リコー内 (72)発明者 原 和彦 東京都大田区中馬込１丁目３番６号 株式 会社リコー内 (72)発明者 中村 圭治 東京都大田区中馬込１丁目３番６号 株式 会社リコー内 (72)発明者 岩永 和彦 東京都大田区中馬込１丁目３番６号 株式 会社リコー内 (72)発明者 高藤 浩資 東京都大田区中馬込１丁目３番６号 株式 会社リコー内 Ｆターム(参考） 5B045 AA01 GG14 5B057 CH04 CH18

Claims (7)

【特許請求の範囲】
1. 【請求項１】 ＳＩＭＤ型マイクロプロセッサにおい
   て、 各々のプロセッサエレメントには、識別のための整数番
   号が順に付されており、 各プロセッサエレメントにて上記の識別のための整数番
   号を汎用レジスタに格納し、 更に、全てのプロセッサエレメントにて、上記の識別の
   ための整数番号を２進法により表記させた際の、指定さ
   れた位を“０”もしくは“１”に固定させて、汎用レジ
   スタに格納する、ＳＩＭＤ型マイクロプロセッサ。
2. 【請求項２】 ＳＩＭＤ型マイクロプロセッサにおい
   て、 各々のプロセッサエレメントには、識別のための整数番
   号が順に付されており、 上記の識別のための整数番号に応じて、各プロセッサエ
   レメントにてｎ（ｎは自然数）おきに周期変動する数値
   を、汎用レジスタに格納する、ＳＩＭＤ型マイクロプロ
   セッサ。
3. 【請求項３】 ＳＩＭＤ型マイクロプロセッサにおい
   て、 各々のプロセッサエレメントには、識別のための整数番
   号が順に付されており、 各プロセッサエレメントにて、上記の識別のための整数
   番号に応じて、所定の数値を周期とする周期特性を備え
   る複数のビットを生成して、汎用レジスタに格納し、 更に、全てのプロセッサエレメントにて、上記の複数の
   ビットの指定されたものを、“０”に置換して、汎用レ
   ジスタに格納する、ＳＩＭＤ型マイクロプロセッサ。
4. 【請求項４】 ＳＩＭＤ型マイクロプロセッサにおい
   て、 各プロセッサエレメントは、プロセッサエレメントに含
   まれる算術論理演算装置の演算結果を汎用レジスタに格
   納する際の可否を決定する演算制御レジスタを持ち、 各々のプロセッサエレメントには、識別のための整数番
   号が順に付され、 上記の識別のための整数番号と、命令コードにより指定
   された数値を全プロセッサエレメントに渡って同時に比
   較し、比較結果を上記演算制御レジスタに含まれるフラ
   グに設定する、ＳＩＭＤ型マイクロプロセッサ。
5. 【請求項５】 ＳＩＭＤ型マイクロプロセッサにおい
   て、 各プロセッサエレメントは、プロセッサエレメントに含
   まれる算術論理演算装置の演算結果を汎用レジスタに格
   納する際の可否を決定する演算制御レジスタを持ち、 各々のプロセッサエレメントには、識別のための整数番
   号が順に付され、 各プロセッサエレメントにて、上記の識別のための整数
   番号を２進法により表記させた際の、指定された位を
   “０”若しくは“１”に固定させたデータを生成し、 上記の各プロセッサエレメントにて生成されたデータ
   と、命令コードにより指定された数値を全プロセッサエ
   レメントに渡って同時に比較し、比較結果を上記演算制
   御レジスタに含まれるフラグに設定する、ＳＩＭＤ型マ
   イクロプロセッサ。
6. 【請求項６】 ＳＩＭＤ型マイクロプロセッサにおい
   て、 各プロセッサエレメントは、プロセッサエレメントに含
   まれる算術論理演算装置の演算結果を汎用レジスタに格
   納する際の可否を決定する演算制御レジスタを持ち、 各々のプロセッサエレメントには、識別のための整数番
   号が順に付され、上記の識別のための整数番号に応じ
   て、各プロセッサエレメントにてｎ（ｎは自然数）おき
   に周期変動する数値を生成し、 上記の各プロセッサエレメントにて生成される周期変動
   する数値と、命令コードにより指定された数値を全プロ
   セッサエレメントに渡って同時に比較し、比較結果を上
   記演算制御レジスタに含まれるフラグに設定する、ＳＩ
   ＭＤ型マイクロプロセッサ。
7. 【請求項７】 ＳＩＭＤ型マイクロプロセッサにおい
   て、 各プロセッサエレメントは、プロセッサエレメントに含
   まれる算術論理演算装置の演算結果を汎用レジスタに格
   納する際の可否を決定する演算制御レジスタを持ち、 各々のプロセッサエレメントには、識別のための整数番
   号が順に付され、各プロセッサエレメントにて、上記の
   識別のための整数番号に応じて、所定の数値を周期とす
   る周期特性を備える複数のビットを生成の上、更に指定
   されたものを“０”に置換したデータを生成し、 上記の各プロセッサエレメントにて生成されるデータ
   と、命令コードにより指定された数値を全プロセッサエ
   レメントに渡って同時に比較し、比較結果を上記演算制
   御レジスタに含まれるフラグに設定する、ＳＩＭＤ型マ
   イクロプロセッサ。