JP2002083973A - Thin film transistor, its manufacturing method, and liquid crystal display device using it - Google Patents
Thin film transistor, its manufacturing method, and liquid crystal display device using itInfo
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Abstract
Description
【0001】[0001]
【発明の属する技術分野】本発明は、薄膜トランジスタ
とその製造方法、及びそれを用いた液晶表示装置に関す
る。[0001] 1. Field of the Invention [0002] The present invention relates to a thin film transistor, a method of manufacturing the same, and a liquid crystal display device using the same.
【0002】[0002]
【従来の技術】(第1の従来技術)従来、アモルファス
シリコン(以下、「a−Si」と称する)で形成されて
いるアクティブマトリクス型の液晶表示装置の画素の駆
動性能は、a−Siで十分に満たされているが、同一の
基板上に同じプロセスで信号線の駆動回路を構成するこ
とは性能上困難であり、単結晶Siによって形成された
外付けの駆動回路(ドライバー)を用いてパネルを駆動
している。2. Description of the Related Art (First Prior Art) Conventionally, the driving performance of pixels of an active matrix type liquid crystal display device formed of amorphous silicon (hereinafter referred to as "a-Si") is a-Si. Although it is sufficiently satisfied, it is difficult in terms of performance to configure a signal line driver circuit on the same substrate by the same process, and an external driver circuit (driver) formed of single-crystal Si is used. Driving panel.
【0003】しかしながら、a−Siの移動度は0.5
〜1cm2・s-1・V-1であり、今後、液晶パネルの画
素数が増大した場合、一般的には最大1水平期間に相当
する画素のTFTをONする時間はますます短くなり、
画素への書き込み能力が不足する。However, the mobility of a-Si is 0.5
~1cm a 2 · s -1 · V -1, future, when the number of pixels of the liquid crystal panel is increased, up to 1 time to turn ON the TFT of the pixel corresponding to the horizontal period becomes increasingly shorter in general,
Insufficient ability to write to pixels.
【0004】これに対して、画素のTFTをポリシリコ
ン(以下、「p−Si」と称する)で作成することによ
り、このTFTの移動度は、a−Siで作成された場合
に比較して1桁から2桁以上高いため画素への充電能力
が高くなる。従って、液晶パネルの高精細化が進むにつ
れて、画素TFTをp−Siで形成することは有利であ
る(FPD Expo Forum97、2−14)。On the other hand, when the TFT of the pixel is made of polysilicon (hereinafter referred to as "p-Si"), the mobility of the TFT is smaller than that of the TFT made of a-Si. Since the power is higher by one to two digits or more, the ability to charge the pixel is increased. Therefore, it is advantageous to form the pixel TFT with p-Si as the definition of the liquid crystal panel becomes higher (FPD Expo Forum 97, 2-14).
【0005】一般的にp−SiTFTの構造としては、
ゲート電極がチャネル層上方に位置するトップゲート
型、ゲート電極がチャネル層に対して基板側に存在する
ボトムゲート型の2種類が存在する。トップゲート型構
造は、ボトムゲート型構造に比較して、不純物をゲート
電極をマスクとして自己整合的にドーピングすることに
より寄生容量の小さいTFTを作成することが可能であ
り微細化に有利である。Generally, the structure of a p-Si TFT is as follows.
There are two types, a top gate type in which the gate electrode is located above the channel layer and a bottom gate type in which the gate electrode exists on the substrate side with respect to the channel layer. The top gate type structure is advantageous in miniaturization because a TFT having a small parasitic capacitance can be formed by doping impurities in a self-aligned manner using the gate electrode as a mask, as compared with the bottom gate type structure.
【0006】上記トップゲート型のTFTを例えば液晶
表示装置に適用し該TFTの裏面より光を照射した場
合、バックライトの光は直接TFTのチャネル領域に照
射される。そして、前記チャネル領域に光が照射される
と、この部分で光伝導電流が発生しOFF電流が大きく
なるという問題があった。ここで、「光伝導電流」につ
いて説明する。When the top gate type TFT is applied to, for example, a liquid crystal display device and light is irradiated from the back surface of the TFT, the light of the backlight is directly applied to the channel region of the TFT. When the channel region is irradiated with light, there is a problem that a photoconductive current is generated in this portion and the OFF current increases. Here, the “photoconductive current” will be described.
【0007】半導体中での光伝導電流の発生のメカニズ
ムは太陽電池などを中心にこれまで多くの論文(たとえ
ば、田中一宣編著、“アモルファス半導体の基礎、”1
982年)などに紹介されているが、p−SiTFTで
の光伝導電流の発生メカニズムについて論じられたもの
は少ない。The mechanism of the generation of photoconductive current in semiconductors has been described in many papers (for example, edited by Kazunori Tanaka, “Basics of Amorphous Semiconductor,” 1)
982), but few have discussed the mechanism of photoconductive current generation in p-Si TFTs.
【0008】一般的に、光伝導電流の発生は、電界の印
加された状態でバンドギャップを介して電子/正孔対が
生成され、生成された電子/正孔対が電界によりドリフ
トし、それぞれの領域で多数キャリヤの増加に対しキャ
リヤの再結合電流という形で観測されるものである。ゲ
ート電極下のチャネル領域は、逆バイアス条件下におい
てチャネル直下に正孔が誘起されるがそのキャリヤの濃
度は非常に低い。これに対しドレイン側の多数キャリヤ
である電子は、n−領域のシート抵抗が20kΩ/□〜
100kΩ/□の範囲では1016/cm3〜1018/c
m3程度のキャリヤ密度であると推定される。この場
合、n−領域の多数キャリヤである電子はチャネル側に
向かって拡散し拡散電位Vdを形成する。尚、空乏層の
幅はWdで表される。In general, a photoconductive current is generated by generating an electron / hole pair through a band gap in a state where an electric field is applied, and the generated electron / hole pair drifts due to the electric field. Is observed in the form of carrier recombination current with respect to the increase of the majority carriers in the region. In the channel region under the gate electrode, holes are induced directly under the channel under a reverse bias condition, but the carrier concentration is very low. On the other hand, electrons which are majority carriers on the drain side have a sheet resistance in the n- region of 20 kΩ / □ or less.
10 16 / cm 3 to 10 18 / c in the range of 100 kΩ / □
It is estimated that the carrier density is about m 3 . In this case, electrons that are majority carriers in the n − region diffuse toward the channel side to form a diffusion potential Vd. Note that the width of the depletion layer is represented by Wd.
【0009】光が照射されることにより、この空乏化し
た領域で電子/正孔対が発生する。発生した電子/正孔
対は互いに電界に惹かれ電子はドレイン方向、ホールは
チャネル方向に移動する。ドレイン側に移動した電子な
らびにチャネル側に移動した正孔はそれぞれの領域で再
結合して消滅する。この再結合に消費される電荷がそれ
ぞれソースおよびドレイン電極により供給され、これが
光伝導電流として観測される。The irradiation of light generates electron / hole pairs in the depleted region. The generated electron / hole pairs are attracted to each other by the electric field, so that the electrons move toward the drain and the holes move toward the channel. The electrons that have moved to the drain side and the holes that have moved to the channel side recombine and disappear in their respective regions. The electric charge consumed by the recombination is supplied by the source and drain electrodes, respectively, and this is observed as a photoconductive current.
【0010】(第2の従来技術)また、p−SiTFT
は高移動度であるので、画面内のアクティブマトリック
ス素子と信号駆動回路の一部あるいは全部をガラス基板
上に同時に形成することができる。しかしながら、p−
SiTFTは、a−SiTFTやMOS型電解効果トラ
ンジスタに比較してOFF電流が大きいという欠点を有
している。(Second Prior Art) Also, a p-Si TFT
Since the substrate has high mobility, part or all of the active matrix element and the signal driving circuit in the screen can be formed simultaneously on the glass substrate. However, p-
The SiTFT has a disadvantage that the OFF current is large as compared with the a-SiTFT and the MOS field effect transistor.
【0011】そこで、このOFF電流低減のために、特
開平5−136417に開示されているように、TFT
のソース領域またはドレイン領域の少なくとも一方に隣
接して、低濃度不純物領域(LDD領域)を設ける方法
が行われている(第1の従来の方法)。Therefore, in order to reduce the OFF current, as disclosed in Japanese Patent Application Laid-Open No. 5-136417,
A method of providing a low-concentration impurity region (LDD region) adjacent to at least one of the source region and the drain region (first conventional method) has been performed.
【0012】また、LDD領域を形成する他の方法とし
て、LDD領域をTaOxの有無によりコントロールす
る方法(Euro Display' 96 pp547)が開示されている
(第2の従来の方法)。As another method for forming an LDD region, a method of controlling the LDD region by the presence or absence of TaOx (Euro Display '96 pp547) is disclosed (second conventional method).
【0013】LDD領域がOFF電流低減に有効である
メカニズムについては、特開平5−136417に開示
されているように、LDD領域がドレイン領域に対して
高抵抗であるため、チャンネル/LDD領域の接合部に
かかる電界が、LDD領域を設けない場合に対して小さ
くなるためと考えられている。The mechanism by which the LDD region is effective in reducing the OFF current is described in JP-A-5-136417, since the LDD region has a higher resistance than the drain region, so that the channel / LDD region junction is reduced. It is considered that the electric field applied to the portion becomes smaller than when the LDD region is not provided.
【0014】以上の2つの方法では、いずれの方法もL
DD領域をマスク合わせによりTaOxの有無を制御、
あるいはレジスト膜の有無を制御することによりドーピ
ング濃度の違う部分を形成している。この方法では確実
にLDDの領域を確保するために、LDD領域の長さは
マスクあわせの寸法精度以上の長さを確保しなければな
らない。In the above two methods, both methods are L
The presence or absence of TaOx is controlled by masking the DD region,
Alternatively, portions having different doping concentrations are formed by controlling the presence or absence of a resist film. In this method, in order to ensure an LDD region, the length of the LDD region must be longer than the dimensional accuracy of mask alignment.
【0015】これに対し、特開平7−140485に示
すように、LDD領域をゲート電極に対して自己整合的
に形成する第3の従来の方法がある。本方法は、ゲート
電極となるAlを陽極酸化することによって、その側面
にAlの酸化物層を形成し、これをマスクとしてN型或
いはP型の不純物元素を導入して、ソース領域、ドレイ
ン領域及び前記側面の酸化物層とほぼ同じ厚みを持った
低濃度不純物層を作成することを可能とするものであ
る。On the other hand, there is a third conventional method for forming an LDD region in a self-aligned manner with respect to a gate electrode, as shown in Japanese Patent Application Laid-Open No. 7-140485. In this method, an Al oxide layer serving as a gate electrode is formed by anodic oxidation to form an Al oxide layer on a side surface thereof, and an N-type or P-type impurity element is introduced using the Al oxide layer as a mask. And a low-concentration impurity layer having substantially the same thickness as the oxide layer on the side surface.
【0016】この方法を用いれば、ゲート電極に対して
自己整合的にLDD領域を形成することが可能で、LD
D領域形成のためのマスクを削減できると共に、不純物
濃度の高い領域の長さを、陽極酸化したAlの側面に存
在する酸化物の膜厚に相当する0.1μm〜0.5μm
程度とかなり小さく形成することが可能である。By using this method, an LDD region can be formed in a self-aligned manner with respect to the gate electrode.
The mask for forming the D region can be reduced, and the length of the region having a high impurity concentration is set to 0.1 μm to 0.5 μm corresponding to the thickness of the oxide existing on the side surface of the anodized Al.
It can be formed as small as possible.
【0017】[0017]
【発明が解決しようとする課題】(第1の従来例に対す
る課題)上記のような光伝導電流によってOFF電流が
増加(オフ特性の劣化)した場合、次のような問題が発
生する。オフ特性の劣化により引き起こされる画質劣化
は、輝度傾斜とクロストークである。輝度傾斜とは、図
38(a)に示すように、画面の上部と下部で、液晶の
電流/輝度特性が異なることにより発生するものであ
り、画面の上部と下部で輝度の差が生じる。一方、クロ
ストークとは、図38(b)のように白の中央部に黒の
ボックスパターンを表示した場合、黒の画像が上下ある
いは左右方向に尾を引くような現象である。また、その
他、オフ特性の劣化はフリッカーの増加、輝度むらの発
生など画質に大きな影響を与える。(Problems to be Solved by the First Prior Art) When the OFF current increases (deterioration of OFF characteristics) due to the photoconductive current as described above, the following problem occurs. The image quality degradation caused by the degradation of the off characteristic is a luminance gradient and crosstalk. As shown in FIG. 38 (a), the luminance gradient is caused by a difference in the current / luminance characteristics of the liquid crystal between the upper part and the lower part of the screen, and a difference occurs between the upper part and the lower part of the screen. On the other hand, crosstalk is a phenomenon in which when a black box pattern is displayed in the center of white as shown in FIG. 38B, the black image trails in the vertical or horizontal direction. In addition, the deterioration of the off characteristics has a great effect on the image quality, such as an increase in flicker and uneven brightness.
【0018】(第2の従来例に対する課題)LDD構造
はOFF電流低減に関して効果が高いのであるが、TF
Tのゲート電極下のチャンネルが反転するON状態にお
いては、比較的高抵抗層であるLDD領域がチャンネル
領域に直列に挿入されることによりON電流が低下する
という欠点を有している。(Problem with Second Conventional Example) The LDD structure is highly effective in reducing the OFF current.
In the ON state where the channel under the gate electrode of T is inverted, there is a disadvantage that the ON current is reduced by inserting the LDD region, which is a relatively high resistance layer, in series with the channel region.
【0019】本来、LDD領域はソースならびにドレイ
ン領域である部分に対して高抵抗でありTFTの特性が
上がるに従ってその抵抗の影響が顕著に現れる傾向をも
つ。よって、この高抵抗領域であるLDD領域の長さ
は、そのOFF電流を低減させるに十分であり、かつ高
いON電流を確保するに十分に低い抵抗値を持つもので
なければならない。Originally, the LDD region has a high resistance with respect to the source and drain regions, and the effect of the resistance tends to remarkably appear as the characteristics of the TFT increase. Therefore, the length of the LDD region, which is the high resistance region, must be sufficient to reduce the OFF current and have a sufficiently low resistance value to ensure a high ON current.
【0020】しかしながら、現状ではLDD領域の長さ
の指針を決める方法が皆無であり、OFF電流低減のた
めに必要以上にLDD領域を確保する必要がある。一般
的には1.5μmよりも長いLDD領域を確保する必要
があり、その結果、TFTのON電流を低下させる原因
となっている。However, at present, there is no method for determining the guideline of the length of the LDD region, and it is necessary to secure the LDD region more than necessary to reduce the OFF current. Generally, it is necessary to secure an LDD region longer than 1.5 μm, and as a result, it causes a reduction in the ON current of the TFT.
【0021】また、第3の従来例に示す方法によれば、
LDD領域を0.1μm〜0.5μm程度とかなり小さ
く形成することが可能であるが、一般に液晶パネルのド
ライバ或いは画素のTFTとして用いる場合、その駆動
電圧は5〜15V程度であり、一般のICと比較してか
なり高い。従って、LDD領域が0.1μm〜0.5μ
mの場合、その効果が不十分となり本プロセスでは十分
にOFF電流を下げることができない。According to the method shown in the third conventional example,
The LDD region can be formed as small as about 0.1 μm to 0.5 μm. However, when it is generally used as a driver of a liquid crystal panel or a TFT of a pixel, a driving voltage is about 5 to 15 V, and a general IC is used. Considerably higher than. Therefore, the LDD region is 0.1 μm to 0.5 μm.
In the case of m, the effect becomes insufficient and the OFF current cannot be sufficiently reduced in this process.
【0022】そこで、本発明では、上記の点に鑑み、光
照射時のOFF電流(光伝導電流)を抑える構成をとる
ことにより、輝度傾斜やクロストーク等の画質劣化を抑
制し、高性能、高信頼性を実現した薄膜トランジスタの
提供を第1の目的としている。In view of the above, the present invention suppresses the OFF current (photoconductive current) at the time of light irradiation, thereby suppressing deterioration in image quality such as luminance gradient and crosstalk, and achieving high performance. A first object is to provide a thin film transistor which realizes high reliability.
【0023】また、OFF電流を抑えるとともに、LD
D領域の長さを必要最小限に押さえてON電流の減少を
抑制する構成をとることにより、高性能、高信頼性を実
現した薄膜トランジスタの提供を第2の目的とするもの
である。Also, while suppressing the OFF current, the LD
It is a second object of the present invention to provide a thin film transistor having high performance and high reliability by adopting a configuration in which the length of the D region is suppressed to a necessary minimum to suppress a decrease in ON current.
【0024】[0024]
【課題を解決するための手段】即ち、上記課題を解決す
るために、請求項1に記載の発明は、薄膜トランジスタ
であって、チャネル領域と、該チャネル領域の両側に配
置されたソース領域およびドレイン領域とが形成された
多結晶シリコン半導体層を有し、前記チャネル領域と前
記ドレイン領域との間には空乏層が形成され、該空乏層
の幅と前記チャネル領域に光が照射された場合に発生す
る光伝導電流とは比例関係を有し、前記光伝導電流を所
定許容値内とするために、空乏層の幅を前記比例関係に
基づいて求めた値以下とした構成であることを特徴とし
ている。According to a first aspect of the present invention, there is provided a thin film transistor comprising a channel region, and a source region and a drain disposed on both sides of the channel region. A polycrystalline silicon semiconductor layer in which a region is formed, a depletion layer is formed between the channel region and the drain region, and when the light is irradiated to the width of the depletion layer and the channel region. The generated photoconductive current has a proportional relationship, and the width of the depletion layer is set to be equal to or less than a value obtained based on the proportional relationship in order to keep the photoconductive current within a predetermined allowable value. And
【0025】上記のように、空乏層幅が光伝導電流と比
例関係を有することが新たに見い出され、これにより、
空乏層幅を制御することで光伝導電流を所定の許容値以
下とすることが達成され、輝度傾斜やクロストーク等の
画質劣化のない薄膜トランジスタを提供することができ
る。As described above, it has been newly found that the width of the depletion layer has a proportional relationship with the photoconductive current.
By controlling the width of the depletion layer, the photoconductive current can be reduced to a predetermined allowable value or less, and a thin film transistor without image quality deterioration such as luminance gradient and crosstalk can be provided.
【0026】また、請求項2に記載の発明は、請求項1
に記載の薄膜トランジスタであって、前記ドレイン領域
のシート抵抗をR(kΩ/□)、前記チャネル領域のチ
ャネル幅をW(μm)とした場合、式(1)の関係を満
たすことを特徴としている。尚、Aは光伝導電流と光強
度によって定められる定数である。 (R+30)・W<A …(1)The invention described in claim 2 is the first invention.
Wherein the sheet resistance of the drain region is R (kΩ / □) and the channel width of the channel region is W (μm), wherein the relationship of Expression (1) is satisfied. . A is a constant determined by the photoconductive current and the light intensity. (R + 30) · W <A … (1)
【0027】また、請求項3に記載の発明は、請求項2
に記載の薄膜トランジスタであって、前記ドレイン領域
のシート抵抗をR(kΩ/□)、前記チャネル領域のチ
ャネル幅をW(μm)とした場合、式(2)の関係を満
たすことを特徴としている。 (R+30)・W<1×103 …(2)The third aspect of the present invention is the second aspect of the present invention.
Wherein the sheet resistance of the drain region is R (kΩ / □) and the channel width of the channel region is W (μm), wherein the relationship of Expression (2) is satisfied. . (R + 30) · W <1 × 10 3 (2)
【0028】上記(1)式、(2)式のように、新たに
制御できる因子(ドレイン領域のシート抵抗)とチャネル
領域のチャネル幅との関係によって、光照射時のOFF
電流(光伝導電流)を抑制する範囲を規定することがで
きる。そして、上記(1)式、(2)式の関係を満たす
薄膜トランジスタは、光照射時のOFF電流の増加を抑
えることができるので、クロストークや輝度傾斜を防ぐ
ことができ、従って、高性能、高信頼性を実現すること
ができる。As shown in the above equations (1) and (2), the OFF during light irradiation depends on the relationship between the newly controllable factor (sheet resistance of the drain region) and the channel width of the channel region.
The range in which the current (photoconductive current) is suppressed can be defined. The thin film transistor that satisfies the above formulas (1) and (2) can suppress an increase in OFF current at the time of light irradiation, so that cross talk and luminance gradient can be prevented. High reliability can be realized.
【0029】また、請求項4に記載の発明は、請求項3
に記載の薄膜トランジスタであって、前記チャネル領域
のチャネル幅Wが2μm以下であることを特徴としてい
る。The invention described in claim 4 is the same as the claim 3.
Wherein the channel width W of the channel region is 2 μm or less.
【0030】上記(2)式の関係は、チャネル領域のチ
ャネル幅Wを2μm以下とする場合であっても、シート
抵抗Rとチャネル幅Wによって、光照射時のOFF電流
の増加を抑えることができる。The relationship of the above equation (2) indicates that even when the channel width W of the channel region is 2 μm or less, the increase in the OFF current during light irradiation can be suppressed by the sheet resistance R and the channel width W. it can.
【0031】また、請求項5に記載の発明は、請求項3
または請求項4に記載の薄膜トランジスタであって、前
記ドレイン領域のシート抵抗が20kΩ/□以上、10
0kΩ/□以下であることを特徴とする。The invention described in claim 5 is the same as the claim 3
5. The thin film transistor according to claim 4, wherein the drain region has a sheet resistance of 20 kΩ / □ or more.
0 kΩ / □ or less.
【0032】このように規制するのは、シート抵抗が2
0kΩ/□以下ではOFF電流は急激に大きくなり、ま
た、シート抵抗を100kΩ/□以上にした場合、トラ
ンジスタのON電流が低下しパネルの動作が不安定とな
るためである。ドレイン領域のシート抵抗の範囲を20
kΩ/□以上100kΩ/□以下とすることにより、O
FF電流の低減を図ることができるとともに、ON電流
の減少は起こらない薄膜トランジスタを提供することが
できる。The reason for this restriction is that the sheet resistance is 2
When the sheet resistance is 100 kΩ / □ or more, the ON current of the transistor decreases and the operation of the panel becomes unstable when the sheet resistance is 100 kΩ / □ or more. The range of the sheet resistance of the drain region is 20
By setting kΩ / □ or more and 100 kΩ / □ or less, O
It is possible to provide a thin film transistor in which the FF current can be reduced and the ON current does not decrease.
【0033】また、請求項6に記載の発明は、チャネル
領域と、該チャネル領域の両側にソース領域およびドレ
イン領域とが配置された多結晶シリコン半導体層を有
し、液晶表示装置にスイッチング素子として備えられる
薄膜トランジスタであって、前記液晶表示装置を構成す
るバックライトの輝度を2000(cd/m2)以上と
する場合、前記ソース領域と前記チャネル領域との間、
または前記ドレイン領域と前記チャネル領域との間の少
なくともいずれか一方に、不純物濃度がソース領域およ
びドレイン領域よりも低い低濃度不純物領域が形成さ
れ、該低濃度不純物領域の長さΔLは、1.0μm以下
であることを特徴としている。According to a sixth aspect of the present invention, there is provided a liquid crystal display device comprising a channel region and a polycrystalline silicon semiconductor layer having a source region and a drain region disposed on both sides of the channel region. A thin film transistor provided, wherein a luminance of a backlight constituting the liquid crystal display device is set to 2000 (cd / m 2 ) or more, between the source region and the channel region;
Alternatively, a low-concentration impurity region having an impurity concentration lower than that of the source region and the drain region is formed in at least one of the drain region and the channel region. It is characterized in that it is not more than 0 μm.
【0034】このように、低濃度不純物領域を形成する
ことにより、空乏層の広がりを長さΔLが1.0μm以
下とされた低濃度不純物領域の範囲内とすることがで
き、従って、光伝導電流(OFF電流)が増加しない薄
膜トランジスタとすることができる。By forming the low-concentration impurity region as described above, the extension of the depletion layer can be made to be within the range of the low-concentration impurity region having the length ΔL of 1.0 μm or less. A thin film transistor in which current (OFF current) does not increase can be obtained.
【0035】また、請求項7に記載の発明は、チャネル
領域と、チャネル領域の両側に配置されたソース領域お
よびドレイン領域とが形成され、前記ソース領域とチャ
ネル領域との間、またはドレイン領域とチャネル領域と
の間の少なくともいずれか一方に、不純物濃度がソース
領域およびドレイン領域よりも低い低濃度不純物領域が
形成された多結晶シリコン半導体層を有する薄膜トラン
ジスタであって、前記低濃度不純物領域の長さをΔL
(μm)、ソース−ドレイン間電圧をVlc(V)、前
記チャネル領域のチャネル幅をW(μm)とした場合、
式(3)の関係を満たすことを特徴としている。 ΔL>(W・Vlc)/36…(3)According to a seventh aspect of the present invention, a channel region and a source region and a drain region disposed on both sides of the channel region are formed, and between the source region and the channel region or between the source region and the drain region. A thin film transistor including a polycrystalline silicon semiconductor layer in which a low-concentration impurity region having an impurity concentration lower than that of a source region and a drain region is formed in at least one of a channel region and a source region and a drain region. Let ΔL
(Μm), the source-drain voltage is Vlc (V), and the channel width of the channel region is W (μm),
It is characterized by satisfying the relationship of Expression (3). ΔL> (W · Vlc) / 36 (3)
【0036】このような関係を満たすことにより、薄膜
トランジスタのOFF時には、前記低濃度不純物領域が
キャリアの枯渇する高抵抗層となるためOFF電流の低
減を図ることができる。そして、前記(1)式より、L
DD領域の長さの指針を決めることができ、OFF電流
低減のために必要以上にLDD領域を確保する必要はな
くなるのである。By satisfying such a relationship, when the thin film transistor is turned off, the low-concentration impurity region becomes a high-resistance layer in which carriers are depleted, so that the OFF current can be reduced. Then, from the above equation (1), L
The guideline for the length of the DD region can be determined, and there is no need to secure an LDD region more than necessary to reduce the OFF current.
【0037】また、請求項8に記載の発明は、請求項7
に記載の薄膜トランジスタであって、前記チャネル領域
のチャネル長をL(μm)とした場合、式(4)の関係
を満たすことを特徴としている。 ΔL<1.5・(W/L)…(4)The invention described in claim 8 is the same as that in claim 7.
Wherein the relationship of Expression (4) is satisfied when the channel length of the channel region is L (μm). ΔL <1.5 · (W / L) (4)
【0038】このような関係を更に満たすことにより、
薄膜トランジスタのON時には、ゲート電極からの電界
の作用により、ゲート電極下の低濃度不純物領域はキャ
リアとなる電子が蓄積して低抵抗領域となり、ON電流
の減少は起こらない。よって、前記薄膜トランジスタ
は、ON電流を十分確保すると共にOFF電流を小さく
押さえることが可能となる。By further satisfying such a relationship,
When the thin film transistor is turned on, electrons acting as carriers are accumulated in the low-concentration impurity region below the gate electrode to become a low-resistance region due to the action of an electric field from the gate electrode, and the ON current does not decrease. Therefore, the thin-film transistor can secure a sufficient ON current and reduce the OFF current.
【0039】また、請求項9に記載の発明は、請求項8
に記載の薄膜トランジスタであって、前記チャネル領域
のチャネル幅W(μm)が2μm以下であることを特徴
としている。The invention according to claim 9 is the same as the invention according to claim 8
Wherein the channel width W (μm) of the channel region is 2 μm or less.
【0040】上記(2)式の関係は、チャネル領域のチ
ャネル幅Wを2μm以下とする場合であっても、シート
抵抗Rとチャネル幅Wによって、光照射時のOFF電流
の増加を抑えることができる。The relationship of the above equation (2) indicates that even when the channel width W of the channel region is 2 μm or less, the increase in the OFF current during light irradiation can be suppressed by the sheet resistance R and the channel width W. it can.
【0041】また、請求項10に記載の発明は、請求項
8または請求項9に記載の薄膜トランジスタであって、
前記低濃度不純物領域のシート抵抗が20kΩ/□以
上、100kΩ/□以下であることを特徴としている。According to a tenth aspect of the present invention, there is provided the thin film transistor according to the eighth or ninth aspect,
The low-concentration impurity region has a sheet resistance of 20 kΩ / □ or more and 100 kΩ / □ or less.
【0042】また、請求項11に記載の発明は、請求項
10に記載の薄膜トランジスタであって、前記低濃度不
純物領域が、ドレイン領域とチャネル領域との間にのみ
形成されていることを特徴としている。According to an eleventh aspect of the present invention, in the thin film transistor according to the tenth aspect, the low-concentration impurity region is formed only between the drain region and the channel region. I have.
【0043】低濃度不純物領域を設けるのは、本来的に
はドレイン領域に作用する電界を緩和するためであり、
かかる観点からすれば、ドレイン領域とチャネル領域の
双方に低濃度不純物領域を設ける必要はない。そこで、
ドレイン領域とチャネル領域との間、または前記ドレイ
ン領域と前記チャネル領域との間の少なくとも一方に低
濃度不純物領域を形成すれば、薄膜トランジスタの面積
を小さくすることが可能となる。The reason why the low concentration impurity region is provided is to alleviate the electric field acting on the drain region.
From this point of view, it is not necessary to provide low-concentration impurity regions in both the drain region and the channel region. Therefore,
If a low-concentration impurity region is formed between at least one of the drain region and the channel region or between the drain region and the channel region, the area of the thin film transistor can be reduced.
【0044】また、請求項12に記載の発明は、請求項
1に記載の薄膜トランジスタをスイッチング素子として
備えた液晶パネル部と、前記液晶パネル部に裏面側より
光を供給するバックライト部と、を備えた液晶表示装置
であって、前記ドレイン領域のシート抵抗をR(kΩ/
□)、前記バックライト部の輝度をB(cd/m2)、
前記チャネル領域のチャネル幅をW(μm)とした場
合、式(5)の関係を満たすことを特徴としている。
尚、Cは光伝導電流によって定められる定数である。 (R+30)・B・W<C …(5)According to a twelfth aspect of the present invention, there is provided a liquid crystal panel unit having the thin film transistor according to the first aspect as a switching element, and a backlight unit for supplying light to the liquid crystal panel unit from the back side. A liquid crystal display device comprising: a sheet resistance of the drain region is set to R (kΩ /
□), the brightness of the backlight portion is B (cd / m 2 ),
When the channel width of the channel region is W (μm), the relationship of Expression (5) is satisfied.
Note that C is a constant determined by the photoconductive current. (R + 30) ・ B ・ W <C … (5)
【0045】また、請求項13に記載の発明は、請求項
12に記載の液晶表示装置であって、前記ドレイン領域
のシート抵抗をR(kΩ/□)、前記バックライト部の
輝度をB(cd/m2)、前記チャネル領域のチャネル
幅をW(μm)とした場合、式(6)の関係を満たすこ
とを特徴としている。 (R+30)・B・W<1×106 …(6)The invention according to claim 13 is the liquid crystal display device according to claim 12, wherein the sheet resistance of the drain region is R (kΩ / □) and the luminance of the backlight portion is B ( cd / m 2 ), and when the channel width of the channel region is W (μm), the relationship of Expression (6) is satisfied. (R + 30) · B · W <1 × 10 6 (6)
【0046】また、請求項14に記載の発明は、EL装
置であって、薄膜トランジスタを有する基板に形成され
た画素電極上層に発光層を有し、該発光層上層に対向電
極が形成されたEL装置であって、前記薄膜トランジス
タは、請求項1に記載の薄膜トランジスタであり、該薄
膜トランジスタのチャネル領域に照射される光強度をB
(cd/m2)とした場合、式(5)の関係を満たすこ
とを特徴としている。尚、Cは光伝導電流によって定め
られる定数である。 (R+30)・B・W<C …(5)According to a fourteenth aspect of the present invention, there is provided an EL device, comprising: a light emitting layer on a pixel electrode formed on a substrate having a thin film transistor; and a counter electrode formed on the light emitting layer. 2. The device according to claim 1, wherein the thin film transistor is the thin film transistor according to claim 1, and the light intensity applied to a channel region of the thin film transistor is B.
When (cd / m 2 ), the relationship of Expression (5) is satisfied. Note that C is a constant determined by the photoconductive current. (R + 30) ・ B ・ W <C … (5)
【0047】また、請求項15に記載の発明は、請求項
14に記載のEL表示装置であって、前記ドレイン領域
のシート抵抗をR(kΩ/□)、前記チャネル領域に照
射される光強度をB(cd/m2)、前記チャネル領域
のチャネル幅をW(μm)とした場合、式(6)の関係
を満たすことを特徴としている。 (R+30)・B・W<1×106 …(6)The invention according to claim 15 is the EL display device according to claim 14, wherein the sheet resistance of the drain region is R (kΩ / □), and the light intensity applied to the channel region is Is B (cd / m 2 ), and the channel width of the channel region is W (μm), and the relationship of Expression (6) is satisfied. (R + 30) · B · W <1 × 10 6 (6)
【0048】また、請求項16に記載の発明は、絶縁性
基板上に多結晶シリコン半導体層を形成する多結晶シリ
コン半導体層形成工程と、前記多結晶シリコン半導体層
上にゲート絶縁膜を形成するゲート絶縁膜形成工程と、
前記ゲート絶縁膜上にゲート電極をパターン状に形成す
るゲート電極形成工程と、前記ゲート電極の側面を酸化
し、該ゲート電極の側面を覆う金属酸化膜を形成する陽
極酸化工程と、前記多結晶シリコン半導体層に前記ゲー
ト電極をマスクとして不純物をドープする不純物ドープ
工程と、を有する薄膜トランジスタの製造方法であっ
て、前記陽極酸化工程において形成される金属酸化膜の
膜厚を制御して、前記不純物ドープ工程において形成さ
れる低濃度不純物領域の長さΔLを1.0μm以下とす
ることを特徴としている。According to a sixteenth aspect of the present invention, a polycrystalline silicon semiconductor layer forming step of forming a polycrystalline silicon semiconductor layer on an insulating substrate, and a gate insulating film is formed on the polycrystalline silicon semiconductor layer. A gate insulating film forming step;
A gate electrode forming step of forming a gate electrode in a pattern on the gate insulating film; an oxidizing step of oxidizing a side surface of the gate electrode to form a metal oxide film covering the side surface of the gate electrode; An impurity doping step of doping an impurity in a silicon semiconductor layer using the gate electrode as a mask, comprising: controlling the thickness of a metal oxide film formed in the anodic oxidation step; It is characterized in that the length ΔL of the low concentration impurity region formed in the doping step is 1.0 μm or less.
【0049】また、請求項17に記載の発明は、薄膜ト
ランジスタの製造方法であって、絶縁性基板上に多結晶
シリコン半導体層を形成する多結晶シリコン半導体層形
成工程と、前記多結晶シリコン半導体層上にゲート絶縁
膜を形成するゲート絶縁膜形成工程と、前記ゲート絶縁
膜上にゲート電極をパターン状に形成するゲート電極形
成工程と、前記多結晶シリコン半導体層に前記ゲート電
極をマスクとして不純物をドープする第1の不純物ドー
プ工程と、前記第1の不純物ドープ工程により、不純物
がドープされた半導体領域上に遮蔽膜を形成し、該遮蔽
膜を異方性エッチングによりパターン状に形成する遮蔽
膜形成工程と、前記多結晶シリコン半導体層に前記遮蔽
膜をマスクとして不純物をドープして、遮蔽膜の下部領
域とそれ以外の領域で不純物濃度差が存在するようにし
て、ソース領域とチャネル領域との間、またはドレイン
領域とチャネル領域との間の少なくともいずれか一方
に、不純物濃度がソース領域及びドレイン領域よりも低
い低濃度不純物領域を形成し、該低濃度不純物領域の長
さを1.0μm以下とする第2の不純物ドープ工程と、
を有することを特徴としている。The invention according to claim 17 is a method for manufacturing a thin film transistor, wherein a polycrystalline silicon semiconductor layer forming step of forming a polycrystalline silicon semiconductor layer on an insulating substrate; A gate insulating film forming step of forming a gate insulating film thereon, a gate electrode forming step of forming a gate electrode on the gate insulating film in a pattern, and an impurity using the gate electrode as a mask in the polycrystalline silicon semiconductor layer. A first impurity doping step of doping, and a shielding film formed on the semiconductor region doped with the impurity by the first impurity doping step, and the shielding film is formed in a pattern by anisotropic etching. Forming a polycrystalline silicon semiconductor layer with an impurity using the shielding film as a mask to form a lower region of the shielding film and other regions. So that a low-concentration impurity has a lower impurity concentration than the source region and the drain region in at least one of the source region and the channel region or the drain region and the channel region. A second impurity doping step of forming a region and reducing the length of the low concentration impurity region to 1.0 μm or less;
It is characterized by having.
【0050】また、請求項18に記載の発明は、請求項
17に記載の薄膜トランジスタの製造方法であって、前
記低濃度不純物領域の長さΔLが1.0μm以下のもの
を良品とする検査工程を含むことを特徴としている。According to an eighteenth aspect of the present invention, there is provided the method of manufacturing a thin film transistor according to the seventeenth aspect, wherein the low concentration impurity region has a length ΔL of 1.0 μm or less as a non-defective product. It is characterized by including.
【0051】[0051]
【発明の実施の形態】[第1の発明群] (第1の発明群の概念)まず、第1の発明群の概念につい
て説明した後、具体的な実施の形態について図面に基づ
いて説明する。DESCRIPTION OF THE PREFERRED EMBODIMENTS [First Invention Group] (Concept of First Invention Group) First, the concept of the first invention group will be described, and then specific embodiments will be described with reference to the drawings. .
【0052】第1の発明群では、TFTへの光照射時の
光伝導電流を抑えることを目的としている。The first invention group aims at suppressing the photoconductive current at the time of irradiating light to the TFT.
【0053】そこで、上記目的を達成するために、本願
発明者らは、前記光伝導電流と相関性を有するパラメー
タを探索し、その結果、空乏層幅が光伝導電流と比例関
係を有することを新たに見い出した。この比例関係に基
づいて空乏層幅を制御(小さく)することによって、光
伝導電流を許容値以下とすることが達成され、輝度傾斜
やクロストーク等の画質劣化のない薄膜トランジスタを
提供することができる。Therefore, in order to achieve the above object, the present inventors searched for a parameter having a correlation with the photoconductive current, and as a result, found that the depletion layer width had a proportional relationship with the photoconductive current. Newly found. By controlling (decreasing) the width of the depletion layer based on this proportional relationship, the photoconductive current can be reduced to an allowable value or less, and a thin film transistor free from image quality deterioration such as luminance gradient and crosstalk can be provided. .
【0054】尚、前記「空乏層幅」とは、後述する図2
(a)に示すように、電界強度が立ち上がる2点のそれぞ
れの接線間の距離と定義する。The "depletion layer width" is defined in FIG.
As shown in (a), it is defined as the distance between each tangent of two points where the electric field strength rises.
【0055】また、従来、バックライトの輝度B及びチ
ャネル領域のチャネル幅Wは、光伝導電流と相関性があ
ることは分かっており、これら2つの制御パラメータに
基づいてTFTの設計を行っていた。しかし、前記2つ
の制御パラメータだけでは光伝導電流抑制に対して十分
でなく、TFTを設計する上で誤差が生じることもあ
る。Conventionally, it has been known that the luminance B of the backlight and the channel width W of the channel region are correlated with the photoconductive current, and the TFT has been designed based on these two control parameters. . However, the two control parameters alone are not sufficient for suppressing the photoconductive current, and may cause an error in designing the TFT.
【0056】そこで、本願発明者らは、前記「空乏層幅
と光伝導電流との比例関係」に関して更に鋭意検討を加
え、ドレイン領域のシート抵抗も光伝導電流に対して相
関性があることを新たに見出した。これにより、シート
抵抗Rという新たな因子を評価基準とすることにより制
御パラメータが3つとなり、従来の制御パラメータが2
つのものに比較して薄膜トランジスタの設計の精度が向
上し、光伝導電流を顕著に抑制することができる。以下
に、空乏層幅と光伝導電流との関係についてまず説明
し、その後、バックライトの輝度Bと、ドレイン領域の
シート抵抗Rと、チャネル領域のチャネル幅Wとの関係
について説明する。そして、光伝導電流を抑制するため
のTFTの具体的な作製手法の原理について説明する。Therefore, the present inventors have further studied the above “proportional relationship between the depletion layer width and the photoconductive current” and have found that the sheet resistance of the drain region has a correlation with the photoconductive current. Newly found. As a result, the control parameter becomes three by using the new factor of the sheet resistance R as the evaluation criterion, and the conventional control parameter becomes two.
The accuracy of designing the thin film transistor is improved as compared with the case of using the thin film transistor, and the photoconductive current can be significantly suppressed. Hereinafter, the relationship between the depletion layer width and the photoconductive current will be described first, and then the relationship among the backlight brightness B, the sheet resistance R of the drain region, and the channel width W of the channel region will be described. Then, the principle of a specific manufacturing method of a TFT for suppressing a photoconductive current will be described.
【0057】まず、本願発明者らは、TFTを構成する
チャネル領域のチャネル幅と光伝導電流の関係を測定す
るとともに、ドレイン領域のシート抵抗と光伝導電流の
関係を測定した。更に、シミュレーションにより動作解
析を行い、空乏層幅の範囲を求めた。First, the present inventors measured the relationship between the channel width of the channel region constituting the TFT and the photoconductive current, and also measured the relationship between the sheet resistance of the drain region and the photoconductive current. Further, operation analysis was performed by simulation, and the range of the depletion layer width was obtained.
【0058】図1(a)は、TFTを構成するチャネル
領域のチャネル幅Wと光伝導電流(OFF電流:
IOFF)との関係を示すグラフである。尚、実線は60
00cd/cm2、破線は4000cd/cm2、1点鎖
線は2000cd/cm2の光を照射した場合のチャネ
ル幅Wと光伝導電流IOFFの関係を示している。FIG. 1A shows the channel width W of the channel region constituting the TFT and the photoconductive current (OFF current:
6 is a graph showing the relationship with I OFF ). The solid line is 60
00 cd / cm 2 , the broken line indicates 4000 cd / cm 2 , and the one-dot chain line indicates the relationship between the channel width W and the photoconductive current I OFF when light of 2000 cd / cm 2 is irradiated.
【0059】図1(a)より、光照射時のOFF電流I
OFFは、チャネル幅Wに比例することが明らかである。
また、図1(b)は、バックライト輝度と光伝導電流と
の関係を示すグラフであるが、OFF電流IOFFは、バ
ックライト輝度Bに比例することが確認できた。As shown in FIG. 1A, the OFF current I at the time of light irradiation
It is clear that OFF is proportional to the channel width W.
FIG. 1B is a graph showing the relationship between the backlight luminance and the photoconductive current. It was confirmed that the OFF current I OFF was proportional to the backlight luminance B.
【0060】図2(a)はTFTをOFF状態にした場
合の電界をシミュレーションした結果を示すグラフであ
る。図2(a)に示すシミュレーション結果により、電
界はほぼチャネル/ドレイン領域の接合部にのみ集中し
ており、LDD領域のシート抵抗が20kΩ/□(実
線)の場合、空乏層幅は約0.5μm程度であり、その
空乏層領域は主にチャネル側に伸びていることが分か
る。これに対して、シート抵抗が100kΩ/□(破
線)の場合、空乏層幅は0.9μm程度であり、LDD
領域に拡がっていることが確認される。FIG. 2A is a graph showing the result of simulating the electric field when the TFT is turned off. According to the simulation result shown in FIG. 2A, the electric field is almost concentrated only at the junction of the channel / drain region. When the sheet resistance of the LDD region is 20 kΩ / □ (solid line), the width of the depletion layer is about 0. It is about 5 μm, and it is understood that the depletion layer region mainly extends to the channel side. On the other hand, when the sheet resistance is 100 kΩ / □ (broken line), the depletion layer width is about 0.9 μm, and the LDD
It is confirmed that it has spread to the area.
【0061】これにより、シート抵抗が変化することに
より空乏層幅も変化することが新たに見い出された。そ
こで、本願発明者らは、シート抵抗と空乏層幅との関係
を調査した。その結果を図3に示す。図3はシミュレー
ションにより得られたシート抵抗と空乏層幅との関係を
示す。空乏層幅Wdはシート抵抗Rに比例することが確
認された。これはp/n接合の場合における空乏層の拡
がりと同様、キャリヤ濃度の低い領域に空乏層は伸びる
ためであると考えられる。そして、図3のシート抵抗と
空乏層幅との関係を下記(7)式に示す。 Wd=8×10-3・R+0.24…(7)As a result, it has been newly found that the width of the depletion layer changes as the sheet resistance changes. Then, the present inventors investigated the relationship between the sheet resistance and the depletion layer width. The result is shown in FIG. FIG. 3 shows the relationship between the sheet resistance and the depletion layer width obtained by simulation. It was confirmed that the width Wd of the depletion layer was proportional to the sheet resistance R. This is considered to be because the depletion layer extends in a region having a low carrier concentration, similarly to the expansion of the depletion layer in the case of the p / n junction. The relationship between the sheet resistance and the depletion layer width in FIG. 3 is shown in the following equation (7). Wd = 8 × 10 −3 .R + 0.24 (7)
【0062】図4はシミュレーション(W=4μmの場
合)により求められた空乏層幅と、該空乏層幅に対応す
るシート抵抗での光伝導電流と、の関係を測定した結果
を示す。FIG. 4 shows the result of measuring the relationship between the depletion layer width obtained by simulation (when W = 4 μm) and the photoconductive current at the sheet resistance corresponding to the depletion layer width.
【0063】空乏層幅と光伝導電流をそれぞれ対数でプ
ロットすると、ほぼ傾きが1の直線が得られた。これ
は、光伝導電流が空乏領域により発生することを示唆す
るものである。そして、空乏層幅Wdと光伝導電流の関
係は下記(8)式のように表すことができる。 Iphoto=5×10-15・Wd…(8)When the depletion layer width and the photoconductive current were plotted logarithmically, a straight line having a slope of approximately 1 was obtained. This suggests that the photoconductive current is generated by the depletion region. The relationship between the depletion layer width Wd and the photoconductive current can be expressed by the following equation (8). I photo = 5 × 10 -15 · Wd ... (8)
【0064】尚、上記(8)式で、Iphotoは、チャネ
ル幅が4μmでの光強度が1(cd/m2)当たりの値
である。In the above equation (8), I photo is a value per 1 (cd / m 2 ) of light intensity at a channel width of 4 μm.
【0065】このように上記(8)式より、空乏層幅W
dが光伝導電流Iphotoと比例関係を有することが見い
出され、これにより、空乏層幅を制御(小さく)するこ
とで光伝導電流を許容値以下とすることができ、輝度傾
斜やクロストーク等の画質劣化ない、高性能、高信頼性
を実現した薄膜トランジスタを提供することができる。
尚、前記「許容値」とは、例えば後述するが、10pA
以下の値である。Thus, from the above equation (8), the depletion layer width W
It has been found that d has a proportional relationship with the photoconductive current I photo , whereby the photoconductive current can be reduced to an allowable value or less by controlling (decreasing) the width of the depletion layer. And a thin film transistor that achieves high performance and high reliability without image quality deterioration.
The “allowable value” is, for example, 10 pA
The following values.
【0066】また、前述した図1(a)より、Ioffは
チャネル幅W及び光強度Bに比例するので、IoffとI
photoとは下記(9)式の関係を満たす。 Ioff=Iphoto・(W/4)・B…(9)From FIG. 1A, since I off is proportional to the channel width W and the light intensity B, I off and I off
Photo satisfies the relationship of the following equation (9). I off = I photo・ (W / 4) ・ B ... (9)
【0067】そこで、上記(9)式と(8)式よりI
photoを消去すると、下記(10)式のようになる。Then, from the above equations (9) and (8), I
When photo is deleted, the following equation (10) is obtained.
【0068】 Ioff(4/(W・B))=5×10-15・Wd…(10) そして、上記(7)、(10)式より空乏層幅Wdを消
去すると、下記(11)式が得られる。ここで、図1
(a)よりIoffはチャネル幅Wに比例する。 R=Ioff・1017/(B・W)−30…(11)I off (4 / (W · B)) = 5 × 10 −15 · Wd (10) Then, when the depletion layer width Wd is eliminated from the above equations (7) and (10), the following equation (11) is obtained. An expression is obtained. Here, FIG.
From (a), I off is proportional to the channel width W. R = I off · 10 17 / (B · W) −30 (11)
【0069】ところで、一般的に高品位の画質を維持す
るためには、Ioffは10pA以下の値が必要である。
その理由について以下に説明する。図5にアクティブマ
トリックスの等価回路を示す。By the way, generally, in order to maintain high quality image quality, I off needs to be 10 pA or less.
The reason will be described below. FIG. 5 shows an equivalent circuit of the active matrix.
【0070】TFTのOFF抵抗Roffが小さくなる
と、次の書き込みまで電荷が保持できなくなり電圧ロス
となる。時間T後の画素電圧Vは(12)式で記述され
る。 V=V0{1−exp(T/(Roff×Ctot))…(12) ここで、Ctot=Cs+ClcWhen the OFF resistance R off of the TFT becomes small, the charge cannot be held until the next writing, resulting in a voltage loss. The pixel voltage V after the time T is described by Expression (12). V = V 0 {1−exp (T / (R off × Ctot)) (12) where Ctot = Cs + Clc
【0071】また、TFTのOFF電流(Roff=Vsd/
Ioff)をパラメータとした場合の、時間と電圧ロスの
シミュレーション結果を図6に示す。図6より、16m
sec(1/60Hz)の保持時間で、電圧ロスを0.0
2V以下に抑制するためには、バックライト照射状態で
OFF電流を10pA以下にする必要があることが確認
される。Further, the OFF current of the TFT (R off = V sd /
FIG. 6 shows a simulation result of time and voltage loss when I off ) is used as a parameter. According to FIG.
With a holding time of sec (1/60 Hz), a voltage loss of 0.0
It is confirmed that in order to suppress the current to 2 V or less, it is necessary to set the OFF current to 10 pA or less in a backlight irradiation state.
【0072】よって、前記(11)式のIoffを10p
A以下とすると次式が得られる。 (R+30)・B・W<10・10-12・1017=1×106 …(6) となる。また、薄膜トランジスタが使用される条件によ
っては、OFF電流を抑制する値は変化するので、下記
(5)式のように表すことができる。 (R+30)・B・W<C …(5) 尚、Cは光伝導電流によって定められる定数である。Therefore, I off of the above equation (11) is set to 10p
If A or less, the following equation is obtained. (R + 30) · B · W <10 · 10 −12 · 10 17 = 1 × 10 6 (6) Further, the value for suppressing the OFF current changes depending on the conditions in which the thin film transistor is used, so that it can be expressed as the following equation (5). (R + 30) ・ B ・ W <C .. (5) where C is a constant determined by the photoconductive current.
【0073】このようにして、上記(6)式を満たす薄
膜トランジスタは、光伝導電流を抑制することができる
ものであり、従って、クロストークや輝度傾斜を防ぐこ
とができ、画質が優れ、高性能、高信頼性を実現するこ
とができる。As described above, the thin film transistor satisfying the above formula (6) can suppress the photoconductive current, and therefore can prevent the crosstalk and the luminance gradient, and have excellent image quality and high performance. , High reliability can be realized.
【0074】また、上記式(6)は液晶パネルとしての
バックライト輝度を含んだ式であるが、一般的に薄膜ト
ランジスタは常にバックライトを備えた透過型のみとは
限らない。従って、バックライト輝度Bを最高5000
cd/m2と仮定すると、前記(6)式は (R+30)・W<2×102…(2’) となり、前記(2’)式を満たす薄膜トランジスタは、
バックライトの輝度Bに関係なく、即ち、透過、反射型
を問わない薄膜トランジスタとすることができる。The above equation (6) is an equation including the luminance of the backlight as a liquid crystal panel. However, in general, the thin film transistor is not always limited to a transmissive type having a backlight. Therefore, the backlight brightness B is set to a maximum of 5000.
Assuming cd / m 2 , the above equation (6) becomes (R + 30) · W <2 × 10 2 (2 ′), and the thin film transistor satisfying the above equation (2 ′) is:
A thin film transistor can be obtained regardless of the luminance B of the backlight, that is, regardless of the type of transmission or reflection.
【0075】尚、好ましくは、上記(2’)式は、薄膜
トランジスタの設計上の余裕を考慮して、下記(2)式
で表すことができる。 (R+30)・W<1×103…(2)Preferably, the above equation (2 ′) can be expressed by the following equation (2) in consideration of the design margin of the thin film transistor. (R + 30) · W <1 × 10 3 (2)
【0076】また、前記(11)式は、下記(11’)
式のように表すことができる。即ち、 (R+30)・W<(Ioff・1017)/B…(11’)The above equation (11) is represented by the following equation (11 ′)
It can be expressed as an equation. That is, (R + 30) · W <(I off · 10 17 ) / B (11 ′)
【0077】上記(11’)の右辺を、IoffとBとに
よって定められる定数Aで置き換えると、下記(1)式
で表すことができる。 (R+30)・W<A …(1) (Aは光伝導電流と光強度によって定められる定数)When the right side of the above (11 ') is replaced by a constant A determined by I off and B, the following expression (1) can be obtained. (R + 30) · W <A ... (1) (A is a constant determined by photoconductive current and light intensity)
【0078】また、前記TFTの構成において、LDD
領域を形成することにより、該LDD領域以上には空乏
層は広がらず、前述したように空乏層幅と比例関係にあ
る光伝導電流を抑制することができることとなる。図1
6は、チャネル領域とLDD領域において、TFTをO
FF状態にした場合(Vg=−10V、Vd=6V時)
の電界をシミュレーションした結果を示す。Further, in the structure of the TFT, LDD
By forming the region, the depletion layer does not spread beyond the LDD region, and the photoconductive current proportional to the width of the depletion layer can be suppressed as described above. FIG.
No. 6 shows that the TFT is O in the channel region and the LDD region.
When in the FF state (Vg = -10 V, Vd = 6 V)
The result of simulating the electric field of FIG.
【0079】前記シミュレーション結果より、電界のか
かる領域はシート抵抗に依存しており、LDD領域のシ
ート抵抗が20kΩ/□の場合は0.4μm程度、シー
ト抵抗が100kΩ/□の場合では1.0μmであるこ
とが確認できた。According to the simulation results, the region to which the electric field is applied depends on the sheet resistance. When the sheet resistance in the LDD region is 20 kΩ / □, it is about 0.4 μm, and when the sheet resistance is 100 kΩ / □, it is 1.0 μm. It was confirmed that it was.
【0080】尚、前記チャネル幅は4μmで行っている
が、チャネル領域のチャネル幅Wを微細化し、2μm以
下とする場合には、特に、前記関係式(1)式、(2)
式は薄膜トランジスタを作製する上での有効な指針とな
る。また、以下の実施の形態では、前記シミュレーショ
ンに基づき、TFTを作製したものについて具体的に説
明する。Although the channel width is set to 4 μm, when the channel width W of the channel region is reduced to 2 μm or less, the above-mentioned relational expressions (1) and (2)
The formula is an effective guideline for manufacturing a thin film transistor. In the following embodiment, a TFT manufactured based on the simulation will be specifically described.
【0081】(実施の形態1−1)図7は、本発明の実施
の形態1に係る薄膜トランジスタを画素スイッチング素
子として使用した液晶表示装置の概略断面図、図8は、
本発明の実施の形態1に係る薄膜トランジスタの概略断
面図、図9は、図8の概略平面図である。(Embodiment 1-1) FIG. 7 is a schematic sectional view of a liquid crystal display device using a thin film transistor according to Embodiment 1 of the present invention as a pixel switching element, and FIG.
FIG. 9 is a schematic plan view of the thin film transistor according to the first embodiment of the present invention. FIG.
【0082】図7に示すように、液晶表示装置50は、
液晶パネル部51と、該液晶パネル部51の裏面側に配
置されたバックライト部52等とを備えた透過型液晶表
示装置である。前記液晶パネル部51は、偏光板53・
53、ガラス基板2・54b、マトリックス状に配置さ
れた薄膜トランジスタ1、画素電極55、配向膜56、
液晶層57、共通電極58等より構成されている。As shown in FIG. 7, the liquid crystal display device 50
The transmission type liquid crystal display device includes a liquid crystal panel section 51 and a backlight section 52 and the like disposed on the back side of the liquid crystal panel section 51. The liquid crystal panel 51 includes a polarizing plate 53.
53, glass substrates 2 and 54b, thin film transistors 1 arranged in a matrix, pixel electrodes 55, alignment films 56,
It is composed of a liquid crystal layer 57, a common electrode 58 and the like.
【0083】前記ガラス基板2上には薄膜トランジスタ
1(以下、TFTと称する)および画素電極55を形成
し、前記基板54bには共通電極58を形成している。
また、前記基板2・54bにはそれぞれ、ポリイミド樹
脂等よりなる配向膜56・56を形成し、前記配向膜5
6・56を配向方向が互いに直交する方向に予めラビン
グ処理しており、基板2・54bは、図示せぬスペーサ
ーを介して対向配置されている。The thin film transistor 1 (hereinafter, referred to as TFT) and the pixel electrode 55 are formed on the glass substrate 2, and the common electrode 58 is formed on the substrate 54b.
On the substrates 2 and 54b, alignment films 56 and 56 made of polyimide resin or the like are formed, respectively.
The rubbing process is performed on the substrates 6 and 56 in a direction in which the alignment directions are orthogonal to each other, and the substrates 2 and 54b are arranged to face each other via a spacer (not shown).
【0084】また、前記基板2・54b間には液晶層5
7が挟持されており、前記液晶層57内の液晶は90度
捻じれ配向している。さらに、前記2・54bの外側面
には偏光板53・53が、規制する光の振動方向が互い
に平行となるように配置されている。A liquid crystal layer 5 is provided between the substrates 2 and 54b.
7, the liquid crystal in the liquid crystal layer 57 is twisted and oriented by 90 degrees. Further, polarizing plates 53 are arranged on the outer surface of the 2.54b so that the directions of vibration of the regulated light beams are parallel to each other.
【0085】また、前記液晶パネル部51の裏面(下
方)側にはバックライト部52を配置している。前記バ
ックライト部52は、冷陰極管等の発光素子と、光を均
一化するための光分散板等より構成されている。A backlight unit 52 is disposed on the back (lower) side of the liquid crystal panel unit 51. The backlight unit 52 includes a light emitting element such as a cold cathode tube, a light dispersion plate for uniformizing light, and the like.
【0086】次に、前記薄膜トランジスタについて、図
8、図9を用いて説明する。Next, the thin film transistor will be described with reference to FIGS.
【0087】薄膜トランジスタ1は、ガラス基板2上
に、膜厚が500Åの多結晶シリコン層3、膜厚が10
00ÅのSiO2 (二酸化シリコン)から成るゲート絶
縁層4、アルミニウムから成るゲート電極5a、及びS
iO2 から成る層間絶縁層6が順に積層されて構成され
ている。The thin film transistor 1 has a polycrystalline silicon layer 3 having a thickness of 500 °
A gate insulating layer 4 made of SiO 2 (silicon dioxide) of 00 °, a gate electrode 5a made of aluminum, and S
An interlayer insulating layer 6 made of iO 2 is sequentially laminated.
【0088】また、前記多結晶シリコン層3は、ゲート
電極5aの直下に位置するチャネル領域3cと、濃度が
高いソース領域3a(n+層)と、不純物濃度が高いド
レイン領域(n+層)3bとから構成されている。ま
た、本実施の形態においては、LDD領域(n−層)3
d・3eの長さΔLは0.4μmに設定されている。ま
た、前記チャネル領域3cのチャネル幅Wは5μmに設
定されている。The polycrystalline silicon layer 3 includes a channel region 3c located immediately below the gate electrode 5a, a source region 3a (n + layer) having a high concentration, and a drain region (n + layer) 3b having a high impurity concentration. It is composed of In the present embodiment, the LDD region (n-layer) 3
The length ΔL of d · 3e is set to 0.4 μm. The channel width W of the channel region 3c is set to 5 μm.
【0089】ここで、前記ドレイン領域のシート抵抗を
R(kΩ/□)、このアクティブマトリックスTFTが
使われる液晶表示装置50のバックライト部52の輝度
をB(cd/m2)、前記チャネル領域3cのチャネル
幅をW(μm)とした場合、下記(6)式を満たすよう
に設計する。 (R+30)・B・W=Ioff<1×106 …(6)Here, the sheet resistance of the drain region is R (kΩ / □), the luminance of the backlight section 52 of the liquid crystal display device 50 using this active matrix TFT is B (cd / m 2 ), and the channel region is When the channel width of 3c is W (μm), it is designed to satisfy the following equation (6). (R + 30) · B · W = I off <1 × 10 6 (6)
【0090】また、TFT1には、更に、例えばアルミ
ニウムから成るソース電極7及びドレイン電極8が設け
られており、ソース電極7は、ゲート絶縁層4及び層間
絶縁層6に形成されているコンタクトホール9aを介し
て、ソース領域3aに接続され、また、ドレイン電極8
は、ゲート絶縁層4及び層間絶縁層6に形成されている
コンタクトホール9bを介して、ドレイン領域3bに接
続されている。The TFT 1 is further provided with a source electrode 7 and a drain electrode 8 made of, for example, aluminum. The source electrode 7 is provided with a contact hole 9 a formed in the gate insulating layer 4 and the interlayer insulating layer 6. Is connected to the source region 3a via the drain electrode 8
Is connected to the drain region 3b through a contact hole 9b formed in the gate insulating layer 4 and the interlayer insulating layer 6.
【0091】次に、薄膜トランジスタの製造方法を説明
する。図10は本発明の実施の形態1−1に係る薄膜ト
ランジスタの製造方法を示す概略断面図、図11は同じ
く薄膜トランジスタの製造方法を示す概略断面図、図1
2は同じく薄膜トランジスタの製造方法を示すフローチ
ャートである。Next, a method of manufacturing a thin film transistor will be described. FIG. 10 is a schematic cross-sectional view showing a method for manufacturing a thin film transistor according to Embodiment 1-1 of the present invention, and FIG.
2 is a flowchart showing a method for manufacturing a thin film transistor.
【0092】(1)先ず、プラズマCVD法により、ガ
ラス基板2上に膜厚が500Åのa−Si層15を堆積
させ、次いで400℃で脱水素処理を行なう(図10
(a))。この脱水素処理は、結晶化を行う際に水素の
脱離によるSi膜のアブレーションの発生を防ぐことを
目的としている。尚、a−Siを形成する工程はプラズ
マCVD以外でも減圧CVDやスパッタなどのプロセス
を用いることは可能である。また、プラズマCVDその
他の方法を用いてポリシリコン膜を直接堆積することも
できる。この場合は、後述するレーザーによるアニール
工程が不要となる。(1) First, an a-Si layer 15 having a thickness of 500 ° is deposited on a glass substrate 2 by a plasma CVD method, and then dehydrogenated at 400 ° C. (FIG. 10).
(A)). The purpose of this dehydrogenation treatment is to prevent ablation of the Si film due to desorption of hydrogen during crystallization. In addition, the process of forming a-Si can use processes other than plasma CVD, such as low pressure CVD and sputtering. Alternatively, a polysilicon film can be directly deposited by using plasma CVD or another method. In this case, a later-described laser annealing step becomes unnecessary.
【0093】(2)次いで、波長308nmのエキシマ
レーザーを用いたレーザーアニールによりa−Si層1
5の溶融再結晶化(p−Si化)を行ない、多結晶シリ
コン層16を形成する(図10(b))。(2) Next, the a-Si layer 1 is subjected to laser annealing using an excimer laser having a wavelength of 308 nm.
5 is melt-recrystallized (p-Si) to form a polycrystalline silicon layer 16 (FIG. 10B).
【0094】(3)次いで、多結晶シリコン層16を所
定形状に島化して、多結晶シリコン層3を形成する(図
10(c))。(3) Next, the polycrystalline silicon layer 16 is formed into islands in a predetermined shape to form the polycrystalline silicon layer 3 (FIG. 10C).
【0095】(4)次いで、ガラス基板2上に、多結晶
シリコン層3を覆うようにして、ゲート絶縁層4とな
る、厚さが1000ÅのSiO2(二酸化シリコン) 層を
形成する(図10(d))。(4) Then, an SiO 2 (silicon dioxide) layer having a thickness of 1000 ° and serving as a gate insulating layer 4 is formed on the glass substrate 2 so as to cover the polycrystalline silicon layer 3 (FIG. 10). (D)).
【0096】(5)次いで、ゲート電極5aとなる、ア
ルミニウムから成る金属層17を製膜する(図10
(e))。(5) Next, a metal layer 17 made of aluminum to be the gate electrode 5a is formed (FIG. 10).
(E)).
【0097】(6)次いで、金属層17を所定形状にパ
ターニングしてゲート電極5aを形成する(図10
(f))。(6) Next, the metal layer 17 is patterned into a predetermined shape to form the gate electrode 5a (FIG. 10).
(F)).
【0098】(7)次いで、ゲート電極5aをマスクと
して使用し、不純物のドープを行なう(図10
(g))。具体的にはイオンドーピング法により不純物
としてリンイオンをドーピングする。これにより、ゲー
ト電極5aの直下に位置するチャネル領域3cは、不純
物がドープされない領域となる。そして、多結晶シリコ
ン層3のチャネル領域3cを除く領域は、不純物がドー
プされた層となる。尚、この場合のドーピング加速電圧
は80kVでビーム電流密度は1μA/cm2とし、高加
速でn型領域を作成するものである。(7) Then, impurities are doped using gate electrode 5a as a mask (FIG. 10).
(G)). Specifically, phosphorus ions are doped as impurities by an ion doping method. Thereby, the channel region 3c located immediately below the gate electrode 5a is a region not doped with impurities. The region of the polycrystalline silicon layer 3 excluding the channel region 3c is a layer doped with impurities. In this case, the doping acceleration voltage is 80 kV, the beam current density is 1 μA / cm 2, and an n-type region is formed with high acceleration.
【0099】(8)次いで、ゲート電極5aを覆って、
フォトレジスト18を製膜する(図10(h))。(8) Next, covering the gate electrode 5a,
A photoresist 18 is formed (FIG. 10H).
【0100】(9)次いで、フォトレジスト18を異方
性エッチングによりパターン状に形成して、レジスト膜
5bを形成する(図11(i))。この際、異方性エッ
チングにより正確なレジスト膜5bのパターンを形成す
ることができる。(9) Next, a photoresist 18 is formed in a pattern by anisotropic etching to form a resist film 5b (FIG. 11 (i)). At this time, an accurate pattern of the resist film 5b can be formed by anisotropic etching.
【0101】(10)次いで、図11(j)に示すよう
に、レジスト膜5bをマスクとして使用し、第2回目の
不純物のドープを行なう。具体的には、イオンドーピン
グ法により不純物としてリンイオンをドーピングする。
この場合のドーピング加速電圧は12kVでビーム電流
密度は0.5μA/cm2とし、低加速で高濃度のn型
領域を作成するものである。(10) Next, as shown in FIG. 11J, a second impurity doping is performed using the resist film 5b as a mask. Specifically, phosphorus ions are doped as impurities by an ion doping method.
The doping acceleration voltage in this case is 12 kV, the beam current density is 0.5 μA / cm 2, and an n-type region with low acceleration and high concentration is formed.
【0102】(11)次いで、層間絶縁層(SiOx )
6を製膜する(図11(k))。(11) Next, an interlayer insulating layer (SiOx)
6 is formed (FIG. 11 (k)).
【0103】(12)次いで、層間絶縁層6及びゲート
絶縁層4にコンタクトホール9a・9bを開口する(図
11(L))。(12) Next, contact holes 9a and 9b are opened in the interlayer insulating layer 6 and the gate insulating layer 4 (FIG. 11 (L)).
【0104】(13)そして、スパッタ法により、例え
ばAlなどの金属層をコンタクトホール9a・9bに充
填し、金属層の上部を所定形状にパターニングしてソー
ス電極7及びドレイン電極8を形成する(図11
(m))。こうして、TFT1が作製される。(13) Then, the contact holes 9a and 9b are filled with a metal layer such as Al by sputtering, and the upper portions of the metal layers are patterned into a predetermined shape to form the source electrode 7 and the drain electrode 8 ( FIG.
(M)). Thus, the TFT 1 is manufactured.
【0105】前記の例では、nチャネルTFTについて
説明したけれども、pチャネルTFTについても同様の
製造プロセスにより製造することができる。In the above example, an n-channel TFT has been described. However, a p-channel TFT can be manufactured by a similar manufacturing process.
【0106】前記製造方法により作成した薄膜トランジ
スタの裏面より、5000cd/m 2の光を照射した場
合、OFF電流はほぼ5pAとなる。前述したように、
バックライト照射状態でOFF電流を10pA以下にす
る必要があるので、本実施の形態に係る薄膜トランジス
タは、良好な表示特性を確保できる。The thin film transistor formed by the above-described manufacturing method
5000 cd / m from the back of the star TwoThe place where the light was irradiated
In this case, the OFF current is approximately 5 pA. As previously mentioned,
Set the OFF current to 10 pA or less in the backlight
The thin-film transistor according to the present embodiment.
Can ensure good display characteristics.
【0107】また、薄膜トランジスタの電圧/電流特性
を図13に、更にOFF電流の基板面内のばらつきを図
14に示す。図13に示すように、本実施の形態に係る
TFT1(L3のグラフ)は、安定した大きいON電流
と小さいOFF電流を確保できた。また、図14より、
このようにして作製されたTFT1は、基板面内上での
ばらつきを小さくすることができる。FIG. 13 shows the voltage / current characteristics of the thin film transistor, and FIG. 14 shows the variation of the OFF current in the substrate surface. As shown in FIG. 13, the TFT 1 (the graph of L3) according to the present embodiment was able to secure a stable large ON current and small OFF current. Also, from FIG.
In the TFT 1 manufactured in this manner, variation on the substrate surface can be reduced.
【0108】図15にn型領域の濃度をパラメータとし
た、薄膜トランジスタのVg−Id特性をシミュレーシ
ョンした結果を示す。LDD領域のシート抵抗が20k
Ω/□以下でOFF電流は急激に大きくなる。従って、
LDD領域のシート抵抗は少なくとも20kΩ/□以上
の値が必要である。一方、LDD領域のシート抵抗を1
00kΩ/□以上にした場合、トランジスタのON電流
が低下しパネルの動作が不安定となった。従って、LD
D領域のシート抵抗の範囲は、20kΩ/□以上100
kΩ/□以下とすることが望ましい。FIG. 15 shows the result of simulating the Vg-Id characteristics of the thin film transistor using the concentration of the n-type region as a parameter. Sheet resistance in LDD area is 20k
The OFF current sharply increases below Ω / □. Therefore,
The sheet resistance in the LDD region needs to be at least 20 kΩ / □ or more. On the other hand, the sheet resistance in the LDD region is set to 1
When it was set to 00 kΩ / □ or more, the ON current of the transistor decreased, and the operation of the panel became unstable. Therefore, LD
The range of the sheet resistance in the D region is 20 kΩ / □ or more and 100
It is desirable to be kΩ / □ or less.
【0109】一般的に、バックライト輝度は最大500
0cd/m2程度であり、その場合、光伝導電流を10
pA以下に抑えるための空乏層幅Wdを求めると以下の
ようになる。即ち、前記(10)式にW=4、B=50
00、Ioff=10×10 -12を代入することにより
空乏層幅を求めることができ、Wd=0.4μmとな
る。Generally, the backlight luminance is up to 500
0 cd / mTwo, Where the photoconductive current is 10
When the depletion layer width Wd for suppressing the current to pA or less is obtained, the following is obtained.
Become like That is, W = 4 and B = 50 in the equation (10).
00, Ioff = 10 × 10 -12By substituting
The width of the depletion layer can be obtained, and Wd = 0.4 μm.
You.
【0110】前記空乏層幅は、LDD領域の長さ以上に
ならないので、LDD領域の長さΔLを0.4μm以下
とすることにより実効的な空乏層領域が0.4μm以下
となり、光伝導電流を抑制(10pA以下と)した構成
とすることができる。尚、LDD領域が0.1μmより
小さくなると電界緩和効果がなくなり、図2(b)に示
すように、OFF電流が増大するので、前記LDD領域
は0.1μmより大きい方が望ましい。Since the width of the depletion layer does not exceed the length of the LDD region, by setting the length ΔL of the LDD region to 0.4 μm or less, the effective depletion layer region becomes 0.4 μm or less. Is suppressed (10 pA or less). When the LDD region is smaller than 0.1 μm, the electric field relaxation effect is lost and the OFF current increases as shown in FIG. 2B. Therefore, the LDD region is preferably larger than 0.1 μm.
【0111】また、前記(10)式において、バックラ
イト輝度Bが、例えば2000cd/m2の場合には、
空乏層幅Wdは1μmとなる。In the equation (10), when the backlight luminance B is, for example, 2000 cd / m 2 ,
The depletion layer width Wd is 1 μm.
【0112】従って、空乏層幅は、LDD領域の長さ以
上にならないので、LDD領域の長さΔLを1.0μm
以下とすることにより実効的な空乏層領域が1.0μm
以下となり、光伝導電流を抑制することができる。尚、
より好ましくは0.4μm以下とするのが良い。Therefore, since the width of the depletion layer does not exceed the length of the LDD region, the length ΔL of the LDD region is set to 1.0 μm
The effective depletion layer region is 1.0 μm
As described below, the photoconductive current can be suppressed. still,
More preferably, the thickness is 0.4 μm or less.
【0113】また、検査工程において、LDD領域が
1.0μmを超えるようなデバイスはOFF特性を満足
できない。従って、LDD領域の長さΔLが1.0μm
以下であるものを良品とする検査工程を行うことによ
り、良品、不良品を選別することが可能となり、パネル
工程での材料ロスを削減することができる。In the inspection step, a device whose LDD region exceeds 1.0 μm cannot satisfy the OFF characteristics. Therefore, the length ΔL of the LDD region is 1.0 μm
By performing an inspection process in which the following items are regarded as non-defective products, non-defective products and defective products can be selected, and material loss in the panel process can be reduced.
【0114】また、表1に示すように、実験例1〜3
(即ち、前記(2)式を満たすもの)は、光照射時のO
FF電流を抑制することができるが、実験例4、5(即
ち、前記(6)式を満たさないもの)は、光照射時のO
FF電流を抑制することができないことが確認された。Further, as shown in Table 1, Experimental Examples 1 to 3
(That is, those satisfying the above formula (2)) are O
Although the FF current can be suppressed, the experimental examples 4 and 5 (that is, those which do not satisfy the above-mentioned formula (6)) show O 2 at the time of light irradiation.
It was confirmed that the FF current could not be suppressed.
【表1】 [Table 1]
【0115】このようにして、前記(6)式により、新
たに制御できる因子(ドレイン領域のシート抵抗)とチャ
ネル領域のチャネル幅との関係によって、光照射時のO
FF電流(光伝導電流)を抑制する範囲を規定すること
ができる。よって、上記(6)式の関係を満たす薄膜ト
ランジスタを作製することにより、OFF電流の増加を
抑えることができるので、クロストークや輝度傾斜を防
ぐことができ、高性能、高信頼性を実現した薄膜トラン
ジスタの提供をすることができる。Thus, according to the above equation (6), the relationship between the newly controllable factor (the sheet resistance of the drain region) and the channel width of the channel region causes the O.D.
A range in which the FF current (photoconductive current) is suppressed can be defined. Therefore, by manufacturing a thin film transistor that satisfies the relationship of the above formula (6), an increase in OFF current can be suppressed, so that a cross talk and a luminance gradient can be prevented, and a high performance and high reliability thin film transistor is realized. Can be provided.
【0116】(実施の形態1−2)本発明の実施の形態
1−2に係る薄膜トランジスタの製造方法について説明
する。(Embodiment 1-2) A method of manufacturing a thin film transistor according to Embodiment 1-2 of the present invention will be described.
【0117】本実施の形態1−2の薄膜トランジスタは
陽極酸化によって、LDD領域の長さを0.2μm〜
0.5μmと小さく形成されたものである。これより、
ドレイン側の領域は高濃度不純物領域となるので、LD
D領域の長さ以上に空乏層幅が広がることがないので、
光伝導電流を抑制することができるものである。具体的
な製造方法の説明を以下に説明する。図17は本発明の
実施の形態1−2に係る薄膜トランジスタの製造方法を
示す概略断面図、図18は同じく、薄膜トランジスタの
製造方法を示す概略断面図である。In the thin film transistor of Embodiment 1-2, the length of the LDD region is set to 0.2 μm or less by anodic oxidation.
It is formed as small as 0.5 μm. Than this,
Since the region on the drain side is a high-concentration impurity region, LD
Since the width of the depletion layer does not extend beyond the length of the D region,
Photoconductive current can be suppressed. A specific description of the manufacturing method will be described below. FIG. 17 is a schematic cross-sectional view illustrating a method for manufacturing a thin film transistor according to Embodiment 1-2 of the present invention, and FIG. 18 is a schematic cross-sectional view illustrating a method for manufacturing a thin film transistor.
【0118】前述した実施の形態1−1と同様にして、
ガラス基板2上にa−Si層15を堆積させ、次いで、
波長308nmのエキシマレーザーを用いたレーザーア
ニールによりa−Si層15の溶融再結晶化(p−Si
化)を行ない、多結晶シリコン層16を形成する。次い
で、多結晶シリコン層16を所定形状に島化して、多結
晶シリコン層3を形成する。次いで、ガラス基板2上
に、多結晶シリコン層3を覆うようにして、ゲート絶縁
層4を形成する。(図17(a)〜(d))。As in Embodiment 1-1 described above,
A-Si layer 15 is deposited on the glass substrate 2 and then
Melt recrystallization (p-Si) of the a-Si layer 15 by laser annealing using an excimer laser having a wavelength of 308 nm.
) To form a polycrystalline silicon layer 16. Next, the polycrystalline silicon layer 16 is islanded into a predetermined shape to form the polycrystalline silicon layer 3. Next, a gate insulating layer 4 is formed on the glass substrate 2 so as to cover the polycrystalline silicon layer 3. (FIGS. 17A to 17D).
【0119】次いで、金属層17を製膜し、該金属層1
7上にフォトレジスト17aをパターン状に形成し、エ
ッチング技術により前記金属膜17をパターニングして
ゲート電極5aを形成する。次いで、ゲート電極5aの
側面を陽極酸化して、酸化絶縁層5bを形成する。(図
17(f))。Next, a metal layer 17 is formed, and the metal layer 1 is formed.
A photoresist 17a is formed in a pattern on the substrate 7, and the metal film 17 is patterned by an etching technique to form a gate electrode 5a. Next, the side surface of the gate electrode 5a is anodized to form an oxide insulating layer 5b. (FIG. 17 (f)).
【0120】次いで、図17(g)に示すようにして、
ゲート電極5aをマスクとして使用し、不純物のドープ
を行なう。具体的にはイオンドーピング法により不純物
としてリンイオンをドーピングする。これにより、ゲー
ト電極5aの直下に位置するチャネル領域3cは、不純
物がドープされない領域となる。そして、酸化絶縁層5
b・5b直下に位置する領域にLDD領域3d・3eが
形成され、それらの外側にチャネル領域3a、ドレイン
領域3bが形成される。Next, as shown in FIG.
Using the gate electrode 5a as a mask, doping of impurities is performed. Specifically, phosphorus ions are doped as impurities by an ion doping method. Thereby, the channel region 3c located immediately below the gate electrode 5a is a region not doped with impurities. And the oxide insulating layer 5
LDD regions 3d and 3e are formed in regions immediately below b and 5b, and a channel region 3a and a drain region 3b are formed outside thereof.
【0121】次いで、図18(h)〜(j)に示すよう
にして、層間絶縁層(SiOx )6を製膜し、次いで、
層間絶縁層6及びゲート絶縁層4にコンタクトホール9
a・9bを開口し、そして、スパッタ法により、例えば
Alなどの金属層をコンタクトホール9a・9bに充填
し、金属層の上部を所定形状にパターニングしてソース
電極7及びドレイン電極8を形成する。こうして、TF
Tが作製される。Next, as shown in FIGS. 18 (h) to 18 (j), an interlayer insulating layer (SiOx) 6 is formed.
Contact holes 9 are formed in interlayer insulating layer 6 and gate insulating layer 4.
The contact holes 9a and 9b are filled in the contact holes 9a and 9b by a sputtering method, and a source electrode 7 and a drain electrode 8 are formed by patterning an upper portion of the metal layer into a predetermined shape. . Thus, TF
T is produced.
【0122】本実施の形態の陽極酸化によれば、LDD
領域の長さを0.2μm〜0.5μmと小さくすること
が可能である。これよりドレイン側の領域は高濃度不純
物領域となるので、本長さ以上に空乏層幅が広がること
がない。従って、光伝導電流を小さく抑えることができ
る。According to the anodic oxidation of the present embodiment, LDD
It is possible to make the length of the region as small as 0.2 μm to 0.5 μm. As a result, the region on the drain side becomes a high-concentration impurity region, so that the width of the depletion layer does not extend beyond the main length. Therefore, the photoconductive current can be reduced.
【0123】これにより、薄膜トランジスタのOFF時
には、前記低濃度不純物領域がキャリアの枯渇する高抵
抗層となるためOFF電流の低減を図ることができる。
そして、前記(2)式より、LDD領域の長さの指針を
決めることができ、OFF電流低減のために必要以上に
LDD領域を確保する必要はなくなる。また、前記
(2)式は、更に(6)式を満たすことにより、薄膜ト
ランジスタのON時には、ゲート電極からの電界の作用
により、ゲート電極下の低濃度不純物領域はキャリアと
なる電子が蓄積して低抵抗領域となり、ON電流の減少
は起こらない。よって、(2)式および(6)式を満た
す薄膜トランジスタは、ON電流を十分確保すると共に
OFF電流を少なく押さえることが可能となる。Thus, when the thin-film transistor is turned off, the low-concentration impurity region becomes a high-resistance layer in which carriers are depleted, so that the OFF current can be reduced.
Then, the guideline for the length of the LDD region can be determined from the above equation (2), and it is not necessary to secure the LDD region more than necessary to reduce the OFF current. In addition, when the above equation (2) further satisfies the equation (6), when the thin film transistor is turned on, electrons acting as carriers are accumulated in the low concentration impurity region below the gate electrode by the action of the electric field from the gate electrode. The region becomes a low resistance region, and the ON current does not decrease. Therefore, the thin film transistor that satisfies the expressions (2) and (6) can secure a sufficient ON current and reduce the OFF current.
【0124】加えて、不純物ドーピングは、加速電圧が
10kV以上30kV以下及びビーム電流密度が0.0
5μA/cm2以上1μA/cm2以下の低速でのイオン
ドーピング法を用いることにより、イオンドーピング時
でのイオンの加速電圧が低いために、ドーピング時にお
ける損傷を少なくすることができる。また、不純物ドー
ピング時でレジストをマスクとした場合でも、レジスト
が変質することなくきれいに除去できる。In addition, the impurity doping is performed when the acceleration voltage is 10 kV or more and 30 kV or less and the beam current density is 0.0 kV or less.
By using an ion doping method at a low speed of 5 μA / cm 2 or more and 1 μA / cm 2 or less, damage at the time of doping can be reduced because the ion acceleration voltage at the time of ion doping is low. In addition, even when a resist is used as a mask at the time of impurity doping, the resist can be removed without deterioration.
【0125】(実施の形態1−3)本発明の実施の形態
3について、図19〜図22を参照しながら説明する。
図19は本発明の実施の形態1−3に係る薄膜トランジ
スタを用いたC−MOSインバータの配線パターンを示
す平面図であり、図20はその等価回路図であり、図2
1は図19の矢視X−X’断面図である。(Embodiment 1-3) Embodiment 3 of the present invention will be described with reference to FIGS.
FIG. 19 is a plan view showing a wiring pattern of a C-MOS inverter using a thin film transistor according to Embodiment 1-3 of the present invention, and FIG. 20 is an equivalent circuit diagram thereof.
1 is a sectional view taken along the line XX ′ of FIG.
【0126】C−MOSインバータ50は、例えば液晶
表示装置の駆動回路を構成する。このC−MOSインバ
ータ50は、nチャネルTFT22とpチャネルTFT
23とから構成されている。nチャネルTFT22は、
上記実施の形態1のnチャネルTFT1と同様の構成を
有しており、対応する部分には同一の参照符号を付す。The C-MOS inverter 50 constitutes, for example, a drive circuit of a liquid crystal display. The C-MOS inverter 50 includes an n-channel TFT 22 and a p-channel TFT
23. The n-channel TFT 22
It has a configuration similar to that of the n-channel TFT 1 of the first embodiment, and corresponding portions are denoted by the same reference numerals.
【0127】pチャネルTFT23は、LDD構造でな
い通常タイプのTFTである。即ち、TFT23は、ガ
ラス基板2上に、多結晶シリコン層24、SiO2 (二
酸化シリコン)から成るゲート絶縁層4、アルミニウム
から成るゲート電極25、及びSiO2 から成る層間絶
縁層6が、順に積層されて構成されている。多結晶シリ
コン層24は、ゲート電極25の直下に位置するチャネ
ル領域24c、チャネル領域24cの両側に配置される
ソース領域24a(p+層)及びドレイン領域24b
(p+層)とから構成されている。更に、このTFT2
3には、例えばアルミニウムから成るソース電極26及
びドレイン電極27が設けられている。ソース電極26
は、ゲート絶縁層4及び層間絶縁層6に形成されている
コンタクトホール28aを介して、ソース領域24aに
接続されている。また、ドレイン電極27は、ゲート絶
縁層4及び層間絶縁層6に形成されているコンタクトホ
ール28bを介して、ドレイン領域24bに接続されて
いる。そして、nチャネルTFT22のゲート電極5及
びpチャネルTFT23のゲート電極25は、図20に
示すように入力端子30に共通に接続されている。ま
た、nチャネルTFT22のドレイン電極8及びpチャ
ネルTFT23のドレイン電極27は、図19に示すよ
うに出力端子31に共通に接続されている。The p-channel TFT 23 is a normal type TFT having no LDD structure. That is, in the TFT 23, a polycrystalline silicon layer 24, a gate insulating layer 4 made of SiO 2 (silicon dioxide), a gate electrode 25 made of aluminum, and an interlayer insulating layer 6 made of SiO 2 are sequentially laminated on the glass substrate 2. It is configured. The polycrystalline silicon layer 24 includes a channel region 24c located immediately below the gate electrode 25, a source region 24a (p + layer) and a drain region 24b disposed on both sides of the channel region 24c.
(P + layer). Furthermore, this TFT2
3 is provided with a source electrode 26 and a drain electrode 27 made of, for example, aluminum. Source electrode 26
Is connected to the source region 24a via a contact hole 28a formed in the gate insulating layer 4 and the interlayer insulating layer 6. Further, the drain electrode 27 is connected to the drain region 24b via a contact hole 28b formed in the gate insulating layer 4 and the interlayer insulating layer 6. The gate electrode 5 of the n-channel TFT 22 and the gate electrode 25 of the p-channel TFT 23 are commonly connected to the input terminal 30 as shown in FIG. The drain electrode 8 of the n-channel TFT 22 and the drain electrode 27 of the p-channel TFT 23 are commonly connected to an output terminal 31, as shown in FIG.
【0128】本実施の形態1−3においては、nチャネ
ルTFTのドレイン側のみを前記実施の形態1−1で説
明したLDD構造とし、TFTのサイズを小さくするこ
とができ、ソース・ドレイン間距離を6μm程度に抑え
ることが可能であり、ソース、ドレインの両方にLDD
領域を形成する場合に比較して約50%以下のサイズと
することができ、TFTの微細化を図ることができる。In the present embodiment 1-3, only the drain side of the n-channel TFT has the LDD structure described in the embodiment 1-1, the size of the TFT can be reduced, and the distance between the source and the drain can be reduced. Can be suppressed to about 6 μm, and LDD is provided for both the source and the drain.
The size can be reduced to about 50% or less as compared with the case where the region is formed, and the TFT can be miniaturized.
【0129】尚、nチャネルTFT及びpチャネルTF
Tの両者ともLDD構造とするようにしてもよい。但
し、アレイ基板に占める回路面積を小さく抑えるため
に、nチャネルTFT及びpチャネルTFTのいずれか
一方のみをLDD構造とする場合には、nチャネルTF
T側とするのが望ましい。なぜなら、pチャネルTFT
のキャリアであるホールと、nチャネルTFTのキャリ
アである電子の各移動度を比較すると、電子の方が格段
に大きい。従って、pチャネルTFTとnチャネルTF
Tとに、同じ電界が印加された場合、nチャネルTFT
の方がキャリアによって受ける衝撃が大きく、そのため
nチャネルTFTの方が劣化し易い。よって、TFTの
劣化を防止して信頼性の向上を図る観点からすると、n
チャネルTFTの方をLDD構造とするのが望ましいか
らである。Note that an n-channel TFT and a p-channel TF
Both of T may have an LDD structure. However, if only one of the n-channel TFT and the p-channel TFT has the LDD structure in order to reduce the circuit area occupied in the array substrate, the n-channel TF
It is desirable to be on the T side. Because p-channel TFT
Comparing the mobilities of holes, which are carriers, and electrons, which are carriers of n-channel TFTs, electrons are much larger. Therefore, p-channel TFT and n-channel TF
When the same electric field is applied to T and n-channel TFT
Is more impacted by the carrier, so that the n-channel TFT is more likely to deteriorate. Therefore, from the viewpoint of preventing TFT deterioration and improving reliability, n
This is because it is desirable that the channel TFT has an LDD structure.
【0130】C−MOSインバータにおけるon/of
f時でのn−chトランジスタのバイアス状態における
動作ポイントを図22に示す。このようにインバータに
おけるn−chTFTにおいては、マイナス側の電源に
対しゲート電極の極性は常に0Vより高い電圧で動作す
る。したがってマイナス側の電源は常にn−chTFT
のソース電極となって作用し、出力側は常にドレイン電
極となって作用する。従ってこの部分を出力側部分のみ
を上記構成とした回路を用いることは、アレイ基板にお
ける回路部分のしめる面積の縮小に寄与する。またこの
部分での寄生容量の減少に寄与する。On / of in C-MOS inverter
FIG. 22 shows operating points in the bias state of the n-ch transistor at f. As described above, in the n-ch TFT of the inverter, the polarity of the gate electrode always operates at a voltage higher than 0 V with respect to the negative power supply. Therefore, the negative power supply is always n-ch TFT
And the output side always functions as a drain electrode. Therefore, using a circuit in which only the output side portion is configured as described above contributes to a reduction in the area occupied by the circuit portion on the array substrate. In addition, this contributes to a reduction in parasitic capacitance at this portion.
【0131】(その他の事項)実施の形態1−1〜1−3
では、1種類の濃度を有するLDD領域について説明し
たが、本発明はこれに限定されるものではなく、濃度差
が異なる複数のLDD領域を設けるようにしてもよい。
即ち、LDD領域を、チャネル領域に向かうに連れて不
純物濃度が段階的に低下していく複数の接合領域から構
成することによって、多段階的に不純物濃度を変化させ
ることができるので、半導体層での電界の集中をより緩
和することができる。(Other Matters) Embodiments 1-1 to 1-3
In the above, an LDD region having one type of concentration has been described, but the present invention is not limited to this, and a plurality of LDD regions having different concentration differences may be provided.
That is, by forming the LDD region from a plurality of junction regions in which the impurity concentration decreases stepwise toward the channel region, the impurity concentration can be changed in multiple steps. Concentration of the electric field can be further reduced.
【0132】また、前記LDD領域はドレイン領域とチ
ャネル領域との間にのみ形成されても良く、このように
構成することにより、OFF電流の低減等の効果を奏す
ると共に、薄膜トランジスタの面積を小さくすることが
可能となる。Further, the LDD region may be formed only between the drain region and the channel region. With such a configuration, the effect of reducing the OFF current and the like can be obtained, and the area of the thin film transistor can be reduced. It becomes possible.
【0133】また、実施の形態1−1〜1−3では、ト
ップゲート型のTFTを用いて説明したが、ボトムゲー
ト型のTFTに本発明を適用することもできる。In Embodiments 1-1 to 1-3, the description has been made using the top gate type TFT. However, the present invention can be applied to a bottom gate type TFT.
【0134】また、実施の形態1−1〜1−3で説明し
た薄膜トランジスタは、液晶表示装置以外にも、EL装
置にも適用することが可能である。即ち、実施の形態1
−1〜1−3に記載の薄膜トランジスタをスイッチング
素子として基板上に複数形成し、該基板を備えたEL装
置とすることにより、光伝導電流を抑制した構成とする
ことができる。Further, the thin film transistors described in Embodiments 1-1 to 1-3 can be applied to EL devices in addition to liquid crystal display devices. That is, the first embodiment
By forming a plurality of thin film transistors described in -1 to 1-3 as switching elements on a substrate and forming an EL device including the substrate, a structure in which photoconductive current is suppressed can be obtained.
【0135】[第2の発明群] (第2の発明群の概念)本発明は、薄膜トランジスタ
(以下「TFT」と称する)のOFF電流を抑えるとと
もに、LDD領域の長さを必要最小限に押さえてON電
流の減少を抑制する構成をとることにより、高性能、高
信頼性を有するTFTを実現することを目的とするもの
である。そこで、本発明者らは、真に必要なLDD領域
の長さを求めるために、LDD領域部分をシミュレーシ
ョンにより動作解析を行い、電界のかかる領域がどの程
度かを求めた。[Second Invention Group] (Concept of Second Invention Group) The present invention suppresses the OFF current of a thin film transistor (hereinafter referred to as “TFT”) and suppresses the length of an LDD region to a necessary minimum. It is an object of the present invention to realize a TFT having high performance and high reliability by adopting a configuration that suppresses a decrease in ON current. Then, the present inventors analyzed the operation of the LDD region portion by simulation in order to obtain the truly necessary length of the LDD region, and determined the extent to which the electric field was applied.
【0136】図23は、シート抵抗をパラメータとして
LDD領域を0.5μmから3μmまで変化させた場合
のVg−Id特性をシミュレーションした結果を示すグ
ラフである。FIG. 23 is a graph showing a result of simulating the Vg-Id characteristics when the LDD region is changed from 0.5 μm to 3 μm using the sheet resistance as a parameter.
【0137】この結果より、Vg−Id特性はLDD領
域の濃度に対して大きな依存性を持つが、LDD領域の
長さに対しては依存性を持たないことが確認された。以
下にこの原因について考察する。From these results, it was confirmed that the Vg-Id characteristic has a large dependency on the concentration of the LDD region, but has no dependency on the length of the LDD region. The cause will be discussed below.
【0138】図24にチャンネル領域とLDD領域にお
いて、TFTをOFF状態にした場合(Vg=−10
V、Vd=6V時)の電界をシミュレーションした結果
を示す。FIG. 24 shows a case where the TFT is turned off (Vg = −10) in the channel region and the LDD region.
V, Vd = 6 V).
【0139】前記シミュレーション結果より、電界のか
かる領域はシート抵抗に依存しており、シート抵抗が2
0kΩ/□の場合は0.4μm程度、シート抵抗が10
0kΩ/□の場合では1.0μmであることが確認でき
た。According to the simulation result, the region where the electric field is applied depends on the sheet resistance.
In the case of 0 kΩ / □, the sheet resistance is about 0.4 μm and the sheet resistance is 10
In the case of 0 kΩ / □, it was confirmed that the thickness was 1.0 μm.
【0140】従って、電界のかかる領域以上にLDD領
域を大きくしても電界の緩和効果には効果が無く、単に
トランジスタのチャンネル領域に抵抗が直列に挿入され
るだけであることが解った。Accordingly, it has been found that even if the LDD region is made larger than the region to which the electric field is applied, the effect of relaxing the electric field has no effect, and a resistor is simply inserted in series in the channel region of the transistor.
【0141】また、図25は、実際のLDD領域を持つ
TFTの、LDD領域の長さ(ΔL)とOFF電流及び
LDD領域の長さ(ΔL)とON電流との関係を示すグ
ラフである。尚、LDD領域のシート抵抗は100kΩ
/□である。FIG. 25 is a graph showing the relationship between the length (ΔL) of the LDD region and the OFF current, and the relationship between the length (ΔL) of the LDD region and the ON current of the TFT having the actual LDD region. The sheet resistance in the LDD region is 100 kΩ.
/ □.
【0142】図25(a)に示すように、LDD領域を
1μmより長くしても、OFF電流の低減効果は無く、
前述したシミュレーション結果を反映している。また、
図25(b)に示すように、LDD領域が1.5μmよ
り長くなると、ON電流を十分確保することができずに
ON電流は低減した。この結果より、LDD領域の範囲
を1μm以上1.5μm以下とすることにより、ON電
流を十分確保すると共にOFF電流を小さく押さえるこ
とが可能となる。尚、以下の実施の形態では、前記シュ
ミレーションに基づき、TFTを作製したものについて
具体的に説明する。また、実際のTFTの作製工程にお
いては、前述のLDD領域を確実に確保するために、後
に説明するが、マスク合わせの際の合わせマークにより
決定することができる。As shown in FIG. 25A, even if the LDD region is longer than 1 μm, there is no effect of reducing the OFF current.
This reflects the simulation results described above. Also,
As shown in FIG. 25B, when the LDD region was longer than 1.5 μm, the ON current could not be sufficiently secured and the ON current decreased. According to this result, by setting the range of the LDD region to 1 μm or more and 1.5 μm or less, it is possible to sufficiently secure the ON current and to keep the OFF current small. In the following embodiment, a TFT manufactured based on the simulation will be specifically described. Further, in the actual TFT manufacturing process, as will be described later, in order to ensure the above-mentioned LDD region, it can be determined by an alignment mark at the time of mask alignment.
【0143】(実施の形態2−1)図26は、実施の形態
2−1に係る薄膜トランジスタの簡略化した断面図、図
27は、図26の概略平面図である。(Embodiment 2-1) FIG. 26 is a simplified cross-sectional view of a thin film transistor according to Embodiment 2-1. FIG. 27 is a schematic plan view of FIG.
【0144】本実施の形態2−1では、本発明をnチャ
ネル薄膜トランジスタに適用した例が示されている。こ
の薄膜トランジスタ(以下、TFTと称する)101
は、ガラス基板102上に、膜厚が500Åの多結晶シ
リコン層103、膜厚が1000ÅのSiO2 (二酸化
シリコン)から成るゲート絶縁層104、アルミニウム
から成るゲート電極105、及びSiO2 から成る層間
絶縁層106が順に積層されて構成されている。前記ゲ
ート電極105aは、レジスト膜105bに覆われて形
成されている。尚、前記レジスト膜105bの代わりに
金属膜を用いても良い。Embodiment 2-1 shows an example in which the present invention is applied to an n-channel thin film transistor. This thin film transistor (hereinafter, referred to as TFT) 101
A polycrystalline silicon layer 103 having a thickness of 500 °, a gate insulating layer 104 made of SiO 2 (silicon dioxide) having a thickness of 1000 °, a gate electrode 105 made of aluminum, and an interlayer made of SiO 2 on a glass substrate 102. The insulating layers 106 are sequentially stacked. The gate electrode 105a is formed so as to be covered with a resist film 105b. Note that a metal film may be used instead of the resist film 105b.
【0145】また、前記多結晶シリコン層103は、ゲ
ート電極105aの直下に位置するチャネル領域103
cと、不純物濃度が高いソース領域103a(n+層)
と、不純物濃度が高いドレイン領域(n+層)103b
と、不純物濃度が低い低濃度不純物領域(LDD領域:
n−層)103d,103eとから構成されている。低
濃度不純物領域103dは、ソース領域103aとチャ
ネル領域103cとの間に介在し、低濃度不純物領域1
03eは、ドレイン領域103bとチャネル領域103
cとの間に介在している。これら低濃度不純物領域10
3d,103eは、レジスト膜105bのゲート電極1
05aからはみ出た部分105b1 ,105b2 の直下
に位置している。従って、低濃度不純物領域103dと
ソース領域103aとの接合面は、レジスト膜105b
の端面(図1の左側端面)とほぼ一致しており、低濃度
不純物領域103dとチャネル領域103cとの接合面
は、ゲート電極105aの端面(図1の左側端面)とほ
ぼ一致している。また、低濃度不純物領域103eとド
レイン領域103bとの接合面は、レジスト膜105b
の端面(図1の右側端面)とほぼ一致しており、低濃度
不純物領域103dとチャネル領域103cとの接合面
は、ゲート電極105aの端面(図1の右側端面)とほ
ぼ一致している。また、本発明においては、前記低濃度
不純物領域の長さΔLは、1μm以上1.5μm以下、
チャネル幅Wは5μmに設定されている。The polycrystalline silicon layer 103 has a channel region 103 located immediately below the gate electrode 105a.
c and the source region 103a (n + layer) having a high impurity concentration
And a drain region (n + layer) 103b having a high impurity concentration
And a low concentration impurity region (LDD region:
n-layer) 103d and 103e. The low-concentration impurity region 103d is interposed between the source region 103a and the channel region 103c, and
03e denotes a drain region 103b and a channel region 103
c. These low concentration impurity regions 10
3d and 103e are gate electrodes 1 of the resist film 105b.
It is located immediately below the portions 105b1 and 105b2 protruding from 05a. Therefore, the bonding surface between the low-concentration impurity region 103d and the source region 103a is
1 (left end face in FIG. 1), and the junction surface between the low-concentration impurity region 103d and the channel region 103c almost coincides with the end face of the gate electrode 105a (left end face in FIG. 1). Further, the bonding surface between the low concentration impurity region 103e and the drain region 103b is
1 (right end face in FIG. 1), and the junction surface between the low-concentration impurity region 103d and the channel region 103c almost coincides with the end face of the gate electrode 105a (right end face in FIG. 1). In the present invention, the length ΔL of the low-concentration impurity region is 1 μm or more and 1.5 μm or less,
The channel width W is set to 5 μm.
【0146】また、TFT101には、更に、例えばア
ルミニウムから成るソース電極107及びドレイン電極
108が設けられており、ソース電極107は、ゲート
絶縁層104及び層間絶縁層106に形成されているコ
ンタクトホール109aを介して、ソース領域103a
に接続され、また、ドレイン電極108は、ゲート絶縁
層104及び層間絶縁層106に形成されているコンタ
クトホール109bを介して、ドレイン領域103bに
接続されている。The TFT 101 is further provided with a source electrode 107 and a drain electrode 108 made of, for example, aluminum. The source electrode 107 is formed in a contact hole 109 a formed in the gate insulating layer 104 and the interlayer insulating layer 106. Through the source region 103a
The drain electrode 108 is connected to the drain region 103b via a contact hole 109b formed in the gate insulating layer 104 and the interlayer insulating layer 106.
【0147】次に、本発明の実施の形態2−1に係る薄
膜トランジスタの製造方法を説明する。図28、図29
は本発明の実施の形態2−1に係る薄膜トランジスタの
製造方法を示す概略断面図、図30は、本発明の実施の
形態2−1に係る薄膜トランジスタの製造方法を示すフ
ローチャートである。Next, a method for manufacturing a thin film transistor according to Embodiment 2-1 of the present invention will be described. FIG. 28 and FIG. 29
Is a schematic cross-sectional view showing a method for manufacturing a thin film transistor according to Embodiment 2-1 of the present invention, and FIG. 30 is a flowchart showing a method for manufacturing a thin film transistor according to Embodiment 2-1 of the present invention.
【0148】(1)先ず、プラズマCVD法により、ガ
ラス基板102上に膜厚が500Åのa−Si層105
を堆積させ、次いで400℃で脱水素処理を行なう(図
28(a))。この脱水素処理は、結晶化を行う際に水
素の脱離によるSi膜のアブレーションの発生を防ぐこ
とを目的としている。尚、a−Siを形成する工程はプ
ラズマCVD以外でも減圧CVDやスパッタなどのプロ
セスを用いることは可能である。またプラズマCVDそ
の他の方法を用いてポリシリコン膜を直接堆積すること
もできる。この場合は、後述するレーザーによるアニー
ル工程が不要となる。(1) First, an a-Si layer 105 having a thickness of 500 ° is formed on a glass substrate 102 by a plasma CVD method.
Is deposited, and then a dehydrogenation treatment is performed at 400 ° C. (FIG. 28A). The purpose of this dehydrogenation treatment is to prevent ablation of the Si film due to desorption of hydrogen during crystallization. In addition, the process of forming a-Si can use processes other than plasma CVD, such as low pressure CVD and sputtering. Also, a polysilicon film can be directly deposited by using plasma CVD or another method. In this case, a later-described laser annealing step becomes unnecessary.
【0149】(2)次いで、波長308nmのエキシマ
レーザーを用いたレーザーアニールによりa−Si層1
15の溶融再結晶化(p−Si化)を行ない、多結晶シ
リコン層116を形成する(図28(b))。(2) Next, the a-Si layer 1 is subjected to laser annealing using an excimer laser having a wavelength of 308 nm.
The polycrystalline silicon layer 116 is formed by performing melt recrystallization (p-Si conversion) of No. 15 (FIG. 28B).
【0150】(3)次いで、多結晶シリコン層116を
所定形状に島化して、多結晶シリコン層103を形成す
る(図28(c))。(3) Next, the polycrystalline silicon layer 116 is islanded into a predetermined shape to form the polycrystalline silicon layer 103 (FIG. 28C).
【0151】(4)次いで、ガラス基板102上に、多
結晶シリコン層103を覆うようにして、ゲート絶縁層
104となる、厚さが1000ÅのSiO2(二酸化シリ
コン) 層を形成する(図28(d))。(4) Then, a SiO 2 (silicon dioxide) layer having a thickness of 1000 ° and serving as a gate insulating layer 104 is formed on the glass substrate 102 so as to cover the polycrystalline silicon layer 103 (FIG. 28). (D)).
【0152】(5)次いで、ゲート電極105aとな
る、アルミニウムから成る金属層117を製膜する(図
28(e))。(5) Next, a metal layer 117 made of aluminum, which will be the gate electrode 105a, is formed (FIG. 28E).
【0153】(6)次いで、金属層117を所定形状に
パターニングしてゲート電極105aを形成する(図2
8(f))。(6) Next, the metal layer 117 is patterned into a predetermined shape to form the gate electrode 105a (FIG. 2).
8 (f)).
【0154】(7)次いで、ゲート電極105aをマス
クとして使用し、第1回目の不純物のドープを行なう
(図28(g))。具体的にはイオンドーピング法によ
り不純物としてリンイオンをドーピングする。これによ
り、ゲート電極105aの直下に位置するチャネル領域
103cは、不純物がドープされない領域となる。そし
て、多結晶シリコン層103のチャネル領域103cを
除く領域A,Bは、不純物がドープされたn−層とな
る。尚、この場合のドーピング加速電圧は80kVでビ
ーム電流密度は1μA/cm2とし、高加速で低濃度のn
型領域を作成するものである。(7) Next, the first impurity doping is performed using the gate electrode 105a as a mask (FIG. 28 (g)). Specifically, phosphorus ions are doped as impurities by an ion doping method. Thus, the channel region 103c located immediately below the gate electrode 105a is a region where impurities are not doped. Then, the regions A and B of the polycrystalline silicon layer 103 excluding the channel region 103c become n- layers doped with impurities. In this case, the doping acceleration voltage was 80 kV, the beam current density was 1 μA / cm 2, and high acceleration and low concentration n
This is for creating a mold area.
【0155】(8)次いで、ゲート電極105aを覆っ
て、フォトレジスト118を製膜する(図28
(h))。(8) Next, a photoresist 118 is formed to cover the gate electrode 105a (FIG. 28).
(H)).
【0156】(9)次いで、フォトレジスト118をパ
ターニングしてレジスト膜105bを形成する(図29
(a))。ここで、(9)の工程については、図31〜
図34を用いて詳しく説明する。図31は、LDD領域
を形成する工程を説明する概略断面工程図、図32は、
フォトマスクと基板の斜視図、図33は同じく平面図、
図34は、LDD領域形成後の薄膜トランジスタの概略
断面図である。(9) Next, the photoresist 118 is patterned to form a resist film 105b (FIG. 29).
(A)). Here, regarding the step (9), FIGS.
This will be described in detail with reference to FIG. FIG. 31 is a schematic cross-sectional process diagram illustrating a process of forming an LDD region, and FIG.
A perspective view of the photomask and the substrate, FIG.
FIG. 34 is a schematic sectional view of the thin film transistor after forming the LDD region.
【0157】図7に示すように、フォトマスク140と
基板102とは対向するように配置され、フォトマスク
140の上方位置には位置合わせ用光源(図示せぬ)が
配置されており、前記位置合わせ用光源よりフォトマス
ク140及び基板102にそれぞれ形成された位置合わ
せマーク141・142にレーザービームを入射し、そ
れぞれの位置合わせマークの位置信号を読むことによっ
て位置合わせを行うようにしている。As shown in FIG. 7, the photomask 140 and the substrate 102 are arranged to face each other, and a positioning light source (not shown) is arranged above the photomask 140. A laser beam is incident on the alignment marks 141 and 142 formed on the photomask 140 and the substrate 102 from the alignment light source, and the alignment is performed by reading the position signal of each alignment mark.
【0158】前記フォトマスク140の所定位置(フォ
トマスクの隅の102箇所)には、略正方形状の位置合
わせマーク141が形成されている。また、フォトマス
ク140の中央位置には、基板102に転写する遮蔽膜
のパターン(図示せぬ)が形成されている。At a predetermined position of the photomask 140 (102 corners of the photomask), a substantially square alignment mark 141 is formed. At the center of the photomask 140, a pattern (not shown) of a shielding film to be transferred to the substrate 102 is formed.
【0159】また、ガラス基板102上には、前記位置
合わせマーク141と対応する位置に、位置合わせマー
ク142が形成されている。該位置合わせマーク142
は、周囲を黒い領域で囲まれた略正方形状の透明な領域
とされている。尚、図示せぬが、前記位置合わせマーク
141・142の形状は正方形状に限定されるものでは
なく、例えば、円形状等とすることもできる。On the glass substrate 102, alignment marks 142 are formed at positions corresponding to the alignment marks 141. The alignment mark 142
Is a substantially square transparent area surrounded by a black area. Although not shown, the shape of the alignment marks 141 and 142 is not limited to a square shape, and may be, for example, a circular shape.
【0160】そして、図33(a)に示すように、フォト
マスク140と基板102との位置がずれていない場合
には、フォトマスク140に形成された位置合わせマー
ク141は、基板102に形成された位置合わせマーク
142の透明な領域の中央に位置し、その状態でLDD
領域を形成した場合には、該LDD領域103d・10
3eの長さΔLは1.25μmとなるように設定されて
いる。As shown in FIG. 33A, when the position of the photomask 140 and the position of the substrate 102 are not displaced, the alignment mark 141 formed on the photomask 140 is formed on the substrate 102. LDD at the center of the transparent area of the alignment mark 142
When the region is formed, the LDD region 103d
The length ΔL of 3e is set to be 1.25 μm.
【0161】また、前記基板102とフォトマスク14
0の位置がずれ、位置合わせマーク142内に位置合わ
せマーク141が入っていなければ、形成されるLDD
領域の長さは1.5μmより大きくなることが分かり、
従って、そのような場合には、位置合わせマーク142
内に位置合わせマーク141が入るように基板とフォト
マスクの位置を合わせるようにする。尚、前記位置合わ
せマーク141を位置合わせマーク142の中央に合わ
せるようにしても、実際には、図33(b)に示すよう
に、紙面上、左右にぶれる場合がある。しかし、本発明
の場合、位置合わせ装置の精度は±0.25μmである
ので、位置合わせマーク42内に位置合わせマーク41
を位置するようにすることができる。このようにして、
図34に示すように、形成されるLDD領域3d・3e
の長さを1〜1.5μm以内とすることができるのであ
る。尚、位置合わせ装置の精度は、±0.25μmであ
るが、さらに精度の良い位置合わせ装置を用いれば、L
DD領域のばらつきを更に小さくすることができる。The substrate 102 and the photomask 14
0 is shifted, and if the alignment mark 141 is not included in the alignment mark 142, the LDD
It can be seen that the length of the region is greater than 1.5 μm,
Therefore, in such a case, the alignment mark 142
The position of the substrate and the photomask is adjusted so that the alignment mark 141 is inserted into the inside. Even if the alignment mark 141 is aligned with the center of the alignment mark 142, actually, as shown in FIG. However, in the case of the present invention, since the accuracy of the alignment device is ± 0.25 μm, the alignment mark 41 is included in the alignment mark 42.
Can be located. In this way,
As shown in FIG. 34, the formed LDD regions 3d and 3e
Can be made within the range of 1 to 1.5 μm. The accuracy of the positioning device is ± 0.25 μm, but if a more accurate positioning device is used, L
Variations in the DD region can be further reduced.
【0162】次に、前記基板とフォトマスクの位置合わ
せの工程について説明する。Next, the step of aligning the substrate and the photomask will be described.
【0163】図31(a)に示すように、ゲート電極1
05a上に遮蔽膜となるフォトレジストを形成する。As shown in FIG. 31A, the gate electrode 1
A photoresist serving as a shielding film is formed on 05a.
【0164】次に、図31(b)、(c)に示すよう
に、該フォトレジストにフォトマスク140を介して露
光を行い、現像を行って所定のパターン状の遮蔽膜10
5bを形成する。Next, as shown in FIGS. 31 (b) and (c), the photoresist is exposed through a photomask 140, developed, and developed to form a predetermined patterned shielding film 10.
5b is formed.
【0165】この場合、前述したように、位置合わせマ
ーク142の透明部分内に位置合わせマーク141が入
っていることを確認してから露光を行うようにする。In this case, as described above, the exposure is performed after confirming that the alignment mark 141 is included in the transparent portion of the alignment mark 142.
【0166】(10)次いで、図29(b)に示すよう
に、レジスト膜105bをマスクとして使用し、第2回
目の不純物のドープを行なう。具体的には、イオンドー
ピング法により不純物としてリンイオンをドーピングす
る。この場合のドーピング加速電圧は12kVでビーム
電流密度は0.5μA/cm2とし、低加速で高濃度の
n型領域を作成するものである。(10) Next, as shown in FIG. 29B, a second impurity doping is performed using the resist film 105b as a mask. Specifically, phosphorus ions are doped as impurities by an ion doping method. The doping acceleration voltage in this case is 12 kV, the beam current density is 0.5 μA / cm 2, and an n-type region with low acceleration and high concentration is formed.
【0167】これにより、多結晶シリコン層103のう
ち、レジスト膜105bの直下に位置する領域を除く領
域にイオンがドープされる。よって、1回目のイオンド
ーピングにより不純物が既にドープされている領域A,
Bのうち、レジスト膜105bに覆われていない領域
(ソース領域103a、ドレイン領域103bに相当す
る)では、更に不純物がドープされることになり、不純
物高濃度領域(n+層)となる。一方、領域A,Bのう
ち、レジスト膜105bに覆われている領域(低濃度不
純物領域103d,103eに相当する)では、2回目
のイオンドーピングによっては、不純物がドープされ
ず、低濃度不純物領域(n−層)となる。こうして、ソ
ース領域103a(n+層)とチャネル領域103cの
間に、低濃度不純物領域103d(n−層)を形成し、
また、ドレイン領域103b(n+層)とチャネル領域
103cの間に、低濃度不純物領域103e(n−層)
を形成することができる。しかも、ゲート電極105a
をマスクとして第1回目のイオンドーピングを行ない、
更に、レジスト膜5bをマスクとして第2回目のイオン
ドーピングを行なうので、ソース領域103a、低濃度
不純物領域103d,103e及びドレイン領域103
bを自己整合的に形成することができ、ゲート電極5と
ソース領域103aの重なり部分、並びにゲート電極1
05とドレイン領域103bの重なり部分を、考慮にい
れない程度に小さく抑えることができる。よって、LD
D領域の長さが1〜1.5μmとした薄膜トランジスタ
を形成することができ、OFF電流を低くすることがで
きると共に、ON電流の低下を可及的に抑えることがで
きる。As a result, ions are doped into a region of the polycrystalline silicon layer 103 except a region located immediately below the resist film 105b. Therefore, the regions A, in which impurities have already been doped by the first ion doping,
Of B, a region which is not covered with the resist film 105b (corresponding to the source region 103a and the drain region 103b) is further doped with impurities, and becomes a high impurity concentration region (n + layer). On the other hand, in the regions A and B, which are covered with the resist film 105b (corresponding to the low-concentration impurity regions 103d and 103e), no impurities are doped by the second ion doping, and the low-concentration impurity regions (N-layer). Thus, a low concentration impurity region 103d (n− layer) is formed between the source region 103a (n + layer) and the channel region 103c,
Further, a low-concentration impurity region 103e (n− layer) is provided between the drain region 103b (n + layer) and the channel region 103c.
Can be formed. Moreover, the gate electrode 105a
Performs the first ion doping with the mask as a mask,
Further, since the second ion doping is performed using the resist film 5b as a mask, the source region 103a, the low-concentration impurity regions 103d and 103e, and the drain region 103 are formed.
b can be formed in a self-aligned manner, and the overlapping portion of the gate electrode 5 and the source region 103a and the gate electrode 1
An overlapping portion between the region 05 and the drain region 103b can be suppressed to a small size that cannot be taken into consideration. Therefore, LD
A thin film transistor in which the length of the D region is 1 to 1.5 μm can be formed, the OFF current can be reduced, and the decrease in the ON current can be suppressed as much as possible.
【0168】(11)次いで、層間絶縁層(SiOx )
106を製膜する(図29(c))。(11) Next, an interlayer insulating layer (SiOx)
The film 106 is formed (FIG. 29C).
【0169】(12)次いで、層間絶縁層106及びゲ
ート絶縁層104にコンタクトホール109a,109
bを開口する(図29(d))。(12) Next, contact holes 109a, 109 are formed in the interlayer insulating layer 106 and the gate insulating layer 104.
b is opened (FIG. 29D).
【0170】(13)そして、スパッタ法により、例え
ばAlなどの金属層をコンタクトホール109a,10
9bに充填し、金属層の上部を所定形状にパターニング
してソース電極107及びドレイン電極108を形成す
る(図29(e))。こうして、TFT101が作製さ
れる。(13) Then, a metal layer of, for example, Al or the like is formed in the contact holes 109a and 109 by sputtering.
9b, and the upper portion of the metal layer is patterned into a predetermined shape to form a source electrode 107 and a drain electrode 108 (FIG. 29E). Thus, the TFT 101 is manufactured.
【0171】前記の例では、nチャネルTFTについて
説明したけれども、pチャネルTFTについても同様の
製造プロセスにより製造することができる。In the above example, the n-channel TFT has been described, but the p-channel TFT can be manufactured by the same manufacturing process.
【0172】前記製造方法により作成した薄膜トランジ
スタの電圧/電流特性を図35に示す。更にそのOFF
電流の基板面内のばらつきを図36に示す。FIG. 35 shows the voltage / current characteristics of the thin film transistor manufactured by the above-described manufacturing method. Further OFF
FIG. 36 shows the variation of the current in the substrate surface.
【0173】図35に示すように、本実施の形態2−1
に係るTFT101(L3のグラフ)は、高抵抗領域で
あるLDD領域が1〜1.5μmと小さいので、安定し
た大きいON電流と小さいOFF電流を確保できた。As shown in FIG. 35, the present embodiment 2-1
Since the TFT 101 (graph L3) according to (1) has a small LDD region of 1 to 1.5 μm, which is a high resistance region, a stable large ON current and small OFF current can be secured.
【0174】また、アライナのあわせ精度が向上すれば
更にLDD領域の長さを小さくすることが可能であるこ
とは言うまでもない。また、n−領域のキャリヤ濃度を
大きくすることによって、電界のかかる領域は小さくな
るが、一方電界のピーク値は高くなる為に、OFF電流
は増加する。It goes without saying that if the alignment accuracy of the aligner is improved, the length of the LDD region can be further reduced. By increasing the carrier concentration in the n− region, the region to which the electric field is applied becomes smaller, but the peak value of the electric field becomes higher, so that the OFF current increases.
【0175】図37にLDD領域の濃度をパラメータと
した、薄膜トランジスタのVg−Id特性をシミュレー
ションした結果を示す。FIG. 37 shows a result of simulating the Vg-Id characteristics of the thin film transistor using the concentration of the LDD region as a parameter.
【0176】LDD領域のシート抵抗が20kΩ/□以
下でOFF電流は急激に大きくなる。従って、n−領域
のシート抵抗は少なくとも20kΩ/□以上の値が必要
である。一方、LDD領域のシート抵抗を100kΩ/
□以上にした場合、トランジスタのON電流が低下しパ
ネルの動作が不安定となった。従って、LDD領域のシ
ート抵抗の範囲は、20kΩ/□以上100kΩ/□以
下とすることが望ましい。When the sheet resistance in the LDD region is 20 kΩ / □ or less, the OFF current sharply increases. Therefore, the sheet resistance in the n- region needs to be at least 20 kΩ / □ or more. On the other hand, the sheet resistance in the LDD region is 100 kΩ /
In the case of □ or more, the ON current of the transistor decreased, and the operation of the panel became unstable. Therefore, it is desirable that the range of the sheet resistance in the LDD region is not less than 20 kΩ / □ and not more than 100 kΩ / □.
【0177】加えて、最初の不純物ドーピングは、加速
電圧が10kV以上30kV以下及びビーム電流密度が
0.05μA/cm2以上1μA/cm2以下の低速での
イオンドーピング法を用いることにより、イオンドーピ
ング時でのイオンの加速電圧が低いために、ドーピング
時における損傷を少なくすることができる。[0177] In addition, the first impurity doping by an acceleration voltage of 30kV or less and the beam current density than 10kV is an ion doping method in 0.05 A / cm 2 or more 1 .mu.A / cm 2 or less slow, ion doping Since the acceleration voltage of ions at the time is low, damage during doping can be reduced.
【0178】また、1回目の不純物ドーピング時でレジ
ストをマスクとした場合でも、レジストが変質すること
なくきれいに除去できる。Even when the resist is used as a mask at the time of the first impurity doping, the resist can be removed cleanly without deterioration.
【0179】あるいは2回目の不純物ドーピングは加速
電圧が30kV以上及びビーム電流密度が1μA/cm
2以上の高速でのイオンドーピング法を用い、2回目の
イオンドーピング時でも十分なイオンをポリシリコンに
注入することも可能である。Alternatively, in the second impurity doping, the accelerating voltage is 30 kV or more and the beam current density is 1 μA / cm.
It is also possible to use a high-speed ion doping method of 2 or more to implant sufficient ions into polysilicon even at the time of the second ion doping.
【0180】また、本実施の形態2−1で、TFT10
1を構成するLDD領域の長さΔLは1μm以上1.5
μm以下とし、ソース−ドレイン間電圧Vlcを6V、
チャネル幅Wを6μmの条件で行っている。ところで、
一般的にOFF電流は、ソース/ドレイン間の電界によ
り決定され、Vlcは、チャネル領域/LDD領域にの
み印加されるため、電界の強さはVlc/ΔLと表わさ
れる(Solid State Electron, 38, 2075(1995)。そし
て、電界の強さは、次式で表される。 4×106<Vlc/ΔL<6×106 In the present embodiment 2-1, the TFT 10
1, the length ΔL of the LDD region is 1 μm or more and 1.5
μm or less, the source-drain voltage Vlc is 6 V,
This is performed under the condition that the channel width W is 6 μm. by the way,
Generally, the OFF current is determined by the electric field between the source and the drain, and Vlc is applied only to the channel region / LDD region. Therefore, the intensity of the electric field is expressed as Vlc / ΔL (Solid State Electron, 38, 2075 (1995), and the strength of the electric field is expressed by the following equation: 4 × 10 6 <Vlc / ΔL <6 × 10 6
【0181】そして、OFF電流は、チャネル幅Wに比
例するので、前記LDD領域の長さΔLと前記ソース−
ドレイン間電圧Vlcとチャネル幅Wとの関係を以下の
式(3)に表すことができる。 ΔL>(W・Vlc)/36……(3)Since the OFF current is proportional to the channel width W, the length ΔL of the LDD region and the source current
The relationship between the drain-to-drain voltage Vlc and the channel width W can be expressed by the following equation (3). ΔL> (W · Vlc) / 36 (3)
【0182】前記(3)式の意味について説明する。T
FTの小型化が進んだ場合には、前記ΔL、Wの値は小
さくなり、それに伴って、ソース−ドレイン間電圧Vl
cは低下する。そこで、LDD領域の長さΔLとソース
・ドレイン間電極Vlcとチャネル幅Wとを変化させた
TFTの特性を表2に示す。The meaning of equation (3) will be described. T
When the size of the FT is reduced, the values of ΔL and W are reduced, and accordingly, the source-drain voltage Vl
c decreases. Table 2 shows the characteristics of the TFT in which the length ΔL of the LDD region, the source-drain electrode Vlc, and the channel width W are changed.
【表2】 [Table 2]
【0183】表2に示すように、実験例1〜5、7(即
ち、前記(1)式を満たすもの)は、OFF電流を抑制
することができるが、実験例6(即ち、前記(3)式を
満たさないもの)は、OFF電流を抑制することができ
ない。As shown in Table 2, in Experimental Examples 1 to 5 and 7 (that is, those satisfying the expression (1)), the OFF current can be suppressed, but in Experimental Example 6 (that is, (3) ) That does not satisfy the expression cannot suppress the OFF current.
【0184】また、前記チャネル領域のチャネル幅をW
とした場合、LDD領域の長さΔLとチャネル領域のチ
ャネル幅Lとチャネル幅Wとの関係は、下記(4’)式
で表すことができる。 ΔL<3・(W/L)……(4’)The channel width of the channel region is W
In this case, the relationship between the length ΔL of the LDD region and the channel width L and channel width W of the channel region can be expressed by the following equation (4 ′). ΔL <3 · (W / L) (4 ′)
【0185】前記(4)式は、ON電流の制限を示すも
のであり、ON電流はW/Lに比例することにより導か
れる条件であり、ON電流の条件は、W/L=0.5で
ΔLが1.5μm以下で減少する実験結果より導かれた
ものである。そして、表1に示すように、前記(4)式
を満たす実験例1、3、4、6は、ON電流を確保する
ことができた。The above equation (4) shows the limitation of the ON current, which is a condition derived from the fact that the ON current is proportional to W / L. The condition of the ON current is W / L = 0.5. Is derived from the experimental result that ΔL decreases below 1.5 μm. Then, as shown in Table 1, in Experimental Examples 1, 3, 4, and 6 satisfying the above equation (4), the ON current could be secured.
【0186】尚、上記(4’)式よりもさらにON電流
を確保するための好ましい条件として、下記(4)式に
より、ON電流を確保することができる。 ΔL<1.5・(W/L)…(4)As a preferable condition for securing the ON current further than the above equation (4 '), the ON current can be secured by the following equation (4). ΔL <1.5 · (W / L) (4)
【0187】このように、薄膜トランジスタのOFF時
には、前記低濃度不純物領域がキャリアの枯渇する高抵
抗層となるためOFF電流の低減を図ることができる。
そして、前記(3)式より、LDD領域の長さの指針を
決めることができ、OFF電流低減のために必要以上に
LDD領域を確保する必要はなくなる。また、前記
(3)式は、更に(4)式を満たすことにより、薄膜ト
ランジスタのON時には、ゲート電極からの電界の作用
により、ゲート電極下の低濃度不純物領域はキャリアと
なる電子が蓄積して低抵抗領域となり、ON電流の減少
は起こらない。よって、(3)式および(4)式を満た
す薄膜トランジスタは、ON電流を十分確保すると共に
OFF電流を小さく押さえることが可能となる。尚、前
記チャネル幅は5μmで行っているが、チャネル領域の
チャネル幅Wを微細化し、2μm以下とする場合には、
特に、前記関係式(3)式、(4)式は薄膜トランジス
タを作製する上での有効な指針となる。As described above, when the thin film transistor is turned off, the low-concentration impurity region becomes a high-resistance layer in which carriers are depleted, so that the OFF current can be reduced.
Then, the guideline for the length of the LDD region can be determined from the above equation (3), and it is not necessary to secure the LDD region more than necessary to reduce the OFF current. In addition, when the above formula (3) further satisfies the formula (4), when the thin film transistor is turned on, electrons serving as carriers are accumulated in the low concentration impurity region below the gate electrode by the action of an electric field from the gate electrode. The region becomes a low resistance region, and the ON current does not decrease. Therefore, the thin-film transistor satisfying the expressions (3) and (4) can secure a sufficient ON current and can reduce the OFF current. Although the channel width is set to 5 μm, when the channel width W of the channel region is reduced to 2 μm or less,
In particular, the above-mentioned relational expressions (3) and (4) are effective guidelines in manufacturing a thin film transistor.
【0188】(実施の形態2−2)本実施の形態2−2で
は、前記実施の形態2−1の製造工程において、レジス
ト膜105bを形成する場合に、前記位置合わせマーク
を用いてLDD領域の長さを1μm以上1.5μm以下
とせずに、LDD領域の長さが1μm以上1.5μm以
下の条件を満たしているものを良品とする検査工程によ
って、LDD領域を前記範囲内とする薄膜トランジスタ
を得ることができる。従って、ON電流を十分確保する
と共にOFF電流を小さく押さえることが可能となる。
尚、本実施の形態2−2では、LDD領域を1μm以上
1.5μm以下に限定するものではなく、前記実施の形
態2−1で説明した(3)式、(4)式の範囲とするこ
とができる。(Embodiment 2-2) In Embodiment 2-2, when the resist film 105b is formed in the manufacturing process of Embodiment 2-1, the LDD region is formed by using the alignment mark. A thin film transistor in which the length of the LDD region is within the above-mentioned range by an inspection process in which the length of the LDD region satisfies the condition of 1 μm or more and 1.5 μm or less without setting the length of the LDD region to 1 μm or more and 1.5 μm or less Can be obtained. Therefore, it is possible to secure a sufficient ON current and to keep the OFF current small.
In the present embodiment 2-2, the LDD region is not limited to 1 μm or more and 1.5 μm or less, but falls within the range of the expressions (3) and (4) described in the embodiment 2-1. be able to.
【0189】(その他の事項)前記実施の形態2−1、2
−2では、1種類の濃度を有する低濃度不純物領域につ
いて説明したが、本発明はこれに限定されるものではな
く、濃度差が異なる複数の低濃度不純物領域を設けるよ
うにしてもよい。即ち、低濃度不純物領域を、チャネル
領域に向かうに連れて不純物濃度が段階的に低下してい
く複数の接合領域から構成することによって、多段階的
に不純物濃度を変化させることができるので、半導体層
での電界の集中をより緩和することができる。(Other Items) Embodiments 2-1 and 2
In -2, the low concentration impurity region having one type of concentration has been described, but the present invention is not limited to this, and a plurality of low concentration impurity regions having different concentration differences may be provided. That is, by forming the low-concentration impurity region from a plurality of junction regions in which the impurity concentration gradually decreases toward the channel region, the impurity concentration can be changed in multiple steps, so that the semiconductor The concentration of the electric field in the layer can be further reduced.
【0190】また、前記低濃度不純物領域はドレイン領
域とチャネル領域との間にのみ形成されても良く、この
ように構成することにより、OFF電流の低減等の効果
を奏すると共に、薄膜トランジスタの面積を小さくする
ことが可能となる。さらに、このような薄膜トランジス
タは液晶表示装置以外への適用も可能である。The low-concentration impurity region may be formed only between the drain region and the channel region. With such a configuration, the effect of reducing the OFF current and the like can be obtained, and the area of the thin film transistor can be reduced. It is possible to reduce the size. Further, such a thin film transistor can be applied to a device other than a liquid crystal display device.
【0191】また、C−MOSインバータ回路であっ
て、pチャネル薄膜トランジスタとnチャネル薄膜トラ
ンジスタのうち、少なくともnチャネル薄膜トランジス
タを、実施の形態2−1、2−2に係る薄膜トランジス
タで構成することもできる。In the C-MOS inverter circuit, at least the n-channel thin film transistor of the p-channel thin film transistor and the n-channel thin film transistor can be constituted by the thin film transistors according to the embodiments 2-1 and 2-2.
【0192】[0192]
【発明の効果】以上に説明したように、本発明の構成に
よれば、本発明の課題を十分に達成することができる。As described above, according to the structure of the present invention, the object of the present invention can be sufficiently achieved.
【0193】即ち、第1の発明群では、ON電流を十分
確保すると共に、光照射時の光伝導電流を小さく押さえ
ることが可能となり、消費電力が小さく、信頼性向上並
びに特性向上に対して、極めてその効果は大である。That is, in the first invention group, a sufficient ON current can be ensured, and the photoconductive current at the time of light irradiation can be kept small, so that the power consumption is small, and the reliability and the characteristics are improved. The effect is extremely large.
【0194】また、第2の発明群では、ON電流を十分
確保すると共に、OFF電流を小さく押さえることが可
能となり、消費電力が小さく、合わせて信頼性向上並び
に特性向上に対して、極めてその効果が大である薄膜ト
ランジスタを提供することができる。In the second invention group, the ON current can be sufficiently ensured and the OFF current can be suppressed to a small value, so that the power consumption is small. Can be provided.
【図1】TFTを構成するチャネル領域のチャネル幅W
と光伝導電流(OFF電流:I OFF)との関係、及びバ
ックライト輝度と光伝導電流との関係を示すグラフであ
る。FIG. 1 shows a channel width W of a channel region constituting a TFT.
And photoconductive current (OFF current: I OFF) And the relationship
5 is a graph showing the relationship between backlight brightness and photoconductive current.
You.
【図2】TFTをOFF状態にした場合の電界をシミュ
レーションした結果を示すグラフである。FIG. 2 is a graph showing a result of simulating an electric field when a TFT is turned off.
【図3】シミュレーションにより得られたシート抵抗と
空乏層幅との関係を示すグラフである。FIG. 3 is a graph showing the relationship between sheet resistance and depletion layer width obtained by simulation.
【図4】シミュレーション(W=4μmの場合)により
求められた空乏層幅と該空乏層幅に対応するシート抵抗
での光伝導電流との関係を測定した結果を示すグラフで
ある。FIG. 4 is a graph showing a measurement result of a relationship between a depletion layer width obtained by a simulation (when W = 4 μm) and a photoconductive current at a sheet resistance corresponding to the depletion layer width.
【図5】アクティブマトリックスの等価回路を示す図で
ある。FIG. 5 is a diagram showing an equivalent circuit of an active matrix.
【図6】画素電圧ロスのシュミレーション結果を示すグ
ラフである。FIG. 6 is a graph showing a simulation result of a pixel voltage loss.
【図7】本発明の実施の形態1−1に係る薄膜トランジ
スタを画素スイッチング素子として使用した液晶表示装
置の概略断面図である。FIG. 7 is a schematic cross-sectional view of a liquid crystal display device using the thin film transistor according to Embodiment 1-1 of the present invention as a pixel switching element.
【図8】本発明の実施の形態1−1に係る薄膜トランジ
スタの概略断面図である。て説明するための概略図であ
る。FIG. 8 is a schematic sectional view of a thin film transistor according to Embodiment 1-1 of the present invention. It is a schematic diagram for explaining.
【図9】図8の概略平面図である。FIG. 9 is a schematic plan view of FIG.
【図10】本発明の実施の形態1−1に係る薄膜トラン
ジスタの製造方法を示す概略断面図である。FIG. 10 is a schematic sectional view showing the method for manufacturing the thin film transistor according to Embodiment 1-1 of the present invention.
【図11】同じく薄膜トランジスタの製造方法を示す概
略断面図である。FIG. 11 is a schematic cross-sectional view showing a method for manufacturing a thin film transistor.
【図12】同じく薄膜トランジスタの製造方法を示すフ
ローチャートである。FIG. 12 is a flowchart showing a method for manufacturing a thin film transistor.
【図13】薄膜トランジスタの電圧/電流特性を示すグ
ラフである。FIG. 13 is a graph showing voltage / current characteristics of a thin film transistor.
【図14】OFF電流の基板面内のばらつきを示すグラ
フである。FIG. 14 is a graph showing a variation in an OFF current in a substrate surface.
【図15】n型領域の濃度をパラメータとした、薄膜ト
ランジスタのVg−Id特性をシミュレーションした結
果を示すグラフである。FIG. 15 is a graph showing a result of simulating the Vg-Id characteristics of a thin film transistor using the concentration of an n-type region as a parameter.
【図16】TFTをOFFした場合の電界をシミュレー
ションした結果を示すグラフである。FIG. 16 is a graph showing a result of simulating an electric field when a TFT is turned off.
【図17】本発明の実施の形態1−2に係る薄膜トラン
ジスタの製造方法を示す概略断面図である。FIG. 17 is a schematic sectional view showing the method for manufacturing the thin film transistor according to Embodiment 1-2 of the present invention.
【図18】同じく、薄膜トランジスタの製造方法を示す
概略断面図である。FIG. 18 is also a schematic sectional view showing the method for manufacturing the thin film transistor.
【図19】本発明の実施の形態1−3に係る薄膜トラン
ジスタを用いたC−MOSインバータの配線パターンを
示す平面図である。FIG. 19 is a plan view showing a wiring pattern of a C-MOS inverter using the thin film transistor according to Embodiment 1-3 of the present invention.
【図20】図19の等価回路図である。FIG. 20 is an equivalent circuit diagram of FIG. 19;
【図21】図19の矢視X−X’断面図である。21 is a sectional view taken along the line X-X 'of FIG.
【図22】C−MOSインバータにおけるon/off
時でのn−chトランジスタのバイアス状態における動
作ポイントを示すグラフである。FIG. 22 shows on / off in a C-MOS inverter.
7 is a graph showing operating points in a bias state of the n-ch transistor at the time.
【図23】シート抵抗をパラメータとしてLDD領域を
0.5μmから3μmまで変化させた場合のVg−Id
特性をシミュレーションした結果を示すグラフである。FIG. 23 shows Vg-Id when the LDD region is changed from 0.5 μm to 3 μm using sheet resistance as a parameter.
9 is a graph showing a result of simulating characteristics.
【図24】チャンネル領域とLDD領域において、TF
TをOFF状態にした場合(Vg=−10V、Vd=6
V時)の電界をシミュレーションした結果を示す。FIG. 24 shows TFs in a channel region and an LDD region.
When T is turned off (Vg = −10 V, Vd = 6
The result of simulating the electric field at V) is shown.
【図25】実際のLDD領域を持つTFTの、LDD領
域の長さ(ΔL)とOFF電流及びLDD領域の長さ
(ΔL)とON電流との関係を示すグラフである。FIG. 25 is a graph showing the relationship between the length (ΔL) of the LDD region and the OFF current and the length (ΔL) of the LDD region and the ON current of a TFT having an actual LDD region.
【図26】実施の形態2−1に係る薄膜トランジスタの
簡略化した断面図である。FIG. 26 is a simplified cross-sectional view of the thin film transistor according to Embodiment 2-1.
【図27】図26の概略平面図である。FIG. 27 is a schematic plan view of FIG. 26;
【図28】図28は本発明の実施の形態2−1に係る薄
膜トランジスタの製造方法を示す概略断面図である。FIG. 28 is a schematic sectional view showing the method for manufacturing the thin film transistor according to Embodiment 2-1 of the present invention.
【図29】本発明の実施の形態2−1に係る薄膜トラン
ジスタの製造方法を示す概略断面図である。FIG. 29 is a schematic cross-sectional view showing the method for manufacturing the thin film transistor according to Embodiment 2-1 of the present invention.
【図30】本発明の実施の形態2−1に係る薄膜トラン
ジスタの製造方法を示すフローチャートである。FIG. 30 is a flowchart showing a method for manufacturing a thin film transistor according to Embodiment 2-1 of the present invention.
【図31】LDD領域を形成する工程を説明する概略断
面工程図である。FIG. 31 is a schematic cross-sectional process drawing explaining a process of forming an LDD region;
【図32】フォトマスクと基板の斜視図である。FIG. 32 is a perspective view of a photomask and a substrate.
【図33】同じく平面図である。FIG. 33 is a plan view of the same.
【図34】LDD領域形成後の薄膜トランジスタの概略
断面図である。FIG. 34 is a schematic sectional view of a thin film transistor after an LDD region is formed.
【図35】実施の形態2−1に係る薄膜トランジスタの
電圧/電流特性を示すグラフである。FIG. 35 is a graph showing voltage / current characteristics of the thin film transistor according to Embodiment 2-1.
【図36】実施の形態2−1に係る薄膜トランジスタの
OFF電流の基板面内のばらつきを示すグラフである。FIG. 36 is a graph showing variation in the off-state current of the thin film transistor in the substrate surface according to Embodiment 2-1.
【図37】LDD領域の濃度をパラメータとした、TF
TのVg−Id特性をシミュレーションした結果を示す
グラフである。FIG. 37 shows TF obtained by using the concentration of the LDD region as a parameter.
6 is a graph showing a result of simulating the Vg-Id characteristic of T.
【図38】輝度傾斜とクロストークについて説明するた
めの概略図である。FIG. 38 is a schematic diagram for explaining a luminance gradient and crosstalk.
1:薄膜トランジスタ 2:ガラス基板 3:多結晶シリコン層 3a:ソース領域 3b:ドレイン領域 3c:チャネル領域 3d・3e:低濃度不純物領域(LDD領域:n−層) 4:ゲート絶縁層 5a:ゲート電極 5b:レジスト膜 6:層間絶縁層 7:ソース電極 8:ドレイン電極 9a・9b:コンタクトホール 15:a−Si層 16 多結晶シリコン層 17:金属層 18:フォトレジスト 22:ポリシリコン 23:酸化シリコン膜 24・24:コンタクトホール 25:ゲート電極 26:ゲート電極パターン 27:ドレイン電極 30:層間絶縁膜 31:ソース電極 32:ドレイン電極 50:液晶表示装置 51:液晶パネル部 52:バックライト部 53:偏光板 54b:ガラス基板 55:画素電極 56:配向膜 57:液晶層 58:共通電極 101:ガラス基板 ΔL:LDD領域の長さ L:チャネル領域の長さ W:チャネル領域の幅 101:薄膜トランジスタ 102:ガラス基板 103:多結晶シリコン層 103a:ソース領域 103b:ドレイン領域 103c:チャネル領域 103d・103e:低濃度不純物領域(LDD領域:
n−層) 104:ゲート絶縁層 105a:ゲート電極 105b:レジスト膜 106:層間絶縁層 107:ソース電極 108:ドレイン電極 109a・109b:コンタクトホール 115:a−Si層 117:金属層 118:フォトレジスト 122:nチャネルTFT 123:pチャネルTFT 124:多結晶シリコン層 125:ゲート電極 126:ソース電極 127:ドレイン電極 140:フォトマスク 141・142:位置合わせマーク1: thin film transistor 2: glass substrate 3: polycrystalline silicon layer 3a: source region 3b: drain region 3c: channel region 3d, 3e: low concentration impurity region (LDD region: n-layer) 4: gate insulating layer 5a: gate electrode 5b: resist film 6: interlayer insulating layer 7: source electrode 8: drain electrode 9a / 9b: contact hole 15: a-Si layer 16 polycrystalline silicon layer 17: metal layer 18: photoresist 22: polysilicon 23: silicon oxide Film 24/24: Contact hole 25: Gate electrode 26: Gate electrode pattern 27: Drain electrode 30: Interlayer insulating film 31: Source electrode 32: Drain electrode 50: Liquid crystal display 51: Liquid crystal panel 52: Backlight 53: Polarizing plate 54b: glass substrate 55: pixel electrode 56: alignment film 57: liquid crystal layer 8: Common electrode 101: Glass substrate ΔL: Length of LDD region L: Length of channel region W: Width of channel region 101: Thin film transistor 102: Glass substrate 103: Polycrystalline silicon layer 103a: Source region 103b: Drain region 103c : Channel regions 103d and 103e: low concentration impurity regions (LDD regions:
n-layer) 104: gate insulating layer 105a: gate electrode 105b: resist film 106: interlayer insulating layer 107: source electrode 108: drain electrode 109a / 109b: contact hole 115: a-Si layer 117: metal layer 118: photoresist 122: n-channel TFT 123: p-channel TFT 124: polycrystalline silicon layer 125: gate electrode 126: source electrode 127: drain electrode 140: photomask 141/142: alignment mark
───────────────────────────────────────────────────── フロントページの続き (72)発明者 岡田 隆史 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 (72)発明者 山野 敦浩 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 Fターム(参考) 2H091 FA41Z GA02 GA13 LA16 2H092 JA24 JA32 JA49 JB31 KA05 MA05 MA08 MA13 MA17 MA24 MA27 MA30 NA21 PA13 5F110 AA06 BB02 BB04 CC02 DD02 EE03 EE34 FF02 GG02 GG13 GG25 GG28 GG29 GG43 GG45 GG47 HJ01 HJ12 HL03 HM05 HM15 NN02 NN23 PP03 PP04 PP35 QQ11 ──────────────────────────────────────────────────続 き Continued on the front page (72) Inventor Takashi Okada 1006 Kadoma Kadoma, Kadoma City, Osaka Prefecture Inside Matsushita Electric Industrial Co., Ltd. Terms (Reference) 2H091 FA41Z GA02 GA13 LA16 2H092 JA24 JA32 JA49 JB31 KA05 MA05 MA08 MA13 MA17 MA24 MA27 MA30 NA21 PA13 5F110 AA06 BB02 BB04 CC02 DD02 EE03 EE34 FF02 GG02 GG13 GG25 GG12 GG23 GG23 GG23 GG23 GG43 GG43 GG23 GG43 GG43 GG43 GG01 PP35 QQ11
Claims (18)
に配置されたソース領域およびドレイン領域とが形成さ
れた多結晶シリコン半導体層を有し、 前記チャネル領域と前記ドレイン領域との間には空乏層
が形成され、 該空乏層の幅と前記チャネル領域に光が照射された場合
に発生する光伝導電流とは比例関係を有し、前記光伝導
電流を所定許容値内とするために、空乏層の幅を前記比
例関係に基づいて求めた値以下とした構成であることを
特徴とする薄膜トランジスタ。A polycrystalline silicon semiconductor layer having a channel region and a source region and a drain region disposed on both sides of the channel region, wherein a depletion is provided between the channel region and the drain region A layer is formed, and the width of the depletion layer and the photoconductive current generated when the channel region is irradiated with light have a proportional relationship, and in order to keep the photoconductive current within a predetermined allowable value, depletion is caused. A thin film transistor having a structure in which a width of a layer is equal to or less than a value obtained based on the proportional relationship.
Ω/□)、前記チャネル領域のチャネル幅をW(μm)
とした場合、式(1)の関係を満たすことを特徴とする
請求項1に記載の薄膜トランジスタ。 (R+30)・W<A …(1)2. The sheet resistance of the drain region is R (k
Ω / □), and the channel width of the channel region is W (μm).
2. The thin film transistor according to claim 1, wherein the relationship of Expression (1) is satisfied. (R + 30) · W <A … (1)
Ω/□)、前記チャネル領域のチャネル幅をW(μm)
とした場合、式(2)の関係を満たすことを特徴とする
請求項2に記載の薄膜トランジスタ。 (R+30)・W<1×103 …(2)3. The sheet resistance of the drain region is R (k
Ω / □), and the channel width of the channel region is W (μm).
3. The thin film transistor according to claim 2, wherein the relationship of Expression (2) is satisfied. (R + 30) · W <1 × 10 3 (2)
m以下であることを特徴とする請求項3に記載の薄膜ト
ランジスタ。4. A channel width W of said channel region is 2 μm.
4. The thin film transistor according to claim 3, wherein m is equal to or less than m.
Ω/□以上、100kΩ/□以下であることを特徴とす
る請求項3または請求項4に記載の薄膜トランジスタ。5. A sheet resistance of the drain region is 20 k.
The thin film transistor according to claim 3, wherein the resistance is not less than Ω / □ and not more than 100 kΩ / □.
にソース領域およびドレイン領域とが配置された多結晶
シリコン半導体層を有し、液晶表示装置にスイッチング
素子として備えられる薄膜トランジスタであって、 前記液晶表示装置を構成するバックライトの輝度を20
00(cd/m2)以上とする場合、前記ソース領域と
前記チャネル領域との間、または前記ドレイン領域と前
記チャネル領域との間の少なくともいずれか一方に、不
純物濃度がソース領域およびドレイン領域よりも低い低
濃度不純物領域が形成され、該低濃度不純物領域の長さ
ΔLは、1.0μm以下であることを特徴とする薄膜ト
ランジスタ。6. A thin film transistor provided as a switching element in a liquid crystal display device, comprising: a channel region; and a polycrystalline silicon semiconductor layer in which a source region and a drain region are arranged on both sides of the channel region. The brightness of the backlight constituting the display device is set to 20.
In the case where the impurity concentration is not less than 00 (cd / m 2 ), the impurity concentration is at least one of between the source region and the channel region or between the drain region and the channel region. A thin film transistor, wherein a low-concentration impurity region having a very low concentration is formed, and a length ΔL of the low-concentration impurity region is 1.0 μm or less.
配置されたソース領域およびドレイン領域とが形成さ
れ、前記ソース領域とチャネル領域との間、またはドレ
イン領域とチャネル領域との間の少なくともいずれか一
方に、不純物濃度がソース領域およびドレイン領域より
も低い低濃度不純物領域が形成された多結晶シリコン半
導体層を有する薄膜トランジスタであって、 前記低濃度不純物領域の長さをΔL(μm)、ソース−
ドレイン間電圧をVlc(V)、前記チャネル領域のチ
ャネル幅をW(μm)とした場合、式(3)の関係を満
たすことを特徴とする薄膜トランジスタ。 ΔL>(W・Vlc)/36…(3)7. A channel region, and a source region and a drain region disposed on both sides of the channel region are formed, and at least one of between the source region and the channel region or between the drain region and the channel region. On the other hand, a thin film transistor having a polycrystalline silicon semiconductor layer in which a low concentration impurity region having an impurity concentration lower than that of a source region and a drain region is formed, wherein the length of the low concentration impurity region is ΔL (μm),
A thin film transistor which satisfies the relationship of Expression (3) when a drain-to-drain voltage is Vlc (V) and a channel width of the channel region is W (μm). ΔL> (W · Vlc) / 36 (3)
m)とした場合、式(4)の関係を満たすことを特徴と
する請求項7に記載の薄膜トランジスタ。 ΔL<1.5・(W/L)…(4)8. The channel length of the channel region is L (μ
8. The thin film transistor according to claim 7, wherein when m), the relationship of Expression (4) is satisfied. ΔL <1.5 · (W / L) (4)
m)が2μm以下であることを特徴とする請求項8に記
載の薄膜トランジスタ。9. A channel width W (μ) of the channel region.
9. The thin film transistor according to claim 8, wherein m) is 2 μm or less.
20kΩ/□以上、100kΩ/□以下であることを特
徴とする請求項8または請求項9に記載の薄膜トランジ
スタ。10. The thin film transistor according to claim 8, wherein the low-concentration impurity region has a sheet resistance of 20 kΩ / □ or more and 100 kΩ / □ or less.
域とチャネル領域との間にのみ形成されていることを特
徴とする請求項10に記載の薄膜トランジスタ。11. The thin film transistor according to claim 10, wherein the low concentration impurity region is formed only between the drain region and the channel region.
スイッチング素子として備えた液晶パネル部と、 前記液晶パネル部に裏面側より光を供給するバックライ
ト部と、を備えた液晶表示装置であって、 前記ドレイン領域のシート抵抗をR(kΩ/□)、前記
バックライト部の輝度をB(cd/m2)、前記チャネ
ル領域のチャネル幅をW(μm)とした場合、式(5)
の関係を満たすことを特徴とする液晶表示装置。 (R+30)・B・W<C …(5)12. A liquid crystal display device comprising: a liquid crystal panel unit including the thin film transistor according to claim 1 as a switching element; and a backlight unit that supplies light to the liquid crystal panel unit from a back surface side. When the sheet resistance of the drain region is R (kΩ / □), the luminance of the backlight portion is B (cd / m 2 ), and the channel width of the channel region is W (μm), the following equation (5) is used.
A liquid crystal display device characterized by satisfying the following relationship: (R + 30) ・ B ・ W <C … (5)
(kΩ/□)、前記バックライト部の輝度をB(cd/
m2)、前記チャネル領域のチャネル幅をW(μm)と
した場合、式(6)の関係を満たすことを特徴とする請
求項12に記載の液晶表示装置。 (R+30)・B・W<1×106 …(6)13. The sheet resistance of the drain region is set to R
(KΩ / □), and the brightness of the backlight portion is represented by B (cd /
13. The liquid crystal display device according to claim 12, wherein, when m 2 ) and the channel width of the channel region is W (μm), the relationship of Expression (6) is satisfied. (R + 30) · B · W <1 × 10 6 (6)
された画素電極上層に発光層を有し、該発光層上層に対
向電極が形成されたEL装置であって、前記薄膜トラン
ジスタは、請求項1に記載の薄膜トランジスタであり、
該薄膜トランジスタのチャネル領域に照射される光強度
をB(cd/m2)とした場合、式(5)の関係を満た
すことを特徴とするEL装置。 (R+30)・B・W<C …(5)14. An EL device having a light emitting layer on a pixel electrode formed on a substrate having a thin film transistor and a counter electrode formed on the light emitting layer, wherein the thin film transistor is a thin film transistor according to claim 1. A thin film transistor,
An EL device, which satisfies the relationship of Expression (5) when the light intensity applied to the channel region of the thin film transistor is B (cd / m 2 ). (R + 30) ・ B ・ W <C … (5)
(kΩ/□)、前記チャネル領域に照射される光強度を
B(cd/m2)、前記チャネル領域のチャネル幅をW
(μm)とした場合、式(6)の関係を満たすことを特
徴とする請求項14に記載のEL表示装置。 (R+30)・B・W<1×106 …(6)15. The sheet resistance of the drain region is R
(KΩ / □), the light intensity applied to the channel region is B (cd / m 2 ), and the channel width of the channel region is W
15. The EL display device according to claim 14, wherein the relationship of Expression (6) is satisfied when (μm) is set. (R + 30) · B · W <1 × 10 6 (6)
層を形成する多結晶シリコン半導体層形成工程と、 前記多結晶シリコン半導体層上にゲート絶縁膜を形成す
るゲート絶縁膜形成工程と、 前記ゲート絶縁膜上にゲート電極をパターン状に形成す
るゲート電極形成工程と、 前記ゲート電極の側面を酸化し、該ゲート電極の側面を
覆う金属酸化膜を形成する陽極酸化工程と、 前記多結晶シリコン半導体層に前記ゲート電極をマスク
として不純物をドープする不純物ドープ工程と、 を有する薄膜トランジスタの製造方法であって、 前記陽極酸化工程において形成される金属酸化膜の膜厚
を制御して、前記不純物ドープ工程において形成される
低濃度不純物領域の長さΔLを1.0μm以下とするこ
とを特徴とする薄膜トランジスタの製造方法。16. A polycrystalline silicon semiconductor layer forming step of forming a polycrystalline silicon semiconductor layer on an insulating substrate; a gate insulating film forming step of forming a gate insulating film on the polycrystalline silicon semiconductor layer; A gate electrode forming step of forming a gate electrode in a pattern on an insulating film; an oxidizing step of oxidizing a side surface of the gate electrode to form a metal oxide film covering the side surface of the gate electrode; An impurity doping step of doping the layer with an impurity using the gate electrode as a mask, comprising: controlling the thickness of a metal oxide film formed in the anodic oxidation step; Characterized in that the length ΔL of the low concentration impurity region formed in step (a) is 1.0 μm or less.
層を形成する多結晶シリコン半導体層形成工程と、 前記多結晶シリコン半導体層上にゲート絶縁膜を形成す
るゲート絶縁膜形成工程と、 前記ゲート絶縁膜上にゲート電極をパターン状に形成す
るゲート電極形成工程と、 前記多結晶シリコン半導体層に前記ゲート電極をマスク
として不純物をドープする第1の不純物ドープ工程と、 前記第1の不純物ドープ工程により、不純物がドープさ
れた半導体領域上に遮蔽膜を形成し、該遮蔽膜を異方性
エッチングによりパターン状に形成する遮蔽膜形成工程
と、 前記多結晶シリコン半導体層に前記遮蔽膜をマスクとし
て不純物をドープして、遮蔽膜の下部領域とそれ以外の
領域で不純物濃度差が存在するようにして、ソース領域
とチャネル領域との間、またはドレイン領域とチャネル
領域との間の少なくともいずれか一方に、不純物濃度が
ソース領域及びドレイン領域よりも低い低濃度不純物領
域を形成し、該低濃度不純物領域の長さを1.0μm以
下とする第2の不純物ドープ工程と、を有することを特
徴とする薄膜トランジスタの製造方法。17. A polycrystalline silicon semiconductor layer forming step of forming a polycrystalline silicon semiconductor layer on an insulating substrate; a gate insulating film forming step of forming a gate insulating film on the polycrystalline silicon semiconductor layer; A gate electrode forming step of forming a gate electrode in a pattern on an insulating film; a first impurity doping step of doping the polycrystalline silicon semiconductor layer with an impurity using the gate electrode as a mask; and a first impurity doping step Forming a shielding film on a semiconductor region doped with impurities, and forming the shielding film in a pattern by anisotropic etching; and using the shielding film as a mask in the polycrystalline silicon semiconductor layer. The source region and the channel region are doped by doping impurities so that a difference in impurity concentration exists between the lower region of the shielding film and the other region. A low-concentration impurity region having an impurity concentration lower than that of the source region and the drain region in at least one of the region and the drain region and the channel region. A method for manufacturing a thin film transistor, comprising: a second impurity doping step described below.
1.0μm以下のものを良品とする検査工程を含むこと
を特徴とする請求項17に記載の薄膜トランジスタの製
造方法。18. The method of manufacturing a thin film transistor according to claim 17, further comprising an inspection step of determining a low-concentration impurity region having a length ΔL of 1.0 μm or less as a non-defective product.
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