JP2002077173A - 送信装置および方法、並びにプログラム格納媒体 - Google Patents
送信装置および方法、並びにプログラム格納媒体Info
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N21/00—Selective content distribution, e.g. interactive television or video on demand [VOD]
- H04N21/40—Client devices specifically adapted for the reception of or interaction with content, e.g. set-top-box [STB]; Operations thereof
- H04N21/43—Processing of content or additional data, e.g. demultiplexing additional data from a digital video stream; Elementary client operations, e.g. monitoring of home network or synchronising decoder's clock; Client middleware
- H04N21/436—Interfacing a local distribution network, e.g. communicating with another STB or one or more peripheral devices inside the home
- H04N21/4363—Adapting the video stream to a specific local network, e.g. a Bluetooth® network
- H04N21/43632—Adapting the video stream to a specific local network, e.g. a Bluetooth® network involving a wired protocol, e.g. IEEE 1394
-
- G—PHYSICS
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Abstract
(57)【要約】
【課題】 より少ないリソースでパケットを送信する。
【解決手段】 CPU１０１は、メインメモリ１０４への
アイソクロナスパケットの記憶を制御する。CPU１０１
は、アイソクロナスパケットの大きさが同一となるよう
に、受信側で無視されるNullPacketをアイソクロナスパ
ケットに挿入する。1394DMAコントローラ１０５は、Nul
lPacketが挿入され同一の大きさとされた、記憶されて
いるアイソクロナスパケットの1394バスを介した送信を
制御する。
アイソクロナスパケットの記憶を制御する。CPU１０１
は、アイソクロナスパケットの大きさが同一となるよう
に、受信側で無視されるNullPacketをアイソクロナスパ
ケットに挿入する。1394DMAコントローラ１０５は、Nul
lPacketが挿入され同一の大きさとされた、記憶されて
いるアイソクロナスパケットの1394バスを介した送信を
制御する。
Description
【０００１】
【発明の属する技術分野】本発明は、送信装置および方
法、並びにプログラム格納媒体に関し、特に、パケット
を伝送してデータを送信する送信装置および方法、並び
にプログラム格納媒体に関する。
法、並びにプログラム格納媒体に関し、特に、パケット
を伝送してデータを送信する送信装置および方法、並び
にプログラム格納媒体に関する。
【０００２】
【従来の技術】IEEE（Institute of Electrical and El
ectronic Engineers）1394の規格に基づくバス（以下、
1394バスと称する）を介して、アイソクロナス伝送によ
りデータを送信する送信装置において、MPEG（Moving P
icture Experts Group）2-TS（Transport Stream）デー
タを送信するとき、専用に設けられているCPU（Central
Processing Unit）が1394バスのサイクルタイム値など
を監視し、送信するデータのサイズなどを制御してい
る。
ectronic Engineers）1394の規格に基づくバス（以下、
1394バスと称する）を介して、アイソクロナス伝送によ
りデータを送信する送信装置において、MPEG（Moving P
icture Experts Group）2-TS（Transport Stream）デー
タを送信するとき、専用に設けられているCPU（Central
Processing Unit）が1394バスのサイクルタイム値など
を監視し、送信するデータのサイズなどを制御してい
る。
【０００３】1394インタフェースが設けられたパーソナ
ルコンピュータなどにおいて、安価に構成しなければな
らないので、このような1394インタフェースは、専用の
CPUを有せず、汎用の1394DMA（Direct Memory Access）
コントローラにより、サイズなどが制御されたパケット
を1394バスに送信しなければならない。
ルコンピュータなどにおいて、安価に構成しなければな
らないので、このような1394インタフェースは、専用の
CPUを有せず、汎用の1394DMA（Direct Memory Access）
コントローラにより、サイズなどが制御されたパケット
を1394バスに送信しなければならない。
【０００４】図１は、従来の、1394DMAコントローラに
より、1394バスを介して、アイソクロナス伝送によりデ
ータを送信する送信装置の構成を示すブロック図であ
る。
より、1394バスを介して、アイソクロナス伝送によりデ
ータを送信する送信装置の構成を示すブロック図であ
る。
【０００５】CPU１は、IDE（Integrated Drive Electro
nics）コントローラ３を制御し、MPEG2-TSデータ（以
下、TSP（Transport Stream Packet）とも称する）をス
トレージデバイス２から読み出させて、読み出したMPEG
2-TSデータを、CIP（Common Isochronous Packet）、お
よびSPH（Souce Packet Header）と共に、アイソクロナ
スパケットとしてメインメモリ４に格納させる。
nics）コントローラ３を制御し、MPEG2-TSデータ（以
下、TSP（Transport Stream Packet）とも称する）をス
トレージデバイス２から読み出させて、読み出したMPEG
2-TSデータを、CIP（Common Isochronous Packet）、お
よびSPH（Souce Packet Header）と共に、アイソクロナ
スパケットとしてメインメモリ４に格納させる。
【０００６】CPU１は、TSPを格納するアイソクロナスパ
ケットの構成を示す送信パターンの記述をメインメモリ
４に記憶させる。
ケットの構成を示す送信パターンの記述をメインメモリ
４に記憶させる。
【０００７】図２は、従来の送信装置により送信される
アイソクロナスパケットを説明する図である。1394バス
上をアイソクロナス伝送されるアイソクロナスパケット
は、CIP、SPH、およびTSPが、適宜、組み合わされて構
成される。
アイソクロナスパケットを説明する図である。1394バス
上をアイソクロナス伝送されるアイソクロナスパケット
は、CIP、SPH、およびTSPが、適宜、組み合わされて構
成される。
【０００８】図２に示すサイクルタイムｎ（1394バス上
の１つのアイソクロナス伝送のサイクルに対応する）に
おけるアイソクロナスパケットは、１つのCIP，１つのS
PH、および１つのTSPで構成される。図２に示すサイク
ルタイムｎ＋１におけるアイソクロナスパケットは、１
つのCIPのみで構成される。
の１つのアイソクロナス伝送のサイクルに対応する）に
おけるアイソクロナスパケットは、１つのCIP，１つのS
PH、および１つのTSPで構成される。図２に示すサイク
ルタイムｎ＋１におけるアイソクロナスパケットは、１
つのCIPのみで構成される。
【０００９】また、図２に示すサイクルタイムｎ＋３に
おけるアイソクロナスパケットは、１つのCIP、２つのS
PH、および２つのTSPで構成される。
おけるアイソクロナスパケットは、１つのCIP、２つのS
PH、および２つのTSPで構成される。
【００１０】図２に示すアイソクロナスパケットに対応
して実行される、1394バス上のアイソクロナスパケット
の送信のタイミングを示すタイムチャートを図３に示
す。
して実行される、1394バス上のアイソクロナスパケット
の送信のタイミングを示すタイムチャートを図３に示
す。
【００１１】このように、1394バス上のアイソクロナス
伝送の各サイクルにおいて送信されるアイソクロナスパ
ケットのサイズが同じとは限らない。アイソクロナスパ
ケットの構成を示す送信パターンは、メインメモリ４の
送信パターン記述メモリの領域に格納される。
伝送の各サイクルにおいて送信されるアイソクロナスパ
ケットのサイズが同じとは限らない。アイソクロナスパ
ケットの構成を示す送信パターンは、メインメモリ４の
送信パターン記述メモリの領域に格納される。
【００１２】CPU１は、1394DMAコントローラ５に、メイ
ンメモリ４の送信パターン記述メモリの領域に格納され
ている送信パターンに基づいて、メインメモリ４に格納
されているアイソクロナスパケットを1394バスを介して
送信させる。
ンメモリ４の送信パターン記述メモリの領域に格納され
ている送信パターンに基づいて、メインメモリ４に格納
されているアイソクロナスパケットを1394バスを介して
送信させる。
【００１３】IDEコントローラ３は、ストレージデバイ
ス２のデータの記録または読み出しを制御し、CPU１ま
たは1394DMAコントローラ５から供給されたデータをス
トレージデバイス２に記録させ、ストレージデバイス２
から読み出したデータを、CPU１、またはメインメモリ
４に供給する。
ス２のデータの記録または読み出しを制御し、CPU１ま
たは1394DMAコントローラ５から供給されたデータをス
トレージデバイス２に記録させ、ストレージデバイス２
から読み出したデータを、CPU１、またはメインメモリ
４に供給する。
【００１４】メインメモリ４には、送信パターン記述メ
モリの領域、および送信バッファの領域が確保される。
モリの領域、および送信バッファの領域が確保される。
【００１５】1394DMAコントローラ５は、メインメモリ
４の送信パターン記述メモリの領域に記憶されている送
信パターンに基づいて、メインメモリ４の送信バッファ
に格納されているアイソクロナスパケットを、1394バス
のアイソクロナス伝送のサイクルに対応してDMA転送し
（読み出して）、1394バス上をアイソクロナスパケット
として伝送する。
４の送信パターン記述メモリの領域に記憶されている送
信パターンに基づいて、メインメモリ４の送信バッファ
に格納されているアイソクロナスパケットを、1394バス
のアイソクロナス伝送のサイクルに対応してDMA転送し
（読み出して）、1394バス上をアイソクロナスパケット
として伝送する。
【００１６】次に、図４のフローチャートを参照して、
CPU１による伝送の処理を説明する。
CPU１による伝送の処理を説明する。
【００１７】ステップＳ１１において、CPU１は、IDEコ
ントローラ３に、MPEG2-TSデータをストレージデバイス
２から、メインメモリ４の送信バッファに読み込ませ
る。メインメモリ４の送信バッファに読み込まれたMPEG
2-TSデータは、アイソクロナスパケットとされる。
ントローラ３に、MPEG2-TSデータをストレージデバイス
２から、メインメモリ４の送信バッファに読み込ませ
る。メインメモリ４の送信バッファに読み込まれたMPEG
2-TSデータは、アイソクロナスパケットとされる。
【００１８】ステップＳ１２において、CPU１は、送信
バッファ上にあるアイソクロナスパケットの長さを調べ
て、送信パターン記述メモリに各アイソクロナスサイク
ルで伝送されるアイソクロナスパケットの長さを記述す
る。
バッファ上にあるアイソクロナスパケットの長さを調べ
て、送信パターン記述メモリに各アイソクロナスサイク
ルで伝送されるアイソクロナスパケットの長さを記述す
る。
【００１９】ステップＳ１３において、CPU１は、送信
バッファに格納されている総てのアイソクロナスパケッ
トについて記述したか否かを判定し、送信バッファに格
納されている総てのアイソクロナスパケットについて記
述していないと判定された場合、ステップＳ１２に戻
り、アイソクロナスパケットの長さの記述の処理を繰り
返す。
バッファに格納されている総てのアイソクロナスパケッ
トについて記述したか否かを判定し、送信バッファに格
納されている総てのアイソクロナスパケットについて記
述していないと判定された場合、ステップＳ１２に戻
り、アイソクロナスパケットの長さの記述の処理を繰り
返す。
【００２０】ステップＳ１３において、送信バッファに
格納されている総てのアイソクロナスパケットについて
記述したと判定された場合、ステップＳ１４に進み、CP
U１は、送信パターン記述メモリの内容に従って、アイ
ソクロナス伝送を行うように、1394DMAコントローラ５
に指令し、処理は終了する。
格納されている総てのアイソクロナスパケットについて
記述したと判定された場合、ステップＳ１４に進み、CP
U１は、送信パターン記述メモリの内容に従って、アイ
ソクロナス伝送を行うように、1394DMAコントローラ５
に指令し、処理は終了する。
【００２１】
【発明が解決しようとする課題】しかしながら、総ての
アイソクロナスパケットについて送信パターンを記述す
る処理は、送信するアイソクロナスパケットを格納する
ための大量のメモリ容量を必要とし、同時に、アイソク
ロナスパケットの長さを調べなければならないので大き
な演算負荷を発生するという問題点があった。
アイソクロナスパケットについて送信パターンを記述す
る処理は、送信するアイソクロナスパケットを格納する
ための大量のメモリ容量を必要とし、同時に、アイソク
ロナスパケットの長さを調べなければならないので大き
な演算負荷を発生するという問題点があった。
【００２２】本発明はこのような状況に鑑みてなされた
ものであり、より少ないリソースでパケットを送信する
ことができるようにすることを目的とする。
ものであり、より少ないリソースでパケットを送信する
ことができるようにすることを目的とする。
【００２３】
【課題を解決するための手段】請求項１に記載の送信装
置は、第２のパケットの記憶を制御する記憶制御手段
と、第２のパケットの大きさが同一となるように、受信
側で無視される第３のパケットを第２のパケットに挿入
する挿入手段と、第３のパケットが挿入され同一の大き
さとされた、記憶されている第２のパケットの送信を制
御する送信制御手段とを含むことを特徴とする。
置は、第２のパケットの記憶を制御する記憶制御手段
と、第２のパケットの大きさが同一となるように、受信
側で無視される第３のパケットを第２のパケットに挿入
する挿入手段と、第３のパケットが挿入され同一の大き
さとされた、記憶されている第２のパケットの送信を制
御する送信制御手段とを含むことを特徴とする。
【００２４】送信制御手段は、MPEG2-TSである第１のパ
ケットを格納するアイソクロナスパケットである第２の
パケットの、IEEE1394の規格に基づくバスを介する送信
を制御するようにすることができる。
ケットを格納するアイソクロナスパケットである第２の
パケットの、IEEE1394の規格に基づくバスを介する送信
を制御するようにすることができる。
【００２５】請求項３に記載の送信方法は、第２のパケ
ットの記憶を制御する記憶制御ステップと、第２のパケ
ットの大きさが同一となるように、受信側で無視される
第３のパケットを第２のパケットに挿入する挿入ステッ
プと、第３のパケットが挿入され同一の大きさとされ
た、記憶されている第２のパケットの送信を制御する送
信制御ステップとを含むことを特徴とする。
ットの記憶を制御する記憶制御ステップと、第２のパケ
ットの大きさが同一となるように、受信側で無視される
第３のパケットを第２のパケットに挿入する挿入ステッ
プと、第３のパケットが挿入され同一の大きさとされ
た、記憶されている第２のパケットの送信を制御する送
信制御ステップとを含むことを特徴とする。
【００２６】請求項４に記載のプログラム格納媒体のプ
ログラムは、第２のパケットの記憶を制御する記憶制御
ステップと、第２のパケットの大きさが同一となるよう
に、受信側で無視される第３のパケットを第２のパケッ
トに挿入する挿入ステップと、第３のパケットが挿入さ
れ同一の大きさとされた、記憶されている第２のパケッ
トの送信を制御する送信制御ステップとを含むことを特
徴とする。
ログラムは、第２のパケットの記憶を制御する記憶制御
ステップと、第２のパケットの大きさが同一となるよう
に、受信側で無視される第３のパケットを第２のパケッ
トに挿入する挿入ステップと、第３のパケットが挿入さ
れ同一の大きさとされた、記憶されている第２のパケッ
トの送信を制御する送信制御ステップとを含むことを特
徴とする。
【００２７】請求項１に記載の送信装置、請求項３に記
載の送信方法、および請求項４に記載のプログラム格納
媒体においては、第２のパケットの記憶が制御され、第
２のパケットの大きさが同一となるように、受信側で無
視される第３のパケットが第２のパケットに挿入され、
第３のパケットが挿入され同一の大きさとされた、記憶
されている第２のパケットの送信が制御される。
載の送信方法、および請求項４に記載のプログラム格納
媒体においては、第２のパケットの記憶が制御され、第
２のパケットの大きさが同一となるように、受信側で無
視される第３のパケットが第２のパケットに挿入され、
第３のパケットが挿入され同一の大きさとされた、記憶
されている第２のパケットの送信が制御される。
【００２８】
【発明の実施の形態】図５は、1394バスを介して、アイ
ソクロナス伝送によりデータを送信する、本発明に係る
送信装置の一実施の形態の構成を示すブロック図であ
る。
ソクロナス伝送によりデータを送信する、本発明に係る
送信装置の一実施の形態の構成を示すブロック図であ
る。
【００２９】CPU１０１は、送信装置全体を制御すると
共に、送信プログラムを実行して、IDEコントローラ１
０３を制御し、MPEG2-TSデータをストレージデバイス１
０２から読み出させて、読み出したMPEG2-TSデータをTS
Pとして、CIP、SPH、およびNullPacketと共に、アイソ
クロナスパケットとしてメインメモリ１０４の送信バッ
ファに格納させる。
共に、送信プログラムを実行して、IDEコントローラ１
０３を制御し、MPEG2-TSデータをストレージデバイス１
０２から読み出させて、読み出したMPEG2-TSデータをTS
Pとして、CIP、SPH、およびNullPacketと共に、アイソ
クロナスパケットとしてメインメモリ１０４の送信バッ
ファに格納させる。
【００３０】図６は、メインメモリ１０４の送信バッフ
ァに格納されるアイソクロナスパケットを説明する図で
ある。メインメモリ１０４の送信バッファに格納される
アイソクロナスパケットは、CIP、SPH、TSP、およびNul
lPacketが、適宜、組み合わされて構成される。
ァに格納されるアイソクロナスパケットを説明する図で
ある。メインメモリ１０４の送信バッファに格納される
アイソクロナスパケットは、CIP、SPH、TSP、およびNul
lPacketが、適宜、組み合わされて構成される。
【００３１】メインメモリ１０４の送信バッファに格納
されるアイソクロナスパケットは、１つのCIP、１つのS
PH、１つのNullPacket、１つのSPH、および１つのNullP
acketから構成されるか、１つのCIP、１つのSPH、１つ
のTSP、１つのSPH、および１つのNullPacketから構成さ
れるか、または１つのCIP、１つのSPH、１つのTSP、１
つのSPH、および１つのTSPから構成される。
されるアイソクロナスパケットは、１つのCIP、１つのS
PH、１つのNullPacket、１つのSPH、および１つのNullP
acketから構成されるか、１つのCIP、１つのSPH、１つ
のTSP、１つのSPH、および１つのNullPacketから構成さ
れるか、または１つのCIP、１つのSPH、１つのTSP、１
つのSPH、および１つのTSPから構成される。
【００３２】CIPが８バイトで構成され、SPHが４バイト
で構成され、TSPが１８８バイトで構成され、NullPacke
tが１８８バイトで構成されるので、メインメモリ１０
４の送信バッファに格納されるアイソクロナスパケット
は、常に、３９２バイトとされる。
で構成され、TSPが１８８バイトで構成され、NullPacke
tが１８８バイトで構成されるので、メインメモリ１０
４の送信バッファに格納されるアイソクロナスパケット
は、常に、３９２バイトとされる。
【００３３】図７は、NullPacketの構造を説明する図で
ある。NullPacketは、sync_byte,transport_error_indi
cator、およびPIDなどから構成され、復号に際し、無視
されるMPEG2-TSデータである。
ある。NullPacketは、sync_byte,transport_error_indi
cator、およびPIDなどから構成され、復号に際し、無視
されるMPEG2-TSデータである。
【００３４】TSPを受信した受信装置は、TSPに含まれる
PIDを抽出し、PIDが0x1fffであるとき、そのTSPがNullP
acketであると判定し、NullPacketであるTSPを捨て、PI
Dが0x1fffでないとき、そのTSPに格納されているデータ
を利用する。
PIDを抽出し、PIDが0x1fffであるとき、そのTSPがNullP
acketであると判定し、NullPacketであるTSPを捨て、PI
Dが0x1fffでないとき、そのTSPに格納されているデータ
を利用する。
【００３５】本発明に係る送信装置による、1394バス上
のアイソクロナスパケットの送信のタイミングを示すタ
イムチャートを図８に示す。
のアイソクロナスパケットの送信のタイミングを示すタ
イムチャートを図８に示す。
【００３６】このように、1394バス上のアイソクロナス
伝送の各サイクルにおいて送信されるアイソクロナスパ
ケットは、同一のサイズである３９２バイトとされる。
1394バスのアイソクロナス伝送に使用される帯域（Isoc
hronous Bandwith Resouce）は、アイソクロナス伝送に
おいて送信されるアイソクロナスパケットの最大サイズ
に対応して確保されるので、アイソクロナスパケットに
NullPacketが格納されても、アイソクロナス伝送に使用
される帯域が無駄に消費されることはない。
伝送の各サイクルにおいて送信されるアイソクロナスパ
ケットは、同一のサイズである３９２バイトとされる。
1394バスのアイソクロナス伝送に使用される帯域（Isoc
hronous Bandwith Resouce）は、アイソクロナス伝送に
おいて送信されるアイソクロナスパケットの最大サイズ
に対応して確保されるので、アイソクロナスパケットに
NullPacketが格納されても、アイソクロナス伝送に使用
される帯域が無駄に消費されることはない。
【００３７】CPU１０１は、1394DMAコントローラ１０５
に、メインメモリ１０４の送信バッファに格納されてい
るアイソクロナスパケットを1394バスを介して送信させ
る。
に、メインメモリ１０４の送信バッファに格納されてい
るアイソクロナスパケットを1394バスを介して送信させ
る。
【００３８】IDEコントローラ１０３は、ストレージデ
バイス１０２のデータの記録または読み出しを制御し、
CPU１０１または1394DMAコントローラ１０５から供給さ
れたデータをストレージデバイス１０２に記録させ、ス
トレージデバイス１０２から読み出したデータを、CPU
１０１、またはメインメモリ１０４に供給する。
バイス１０２のデータの記録または読み出しを制御し、
CPU１０１または1394DMAコントローラ１０５から供給さ
れたデータをストレージデバイス１０２に記録させ、ス
トレージデバイス１０２から読み出したデータを、CPU
１０１、またはメインメモリ１０４に供給する。
【００３９】メインメモリ１０４には、CPU１０１が実
行する送信プログラムの処理により、送信バッファとし
ての領域が確保される。
行する送信プログラムの処理により、送信バッファとし
ての領域が確保される。
【００４０】1394DMAコントローラ１０５は、メインメ
モリ１０４の送信バッファに格納されている、同一のサ
イズのアイソクロナスパケットを、1394バスのアイソク
ロナス伝送のサイクル毎にDMA転送し（読み出して）、1
394バス上をアイソクロナスパケットとして伝送する。
モリ１０４の送信バッファに格納されている、同一のサ
イズのアイソクロナスパケットを、1394バスのアイソク
ロナス伝送のサイクル毎にDMA転送し（読み出して）、1
394バス上をアイソクロナスパケットとして伝送する。
【００４１】ドライブ１０７は、装着されている磁気デ
ィスク１３１、光ディスク１３２、光磁気ディスク１３
３、または半導体メモリ１３４に記録されているデータ
またはプログラム（CPU１０１が実行する送信プログラ
ムを含む）を読み出して、そのデータまたはプログラム
を、インターフェース１０６を介して、CPU１１または
メインメモリ１０４に供給する。
ィスク１３１、光ディスク１３２、光磁気ディスク１３
３、または半導体メモリ１３４に記録されているデータ
またはプログラム（CPU１０１が実行する送信プログラ
ムを含む）を読み出して、そのデータまたはプログラム
を、インターフェース１０６を介して、CPU１１または
メインメモリ１０４に供給する。
【００４２】これらのCPU１０１乃至インターフェース
１０６は、内部バスにより相互に接続されている。
１０６は、内部バスにより相互に接続されている。
【００４３】次に、図９のフローチャートを参照して、
CPU１０１が実行する送信プログラムによる伝送の処理
を説明する。
CPU１０１が実行する送信プログラムによる伝送の処理
を説明する。
【００４４】ステップＳ１０１において、送信プログラ
ムは、IDEコントローラ１０３に、MPEG2-TSデータをス
トレージデバイス１０２から読み込ませながら、各アイ
ソクロナスサイクルに伝送されるデータ量が常に最大の
伝送可能なパケットサイズと等しくなるように、アイソ
クロナスパケットにNullPacketを付加しながら、メイン
メモリ１０４の送信バッファに書き込む。
ムは、IDEコントローラ１０３に、MPEG2-TSデータをス
トレージデバイス１０２から読み込ませながら、各アイ
ソクロナスサイクルに伝送されるデータ量が常に最大の
伝送可能なパケットサイズと等しくなるように、アイソ
クロナスパケットにNullPacketを付加しながら、メイン
メモリ１０４の送信バッファに書き込む。
【００４５】ステップＳ１０２において、送信プログラ
ムは、各アイソクロナスサイクル毎に一定のバイト数の
データを送信バッファからアイソクロナス伝送を行うよ
うに1394DMAコントローラに指令して、処理は終了す
る。
ムは、各アイソクロナスサイクル毎に一定のバイト数の
データを送信バッファからアイソクロナス伝送を行うよ
うに1394DMAコントローラに指令して、処理は終了す
る。
【００４６】このように、本発明に係る送信装置は、各
アイソクロナスサイクル毎に異なるサイズのアイソクロ
ナスパケットを送信するなどの複雑な制御を必要とせ
ず、小さなリソースで、1394バスを介して、MPEG2-TSデ
ータが格納されたアイソクロナスパケットを送信するこ
とができる。
アイソクロナスサイクル毎に異なるサイズのアイソクロ
ナスパケットを送信するなどの複雑な制御を必要とせ
ず、小さなリソースで、1394バスを介して、MPEG2-TSデ
ータが格納されたアイソクロナスパケットを送信するこ
とができる。
【００４７】上述した一連の処理は、ハードウェアによ
り実行させることもできるが、ソフトウェアにより実行
させることもできる。一連の処理をソフトウェアにより
実行させる場合には、そのソフトウェアを構成するプロ
グラムが、専用のハードウェアに組み込まれているコン
ピュータ、または、各種のプログラムをインストールす
ることで、各種の機能を実行することが可能な、例えば
汎用のパーソナルコンピュータなどに、プログラム格納
媒体からインストールされる。
り実行させることもできるが、ソフトウェアにより実行
させることもできる。一連の処理をソフトウェアにより
実行させる場合には、そのソフトウェアを構成するプロ
グラムが、専用のハードウェアに組み込まれているコン
ピュータ、または、各種のプログラムをインストールす
ることで、各種の機能を実行することが可能な、例えば
汎用のパーソナルコンピュータなどに、プログラム格納
媒体からインストールされる。
【００４８】コンピュータにインストールされ、コンピ
ュータによって実行可能な状態とされるプログラムを格
納するプログラム格納媒体は、図５に示すように、磁気
ディスク１３１（フロッピディスクを含む）、光ディス
ク１３２（CD-ROM(Compact Disc-Read Only Memory)、
ＤＶＤ(Digital Versatile Disc)を含む）、光磁気ディ
スク１３３（ＭＤ(Mini-Disc)を含む）、若しくは半導
体メモリ１３４などよりなるパッケージメディア、また
は、プログラムが一時的若しくは永続的に格納される図
示せぬROMや、ストレージデバイス１０２などにより構
成される。プログラム格納媒体へのプログラムの格納
は、必要に応じてルータ、モデムなどのインタフェース
を介して、ローカルエリアネットワーク、インターネッ
ト、デジタル衛星放送といった、有線または無線の通信
媒体を利用して行われる。
ュータによって実行可能な状態とされるプログラムを格
納するプログラム格納媒体は、図５に示すように、磁気
ディスク１３１（フロッピディスクを含む）、光ディス
ク１３２（CD-ROM(Compact Disc-Read Only Memory)、
ＤＶＤ(Digital Versatile Disc)を含む）、光磁気ディ
スク１３３（ＭＤ(Mini-Disc)を含む）、若しくは半導
体メモリ１３４などよりなるパッケージメディア、また
は、プログラムが一時的若しくは永続的に格納される図
示せぬROMや、ストレージデバイス１０２などにより構
成される。プログラム格納媒体へのプログラムの格納
は、必要に応じてルータ、モデムなどのインタフェース
を介して、ローカルエリアネットワーク、インターネッ
ト、デジタル衛星放送といった、有線または無線の通信
媒体を利用して行われる。
【００４９】なお、本明細書において、プログラム格納
媒体に格納されるプログラムを記述するステップは、記
載された順序に沿って時系列的に行われる処理はもちろ
ん、必ずしも時系列的に処理されなくとも、並列的ある
いは個別に実行される処理をも含むものである。
媒体に格納されるプログラムを記述するステップは、記
載された順序に沿って時系列的に行われる処理はもちろ
ん、必ずしも時系列的に処理されなくとも、並列的ある
いは個別に実行される処理をも含むものである。
【００５０】また、本明細書において、システムとは、
複数の装置により構成される装置全体を表すものであ
る。
複数の装置により構成される装置全体を表すものであ
る。
【００５１】
【発明の効果】請求項１に記載の送信装置、請求項３に
記載の送信方法、および請求項４に記載のプログラム格
納媒体によれば、第２のパケットの記憶が制御され、第
２のパケットの大きさが同一となるように、受信側で無
視される第３のパケットが第２のパケットに挿入され、
第３のパケットが挿入され同一の大きさとされた、記憶
されている第２のパケットの送信が制御されるようにし
たので、より少ないリソースで第２のパケットを送信す
ることができるようになる。
記載の送信方法、および請求項４に記載のプログラム格
納媒体によれば、第２のパケットの記憶が制御され、第
２のパケットの大きさが同一となるように、受信側で無
視される第３のパケットが第２のパケットに挿入され、
第３のパケットが挿入され同一の大きさとされた、記憶
されている第２のパケットの送信が制御されるようにし
たので、より少ないリソースで第２のパケットを送信す
ることができるようになる。
【図１】従来のアイソクロナス伝送によりデータを送信
する送信装置の構成を示すブロック図である。
する送信装置の構成を示すブロック図である。
【図２】従来の送信装置により送信されるアイソクロナ
スパケットを説明する図である。
スパケットを説明する図である。
【図３】従来の、1394バス上のアイソクロナスパケット
の送信のタイミングを示すタイムチャートである。
の送信のタイミングを示すタイムチャートである。
【図４】従来の送信装置の伝送の処理を説明するフロー
チャートである。
チャートである。
【図５】本発明に係る送信装置の一実施の形態の構成を
示すブロック図である。
示すブロック図である。
【図６】メインメモリ１０４の送信バッファに格納され
るアイソクロナスパケットを説明する図である。
るアイソクロナスパケットを説明する図である。
【図７】NullPacketの構造を説明する図である。
【図８】1394バス上のアイソクロナスパケットの送信の
タイミングを示すタイムチャートである。
タイミングを示すタイムチャートである。
【図９】送信プログラムによる伝送の処理を説明するフ
ローチャートである。
ローチャートである。
１０１ CPU， １０２ ストレージデバイス， １０
３ IDEコントローラ，１０４ メインメモリ， １０
５ 1394DMAコントローラ， １０６ インタフェー
ス， １０７ ドライブ， １３１ 磁気ディスク，
１３２ 光ディスク， １３３ 光磁気ディスク， １
３４ 半導体メモリ
３ IDEコントローラ，１０４ メインメモリ， １０
５ 1394DMAコントローラ， １０６ インタフェー
ス， １０７ ドライブ， １３１ 磁気ディスク，
１３２ 光ディスク， １３３ 光磁気ディスク， １
３４ 半導体メモリ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０４Ｎ 7/24 Ｆターム(参考） 5C025 AA09 5C059 KK08 MA00 ME13 PP04 RA01 RB02 RB11 RC09 SS20 SS26 TA60 TB00 TC36 TD18 UA30 UA32 UA39 5C063 AA01 AB03 AB07 AC01 AC10 CA36 DA01 DA07 DA13 DB09 5K030 HA08 HC14 KA04 5K033 BA15 CB06 CC01 DB12
Claims (4)
- 【請求項１】 受信側で処理されるデータを格納してい
る、０または１つ以上の第１のパケットを格納する第２
のパケットを送信する送信装置において、 前記第２のパケットの記憶を制御する記憶制御手段と、 前記第２のパケットの大きさが同一となるように、受信
側で無視される第３のパケットを前記第２のパケットに
挿入する挿入手段と、 前記第３のパケットが挿入され同一の大きさとされた、
記憶されている前記第２のパケットの送信を制御する送
信制御手段とを含むことを特徴とする送信装置。 - 【請求項２】 前記送信制御手段は、MPEG2-TSである前
記第１のパケットを格納するアイソクロナスパケットで
ある前記第２のパケットの、IEEE1394の規格に基づくバ
スを介する送信を制御することを特徴とする請求項１に
記載の送信装置。 - 【請求項３】 受信側で処理されるデータを格納してい
る、０または１つ以上の第１のパケットを格納する第２
のパケットを送信する送信装置の送信方法において、 前記第２のパケットの記憶を制御する記憶制御ステップ
と、 前記第２のパケットの大きさが同一となるように、受信
側で無視される第３のパケットを前記第２のパケットに
挿入する挿入ステップと、 前記第３のパケットが挿入され同一の大きさとされた、
記憶されている前記第２のパケットの送信を制御する送
信制御ステップとを含むことを特徴とする送信方法。 - 【請求項４】 受信側で処理されるデータを格納してい
る、０または１つ以上の第１のパケットを格納する第２
のパケットを送信する送信処理用のプログラムであっ
て、 前記第２のパケットの記憶を制御する記憶制御ステップ
と、 前記第２のパケットの大きさが同一となるように、受信
側で無視される第３のパケットを前記第２のパケットに
挿入する挿入ステップと、 前記第３のパケットが挿入され同一の大きさとされた、
記憶されている前記第２のパケットの送信を制御する送
信制御ステップとを含むことを特徴とするコンピュータ
が読み取り可能なプログラムが格納されているプログラ
ム格納媒体。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000255424A JP2002077173A (ja) | 2000-08-25 | 2000-08-25 | 送信装置および方法、並びにプログラム格納媒体 |
| US09/938,152 US6982990B2 (en) | 2000-08-25 | 2001-08-23 | Transmitting method, transmitting apparatus, and program storage medium |
| EP20010307228 EP1182884B1 (en) | 2000-08-25 | 2001-08-24 | Padding in isosynchronous transmission |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000255424A JP2002077173A (ja) | 2000-08-25 | 2000-08-25 | 送信装置および方法、並びにプログラム格納媒体 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002077173A true JP2002077173A (ja) | 2002-03-15 |
Family
ID=18744214
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000255424A Withdrawn JP2002077173A (ja) | 2000-08-25 | 2000-08-25 | 送信装置および方法、並びにプログラム格納媒体 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6982990B2 (ja) |
| EP (1) | EP1182884B1 (ja) |
| JP (1) | JP2002077173A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP2141605A1 (en) * | 2008-07-01 | 2010-01-06 | Thomson Licensing | Method and device to perform direct memory access |
| US10754842B2 (en) * | 2014-06-13 | 2020-08-25 | International Business Machines Corporation | Preplaying transactions that mix hot and cold data |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5802068A (en) * | 1995-06-30 | 1998-09-01 | Nippon Steel Corporation | Multiplexing apparatus of a plurality of data having different bit rates |
| ES2259817T3 (es) * | 1997-10-17 | 2006-10-16 | Koninklijke Philips Electronics, N.V. | Metodo de encapsulado de datos en paquetes de transporte de tamaño constante. |
| EP0980185B8 (en) * | 1998-08-12 | 2015-12-16 | Thomson Licensing | Auxiliary data insertion in a transport datastream |
| KR100329391B1 (ko) * | 1999-01-04 | 2002-03-22 | 구자홍 | 디지털 데이터 스트림의 기록방법 및 장치 |
| US6711181B1 (en) * | 1999-11-17 | 2004-03-23 | Sony Corporation | System and method for packet parsing and data reconstruction in an IEEE 1394-1995 serial bus network |
| JP4201590B2 (ja) * | 2002-12-24 | 2008-12-24 | パナソニック株式会社 | データ通信装置、データ通信方法、データ通信プログラム及びデータ通信プログラムを記録した記録媒体 |
-
2000
- 2000-08-25 JP JP2000255424A patent/JP2002077173A/ja not_active Withdrawn
-
2001
- 2001-08-23 US US09/938,152 patent/US6982990B2/en not_active Expired - Lifetime
- 2001-08-24 EP EP20010307228 patent/EP1182884B1/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US20020067719A1 (en) | 2002-06-06 |
| EP1182884A2 (en) | 2002-02-27 |
| US6982990B2 (en) | 2006-01-03 |
| EP1182884B1 (en) | 2011-12-14 |
| EP1182884A3 (en) | 2006-08-02 |
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| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20071106 |