JP2002076124A

JP2002076124A - 自動配線設計方法、自動配線設計装置、及び自動配線設計方法を記録した記憶媒体

Info

Publication number: JP2002076124A
Application number: JP2000257780A
Authority: JP
Inventors: Masahito Uechi; 將人植地
Original assignee: Fujitsu VLSI Ltd; Fujitsu Ltd
Current assignee: Fujitsu VLSI Ltd; Fujitsu Ltd
Priority date: 2000-08-28
Filing date: 2000-08-28
Publication date: 2002-03-15

Abstract

(57)【要約】【課題】アナログ回路部分の配線設計において寄生Ｍ
ＯＳの発生を回避する自動配線を可能としＴＡＴの短縮
を図る自動配線設計方法、自動配線設計装置、及び記憶
媒体を提供すること。【解決手段】配線条件データファイルＤ７とＭＯＳ誘
発ノードデータファイルＤ４に基づき、寄生ＭＯＳ誘発
ノードでなければ（Ｓ１２：「いいえ」）通常の自動配線
処理により配線し、（Ｓ２０）寄生ＭＯＳ誘発ノードで
ある場合には（Ｓ１２：「はい」）ターゲットポイント方
向に仮配線をした後（Ｓ１３）配線禁止領域Ｆを通過す
る場合には（Ｓ１４：「はい」）通過手前でターゲットポ
イント方向に屈曲させて迂回経路を設定し（Ｓ１５）、
配線禁止領域Ｆを通過しないが（Ｓ１４：「いいえ」）部
分辺対と交差する場合には（Ｓ１６：「はい」）部分辺対
の１辺と交差した後ターゲットポイント方向に屈曲させ
て部分辺対と並走するように設定する（Ｓ１７）。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、集積回路のレイア
ウトにおける自動配線設計に関するものであり、特に、
寄生ＭＯＳの発生を回避することのできる自動配線設計
に関するものである。

【０００２】

【従来の技術】従来より、ゲートアレイ方式やスタンダ
ードセル方式等の大規模集積回路におけるディジタル回
路部分のレイアウト設計においては、自動配線処理によ
る配線設計が行われている。この場合、各ディジタル回
路を構成するインバータ、ナンド等の基本論理回路セル
や、ＣＰＵ、ＤＳＰ等のマクロセル等については、予め
論理セル内の各素子間の結線は完了しており、自動配線
により行う配線は論理セル間の結線となる。

【０００３】ここで、予め用意されている論理セルは、
ディジタル回路を構成するセルであり、演算結果、動作
スピード、ファンイン・ファンアウト特性等の所定の論
理機能が確認された論理セルについては汎用的に再利用
することができるのが一般的であり、この場合論理セル
内部の結線を変更して使用することはない。従って、論
理セル内に寄生ＭＯＳが形成されることはない。

【０００４】また、自動配線により結線される配線は、
スタンダードセル方式等の場合のように素子配置領域と
は別途設けられる配線領域において配線レイアウトが行
われるため、配線下部の基板上に配線との間で寄生ＭＯ
Ｓを構成するような拡散領域は存在せず寄生ＭＯＳが形
成されることはない。またゲートアレイ方式等の場合の
ように素子配置領域上に配線する場合には論理セルを構
成する配線層より上位の配線層を利用するので、基板ま
での層間絶縁膜が十分な厚さで確保され寄生ＭＯＳ構成
がオンすることはない。

【０００５】更に、ディジタル回路部分は、ＭＯＳトラ
ンジスタで構成されることが一般的であるため、その拡
散領域の構成は、ＭＯＳトランジスタのソース・ドレイ
ンと素子分離領域等に限定されており、素子分離領域は
通常、チャネルストップ用の不純物がドーピングされ、
寄生ＭＯＳは動作しない構成になっている。

【０００６】従って、ゲートアレイ方式やスタンダード
セル方式等の大規模集積回路においては、寄生ＭＯＳに
よる誤動作が発生することなく自動配線による設計を行
っている。

【０００７】

【発明が解決しようとする課題】しかしながら、近年の
大規模集積回路では、ディジタル回路のみならずアナロ
グ回路をも混在するいわゆるアナ・ディジ混在のＬＳＩ
が一般的になってきており、ＬＳＩにおけるアナログ回
路部分の配線設計ＴＡＴの短縮が問題となっている。ま
た、アナログＬＳＩも大規模化が進展しており短い設計
ＴＡＴを実現する配線設計が要求されている。

【０００８】しかしながら、アナログ回路部分は、動作
電圧範囲、入出力インピーダンス、精度等の要求性能に
応じて抵抗値、トランジスタサイズ、素子間の対象性等
の回路構成を微妙に調整する必要があり、要求仕様に応
じて素子構成が変わるため標準セル化に不向きな性質を
有している。そこで、従来よりアナログ部分については
素子間の配置から配線に至る一連のレイアウト設計は、
設計者の人手により行わざるを得ないのが一般的であ
り、寄生ＭＯＳの有無も設計者が目視にてチェックを
し、発見された場合の修正についても設計者の人手に頼
るのが現状である。

【０００９】更に、アナログ回路においては、構成素子
がトランジスタの他、抵抗、ダイオード、コンデンサ等
の素子を多用するため、拡散領域の構成も複雑化する傾
向があり、また、動作電圧範囲も仕様により異なるので
種々の電圧値で動作させる必要があることから、ディジ
タル回路部分におけるチャネルストップのような寄生Ｍ
ＯＳを回避する不純物を一律に導入することが困難であ
り、人為的なミスが発生し易い状況である。

【００１０】従って、寄生ＭＯＳの検出と修正に多大は
時間を必要とし、設計ＴＡＴが長くなってしまうという
問題がある。また、設計者の目視によるチェックに頼っ
ているので、人為的なミスを防止することが困難であ
り、ＬＳＩ製造後にミスが発見された場合の修正には１
ヶ月を超える時間が必要とされる場合もあり、開発ＴＡ
Ｔの増大は深刻な問題となっている。

【００１１】本発明は前記従来技術の問題点を解消する
ためになされたものであり、集積回路におけるアナログ
回路部分の配線設計において、配線による寄生ＭＯＳの
発生を回避しながら自動配線を可能とすることにより設
計時間の短縮を図ると共に、寄生ＭＯＳによる誤動作を
原因とする再設計を未然に防止することができ、設計Ｔ
ＡＴの短縮化を図ることができる自動配線設計方法、自
動配線設計装置、及び自動配線設計方法を記録した記憶
媒体を提供することを目的とする。

【００１２】

【課題を解決するための手段】前記目的を達成するため
に、請求項１に係る自動配線設計方法は、第１導電型半
導体層を挟んで対向する第２導電型半導体層対のうち、
向かい合う辺間の距離が所定距離に満たない対を抽出
し、更に、向かい合う辺間の距離が配線層幅に満たない
場合に、対向する辺の部分を対向辺部として、対向辺部
と対向辺部端を結ぶ直線とで囲まれる矩形領域を配線禁
止領域として設定することを特徴とする。

【００１３】これにより、第１導電型半導体層を挟んで
対向する第２導電型半導体層対の間隔が配線が通過でき
る幅を持たない場合に、第２導電型半導体層対の対向辺
部に囲まれた領域を配線禁止領域として配線しないよう
にすることにより、寄生ＭＯＳの形成を回避することが
できるので、人手による配線を必要とすることなく、し
かも寄生ＭＯＳの形成を回避しながら自動配線を行うこ
とができ、寄生ＭＯＳのない配線を短時間で行うことが
できる。

【００１４】また、請求項２に係る自動配線設計方法
は、第１導電型半導体層を挟んで対向する第２導電型半
導体層対のうち、向かい合う辺間の距離が所定距離に満
たない対を抽出した上で、向かい合う辺間に配線層幅が
通過できる場合に、対向する辺の部分を対向辺部とし
て、一方の対向辺部と交差した配線層を、配線層の終端
部に近い方向か、あるいは他方の両対向辺部端のうち近
い方向に屈曲させて対向辺部と並走させることを特徴と
する。

【００１５】これにより、第２導電型半導体層対の間隔
が所定距離に満たなくても配線層幅が通過できる場合に
は、配線層を対向辺部に並走するように屈曲させること
により、配線層が結ぶ第２導電型半導体層間の経路長を
寄生ＭＯＳが導通する長さ以上に長く設定することがで
きるので、第２導電型半導体層対を交差する配線層によ
り形成される寄生ＭＯＳが導通することなく自動配線を
行うことができ、寄生ＭＯＳの誤動作による影響のない
配線を短時間で行うことができる。

【００１６】また、請求項３に係る自動配線設計装置
は、第１導電型半導体層を挟んで対向する第２導電型半
導体層対の向かい合う辺間の距離が所定距離に満たない
対を抽出する抽出手段と、抽出された第２導電型半導体
層対のうち向かい合う辺間の距離が配線層幅に満たない
場合に、向かい合う辺の対向する部分を対向辺部とし
て、対向辺部と対向辺部端を結ぶ直線とで囲まれる矩形
領域を配線禁止領域として設定する設定手段とを備える
ことを特徴とする。

【００１７】請求項３に係る自動配線設計装置では、抽
出手段により対向する第２導電型半導体層対の向かい合
う辺間の距離が所定距離に満たない部分を抽出した上
で、抽出された中から、設定手段により第２導電型半導
体層間隔が配線層幅に満たないものを選び出し対向辺部
に挟まれる矩形領域を配線禁止領域として設定する。

【００１８】これにより、第１導電型半導体層を挟んで
対向する第２導電型半導体層対の間隔が配線層幅を通す
ことができない場合に、第２導電型半導体層対の対向辺
部に囲まれた領域を配線禁止領域として設定し配線領域
として利用しないようにして寄生ＭＯＳの形成を回避す
ることが可能な自動配線設計装置を提供できるので、人
手による配線を必要とすることなく、しかも寄生ＭＯＳ
の形成を回避しながら自動配線を行うことができ、寄生
ＭＯＳのない配線を短時間で行うことができる。

【００１９】また、請求項４に係る自動配線設計装置
は、第１導電型半導体層を挟んで対向する第２導電型半
導体層対の向かい合う辺間の距離が所定距離に満たない
対を抽出する抽出手段と、抽出された辺間の距離が配線
層幅以上ある場合に、向かい合う辺の対向する部分を対
向辺部として、一方の対向辺部と交差した配線層を、配
線層の終端部に近い方向か、あるいは他方の両対向辺部
端のうち近い方向に向かって対向辺部と並走するように
屈曲させる屈曲手段とを備えることを特徴とする。

【００２０】請求項４に係る自動配線設計装置では、抽
出手段により対向する第２導電型半導体層対の向かい合
う辺間の距離が所定距離に満たない部分を抽出した上
で、抽出された中から、屈曲手段により第２導電型半導
体層間隔が配線層幅以上のものを選び出しその間隔内で
配線層を対向辺部方向に屈曲させる。

【００２１】これにより、第２導電型半導体層対の間隔
が所定距離に満たなくても配線層幅が通過できる場合に
は、配線層を対向辺部に並走するように屈曲させて、配
線層が結ぶ第２導電型半導体層間の経路長を寄生ＭＯＳ
が導通する長さ以上に長く設定することが可能な自動配
線設計装置を提供できるので、配線層が第２導電型半導
体層対を交差して寄生ＭＯＳが形成されても導通するこ
となく自動配線を行うことができ、寄生ＭＯＳの誤動作
の影響のない配線を短時間で行うことができる。

【００２２】また、請求項５に係る記録媒体は、請求項
１又は請求項２の少なくとも何れか１つに記載の自動配
線設計方法により素子間の配線設計を自動で行う自動配
線設計プログラムを記録している。

【００２３】これにより、請求項１又は請求項２の少な
くとも何れか１に記載の自動配線設計方法により素子間
の配線設計を自動で行う自動配線設計プログラムを提供
することが容易となる。

【００２４】

【発明の実施の形態】以下、本発明について具体化した
実施形態を図１乃至図１０に基づき図面を参照しつつ詳
細に説明する。図１は、本実施形態における自動配線設
計装置の構成図である。図２は、本実施形態における自
動配線設計処理を示すフロー図である。図３は、本実施
形態の自動配線設計処理における配線処理部分を示すフ
ロー図である。図４は、寄生ＭＯＳが発生する可能性の
ある拡散領域を示す説明図である。図５は、寄生ＭＯＳ
が発生する可能性のある拡散距離の各部分辺座標データ
ファイル（Ｄ３）を示す説明図である。図６は、寄生Ｍ
ＯＳ誘発ノードデータファイル（Ｄ４）を示す説明図で
ある。図７は、寄生ＭＯＳ発生距離データファイル（Ｄ
５）を示す説明図である。図８は、配線ルールデータフ
ァイル（Ｄ６）を示す説明図である。図９は、配線条件
データファイル（Ｄ７）を示す説明図である。図１０
は、配線処理フローにより、寄生ＭＯＳの発生を回避し
た配線結果を示す説明図である。

【００２５】図１における自動配線設計装置１は、中央
処理装置（以下、ＣＰＵと略記する。）２を中心にバス
８を介して、メモリ３、磁気ディスク装置４、表示装置
（以下、ＣＲＴと略記する。）５、キーボード６、及び
外部記憶媒体駆動装置７が相互に接続されており、更に
外部記憶媒体駆動装置７にＣＤＲＯＭや磁気媒体等の外
部記憶媒体９が着脱可能に設置される構成である。

【００２６】後述の図２、図３に示す寄生ＭＯＳのない
自動配線設計処理フローを実行するプログラムは、自動
配線設計装置１内のメモリ３や磁気ディスク装置４に記
録されている他、ＣＤＲＯＭや磁気媒体等の外部記憶媒
体９に記録されている場合に、外部記憶媒体駆動装置７
を介してメモリ３、磁気ディスク装置４に記録され、あ
るいは直接ＣＰＵ２に転送される。また図２、及び図５
乃至図９に示す各種データファイル（Ｄ１乃至Ｄ７、Ｄ
９）も、磁気ディスク装置４や、ＣＤＲＯＭ、磁気媒体
等の外部記憶媒体９に記録されており、上記プログラム
の処理に従いＣＰＵ２からの指令により必要に応じて参
照される。そして、図２、図３に示す自動配線設計処理
のプログラムに従い、各種データファイルを参照しなが
ら自動配線処理された寄生ＭＯＳのないレイアウトデー
タは、データファイルＤ８として磁気ディスク装置４、
あるいは外部記憶媒体駆動装置７を介してＣＤＲＯＭ、
磁気媒体等の外部記憶媒体９に記録され自動配線設計処
理を行う。

【００２７】以下、自動配線設計処理フローについて図
２、図３に基づき具体的に説明する。図２は、データフ
ァイルＤ２に記録されている素子配置を完了したレイア
ウトデータに対して寄生ＭＯＳを回避して自動配線を施
す処理フローである。図２において処理ステップ（以
下、Ｓと略記する。）３では、データファイルＤ９に記
録されているＰ型、Ｎ型拡散の種別を表すレベルコード
を参照して、素子配置が完了したレイアウトデータ（デ
ータファイルＤ２）から該当するＰ型、Ｎ型拡散図形を
識別した上で、同じレベルコードで対をなす拡散図形間
の間隔とデータファイルＤ５（図７参照）に記録されて
いる寄生ＭＯＳ発生距離とを比較する。寄生ＭＯＳ発生
距離（データファイルＤ５）とは、例えば図７に示すご
とくであり、Ｐ型拡散対の間隔（ＰＭＯＳ−Ｇａｔｅ
Ｌ）が５μｍ、Ｎ型拡散対の間隔（ＮＭＯＳ−Ｇａｔｅ
Ｌ）が７μｍとして設定されており、これらの拡散対を
配線が通過した場合に配線をゲート電極、拡散対をソー
ス、ドレイン電極として寄生ＭＯＳ構造が動作する虞の
ある距離を示す。比較した結果、識別された拡散対の間
隔が寄生ＭＯＳ発生距離（データファイルＤ５）以下で
ある個所が存在する場合にはＳ４に進み（Ｓ３：「あ
る」）、該当する個所のない場合には配線処理（Ｓ１
１）に進む（Ｓ３：「ない」）。

【００２８】Ｓ４では、Ｓ３でチェックされた該当拡散
対の対向する辺のうち、拡散対間の配線通過経路が寄生
ＭＯＳ発生距離（データファイルＤ５）以下となる可能
性のある部分を部分辺として両端の座標を抽出しデータ
ファイルＤ３（図５参照）に記録する。

【００２９】図４に具体例を示す。図中、ハッチング部
分がＰ型、あるいはＮ型の拡散領域であり、ＭＯＳトラ
ンジスタのソース・ドレイン領域ＳＤや拡散抵抗素子Ｒ
として使用されている。部分辺（１）（２）と（３）
（４）、部分辺（５）（６）と（７）（８）、及び部分
辺（９）（１０）と（１１）（１２）が該当する部分辺
対となる。このうち部分辺対（１）（２）および（３）
（４）（領域Ｂ）を例にとると、拡散対を通過する配線
は、直線形状Ｌの他、屈曲した形状Ｌ'となる場合があ
り、配線形状Ｌ'では部分辺対（１）（２）および
（３）（４）（領域Ｂ）の外方に屈曲して拡散対間を通
過する経路長を長くする構成として、経路長が寄生ＭＯ
Ｓ発生距離（データファイルＤ５）以上とすることが必
要である。配線Ｌ'はその境界を示しており、部分辺
（４）から外方に９０度に屈曲した後再度逆方向に９０
度屈曲させて対となる拡散領域と交差させる際の交差点
を部分辺端部（２）として、（４）から（２）への経路
長が寄生ＭＯＳ発生距離（データファイルＤ５）に一致
する位置である。即ち、部分辺端部（２）を、寄生ＭＯ
Ｓ発生距離（データファイルＤ５）＝部分辺対間隔値
（Ｄ）＋配線の部分辺対最小並走距離（Ｙ'）という関
係を有する距離Ｙ'だけ部分辺端部（４）から外方に伸
ばした位置にとれば寄生ＭＯＳが発生する可能性のある
境界点となる。部分辺端部（３）についても同様に定め
られ部分辺（１）（２）、（３）（４）の座標が求めら
れる。部分辺（５）（６）、（３）（４）、及び（９）
（１０）、（１１）（１２）も同様である。

【００３０】こうして求められた部分辺座標は、図５に
示すようにデータファイルＤ３（図５）に記録され、寄
生ＭＯＳが発生する可能性のある拡散領域ごとに各部分
辺座標が記録され、ＰＭＯＳの場合は、図４の拡散領域
をＰ型として（１）（２）、（３）（４）、（５）
（６）、（７）（８）、（９）（１０）、（１１）（１
２）の各座標と、図示しないＮＭＯＳ拡散領域について
の各部分辺の座標が記録される。

【００３１】次に、データファイルＤ３（図５）に記録
された部分辺座標を参照して部分辺対の間隔値を計算す
る（Ｓ７）。例えば、図４における部分辺対（１）
（２）および（３）（４）（領域Ｂ）について間隔値Ｄ
を算出することとなる。Ｄの算出により部分辺対間に配
線を通過させることができるが否かを判断することがで
きるようになり、通過できる場合には、後述の図３に示
す配線処理フローにおいて通過配線の屈曲距離を算出す
ることができることとなる。図４におけるＹ'は屈曲距
離の最小値を表しており、Ｙ'以上の距離を有していれ
ば通過配線により形成される寄生ＭＯＳが導通すること
はない。

【００３２】Ｓ９では、データファイルＤ６（図８参
照）に記録されている配線ルールに基づき、Ｓ７で求め
た部分辺間に１本以上の配線が部分辺に並走して通過で
きるか否かの配線条件を判定する。ここでデータファイ
ルＤ６には図８に例示するように、配線間や配線と拡散
領域とのギャップ、配線幅、コネクト情報等が記録され
ている。

【００３３】配線が通過できない場合は、部分辺端部か
ら対向する部分辺に向けた垂線が部分辺対と囲む矩形領
域を配線禁止領域として配線条件データファイルＤ７
（図９参照）に記録する。図４の部分辺対（５）（６）
および（７）（８）（領域Ａ）がその例示である。部分
辺端部（６）から部分辺（７）（８）に向けた垂線が部
分辺（７）（８）と交差する点を（７’）とし、部分辺
端部（８）から部分辺（５）（６）に向けた垂線が部分
辺（５）（６）と交差する点を（５’）として矩形領域
（５’）（６）（７’）（８）を配線禁止領域Ｆとす
る。

【００３４】配線が通過できる場合には、該当する部分
辺対の座標、部分辺対間隔値、及び寄生ＭＯＳ発生距離
をデータファイルＤ７に記録する。

【００３５】データファイルＤ７は、図９に示すように
全ての部分辺対についての配線条件設定処理（Ｓ９）の
結果に基づき、部分辺対間に部分辺に沿って配線が並走
できない場合には、Ｓ９で設定した矩形状の配線禁止領
域Ｆの各頂点座標を記録する。図９では、図４の拡散領
域ＳＤ、ＲをＰ型拡散に対するものとして、Ｐ型拡散領
域における配線禁止領域Ｆとして矩形領域（５’）
（６）（７’）（８）の各頂点座標、及び図示しないＮ
型拡散領域における配線禁止領域Ｆの各頂点座標を記録
する。また、部分辺対間に部分辺に沿って配線が並走で
きる場合には、部分辺対端部の座標、部分辺対間隔、及
び寄生ＭＯＳ発生距離を記録する。図４をＰ型拡散に対
するものとして、例えば部分線対（１）（２）および
（３）（４）（領域Ｂ）について、部分辺の端部座標
（１）（２）（３）（４）、部分辺対間隔値Ｄ、及びデ
ータファイルＤ５（図７）に記録されている寄生ＭＯＳ
発生距離（ＰＭＯＳ―Ｌ＝５μｍ、ＮＭＯＳ―Ｌ＝７μ
ｍ）を記録する。

【００３６】以上の処理により求められた配線条件（デ
ータファイルＤ７）に基づき、回路データ（データファ
イルＤ１）、配線ルール（データファイルＤ６）と、更
に回路設計処理で生成される寄生ＭＯＳ誘発ノードのデ
ータ（データファイルＤ４）を加え配線処理を行う（Ｓ
１１）。ここで、寄生ＭＯＳ誘発ノードとは、例えば図
６に示すように回路構成上寄生ＭＯＳがオンする可能性
がある電圧が印加される配線ノードのリストを表す。こ
こにリストアップされた所定の印加電圧（Ｐ型拡散に対
してはＧＮＤ、Ｎ型拡散に対してはＶＣＣ、ＶＤＤ）を
有する配線（Ｐ型拡散に対してはｎｏｄｅ１、ｉｎ１、
ｉｎ３、Ｎ型拡散に対してはｘｎｏｄｅ１、ｘｉｎ１、
ｘｉｎ３）が、Ｓ３において抽出された寄生ＭＯＳが発
生する可能性がある拡散対間隔を通過する際には、上記
の配線条件設定処理（Ｓ９）により求められた条件に従
い寄生ＭＯＳを回避する配線処理を行う。尚、リストア
ップされていない配線については、通常の自動配線処理
で配線をすることができる。

【００３７】全ての配線について、必要に応じて配線条
件設定処理に従いながら配線処理を行うことにより、寄
生ＭＯＳのないレイアウトが可能となり、完成したレイ
アウトデータはデータファイルＤ８に記録されることと
なる。

【００３８】以下に、配線処理部分の処理について説明
する。図２にて配線条件が設定されると（Ｓ９）Ｓ１１
の配線処理に進むが、その具体的手続きは図３に示すと
おりである。即ち、配線条件データファイルＤ７（図
９）に基づき回路データファイルＤ１、配線ルールデー
タファイルＤ６（図８）、及びＭＯＳ誘発ノードデータ
ファイルＤ４（図６）を適宜参照しながら、配線ノード
毎に自動配線処理を行うが、配線に際して寄生ＭＯＳ誘
発ノードであるか否かの判断を行う（Ｓ１２）。寄生Ｍ
ＯＳ誘発ノードでなければ（Ｓ１２：「いいえ」）、通常
の自動配線処理に従い配線の終点であるターゲットポイ
ントまでの配線経路を決定して（Ｓ２０）配線が完了す
る。

【００３９】寄生ＭＯＳ誘発ノードである場合には（Ｓ
１２：「はい」）、ターゲットポイント方向に１直線分の
配線経路を仮決定する（Ｓ１３）。次に、仮決定した直
線が配線条件データファイルＤ７（図９）に記録されて
いる配線禁止領域Ｆを通過するか否かを判断する（Ｓ１
４）。通過する場合には（Ｓ１４：「はい」）、配線禁止
領域Ｆを迂回するために仮配線の直線を配線禁止領域Ｆ
と交差する手前でターゲットポイント方向に近い方向に
９０度屈曲させて迂回経路を設定する（Ｓ１５）。配線
禁止領域Ｆを通過しない場合には（Ｓ１４：「いい
え」）、更に部分辺対と交差するか否かを判断する（Ｓ
１６）、交差しない場合は（Ｓ１６：「いいえ」）寄生Ｍ
ＯＳの発生はないため仮配線方向の変更をする必要は無
い。ここで交差しない場合とは、部分辺対のいずれの辺
に対しても交差しない場合の他、１辺にのみ交差して残
りの１辺とは交差しない場合も含む。このような場合に
は寄生ＭＯＳ構成を形成しないからである。これに対し
て交差する場合とは（Ｓ１６：「はい」）部分辺対の両辺
と交差することでありこの場合には、寄生ＭＯＳの形成
を回避するため、仮配線を、部分辺対の１辺と交差した
後２辺目と交差する手前でターゲットポイント方向に近
い方向に９０度屈曲させて部分辺対と並走するように設
定する（Ｓ１７）。並走の配線長は、寄生ＭＯＳ発生距
離（データファイルＤ５）から部分辺対間隔値Ｄを減じ
た長さ以上であれば、再度ターゲットポイント方向に配
線を９０度屈曲させて２辺目の部分辺と交差しても寄生
ＭＯＳが導通することはなく、また２辺目の部分辺終端
位置を越えた位置で再度９０度屈曲させれば寄生ＭＯＳ
構成が形成されることはない。従って、上記いずれかの
条件が早く満足する位置まで並走配線を伸ばしておく。

【００４０】迂回経路を設定する場合（Ｓ１５）、寄生
ＭＯＳの可能性のある部分辺対を通過しない場合（Ｓ１
６：「いいえ」）、また配線を部分辺対間で並走させる場
合（Ｓ１７）のいずれかの処理の後、処理中の仮配線が
ターゲットポイントに到達したか否かを判断し（Ｓ１
８）、到達していなければ（Ｓ１８：「いいえ」）Ｓ１３
に戻り、次の１直線分の仮配線を決定し同様の処理を繰
り返し、到達した場合には（Ｓ１８：「はい」）未配線の
ノードを確認して（Ｓ１９）配線されていないノードが
あれば（Ｓ１９：「いいえ」）Ｓ１２の処理に戻り、全て
のノードが配線されるまで（Ｓ１９：「はい」）同様の処
理を続ける。

【００４１】以上の処理により配線した具体例を図１０
に示す。（Ａ）は、部分辺対間を配線が通過できない場
合の配線結果を示し、（Ｂ）は、部分辺対間を配線が通
過できる場合の配線結果を示す。

【００４２】（Ａ）は、図４における部分辺対（５）
（６）および（７）（８）の領域Ａに対する配線処理を
表している。領域Ａは、Ｓ９の配線条件設定処理におい
て（図２、参照）、部分辺対の間隔値が小さく部分辺対
間に配線を通過させることができないため、配線禁止領
域（５’）（６）（７’）（８）Ｆを設定した領域であ
る。図３において、Ｓ１４：「はい」、Ｓ１５の処理に従
い配線禁止領域Ｆを迂回して配線経路が決定された配線
結果を表すものである。

【００４３】（Ｂ）は、図４における部分辺対（１）
（２）および（３）（４）の領域Ｂに対する配線処理を
表している。領域Ｂは、部分辺対間に配線が並走できる
間隔があるため、図３において、Ｓ１４：「いいえ」、Ｓ
１６：「はい」、Ｓ１７の処理に従い、配線が部分辺
（１）（２）と交差した後、部分辺対間でターゲット方
向に向かって９０度屈曲させ、寄生ＭＯＳ発生距離（デ
ータファイルＤ５）から部分辺対の間隔値Ｄを減じた長
さＹだけ並走して、再度９０度屈曲してターゲット方向
に向かって経路が決定された配線結果を表すものであ
る。

【００４４】上記実施形態における自動配線設計処理方
法によれば、要求仕様により構成素子がトランジスタの
他、抵抗、ダイオード、コンデンサ等と多岐に渡り、回
路構成を微妙に調整する必要があり、動作電圧範囲も仕
様毎に異なり、標準セル化に不向きで素子間の配線を設
計毎に実施しなければならないアナログ回路において
も、自動配線処理に先立ち、拡散領域間の間隔をチェッ
クして、拡散領域間に配線が通らない場合には配線禁止
領域Ｆを設定して迂回して配線することにより寄生ＭＯ
Ｓの形成を回避でき、また、拡散領域間に配線が通る場
合には拡散領域間に沿って配線を並走させることにより
拡散間の経路長を長くして寄生ＭＯＳがオンしないよう
にすることができるので、寄生ＭＯＳによる誤動作を発
生させることなく配線自動化をすることができる。従っ
て、回路動作に悪影響を及ぼす寄生ＭＯＳの形成を防止
しながら設計時間の短縮化を図ることができ、動作不良
による再設計を未然に防止して、設計ＴＡＴの短縮を実
現することができる。

【００４５】また、上記実施形態の自動配線設計装置１
は、ＣＰＵ２を中心にバス８を介して、メモリ３、磁気
ディスク装置４、ＣＲＴ５、キーボード６、及び外部記
憶媒体駆動装置７が相互に接続されており、更に外部記
憶媒体駆動装置７にＣＤＲＯＭや磁気媒体等の外部記憶
媒体９を着脱可能に設置することができる。

【００４６】そして、図２、図３に示す寄生ＭＯＳのな
い自動配線設計処理フローを実行するプログラム、各種
データファイル（Ｄ１乃至Ｄ７、Ｄ９）、及び各種デー
タファイルを参照しながら自動配線処理された寄生ＭＯ
Ｓのないレイアウトデータを記録するデータファイルＤ
８を、メモリ３、磁気ディスク装置４、あるいは外部記
憶媒体駆動装置７に接続されるＣＤＲＯＭや磁気媒体等
の外部記憶媒体９を介して、図２、図３に示す処理フロ
ーに従い、適宜参照することにより、寄生ＭＯＳのない
配線設計を自動配線処理により行うことができる。

【００４７】更に、上記プログラム、各種データファイ
ル、及び自動配線処理が完了したレイアウトデータ等を
外部記憶媒体駆動装置７を介してＣＤＲＯＭや磁気媒体
等の外部記憶媒体９に記録することができるので、外部
記憶媒体９により自動配線設計プログラム、及びデータ
を提供することができる。

【００４８】以上詳細に説明したとおり、本実施形態に
おいては、図２、図３に示した自動配線設計処理フロー
に表された自動配線設計方法により、Ｓ３で、Ｐ型、Ｎ
型拡散の種別レベルコードデータファイルＤ９を参照し
て、素子配置が完了したレイアウトデータ（データファ
イルＤ２）からＰ型、Ｎ型拡散図形を識別した上で、拡
散図形間の間隔とデータファイルＤ５（図７参照）に記
録されている寄生ＭＯＳ発生距離とを比較する。

【００４９】比較した結果、拡散対の間隔が寄生ＭＯＳ
発生距離（データファイルＤ５）以下の領域のうち、拡
散対間の配線通過経路が寄生ＭＯＳを発生させる可能性
のある部分を部分辺として両端の座標を抽出しデータフ
ァイルＤ３（図５参照）に記録して（Ｓ４）、部分辺対
の間隔値を計算する（Ｓ７）。

【００５０】Ｓ７で求めた部分辺対の間隔値に基づき配
線条件を設定するが、部分辺対間に１本以上の配線が部
分辺に並走して通過できない場合には、図４の部分辺対
（５）（６）および（７）（８）（領域Ａ）に示すよう
に、部分辺端部（６）から部分辺（７）（８）に向けた
垂線と、部分辺端部（８）から部分辺（５）（６）に向
けた垂線と、部分辺対とが囲む矩形領域（５’）（６）
（７’）（８）を配線禁止領域Ｆとする。

【００５１】部分辺対間に１本以上の配線が部分辺に並
走して通過できる場合には、該当する部分辺対の座標、
部分辺対間隔値、及び寄生ＭＯＳ発生距離をデータファ
イルＤ７に記録しておく。

【００５２】具体的な配線処理は、図３に示すように、
配線条件データファイルＤ７に基づき、回路データデー
タファイルＤ１、配線ルールデータファイルＤ６、寄生
ＭＯＳ誘発ノードデータファイルＤ４を適宜参照しなが
ら行われる（Ｓ１１）。

【００５３】即ち、寄生ＭＯＳ誘発ノードでなければ
（Ｓ１２：「いいえ」）、通常の自動配線処理に従いター
ゲットポイントまでの配線経路を決定して（Ｓ２０）配
線が完了すると共に、寄生ＭＯＳ誘発ノードである場合
には（Ｓ１２：「はい」）、ターゲットポイント方向に１
直線分の配線経路を仮決定した後（Ｓ１３）、配線禁止
領域Ｆを通過する場合には（Ｓ１４：「はい」）、配線禁
止領域Ｆを迂回するために仮配線の直線を配線禁止領域
Ｆと交差する手前でターゲットポイント方向に近い方向
に９０度屈曲させて迂回経路を設定し（Ｓ１５）、配線
禁止領域Ｆを通過しないが（Ｓ１４：「いいえ」）、部分
辺対と交差する場合には（Ｓ１６：「はい」）、仮配線
を、部分辺対の１辺と交差した後２辺目と交差する手前
でターゲットポイント方向に近い方向に９０度屈曲させ
て部分辺対と並走するように設定する（Ｓ１７）。以上
の処理を配線がターゲットポイントに到達するまで行い
（Ｓ１８：「はい」）、この処理を全ての配線について行
うことにより（Ｓ１９：「はい」）、寄生ＭＯＳのない配
線配線が完了し、完了したレイアウトデータはデータフ
ァイルＤ８に記録される。

【００５４】以上の実施形態における自動配線設計処理
方法により、要求仕様により構成素子が多岐に渡り回路
構成の調整が必要であり、動作電圧範囲も仕様毎に異な
るため素子間の配線を設計毎に実施しなければならない
アナログ回路においても、自動配線処理に先立ち、拡散
領域間の間隔をチェックして、拡散領域間に配線が通ら
ない場合には配線禁止領域Ｆを設定して迂回配線をする
ことにより寄生ＭＯＳを回避でき、また拡散領域間に配
線が通る場合には拡散領域間に沿って配線を並走させる
ことで経路長を長くして寄生ＭＯＳの誤動作を発生させ
ることなく、配線自動化をすることができ、回路動作に
悪影響を及ぼす寄生ＭＯＳの形成を防止しながら設計時
間の短縮化を図ることができ、再設計を未然に防止し
て、設計ＴＡＴの短縮を実現することができる。

【００５５】また、自動配線設計装置１によれば、ＣＰ
Ｕ２を中心にバス８を介して、メモリ３、磁気ディスク
装置４、ＣＲＴ５、キーボード６、及び外部記憶媒体駆
動装置７が相互に接続されており、更に外部記憶媒体駆
動装置７にＣＤＲＯＭや磁気媒体等の外部記憶媒体９を
着脱可能に設置することができ、図２、図３に示す寄生
ＭＯＳのない自動配線設計処理フローを実行するプログ
ラム、各種データファイル（Ｄ１乃至Ｄ７、Ｄ９）、寄
生ＭＯＳのないレイアウトデータを記録するデータファ
イルＤ８を、メモリ３、磁気ディスク装置４、ＣＤＲＯ
Ｍや磁気媒体等の外部記憶媒体９に記録しておき、処理
フローに従い適宜参照して寄生ＭＯＳのない配線設計を
自動配線処理により行うことができる。

【００５６】更に、上記プログラム、各種データファイ
ル、及び自動配線処理が完了したレイアウトデータ等を
外部記憶媒体駆動装置７を介してＣＤＲＯＭや磁気媒体
等の外部記憶媒体９に記録して提供することができる。

【００５７】尚、本発明は前記実施形態に限定されるも
のではなく、本発明の趣旨を逸脱しない範囲内で種々の
改良、変形が可能であることは言うまでもない。例え
ば、本実施形態においては、処理プログラムやデータの
記録媒体として自動配線設計装置１内に内蔵されるメモ
リ３、磁気ディスク装置４、及び外部記憶媒体駆動装置
７を介してＣＤＲＯＭ、磁気媒体等を例示しているが、
本発明に係る自動配線設計装置ははこれに限定されるも
のではなく、ネットワークを介して処理プログラムや必
要なデータを供給する構成とすることもできる。

【００５８】

【発明の効果】本発明によれば、要求仕様により構成素
子が多岐に渡り回路構成を調整する必要があり、動作電
圧範囲も仕様毎に異なるため素子間の配線を設計毎に実
施しなければならないアナログ回路においても、自動配
線処理に先立ち拡散領域間の間隔をチェックして、配線
禁止領域Ｆを設定して寄生ＭＯＳの形成を回避し、また
拡散領域間に沿って配線を並走させて拡散間の経路長を
長くして寄生ＭＯＳがオンしないようにすることによ
り、寄生ＭＯＳによる誤動作が発生しない配線自動化を
することができ、設計ＴＡＴの短縮を実現することがで
きる。

【図面の簡単な説明】

【図１】本実施形態における自動配線設計装置の構成図
である。

【図２】本実施形態における自動配線設計処理を示すフ
ロー図である。

【図３】本実施形態の自動配線設計処理における配線処
理部分を示すフロー図である。

【図４】寄生ＭＯＳが発生する可能性のある拡散領域を
示す説明図である。

【図５】寄生ＭＯＳが発生する可能性のある拡散距離の
各部分辺座標データファイル（Ｄ３）を示す説明図であ
る。

【図６】寄生ＭＯＳ誘発ノードデータファイル（Ｄ４）
を示す説明図である。

【図７】寄生ＭＯＳ発生距離データファイル（Ｄ５）を
示す説明図である。

【図８】配線ルールデータファイル（Ｄ６）を示す説明
図である。

【図９】配線条件データファイル（Ｄ７）を示す説明図
である。

【図１０】配線処理フローにより、寄生ＭＯＳの発生を
回避した配線結果を示す説明図である。

【符号の説明】

１自動配線設計装置２中央処理装置（ＣＰＵ）３メモリ４磁気ディスク装置７外部記憶媒体駆動装置９外部記憶媒体

───────────────────────────────────────────────────── フロントページの続きＦターム(参考） 5B046 AA08 BA06 5F064 BB21 BB35 CC09 CC21 CC22 CC23 DD14 DD24 EE02 EE08 EE09 EE16 EE60 HH02 HH06 HH11

Claims

【特許請求の範囲】

【請求項１】素子間の配線設計を自動で行う自動配線
設計方法において、第１導電型半導体層を挟んで対向する第２導電型半導体
層対のうち互いに向かい合う辺間の距離が所定距離に満
たない前記第２導電型半導体層対を抽出する抽出工程
と、前記抽出工程により抽出された第２導電型半導体層対の
うち前記互いに向かい合う辺間の距離が配線層幅に満た
ない場合に、前記互いに向かい合う辺の対向する部分を
対向辺部として、対向辺部と対向辺部端を結ぶ直線とで
囲まれる矩形領域を配線禁止領域として設定する設定工
程とを備えることを特徴とする自動配線設計方法。
【請求項２】素子間の配線設計を自動で行う自動配線
設計方法において、第１導電型半導体層を挟んで対向する第２導電型半導体
層対のうち互いに向かい合う辺間の距離が所定距離に満
たない前記第２導電型半導体層対を抽出する抽出工程
と、前記抽出工程により抽出された第２導電型半導体層対の
うち前記互いに向かい合う辺間の距離が配線層幅以上あ
る場合に、前記互いに向かい合う辺の対向する部分を対
向辺部として、前記一方の対向辺部と交差した前記配線
層を、前記配線層の終端部に近い方向、あるいは前記他
方の対向辺部端のうちより近い対向辺部端方向に向かっ
て前記対向辺部と並走するように屈曲させる工程とを備
えることを特徴とする自動配線設計方法。
【請求項３】素子間の配線設計を自動で行う自動配線
設計装置において、第１導電型半導体層を挟んで対向する第２導電型半導体
層対のうち互いに向かい合う辺間の距離が所定距離に満
たない前記第２導電型半導体層対を抽出する抽出手段
と、前記抽出手段により抽出された第２導電型半導体層対の
うち前記互いに向かい合う辺間の距離が配線層幅に満た
ない場合に、前記互いに向かい合う辺の対向する部分を
対向辺部として、対向辺部と対向辺部端を結ぶ直線とで
囲まれる矩形領域を配線禁止領域として設定する設定手
段とを備えることを特徴とする自動配線設計装置。
【請求項４】素子間の配線設計を自動で行う自動配線
設計装置において、第１導電型半導体層を挟んで対向する第２導電型半導体
層対のうち互いに向かい合う辺間の距離が所定距離に満
たない前記第２導電型半導体層対を抽出する抽出手段
と、前記抽出手段により抽出された第２導電型半導体層対の
うち前記互いに向かい合う辺間の距離が配線層幅以上あ
る場合に、前記互いに向かい合う辺の対向する部分を対
向辺部として、前記一方の対向辺部と交差した前記配線
層を、前記配線層の終端部に近い方向、あるいは前記他
方の対向辺部端のうちより近い対向辺部端方向に前記対
向辺部と並走するように屈曲させる屈曲手段とを備える
ことを特徴とする自動配線設計装置。
【請求項５】請求項１又は請求項２の少なくとも何れ
か１に記載の自動配線設計方法により素子間の配線設計
を自動で行う自動配線設計プログラムを記録した記録媒
体。