JP2002049350A - プラズマデイスプレイパネルの表示駆動方法、及びこれを用いた画像表示装置 - Google Patents

Abstract

(57)【要約】 【課題】本発明は、プラズマデイスプレイパネルの放電
発光期間において、表示電極の本質的な問題であるピー
ク電流値を低減、抑制して駆動デバイスへの要求仕様を
適正化し、同時に消費電力を低減することを目的とす
る。 【解決手段】本発明は、アドレス電極を複数ライン毎に
Ｎブロック化し、各ブロック毎に電圧レベルの異なるア
ドレス電圧波形Ｖa印加して表示電極ラインに印加した
パルス電圧波形をアドレス電極との容量を介して変化さ
せて、ブロック毎に異なる放電遅れ時間ｔｄを発生させ
て放電電流ピーク値をずらし、表示電極ラインレベルで
の駆動電流ピーク値を低減、抑制する。同時に、表示電
極とアドレス電極との容量が低減されるため無効電力を
低下させる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、情報処理端末や平
面型、壁掛けテレビなどに用いられるプラズマデイスプ
レイパネルや画像表示装置に関わり、特に高発光効率・
高輝度を満足させ最大駆動電流、消費電力を低減する駆
動方法に関する。

【０００２】

【従来の技術】従来のプラズマデイスプレイパネル（Ｐ
ＤＰ）としては、特開平５―１９００９９号公報に見ら
れるように、２種類の表示電極が前面基板側の同一面内
に配置され、アドレス電極が背面基板側に表示電極に直
交して配置された反射型面放電方式の３電極構造で、Ａ
Ｃ型の負グロー放電方式を用いるものが主流であった。

【０００３】

【発明が解決しようとする課題】ＰＤＰの発光効率η、
輝度Ｂを向上させる表示駆動方式として、これまで発光
モードに陽光柱、負グローを用いるグロー放電や、或い
は狭パルス放電（タウンゼント放電）等が用いられてき
た。後者の狭パルス放電はグロー放電の場合と異なり紫
外線飽和がないため一桁以上高い放電効率が得られ、高
輝度・高発光効率を同時に実現できる。狭パルス放電を
用いる表示駆動方式では、放電初期（タウンゼント放電
領域）の低い空間電荷密度と高電界により電子温度を最
適化して強い紫外線強度を得ている。この時に形成され
る高電界強度は電極構造と駆動方法に大きく依存し、放
電電流は狭パルスで急峻なピーク値をとる。

【０００４】我々の研究では、発光効率η、輝度Ｂは、
ＡＣ型ＰＤＰで移動電荷量（サステイン電圧）を一定と
した場合、この電流ピーク値の増加に対して大幅な増加
傾向を示す。この電流ピーク値の増加は、例えばＹスキ
ャン電極（ライン）でもある表示電極のように駆動Ｉ
Ｃ、ダイオード等のデバイスが接続されている場合、デ
バイス仕様の変更を要求する。ＶＧＡワイドの１ライン
には、最大で８５２×３（ＲＧＢ）＝２５５６セル分の
放電電流が流れる。通常、印加した表示駆動電圧（サス
テイン電圧）はライン抵抗に流れる放電電流により一定
の分布で電圧降下するため、Ｖ−ｔ特性による放電遅れ
のばらつきによりある程度電流ピーク値の増加が緩和さ
れる。しかし、狭パルス放電の場合、１セルレベルでの
電流ピーク値を大幅に増加させるため、表示発光放電時
のＹ電極（ライン）に流れる２５５６セル分の電流ピー
ク値増加を同時に抑えることが難しい。当然のことなが
ら、負グローモード（グロー放電）を用いたＰＤＰにお
いても同様の問題が存在する。これはセルサイズの増加
等で１セルレベルでの電流ピーク値が増加するためであ
り、同様にして１ラインレベルでの電流ピーク値が増加
する。更に、残りの表示電極である共通電極（Ｘ電極）
の場合においても、狭パルス放電、グロー放電によら
ず、電流ピーク値が増加することにより同様の問題が存
在する。

【０００５】このような表示駆動電極（ライン）に流れ
るピーク電流容量の増加は、これに接続される多くの駆
動デバイス（ダイオード、ＩＣ等）の大幅なコストアッ
プや実装面積の増加といった問題を発生する。

【０００６】本発明の目的は、プラズマデイスプレイパ
ネル及びこれを用いた画像表示装置の駆動電流ピーク値
を抑制することにある。同時に、表示電極とアドレス電
極との間の容量を抑制し消費電力（無効電力）を低減す
ることにある。

【０００７】

【課題を解決するための手段】本発明は、Ｖ―ｔ特性に
依存する放電遅れ時間ｔｄと電極間容量に着目し、これ
らを制御することで上記目的を達成する。より具体的に
は、特許請求の範囲に記載の通りに構成することで、上
記目的を達成する。

【０００８】例えば、表示発光放電時において、スキャ
ン電極でもあるＹ電極を取り上げると、これに直交する
アドレス（Ａ）電極（ライン）を複数ライン毎にＮブロ
ック化（Ｎ≧２）し、各ブロック毎に電圧レベルの異な
るアドレス電圧波形Ｖaを印加する。そして、見掛け上
Ａ・Ｙ電極間容量Ｃayを変化させ、各ブロック毎に放電
遅れ時間ｔｄに差をもたせるＹ電極の電圧波形Ｖy（サ
ステイン電圧波形）を形成する。Ａ電極（ライン）の各
ブロック毎に異なる放電遅れ時間ｔｄを形成することに
より、各セル毎の電流ピーク値に影響を与えず１ライン
の各ブロック毎の電流ピーク値の発生時刻をずらすこと
ができる。これにより、Ｙ電極（ライン）に流れる放電
電流のピーク値が平坦化、低減され適正化される。

【０００９】すなわち、表示発光駆動時に、Ａ電極とＹ
電極との電極間容量Ｃayに対してアドレス電圧Ｖaによ
りブロック毎に異なる見掛けの容量（動的容量）ＣayK
（K=1,2,3,...,N）を形成し、Ｙ電極から見た負荷容量
を変化させることによりＹ電極の電圧波形Ｖyのもつ時
定数τ（立ち上がり時間）を変化させて放電遅れ時間ｔ
ｄを制御する。

【００１０】また、立ち上りのタイミングを一致（同
期）させた場合、Ｋブロック内セルの見掛けの容量Ｃay
Kは、図４に示す近似モデルを用いて次式で与えられ
る。

【００１１】 ＣayK＝Ｃay・［１±（ＶaK／Ｖy）］ ・・・・・・・・・・・・（１） 但し、＋、−の符号は、アドレス電圧ＶaKがＹ電極の電
圧Ｖyとそれぞれ極性の異なる電圧、極性の同じ電圧で
駆動した場合を表す。Ａ電極（ライン）の各ブロック毎
に一定の電圧ＶaK（Ｋブロック）を印加し、電極間容量
Ｃayに流れ込む電荷量を増加、減少させることにより、
式（１）の見掛けの容量ＣayKが形成されている。

【００１２】この見掛けの容量ＣayKは、式（１）から
も明らかなようにアドレス電圧ＶaKをＹ電極の電圧Ｖy
と同じ極性の電圧で駆動した場合、静電容量Ｃayよりも
小さくなる。即ち、実効的にＡ（アドレス）電極とＹ電
極との電極間容量Ｃayを駆動条件により低減する効果が
得られる。

【００１３】表示発光放電時にＸ電極がグランド接地さ
れている場合（Ｖｘ＝０）、Ｙ電極とＡ電極に対する充
電エネルギーＥ（無効電力）を比較すると、［１］Ａ電
極をグランド接地した場合（アドレス電圧Ｖa＝０） Ｅ1＝（１／２）Ｃay・Ｖy^２ ・・・・・・・・・・・・・・・・・・・・・・・（２） ［２］アドレス電圧ＶaをＹ電極のサステイン電圧Ｖyと
極性を同一にした場合 Ｅ2＝（１／２）Ｃay・（Ｖy―Ｖa）^２＋（１／２）Ｃax・Ｖa^２ ・・・・・・・・・・・・・・・・・・・・・・・（３） 式（２）、式（３）から、充電エネルギーの差ΔＥは、 ΔＥ ＝Ｅ1―Ｅ2 ＝Ｃay・Ｖa・［Ｖy―（１／２）・｛１＋（Ｃax／Ｃay）｝・Ｖa］ ・・・・・・・・・・・・・・・・（４） 式（４）から、アドレス電圧Ｖaが、 Ｖa＝Ｖy／｛１＋（Ｃax／Ｃay）｝ ・・・・・・・・・・・・・・・・・（５） の時に最大値をとり、充電エネルギーＥ1とＥ2との関係
は Ｅ1＝｛１＋（Ｃay／Ｃax）｝・Ｅ2 ・・・・・・・・・・・・・・・・・・・（６） となる。即ち、アドレス電極に印加したパルス電圧Ｖa
をＹ電極に印加したパルス電圧Ｖｙと極性を同じにする
ことにより（共通電極であるＸ電極のパルス電圧Ｖｘの
場合についても同様）、前記した見掛けの容量ＣayKが
低減されると同時に充電エネルギー（無効電力）、即ち
消費電力も低減されることを示す。

【００１４】式（６）から、電極間容量Ｃayが電極間容
量Ｃaxと等しい場合、充電エネルギーは半減される。ま
た、電極間容量Ｃayが電極間容量Ｃaxよりも大きい場合
は、更に低減効果が大きくなる。

【００１５】表示駆動時においてＸ電極がグランド接地
の場合、１セル内のＹ電極から見た負荷容量Ｃｔは、図
４の近似モデルに示すように式（１）で与えられる見掛
けの容量ＣayKと表示電極間容量Ｃxyとの並列接続にな
る。

【００１６】 ＣｔK＝Ｃxy‖ＣayK ・・・・・・・・・・・・・・・・・・・・・・・（７） 電極間容量Ｃayが電極間容量Ｃxyよりも大きい場合、式
（２）〜式（７）からも明らかなように、前記した容量
や無効電力に対する低減効果は大きくなる。

【００１７】この時の時定数τKは電流分布の見掛け分
も含めたライン抵抗Ｒｔを用いて近似的に次式で与えら
れる。

【００１８】 τK＝ＣｔK・Ｒｔ ・・・・・・・・・・・・・・・・・・・・・・・（８） 従って、Ｙ電極に印加される表示駆動電圧（サステイン
電圧）Ｖyは、電源電圧Ｖsusを用いて近似的に次式で与
えられる。

【００１９】 Ｖy（ｔ）＝Ｖsus・［１―ｅｘｐ（−ｔ／τK）］ ・・・・・（９） 以上から、［１］Ａ電極（ライン）をＮブロック化し、
アドレス電圧Ｖa（電圧レベル）に適正な差を設けるこ
とにより時定数τKを制御し、［２］これによりＡ電極
の各ブロック毎の放電遅れ時間ｔｄをずらし、Ｙ電極
（ライン）１ラインに流れる電流ピーク値を大幅に減
少、抑制させて適正化することができる。

【００２０】残りの表示駆動電極（Ｘ電極）について
も、Ａ電極（ライン）に直交している場合、同様にして
電流ピーク値を低減、抑制できる。

【００２１】式（９）に示す時定数τKの変化に着目す
ると、アドレス電圧ＶaKの電圧レベルの外に印加する時
刻（タイミング）に着目しても同様の効果が得られる。
即ち、アドレス電圧Ｖa（電圧レベル）を一定にして印
加する時刻に差を設ける方法がある。更に、アドレス電
圧Ｖaの電圧レベル、印加する時刻を一定にして、アド
レス電圧Ｖaの立ち上がり時間ｔｒに差を設ける方法も
ある。これらは、いずれもＹ電極に印加される表示駆動
電圧（サステイン電圧）Ｖyの波形に影響を及ぼし、前
記した電圧レベルの異なるパルス電圧Ｖaを印加した場
合と同様の効果が得られる。

【００２２】表示電極間の印加電圧Ｖ（Ｖx,Ｖy）と放
電遅れ時間ｔｄとの関係を表す特性曲線図（Ｖ―ｔ曲
線）を図１０に示す。曲線４２がＶ―ｔ曲線であり、表
示電極間の放電電圧Ｖ４０と放電遅れ時間ｔｄ４１との
関係を表す。前記したようにパルス電圧波形Ｖyの立ち
上がり状態を制御することにより、１ライン（面）上に
放電電圧のばらつき幅ΔＶ４３をもつ電位分布を形成さ
せ、適正な放電遅れのばらつき幅Δｔｄ４４を得てい
る。

【００２３】

【発明の実施の形態】図１は、本発明の一実施例であ
り、サステイン期間（放電発光期間）においてプラズマ
デイスプレイパネル（ＰＤＰ）１の３電極（ライン）、
すなわち表示電極Ｘ２、表示電極Ｙ３、及びアドレス電
極Ａ４に接続された駆動回路を示す。互いに平行かつ交
互に配置された表示電極（ライン）Ｘ２、Ｙ３は、各電
極を同時に駆動するため回路的に並列接続され、それぞ
れサステインパルス電圧を供給する電圧源Ｖx５、Ｖy６
に接続されている。図に於いては、電圧源Ｖx５、Ｖy６
はそれぞれ一つで表されているが、特にＹスキャン電極
でもある表示電極（ライン）Ｙ３の場合、通常回路を構
成する駆動ＩＣのピン数に合わせる形でＭ分割されてい
る。この場合、Ｙ電極ライン３がＭブロックに分割され
るため電圧源Ｖy［ＶyK（K=1,2,3....,M）は、図１では
省略されている］の全電流容量は低減されるが、駆動Ｉ
Ｃのピンレベルでの電流容量には関係していない。

【００２４】一方、表示電極（ライン）Ｘ２、Ｙ３に直
交するように配置されたアドレス電極（ライン）Ａ４
は、複数ライン毎にブロック化してＮ分割され、ブロッ
ク毎に異なる電圧源ＶaK（K=1,2,3,...N）７が接続され
ている。電圧源ＶaK（K=1,2,3,...N）７もＹ電極ライン
３の場合と同様にして、駆動ＩＣのピン数に合わせる形
でＮ分割されている。即ち、駆動ＩＣを２０個使用して
いる場合、ＩＣの個数を基本単位にして、２０分割、２
個一組として１０分割、あるいは６＋４＋４＋６の４分
割等として用いる。

【００２５】図２は、図１に示した３電極（ライン）、
すなわち表示電極Ｘ２、表示電極Ｙ３、及びアドレス電
極Ａ４をそれぞれ駆動するための電圧源のパルス電圧波
形Ｖx５、Ｖy６、ＶaK（K=1,2,3,....N）７を示す。

【００２６】パルス電圧波形Ｖx５、Ｖy６は、サステイ
ン（放電発光）期間において交互に負のパルス電圧を用
いた場合である。アドレス電圧波形ＶaK７は、Ｙスキャ
ン電極でもあるＹ電極のパルス電圧波形Ｖy６と極性
（負パルス）、タイミング（立ち下がり時刻）を合わせ
ている。これによりＹ電極（ライン）に接続された駆動
ＩＣピンに流れる電流ピーク値が低減され、ＩＣ内部で
構成されるダイオード等の電流容量を減少させている。

【００２７】また、アドレス電圧波形ＶaK７の波高値を
アドレス電極（ライン）４のブロック毎に変化させるこ
とによりＹ電極のパルス電圧波形Ｖy６を変化させて、
表示電極間の放電遅れ時間ｔｄを制御している。これに
より、１セルでの電流ピーク値を減少させることなくＹ
電極（ライン）１ラインに流れる電流ピーク値を大幅に
抑制できている。アドレス電圧波形Ｖa1〜Ｖanに向けて
徐々に波高値を大きくするようにすることが好ましい。
これにより、狭パルス放電等で要求される電流ピーク値
の増大に対して、駆動ＩＣ、ダイオード等のデバイス、
素子の電流容量を増加させずに対応することができる。

【００２８】図３は、図１に示したプラズマデイスプレ
イパネル１の１セルの断面図であり、表示電極Ｘ２、Ｙ
３とアドレス電極Ａ４の３電極構造を示す。実際には隔
壁側面８―１、８―２及び背面基板側底面９に蛍光体が
塗布されているが、図３では省略されている。図４は、
図３の電極構造に対する電極間容量Ｃxy１０、Ｃax１
１、Ｃay１２を基に表した駆動回路の近似モデルを示
す。構造上、図３では容量Ｃax１１が容量Ｃay１２にほ
ぼ等しくなる場合を示す。前記した式（５）から、アド
レス電圧ＶaK７の波高値の中心値をＹ電極のパルス電圧
波形Ｖy６の半値付近に設定して放電遅れ時間ｔｄを制
御している。この時、前記した式（６）から、充電エネ
ルギー（無効電力）の低減効果も得られている。

【００２９】図５は、表示電極Ｘ１３、Ｙ１４とアドレ
ス電極Ａ１５の３電極構造の変形例であり、１セルの断
面図を示す。実際の隔壁側面には蛍光体が塗布されてい
るが、図５では省略されている。構造上、容量Ｃay１６
は容量Ｃax１７、Ｃxy１８に比べて数倍以上大きな値を
とる場合を示す。表示電極Ｘ１３、Ｙ１４は対向放電電
極構造をとり、それぞれ前面基板１９、背面基板２０に
形成されている。前面基板１９に形成された表示電極Ｘ
１３は、共通電極として、ライン形状の電極に代わり面
形状の電極を用いる場合もある。アドレス電極Ａ１５が
背面基板２０側の表示電極Ｙ１４とクロス電極を形成す
るため、電極間容量Ｃay１６は増加しやすい。当然なが
ら、クロス電極部近傍のアドレス電極Ａ１５と表示電極
Ｙ１４で挟まれた誘電体層の厚み２１を大幅に増加（１
００〜５００μｍ）させることにより、電極間の放電開
始電圧を一定に維持しながら容量Ｃay１６を増加させな
いこともできる。また、隔壁２２―１、２２―２は、誘
電体の代わりに表面を絶縁したメタルを用い、図２に示
す表示電極の負パルス駆動に対してグランド接地駆動と
する場合もある。

【００３０】容量Ｃay１６が増加する場合、アドレス電
圧ＶaK７の電圧レベルは式（５）からＹ電極のパルス電
圧波形Ｖy６とほぼ等しい波高値に設定することによ
り、無効電力を低減しながら適正な放電遅れ時間ｔｄが
得られている。この条件に対する低消費電力化（無効電
力低減）は、前記した式（６）、式（７）等からも明ら
かなように数分の一以下になる。

【００３１】図６は、表示電極Ｘ２３、Ｙ２４とアドレ
ス電極Ａ２５の３電極構造に対するもう一つの変形例で
あり、１セルの断面図を示す。図３と異なり、３電極を
背面基板２６側に全て形成した構造で、容量Ｃay２７が
容量Ｃax２８にほぼ等しい場合である。

【００３２】図７は、プラズマデイスプレイパネル１の
もつ３電極構造を表示発光駆動するためのパルス電圧波
形Ｖx２９、Ｖy３０、ＶaK（K=1,2,3,....N）３１を示
す。パルス電圧波形Ｖx２９、Ｖy３０は、サステイン
（放電発光）期間において交互に負のパルス電圧を用い
た場合である。電極構造や駆動方法により、正のパルス
電圧を用いる場合もある。アドレス電圧波形ＶaK３１
は、Ｘ、Ｙ電極のパルス電圧波形Ｖx２９、Ｖy３０の両
方に対して極性（負のパルス）、タイミング（立ち上が
り時刻）を合わせている。これにより、Ｙ電極（ライ
ン）だけでなくＸ電極（ライン、面）に接続された駆動
デバイスの電流ピーク値を同時に低減している。アドレ
ス電圧ＶaK３１の波高値（電圧振幅値）をアドレス電極
（ライン）のブロック毎に変化させることにより、Ｘ、
Ｙ電極のパルス電圧波形Ｖx２９、Ｖy３０をそれぞれ変
化させ、表示電極Ｘ、Ｙ間の放電遅れ時間ｔｄを制御し
ている。これにより、Ｙ電極（ライン）とＸ電極（ライ
ン、面）の両方に流れるピーク電流値を減少させ、駆動
デバイスの電流容量を更に大幅に低減させている。図８
は、もう一つの実施例であり、図１に示した３電極（ラ
イン）、すなわち表示電極Ｘ２、表示電極Ｙ３、及びア
ドレス電極Ａ４をそれぞれ駆動する電圧源のパルス電圧
波形Ｖx３２、Ｖy３３、ＶaK（K=1,2,3,....N）３４を
示す。

【００３３】パルス電圧波形Ｖx３２、Ｖy３３は、サス
テイン（放電発光）期間において交互に負のパルス電圧
を用いた場合である。ブロック毎に異なるアドレス電圧
波形ＶaK（K=1,2,3,....N）３４は、Ｙ電極のパルス電
圧波形Ｖy３３との極性（負パルス）が同じで、電圧振
幅が一定であるが、立ち下がりのタイミングを決める遅
延時間tK（K=1,2,3,....N;t1=0）３５をそれぞれ変化さ
せている。これにより、図２に示したＡ電極のパルス電
圧波形ＶaK７の電圧振幅を変化させた場合と同様に、ブ
ロック毎にＹ電極（ライン）のパルス電圧波形Ｖy３３
を変化させて、表示電極間の放電遅れ時間ｔｄを制御し
ている。パルス電圧波形Ｖy３３だけでなく、パルス電
圧波形Ｖx３２も同様に変化させて用いる場合もある。

【００３４】図９は、もう一つの実施例であり、図１に
示した３電極（ライン）、すなわち表示電極Ｘ２、表示
電極Ｙ３、及びアドレス電極Ａ４をそれぞれ駆動する電
圧源のパルス電圧波形Ｖx３６、Ｖy３７、ＶaK（K=1,2,
3,....N）３８を示す。

【００３５】パルス電圧波形Ｖx３６、Ｖy３７は、サス
テイン（放電発光）期間において交互に負のパルス電圧
を用いた場合である。ブロック毎に異なるアドレス電圧
波形ＶaK（K=1,2,3,....N）３８は、Ｙ電極のパルス電
圧波形Ｖy３７との極性（負パルス）が同じで、電圧振
幅が一定で立ち下がりのタイミングが同じであるが、立
ち上がり時間trK（K=1,2,3,....N）３９を変化させてい
る。これにより、図２に示したＡ電極のパルス電圧波形
ＶaK７の電圧振幅を変化させた場合と同様に、Ｙ電極の
パルス電圧波形Ｖy３７を変化させて、表示電極間の放
電遅れ時間ｔｄを制御している。パルス電圧波形Ｖy３
７だけでなく、パルス電圧波形Ｖx３９も同様に変化さ
せて用いることもできる。

【００３６】

【発明の効果】本発明によれば、プラズマデイスプレイ
パネルの放電発光期間において表示電極の駆動電流ピー
ク値を１セルレベルで増加させても１ラインレベルで低
減、抑制できるため、駆動デバイスの電流容量低減に伴
うコスト、実装面積を低減できると言った効果がある。
また、同時に見掛けの容量ＣayKを低減できるため、無
効電力（充電エネルギー）を低減できると言った効果も
ある。

【図面の簡単な説明】

【図１】本発明によるプラズマデイスプレイパネルを表
示発光放電させる駆動回路図である。

【図２】本発明で用いるプラズマデイスプレイパネルを
駆動するパルス電圧波形のタイミングチャート図であ
る。

【図３】本発明で用いるプラズマデイスプレイパネルの
１セルの電極構造を示す断面図である。

【図４】本発明によるプラズマデイスプレイパネルを表
示発光放電させる駆動回路を等価的に示すモデル図であ
る。

【図５】本発明で用いるもう一つのプラズマデイスプレ
イパネルの１セルの電極構造を示す断面図である。

【図６】本発明で用いるもう一つのプラズマデイスプレ
イパネルの１セルの電極構造を示す断面図である。

【図７】本発明で用いるもう一つのプラズマデイスプレ
イパネルを駆動するパルス電圧波形のタイミングチャー
ト図である。

【図８】本発明で用いるもう一つのプラズマデイスプレ
イパネルを駆動するパルス電圧波形のタイミングチャー
ト図である。

【図９】本発明で用いるもう一つのプラズマデイスプレ
イパネルを駆動するパルス電圧波形のタイミングチャー
ト図である。

【図１０】本発明で用いる印加電圧と放電遅れ時間との
関係（Ｖ―ｔ曲線）を表す特性曲線図である。

【符号の説明】

１…プラズマデイスプレイパネル ２、１３、２３…Ｘ電極（ライン） ３、１４、２４…Ｙ電極（ライン） ４、１５、２５…Ａ電極（ライン） ５、２９、３２、３６…パルス電圧波形Ｖx ６、３０、３３、３７…パルス電圧波形Ｖy（ＶyK） ７、３１、３４、３８…アドレス電圧波形ＶaK（Ｖa） １０、１８…電極間容量Ｃxy １１、１７、２８…電極間容量Ｃax １２、１６、２７…電極間容量Ｃay １９…前面基板 ２０、２６…背面基板 ２１…誘電体層の厚み ３５…遅延時間tK ３９…立ち上がり時間trK ４２…曲線（Ｖ−ｔ曲線） ４３…放電電圧のばらつき幅ΔＶ ４４…放電遅れのばらつき幅Δｔｄ

Claims (7)

【特許請求の範囲】
1. 【請求項１】第一の電極と第二の電極とからなる表示電
   極と、該表示電極の少なくとも一方と交差するアドレス
   電極とを有するプラズマデイスプレイパネルの表示駆動
   方法であって、 該表示電極間の放電時において、該アドレス電極に印加
   するパルス電圧波形を該表示電極のうち少なくとも一方
   に印加するパルス電圧波形の立ち下がり時刻もしくは立
   ち上がり時刻とほぼ同じにして駆動したことを特徴とす
   るプラズマデイスプレイパネルの表示駆動方法。
2. 【請求項２】前記アドレス電極に印加するパルス電圧の
   極性を前記表示電極に印加するパルス電圧と同じにした
   ことを特徴とする請求項１記載のプラズマデイスプレイ
   パネルの表示駆動方法。
3. 【請求項３】前記アドレス電極を複数ライン毎にＮブロ
   ック化し（Ｎ≧２の整数）、該アドレス電極のブロック
   毎に異なる電圧レベルのパルス電圧を印加したことを特
   徴とする請求項１または２記載のプラズマデイスプレイ
   パネルの表示駆動方法。
4. 【請求項４】前記アドレス電極を複数ライン毎にＮブロ
   ック化し（Ｎ≧２の整数）、該アドレス電極のブロック
   毎に異なる遅延時間を持つパルス電圧を印加したことを
   特徴とする請求項１または２記載のプラズマデイスプレ
   イパネルの表示駆動方法。
5. 【請求項５】前記アドレス電極を複数ライン毎にＮブロ
   ック化し（Ｎ≧２の整数）、該アドレス電極のブロック
   毎に異なる立ち上がり時間もしくは立ち下がり時間を持
   つパルス電圧を印加したことを特徴とする請求項１また
   は２記載のプラズマデイスプレイパネルの表示駆動方
   法。
6. 【請求項６】請求項１から５のいずれかに記載のプラズ
   マデイスプレイパネルの表示駆動方法を用い、前記表示
   電極のうち少なくとも一方に流れる放電電流のピーク値
   を減少させたことを特徴とする画像表示装置。
7. 【請求項７】請求項１から５のいずれかに記載のプラズ
   マデイスプレイパネルの表示駆動方法を用い、前記表示
   電極のうち少なくとも一方と前記アドレス電極との電極
   間容量を減少させて消費電力を減少させたことを特徴と
   する画像表示装置。