JP2002033450A - 半導体集積回路装置およびその試験用補助回路の生成方法およびそのテストベクタ変換方法 - Google Patents

Abstract

(57)【要約】 【課題】 ゲート・アレイ部を備えたワンチップＡＳＩ
Ｃマイコンにおいて、ゲート・アレイ部の試験のための
回路についての工数を削減し、ゲート・アレイ部のテス
トベクタを半導体集積回路装置のテストベクタに自動で
変換する。 【解決手段】 ＣＰＵ２３とゲート・アレイ部１１とを
備えたワンチップＡＳＩＣマイコンにおいて、外部接続
端子１２〜１５の入出力の方向を決める入出力方向決定
用論理回路ＬＣ１と、複数のコンタクト４０〜９９のア
レイからなり所要のコンタクトの選択によってゲート・
アレイ部１１に対する入力の元をＣＰＵ２３と外部接続
端子１２〜１５とで切り換える入力信号選択用論理回路
ＬＣ２と、外部接続端子１２〜１５からの入力信号を時
分割する分離回路ＤＣを備える。試験用補助回路ＲＥを
組み込み、コンタクト４０〜９９の変更により外部接続
端子とゲート・アレイ部１１の入出力端子との接続を変
更する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＣＰＵ（中央演算
処理装置）やＤＳＰ（デジタル・シグナル・プロセッ
サ）などの演算処理手段と、所望の論理を構成可能なゲ
ート・アレイ部とを備えた半導体集積回路装置（以下、
ＬＳＩと略記することあり）にかかわり、さらにはゲー
ト・アレイ部の試験を有効に行う方法に関するものであ
る。

【０００２】

【従来の技術】ＡＳＩＣ（Ａｐｌｉｃａｔｉｏｎ Ｓｐ
ｅｃｉｆｉｃ ＩＣ：カスタムＩＣ）などのＬＳＩ内部
に設計されている機能回路ブロックであるゲート・アレ
イ部を単独で試験する場合に、ゲート・アレイ部の入出
力端子をＬＳＩの外部接続端子に接続しようとすると、
外部接続端子の数が少ないことが原因で、ゲート・アレ
イ部の全ての入出力端子を接続することが難しく、全項
目の試験が困難となる場合がある。

【０００３】このような困難性を解決する試験の手法と
して、例えば、特開平１０−３１０５５号公報（以下、
第１の従来技術という）が提案されている。

【０００４】図１２は第１の従来技術に開示された技術
を模式的に示す図である。半導体チップ１００上に例え
ばゲートアレイなどの第１の機能回路２００と第２の機
能回路３００を備えており、各機能回路２００，３００
の一部の入出力端子２０１，２０２，３０１，３０２は
入力側外部接続端子１０１，１０４と出力側外部接続端
子１０２，１０３にそれぞれ接続されており、また、他
の入出力端子２０３〜２０６、３０３〜３０６は第１の
機能回路２００と第２の機能回路３００との間でセレク
タ４０１〜４０４を介して相互に接続されている。ここ
で、各セレクタ４０１〜４０４としては、２つの端子の
いずれか一方を選択して回路接続する構成のものが採用
されている。

【０００５】さらに、半導体チップ１００には多重回路
６００と分離回路７００が設けられており、クロック用
外部接続端子１０７からのクロック信号に基づいて制御
される。多重回路６００は、第１の機能回路２００側の
セレクタ４０１，４０２と第２の機能回路３００側のセ
レクタ４０５との間に接続され、セレクタ４０１，４０
２からの信号を多重してセレクタ４０５を介して出力側
外部接続端子１０３に出力することができるように構成
されている。また、分離回路７００は、入力側外部接続
端子１０４からの信号をセレクタ４０６を介して受け、
これを分離してセレクタ４０３，４０４にそれぞれ出力
することができるように構成されている。また、半導体
チップ１００には外部接続端子１０５，１０６に接続さ
れた動作状況決定回路５００が設けられており、通常動
作時と試験動作時とで動作状況決定回路５００から与え
られる信号が切り換えられ、それによってセレクタ４０
１〜４０６が切換制御される（実線状態と破線状態とに
切り換えられる）。

【０００６】この構成により、第１の機能回路２００の
試験動作時には、動作状況決定回路５００は、外部接続
端子１０５，１０６からの信号に基づいてセレクタ４０
１〜４０６を破線状態に切換制御する。このため、第１
の機能回路２００の出力端子２０３，２０４はそれぞれ
セレクタ４０１，４０２を介して多重回路６００に接続
される。そして、各出力端子２０３，２０４からの信号
は、この多重回路６００において時分割多重され、セレ
クタ４０５を介して出力側外部接続端子１０３に出力さ
れる。これにより、出力端子２０３，２０４は、時分割
された状態でそれぞれ出力側外部接続端子１０３に接続
されることになる。また、第１の機能回路２００の入力
端子２０５，２０６はそれぞれセレクタ４０３，４０４
によって分離回路７００に接続される。そして、入力側
外部接続端子１０４からの信号は分離回路７００におい
て時分割分離され、分離された各信号がそれぞれ入力端
子２０５，２０６に入力される。これにより、各入力端
子２０５，２０６は時分割された状態でそれぞれ入力側
外部接続端子１０４に接続されることになる。

【０００７】以上のように、第１の機能回路２００は、
多重回路６００と分離回路７００を介して各１つの外部
接続端子１０３，１０４に接続され、外部接続端子１０
３，１０４との間で時分割多重信号により信号の送受を
行うことができる。

【０００８】すなわち、複数の機能回路に対して個々に
外部接続端子を接続した場合と等価な状態での試験が可
能であり、個々の機能回路を単独で試験することが可能
となっている。

【０００９】ところで、各種応用に適したワンチップマ
イコンを提供する手法として、例えば、特開平８−２７
８９５５号公報（以下、第２の従来技術という）に開示
された技術がある。

【００１０】図１３は第２の従来技術を模式的に示す図
であり、１０００はシリコン基板、１００２はＲＡＭ、
１００３はＲＯＭ、１００４はＣＰＵ、１００５は入出
力ポートで８ビット並列入出力ポートであるが、外部に
ＲＯＭ、ＲＡＭを拡張する際にはそれらをつなぐバス端
子となる。１００６はこれらを接続する内部データ・バ
スである。１００７はゲート・アレイ部を示す。ゲート
・アレイ部１００７以外の部分はマイクロ・コンピュー
タ部である。ゲート・アレイ部１００７の中の１００８
が入出力セルであり、各々パッド１００８’を持つ。内
部で横方向に並んでいる１００９がベーシック・セルで
ある。そして、これらの間の領域が配線領域になる。１
０１０は内部タイミング信号、１０１１はリセット信
号、１０１２は命令デコーダの出力信号、１０１３は割
り込み信号、１０１４は入出力ポート１００５の出力、
１０１５は外部タイミング信号である。ゲート・アレイ
部１００７を目的に応じて配線し、信号を入出力するこ
とにより、マイコンを各種応用に適用させることができ
る。

【００１１】図１３のような構成のワンチップマイコン
に所望の論理をゲート・アレイ部１００７に構成して評
価用として設計、検証し、その後、所望の論理をスタン
ダードセル方式で設計してＡＳＩＣマイコンを設計する
ことにより設計期間を短縮させることができる。

【００１２】このとき、図１３のような構成のワンチッ
プマイコンの設計期間は短縮することが要求される。そ
して、ゲート・アレイ部１００７を単独で試験する場合
に、ゲート・アレイ部１００７の入出力端子を半導体チ
ップの外部接続端子に接続しようとすると、全ての入出
力端子に接続することは難しく、全項目の試験が困難と
なる。

【００１３】したがって、このような場合には、例えば
上記した第１の従来技術のような手法を用いてゲート・
アレイ部１００７の試験用回路を設計する必要がある。

【００１４】また、ゲート・アレイ部１００７に構成す
る所望の論理単体のテストベクタを図１３のような構成
のワンチップマイコン用のテストベクタに変換する必要
がある。このとき、論理単体のテストベクタの入力信
号、出力信号の期待値を図１３のような構成のワンチッ
プマイコンの端子、構成に合わせて並べ替えを行う。

【００１５】また、第１の従来技術のような手法を用い
てゲート・アレイ部１００７の試験用回路を設計する場
合にあっては、論理単体のテストベクタの入力信号をワ
ンチップマイコン用のテストベクタに変換するとき、多
重回路６００に入力されるテストベクタは論理単体のテ
ストベクタの入力信号の多重化を行う。また、分離回路
７００から出力される期待値を作成するには論理単体の
テストベクタの出力信号の期待値の多重化を行う。

【００１６】

【発明が解決しようとする課題】しかしながら、ゲート
・アレイ部１００７に構成する所望の論理はユーザ毎に
異なるため、所望の論理毎にゲート・アレイ部１００７
の試験用回路を設計する必要があり、設計工数が増大す
るという問題があった。

【００１７】また、第１の従来技術の半導体装置では、
第１機能回路２００を試験するときに入力端子２０５，
２０６に印加される信号については、外部接続端子１０
４から入力される信号を分離回路７００によって時分割
分離するため、第１機能回路２００中のフリップフロッ
プやラッチのクロックピン、セットピン、リセットピン
に直接入力される信号（以下、非同期入力信号という。
また、第１機能回路２００へ入力される信号の中で非同
期入力信号以外の入力信号のことを同期入力信号とい
う。）が、例えば第１機能回路２００がシリアルインタ
ーフェース回路で入力端子２０５，２０６が外部から入
力される場合のクロック信号のような信号のときに、シ
リアルインターフェース回路のタイミング特性試験を行
うような場合において、試験期間中に自由に値を印加し
たくても分離回路７００を経由するため自由に印加でき
ないという問題があった。

【００１８】また、所望の論理毎に所望の論理を構成し
たゲート・アレイ部１００７単体用のテストベクタを図
１３のような構成のワンチップマイコン用のテストベク
タに変換する必要があるが、所望の論理毎にゲート・ア
レイ部１００７の試験用回路も異なるため、テストベク
タの変換が自動でできないという問題があった。

【００１９】本発明は、上記従来の問題点を解決するも
ので、ゲート・アレイ部付きのワンチップのＡＳＩＣマ
イコンのような半導体集積回路装置において、ゲート・
アレイ部の試験に際して、当該半導体集積回路装置の外
部接続端子としてより少ない外部接続端子でより多くの
ゲート・アレイ部入出力端子への接続を可能とすること
を目的としている。また、ゲート・アレイ部単体用のテ
ストベクタをワンチップマイコン用のテストベクタに自
動的に変換することができるようにすることを目的とし
ている。

【００２０】

【課題を解決するための手段】半導体集積回路装置につ
いての本発明は、次のような手段を講じることにより、
上記の課題を解決するものである。

【００２１】この半導体集積回路装置は、ＣＰＵやＤＳ
Ｐなどの演算処理手段と、ユーザが所望の論理を構成可
能な複数の基本論理セルを有するゲート・アレイ部とを
備えていることを前提としている。そして、以上のよう
な構成を前提としてもっている半導体集積回路装置にお
いて、次のような要素を備えたことを特徴としている。
すなわち、第一に、複数のコンタクトのアレイからな
り、所要のコンタクトの選択によって、通常動作時に前
記演算処理手段から前記ゲート・アレイ部へ入力される
信号と前記ゲート・アレイ部の試験時に当該の半導体集
積回路装置の外部接続端子から前記ゲート・アレイ部へ
入力される信号を選択する入力信号選択用論理回路を設
ける。第二に、前記ゲート・アレイ部の試験時に、当該
の半導体集積回路装置の外部接続端子の入力または出力
の方向を決める入出力方向決定用論理回路を設ける。第
三として、前記ゲート・アレイ部の試験時に、前記外部
接続端子から入力される信号を時分割する分離回路を設
ける。そして、前記ゲート・アレイ部の試験時に、前記
入力信号選択用論理回路における前記コンタクトの変更
により、前記外部接続端子と前記ゲート・アレイ部の入
出力端子の接続を変更するように構成する。

【００２２】以上のように構成された本発明の半導体集
積回路装置によると、その入出力方向決定用論理回路に
おいて、当該の半導体集積回路装置の外部接続端子を入
力のための端子にも出力のための端子にも自由に設定し
て利用することが可能となっている。そして、その入力
信号選択用論理回路において、コンタクトの選択によ
り、入力または出力のいずれかに決定された前記の外部
接続端子の任意のものをゲート・アレイ部における必要
な入出力端子に接続することが可能となる。これによ
り、通常動作時に演算処理手段とゲート・アレイ部との
間で行われる動作の試験として、外部のテスト装置から
外部接続端子、入出力方向決定用論理回路および入力信
号選択用論理回路を介してゲート・アレイ部に対して種
々のテストデータを入力することが可能となる。

【００２３】さらに、ゲート・アレイ部の入出力端子の
数が外部接続端子の数に比べて過剰となるのが一般的で
あるが、時分割分離を行う分離回路を設けることによ
り、１つの外部接続端子に対して外部のテスト装置から
入力するデータの種類数を複数種類とすることができ、
換言すれば、１つの外部接続端子を複数種類の信号の入
力端子として兼用することができる。

【００２４】加えて、ゲート・アレイ部の入出力端子の
数に対して外部接続端子の数が不足する場合には、ゲー
ト・アレイ部に例えばセレクタと出力制御回路との組み
合わせからなる試験用補助回路を構成することがある
が、これは時分割多重ではなく複数の出力信号のうちの
いずれか一つを選択する方式であり、その選択された出
力信号を、入力信号選択用論理回路でのコンタクトの選
択によって、ゲート・アレイ部の１つの出力端子から外
部接続端子に出力させることができる。そして、試験用
補助回路での上記の選択のための信号を外部のテスト装
置からゲート・アレイ部に供給することについても、こ
れを、入出力方向決定用論理回路と入力信号選択用論理
回路とによって可能となすことができる。外部接続端子
が前記の選択のためのモード信号の入力端子として転化
され占有されることになる。しかし、本発明において
は、３以上の出力信号の選択を行う試験用補助回路をゲ
ート・アレイ部に組み込むことにより、ＣＰＵやＤＳＰ
などの演算処理手段と、ユーザが所望の論理を構成可能
な複数の基本論理セルを有するゲート・アレイ部とを備
えてなるゲート・アレイ部付きのワンチップＡＳＩＣマ
イコンのような半導体集積回路装置において、試験用補
助回路をゲート・アレイ部に組み込むことにより、より
少ない外部接続端子でより多くのゲート・アレイ部入出
力端子への接続が可能となる。

【００２５】次に、半導体集積回路装置の試験用補助回
路の生成方法についての本発明は、次のような各工程を
順次に実行する手段を講じることにより、上記の課題を
解決するものである。

【００２６】（１）ゲート・アレイ部に構成される所望
の論理の回路情報から同期入力信号と非同期入力信号を
検出する工程 （２）前記の検出した非同期入力信号と前記ゲート・ア
レイ部のピン仕様から前記非同期入力信号と半導体集積
回路装置の外部接続端子を接続するコンタクトを選択す
る工程 （３）前記の検出した同期入力信号と前記外部接続端子
を接続するコンタクトを選択する工程 （４）前記ゲート・アレイ部の出力端子の数が前記外部
接続端子のうち前記非同期入力信号および前記同期入力
信号と接続した残りの外部接続端子の数より多いか否か
を判断する工程 （５）前記ゲート・アレイ部の出力端子の数が前記残り
の外部接続端子の数よりも多いときに前記ゲート・アレ
イ部における組み込みにより不足分を補う状態で接続を
可能となす試験用補助回路を生成する工程 （６）前記試験用補助回路の生成の結果に基づいて前記
ゲート・アレイ部の出力端子と前記外部接続端子とを接
続するコンタクトを選択する工程である。

【００２７】非同期入力信号とは、ゲート・アレイ部中
のフリップフロップやラッチ等のクロックピン、セット
ピン、リセットピン等に直接入力される信号であり、ゲ
ート・アレイ部を試験する場合、半導体集積回路装置の
外部のテスト装置と直結する必要のある信号である。ま
た、同期入力信号とは、ゲート・アレイ部の論理回路へ
入力される信号の中で非同期入力信号以外の入力信号の
ものをいう。フリップフロップでいうと、同期入力信号
は基本クロックに同期して入力端子に入力されるデータ
信号であり、非同期入力信号は前記データ信号以外の信
号である。

【００２８】半導体集積回路装置の外部のテスト装置と
直結する必要のある非同期入力信号を最優先して、コン
タクト選択により、この非同期入力信号と外部接続端子
との接続を決定する。次に、同期入力信号を優先して、
コンタクト選択により、この同期入力信号と外部接続端
子との接続を決定する。ゲート・アレイ部の必要とする
出力端子の数が残りの外部接続端子の数より多いとき
は、外部接続端子が不足することになるので、その不足
分を補うための試験用補助回路を生成し、その試験用補
助回路をゲート・アレイ部に組み込む。そして、最後
に、コンタクト選択により、その組み込んだ試験用補助
回路を含むゲート・アレイ部の出力端子と残りの外部接
続端子とを接続する。

【００２９】以上の結果として、ＣＰＵやＤＳＰなどの
演算処理手段と、ユーザが所望の論理を構成可能な複数
の基本論理セルを有するゲート・アレイ部とを備えてな
る半導体集積回路装置において、試験用補助回路をゲー
ト・アレイ部に組み込むことにより、より少ない外部接
続端子でより多くのゲート・アレイ部入出力端子への接
続が可能となる。

【００３０】次に、半導体集積回路装置のテストベクタ
変換方法についての本発明は、次のような各工程を順次
に実行する手段を講じることにより、上記の課題を解決
するものである。

【００３１】（ａ）ゲート・アレイ部の入出力端子と半
導体集積回路装置の外部接続端子との接続情報から前記
の分離回路を通るパスを検出する工程 （ｂ）前記ゲート・アレイ部単体のテストベクタと前記
パスから前記分離回路へ入力する入力データを作成する
工程 （ｃ）前記入力データを並べ替える工程 （ｄ）前記ゲート・アレイ部の端子と前記外部接続端子
との接続情報から出力セレクタを検出する工程 （ｅ）入力するモード信号と期待値を作成する工程 （ｆ）前記期待値を並べ替える工程である。

【００３２】このようにすることにより、ゲート・アレ
イ部単体のテストベクタを半導体集積回路装置のテスト
ベクタに自動的に変換することができる。

【００３３】

【発明の実施の形態】以下、本発明にかかわる半導体集
積回路装置および試験用補助回路の生成方法ならびにテ
ストベクタ変換方法の具体的な実施の形態を図面に基づ
いて詳細に説明する。

【００３４】（実施の形態１）図１は本発明の実施の形
態１におけるＬＳＩの模式図である。図１において、符
号の１０はＬＳＩ、１１は複数の基本論理セルを備え、
ユーザが所望の論理を構成することが可能な機能回路と
してのゲート・アレイ部、１２〜１５はＬＳＩ１０にお
ける外部接続端子、１６はトライステートバッファ、１
７，１７’はセレクタ、１８，１８’はフリップフロッ
プ、１９〜２２、２４，２５はゲート・アレイ部１１の
入力端子、２６〜３５はゲート・アレイ部１１の出力端
子、２３は演算処理手段としてのＣＰＵ（中央演算処理
装置）、４０〜９９はコンタクトである。コンタクト４
０〜９９のうち、コンタクト４８，５８，６８，７８は
低電位側電源端子を選択するためのもの、コンタクト４
９，５９，６９，７９は高電位側電源端子を選択するた
めのものである。ＴＥはゲート・アレイ部１１を試験す
るときに“１”とし、それ以外のときは“０”とするテ
ストイネーブル信号である。ＬＳＩ１０の外部接続端子
１２〜１５には、図示しない外部のテスト装置が接続さ
れる。

【００３５】以上の構成において、さらに、ＬＣ１は、
複数のトライステートバッファ１６‥、複数のセレクタ
１７‥、低電位側電源端子のコンタクト４８，５８，６
８，７８および高電位側電源端子のコンタクト４９，５
９，６９，７９からなり、ゲート・アレイ部１１の試験
時にＬＳＩ１０の外部接続端子１２〜１５の接続の方向
を決めるための入出力方向決定用論理回路、ＬＣ２は、
コンタクト４０〜９９のうち前記の電源端子のコンタク
ト４８，４９，５８，５９，６８，６９，７８，７９を
除く複数のコンタクトのアレイからなり、所要のコンタ
クトの選択によって通常動作時にＣＰＵ２３からゲート
・アレイ部１１へ入力される信号とゲート・アレイ部１
１の試験時に外部接続端子１２〜１５からゲート・アレ
イ部１１へ入力される信号を選択する入力信号選択用論
理回路、ＤＣはゲート・アレイ部１１の試験時に外部接
続端子１２〜１５から入力される信号を時分割する分離
回路である。

【００３６】以上の構成をもって、ゲート・アレイ部１
１の試験時に入力信号選択用論理回路ＬＣ２におけるコ
ンタクトの変更により、外部接続端子１２〜１５とゲー
ト・アレイ部１１の入出力端子１９〜２２、２４〜３５
との接続を変更するように構成してある。

【００３７】次に、入力信号選択用論理回路ＬＣ２にお
けるコンタクト４０〜９９（ただし、４８，４９，５
８，５９，６８，６９，７８，７９を除く）の機能の違
いについて説明する。図示上段列のコンタクト４０〜４
３、５０〜５３、６０〜６３、７０〜７３、およびフリ
ップフロップ１８，１８’につながるコンタクト８０〜
８７は、ＬＳＩ１０の外部接続端子１２〜１５からゲー
ト・アレイ部１１の入力端子１９〜２２、２４，２５に
信号を入力する場合に使用する。コンタクト９６，９８
は、フリップフロップ１８，１８’をスルーして外部接
続端子１２〜１５からゲート・アレイ部１１の入力端子
２４，２５に信号を入力する場合に使用する。コンタク
ト９７，９９は、フリップフロップ１８，１８’をスル
ーせずに、外部接続端子１２〜１５からの信号フリップ
フロップ１８，１８’での処理を経て入力端子２４，２
５に入力する場合に使用する。

【００３８】また、図示下段列のコンタクト４４〜４
７、５４〜５７、６４〜６７、７４〜７７、およびフリ
ップフロップなしのコンタクト８８〜９５は、ゲート・
アレイ部１１の出力端子２６〜２９、３０，３１から外
部接続端子１２〜１５へ信号を出力する場合に使用す
る。

【００３９】次に、入出力方向決定用論理回路ＬＣ１に
おける高電位側電源端子のコンタクト４９，５９，６
９，７９と低電位側電源端子のコンタクト４８，５８，
６８，７８の違いを説明する。テストイネーブル信号Ｔ
Ｅを“０”にしている通常動作時においては、セレクタ
１７‥は、その上側の入力信号を選択してトライステー
トバッファ１６‥の導通・非導通を制御し、トライステ
ートバッファ１６‥を導通とすることにより、外部接続
端子１２〜１５を出力端子として機能させ、また、トラ
イステートバッファ１６‥を非導通とすることにより、
外部接続端子１２〜１５を入力端子として機能させる。

【００４０】また、ゲート・アレイ部１１の試験のため
にテストイネーブル信号ＴＥを“１”にしたときには、
セレクタ１７‥は、その下側の入力信号を選択してトラ
イステートバッファ１６‥の導通・非導通を制御する。
この場合に、セレクタ１７‥の下側の入力信号を“１”
にするときには高電位側電源端子のコンタクト４９，５
９，６９，７９を使用し、このときはトライステートバ
ッファ１６‥が導通となって、外部接続端子１２〜１５
を出力端子として機能させる。また、セレクタ１７‥の
下側の入力信号を“０”にするときには低電位側電源端
子のコンタクト４８，５８，６８，７８を使用し、この
ときはトライステートバッファ１６‥が非導通となっ
て、外部接続端子１２〜１５を入力端子として機能させ
る。

【００４１】ゲート・アレイ部１１の入出力端子１９〜
２２、２４〜３５は、Ａ〜Ｈの８つのピン（端子）のグ
ルーブに分けられる。入力端子１９と出力端子２６，３
２とがピンＡとされ、入力端子２０と出力端子２７，３
３とがピンＢとされ、入力端子２１と出力端子２８，３
４とがピンＣとされ、入力端子２２と出力端子２９，３
５とがピンＤとされ、入力端子２４がピンＥとされ、入
力端子２５がピンＦとされ、出力端子３０がピンＧとさ
れ、出力端子３１がピンＨとされている。

【００４２】図２は図１に示すＬＳＩ１０に対する試験
用補助回路の生成方法の処理を示すフローチャートであ
る。図２において、符号の２０００はピン仕様、２００
１はユーザがゲート・アレイ部１１に任意に設計する回
路にかかわる回路情報、例えばハードウェア記述言語で
記述された回路情報である。ピン仕様２０００とは、ゲ
ート・アレイ部１１の入出力端子１９〜２２、２４〜３
５にかかわるピンＡ〜Ｈについて、入力として使用する
状態と、出力として使用する状態と、あるいは使用しな
いという状態とを区別するための情報である。

【００４３】図３はピン仕様２０００の具体例を示した
図であり、使用形態において「○」はそのピンを使用す
ることを表し、「×」はそのピンを使用しないことを表
している。ピンＡ〜Ｄにおいては、使用のときは、入力
か出力かの区別をつける。

【００４４】図４はユーザ回路ブロックとしてのゲート
・アレイ部１１の回路情報２００１を具象化して示した
模式図である。この回路情報２００１にかかわる論理回
路は、ゲート・アレイ部１１のピンＡおよびピンＥを２
入力とするＡＮＤゲート１８ａと、ピンＡおよびピンＥ
を２入力とするＯＲゲート１８ｂと、ＡＮＤゲート１８
ａの出力をＤ入力端子に入力しピンＢからのクロック信
号ＣＬＫをクロック入力に入力するフリップフロップ１
８ｃと、ＯＲゲート１８ｂの出力をＤ入力端子に入力し
ピンＢからのクロック信号ＣＬＫをクロックピンに入力
するフリップフロップ１８ｄとを備え、フリップフロッ
プ１８ｃのＱ出力端子はピンＧである出力端子３０に接
続され、そのＮＱ出力端子はピンＣである出力端子２８
に接続され、フリップフロップ１８ｄのＱ出力端子はピ
ンＨである出力端子３１に接続されている。

【００４５】以下、図２においてＬＳＩの試験用補助回
路を生成する具体例を図３、図４の例を用いて説明す
る。

【００４６】（ステップ−１）まず、ゲート・アレイ部
１１の回路情報２００１を入力し、ゲート・アレイ部１
１の論理回路へ入力される信号の中から同期入力信号と
非同期入力信号を検出する。ここで、非同期入力信号と
は、ゲート・アレイ部１１中のフリップフロップやラッ
チのクロックピン、セットピン、リセットピンに直接入
力される信号であり、ゲート・アレイ部１１を試験する
場合、ＬＳＩ外部と直結する必要のある信号である。ま
た、同期入力信号とは、ゲート・アレイ部１１の論理回
路へ入力される信号の中で非同期入力信号以外の入力信
号のものをいう。フリップフロップでいうと、同期入力
信号は基本クロックに同期してＤ入力端子に入力される
データ信号であり、非同期入力信号は前記データ信号以
外の信号である。

【００４７】図４の例では、ピンＢからの入力信号はフ
リップフロップ１８ｃ，１８ｄのクロックピンに直接入
力される信号であるので非同期入力信号であり、ピン
Ａ，Ｅからの入力信号はフリップフロップ１８ｃ，１８
ｄのＤ入力端子に印加されるので同期入力信号である。
これら同期入力信号、非同期入力信号は、一般に設計で
用いられている論理合成ツールを用いて簡単に検出する
ことができる。

【００４８】図５は、図４のゲート・アレイ部１１の回
路情報２００１の具体例について、図２のＬＳＩ１０の
試験用補助回路生成方法のステップ−１に入力して得ら
れる同期入力信号、非同期入力信号を示した図であり、
「同」は同期入力信号を表し、「非」は非同期入力信号
を表している。

【００４９】（ステップ−２）次に、ピン仕様２０００
から非同期入力信号を選び、入力信号選択用論理回路Ｌ
Ｃ２において、外部接続端子１２〜１５と接続するコン
タクトを図示上段列のコンタクト４０〜４３、５０〜５
３、６０〜６３、７０〜７３、およびフリップフロップ
切り換え用のコンタクト９６〜９９から選択する。ま
た、使用する外部接続端子１２〜１５がゲート・アレイ
部１１を試験するときに入力となるように、入出力方向
決定用論理回路ＬＣ１において、高電位側電源端子のコ
ンタクトおよび低電位側電源端子のコンタクトを４８〜
４９、５８〜５９、６８〜６９、７８〜７９から選択す
る。

【００５０】図３〜図５の例では、ピンＢからの入力信
号が非同期入力信号であるので、図１において、ピンＢ
を外部接続端子１３に接続するに際しては、入力信号選
択用論理回路ＬＣ２における図示上段列のコンタクト５
０〜５３は非選択（通常動作時と同じ状態）とする。ま
た、入出力方向決定用論理回路ＬＣ１において、テスト
イネーブル信号ＴＥを“１”としてゲート・アレイ部１
１を試験するときには、外部接続端子１３が入出力のう
ちの入力となるように、低電位側電源端子のコンタクト
５８を選択し、セレクタ１７の出力を“０”として、ト
ライステートバッファ１６をハイインピーダンスとす
る。

【００５１】（ステップ−３）次に、ゲート・アレイ部
１１への残りの入力信号である同期入力信号を外部接続
端子１２〜１５およびフリップフロップ１８，１８’に
よる分離回路ＤＣと接続するために、入力信号選択用論
理回路ＬＣ２におけるコンタクトとして、図示上段列の
コンタクト４０〜４３、５０〜５３、６０〜６３、７０
〜７３、およびフリップフロップつながりのコンタクト
８０〜８７、ならびにフリップフロップ切り換え用のコ
ンタクト９６〜９９から選択する。また、使用する外部
接続端子１２〜１５がゲート・アレイ部１１を試験する
ときに入力となるように、入出力方向決定用論理回路Ｌ
Ｃ１において、高電位側電源端子のコンタクトおよび低
電位側電源端子のコンタクトを４８〜４９、５８〜５
９、６８〜６９、７８〜７９から選択する。

【００５２】図３〜図５の例では、ピンＡ，Ｅからの入
力信号を外部接続端子１２と接続するために、入力信号
選択用論理回路ＬＣ２においてコンタクト４０，８０を
選択し、フリップフロップ１８を機能させるためにコン
タクト９７を選択する。また、外部接続端子１２を入力
とするように、入出力方向決定用論理回路ＬＣ１におい
て、テストイネーブル信号ＴＥを“１”としてゲート・
アレイ部１１を試験するときには、低電位側電源端子の
コンタクト４８を選択し、セレクタ１７の出力を“０”
として、トライステートバッファ１６をハイインピーダ
ンスとする。

【００５３】図６（ａ）は分離回路ＤＣとゲート・アレ
イ部１１の関連部分の摸式図である。ここでは、分離回
路ＤＣはフリップフロップ１８となっている。ゲート・
アレイ部１１における組み合わせ回路は、図４の場合の
ＡＮＤゲート１８ａとＯＲゲート１８ｂとである。ＡＮ
Ｄゲート１８ａとＯＲゲート１８ｂの次段にフリップフ
ロップ１８ｃ，１８ｄがある。なお、図６（ａ）におい
ては、図１の右下部分に示すコンタクト９６，９７やセ
レクタ１７’は図示を省略している。

【００５４】図６（ａ）における信号Ｓ１は外部接続端
子１２から入力されるデータ信号であり、これは、ゲー
ト・アレイ部１１のピンＡに対して信号Ｓ３として入力
されるとともに、分離回路ＤＣのフリップフロップ１８
のＤ入力端子に入力される。このフリップフロップ１８
のクロックピンには外部接続端子１３からのクロック信
号ＣＬＫが反転入力される。フリップフロップ１８のＱ
出力端子からの信号Ｓ２はゲート・アレイ部１１のピン
Ｅに入力される。なお、このとき、コンタクト９７を通
る。また、セレクタ１７’においてテストイネーブル信
号ＴＥが“１”とされ、セレクタ１７’の上側からの入
力が選択される。外部接続端子１３からのクロック信号
ＣＬＫはゲート・アレイ部１１のピンＢに入力される。

【００５５】フリップフロップ１８のＤ入力端子には、
図６（ｂ）に示すようなタイミングで信号Ｓ１すなわち
データ信号Ｓ１２，Ｓ１１，Ｓ２２，Ｓ２１，Ｓ３２，
Ｓ３１，Ｓ４２，Ｓ４１をクロック信号ＣＬＫにタイミ
ングを合わせて入力すると、ゲート・アレイ部１１のピ
ンＥには信号Ｓ２すなわちデータ信号Ｓ１２，Ｓ２２，
Ｓ３２，Ｓ４２が印加される。ゲート・アレイ部１１の
ピンＡには信号Ｓ１すなわちデータ信号Ｓ１２，Ｓ１
１，Ｓ２２，Ｓ２１，Ｓ３２，Ｓ３１，Ｓ４２，Ｓ４１
がそのまま印加される。したがって、破線で示されるク
ロック信号ＣＬＫの立ち上がりエッジのタイミングで
は、ピンＡへの信号Ｓ３とピンＥへの信号Ｓ２とを互い
に異なる値のデータとして印加することができる。すな
わち、時分割多重されて入力されてきた信号列を、分離
回路ＤＣにおいて時分割分離することができる。

【００５６】（ステップ−４）次に、ピン仕様２０００
に記されているユーザが用いるゲート・アレイ部１１の
出力信号の数がＬＳＩ１０の残りの外部接続端子の数以
下かどうかを判定する。以下のときは、そのままでまか
なえるので、ステップ−６に進むが、ゲート・アレイ部
１１の出力信号の数が残りの外部接続端子の数よりも多
いときには、まかない切れないので、ゲート・アレイ部
１１において試験用補助回路を組み込むためにステップ
−５に進む。

【００５７】（ステップ−５）ピン仕様２０００に記さ
れているユーザが用いるゲート・アレイ部１１の出力信
号の数がＬＳＩ１０の残りの外部接続端子の数より多い
場合には、これは、外部接続端子数が不足の状態である
ことを意味するが、ゲート・アレイ部１１に試験用補助
回路ＲＥを組み込む。試験用補助回路ＲＥは、通常は、
セレクタ回路およびそのセレクタ回路におけるどの端子
の値を出力するかを決めるための出力制御回路から構成
される。このステップでは、そのセレクタ回路と出力制
御回路からなる試験用補助回路ＲＥを生成する。

【００５８】図３〜図５の例では、ピン仕様２０００に
記されているユーザが用いるゲート・アレイ部１１の出
力信号数はＣ，Ｇ，Ｈの３つであり、ＬＳＩの残りの外
部接続端子数は１４，１５の２つであって、出力信号数
に対して残りの外部接続端子の数が不足するため、試験
用補助回路ＲＥを生成する。

【００５９】図７は図４の例に対応する試験用補助回路
ＲＥの摸式図である。この試験用補助回路ＲＥは、出力
制御回路５０００と出力セレクタ５００１とを備えてい
る。図７においてＣ’，Ｇ’，Ｈ’はそれぞれ図４の
Ｃ，Ｇ，Ｈと接続し、図７のＧ，Ｈはそれぞれ図１にお
けるゲート・アレイ部１１の出力端子３０，３１と接続
し、図７のＣはゲート・アレイ部１１の入力端子２１に
接続する。Ｃは外部接続端子１４から与えられるモード
信号となる。

【００６０】出力制御回路５０００は、テストイネーブ
ル信号ＴＥが通常動作時の“０”のときは、出力セレク
タ５００１において、それに入力されてくる３つの信号
Ｃ’，Ｇ’，Ｈ’のうち信号Ｇ’を選択するように出力
セレクタ５００１を制御する。

【００６１】また、出力制御回路５０００は、テストイ
ネーブル信号ＴＥがゲート・アレイ部１１の試験時の
“１”のときは、ピンＣから入力されるモード信号を例
えばシリアルインターフェース回路を用いて受信し、そ
の受信したモード信号をデコードし、出力セレクタ５０
０１において、それに入力されてくる３つの信号Ｃ’，
Ｇ’，Ｈ’のうちのどれか１つの信号を選択するように
出力セレクタ５００１を制御する。

【００６２】そして、ゲート・アレイ部１１を試験する
ときは、図１のゲート・アレイ部１１のピンＣと外部接
続端子１４を接続するために、入力信号選択用論理回路
ＬＣ２においてコンタクト６４〜６７を非選択（通常動
作時と同じ状態）とし、外部接続端子１４を入力にする
ために、低電位側電源端子のコンタクト６８を選択し、
セレクタ１７の出力を“０”として、トライステートバ
ッファ１６をハイインピーダンスとする。この場合にお
いて、外部接続端子１４から入力される信号をＣとし
て、ゲート・アレイ部１１の入力端子２１から入力し、
試験用補助回路ＲＥにおける出力制御回路５０００によ
ってデコードされるべきモード信号Ｃとする。

【００６３】また、図１のゲート・アレイ部１１のピン
Ｇと外部接続端子１５を接続するために、入力信号選択
用論理回路ＬＣ２において、コンタクト７５，８９を選
択し、テストイネーブル信号ＴＥを“１”にしてゲート
・アレイ部１１を試験するとき、外部接続端子１５を出
力にするために高電位側電源端子のコンタクト７９を選
択し、セレクタ１７の出力を“１”として、トライステ
ートバッファ１６を導通状態とする。これにより、ゲー
ト・アレイ部１１におけるピンＧの出力端子３０が外部
接続端子１５に接続されたことになる。その結果とし
て、図４の回路情報２００１における信号Ｃ，Ｇ，Ｈの
いずれか、すなわち図７における信号Ｃ’，Ｇ’，Ｈ’
のいずれかが試験用補助回路ＲＥの出力セレクタ５００
１によって選択された１つの信号が、ゲート・アレイ部
１１の出力端子３０から外部接続端子１５の経路で出力
されることになる。

【００６４】図１に示すＬＳＩ１０の回路例において、
ＣＰＵ２３からゲート・アレイ部１１への同期入力信号
の数をａ、ＣＰＵ２３からゲート・アレイ部１１への非
同期入力信号の数をｂ、外部接続端子１２〜１５からゲ
ート・アレイ部１１への同期入力信号の数をｃ、外部接
続端子１２〜１５からゲート・アレイ部１１への非同期
入力信号の数をｄ、外部接続端子１２〜１５の数をｅと
すると、図１のＬＳＩ１０の回路例が適用できるために
は、 ｅ−（ｂ＋ｄ）−ｍａｘ｛ａ，ｃ｝≧０ ……………………（１） が成り立つ必要がある。

【００６５】ここで、ＣＰＵ２３からゲート・アレイ部
１１への入力信号としては、アドレスバス信号やデータ
バス信号が考えられ、すべて同期入力信号で実現できる
ので、ＣＰＵ２３からゲート・アレイ部１１への非同期
入力信号の数ｂは０としてよい。また、ＣＰＵ２３から
ゲート・アレイ部１１への同期入力信号の数ａは数十本
程度と考えられる。そして、外部接続端子１２〜１５か
らゲート・アレイ部１１への非同期入力信号の数ｄはゲ
ート・アレイ部１１中のフリップフロップやラッチのク
ロックピン、セットピン、リセットピンに直接入力され
る信号であり、これは数本程度と考えられる。よって、
（１）式は、 ｅ−ｄ−ｍａｘ｛ａ，ｃ｝≧０ （ただしａは数十本程度） ……（２） となる。

【００６６】次に、外部接続端子１２〜１５の数ｅとｍ
ａｘ｛ａ，ｃ｝の関係について考察する。本実施の形態
の場合、そのＬＳＩとしては、外部接続端子数の十分に
多い評価用のＬＳＩを想定しているので、外部接続端子
１２〜１５の数ｅは、ｍａｘ｛ａ，ｃ｝より十分に大き
いと考えてよく、（２）式は成立する。よって、（１）
式の制限はあるものの、本発明の適用できる範囲は十分
にあるといえる。

【００６７】（実施の形態２）図８は本発明の実施の形
態２における半導体集積回路装置のテストベクタ変換方
法を示すフローチャートである。図８において、符号の
３０００はゲート・アレイ部１１の入出力端子１９〜２
２、２４〜３５とＬＳＩ１０の外部接続端子１２〜１５
との接続関係を示す接続情報、３００１はゲート・アレ
イ部１１に組み込まれた前記の出力セレクタ５００１と
出力制御回路５０００からなる試験用補助回路ＲＥにつ
いての回路情報、４０００はゲート・アレイ部１１単体
のテストベクタ、４００１はＬＳＩ１０のテストベクタ
である。

【００６８】ゲート・アレイ部１１の入出力端子１９〜
２２、２４〜３５とＬＳＩ１０の外部接続端子１２〜１
５との接続情報３０００は、上記した実施の形態１で得
られるコンタクト情報から簡単に作成することができ
る。

【００６９】図３〜図５の例の場合におけるゲート・ア
レイ部１１の入出力端子１９〜２２、２４〜３５とＬＳ
Ｉ１０の外部接続端子１２〜１５との接続情報３０００
の具体例を図９に示す。外部接続端子１２とピンＡ，Ｅ
とが接続され、外部接続端子１３とピンＢとが接続さ
れ、外部接続端子１４とピンＣとが接続され、外部接続
端子１５とピンＧとが接続されているという接続情報３
０００になっている。

【００７０】まず、入力ベクタの変換方法について具体
例を用いて説明する。

【００７１】図１０はゲート・アレイ部１１単体のテス
トベクタの具体例であり、ゲート・アレイ部１１の論理
回路の構成が図４のようになっているときのテストベク
タである。この図１０において、「０」はピンに“０”
を印加することを、「１」はピンに“１”を印加するこ
とを、「Ｌ」はピンに“０”が出力されることが期待さ
れることを、「Ｈ」はピンに“１”が出力されることが
期待されることを、「Ｘ」はピンの出力値が未定である
ことをそれぞれ意味している。

【００７２】（ステップ−１０）図１に示すＬＳＩ１０
におけるゲート・アレイ部１１の入出力端子１９〜２
２、２４〜３５とＬＳＩ１０の外部接続端子１２〜１５
との接続情報３０００に基づいて、ＬＳＩの外部接続端
子１２〜１５とゲート・アレイ部１１の入力端子２４〜
２５との間で分離回路ＤＣのフリップフロップ１８を通
るパスを検出することにより、ＬＳＩの外部接続端子１
２〜１５にテストベクタを多重化して入力する必要のあ
るゲート・アレイ部１１の入力端子を入力端子１９〜２
２、２４，２５の中から選択する。

【００７３】図９の例の場合、ＬＳＩの外部接続端子１
２がゲート・アレイ部１１のピンＡと接続し、またフリ
ップフロップ１８を通ってピンＥと接続しているので、
ＬＳＩの外部接続端子１２とこれに対応する入力端子２
４とを通るパスを検出することになる。テストベクタを
多重化して入力する必要のあるゲート・アレイ部１１の
入力端子は入力端子２４となる。

【００７４】（ステップ−１１）次に、ゲート・アレイ
部１１単体のテストベクタ４０００から、前記の選択し
たＬＳＩの外部接続端子に多重化して入力するデータを
選び、多重化したＬＳＩの入力データを作成する。

【００７５】図９、図１０の例の場合、選択した外部接
続端子は外部接続端子１２であり、これに対応するピン
ＡとピンＥの入力データを多重化する。すなわち、ピン
Ａにおいては、時間１と時間２とに同じ“０”を配置
し、時間３と時間４とに同じ“０”を配置し、時間５と
時間６とに同じ“１”を配置し、時間７と時間８とに同
じ“１”を配置する。また、ピンＥにおいては、ピンＡ
からタイミング１つだけ遅延して、時間１と時間２とに
同じ“０”を配置し、時間３と時間４とに同じ“１”を
配置し、時間５と時間６とに同じ“０”を配置し、時間
７と時間８とに同じ“１”を配置する。

【００７６】図１１は、図１０の例の場合において、ゲ
ート・アレイ部１１単体のテストベクタを変換した結果
のＬＳＩのテストベクタの具体例を示している。図１１
（ａ）はピンＣの出力を試験するテストパターン、図１
１（ｂ）はピンＧの出力を試験するテストパターン、図
１１（ｃ）はピンＨの出力を試験するテストパターンで
ある。

【００７７】図１１（ａ）〜（ｃ）において、外部接続
端子１２の入力データにつき、時間０，２，４，６の入
力データは（０，１，０，１）であるが、これは図１０
のピンＥの時間１，３，５，７の入力データである。ま
た、外部接続端子１２の入力データの時間１，３，５，
７の入力データは（０，０，１，１）であるが、これは
図１０のピンＡの時間１，３，５，７の入力データであ
る。すなわち、外部接続端子１２の入力データとして、
ピンＡとピンＥの入力データを多重化して作成してい
る。

【００７８】図１１（ａ）〜（ｃ）において、外部接続
端子１２の時間８の入力データは“０”，“１”のどち
らでもよい。図１１の例では“１”としている。

【００７９】（ステップ−１２）次に、残りの入力デー
タについて、ゲート・アレイ部１１の入力端子１９〜２
２、２４，２５とＬＳＩの外部接続端子１２〜１５の接
続情報３０００に基づいて、その残りの入力データを、
ＬＳＩの外部接続端子１２〜１５に合うように並べ替え
し、並べ替えした結果を、ＬＳＩのテストベクタ４００
１として登録する。

【００８０】図１０の例の場合、ピンＢの入力データが
外部接続端子１３の入力データとなる。図１０でピンＢ
の時間１〜８における入力データは（０１０１０１０
１）であるが、これを、図１１（ａ）〜（ｃ）では、時
間０に“１”を置き、それに続けている。

【００８１】続いて、ＬＳＩの出力データの期待値作成
方法について述べる。

【００８２】（ステップ−１３）実施の形態１における
ＬＳＩの試験用補助回路生成方法のステップ−５にでは
ゲート・アレイ部１１に出力セレクタ５００１と出力制
御回路５０００との組み合わせからなる試験用補助回路
ＲＥの組み込みを行うが、本実施の形態２においては、
このような試験用補助回路ＲＥがあるかどうかの判定を
行う。

【００８３】（ステップ−１４）もし、セレクタ回路お
よび出力制御回路からなる試験用補助回路ＲＥがある場
合には、出力制御回路に入力するモード信号とそのとき
に選ばれる出力信号である期待値を作成する。

【００８４】（ステップ−１５）次に、残りの出力デー
タを、ゲート・アレイ部１１単体のテストベクタ４００
０に基づいて、ＬＳＩの外部接続端子１２〜１５に合う
ように並べ替えを行う。そして、並べ替えした結果を、
ＬＳＩのテストベクタ４００１として登録する。

【００８５】図１０の例の場合、ピンＣ、ピンＧ、ピン
Ｈの出力期待値はいずれもＬＳＩの外部接続端子１５の
出力期待値となる。また、ＬＳＩの外部接続端子１４
は、図７に示す試験用補助回路ＲＥの出力制御回路５０
００に対して、ゲート・アレイ部１１の入力端子２１か
らピンＣとして入力するモード信号を入力するための端
子となる。

【００８６】

【発明の効果】半導体集積回路装置についての本発明に
よれば、ＣＰＵやＤＳＰなどの演算処理手段と、ユーザ
が所望の論理を構成可能な複数の基本論理セルを有する
ゲート・アレイ部とを備えてなるゲート・アレイ部付き
のワンチップＡＳＩＣマイコンのような半導体集積回路
装置において、３以上の出力信号の選択を行う試験用補
助回路をゲート・アレイ部に組み込むことにより、より
少ない外部接続端子でより多くのゲート・アレイ部入出
力端子への接続を行うことができる。この場合に、コン
タクトの変更を自動で行うことにより、ゲート・アレイ
部の試験用補助回路にかかわる工数を削減することがで
きる。また、ゲート・アレイ部単体のテストベクタを自
動でＬＳＩのテストベクタに変換することができ、テス
トベクタ変換工数を削減することができる。

【図面の簡単な説明】

【図１】 本発明の実施の形態１における半導体集積回
路装置（ＬＳＩ）の摸式図

【図２】 本発明の実施の形態１におけるＬＳＩに対す
る試験用補助回路の生成方法の処理を示すフローチャー
ト

【図３】 実施の形態１の場合のピン仕様の具体例を示
す図

【図４】 実施の形態１の場合のゲート・アレイ部の回
路情報を具象化して示した模式図

【図５】 実施の形態１の場合のゲート・アレイ部の回
路情報を同期入力信号、非同期入力信号として示す図

【図６】 実施の形態１の場合の分離回路とゲート・ア
レイ部の関連部分の摸式図およびタイミングチャート

【図７】 実施の形態１の場合の出力セレクタと出力制
御回路からなる試験用補助回路の摸式図

【図８】 本発明の実施の形態２における半導体集積回
路装置のテストベクタ変換方法を示すフローチャート

【図９】 実施の形態２の場合のゲート・アレイ部の入
出力端子とＬＳＩの外部接続端子との接続情報の具体例
を示す図

【図１０】 実施の形態２の場合のゲート・アレイ部単
体のテストベクタの具体例を示す図

【図１１】 実施の形態２の場合のゲート・アレイ部単
体のテストベクタを変換した結果のＬＳＩのテストベク
タの具体例を示す図

【図１２】 第１の従来技術におけるＬＳＩの摸式図

【図１３】 第２の従来技術におけるＬＳＩの摸式図

【符号の説明】

１０…ＬＳＩ １１…ゲート・アレイ部 １２〜１５…外部接続端子 １６…トライステートバッファ １７，１７’…セレクタ １８，１８’…フリップフロップ １９〜２２、２４〜３５…ゲート・アレイ部の入出力端
子 ２３…ＣＰＵ ４０〜９９…コンタクト ４９，５９，６９，７９…高電位側電源端子のコンタク
ト ４８，５８，６８，７８…低電位側電源端子のコンタク
ト ２０００…ピン仕様 ２００１…ゲート・アレイ部の回路情報 ３０００…ゲート・アレイ部入出力端子と外部接続端子
との接続情報 ３００１…試験用補助回路の回路情報 ４０００…ゲート・アレイ部単体のテストベクタ ４００１…ＬＳＩのテストベクタ ５０００…出力制御回路 ５００１…出力セレクタ Ａ〜Ｈ…ゲート・アレイ部におけるピン ＴＥ…テストイネーブル信号 ＬＣ１…入出力方向決定用論理回路 ＬＣ２…入力信号選択用論理回路 ＤＣ…分離回路 ＲＥ…試験用補助回路

Claims (3)

【特許請求の範囲】
1. 【請求項１】 演算処理手段と、所望の論理を構成可能
   なゲート・アレイ部とを備えた半導体集積回路装置にお
   いて、前記ゲート・アレイ部の試験時に半導体集積回路
   装置の外部接続端子の入出力の方向を決める入出力方向
   決定用論理回路と、複数のコンタクトのアレイからなり
   所要のコンタクトの選択によって通常動作時に前記演算
   処理手段から前記ゲート・アレイ部へ入力される信号と
   前記ゲート・アレイ部の試験時に前記外部接続端子から
   前記ゲート・アレイ部へ入力される信号を選択する入力
   信号選択用論理回路と、前記ゲート・アレイ部の試験時
   に前記外部接続端子から入力される信号を時分割する分
   離回路とを有し、前記ゲート・アレイ部の試験時に前記
   入力信号選択用論理回路における前記コンタクトの変更
   により前記外部接続端子と前記ゲート・アレイ部の入出
   力端子の接続を変更するように構成してあることを特徴
   とする半導体集積回路装置。
2. 【請求項２】 ゲート・アレイ部に構成される所望の論
   理の回路情報から同期入力信号と非同期入力信号を検出
   する工程と、前記の検出した非同期入力信号と前記ゲー
   ト・アレイ部のピン仕様から前記非同期入力信号と半導
   体集積回路装置の外部接続端子を接続するコンタクトを
   選択する工程と、次いで前記の検出した同期入力信号と
   前記外部接続端子を接続するコンタクトを選択する工程
   と、前記ゲート・アレイ部の出力端子の数が前記外部接
   続端子のうち前記非同期入力信号および前記同期入力信
   号と接続した残りの外部接続端子の数より多いか否かを
   判断する工程と、前記ゲート・アレイ部の出力端子の数
   が前記残りの外部接続端子の数よりも多いときに前記ゲ
   ート・アレイ部における組み込みにより不足分を補う状
   態で接続を可能となす試験用補助回路を生成する工程
   と、前記試験用補助回路の生成の結果に基づいて前記ゲ
   ート・アレイ部の出力端子と前記外部接続端子とを接続
   するコンタクトを選択する工程とを含むことを特徴とす
   る半導体集積回路装置の試験用補助回路の生成方法。
3. 【請求項３】 ゲート・アレイ部の入出力端子と半導体
   集積回路装置の外部接続端子との接続情報から分離回路
   を通るパスを検出する工程と、前記ゲート・アレイ部単
   体のテストベクタと前記パスから前記分離回路へ入力す
   る入力データを作成する工程と、前記入力データを並べ
   替える工程と、前記ゲート・アレイ部の端子と前記外部
   接続端子との接続情報から出力セレクタを検出する工程
   と、入力するモード信号と期待値を作成する工程と、前
   記期待値を並べ替える工程とを含むことを特徴とする半
   導体集積回路装置のテストベクタ変換方法。