JP2001517343A - Ｒｉｓｃアーキテクチャを有する８ビットマイクロコントローラ - Google Patents

Abstract

(57)【要約】 ８ビットＲＩＳＣベースのマイクロコントローラ（図１）は、汎用８ビット専用算術論理演算装置（ＡＬＵ）（２２）に加えて算術論理演算装置（ＡＬＵ２）を有する８ビットレジスタファイル（２０）を含む。レジスタファイルはさらに、間接アドレス指定のため論理１６ビットレジスタを提供するためレジスタの対を組合せるための手段（図６）を含む。専用ＡＬＵは、レジスタ対に対して所定の算術機能を加え、それによって、これがなければ汎用８ビットＡＬＵに課せられることとなる計算処理を緩和する、１６ビットＡＬＵである。この発明のさらなる特徴は、論理１６ビットレジスタの内容（１４’）と組合されさらに大きなアドレス指定範囲を提供するページングレジスタ（ＲＡＭＰｘ、ｙ、ｚ）を含むことである。この発明の８ビットマイクロコントローラのさらに他の特徴は、単一の命令でレジスタファイル内のどのビット位置にも直接読出および書込を行なうための手段（１３４）である。これにより、先行技術におけるマイクロコントローラで必要とされたようなさまざまなロード、シフトおよび／またはマスキング動作を行なう必要が回避される。

Description

【発明の詳細な説明】 ＲＩＳＣアーキテクチャを有する８ビットマイクロコントローラ 発明の分野 この発明は、マイクロコントローラ一般に関し、特に、より少数の命令セット を実行するマイクロコントローラに関する。 背景技術 現在のサブミクロンＣＭＯＳ技術では、複雑なメモリおよび周辺論理の実現の ために十分なシリコン面積を残しつつ、複雑なマイクロコントローラアーキテク チャをチップ上に集積することが可能である。３２ビットおよび６４ビットのハ イエンドＲＩＳＣマシンにおいて最も一般に使用されている設計アーキテクチャ および方法論は、低コストの８ビットマイクロコントローラシステムにおいても 効率的に利用および応用できる。このようなパワフルでありながらも費用対効果 のよいマイクロコントローラにより、システムの全体としての集積度は上昇し続 けている。ハードウェアアーキテクチャにおいてより効率的なプログラムを実行 することができ、より多くのハードウェア機能を集積することができる。 近年、ＲＩＳＣアーキテクチャは人気を増している。最も目立つのは、アップ ル・コンピュータ、ＩＢＭおよびモトローラが共同開発したパワーＰＣ（登録商 標）である。ＲＩＳＣプロセッサを定義する特徴についての合意は存在しないも のの、さまざまなＲＩＳＣアーキテクチャ間には共通した特徴がある。すなわち 、（１）ほとんどの命令が１サイクル内に実行される。（２）別個の簡単なロー ド／ストア命令がしばしば２サイクル内に実行される。（３）命令のデコーディ ングが典型的にはマイクロコーディングされるのではなくハードワイヤードで構 成され、実行時間が速くなっている。（４）ほとんどの命令は固定フォーマット を有しそのため命令のデコーディングが簡素になっている。（５）命令セットが 小さくアドレス指定モードが少ない。（６）データ経路が高度にパイプライン化 されており、処理の平衡性の程度が高い。（７）より低速のシステムＲＡＭへの お よびそこからの過剰なデータ転送を回避するための大きな高速レジスタの組（レ ジスタファイルとしても知られる）。 半導体製造業者数社がマイクロコントローラを製造している。たとえばテキサ ス・インスツルメンツ社は８ビットマイクロコントローラであるＴＭＳ３７０Ｃ ｘ１ｘシリーズを提供する。これらのマイクロコントローラはＲＩＳＣアーキテ クチャを用いていないが、ＲＡＭとしてもまたは汎用レジスタの組としても使用 できるＲＡＭ（１２８バイトまたは２５６バイト）を設けている。モトローラ社 は、テキサス・インスツルメンツ社の装置に似た２目的ＲＡＭを用いる８ビット マイクロコントローラのＭＣ６８０５ファミリーを提供する。マイクロチップ・ テクノロジー社はマイクロコントローラ、ＰＩＣ１６Ｃ５Ｘファミリーを提供す る。これらのマイクロコントローラは、データとプログラム命令とが別個のメモ リおよびバスを有する、２つのバスのあるハーバードアーキテクチャを使用する 。ＰＩＣ１６Ｃ５ＸはシステムＲＡＭと共有されるレジスタファイルを用いる。 ＰＩＣ１６Ｃ５Ｘは１レベル命令パイプライン方式を使用する。つまり、１つの 命令が実行されている間に、次の命令がプログラムメモリからプリフェッチされ る。ＲＡＭはレジスタとしては２倍なので、内部レジスタの組は現実にはない。 すべてのメモリはスタティックＲＡＭとして存在するため、レジスタ動作に関係 する性能が低下する。 上述のように、設計サイクルが速いことは、マイクロコントローラの設計にお いて重要な関心事である。マイクロコントローラでの設計においてソフトウェア が果たす役割が重要であることは疑いがない。したがって、マイクロコントロー ラ設計の利便性は、プログラマーとハードウェア設計者との仕様のインターフェ イスすなわちマイクロコントローラの命令セットに直接関係する。いかなる計算 可能な機能も合理的な量のプログラムスペース内で実現できなければならないと いう点で、命令セットは完全でなければならない。命令セットは頻繁に使用され る機能が比較的少数の命令で実現可能でなければならないという点で効率的でな ければならない。 したがって、アプリケーションソフトウェアの開発者に完全かつ効率的な命令 セットを提供するマイクロコントローラ設計を提供することが望ましい。 発明の概要 この発明は８ビットＲＩＳＣアーキテクチャを有するコントローラである。８ ビットのデータバスが、ＲＡＭメモリストア、レジスタファイル、汎用８ビット 算術論理演算装置（ＡＬＵ）および状態レジスタの間のデータ経路を提供する。 マイクロコントローラはハーバードアーキテクチャを実現し、ＲＡＭストアとは 別個にプログラムメモリストアを、そして、データバスとは別個にプログラムデ ータバスを備える。 レジスタファイルは複数の８ビットレジスタを含む。レジスタファイル中のレ ジスタのいくつかは論理１６ビットレジスタを提供するよう組合せることができ る。論理１６ビットレジスタは効率的なアドレス計算を行ない、データメモリお よびプログラムメモリに対する間接的アドレスポインタとして使用される。デー タメモリ用であるにせよまたはプログラムメモリ用であるにせよ、１６ビットの アドレススペースはプログラムアドレススペースおよびデータアドレススペース の両方を増加させることによって、マイクロコントローラの柔軟性および利便性 を著しく向上させる。この発明の好ましい実施例においては、レジスタファイル は３つの個別の論理１６ビットレジスタとしてアクセスされ得る（すなわち読出 ／書込され得る）３対の８ビットレジスタを備える。 さらに１６ビットアドレス指定の利点を高めるため、レジスタファイル専用の 特別な第２の算術論理演算装置が利用される。第２のＡＬＵは１６ビットの加算 器を含み、論理１６ビットレジスタに対し１６ビット算術演算を行なう。第２の ＡＬＵは１６ビットの結果を論理１６ビットレジスタにストアし直すことができ る。さらに、この１６ビットの結果はアドレスとして機能し得る。したがって、 汎用８ビットＡＬＵの負荷を増やしたりそれによって装置の動作速度を減じたり することなく、第２のＡＬＵの存在によって、効率的な１６ビットアドレス計算 が行なわれる。 レジスタファイル内に設けられる論理１６ビットレジスタのさらなる拡張は、 ８ビットＲＡＭページングレジスタの使用である。ＲＡＭページングレジスタの ８ビットは、論理１６ビットレジスタの１６ビットと論理的に連結されており、 論理２４ビットアドレスを提供する。この特徴によって、基本的には８ビットの 設計である基礎アーキテクチャを持つマイクロコントローラにかつてないアドレ ス指定範囲が与えられる。特に、ページングレジスタはメモリを６４Ｋ（６４＊ １０２４）バイトのページ、２５６ページのＲＡＭとして形成し、６４Ｋページ 各々がページングレジスタにより参照される。この発明の好ましい実施例におい ては、レジスタファイルにより設けられる３つの論理１６ビットレジスタ各々に 対し１つずつ３つのページングレジスタがある。 この発明のレジスタファイルは、レジスタファイルに含まれる論理の伝搬遅延 に等しい遅延を持つレジスタのアクセスを特徴とする。このような組合せ遅延は クロック周期よりもはるかに短いため、レジスタアクセスは１クロックサイクル 内に余裕を持って行われる。この発明はさらに、すべての演算各々を単一のクロ ック周期内に行なうことができる汎用算術論理演算装置（ＡＬＵ）を特徴とする 。この発明は、したがって、実質的にすべてのＡＬＵ演算を単一クロックサイク ル内に行なうことができる。 さらにこの発明により、レジスタファイル内のレジスタは、ＲＡＭのアドレス スペースの一部分を占める。この特徴によって、通常ＲＡＭアクセスと関連付け られる従来のアドレス指定モードが可能となり、レジスタが通常のメモリロケー ションであるかのようにレジスタにアクセスすることができる。さらに、このよ うなメモリロケーションはマイクロコントローラに対して高速メモリに見えるで あろう。 レジスタファイルのレジスタ内の任意のビット位置へおよびビット位置からの １ビットのデータの転送をビットストアが可能にする。好ましい実施例において は、ビットストアは状態レジスタ内に位置付けられる。このビット転送特徴によ り、これ以外の場合には時間のかかる数多くのレジスタシフト動作を行なう必要 なくレジスタのビット位置を直接操作することができる。多くのマイクロコント ローラ応用例において典型的であるように、１バイトのデータに含まれる個別の ビットは他のビットとは独立した意義を有する。従来の技術のマイクロコントロ ーラの命令セットは典型的にはレジスタの左シフトおよび右シフトのためのシフ ト命令を含む。したがってレジスタの所定のビット位置のビットへのアクセスは 、ビットを右または左のいずれかにシフトさせることにより達成される。これは 、 原データの保存が必要ならばレジスタの内容をセーブすることが必要となる、破 壊動作である。加えて、この動作は、時間がかかり、実現するためにはいくつか のプログラム命令が必要である。この発明のビット転送動作は、任意のビット位 置にアクセスするための、より時間効率がよく、使うスペースが少ない手段を提 供する。 桁上げ比較命令は、レジスタファイルに含まれる８ビットレジスタを１６ビッ トにエンハンスする。命令セットのこの特徴は、８ビット環境において１６ビッ トの量の比較を実現するための効率的な方法を提供し、それによってさらにこの 発明の８ビットマイクロコントローラの計算能力を高める。 図面の簡単な説明 図１は、この発明のマイクロコントローラの概略レイアウト図である。 図２は、図１に示すレジスタファイルの内部の図である。 図３は、図２に示すレジスタファイル内のレジスタの構成を示す図である。 図４は、図３に示すレジスタ書込可能化回路の詳細な図である。 図５Ａおよび図５Ｂは、図４において使用されるＯＲゲート構造を示す図であ る。 図６は、図１に示す状態レジスタの内部構成を示す図である。 図７は、図１に示す汎用ＡＬＵの内部構成を示す図である。 図８Ａおよび図８Ｂは、図７の汎用ＡＬＵ内に含まれる２つのＡＬＵサブユニ ットを示す図である。 図９はプログラムカウンタを示す図である。 図１０は、この発明によるページングレジスタを使用しての２４ビット論理ア ドレスの形成を示す図である。 図１１は、ウォッチドッグ・タイマ回路を示す図である。 図１２は、図１０に示すページングレジスタを組入れた図１のマイクロコント ローラの図である。 図１３は、Ｎ個の入力を持つ可能化ＡＮＤゲートの図である。 発明を実施するためのベストモード 図１を参照し、この発明のマイクロコントローラ１０が８ビットデータバス１ ２構造のまわりに設計される。データバスは、マイクロコントローラに含まれる さまざまな構成要素に対しデータ経路を提供する。オンボードＲＡＭは汎用デー タストアとして役立つ。ＲＡＭとは別個の８ビットレジスタファイル（REGISTER FILE）２０がマイクロコントローラ用の高速８ビットメモリストアの組を提供 する。 レジスタ内にストアされるデータに対して算術計算を行なうために、汎用算術 論理演算装置ＡＬＵ−１ ２２がレジスタファイルに結合される。ＡＬＵ−１の 出力は８ビットデータバス１２および状態レジスタ（STATUS REGISTER）２４の 両方に結合される。状態レジスタに含まれるさまざまな状態ビットは、ＡＬＵ− １の結果に応じてセットされる。 以下に説明するように、状態レジスタ２４内に含まれるビットは、割込許可フ ラグ、ビット転送フラグ、ハーフ・キャリーフラグ、２の補数のオーバフローフ ラグ、負フラグ、負フラグと２の補数のフラグとの排他的論理和に等しい符号ビ ット、ゼロフラグ、およびキャリーフラグを含む。状態レジスタは、状態ビット への読出／書込アクセスを可能にするよう、データバス１２に結合される。デー タバス１２に結合される付加的な構成要素は、サブルーチンの呼出／リターンお よび割込処理のために使用されるスタックポインタ（STACK POINTER）、タイマ 、割込回路、タイミングおよび制御回路、ＥＥＰＲＯＭ、およびＵＡＲＴを含む 。ポートドライバ（PORT DRIVERS）により駆動されるＩ／Ｏデータレジスタ（I/ O DATA REGISTERS）は、マイクロコントローラに対するＩ／Ｏ経路１９を提供す る。 直接アドレスバス１６は、プログラムの実行中にＲＡＭロケーションおよびレ ジスタファイルへの直接アクセスを提供する。間接アドレスバス１４は間接アド レス指定を行なう。間接アドレスバス１４はレジスタファイルからアドレスを受 取るための手段、すなわち、アドレスをＲＡＭまたはプログラムカウンタ（PROG RAM COUNTER）２８に伝送するためレジスタファイルを間接アドレスバス１４に 結合するバスインターフェイス１４’を含む。 マイクロコントローラ１０の命令実行構成要素は、プログラムメモリ （PROGRAM MEMORY）に結合されるプログラムカウンタ２８を含む。好ましい実施 例においては、プログラムメモリは、プログラマブル・フラッシュ・メモリであ る。プログラムカウンタにより指定されたプログラム命令はプログラムメモリか らフェッチされ命令レジスタ（INSTRUCTION REGISTER）に与えられる。命令レジ スタから、プログラム命令が命令デコーダ（INSTRUCTION DECODER）によりデコ ードされさまざまな制御信号が発生される。制御信号は、制御ライン（CONTROL LINE）によってマイクロコントローラ１０の他の構成要素へ運ばれ、デコードさ れたプログラム命令によって動作が行なわれる。命令実行構成要素を結合するバ スは集合的にプログラムバスと呼ばれる。データストアとは別個のプログラムメ モリストアの配置およびデータバス１２とは別個のプログラムバスの使用は、一 般にハーバードアーキテクチャと呼ばれる。 前述のように、レジスタファイルは複数の８ビットレジスタからなる。この発 明の好ましい実施例においては、３２個の８ビットレジスタがある。しかし、レ ジスタファイル内のレジスタがより多くてもまたはより少なくてもマイクロコン トローラが同様に良好に動作するであろうということが指摘される。汎用算術論 理演算装置ＡＬＵ−１は８ビットの演算子であり、レジスタファイルから選択さ れたレジスタの間で８ビットの算術演算を行なう。ＡＬＵ−１の出力はレジスタ ファイル内のレジスタへとデータバス１２を介して送り返され得る。以下にさら に詳細に説明するように、８ビットレジスタのいくつかは対にして組合されるこ とができ、それによって論理１６ビットレジスタが提供される。好ましい実施例 においては、図１に示すように、３対の８ビットレジスタが３つの論理１６ビッ トレジスタＸ、Ｙ、Ｚを提供する。 図２を参照し、この発明のレジスタファイルは、３２個の８ビットレジスタＲ ０からＲ３１を備えるレジスタ回路１００を含む。レジスタファイルは、３つの 出力Ａ、Ｂ、Ｃと、３つの入力Ｄ＿ＢＵＳ、Ｄ＿ＡＬＵ２Ｈ、Ｄ＿ＡＬＵ２Ｌと を含む。以下に説明するように、レジスタ回路１００は最後の６つのレジスタＲ ２６からＲ３１を３対の論理１６ビットレジスタＲ２７／Ｒ２６（Ｘ）、Ｒ２９ ／Ｒ２８（Ｙ）、Ｒ３１／Ｒ３０（Ｚ）として準備できる。２つの１６ラインデ ータバス１０２および１０４からなる共通バスインターフェイスは、それぞれ１ ６ビットレジスタに対しデータ入力バスおよびデータ出力バスを提供する。 データ出力バス１０４は、Ｂ出力およびＡ出力を含み、Ｂ出力は１６ビット値 の上位バイトを提供し、Ａ出力は１６ビット値の下位バイトを提供する。データ 入力バス１０２はレジスタファイルへの、Ｄ＿ＡＬＵ２Ｌ（下位バイト）入力お よびＤ＿ＡＬＵ２Ｈ（上位バイト）入力に分かれる。 レジスタファイルの備える１６ビットレジスタはＲＡＭおよびプログラムスペ ースのアドレス指定のための間接アドレスレジスタポインタとして使用される。 メモリアクセスを容易にするため、アドレス計算用にポストインクリメントおよ びプリデクリメントなどの所定の１６ビット算術演算が行なわれる。１６ビット レジスタに対して１６ビットの算術を行なうためにＡＬＵ−１を使用することも 可能であるが、このような動作はＡＬＵ−１が８ビット設計であるためかなり非 効率的であろう。 したがって、図２に示すレジスタファイルは、論理１６ビットレジスタにかか わる１６ビット計算を容易にするためレジスタファイルに専用される第２の算術 論理演算装置ＡＬＵ−２を含む。算術論理演算装置ＡＬＵ−２は１６ビット設計 であり、間接アドレスポインタに典型的に必要とされる特定の演算を行なうよう カストマイズされる。ＡＬＵ−２は、レジスタファイルのデータ出力バス１０４ により与えられる第１の入力を有する。ＡＬＵ−２はセレクタ１１０により与え られる第２の入力を有する。セレクタ１１０は、３つの選択肢の中から１つの数 値を選択する。すなわち、数値−１、数値＋１および定数Ｋ＿ＩＮである。ＡＬ Ｕ−２の出力はデータ入力バス１０２を通じてＸ、Ｙ、Ｚレジスタへと送り返さ れ、レジスタの内容の更新が可能にされる。ｍｕｘ１１４はレジスタファイルの バスインターフェイス１４’に結合される。ｍｕｘ１１４の１入力はＡＬＵ−２ の出力に結合され、一方、ｍｕｘの第２の入力はデータ出力バス１０４に結合さ れる。この構成によって、ｍｕｘ１１４は、ＡＬＵ−２またはレジスタ回路１０ ０のいずれかから選択的にデータを出力することができる。 以下に挙げる制御信号は、上に説明したレジスタファイルの特徴である動作に 関係する。これらの信号は、Ｖ＿ＳＥＬ、ＡＬＵ２＿ＯＰ、およびＡＤＤＲ＿Ｓ ＥＬを含む。これらの信号は、命令デコーダ（INSTRUCTION DECODER）から発す るさまざまな制御ライン（CONTROL LINE）により運ばれる。これらの制御信号に 関してのレジスタファイルの動作を、この発明のマイクロコントローラのプログ ラム命令に関して以下に説明する。 図２に示すレジスタ回路１００の内部構成を図３の論理図に示す。この発明の 一実施例において、３２個のレジスタＲ０〜Ｒ３１が設けられ、その各々が８ビ ットの出力ライン１２１の組と８ビットの入力ライン１２３の組とを有する。実 際に設けられるレジスタの数はこの発明の本質部分ではない。 各レジスタは、図３の各フリップフロップ内の「ｘ８」の参照によって示され るように、８つのＤ型フリップフロップのバンクを含む。レジスタの出力ライン １２１は、レジスタに含まれる８つのフリップフロップの各々の出力Ｑを含む。 同様に、レジスタの入力ライン１２３は、レジスタに含まれる８つのフリップフ ロップの各々の入力Ｄを含む。 図３に示すように、偶数番号のレジスタＲ０、Ｒ２、・・・Ｒ３０は、８ビット ４：１ｍｕｘ１３０の出力に結合される共通入力を有する。同様の態様で、奇数 番号のレジスタＲ１、Ｒ３、・・・Ｒ３１は、偶数番号のレジスタからは分離され ８ビット４：１ｍｕｘ１３２の出力に結合される共通入力を有する。４：１ｍｕ ｘ１３０は、４つの８ビット入力Ｄ＿ＢＵＳ、Ｋ＿ＩＮ、Ｄ＿ＢＵＳ［ｎ］、お よびＤ＿ＡＬＵ２Ｌのうち１つを選択し、偶数番号のレジスタへの入力とする。 ４：１ｍｕｘ１３２は、４つの８ビット入力のうち１つを選択し、奇数番号のレ ジスタへの入力とする。セレクタＤ＿ＳＥＬは、両方のｍｕｘに結合され、ｍｕ ｘ１３０および１３２の各々の第１、第２、第３または第４の入力のいずれかを 選択する。ｍｕｘ１３０の第１の入力Ｄ＿ＢＵＳは、８ビットデータバスからと られる。ｍｕｘ１３０の第２の入力Ｋ＿ＩＮは、この発明のマイクロコントロー ラの命令セットの説明に関連して以下に説明するように、所定の命令のオペラン ドから導出される８ビットの定数である。ｍｕｘ１３０の第４の入力Ｄ＿ＡＬＵ ２Ｌは、ＡＬＵ−２（図２）の１６ビット出力の下位バイトである。ｍｕｘ１３ ０へのＤ＿ＢＵＳ［ｎ］入力は、データバス１２からのビットラインの１つを指 す。このビットラインｎは、ｍｕｘ１３０への第３の８ビット入力として８回複 製される。Ｄ＿ＢＵＳ［ｎ］入力は、以下に説明するＢＬＤ命令とともに使用さ れる。 ｍｕｘ１３０の出力は、ｍｕｘ１３２の第１の入力、第２の入力および第３の 入力として複製される。ｍｕｘ１３２の第４の入力Ｄ＿ＡＬＵ２Ｈは、ＡＬＵ− ２の１６ビット出力の上位バイトである。したがって、Ｄ＿ＳＥＬがｍｕｘの第 １の入力、第２の入力または第３の入力を選択するとき、偶数番号のレジスタお よび奇数番号のレジスタには同じ入力、すなわち、Ｄ＿ＢＵＳ、Ｋ＿ＩＮ、また はＤ＿ＢＵＳ［ｎ］が与えられる。Ｄ＿ＳＥＬが第４のｍｕｘ入力を選択すると き、偶数番号のレジスタの入力にはＤ＿ＡＬＵ２Ｌが与えられ、奇数番号のレジ スタの入力はＤ＿ＡＬＵ２Ｈ入力が与えられる。Ｄ＿ＡＬＵ２Ｌ入力およびＤ＿ ＡＬＵ２Ｈ入力の意義は、Ｘレジスタ、ＹレジスタおよびＺレジスタに関する説 明において明らかとなるであろう。 各レジスタＲ０〜Ｒ３１に対応する８つのフリップフロップのバンクには、Ｄ リードに入力を与えフリップフロップのクロックラインＣＫをアサートすること によって、書込が行なわれる。この発明のレジスタアーキテクチャの利点は、レ ジスタへの書込の柔軟性である。動作モードに依存して、１６ビットデータを、 １ワードのデータとしてレジスタ対に書込むこともでき、８ビットデータを１バ イトのデータとしてレジスタに書込むこともでき、または、レジスタの特定のビ ットを１ビットのデータとして書込むこともできよう。この柔軟性は、正しいレ ジスタおよびビットが書込まれるよう、適切なＣＫ信号をアサートするセレクタ 制御回路１３４により与えられる。Ｒ＿ＳＥＬ制御ラインおよびＷＥ＿Ｒ制御ラ インは協働して選択されたレジスタに対応する８つのフリッブフロップに書込を 行なう。ＷＥ＿ＸＨ、ＷＥ＿ＸＬ、ＷＥ＿ＹＨ、ＷＥ＿ＹＬ、ＷＥ＿ＺＨおよび ＷＥ＿ＺＬの制御ラインは、１６ビットのＸ、ＹおよびＺレジスタへの書込を可 能化する。Ｒ＿ＳＥＬ、ＢＩＴ＿ＳＥＬおよびＷＥ＿ＢＩＴ制御ラインは、協働 して、選択されたレジスタの選択されたビットへビットを書込む。 レジスタの内容は、ｍｕｘ１２０、１２２および１２４を通じて与えられ、こ れらのｍｕｘの出力が、それぞれ図２に示すＡ、ＢおよびＣ出力である。これら の出力ｍｕｘは各々、８ビット３２：１ｍｕｘであり、３２個の８ビット入力の うち１つを選択する。３２個のレジスタの各々の出力は、ｍｕｘ１２０、１２２ および１２４の各々の対応する入力に結合される。制御ラインＲ＿ＯＵＴＡ、Ｒ ＿ＯＵＴＢ、Ｒ＿ＯＵＴＣはｍｕｘを動作させ、所望のレジスタの内容を出力さ せる。 ｍｕｘ１２０の８ビット出力は、８：１ｍｕｘ１３６へ与えられ、８：１ｍｕ ｘ１３６においてＢＩＴ＿ＳＥＬ制御ラインが８ビットのうち１つを選択するた め役立つ。ｍｕｘ１３６の出力は、選択されたビットがクリアされているかまた はセットされているかをテストするようＢＴＳＴ＿ＣＬＲ制御ラインおよびＢＴ ＳＴ＿ＳＥＴ制御ラインにより動作されるビットテスト回路１３８に結合される 。ビットテスト回路の出力がＢＲ＿ＳＫＰ制御ラインを駆動する。 この発明により、マイクロコントローラは、説明した８ビットレジスタに加え て、論理１６ビットレジスタを備える。これは、レジスタファイル内のレジスタ の対を取出しそれらを単一のレジスタとして取扱うことによって達成される。こ の態様で、３つの１６ビットレジスタＸ、Ｙ、Ｚが提供される。Ｘレジスタは、 レジスタ対Ｒ２７／Ｒ２６からなり、Ｙレジスタはレジスタ対Ｒ２９／Ｒ２８か らなり、ＺレジスタはＲ３１／Ｒ３０レジスタ対からなる。 次に図３のセレクタ制御回路１３４をさらに詳細に示す図４を参照する。デコ ーダユニット１４０は、デコーディングＲ＿ＳＥＬに応答して３２個の出力の任 意の１つをアサートする１：３２デコーダである。デコーダの出力ライン各々は 、レジスタに対応する。出力は、２つの可能化ＡＮＤゲート１４２および１４４ に与えられる。図１３に、１ビット可能化入力Ａ、Ｎビット入力ＢおよびＮビッ ト出力を有する可能化ＡＮＤゲート５０の構造の詳細を示す。図１３の拡大詳細 図は、このようなゲートがＮ個の２入力ＡＮＤゲートを含むことを示す。Ｎ個の ＡＮＤゲートの各々の第１の入力は、可能化入力Ａを受取り、ＡＮＤゲートの第 ２の入力はＢ入力のＮビットのうち１つを受取る。したがって、可能化入力Ａが アサートされているならば、ゲート５０はＢ入力を出力へと通らせる。可能化入 力Ａがアサートされていない場合は、可能化ＡＮＤゲート５０のすべてのＮ個の 出力がＬＯＷである。再び図４を参照し、可能化ゲート１４２は、ＷＥ＿Ｒによ り可能化され、可能化ゲート１４４はＷＥ＿ＢＩＴにより可能化される。 さらに、可能化ゲート１４２の３２出力の各々が、合成ＯＲゲート１５０〜１ ８１の入力に結合される。可能化ゲート１４４の３２出力の各々が１：８ｍｕｘ Ｍ０〜Ｍ３１に結合される。各ｍｕｘＭ０〜Ｍ３１の８出力は、合成ＯＲゲート １５０〜１８１の他入力に結合される。各合成ＯＲゲートは、レジスタＲ０〜Ｒ ３１に関連付けられる。図５Ａは、合成ＯＲゲート１５０の構成を示す。合成Ｏ Ｒゲート１５０は、８つの別個の２入力ＯＲゲート１５０Ａ〜１５０Ｈからなる 。１ビット入力ライン１９０が、可能化ゲート１４２の出力から始まりＯＲゲー ト１５０Ａ〜１５０Ｈの各々の第１の入力に結合される。８ビット入力ライン１ ９１はｍｕｘＭ０の出力から始まる。入力ライン１９１の各々は、ＯＲゲートの 第２の入力に結合される。図からわかるように、ＯＲゲートは各々、レジスタＲ ０のフリップフロップの１つのＣＫライン（ＣＫＯ〜ＣＫ７）に結合される。こ の構成が、合成ＯＲゲート１５０〜１７５に適用される。 再び図４を参照し、いくつかの合成ＯＲゲート、すなわちゲート１７６〜１８ １が第３の入力を有する。この第３の入力は、Ｘ、Ｙ、Ｚレジスタの書込に関連 するＷＥ＿ＸＬ、ＷＥ＿ＸＨ、ＷＥ＿ＹＬ、ＷＥ＿ＹＨ、ＷＥ＿ＺＬおよびＷＥ ＿ＺＨ制御ラインの１つからくる。合成ＯＲゲート１７６の詳細を示す図５Ｂか らわかるように、付加的な１ビット制御ライン１９４が、ＯＲゲート１７６Ａ〜 １７６Ｈの各々の第３の入力に結合される。この構成が合成ＯＲゲート１７６〜 １８１に適用される。 上述のように、Ｒ＿ＳＥＬ制御ラインおよびＷＥ＿Ｒ制御ラインは協働して、 ８ビットデータを選択されるレジスタに書込む。これは、データをレジスタに対 応するフリップフロップへクロックすることによって達成される。たとえば、デ ータをレジスタＲ０に書込む場合を考える。５ビット制御ラインＲ＿ＳＥＬが選 択レジスタＲＯにセットされる。デコーダ１４０がラインをデコードし、それに よって、可能化ゲート１４２を通じてＯＲゲート１５０の入力ライン１９０へ結 合されるレジスタＲＯに対応する出力ラインをアサートする。図５Ａに示すよう に、入力ライン１９０はレジスタＲＯのフリップフロップすべてを同時にクロッ クし、それによって、フリップフロップ（図３）のＤ入力に現われるデータを入 力する。 Ｒ＿ＳＥＬ、ＷＥ＿ＢＩＴおよびＢＩＴ＿ＳＥＬ制御ラインを説明する前に、 状態レジスタ２４の説明について図６を参照する。状態レジスタは、８つのフリ ップフロップを含み、フリップフロップ各々がこの発明において使用される状態 ビットの各々に対応する。すなわち、割込許可フラグＩ、ビット転送フラグＴ、 ハーフ・キャリーフラグＨ、２の補数のオーバフローフラグＶ、負フラグＮ、負 フラグと２の補数のフラグとの排他的論理和に等しい符号ビットＳ、ゼロフラグ ＺおよびキャリーフラグＣである。Ｉフリップフロップへの入力は直接Ｆ＿ＳＥ Ｔ制御ラインに結合される。Ｔフリップフロップへの入力は、ＯＲゲートを通じ てＦ＿ＳＥＴ制御ラインおよびＡＮＤゲート２２８の出力に結合される。残りの フリップフロップへの入力は、それぞれのＯＲゲートを通じてＦ＿ＳＥＴ制御ラ インおよび可能化ＡＮＤゲート２３０（図１３）の８出力に結合される。 ８：１ｍｕｘ２０２は、状態レジスタフラグすべての出力を受け、Ｆ＿ＯＵＴ 制御ラインの設定によってフラグのうち選択される１つを出力する。ｍｕｘ２０ ２の出力は、ビットテスト手段２０８へ与えられ、ＢＲ＿ＳＫＰ制御信号を生成 する。ｍｕｘ２０２の出力はまた、ＡＮＤゲート２１８にも与えられ、ＡＮＤゲ ートの出力はデータバスＤ＿ＢＵＳ［ｎ］のビットＮに結合される。さらに、Ｈ 、Ｓ、Ｖ、Ｎ、ＺおよびＣフラグが以下に説明する汎用ＡＬＵ２２へ与えられる 。 各フリップフロップは、対応するフリップフロップを単にリセットするだけで 特定のフラグをクリアすることを実質的に可能とするリセットＲを含む。各リセ ットは、可能化ＡＮＤゲート２２４の８出力の１つに結合される。可能化ＡＮＤ ゲート２２４は、Ｔ＿ＳＥＬ制御ラインにより可能化される。 Ｉフリップフロップのクロック入力は、可能化ＡＮＤゲート２２６の出力に結 合される。Ｔフリップフロップのクロック入力は、ＯＲゲートを通じて可能化ゲ ート２２６およびＴ＿ＳＥＬ制御ラインに結合される。残りのフリップフロップ は、それぞれのＯＲゲートを通じて可能化ゲート２２６およびＦ＿ＳＥＴＡＬＵ 制御ラインに結合される。 ｍｕｘ２１０は、８ビットバスから入力Ｄ＿ＢＵＳを受ける。ＢＩＴ＿ＳＥＬ 制御ラインは、８ビットのうち１つをＡＮＤゲート２２８に出力し、ＡＮＤゲー トの出力はＴフリップフロップへ与えられる。Ｔ＿ＳＥＬ制御ラインは、ＡＮＤ ゲート２２８への可能化入力として役立つ。 可能化ＡＮＤゲート２３０は汎用ＡＬＵ２２から入力を受け、Ｆ＿ＳＥＴＡＬ Ｕ制御ラインにより可能化される。この要素は、ＡＬＵの動作の間にＡＬＵから 受けた状態フラグを更新するため役立つ。これについてはＡＬＵ２２の説明に関 連しさらに説明する。 デコーダ２０４、２０６は各々、Ｆ＿ＳＥＬ制御ラインをデコードし、その８ 出力のうち１つをアサートし、この出力がそれぞれ可能化ＡＮＤゲート２２４お よび２２６に与えられる。Ｆ＿ＣＬＲ制御ラインはゲート２２４を可能化する。 Ｆ＿ＳＥＴ制御ラインはゲート２２６を可能化する。 ビットテスト手段２０８は、ＯＲゲート２１６へ出力を与える１対のＡＮＤゲ ート２１２および２１４を含む。ゲート２１４は、ｍｕｘ２０２に結合される反 転入力を有する。ゲート２１４への他入力は、ＦＴＳＴ＿ＣＬＲ制御ラインに結 合される。ゲート２１２への入力はｍｕｘ２０２の出力とＦＴＳＴ＿ＳＥＴ制御 ラインとである。 ｍｕｘ２０２の出力はまた、Ｔ＿ＯＵＴ制御ラインにより可能化されるＡＮＤ ゲート２１８に結合される。ＡＮＤゲート２１８の出力は、８ビットデータバス のビットラインｎに結合されるよう図示される。 この発明の８ビットマイクロコントローラの他の特徴について説明する。レジ スタの任意のビット位置にロードまたはストアを行なうための従来の技術におい ては、レジスタシフト動作および／またはレジスタマスキング動作が必要となり 、コードの効率が下がりコードサイズが増加することを説明した。さらに、これ は破壊動作であって、もし元のデータの保存が必要であればレジスタの内容をセ ーブせねばならない。 図３〜６に示すＲ＿ＳＥＬ、ＷＥ＿ＢＩＴおよびＢＩＴ＿ＳＥＬ制御ラインを 考える。これらの制御ラインはレジスタ回路１００（図３）を動作させ、選択さ れるレジスタの特定のビット位置に単一のビットを書込ませる。書込まれるビッ トは、状態レジスタ２４から獲得され、Ｄ＿ＢＵＳ［ｎ］を通じて与えられる。 この動作は、ｍｕｘ２０２のＴフリップフロップの出力を選択するようＦ＿ＯＵ Ｔ（図６）をセットし、データバスへの出力を駆動するようＡＮＤゲート２１８ を可能化するためＴ＿ＯＵＴをアサートすることによって達成される。さらに、 ｍｕｘ１３０のＤ＿ＢＵＳ［ｎ］入力を選択するＤ＿ＳＥＬによって、ｍｕｘ１ ３０およびｍｕｘ１３２の８つの出力ラインの各々においてこのビットが利用可 能となる。このため、書込まれるビットがすべてのレジスタのすべてのフリップ フロップの入力に与えられる（図４）。たとえば、レジスタＲ２６のビット位置 ２へビットが書込まれると考える。レジスタＲ２６を選択するようセットされた Ｒ＿ＳＥＬ制御ラインがデコーダ１４０（図４）によりデコードされ、対応する 出力ラインがアサートされる。ＷＥ＿ＢＩＴ制御ラインが、レジスタＲ２６に対 応する１：８ｍｕｘ、すなわちｍｕｘＭ２６の入力へデコードされた出力が通る ことができるよう、アサートされる。ビット位置２を選択するようセットされる ＢＩＴ＿ＳＥＬ制御ラインが、ｍｕｘＭ２６も含む各ｍｕｘを動作させ、その１ ビット入力をその８個の出力のうち第２の出力へとゲートで制御して通す。ｍｕ ｘＭ２６の次に、その８つの出力ラインは、図５Ｂに示す合成ＯＲゲート１７６ の入力１９３として役立つ。入力１９３の各ライン［０−７］は、ＯＲゲート１ ７６Ａ〜１７６Ｈから特定のフリップフロップへと通される。しかし、１つのラ イン、この場合はライン［１］のみがアサートされるので、選択されるレジスタ のフリップフロップのうち１つだけがビットを受けるようクロックされる。 次に、図７に示すこの発明の汎用ＡＬＵ２２について説明する。ＡＬＵ２２は 、各々が特定の演算を行なうことができる、複数の演算サブユニットＯＰ１〜Ｏ Ｐｎを含む。汎用ＡＬＵにより行なわれる典型的な演算は、加算、論理演算およ びシフト演算を含み、各々別個のサブユニットにより行なわれる。ＡＬＵへの入 力、すなわちＡ、Ｂ、Ｋ＿ＩＮおよび状態レジスタ２４からのフラグは、サブユ ニットの各々に与えられる。サブユニットは、それらに対応する演算を同時に行 ない、８ビットの結果２２Ｃおよび６ビットの状態結果２２Ｄを生成する。この パラレルアーキテクチャにより、シリアルでの実現に比べ実行時間が速くなり、 どのようなＡＬＵ演算でも単一のクロックサイクル内で行なうことができる。 次に、サブユニットの結果２２Ｃがセレクタ２２Ａに与えられる。セレクタは 、演算サブユニットの１つの結果をデータバス１２へと出力するよう、ＡＬＵ１ ＿ＯＰにより制御される。状態結果２２Ｄは同様の態様で処理され、各々ＡＬＵ １＿ＯＰにより制御されるセレクタ２２Ｂへ与えられ、それによって、状態レジ ス タ２４は、選択される演算に対応する状態結果を受ける。 ＡＬＵ２２はまた、ＸＯＲゲート２３および９入力ＡＮＤゲート２４を含む。 ＸＯＲは、Ａ入力およびＢ入力の８ビットの各々の間でビットごとにＸＯＲ演算 を行なう。ＸＯＲ演算の８つの結果は、ＡＮＤゲートの８つの反転入力に与えら れる。Ａ＝Ｂのときは、ＸＯＲ演算の８つの結果すべてが論理「０」となるであ ろう。この場合、ＣＰＳＥ制御ラインがアサートされるとき、ＡＮＤゲートが論 理「１」を出力することとなりＢＲ＿ＳＫＰ制御ラインがアサートされる。 上述のように、サブユニットＯＰｎは各々、特定の算術または論理演算を行な い、Ａ、Ｂおよび／またはＫ＿ＩＮ入力に演算を行ない、結果２２Ｃを与え、適 切な状態フラグを更新する。図８Ａおよび図８Ｂは２つの典型的な演算サブユニ ットを示す。図８Ａは、Ａ入力とＫ＿ＩＮを通じて与えられる即時定数との論理 ＡＮＤを実現する。図８ＢはＡ入力の論理左シフトを実現する。 プログラムのシーケンス化の説明のため次に図９を参照する。命令が、プログ ラムメモリ２５からフェッチされ、命令レジスタ２１にロードされる。命令デコ ード２３は、フェッチされた命令をデコードし、命令を実行するためマイクロコ ントローラの他の部分へ制御ラインによって送られる制御信号を生成するための 論理を含む。命令デコーダは、サブルーチン命令および割込に応答してスタック ポインタをインクリメントまたはデクリメントするためＳＰ＿ＩＮＣおよびＳＰ ＿ＤＥＣをアサートする。 同時に、命令デコーダ２３は、また、次の命令をフェッチするためプログラム カウンタ２８を「インクリメント」するための信号を生成する。これらの信号は 、＝ｑ、−ｑ、＋ｑ、＋３、＋２および＋１を含む。「＝ｑ」は、絶対アドレス ｑへの分岐を指定する命令のために使用される。「＋ｑ」および「−ｑ」信号は 、ｑの量の前向きおよび後向きの相対的分岐を指定する命令のために使用される 。いずれの場合にも、量ｑが命令内に含まれる。「＋３」信号および「＋２」信 号はスキップ命令のために使用されるが、スキップするメモリロケーションの数 は、スキップされている命令のサイズに依存する。「＋１」信号は単にプログラ ムカウンタを次の命令にインクリメントする。さらに、プログラムカウンタは、 次の命令のアドレスのソースとしてＸ、ＹまたはＺレジスタの１つを利用する命 令の ために、レジスタファイル２０から入力を受ける。プログラムカウンタはまた、 次の命令のアドレスの他のソースとしてＲＡＭ２７からの入力を受け、ＲＡＭ内 のロケーションは、Ｘ、ＹおよびＺレジスタの１つまたはスタックポインタ２６ により指定される。 典型的には、命令デコーダは「＋１」信号を発行し、現在の命令が実行されて いる間に、プログラムカウンタ２８およびプログラムフラッシュにまさに次の命 令をプリフェッチさせる。しかし、ＢＲ＿ＳＫＰ制御ラインがアサートされてい るときは、プログラムカウンタ２８および命令レジスタ２１は、プリフェッチさ れた命令を廃棄させられ、新しいアドレスを計算し、新しい命令をフェッチし、 新しいアドレスは命令に依存する。特定の分岐命令の説明に関連してさらに詳細 を説明する。 この発明の８ビットマイクロコントローラの他の特徴は、図１０に示すような エンハンスされたアドレス指定能力である。レジスタファイルの外部にある付加 的な３つのレジスタ、すなわち、ＲＡＭページングレジスタＲＡＭＰＸ、ＲＡＭ ＰＹ、ＲＡＭＰＺが図示される。ＲＡＭページングレジスタは、先行技術の８ビ ットマイクロコントローラと比較してアドレス指定範囲を著しく増加させるよう 、対応する論理１６ビットレジスタＸ、Ｙ、Ｚと関連して動作する。開示される 実施例においては、ＲＡＭページングレジスタは８ビットレジスタである。しか し、これは絶対ではなく、異なったビット長を有するレジスタでもこの発明が容 易に機能し得ることは明らかとなるであろう。 図１０を参照し、どのようにアドレスが形成されるかの概略を示す。各ＲＡＭ ページングレジスタは、対応する１６ビットレジスタと連結される。たとえば、 ＲＡＭページングレジスタＲＡＭＰＸの８ビットは、Ｘレジスタの１６ビットと 連結され、２４ビットアドレスを形成する。好ましい実施例においては、ＲＡＭ ＰＸの８ビットが２４ビット論理アドレスの上位ビットＸ［２３・・・１６］とし て働き、一方、Ｘレジスタの１６ビットが２４ビット論理アドレスの下位ビット Ｘ［１５・・・０］となる。この編成によって作られるメモリモデルは、６４Ｋバ イト（６４＊１０２４）のページの組であり、６４Ｋページは各々８ビットＲＡ Ｍページングレジスタによりアクセスされ、全部で２５６ページである。 次に図１２を参照し、この発明の開示される実施例の文脈におけるＲＡＭペー ジングレジスタの実施例を説明する。ＲＡＭページングレジスタＲＡＭＰＸ、Ｒ ＡＭＰＹ、ＲＡＭＰＺは各々、８ビットデータバス１２に結合され、プログラム 実行中８ビットページ参照を受ける。セレクタ１１（たとえば３：１マルチプレ クサ）は、ＲＡＭページングレジスタの各々から８ビットを受け、ＲＡＭページ ングレジスタのうち選択された１つの８ビットをセレクタの出力に転送する。レ ジスタファイル２０のバスインターフェイス１４’の１６ビットは、セレクタ１ １からの８ビットと連結され、２４ビットアドレスを形成し、この２４ビットア ドレスは間接アドレスバス１４により搬送される。 この発明の拡張された２４ビットアドレス指定により、２４ビットアドレスは ＲＡＭの１６Ｍ（１６＊１０２４＊１０２４）をアドレス指定することができる ので、外部に設けられたＲＡＭ（図示せず）を使用することが可能である。マイ クロコントローラと外部ＲＡＭ（図示せず）との間のデータアクセスのため、外 部２４ビットアドレスバス１７と８ビットデータバス１５とが含まれる。この発 明により、レジスタファイル２０、Ｉ／Ｏデータレジスタ（Ｉ／Ｏスペース）、 オンボードＲＡＭおよび外部ＲＡＭは、同一のデータアドレススペースを占める 。レジスタファイルは第１の３２アドレスロケーションを占め、次にＩ／Ｏスペ ースおよびＮ個のアドレスロケーションを占めるオンボードＲＡＭに割り当てら れるアドレスがあり、ＮはＲＡＭのサイズである。残りのアドレススペースは外 部ＲＡＭによって与えられる。したがって、アドレス範囲００から（Ｎ−１）は 、オンボードメモリ（レジスタファイル、Ｉ／Ｏスペース、およびＲＡＭ）のメ モリロケーションをマッピングし、一方、残りのアドレス範囲Ｎから（１６Ｍ− １）は、外部ＲＡＭ内のメモリロケーションをマッピングする。たとえば、もし オンボードメモリが全部で６４Ｋバイトであれば、オンボードアドレス範囲は、 ＄００から＄ＦＦＦＦ（「＄」は１６進表現を意味する）となり、一方、外部Ｒ ＡＭのアドレス範囲は＄１００００から＄ＦＦＦＦＦＦとなる。オンボードメモ リの量は、この発明の利便性または操作性に影響することなく変更でき、実際の メモリの量は利用可能なシリコン面積、装置のジオメトリおよびデザインルール などの設計上の基準に依存することが留意される。 オンボードメモリおよび外部ＲＡＭが、所定のアドレスについて確実に正しく アクセスされるようにするため、内部アドレスバス１４または外部アドレスバス １７のいずれかへアドレスを転送するため第２のセレクタ１３が使用される。好 ましい実施例においては、セレクタ１３は、単一のＭＵＸ入力が２つの出力のう ち１つへと転送される１：２ｍｕｘである。ここで、単一の入力とは、セレクタ １１から出る２４ビットアドレスラインである。セレクタ１３の１出力はアドレ スバス１４に結合され、他出力は外部アドレスバス１７に結合される。オンボー ドメモリのアドレス範囲内のアドレスを検出すると、セレクタ１３はその入力を アドレスバス１４に転送させられる。２４ビットアドレスのうち下位の１６ビッ ト［１５・・・０］のみがアドレスバス１４に転送される。逆に、外部メモリのア ドレス範囲内のアドレスを検出すると、セレクタ１３はその入力を外部アドレス バス１７へ転送する。いくつかの検出方式のうち任意のものを使用することがで き、そのいずれも通常の技量を有する設計者の能力の範囲内にある。たとえば、 ２４ビットアドレスの上位８ビット（ビット［２３・・・０］）を合せて論理和を とり、その結果を使用してセレクタ１３を制御してもよい。もし、論理和演算の 結果がＦＡＬＳＥであれば、そのアドレスがオンボードメモリのアドレス範囲内 にあることを意味し、その場合、セレクタ１３はその入力を内部アドレスバス１ ４へ転送せねばならない。もし、論理和演算の結果がＴＲＵＥであれば、アドレ スが完全な２４ビットアドレスであることを意味し、その場合、セレクタ１３は その入力を外部アドレスバス１７へ転送せねばならない。 この発明の８ビットマイクロコントローラの特徴に関するハードウェアの詳細 を説明したが、次にマイクロコントローラの命令セットの説明をする。 表１は、命令セットを実現するためマイクロコントローラを制御する制御ライ ンの概要である。 表１：制御ライン 表２はデータラインの概要である。 表２：データライン 表３は、算術および論理演算の概要であり、特定の演算が制御ラインＡＬＵ１ ＿ＯＰにより選択される。いくつかの命令は２つのレジスタＡおよびＢに対して 動作する。他の命令は、レジスタおよび定数値ｋ（すなわち「即時」データ）に 対して動作する。 表３：ＡＬＵ−１演算（ＡＬＵＩ ＯＰ：ｎ） 表４は専用ＡＬＵ−２の算術演算の概要である。 表４：ＡＬＵ−２演算（ＡＬＵ２ ＯＰ） この発明におけるほとんどの命令は、単一のクロックサイクル中に行なわれる 。各レジスタの内容は、それらに対応するフリップフロップ（図３）の出力にお いて常に利用可能である。したがって、選択されたレジスタの内容はほぼ即時に ｍ ｕｘ１２０、１２２および１２４の出力において利用可能であり、ｍｕｘに含ま れる組合せ回路の伝搬遅延に等しい遅延しか要しない。この時間期間を通常「組 合せ遅延」と呼ぶ。 １つのクロックサイクルの間に以下の算術および論理命令が実行される。すな わち、ＡＤＤ、ＡＤＣ、ＳＵＢ、ＳＵＢＩ、ＳＢＣ、ＳＢＣＩ、ＡＮＤ、ＡＮＤ Ｉ、ＯＲ、ＯＲＩ、ＥＯＲ、ＣＯＭ、ＮＥＧ、ＳＢＲ、ＣＢＲ、ＩＮＣ、ＤＥＣ 、ＴＳＴ、ＣＬＲ、ＳＥＲ、ＬＳＬ、ＬＳＲ、ＲＯＬ、ＲＯＲ、ＡＳＲ、ＳＷＡ Ｐ、ＣＰ、ＣＰＣ、ＣＰＩである。図２からわかるように、Ａ入力およびＢ入力 は、命令がフェッチされデコードされたほぼ直後に汎用ＡＬＵ２２に対して利用 可能となる。Ｒ＿ＯＵＴＡ制御ラインは、レジスタの内容を選択し、ＡＬＵ２２ の２つの入力の一方に出力する。Ｒ＿ＯＵＴＢは同様に、もし命令が第２のレジ スタオペランドを指定するならばアサートされる。代替的に、Ｋ＿ＩＮ制御ライ ンが、即時データを使用する命令に対してはＡＬＵへの２進入力として役立つ。 一方、ＡＬＵ（図７）のサブユニットＯＰｎは、それぞれの演算を行ない、ＡＬ Ｕへの入力が準備されるとすぐに、若干の組合せ遅延後に結果が利用可能となる 。命令に対応するサブユニットの結果２２Ｃは、ＡＬＵ１＿ＯＰ制御ラインを通 じて選択され、データバス１２へ置かれる。同時に、Ｄ＿ＳＥＬ制御ライン（図 ３）がｍｕｘ１３０および１３２を動作させ、データバス入力Ｄ＿ＢＵＳを選択 させる。Ｒ＿ＳＥＬ（およびＷＥ＿Ｒ）制御ラインは、結果がストアされるレジ スタを選択し、「組合せ遅延」後に、結果がレジスタへとクロックされる。同時 に、ＡＬＵによりセットされた状態フラグが、Ｆ＿ＳＥＴＡＬＵのアサートによ って状態レジスタ（図６）へクロックされる。 乗算命令ＭＵＬは、２つの８ビットレジスタの乗算を行ない、１６ビットの結 果をＲ０／Ｒ１レジスタ対にストアする。他のＡＬＵ命令とは異なり、ＭＵＬ命 令には２クロックサイクルかかる。各１サイクルが、１６ビットの積の半分をレ ジスタ対のレジスタの片方にストアするため使われる。 ＭＯＶ命令は、レジスタの間でのデータ転送を１クロックサイクル中に行なう 。ＭＯＶ命令は、ソースレジスタおよび行先レジスタを指定する。図２、３およ び図４を参照し、Ｒ＿ＯＵＴＣ制御ラインは、ｍｕｘ１２４を動作させ、指定さ れ たソースレジスタの内容をデータバス１２へと駆動する。同時に、Ｄ＿ＳＥＬ制 御ラインは、ｍｕｘ１３０および１３２を動作させ、レジスタの入力Ｄに現われ るようＤ＿ＢＵＳを出力させる。そしてＲ＿ＳＥＬおよびＷＥ＿Ｒ制御ラインは 、行先レジスタにクロックするよう、セレクタ制御回路１３４を動作させ、それ によって、Ｄ＿ＢＵＳにより与えられる内容をストアする。 ＬＤＩ命令は、指定されたデータがレジスタにロードされるのを可能にする。 データは、ＬＤＩ命令の機械演算コードにおいて指定され、ｍｕｘ１３０のＫ＿ ＩＮ入力として現われる。Ｄ＿ＳＥＬ制御ラインは、Ｋ＿ＩＮを出力するようｍ ｕｘ１３０および１３２を動作させ、一方、Ｒ＿ＳＥＬおよびＷＥ＿Ｒ制御ライ ンは、指定されたレジスタにクロックするよう、セレクタ制御回路１３４を動作 させる。 １６ビットＸ、Ｙ、Ｚレジスタにおける演算は、Ｘ、Ｙ、Ｚレジスタによりア ドレス指定されるメモリロケーションから指定されたレジスタへデータを転送す るためのＬＤ命令、および、指定されたレジスタからＸ、Ｙ、Ｚレジスタにより アドレス指定されるメモリロケーションにデータを転送するためのＳＴ命令を含 む。ＬＤ命令およびＳＴ命令には、実行のため２クロックサイクルかかる。図２ および図３を参照し、第１のクロックサイクルの間に、Ｒ＿ＯＵＴＡ制御ライン およびＲ＿ＯＵＴＢ制御ラインが、所望の１６ビットレジスタのレジスタ対（Ｘ ：Ｒ２７／Ｒ２６、Ｙ：Ｒ２９／Ｒ２８、Ｚ：Ｒ３１／Ｒ３０）を選択する。Ａ ＤＤＲ＿ＳＥＬ制御ラインは、Ｂ：Ａ出力を間接アドレスバス１４へ送るようセ レクタ１１４を動作させる。さらに、ＳＴ命令の場合には、Ｒ＿ＯＵＴＣ制御ラ インが、そこからデータを読出すべきレジスタを選択し、データをバス１２へ置 く。第２のクロックサイクルの間、メモリからバス１２へとデータをロードする ため（ＬＤ）またはデータをメモリに書込むため（ＳＴ）のいずれかのためメモ リがストローブされる。さらに、ＬＤ命令の場合には、Ｒ＿ＳＥＬ制御ラインお よびＷＥ＿Ｒ制御ラインが、指定されたレジスタにＤ＿ＢＵＳからデータを書込 むため選択される。 ＬＤ命令およびＳＴ命令は各々、特定のＣ言語特徴をサポートするために良く 適した２つのバリアント、すなわち、ポストインクリメント（ＬＤ＋、ＳＴ＋） 演算およびプリデクリメント（ＬＤ−、ＳＴ−）演算を有する。上述のように、 図２に示す専用ＡＬＵ−２は、このような演算に必要な１６ビット算術演算を行 なう。 ポストインクリメント：第１のクロックサイクルにおいて、上に説明したＬＤ 命令およびＳＴ命令についてのアクティビティに加えて、Ｖ＿ＳＥＬ制御ライン が＋１入力を選択し、ＡＬＵ２＿ＯＰが、１６ビットアドレスがバス１４に置か れた後、付加的な演算を行なうよう専用ＡＬＵ＿２を動作させる。加算１０２の 結果は、レジスタ回路１００のＤ＿ＡＬＵ２Ｈ入力およびＤ＿ＡＬＵ２Ｌ入力に 結合される。図３のＤ＿ＳＥＬ制御ラインは、Ｄ＿ＡＬＵ２Ｈｍｕｘ入力および Ｄ＿ＡＬＵ２Ｌｍｕｘ入力を選択し、Ｄ＿ＡＬＵ２ＨをＲ２７，Ｒ２９およびＲ ３１へ送り、Ｄ＿ＡＬＵ２ＬをＲ２６、Ｒ２８およびＲ３０へ送る。次に、デー タを正しいレジスタ対に書込むため、適切なＷＥ＿［ＸＹＺ］Ｌ制御ラインおよ びＷＥ＿［ＸＹＺ］Ｈ制御ラインがアサートされる。 プリデクリメント：第１のクロックサイクルにおいて、上に説明したＬＤ命令 およびＳＴ命令についてのアクティビティに加えて、Ｖ＿ＳＥＬは、−１入力を 選択し、ＡＬＵ２＿ＯＰがＡＬＵ−２に加算を行なわさせる。結果は、（ｉ）上 述のようにレジスタ回路にフィードバックされ、（ii）プリデクリメントアドレ スとして使用されるようＡＤＤＲ＿ＳＥＬにより選択される。 ＬＤ命令およびＳＴ命令は各々、テーブル参照演算を簡素化するための第３の バリアント（ＬＤＤ、ＳＴＤ）を有する。ＬＤＤ命令およびＳＴＤ命令は、メモ リアクセス前に１６ビットアドレスレジスタに加えられる変位値を指定する。第 １のクロックサイクルにおいて、ＬＤ命令およびＳＴ命令について上に説明した アクティビティに加え、Ｖ＿ＳＥＬは、Ｋ＿ＩＮ入力を選択し、ＡＬＵ２＿ＯＰ が、ＡＬＵ−２に加算を行なわさせる。結果は、ＡＤＤＲ＿ＳＥＬにより選択さ れ、変位アドレスとして役立つ。 ＬＤ命令およびＳＴ命令についての計算を行なうのに加えて、専用ＡＬＵ−２ は、１６ビット加算命令および減算命令、すなわちＡＤＩＷ命令およびＳＢＩＷ 命令を容易にするため使用される。専用ＡＬＵ−２は、１クロックサイクルでの Ｘ、Ｙ、Ｚレジスタの計算を可能にするが、これはさもなくば汎用ＡＬＵ２２を 使用しては不可能である。ＡＤＩＷ命令およびＳＢＩＷ命令は、Ｘ、Ｙ、Ｚレジ スタの１つとそこに加算される定数値とを指定する。動作においては、Ｒ＿ＯＵ ＴＡ制御ラインおよびＲ＿ＯＵＴＢ制御ラインが、指定されたレジスタ対を専用 ＡＬＵ−２への第１の入力として選択する。Ｖ＿ＯＵＴは、Ｋ＿ＩＮ（定数値） をＡＬＵ−２への第２の入力として選択する。ＡＬＵ２＿ＯＰは、加算演算また は減算演算のいずれかを選択する。結果１０２は、レジスタ回路１００のＤ＿Ａ ＬＵ２Ｈ入力およびＤ＿ＡＬＵ２Ｌ入力へフィードバックされる。図３に示すＤ ＿ＳＥＬ制御ラインは、Ｄ＿ＡＬＵ２ＨおよびＤ＿ＡＬＵ２Ｌｍｕｘ入力を選択 し、Ｄ＿ＡＬＵ２ＨをＲ２７、Ｒ２９およびＲ３１へ送り、Ｄ＿ＡＬＵ２ＬをＲ ２６、Ｒ２８およびＲ３０へ送る。次に、データを所望のレジスタ対に書込むた め、適切なＷＥ＿［ＸＹＺ］Ｌ制御ラインおよびＷＥ＿［ＸＹＺ］Ｈ制御ライン がアサートされる。 マイクロコントローラは、各々１クロックサイクルで実行される、状態レジス タ２４のさまざまなフラグをセットしクリアするため命令を与える。これらは、 ＢＳＥＴおよびＢＣＬＲ、ならびにＳＥｘおよびＣＬｘを含み、ｘはＩ、Ｔ、Ｈ 、Ｓ、Ｖ、Ｎ、ＺまたはＣである。アセンブリ言語レベルでは、ＳＥｘ命令およ びＣＬｘ命令は付加的なオペランドを必要としないが、ＢＳＥＴ命令およびＢＣ ＬＲ命令は、影響を及ぼすフラグを特定する状態フラグオペランドｓを含む。 図６を参照し、制御信号Ｆ＿ＳＥＬは、影響を及ぼすフラグを選択するため、 デコーダ２０４および２０６を動作させる。フラグクリア命令の場合には、Ｆ＿ ＣＬＲ制御ラインは、可能化信号として役立ち、影響されるフラグに対応する可 能化ＡＮＤゲート２２４で出力を与える。出力は、フリップフロップのリセット Ｒ入力に結合され、フリップフロップをクリアする。フラグセット命令の場合に は、Ｆ＿ＳＥＴ制御ラインが２つの目的のため役立つ。第１に、（Ｆ＿ＳＥＬに より選択される）状態フラグの１つをセットするために各フリップフロップに入 力を与える。第２に、Ｆ＿ＳＥＴ制御ラインは、可能化ＡＮＤゲート２２６のた めの可能化信号であり、その出力は入力をクロックインするためにフリップフロ ップクロックラインに結合される。 上述のように、この発明のマイクロコントローラの特徴は、１クロックサイク ルでのＢＳＴ命令およびＢＬＤ命令により与えられる、ビットアクセス能力であ る。ＢＳＴ命令は、状態レジスタのＴフラグへコピーされるべきレジスタ内のビ ット位置およびレジスタを指定する。Ｒ＿ＯＵＴＣ制御ラインは、ｍｕｘ１２４ によりデータバス１２へと駆動されるべき内容を持つレジスタを選択する。同時 に、ＢＩＴ＿ＳＥＬ制御ラインは、ｍｕｘ２１０（図６）を動作させ、所望のビ ットをデータバスから選択させ、所望のビットは、Ｔ＿ＳＥＬ制御ラインをアサ ートすることによって、Ｔフリップフロップへロードされる。 ＢＬＤ命令は、Ｔフラグ内にストアされるビットを指定されたレジスタの指定 されるビット位置へロードする。Ｆ＿ＯＵＴ制御ラインは、Ｔフラグを選択する ようｍｕｘ２０２を動作させ、一方、Ｔ＿ＯＵＴ制御ラインは、出力をデータバ スのビットｎへと駆動する。同時に、図３を参照し、Ｄ＿ＳＥＬ制御ラインは、 ｍｕｘ１３０および１３２の第３の入力を選択し、それによって、すべてのレジ スタに入力としてＤ＿ＢＵＳ_Nを与える。Ｒ＿ＳＥＬ、ＢＩＴ＿ＳＥＬおよびＷ Ｅ＿ＢＩＴ制御ライン（図４、図５Ａおよび図５Ｂ）は、所望のレジスタ／ビッ ト位置のフリップフロップをクロックする。 各々変位量を指定する以下の条件付分岐命令が与えられる。 上述の分岐命令に加え、指定されたレジスタの指定されたビットのテストの結 果に基づいて、次の命令をスキップするためのＳＢＲＣ命令およびＳＢＲＳ命令 が与えられる。同様にＣＰＳＥ命令は、２つのレジスタの内容を比較し、比較の 結果に基づいて、次の命令をスキップする、すなわち、もし２つのレジスタの内 容が等しければスキップする。これらの命令は、分岐が行なわれるか否かに依存 して、１クロックサイクルまたは２クロックサイクルで実行される。 図６および図９を参照し、ＢＲｘｘ命令のフェッチに際して、Ｆ＿ＯＵＴ制御 ラインは、ｍｕｘ２０２から所望の状態フラグを出力するため、制御信号を搬送 し、ＦＴＳＴ＿ＳＥＴまたはＦＴＳＴ＿ＣＬＲのいずれかがアサートされ、ビッ トテスト手段２０８が適切なビットテストを行なう。一方、プログラムカウンタ ２８は、インクリメントされており、次の命令がプリフェッチされている。もし ビットテストがフェールであると、プリフェッチされている命令が、次に実行さ れる命令としてとられる（ｔａｋｅｎ）。もし、ビットテストがパスであれば、 ＢＲ＿ＳＫＰ制御ラインがアサートされ、プログラムカウンタに、分岐アドレス を形成させ、命令レジスタ２５に新しい命令がロードされる。新しい命令のロー ドには第２のクロックサイクルが必要である。 図３を参照し、ＳＢＲＣ命令およびＳＢＲＳ命令を参照してのＢＲ＿ＳＫＰ制 御信号の生成が図示される。所望のレジスタがｍｕｘ１２０によってＲ＿ＯＵＴ Ａ制御ラインを通じて選択され、ｍｕｘ１３６の入力に結合される。ＢＩＴ＿Ｓ ＥＬ制御ラインは、所望のビットを出力するようｍｕｘ１３６を動作させ、所望 のビットは次にＢＴＳＴ＿ＣＬＲまたはＢＴＳＴ＿ＳＥＴ制御ラインのいずれか のアサートによってビットテスト手段１３８においてテストされる。テストの結 果に依存して、ＢＲ＿ＳＫＰ制御ラインがアサートされる。 図３および図７を参照し、ＣＰＳＥ命令に関してのＢＲ＿ＳＫＰ制御信号の発 生について説明する。問題となる２つのレジスタの内容が、Ｒ＿ＯＵＴＡ制御ラ インおよびＲ＿ＯＵＴＢ制御ラインを通じてのｍｕｘ１２０および１２２の動作 によって、汎用ＡＬＵ２２のＡ入力およびＢ入力において利用可能となる。ＸＯ Ｒゲート２３およびＡＮＤゲート２４を通じてＡＬＵ内で「比較」演算が行なわ れる。制御ラインＣＰＳＥがＡＮＤゲートの出力を可能化するようアサートされ 、Ａ＝ＢのときにＢＲ＿ＳＫＰがアサートされる。 以下の無条件分岐命令が与えられる。ＲＪＭＰ命令は、相対ジャンプアドレス を生成するためプログラムカウンタに加算される変位値を指定する。ＩＪＭＰ命 令は、Ｚレジスタの内容をジャンプアドレスとして利用する。ＪＭＰ命令はプロ グラムカウンタにロードされるジャンプアドレスを指定する。ＩＪＭＰ命令は、 Ｚレジスタに含まれるレジスタ対Ｒ３１／Ｒ３０を選択するため、Ｒ＿ＯＵＴＡ 制御ラインおよびＲ＿ＯＵＴＢ制御ラインに対して制御信号を生成する。図２か らわかるように、ｍｕｘ１１４は、ＡＤＤＲ＿ＳＥＬにより動作させられ、Ｚレ ジスタの内容を間接アドレスバス１４へ駆動し、これは次にプログラムカウンタ ２８にロードされる。 以下のサブルーチン関連命令が与えられる。ＣＡＬＬ命令は、サブルーチンの 開始アドレスであるアドレスを指定する。ＲＣＡＬＬ命令は、サブルーチンの開 始アドレスを生成するためプログラムカウンタに加算される変位値を指定する。 ＩＣＡＬＬ命令は、サブルーチンの開始アドレスとしてＺレジスタの内容を利用 する。ＩＣＡＬＬ命令の実行中、レジスタファイル２０は、ＩＪＭＰ命令につい て上に説明したのと同様の態様で動作する。サブルーチン呼出命令はまた、リタ ーンアドレスをセーブするよう、スタックポインタとスタック、すなわちスタッ クポインタによりアドレス指定されるＲＡＭ内の区域とに動作する。 サブルーチンリターン命令は、単にプログラムカウンタにスタックの一番上の 内容をロードし、それに従ってスタックポインタを更新する標準ＲＥＴ命令を含 む。さらに、割込ハンドラからのリターンのためＲＥＴＩ命令が設けられる。Ｒ ＥＴＩ命令は、ＲＥＴと同様の態様で動作するが、状態レジスタにＩフラグをセ ットするという付加的な作用を伴う。 ＰＵＳＨ命令およびＰＯＰ命令は、ＳＰ＿ＩＮＣ制御ラインおよびＳＰ＿ＤＥ Ｃ制御ラインをアサートし（ＲＡＭ内の）スタックに書込を行なうかまたはスタ ックから読出を行なうことによって、スタックポインタを動作させる。 レジスタファイルのレジスタのように一連のフリップフロップを含むＩ／Ｏポ ートデータレジスタとレジスタとの間でデータバス１２を通じてデータを転送す るためにＩＮ命令およびＯＵＴ命令が使用される。ＩＮ命令は、Ｉ／Ｏポートか らレジスタへデータをロードする。指定されるポートのデータレジスタの内容は 、データバス１２へと駆動される。Ｄ＿ＳＥＬ制御ラインは、Ｄ＿ＢＵＳを出力 するようｍｕｘ１３０および１３２を動作させる。Ｒ＿ＳＥＬ制御ラインおよび ＷＥ＿Ｒ制御ラインは、セレクタ制御回路１３４を動作させ、所望のレジスタを データにクロックインさせる。逆に、ＯＵＴ命令は、レジスタからＩ／Ｏポート へデータをロードする。データは、Ｒ＿ＯＵＴＣをアサートすることにより、指 定されるレジスタからデータバスへとロードされる。選択されたポートのデータ レ ジスタのフリップフロップは、次に、データバス１２上に現われるデータにクロ ックインするよう動作させられる。 ＬＰＭ命令は、プログラムメモリからレジスタＲＯへデータのバイトをロード する。プログラムメモリ内のアドレスは、Ｚレジスタ内に含まれる。Ｚレジスタ は、ｍｕｘ１２０および１２２でレジスタＲ３１／Ｒ３０へ出力するようＲ＿Ｏ ＵＴＡおよびＲ＿ＯＵＴＢをアサートし、得られた１６ビット値（図２）をｍｕ ｘ１１４を通じてアドレスバス１４へと駆動することによってアクセスされる。 プログラムメモリがアクセスされ、データがデータバスへとロードされる。Ｄ＿ ＳＥＬ制御ライン（図３）は、Ｄ＿ＢＵＳ入力を選択し、一方、Ｒ＿ＳＥＬ制御 ラインおよびＷＥ＿Ｒ制御ラインは、レジスタＲ０に対応するフリップフロップ にクロックするようセレクタ制御回路を動作させ、それによってＤ＿ＢＵＳをレ ジスタＲ０にロードする。 ＳＬＥＥＰ命令は、マイクロコントローラをスリープモードにセットする。割 込で起動されると、プログラムカウンタおよび命令レジスタは、割込ハンドラを 実行する前にＳＬＥＥＰ命令に続いて命令をロードし実行するよう動作させられ る。 マイクロコントローラは、ユーザにより選択可能な所定の時間期間の間にタイ マがリセットされない限りマイクロコントローラをリセットするウォッチドッグ ・タイマ３００（図１）を含む。図１１は、タイマ３００が、セレクタ３０４に 結合される複数の出力を有するカウンタ３０２を含むことを示す。カウンタは、 １ＭＨｚで動作する内部発振器によりクロックされる。カウンタの各出力は、所 定数のカウント後にアサートされる。したがって、カウンタ３０２は、複数の遅 延時間を有する遅延手段として動作する。図１１に示すように、カウンタ出力は 、１６ｍＳのインクリメントで、１６ｍＳから２０４８ｍＳまでの遅延時間を備 え得る。遅延時間は、セレクタ３０４を通じて制御ラインＷＤ＿ＳＥＬにより選 択され、その出力は、ＷＤ＿Ｅ制御ラインにより可能化される可能化ＡＮＤゲー ト３０６へ結合される。選択された遅延時間に等しい時間期間が経過したとき、 対応するカウンタ出力がハイとなり、それによってＭＣＵ ＲＥＳＥＴラインを アサートする。ＷＤ＿ＳＥＬおよびＷＤ＿Ｅ制御ラインは、ウォッチドッグ・レ ジ スタ３０８に含まれるフリップフロップの出力である。データは、データバス１ ２を通じてレジスタ３０８に読込まれる。 ＷＤＲ命令は、ウォッチドッグ・タイマ３００をリセットするため使用される 。命令デコーダ２３は、カウンタ３０２をリセットするＷＤ＿ＲＳＴ信号を生成 する。したがって、タイマが可能化されるとき（ＷＤ＿Ｅがハイのとき）、ＷＤ Ｒ命令は、選択された遅延時間に対応する頻度で実行されねばならず、さもなく ばマイクロコントローラがリセットされる。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 ミクルブスト，ガウテ ノルウェー、エン―7013 トロントハイ ム、テグルブレネルバイエン、７・アー (72)発明者 ブライアント，ジョン・ディ アメリカ合衆国、94024 カリフォルニア 州、ロス・アルトス、ミラー・アベニュ、 1693 【要約の続き】 う必要が回避される。

Claims (1)

1. 【特許請求の範囲】 １．マイクロコントローラであって、 命令セットと、 命令セットから選択される命令をストアするためのプログラムメモリと、 命令の実行に応答して制御信号を与えるための複数の制御ラインを有する命令 実行ユニットと、 プログラムメモリから命令を獲得し、獲得された命令を命令実行ユニットにロ ードするためのフェッチ手段と、 フェッチ手段を命令実行ユニットに結合するプログラムバスと、 プログラムメモリとは別個のデータメモリとを含み、前記データメモリはアド レススペースを有し、前記マイクロコントローラはさらに、 プログラムバスとは別個の８ビットデータバスを含み、前記データバスはデー タメモリに結合され、前記マイクロコントローラはさらに、 データバスに結合されるレジスタファイルを含み、前記レジスタファイルは、 複数の８ビットレジスタを有し、前記レジスタファイルはさらに、２つの８ビッ トレジスタに単一の論理１６ビットレジスタとしてアクセスするための組合せ手 段を有し、前記レジスタファイルはさらに、組合せ手段を通じてアクセスさせる 論理１６ビットレジスタにおいて、算術機能を行なうため組合せ手段に結合され る専用ＡＬＵを有し、前記マイクロコントローラはさらに、 ２つの８ビットレジスタの内容を受けるためレジスタファイルに結合される第 １および第２の入力を有する汎用ＡＬＵを含み、前記汎用ＡＬＵは、定数値デー タを受けるための第３の入力を有し、前記汎用ＡＬＵは１クロックサイクルで出 力を生成するため、第１、第２および第３の入力に選択的に動作するための手段 を有し、前記汎用ＡＬＵはデータバスに結合される出力を有し、前記マイクロコ ントローラはさらに、 データバスおよび汎用ＡＬＵに結合される状態レジスタを含み、前記状態レジ スタは、割込許可フラグ、ビット転送フラグ、ハーフ・キャリーフラグ、２の補 数のオーバフローフラグ、負フラグ、符号ビット、ゼロフラグおよびキャリービ ットを含むフラグを有し、前記状態レジスタはさらに、フラグの１つにアクセス し、テストするためのビットテスト手段を有し、前記マイクロコントローラはさ らに、 プログラムの実行中に、データメモリまたはレジスタファイルのいずれかに直 接アクセスするため命令実行ユニットに結合される直接アドレスバスと、 プログラムの実行中にレジスタファイルにデータメモリへ間接的にデータアク セスさせるための間接アドレスバスとを含み、前記間接アドレスバスは、１６ビ ットアドレスとして役立つよう組合せ手段から１６ビット値を受けるためのアド レス受取手段を有し、前記マイクロコントローラはさらに、 データメモリのアドレススペース内に規定されるアドレスを有し、そのため、 レジスタとしてもメモリロケーションとしてもアクセス可能である、レジスタフ ァイルの８ビットレジスタとを含む、マイクロコントローラ。 ２．ページングレジスタと、前記ページングレジスタの内容および前記組合せ手 段から与えられる１６ビットデータの両方からアドレスを形成するためのアドレ ス形成手段とをさらに含む、請求項１に記載のマイクロコントローラ。 ３．前記ページングレジスタは８ビットレジスタであり、前記ページングレジス タは、前記８ビットデータバスに結合され、したがって、前記ページングレジス タへの値のロードが各々６４Ｋバイトの２５６個のページの１つを指定する、請 求項２に記載のマイクロコントローラ。 ４．ビット識別子およびレジスタを指定する機械演算コードを各々有するＢＳＴ 命令およびＢＬＤ命令をさらに含み、前記命令実行ユニットは、ＢＳＴ命令およ びＢＬＤ命令の実行に応答してビット操作制御信号を生成するため有効であり、 前記ビット操作制御信号は、（ｉ）レジスタおよびビット識別子により特定され るビット位置にアクセスするためレジスタファイルを動作させるため、および、 （ii）アクセスされたビット位置の内容を状態レジスタ内のビット転送フラグへ と、またはビット転送フラグの内容をアクセスされたビット位置へと転送するた め有効である、請求項１に記載のマイクロコントローラ。 ５．行先レジスタおよびソースレジスタの対を指定する機械演算コードを各々有 する第１の複数の命令をさらに含み、前記命令実行ユニットは、第１の命令の１ つの実行に応答して第１の制御信号を生成するため有効であり、前記第１の制御 信号は、（ｉ）ソースレジスタ対の内容を間接アドレスとして提供するようレジ スタファイルの組合せ手段を動作させるため、（ii）間接アドレスにより指定さ れるメモリロケーションの内容にアクセスするようデータメモリを動作させるた め、および、（iii）メモリロケーションの内容を行先レジスタにストアするた めレジスタファイルを動作させるため有効であり、前記第１の命令は、ＬＤ、Ｌ Ｄ＋、ＬＤ−およびＬＤＤを含む、請求項４に記載のマイクロコントローラ。 ６．行先レジスタ対およびソースレジスタを指定する機械演算コードを各々有す る第２の複数の命令をさらに含み、前記命令実行ユニットは、第２の命令の１つ の実行に応答して第２の制御信号を生成するため有効であり、前記第２の制御信 号は、（ｉ）ソースレジスタの内容にアクセスするためレジスタファイルを動作 させるため、（ii）行先レジスタ対の内容を間接アドレスとして提供するためレ ジスタファイルの組合せ手段を動作させるため、および、（iii）間接アドレス により指定されるメモリロケーションにソースレジスタの内容をストアするよう データメモを動作させるため有効であり、前記第２の命令は、ＳＴ、ＳＴ＋、Ｓ Ｔ−およびＳＴＤを含む、請求項５に記載のマイクロコントローラ。 ７．前記命令実行ユニットはさらに、ＬＤ＋命令およびＳＴ＋命令の実行に応答 して、レジスタ対の内容をインクリメントするようレジスタファイルの専用ＡＬ Ｕを動作させる制御信号を生成するため有効である、請求項６に記載のマイクロ コントローラ。 ８．前記命令実行ユニットはさらに、ＬＤ−命令およびＳＴ−命令の実行に応答 して、レジスタ対の内容をデクリメントするためレジスタファイルの専用ＡＬＵ を動作させる制御信号を生成するため有効である、請求項６に記載のマイクロコ ントローラ。 ９．ＬＤＤ命令およびＳＴＤ命令の機械演算コードはさらに、変位値を含み、前 記命令実行ユニットはさらに、ＬＤＤ命令およびＳＴＤ命令の実行に応答して、 組合せ手段により与えられる間接アドレスに変位値を加算するためレジスタファ イルの専用ＡＬＵを動作させる制御信号を生成するため有効である、請求項６に 記載のマイクロコントローラ。 １０．乗数レジスタおよび被乗数レジスタを指定する機械演算コードを有する乗 算命令をさらに含み、前記乗算命令は関連付られる上位バイト行先レジスタおよ び下位バイト行先レジスタを有し、前記命令実行ユニットは、乗算命令の実行に 応答して乗算制御信号を生成するため有効であり、前記乗算制御信号は、（ｉ） 乗数レジスタおよび被乗数レジスタにより特定されたレジスタの内容を汎用ＡＬ Ｕへの入力として与えるためレジスタファイルを動作させるため、（ii）乗算演 算を行なうため汎用ＡＬＵを動作させるため、および、（iii）上位バイト行先 レジスタおよび下位バイト行先レジスタにより特定されるレジスタに乗算演算の 出力をストアするためレジスタファイルを動作させるため有効である、請求項６ に記載のマイクロコントローラ。 １１．第１のレジスタおよび第２のレジスタを指定する機械演算コードを各々有 する第３の複数の命令をさらに含み、前記命令実行ユニットは、第３の命令の１ つの実行に応答して第３の制御信号を生成するため有効であり、前記第３の制御 信号は、（ｉ）第１および第２のレジスタの内容を汎用ＡＬＵへの入力として与 えるためレジスタファイルを動作させるため、（ii）演算コードにおいて指定さ れるＡＬＵ演算を行なうため汎用ＡＬＵを動作させるため、および、（iii）Ａ ＬＵ演算の出力を第１のレジスタにストアするためレジスタファイルを動作させ るため有効であり、前記第３の命令は、ＡＤＤ、ＡＤＣ、ＳＵＢ、ＳＢＣ、ＡＮ Ｄ、ＯＲおよびＥＯＲを含む、請求項１０に記載のマイクロコントローラ。 １２．レジスタおよび定数値を指定する機械演算コードを各々有する第４の複数 の命令をさらに含み、前記命令実行ユニットは、第４の命令の１つの実行に応答 して第４の制御信号を生成するため有効であり、前記第４の制御信号は、（ｉ） レジスタの内容を汎用ＡＬＵへの第１の入力として与えるためレジスタファイル を動作させるため、（ii）定数値を汎用ＡＬＵへの第４の入力として与えるため 、（iii）演算コードで指定されるＡＬＵ演算を行なうよう汎用ＡＬＵを動作さ せるため、および、（iv）ＡＬＵ演算の出力をレジスタにストアするためレジス タファイルを動作させるため有効であり、前記第４の命令はＳＵＢＩ、ＳＢＣＩ 、ＡＮＤＩ、ＯＲＩ、ＳＢＲおよびＣＢＲを含む、請求項１１に記載のマイクロ コントローラ。 １３．レジスタを指定する機械演算コードを各々有する第５の複数の命令をさら に含み、前記命令実行ユニットは、第５の命令の１つの実行に応答して第５の制 御信号を生成するため有効であり、前記第５の制御信号は、（ｉ）レジスタの内 容を汎用ＡＬＵへの入力として与えるためレジスタファイルを動作させるため、 （ii）演算コードにおいて指定されるＡＬＵ演算を行なうため汎用ＡＬＵを動作 させるため、および、（iii）ＡＬＵ演算の出力をレジスタにストアするためレ ジスタファイルを動作させるため有効であり、前記第５の命令はＣＯＭ、ＮＥＧ 、ＩＮＣ、ＤＥＣ、ＴＳＴ、ＣＬＲおよびＳＥＲを含む、請求項１２に記載のマ イクロコントローラ。 １４．状態ビットおよび変位値を指定する機械演算コードを各々有する第６の複 数の命令をさらに含み、前記命令実行ユニットは、第６の命令の１つの実行に応 答して第６の制御信号を生成するため有効であり、前記第６の制御信号は、 （ｉ）状態ビットをテストするためビットテスト手段を動作させるため、および 、 （ii）テストされた状態ビットの結果に基づいて、実行のためにロードされる次 の命令が、現在の命令の位置から変位値に等しい量だけ変位されたプログラムメ モリ内の位置から獲得されるようフェッチ手段を任意に動作させるため有効であ り、前記第６の命令は、ＢＲＥＱ、ＢＲＮＥ、ＢＲＣＳ、ＢＲＣＣ、ＢＲＳＨ、 ＢＲＬＯ、ＢＲＭＩ、ＢＲＰＬ、ＢＲＨＳ、ＢＲＨＣ、ＢＲＴＳ、ＢＲＴＣ、Ｂ ＲＶＳ、ＢＲＶＣ、ＢＲＩＤ、ＢＲＩＥ、ＢＲＢＣ、ＢＲＢＳ、ＢＲＧＥおよび ＢＲＬＴを含む、請求項１３に記載のマイクロコントローラ。 １５．レジスタ対および定数値を指定する機械演算コードを各々有する第７の複 数の命令をさらに含み、前記命令実行ユニットは、第７の命令の１つの実行に応 答して第７の制御信号を生成するため有効であり、前記第７の制御信号は、（ｉ ）レジスタ対の内容を専用ＡＬＵの入力として与えるためレジスタファイルの組 合せ手段を動作させるため、（ii）定数値を専用ＡＬＵへの他入力として与える ため、（iii）加算または減算を行なうためＡＬＵを動作させるため、および、 （iv）演算の結果をレジスタ対にストアするためレジスタファイルを動作させる ため有効であり、前記第７の命令はＡＤＩＷおよびＳＢＩＷを含む、請求項１４ に記載のマイクロコントローラ。 １６．ビット識別子およびレジスタを指定する機械演算コードを各々有する第８ の複数の命令をさらに含み、前記命令実行ユニットは、第８の命令の１つの実行 に応答して第８の制御信号を生成するため有効であり、前記第８の制御信号は、 （ｉ）レジスタにアクセスし、ビット識別子により指定されるビットをテストす るためレジスタファイルを動作させるため、および、（ii）テストされたビット の結果に基づいて、次の命令をスキップするようフェッチ手段を任意に動作させ るため有効であり、前記第８の命令はＳＢＲＣおよびＳＢＲＳを含む、請求項１ ５に記載のマイクロコントローラ。 １７．定数値およびレジスタを指定する機械演算コードを有するＣＰＩ命令をさ らに含み、前記命令実行ユニットは、ＣＰＩ命令の実行に応答してＣＰＩ制御信 号を生成するため有効であり、前記ＣＰＩ制御信号は、（ｉ）レジスタの内容を 専用ＡＬＵへの第１の入力として与えるようレジスタファイルを動作させるため 、（ii）定数値を専用ＡＬＵへの第２の入力として与えるため、および、（iii ）第１の入力から第２の入力を減算するよう専用ＡＬＵを動作させるため有効で ある、請求項１６に記載のマイクロコントローラ。 １８．第１のレジスタおよび第２のレジスタを指定する機械演算コードを有する ＣＰＣ命令をさらに含み、前記命令実行ユニットは、ＣＰＣ命令の実行に応答し てＣＰＣ制御信号を生成するため有効であり、前記ＣｐＣ制御信号は、（ｉ）第 １および第２のレジスタの内容を専用ＡＬＵへの入力として与えるためレジスタ ファイルを動作させるため、および、（ii）Ｒ_f−Ｒ_s−Ｃ、ただし Ｒ_fは第１のレジスタであり、 Ｒ_sは第２のレジスタであり、 Ｃはキャリービットである、を計算するため、専用ＡＬＵを動作させるため有 効である、請求項１７に記載のマイクロコントローラ。 １９．第１のレジスタおよび第２のレジスタを指定する機械演算コードを有する ＣＰ命令をさらに含み、前記命令実行ユニットは、ＣＰ命令の実行に応答してＣ Ｐ制御信号を生成するため有効であり、前記ＣＰ制御信号は、（ｉ）それぞれ第 １のレジスタおよび第２のレジスタの内容を専用ＡＬＵへの第１の入力および第 ２の入力として与えるためレジスタファイルを動作させるため、および、（ii） 第１の入力から第２の入力を減算するため専用ＡＬＵを動作させるため有効であ る、請求項１８に記載のマイクロコントローラ。 ２０．第１および第２のレジスタを指定する機械演算コードを有するＣＰＳＥ命 令をさらに含み、前記命令実行ユニットは、ＣＰＳＥ命令の実行に応答してＣＰ ＳＥ制御信号を生成するため有効であり、ＣＰＳＥ制御信号は、（ｉ）それぞれ 第１および第２のレジスタにより指定されるレジスタの内容を汎用ＡＬＵへの第 １の入力および第２の入力として与えるため、レジスタファイルを動作させるた め、（ii）第１の入力と第２の入力とを比較するため汎用ＡＬＵを動作させるた め、および、（iii）比較の結果に基づいて、次の命令をスキップするためフェ ッチ手段を任意に動作させるため有効である、請求項１９に記載のマイクロコン トローラ。 ２１．変位値を指定する機械演算コードを各々有する第９の複数の命令をさらに 含み、前記命令実行ユニットは、第９の命令の１つの実行に応答して第９の制御 信号を生成するため有効であり、前記第９の制御信号は、実行のためにロードさ れる次の命令が、現在の命令の位置から変位値に等しい量だけ変位されたプログ ラムメモリ内の位置から獲得されるよう、フェッチ手段を動作させるため有効で あり、前記第９の命令はＲＪＭＰおよびＪＭＰを含む、請求項２０に記載のマイ クロコントローラ。 ２２．ＩＪＭＰ命令をさらに含み、前記命令実行ユニットは、ＩＪＭＰ命令の実 行に応答してＩＪＭＰ制御信号を生成するため有効であり、ＩＪＭＰ制御信号は 、（ｉ）２つのレジスタの内容を単一の変位値として与えるためレジスタファイ ルの組合せ手段を動作させるため、および、（ii）実行のためロードされる次の 命令が、現在の命令の位置から単一の変位値に等しい量だけ変位されたプログラ ムメモリ内の位置から獲得されるよう、フェッチ手段を動作させるため有効であ る、請求項２１に記載のマイクロコントローラ。 ２３．変位値を指定する機械演算コードを各々有する第１０の複数の命令をさら に含み、前記命令実行ユニットは、第１０の命令の１つの実行に応答して第１０ の制御信号を生成するため有効であり、前記第１０の制御信号は、（ｉ）実行さ れる次の命令のプログラムメモリ内の位置をスタックヘ移すため、および、（ii ）実行のためロードされる次の命令が、現在の命令の位置から変位値に等し い量だけ変位されたプログラムメモリ内の位置から獲得されるようフェッチ手段 を動作させるため有効であり、前記第１０の命令はＲＣＡＬＬおよびＣＡＬＬを 含む、請求項２２に記載のマイクロコントローラ。 ２４．ＩＣＡＬＬ命令をさらに含み、前記命令実行ユニットは、ＩＣＡＬＬ命令 の実行に応答してＩＣＡＬＬ制御信号を生成するため有効であり、前記ＩＣＡＬ Ｌ制御信号は、（ｉ）２つのレジスタの内容を単一の変位値として与えるためレ ジスタファイルの組合せ手段を動作させるため、（ii）次に実行される命令のプ ログラムメモリ内での位置をスタックへと移すため、および、（iii）実行のた めロードされる次の命令が、現在の命令の位置から単一の変位値に等しい量だけ 変位されたプログラムメモリ内の位置から獲得されるよう、フェッチ手段を動作 させるため有効である、請求項２３に記載のマイクロコントローラ。 ２５．変位値を指定する機械演算コードを各々有する第１１の複数の命令をさら に含み、前記命令実行ユニットは、第１１の命令の１つの実行に応答して第１１ の制御信号を生成するため有効であり、前記第１１の制御信号は、（ｉ）プログ ラムメモリ内の位置を獲得するためスタックをポップ（ｐｏｐ）するため、およ び、（ii）実行のためロードされる次の命令が、スタックから獲得されるプログ ラムメモリ内の位置に基づくようフェッチ手段を動作させるため有効であり、前 記第１１の命令は、ＲＥＴおよびＲＥＴＩを含む、請求項２４に記載のマイクロ コントローラ。 ２６．前記命令実行ユニットはさらに、ＲＥＴＩ命令の実行に応答して、グロー バル割込フラグをセットするよう状態レジスタを動作させる制御信号を生成する 、請求項２５に記載のマイクロコントローラ。 ２７．行先レジスタおよびデータソースを指定する機械演算コードを各々有する 第１２の複数の命令をさらに含み、前記命令実行ユニットは、第１２の命令の１ つの実行に応答して第１２の制御信号を生成するため有効であり、前記第１２の 制御信号は、（ｉ）もしデータソースがレジスタであれば、レジスタの内容にア クセスするためレジスタファイルを動作させるため、および、（ii）もしデータ ソースがレジスタであればアクセスされるレジスタの内容を、または、もしデー タソースが定数値であればデータソースそれ自体のいずれかを行先レジスタにス トアするようレジスタファイルを動作させるため有効であり、前記第１２の命令 はＭＯＶおよびＬＤＩを含む、請求項２６に記載のマイクロコントローラ。 ２８．レジスタを指定するＰＵＳＨ命令をさらに含み、前記命令実行ユニットは 、ＰＵＳＨ命令の実行に応答してＰＵＳＨ制御信号を生成するため有効であり、 前記ＰＵＳＨ制御信号は、（ｉ）スタック内の次の位置を指し示すためスタック ポインタを更新するため、および、（ii）レジスタの内容を受けるようスタック を動作させるため有効である、請求項２７に記載のマイクロコントローラ。 ２９．レジスタを指定するＰＯＰ命令をさらに含み、前記命令実行ユニットは、 ＰＯＰ命令の実行に応答してＰＯＰ制御信号を生成するため有効であり、前記Ｐ ＯＰ制御信号は、（ｉ）スタックの内容をレジスタにストアするためスタックを 動作させるため、および、（ii）スタック内の前の位置を指し示すようスタック ポインタを更新するため有効である、請求項２８に記載のマイクロコントローラ 。 ３０．ポートおよびレジスタを指定する機械演算コードを各々有するＩＮ命令お よびＯＵＴ命令をさらに含み、前記命令実行ユニットは、ＩＮ命令およびＯＵＴ 命令の一方の実行に応答してポート制御信号を生成するため有効であり、前記ポ ート制御信号は、（ｉ）レジスタにアクセスするためにレジスタファイルを動作 させるため、および、（ii）アクセスされるレジスタからポートへ内容を転送す るかまたはポートの内容をアクセスさせるレジスタに転送するかのため有効であ る、請求項２９に記載のマイクロコントローラ。 ３１．ＬＰＭ命令をさらに含み、前記命令実行ユニットは、ＬＰＭ命令の実行に 応答してＬＰＭ制御信号を生成するため有効であり、前記ＬＰＭ制御信号は、（ ｉ）２つのレジスタの内容をプログラムアドレスとして与えるためレジスタファ イルの組合せ手段を動作させるため、（ii）プログラムアドレスにより指定され るプログラムメモリのメモリロケーション内のデータにアクセスするため、およ び、（iii）レジスタ内にアクセスされたデータをストアするためレジスタファ イルを動作させるため有効である、請求項３０に記載のマイクロコントローラ。 ３２．第１３の複数の命令をさらに含み、前記命令実行ユニットは、第１３の命 令の１つの実行に応答して第１３の制御信号を生成するため有効であり、前記第 １３の制御信号は、（ｉ）状態レジスタ内のビットにアクセスするため状態レジ スタを動作させるため、および、（ii）アクセスされたビットをセットまたはク リアのいずれかするため有効であり、前記第１３の命令は、ＳＥＣ、ＣＬＣ、Ｓ ＥＮ、ＣＬＮ、ＳＥＺ、ＣＬＺ、ＳＥＩ、ＣＬＩ、ＳＥＳ、ＣＬＳ、ＳＥＶ、Ｃ ＬＶ、ＳＥＴ、ＣＬＴ、ＳＥＨ、ＣＬＨ、ＢＳＥＴおよびＢＣＬＲを含む、請求 項３１に記載のマイクロコントローラ。 ３３．レジスタを指定するＬＳＬ命令をさらに含み、前記命令実行ユニットは、 ＬＳＬ命令の実行に応答して第１のシフト制御信号を生成するため有効であり、 前記第１のシフト制御信号は、（ｉ）レジスタにアクセスするためレジスタファ イルを動作させるため、（ii）アクセスされたレジスタの最上位ビットをキャリ ービットにシフトするため、（iii）ビットを左に１つ位置をシフトさせるため 、および、（iv）最下位ビットをクリアするため有効である、請求項３２に記載 のマイクロコントローラ。 ３４．レジスタを指定するＬＳＲ命令をさらに含み、前記命令実行ユニットは、 ＬＳＲ命令の実行に応答して第２のシフト制御信号を生成するため有効であり、 前記第２のシフト制御信号は、（ｉ）レジスタにアクセスするためレジスタファ イルを動作させるため、（ii）アクセスされたレジスタの最下位ビットをキャリ ービットにシフトするため、（iii）ビットを右に１つ位置をシフトさせるため 、および、（iv）最上位ビットをクリアするため有効である、請求項３３に記載 のマイクロコントローラ。 ３５．レジスタを指定するＲＯＬ命令をさらに含み、前記命令実行ユニットは、 ＲＯＬ命令の実行に応答して第３のシフト制御信号を生成するため有効であり、 前記第３のシフト制御信号は、（ｉ）レジスタにアクセスするためレジスタファ イルを動作させるため、（ii）ビットを左に１つ位置をシフトさせるため、（ii i）キャリービットを最下位ビットにシフトさせるため、および、（iv）最上位 ビットをキャリービットにシフトさせるため有効である、請求項３４に記載のマ イクロコントローラ。 ３６．レジスタを指定するＲＯＲ命令をさらに含み、前記命令実行ユニットは、 ＲＯＲ命令の実行に応答して第４のシフト制御信号を生成するため有効であり、 前記第４のシフト制御信号は、（ｉ）レジスタにアクセスするためレジスタファ イルを動作させるため、（ii）ビットを右に１つ位置をシフトさせるため、（ii i）キャリービットを最上位ビットにシフトさせるため、および、（iv）最下位 ビットをキャリービットにシフトさせるため有効である、請求項３５に記載のマ イクロコントローラ。 ３７．レジスタを指定するＡＳＲ命令をさらに含み、前記命令実行ユニットは、 ＡＳＲ命令の実行に応答して第５のシフト制御信号を生成するため有効であり、 前記第５のシフト制御信号は、（ｉ）レジスタにアクセスするためレジスタファ イルを動作させるため、（ii）ビットを右に１つ位置をシフトさせるため、およ び、（iii）最下位ビットをキャリービットにシフトさせるため有効である、請 求項３６に記載のマイクロコントローラ。 ３８．レジスタを指定するＳＷＡＰ命令をさらに含み、前記命令実行ユニットは 、ＳＷＡＰ命令の実行に応答してスワップ制御信号を生成するため有効であり、 前記スワップ制御信号は、（ｉ）レジスタにアクセスするためレジスタファイル を動作させるため、および、（ii）アクセスされたレジスタの上位ニブルおよび 下位ニブルをスワップするため有効である、請求項37に記載のマイクロコントロ ーラ。 ３９．ＳＬＥＥＰ命令をさらに含み、前記命令実行ユニットは、ＳＬＥＥＰ命令 の実行に応答してスリープ制御信号を生成するため有効であり、前記スリープ制 御信号は、マイクロコントローラをスリープモードにするため有効である、請求 項３８に記載のマイクロコントローラ。 ４０．ウォッチドッグ・リセットラインおよびＭＣＵリセットラインを有するウ ォッチドッグ・タイマと、時間期間の遅延後にＭＣＵリセットライン上の信号を アサートするための遅延手段とをさらに含み、前記ＭＣＵリセットラインは、遅 延手段による信号のアサートに際してマイクロコントローラのリセットを起こす よう結合され、前記ウオッチドッグ・リセットラインは遅延期間を開始するよう 遅延手段に結合され、前記マイクロコントローラはさらに、ＷＤＲ命令を含み、 前記命令実行ユニットは、ＷＤＲ命令の実行に応答してウォッチドッグ・リセッ トライン上の信号をアサートし、それによって遅延期間を開始するため有効であ る、請求項３９に記載のマイクロコントローラ。