【発明の詳細な説明】ヘテロジャンクションバイポーラトランジスタにおける不動化棚を製造する自己 整合方法 発明が属する技術分野
本発明は、表面再結合効果を低減するための不動化棚を有する自己整合したヘ
テロジャンクションバイポーラトランジスタの製造方法に関する。発明の背景
ヘテロジャンクションバイポーラトランジスタ（ＨＢＴ）は、低い「ｆ分の１
」（１／ｆ）ノイズ及び良好な高周波性能を有する能動デバイスが要求される種
々の応用分野で使用される。ＨＢＴは、異なる層を露出し、金属コンタクトを介
して電気的接続を容易にするために、コレクタ層の頂上のベース層の頂上にエミ
ッタ層が配置され、各層の選択された部分が除去された状態の垂直構造からなる
。一般に用いられている構造の一つは、ｎ型AlGaAsでできたエミッタ、ｐ型GaAs
のベース、及びｎ型GaAsのコレクタからなる。機能ＨＢＴは、エミッタからベー
スを介してコレクタに電子の流れを創る。電子による電流は、ベースコンタクト
からベースに注入された正孔に変換される。特に、外因性(extrinsic)ベース領
域が露出され、高い表面再結合速度により、高い表面再結合が外因性ベース表面
に生ずる。ＨＢＴ内に機能低下(degradation)過程がβ、即ち直流電流の利得、
ベース電流に対するコレクタ電流の比の低下として表れる。エミッタ層及びベー
ス層間の隅に位置するエミッタ・ベース接合部における高い電流密度は、高い再
結合電流という結果となる。メサ型ＨＢＴ構造において、露出した外因性ベース
の領域がある。この露出した外因性ベースは、上述の再結合電流により機能低下
になりやすい。メサ型ＨＢＴにおいて、エミッタからのキャリアは、ベースから
の正孔と再結合する。露出した外因性ベースは、表面で再結合する結果となる。
この表面での再結合は、デバイスの機能低下に寄与する。棚構造は、外因性ベー
スを横切ってエミッタのメサの半導体結晶層に延びる。この棚は、作動時におい
てキャリアを空乏化するので、機能低下に寄与する再結合のための電位を低下さ
せる。この結果、棚が無い場合に生ずるように、ベース及びエミッタ間の正孔・
キャリア相互作用が、露出した表面ではなく、半導体のベース層にそれぞれ生ず
る。このため、外因性ベース層表面を不動化する棚は、デバイスの性能を改善す
るために魅力的な別の手段である。
不動化は、種々の技法により遂行される。このような技法の一つが米国特許第
５，２９８，４３９号明細書に開示されている。この明細書において、ＨＢＴの
エミッタ層が、元のエミッタのメサ及びベースコンタクト間の露出した外因性ベ
ースの部分を横切って形成された棚を有する。この４３９号明細書には、表面で
の再結合を低減するために、外因性ベース層の頂上に空乏化したエミッタ層の部
分を使用する不動化技法が開示されている。この明細書は、より低い外因性ベー
ス抵抗及びベース・コレクタ間の容量を可能にする空間となる、棚からベースま
での狭い許容差の領域に棚を形成する技法を開示するが、他方、４３９号明細書
に開示される方法はある種の欠点を有する。このため、この明細書に開示される
のは自己整合工程ではない。即ち、この明細書は、整合技法において有限の許容
差となる。これらの許容差は、異なった棚の幅及び異なったベースの分離として
明白である。更に、ベースコンタクトは自己整合型ではない。この全ての結果、
半導体のメサを貫通する平面の周りに非対称の構造となる。この結果、大規模な
ウエハ製造におけるウエハを横切ったデバイス性能の一様性の低下により、歩留
まりが低下する。この最終結果により、不良品レベルに対する良品デバイスの単
位当たりの価格は増大する。
従来技術では、厚さがメサの厚さより小さい棚の画定に先立ってメサを画定す
る必要がある。
従って、必要なのは、自己整合型の技法を介して不動化棚を有するヘテロジャ
ンクションバイポーラトランジスタを製造する技法である。結果として生ずる構
造は、より大きい歩留まりと、良品の単位当たりのコスト低減の最終結果となる
ウエハを横切る一様性を可能にする。発明の概要
本発明は、不動化した棚構造を有するヘテロジャンクションバイポーラトラン
ジスタ（ＨＢＴ）の製造方法に関し、エミッタメサ、棚メサ及びベースコンタク
トの金属化(metallization)が互いに対して自己整合することである。このため
、フォトリソグラフ工程がベースコンタクトの金属化の分離を画定する。棚の形
状は、フォトリソグラフで画定された材料の下に位置するマスク材料で画定され
る。この工程の結果、マスク材料はフォトリソグラフで画定された材料より若干
小さい形状を有する。この差はアンダカットに起因する。絶縁材料は窒化ケイ素
であることが好ましい。棚は、メサのエッチングにより形成される。この後、マ
スク材料は、他のフォトリソグラフ工程を必要とすることなく、標準的な半導体
処理
技法を使用する領域で減らされ、この結果、更にアンダカットが生ずる。エミッ
タメサは、等方的なエッチング工程を用いて形成するのが好ましい。その結果の
形状は、棚を維持すると共に十分なアンダカットを提供し、ベースコンタクトの
金属化の自己整合した付着を可能にする。その結果の構造は、制御された距離に
より、不動化棚から分離された制御された寸法のベース金属化を有し、このため
、整合技法と比較して改善された生産性及び高い歩留まりが得られる。発明の目的、特徴及び効果
本発明の目的は、エミッタ層上のエミッタ・ベースインタフェースに不動化し
た棚を有するヘテロジャンクションバイポーラトランジスタを形成する工程を有
し、結果として生ずるデバイスがエミッタメサを通る平面に関して対称である工
程を提供することである。
本発明の特徴は、第１のエッチング工程でエミッタメサを、次に等方的エッチ
ング工程を通ってエッチングする不動化した棚を形成する工程を有する古都にあ
る。
本発明の別の特徴は、棚の幅並びに棚及びベース金属化間の間隙が一様である
ような半導体棚構造を製造するための自己整合工程を有することである。
本発明の別の特徴は、従来技法と比較すると、棚及びベース金属化間の間隙寸
法を小さくするように自己整合工程を有することである。
本発明の効果は、結果として得られるデバイスが、一様な構造を有するため、
大規模生産を容易にする一様な性能特性を有する。
図面の簡単な説明
図１は、本発明の好適な材料を示す表である。
図２は、エミッタ層上に付着された絶縁材料層を有する本発明のエミッタ層を
示す断面図である。
図３は、絶縁層上に配置されたパターン化されたフォトレジストを示す断面図
である。
図４は、絶縁層にアンダカットが生ずる状態で保護されていない絶縁体を除去
するために使用されるドライエッチング工程を示す断面図である。
図５は、標準的なウェットエッチング技法により不動化棚をエッチングする工
程を示す断面図である。
図６は、若干のアンダカットを有する絶縁層の第２エッチング工程を示す断面
図である。
図７は、エミッタミサの形成に使用される等方的ウェットエッチング工程を示
す断面図である。
図８は、本発明の開示の結果生ずるエミッタメサの不動化棚を示す断面図であ
る。
図９は、本発明のエミッタメサ及びベースコンタクトを示す断面図である。
図１０は、本発明により形成されるヘテロ構造のバイポーラトランジスタの全
構造を示す断面図である。
本発明の詳細な説明
図１は、本発明の材料の厚さと共に、好適な材料及びドープレベルを示す表で
ある。本発明の好適な材料は、分子ビームエピタキシー（ＭＢＥ）又は金属有機
化学蒸着（ＭＯＣＶＤ）等の標準的技法により基板上に成長したエピタキシャル
層をゆうするガリウムヒ素基板を具備する。図２において、エミッタ層１０１は
、その上に配置された絶縁層１０２を有する。絶縁層１０２は、エミッタ層０１
の頂上に当業者にとって周知の標準的技法により付着されている。好適な実施形
態では、エミッタは、エミッタエピタキシャル層と、標準的技法を用いて予め付
着されたエミッタコンタクトとを有する。ここで、好適な絶縁材料は窒化ケイ素
である。絶縁材料のパターン化と同様に本発明の極めて重要な側面であるベース
コンタクトの分離は、図３において参照番号２０３で示されるフォトレジストに
より画定される。好適な実施形態において、この材料はシプレーマイクロポジッ
ト１８１３である。保護されていない絶縁材料は、その後、標準的技法を用いて
除去される。本工程の好適な実施形態は、ドライエッチング技法、好適にはSF6
ドライエッチング化学作用を用いる。
上述の概略工程の直接の結果は、マスキング材料が図４に明白に示されるよう
にフォトレジストの形状より若干小さい形状を有することである。この差はアン
ダカット３０４として公知である。この絶縁材料の形状は、本発明の不動化棚を
画定する。棚の厚さは、200から1000オングストローム（2000から10000nm）のオ
ーダーが好適であることが経験的に判明している。棚は標準的エッチング技法を
用いてエッチングされ、その結果は図５に示されている。本工程の好適な実施形
態では、棚を形成するためにウェットエッチング技法がこの点に作用する。上述
の通り、再び、この工程は等方的エッチングであることが好適であり、最も好適
なのは硫酸・過酸化水素・水エッチング工程である。再び、これらの技法は
当業者にに周知である。この工程は、上述の米国特許第５，２９８，４２９号明
細書で用いられる方法とは対照的である。即ち、本発明では、不動化棚を形成す
るためのエッチング工程は、メサの第１エッチング工程で実施されているのであ
る。再び、本エッチング工程では、小さなアンダカットが図５の参照番号４０６
として具現化され、その結果の棚は参照番号４０５として示されている。
棚４０５の幅は、絶縁材料を更にエッチングし、図６に示されるようにアンダ
カットのレベルを増大することにより画定される。本好適な実施形態では、ウェ
ットエッチング工程は緩衝化された(buffered)フッ化水素酸を使用して作用する
。図７に示されるエミッタメサは、等方的エッチングである。全方向に等方的に
エッチングすることにより、メサが画定されると棚の形状が保持される。これは
、上述して概略の標準的ウェットエッチング技法を用いた好適実施形態で達成さ
れる。
上述の概略手順は、エミッタメサの形成に先立って棚が画定されるので、従来
技術とは明らかに異なる。この結果の構造は、半導体エミッタメサを通って位置
する軸に関して対称である。この対称軸は、図７、図８及び図９の参照番号６０
９で示され、工程の許容差の範囲内で、ウエハを確実に横切る。
上述の工程は、図７に示される構造を形成する。エミッタメサエッチング工程
の等方的性質のために、半導体エミッタは絶縁材料に対してアンダカットされ、
絶縁材料は保護フォトレジストに対してアンダカットされる。また、棚の境界は
、図７に示されるように、フォトレジストの境界の内側に位置する。これにより
、ベースコンタクトの金属化が標準的付着技法によって実施可能になると共に、
本構造の全体の形状に整合することが可能になる。本発明の好適な実施形態では
、
余分な絶縁材料、即ち参照番号６１０で示される「オーバハング」が、緩衝化さ
れたフッ化水素酸内で除去され、フォトレジストがしっかり焼き付けられ、第２
フォトレジスト工程がベースコンタクト金属化の整合した縁を画定することがで
きる。金属化は、参照番号７１１で示されるように金属が付着した状態で、標準
的技法により実施されるが、またフォトレジスト上にも実施される。このフォト
レジスト上の金属層はフォトレジストを用いて別の工程で除去される。
いくつかのある目立った特徴は特に言及する価値がある。最初に、棚７１２及
びベースコンタクト７１１間の距離は、本発明の自己整合技法により許容差の範
囲内で等しい。更に、0.5マイクロメータのオーダーの棚の幅は、同様に許容差
の範囲内で一様である。図８、図９及び図１０において参照番号７１１で示され
るベースコンタクトは、棚の各側面の不動化棚の縁からと同様に、線６０９から
等しい距離だけ離間している。この距離は参照番号８０８で描かれる。別の実施
形態では、デバイス用に１個のベースコンタクトを有することができることを注
目することは興味深い。ここでも、ベースコンタクトは自己整合されている。
ベースコンタクトの金属化が好適には電子ビーム蒸着により、又は他の公知の
金属化技法により付着した後、構造が図９に示される状態になるように余分なフ
ォトレジストが除去される。
自己整合したベースコンタクトの付着と同様に、不動化棚を含むエミッタメサ
の形成の後に、ベースメサ、コレクタメサ及びコレクタコンタクトが標準的技法
により達成される。自己整合したエミッタメサ、不動化棚及びベースコンタクト
を含む最終ＨＢＴ構造は、図１０に示される。即ち、ガリウムヒ素の基層１００
１は、参照番号１００６で示されるコレクタコンタクトを有する、参照番号１０
０２で示されるｎ型ガリウムヒ素の副コレクタ層を具備する。ベース層及びコレ
クタ層は、ベースコンタクト７１１を有して参照番号１００３で示される。エミ
ッタメサは、参照番号７１２で示される不動化棚及びエミッタコンタクト１００
７を有し、参照番号１００４で示される。好適な材料、ドープ及びアルミニウム
コンタクトは、図１の表に開示されている。
本発明がここに詳細に説明されたが、他の変形、変更も当業者の見地の範囲内
である。本発明に対するこのような変更がエミッタの両側面上の不動化棚の対称
性を維持する自己整合棚形成工程を可能にする程度まで、本発明の開示の便益を
有する当業者の見地の範囲内であり、このような範囲は本発明の範囲内と見なさ
れる。DETAILED DESCRIPTION OF THE INVENTIONSelf manufacturing immobilization shelf in heterojunction bipolar transistor Alignment method Technical field to which the invention belongs
The present invention provides a self-aligned head with immobilization shelves to reduce surface recombination effects.
The present invention relates to a method for manufacturing a terror junction bipolar transistor.Background of the Invention
Heterojunction bipolar transistors (HBTs) have a low "1 / f"
Kinds that require active devices with (1 / f) noise and good high frequency performance
Used in various application fields. HBT exposes different layers and via metal contacts
In order to facilitate electrical connection, an emitter is added on top of the base layer on top of the collector layer.
Consists of a vertical structure with the putter layers placed and selected portions of each layer removed
. One of the commonly used structures is an emitter made of n-type AlGaAs, a p-type GaAs
And a collector of n-type GaAs. The functional HBT is
Create a flow of electrons through the collector to the collector. The current generated by the electrons is
Is converted into holes injected into the base. In particular, extrinsic-based regions
Area is exposed and high surface recombination rate allows high surface recombination
Occurs. The degradation process in the HBT is β, that is, the gain of the DC current,
It appears as a decrease in the ratio of the collector current to the base current. Emitter layer and base
The high current density at the emitter-base junction located in the corner between the
The result is a coupling current. Exposed extrinsic base in mesa-type HBT structure
Area. This exposed extrinsic base degrades due to the recombination current described above.
Easy to be. In a mesa-type HBT, carriers from the emitter are transferred from the base.
Recombine with holes. Exposed exogenous base results in recombination at the surface.
This recombination at the surface contributes to the degradation of the function of the device. The shelf structure is exogenous base
Across the semiconductor crystal layer of the emitter mesa. This shelves are in operation
To deplete the carriers, which lowers the potential for recombination that contributes to functional degradation.
Let As a result, holes and holes between the base and
Carrier interactions occur in each of the semiconductor base layers, not in the exposed surface
You. Therefore, shelves that immobilize the surface of the extrinsic base layer improve device performance.
Another attractive means to.
Immobilization is accomplished by various techniques. One such technique is U.S. Pat.
No. 5,298,439. In this specification, HBT
The emitter layer is exposed extrinsic extrinsic layer between the mesa and base contact of the original emitter.
A shelf formed across a portion of the base. No. 439 describes that
Of the depleted emitter layer on top of the extrinsic base layer to reduce recombination of
An immobilization technique using minutes is disclosed. This specification uses a lower exogenous base.
From the shelf to the base, which provides space for the resistance of the resistor and the capacitance between the base and collector.
Discloses a technique for forming shelves in areas of narrow tolerance in
Have certain disadvantages. For this reason, it is disclosed in this specification
This is not a self-alignment process. That is, this specification gives a finite
Will be the difference. These tolerances are different for different shelf widths and different base separations.
It is obvious. Further, the base contacts are not self-aligned. All of this,
An asymmetric structure is formed around a plane passing through the semiconductor mesa. This results in a large
Reduced device performance uniformity across wafers in wafer manufacturing
The ball drops. This final result indicates that a good device is simply
Price per rank increases.
In the prior art, a mesa is defined prior to defining a shelf whose thickness is less than the thickness of the mesa.
Need to be
Therefore, what is needed is a heterojunction with immobilized shelves via a self-aligned technique.
This is a technique for manufacturing a junction bipolar transistor. Resulting structure
Is the end result of higher yield and lower cost per unit
Enables uniformity across the wafer.Summary of the Invention
The present invention relates to a heterojunction bipolar transistor having an immobilized shelf structure.
An emitter mesa, a shelf mesa and a base contactor are disclosed.
Metallization is self-aligned with respect to each other. For this reason
The photolithographic process defines the separation of the base contact metallization. Shelf shape
The shape is defined by the mask material located below the photolithographically defined material
You. As a result of this step, the mask material is slightly less than the material defined by photolithography.
Has a small shape. This difference is due to undercut. Insulating material is silicon nitride
It is preferred that The shelf is formed by etching the mesa. After this,
Disc material is a standard semiconductor without the need for other photolithographic processes
processing
It is reduced in the area where the technique is used, resulting in further undercuts. Emi
Preferably, the tames are formed using an isotropic etching process. The resulting
The shape provides sufficient undercut while maintaining the shelf, and the base contact
Allows for self-aligned deposition of metallization. The resulting structure has a controlled distance
Having a more controlled dimension of the base metallization separated from the immobilization shelf,
, Improved productivity and higher yield compared to matching techniques.Object, features and effects of the invention
The purpose of the present invention is to immobilize the emitter-base interface on the emitter layer.
Forming a heterojunction bipolar transistor having an open shelf
And the resulting device is symmetric with respect to the plane through the emitter mesa.
Is to provide a process.
A feature of the present invention is that the emitter mesa is first etched and then isotropically etched.
Ancient cities that have the step of forming immobilized shelves that are etched through the
You.
Another feature of the invention is that the width of the shelf and the gap between the shelf and the base metallization are uniform
It is to have a self-alignment process for manufacturing such a semiconductor shelf structure.
Another feature of the present invention is the gap size between the shelf and the base metallization, as compared to the prior art.
It is to have a self-alignment step so as to make the method smaller.
The effect of the present invention is that the resulting device has a uniform structure,
Has uniform performance characteristics that facilitate large-scale production.
BRIEF DESCRIPTION OF THE FIGURES
FIG. 1 is a table showing preferred materials of the present invention.
FIG. 2 illustrates an emitter layer of the present invention having a layer of insulating material deposited on the emitter layer.
FIG.
FIG. 3 is a cross-sectional view showing a patterned photoresist disposed on an insulating layer.
It is.
FIG. 4 shows the removal of the unprotected insulator with the undercut occurring in the insulating layer.
FIG. 4 is a cross-sectional view showing a dry etching step used for performing the etching.
FIG. 5 illustrates a process for etching a passivation shelf using standard wet etching techniques.
It is sectional drawing which shows a process.
FIG. 6 is a cross section showing a second etching step of the insulating layer having a slight undercut.
FIG.
FIG. 7 shows the isotropic wet etching process used to form the emitter mass.
FIG.
FIG. 8 is a cross-sectional view illustrating an immobilized shelf of an emitter mesa resulting from the disclosure of the present invention.
You.
FIG. 9 is a sectional view showing an emitter mesa and a base contact according to the present invention.
FIG. 10 shows the entire structure of a heterostructure bipolar transistor formed according to the present invention.
It is sectional drawing which shows a structure.
Detailed description of the invention
FIG. 1 is a table showing preferred materials and doping levels along with the thickness of the materials of the present invention.
is there. Preferred materials of the invention are molecular beam epitaxy (MBE) or metal organic
Epitaxial grown on a substrate by standard techniques such as chemical vapor deposition (MOCVD)
A gallium arsenide substrate having a layer is provided. In FIG. 2, the emitter layer 101
And an insulating layer 102 disposed thereon. The insulating layer 102 includes the emitter layer 01
Are attached by standard techniques well known to those skilled in the art. Preferred implementation
The emitter is pre-attached to the emitter epitaxial layer using standard techniques.
And an emitter contact attached thereto. Here, the preferred insulating material is silicon nitride
It is. A base that is a very important aspect of the present invention as well as the patterning of the insulating material
The separation of the contacts is performed by a photoresist indicated by reference numeral 203 in FIG.
More defined. In a preferred embodiment, this material is
1813. The unprotected insulating material is then removed using standard techniques.
Removed. A preferred embodiment of this step is a dry etching technique, preferably SF6
Use dry etching chemistry.
The direct result of the above outlined steps is that the masking material is clearly shown in FIG.
And a shape slightly smaller than that of the photoresist. This difference is
Known as Ducat 304. The shape of this insulating material makes the immobilization shelf of the present invention
Define. Shelf thickness is 200 to 1000 Angstroms (2000 to 10000 nm).
Has been found empirically to be suitable. Shelf uses standard etching techniques
, And the results are shown in FIG. Preferred embodiment of this process
In an embodiment, a wet etching technique works at this point to form the shelf. Above
Again, this step is preferably an isotropic etch, most preferably
What is a sulfuric acid / hydrogen peroxide / water etching process. Again, these techniques
It is well known to those skilled in the art. This process is described in the aforementioned US Pat. No. 5,298,429.
In contrast to the method used in the textbook. That is, in the present invention, the immobilization shelf is formed.
Is performed in the first etching step of the mesa.
You. Again, in this etching step, a small undercut is identified by reference numeral 406 in FIG.
And the resulting shelf is shown as reference numeral 405.
The width of the shelf 405 can be further increased by etching the insulating material and, as shown in FIG.
Defined by increasing the level of cut. In the preferred embodiment, the web
Etching process works using buffered hydrofluoric acid
. The emitter mesas shown in FIG. 7 are isotropically etched. Isotropic in all directions
The etching preserves the shape of the shelf once the mesa is defined. this is
Achieved in the preferred embodiment using standard wet etching techniques outlined above.
It is.
The general procedure described above uses a conventional method since the shelves are defined prior to the formation of the emitter mesas.
Clearly different from technology. The resulting structure is located through the semiconductor emitter mesa
Symmetric about the axis of This axis of symmetry is indicated by reference numeral 60 in FIGS. 7, 8 and 9.
9, which ensures that the wafer is traversed within process tolerances.
The above steps form the structure shown in FIG. Emitter mesa etching process
The semiconductor emitter is undercut with respect to the insulating material due to the isotropic nature of
The insulating material is undercut with respect to the protective photoresist. Also, the boundaries of the shelf
, As shown in FIG. 7, within the boundaries of the photoresist. This
The metallization of the base contact can be performed by standard deposition techniques,
It is possible to match the overall shape of the structure. In a preferred embodiment of the present invention
,
The extra insulation material, the "overhang" indicated by reference numeral 610, is buffered.
In the hydrofluoric acid that was removed, the photoresist was baked firmly and the second
The photoresist process can define a consistent edge for base contact metallization.
Wear. Metallization is performed with the metal deposited as indicated by reference
It is performed by a conventional technique, but also on photoresist. This photo
The metal layer on the resist is removed in a separate step using photoresist.
Some salient features are particularly worth mentioning. First, shelf 712 and
The distance between the base contact 711 and the base contact 711 is within a tolerance range by the self-alignment technique of the present invention.
Equal within the box. In addition, shelf widths on the order of 0.5 micrometer are similarly tolerated.
Is uniform within the range. 8, 9 and 10, designated by reference numeral 711.
The base contact from line 609, as well as from the edge of the immobilized shelf on each side of the shelf
They are separated by an equal distance. This distance is depicted by reference numeral 808. Another implementation
Note that the configuration can have one base contact for the device
Interesting to see. Again, the base contacts are self-aligned.
The metallization of the base contact is preferably by electron beam evaporation or other known
After deposition by the metallization technique, the extra foil is placed so that the structure is in the state shown in FIG.
The photoresist is removed.
Emitter mesas including immobilized shelves, as well as self-aligned base contact attachment
After the formation of the base mesa, collector mesa and collector contacts are standard techniques
Is achieved by Self-aligned emitter mesas, immobilized shelves and base contacts
The final HBT structure containing is shown in FIG. That is, the gallium arsenide base layer 100
1 has a collector contact indicated by reference numeral 1006, reference numeral 10
An n-type gallium arsenide subcollector layer denoted by reference numeral 02 is provided. Base layer and kore
The collector layer is denoted by reference numeral 1003 with a base contact 711. Emi
Tattera is a passivation shelf and emitter contact 100 designated by reference numeral 712.
7 and is designated by reference numeral 1004. Preferred materials, dope and aluminum
The contacts are disclosed in the table of FIG.
Although the present invention has been described in detail herein, other variations and modifications are within the purview of those skilled in the art.
It is. Such a modification to the present invention provides for the symmetry of the immobilization shelf on both sides of the emitter.
The benefits of the present disclosure to the extent that a self-aligned shelf forming process that maintains
And is within the scope of the present invention, and such ranges are deemed to be within the scope of the present invention.
It is.
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フロントページの続き
(81)指定国 ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＤＥ，
ＤＫ，ＥＳ，ＦＩ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，ＩＴ，Ｌ
Ｕ，ＭＣ，ＮＬ，ＰＴ，ＳＥ)，ＯＡ(ＢＦ，ＢＪ，ＣＦ
，ＣＧ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＭＬ，ＭＲ，ＮＥ，
ＳＮ，ＴＤ，ＴＧ)，ＡＰ(ＧＨ，ＧＭ，ＫＥ，ＬＳ，Ｍ
Ｗ，ＳＤ，ＳＺ，ＵＧ，ＺＷ)，ＥＡ(ＡＭ，ＡＺ，ＢＹ
，ＫＧ，ＫＺ，ＭＤ，ＲＵ，ＴＪ，ＴＭ)，ＡＬ，ＡＭ
，ＡＴ，ＡＵ，ＡＺ，ＢＡ，ＢＢ，ＢＧ，ＢＲ，ＢＹ，
ＣＡ，ＣＨ，ＣＮ，ＣＵ，ＣＺ，ＤＥ，ＤＫ，ＥＥ，Ｅ
Ｓ，ＦＩ，ＧＢ，ＧＥ，ＨＵ，ＩＬ，ＩＳ，ＪＰ，ＫＥ
，ＫＧ，ＫＰ，ＫＲ，ＫＺ，ＬＣ，ＬＫ，ＬＲ，ＬＳ，
ＬＴ，ＬＵ，ＬＶ，ＭＤ，ＭＧ，ＭＫ，ＭＮ，ＭＷ，Ｍ
Ｘ，ＮＯ，ＮＺ，ＰＬ，ＰＴ，ＲＯ，ＲＵ，ＳＤ，ＳＥ
，ＳＧ，ＳＩ，ＳＫ，ＴＪ，ＴＭ，ＴＲ，ＴＴ，ＵＡ，
ＵＧ，ＵＺ，ＶＮ
(72)発明者 ユン、ヨン ホーン
アメリカ合衆国 マサチューセッツ州
01720 アクトン レディースリッパーレ
ーン ３
(72)発明者 ヘンダーソン、グレゴリー エヌ
アメリカ合衆国 マサチューセッツ州
01776 サドバリー パファーレーン 65
(72)発明者 オキーフィ、マシュー エフ
アメリカ合衆国 マサチューセッツ州
01824 ケルムスフォード ナンバー31リ
トルトンロード 181 ビルディング ６────────────────────────────────────────────────── ───
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DK, ES, FI, FR, GB, GR, IE, IT, L
U, MC, NL, PT, SE), OA (BF, BJ, CF)
, CG, CI, CM, GA, GN, ML, MR, NE,
SN, TD, TG), AP (GH, GM, KE, LS, M
W, SD, SZ, UG, ZW), EA (AM, AZ, BY)
, KG, KZ, MD, RU, TJ, TM), AL, AM
, AT, AU, AZ, BA, BB, BG, BR, BY,
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UG, UZ, VN
(72) Inventor Yun, Yong Horn
United States Massachusetts
01720 Acton Ladies Ripper
3
(72) Inventors Henderson, Gregory N
United States Massachusetts
01776 Sudbury Puffer Lane 65
(72) Inventors Okeyfi, Matthew F
United States Massachusetts
01824 Kelmsford Number 31
Toulton Road 181 Building 6