JP2001503889A - 複数のシステムバスを有するコンピュータシステムにおいてメモリコヒーレンスを維持するためのシステムおよび方法 - Google Patents

Abstract

(57)【要約】 複数のシステムバス（１、２）およびＩ／Ｏバス（３）を共有の主記憶装置（１３２）に相互接続し、システム内での待ち時間および全帯域幅に対する影響を最小限に抑えつつキャッシュコヒーレンスを効果的に維持するキャッシュコヒーレントなマルチバス多重処理システムおよび方法。このシステムは、少量のクロスバストラフィックでキャッシュメモリコヒーレンスを維持するような形でバス対バス通信をコーディネートするコヒーレンスフィルタ（２００）を提供する。また、このシステムは、複数のバスを相互接続するメモリセルのマルチポートプールを提供する。

Description

【発明の詳細な説明】 複数のシステムバスを有するコンピュータシステムにおいて メモリコヒーレンスを維持するためのシステムおよび方法 発明の背景 １つしか中央処理装置を持たないコンピュータのパフォーマンスを改善するた めに、コンピュータ設計者らは多くの中央処理装置を備えたコンピュータを開発 している。多くの場合、このような多重処理コンピュータの中央処理装置は、１ 本の共通バスを介して互いに接続され、システムの主記憶装置にも接続されてい る。しかしながら、近年になって中央処理装置のパフォーマンスが改善され、バ スパフォーマンステクノロジよりも高速化している。内部の中央処理装置のパフ ォーマンスの方が高速になることで、さらに外側の帯域幅を使わなければならな くなる。すなわち、共通バスで送信されるデータ量を多くして、中央処理パフォ ーマンスの向上分をカバーしなければならない。この結果、中央処理装置をサポ ートするのに必要な帯域幅と共通バスの全帯域幅とによつて、共通バスに接続で きる中央処理装置の数が制約されてしまうことになる。 多重処理システムにおける各プロセッサによって必要とされるバス帯域幅を減 らす方法の１つは、各プロセッサと共通バスとの間にキャッシュユニットを設け ることである。キャッシュユニットに接続されたプロセッサにデータをいったん ロードしてしまえば、プロセッサは共通バスを使用しなくてもキャッシュユニッ ト内にあるデータにアクセスすることができる。通常、プロセッサがそのキャッ シュユニットからデータを取得すれば、共通バスの限られた帯域幅を使って送信 されるデータ量は少なくなる。 多くの場合、プロセッサは特定のデータ値を何度も変更するため、データ 値が変更されるたびにそのデータ値を主記憶装置に書き戻す必要が生じる。しか しながら、変更後のデータ値を主記憶装置に書き戻すことで、プロセッサをサポ ートするのに必要なバス帯域幅の量は多くなる。したがって、書込み動作回数を 減らすことができれば、プロセッサをサポートするために必要なバス帯域幅も狭 くすることができる。 書込み動作回数を減らす一種のキャッシュユニットは、「ライトバック」キャ ッシュと呼ばれている。ライトバックキャッシュは変更後のデータ値を一時的に 格納することで、データ値を主記憶装置に書き戻すのに必要なバストランザクシ ョン数を削減している。例えば、プロセッサは、データを主記憶装置に書き戻す ことなくライトバックキャッシュ内のデータ値を何度も変更することができる。 ライトバックキャッシュによって、変更後のデータを最終的に主記憶装置に書き 戻せばよいことになる。 ライトバックキャッシュは多重処理システムで必要とされるバスの全帯域幅の 削減には極めて有効なものとなり得るが、残念なことにライトバックキャッシュ を用いるとメモリコヒーレンスの問題が生じる。例えば、各ライトバックキャッ シュはそれぞれ独自にデータ値のコピーを含む。このような状況で、２つ以上の プロセッサが独立にデータ値を変更すると、２つ以上のライトバックキャッシュ に同一のデータ値に対して異なるバージョンが存在してしまう可能性がある。こ れによって誤った動作が発生することもあり、結果として、全てのプロセッサが 常に全てのデータ値を一貫して見ている形を必須とするメカニズムがでてくる。 例えば、プロセッサがデータ値を変更すると、変更後のデータ値は主記憶装置 に書き戻されるまではライトバックキャッシュ内に存在する。この例では、ライ トバックキャッシュが変更後のデータ値を主記憶装置に書き戻すまで、主記憶装 置および他のキャッシュユニットではデータ値の古いコピーを持っている。しか しながら、データの完全性を維持するためには、他のプロ セッサでそのデータ値を要求する際には古いデータ値ではなく最新バージョンの データ値を入手できなければならない。 全てのプロセッサが全てのデータ値を一貫して見るように保証するプロセスは 、キャッシュコヒーレンスと呼ばれている。キャッシュコヒーレンスを達成する ための評判が良く成功している方法の組み合わせの１つでは、「スヌーピング動 作」と呼ばれるものに依存している。スヌーピング動作には様々なものが存在す るが、基本的に、キャッシュユニットにおけるスヌーピング動作では、共通バス でのバストランザクションを監視している。スヌーピング動作は、どのトランザ クションがキャッシュユニットの中身に影響するか、あるいはどのトランザクシ ョンがキャッシュユニット内に存在する変更後のデータと関連しているかを識別 する。一般に、スヌーピング動作を行うには、全てのプロセッサおよびこれに接 続されたキャッシュユニットが共通バスを共有している必要がある。共通バスを 共有することで、キャッシュユニットはバストランザクションを監視して、特定 のキャッシュユニットが変更後のデータ値を含む場合に潜在的にバストランザク ションを妨害することができる。 キャッシュコヒーレンス方法では一般に、キャッシュユニット内の特定のデー タ値が、無効、変更、共有、排他所有などステートか否かを示すコヒーレンスス テータス情報も利用している。多くのキャッシュコヒーレンス方法が存在するが 、一般的な２つのバージョンとしてＭＥＳＩキャッシュコヒーレンスプロトコル およびＭＯＥＳＩキャッシュコヒーレンスプロトコルが挙げられる。ＭＥＳＩの 頭文字は、変更（Ｍｏｄｉｆｉｅｄ）、排他（Ｅｘｃｌｕｓｉｖｅ）、共有（Ｓ ｈａｒｅｄ）および無効（Ｉｎｖａｌｉｄ）ステータスを示し、ＭＯＥＳＩの頭 文字は、変更（Ｍｏｄｉｆｉｅｄ）、所有（Ｏｗｎｅｄ）、排他（Ｅｘｃｌｕｓ ｉｖｅ）、共有（Ｓｈａｒｅｄ）および無効（Ｉｎｖａｌｉｄ）ステートを意味 する。 ステートの意味は実施の仕方によって様々である。概して、変更ステートは、 通常は特定のキャッシュユニットに変更された特定のデータ値があることを意昧 する。排他ステートおよび所有ステートは、通常は特定のキャッシュユニットが データ値のコピーを変更できることを意味する。共有ステートは通常、データ値 のコピーが異なるキャッシュユニットに存在することを意昧し、無効ステートは キャッシュユニット内のデータ値が無効であることを意味する。 動作時、キャッシュユニットはバスの動作をスヌープし、コヒーレンスステー タス情報を使用してキャッシュコヒーレンスを保証する。例えば、第１のキャッ シュユニットを有する第１のプロセッサが特定のデータ値を得ることを望んでい ると仮定する。さらに、第２のキャッシュユニットを有する第２のプロセッサが 、そのデータ値の変更後のバージョンを有していると仮定する（コヒーレンスス テータス情報は第２のキャッシュユニット内のデータ値が変更ステートであるこ とを示している）。 この例では、第１のプロセッサがリードバスリクエストを開始してデータ値を 取得する。第２のキャッシュユニットは、リードバスリクエストをスヌープし、 これがデータ値の変更後のバージョンを含むか否かを判断する。次に、第２のキ ャッシュユニットが介在し、変更後のデータ値を共通バス経由で第１のプロセッ サに送信する。システムによって、変更後のデータ値を同時に主記憶装置に書き 込むことができる場合とそうでない場合とがある。 もう１つの例では、第１のプロセッサが特定のデータ値を独占所有することを 望んでいると仮定する。さらに、第２のキャッシュユニットが、データ値の未変 更共有のコピーを持っていると仮定する（コヒーレンスステータス情報は、第２ のキャッシュユニット内のデータ値が共有ステートであることを示している）。 この例では、第１のプロセッサがリードバスリクエストを開始し、データの独占 使用を要求する。 第２のキャッシュユニットはリードバスリクエストをスヌープし、データ値の 共有のコピーが含まれていると判断する。次に、第２のキャッシュユニットは、 データ値のコヒーレンスステータス情報を無効ステートに変えることでその共有 のデータ値を無効にする。データ値のコヒーレンスステータスを無効ステートに すると、第２のキャッシュユニット内のデータ値は無効になる。次に、第１のプ ロセッサがリードバスリクエストを完了し、独占使用するために主記憶装置から データ値のコピーを取得する。 スヌーピング動作では、１本の共通バスを有する多重処理システムのキャッシ ュコヒーレンスが維持されるが、さらに強力なコンピュータでは、各々主記憶装 置と複数のプロセッサとを相互接続するバスが２本以上含まれている。しかしな がら、共通バスではサポートできるプロセッサの数の制約が次第に大きくなつて きているため、マルチバスシステムで所望のパフォーマンスレベルを達成する必 要が生じることがある。複数のバスに関連した問題は、１つのバス上のプロセッ サでは、他のバス上のプロセッサによって開始されたトランザクションを監視で きないということである。この結果、スヌーピング動作によってマルチバスコン ピュータでのメモリコヒーレンスを維持することはできなくなる。 マルチバスシステムにおいてキャッシュコヒーレンスを維持する方法の１つに 、各バスが開始したバストランザクションを他の全てのバスに同報通信するもの がある。残念なことに、この手法では、各バスに送信される全てのバスのバス帯 域幅負荷が一緒になってしまう。当然ながら、これによってシステムパフォーマ ンスは大幅に落ち、複数のバスを用いることによる利点はなくなってしまう。 第２の方法は、いわゆるディレクトリベースのキャッシュコヒーレンス方法と 呼ばれるものに基づいている。ＩＥＥＥ Ｓｃａｌｅａｂｌｅ Ｃｏｈｅｒｅｎ ｔ Ｉｎｔｅｒｃｏｎｎｅｃｔがマルチバスディレクトリベース のキャッシュコヒーレンスシステムの一例である。ディレクトリスキームでは、 プロセッサはバストランザクションのスヌープを行わない。代わりに、主記憶装 置のサブシステムが実データと一緒に付加情報を格納することによってメモリコ ヒーレンスを維持する。 主記憶装置サブシステム内の付加情報は一般に、１）どのプロセッサ（単数又 は複数）がデータ値を取得したかということと、２）データ値のコヒーレンスス テータスとを示している。例えば、２つ以上のプロセッサが同一のデータ値を共 有していることを付加情報によって示すことができる。さらに他の例では、特定 のデータ値を変更するのに適したプロセッサは１つしかないことを付加情報によ って示すことができる。 プロセッサがデータ値を要求すると、主記憶装置サブシステムはそれが最新バ ージョンのデータ値であるか否かを判断する。最新バージョンではない場合には 、主記憶装置サブシステムは、最新のデータ値を持っているプロセッサから要求 を出しているプロセッサにこの最新のデータ値を転送する。あるいは、主記憶装 置は要求を出しているプロセッサに対して他のプロセッサのうちどれが最新のデ ータ値を持っているか示すこともできる。 各データ値の最新バージョンの位置に関する情報が主記憶装置サブシステムに よって維持されているため、プロセッサではバストランザクションを「スヌープ 」する必要がない。しかしながら、このようなディレクトリを維持することで、 各データ値について主記憶装置に保持しなければならない追加情報が出てくるた め、システムに多額なコストが上乗せになる可能性がある。さらに、各データ値 について主記憶装置内にディレクトリを維持することで、要求されたデータの位 置を見極め、要求を出しているプロセッサに対してこれを転送するのに必要な時 間が原因でシステムパフォーマンスが落ちる可能性もある。 ディレクトリベースのシステムに代わるものの１つが、実際にはキャッシ ュユニットに格納されているデータ値に関連するコヒーレンスステータス情報を 格納するバス相互接続である。このように、（ディレクトリベースのスキームの ように）主記憶装置も比例的に増大させる形の格納方法をとるのではなく、サイ ズがかなり小さいキャッシュユニットの組み合わせにのみ格納量を関連させる。 しかしながら、この方法では、各キャッシュユニット内の全てのデータ値に関連 するコヒーレンスステータス情報の複製をマルチバスシステムに格納する必要が ある。 例えば、サンマイクロシステムのＵｌｔｒａＳｐａｒｃシステムでは、複数の バスを相互接続するためのバススイッチを利用している。このシステムでは、各 バスが内部キャッシュユニットを有するプロセッサと通信を行う。バススイッチ は、キャッシュユニット内の全てのデータ値に関連したコヒーレンスステータス 情報の複製を維持する。ＵｌｔｒａＳｐａｒｃシステムでは、ＵｌｔｒａＳｐａ ｒｃシステムのプロセッサがそのデータ値が置き換えられたかに関する正確な情 報を提供し、外部キャッシュタグを維持できるように構成されているため、バス スイッチでコヒーレンスステータス情報の複製を維持することができる。 しかしながら、このようなバススイッチは、多くの既成プロセッサでは実現す ることができない。これらのプロセッサは正確なキャッシュデータ置き換え情報 を出力しないためである。例えば、多くの従来のプロセッサは正確なコヒーレン スステータス情報を自己の内部キャッシュユニット内でのみ維持する。このため 、その他の装置では内部キャッシュユニットからデータ値が削除されるのがいつ であるかを判断することはできない。内部キャッシュユニット内のコヒーレンス ステータス情報についての正確な情報がなければ、バススイッチはコヒーレンス ステータス情報の複製を維持することができない。発明の開示 本発明によれば、シングルバスシステムのプロセッサの全パフォーマンス制限 を効率的に増やすキャッシュコヒーレントなマルチバスシステムが得られる。本 発明では、マルチバス式多重処理システムは、１）複数のシステムバスおよび複 数のＩ／Ｏ装置を共有の主記憶装置に相互接続し、２）システム内での待ち時間 および全帯域幅に対する影響を最小限に抑えつつキャッシュコヒーレンスを効果 的に維持する、待ち時間が少なく帯域幅の広いシステムを必要とすると考えてい る。本発明では、クロスバストラフィックにおけるオーバーヘッドを減らしなが らキャッシュのメモリコヒーレンスを維持するような形でバス対バスの通信のコ ーディネートを可能にする「コヒーレンスフィルタ」を用いて上記の問題に取り 組む。 本発明の好ましい実施の形態では、システムバス、Ｉ／Ｏバスおよび記憶素子 をマルチポートバススイッチ経由で接続する。このバススイッチは、あらゆるシ ステムバスまたはＩ／Ｏバスとあらゆるメモリユニットとを接続するだけでなく 、クロスバストラフィックもハンドリングする。また、好ましいバススイッチは 、バストランザクションに応答するのに必要な１つまたは複数の動作を判断する バスインタフェース論理を含む。しかしながら、本発明はこのようなマルチポー トバススイッチに限定されるものではなく、異なるデータパス用に別々のバスブ リッジが存在する場合など、様々な他のバス相互接続においても利用可能である 。 マルチバス多重処理システムにおけるキャッシュコヒーレンスを保証するため に、キャッシュをサポートする各バスが割り当てられたコヒーレンスフィルタを 有する。各コヒーレンスフィルタは、タグコントローラと、サイクルエンコーダ と、ルールテーブルとを含む。また、各コヒーレンスフィルタはタグメモリに接 続されている。一般的に、各タグコントローラは全てのタグメモリとの間をイン タフェースする。各サイクルエンコーダは、どのよ うな種類のバストランザクションがサイクルエンコーダの割り当てられたバスに おいて発生しているかを判断し、キャッシュコヒーレンスを維持するために必要 なバストランザクションがどれであるのかの判断は各ルールテーブルによって行 われる。 ここで、タグメモリに注目すると、各タグメモリは、ｌ）タグメモリの割リ当 てられたバスに接続されたキャッシュユニット内に位置しているデータ値のアド レスと、２）データ値に関連したキャッシュコヒーレンスステータスのレコード を維持する。周知のように、主記憶装置内の各データ値は、対応するメモリアド レスによって識別される。好ましい実施の形態では、タグメモリはデータ値のア ドレスを格納し、実データ値ではなくこのアドレスによってデータ値を識別する 。データ値のアドレスを格納することに加え、好ましいタグメモリはデータ値の アドレスに関連したコヒーレンスステータス情報も格納する。 例えば、第１のコヒーレンスフィルタおよび第１のタグメモリが第１のバスに 割り当てられていると仮定する。さらに、第１のバス上の第１のプロセッサが主 記憶装置からのデータ値を要求すると仮定する。第１のコヒーレンスフィルタは 、第１のタグメモリ内のメモリアドレスのレコードを維持する。さらに、第１の コヒーレンスフィルタは、第１のタグメモリ内のメモリアドレスに関連したコヒ ーレンスステータス情報を格納する。 メモリトランザクションにおいてアクセスされるデータ量はシステムごとに異 なる。従来の大半のシステムでは、プロセッサがメモリリードトランザクション を実施する際に、このプロセッサが自プロセッサの内部キャッシュメモリの一部 を埋めるのに十分なメモリにアクセスする。通常、内部キャッシュメモリはいわ ゆるキャッシュラインと呼ばれている部分に複数のデータ値を格納する。 周知のように、従来のコンピュータ処理システムのメモリは、８ビットの 量（バイト）、１６ビットの量（ワード）および３２ビットの量（ダブルワード ）に分割されている。現在の多くの３２ビットプロセッサでは、主記憶装置はダ ブルワード（３２ビット）の境界に編成されている。大半の３２ビットプロセッ サでは、各キャッシュラインは複数のダブルワードを保持することができる。 一般に、プロセッサがデータ値を要求すると、このプロセッサは全体のキャッ シュラインを埋めるのに十分なデータを取得する。例えば、Ｐｅｎｔｉｕｍ Ｐ ｒｏプロセッサでは、各内部データ値の大きさは様々であるが、この大きさが６ ４ビットを超えることはない。しかしながら、Ｐｅｎｔｉｕｍ Ｐｒｏのキャッ シュラインでは３２バイトのデータ（２５６ビット）を保持している。Ｐｅｎｔ ｉｕｍ Ｐｒｏプロセッサで主記憶装置からデータ値を取得したい場合、そのキ ャッシュラインのうちの１本を埋めるのに必要な８つのデータ値（２５６ビット ）を取得するのが普通である。 従来のシステムでは、各キャッシュラインはキャッシュラインアドレスによっ て識別されている。例えば、Ｐｅｎｔｉｕｍ Ｐｒｏシステムでは、キャッシュ ラインはキャッシュライン内の最下位のデータ値のメモリアドレスと同一のキャ ッシュラインアドレスを有する。しかしながら、各キャッシュラインは３２バイ トのデータを含むため、各キャッシュラインのキャッシュラインアドレスの方が 短く、下位５つのアドレスビットが含まれない。好ましい実施の形態では、特定 のバスに割り当てられた各タグメモリがキャッシュラインアドレスを格納する。 キャッシュラインアドレスを格納することに加え、各タグメモリはキャッシュ ラインアドレスに関連したコヒーレンスステータスも格納する。コヒーレンスス テータスは、キャッシュユニットにおけるキャッシュラインのステータスに関す るものである。好ましい実施の形態では、コヒーレンスステータスは３種類のコ ヒーレンスステートすなわち、無効ステート、共有ステー トまたは所有ステートを含む。 無効ステートは、キャッシュラインが無効であり、キャッシュラインを格納す るキャッシュエントリが空で新たなキャッシュラインを格納できることを意味す る。共有ステートは、プロセッサがキャッシュラインのコピーを持っているが、 変更権はないことを意味する。共有キャッシュラインは、例えば、変更されない プログラム指示または殆どの場合が読み込みだけであるデータ項目などであるこ とが多い。所有ステートは、キャッシュラインを取得したプロセッサによってこ のキャッシュラインを変更可能であることを意味する。 しかしながら、キャッシュラインのコヒーレンスステータスは、無効、共有お よび所有プロトコルに限定されるものではないことは、当業者であれば明らかで あろう。実際に、当業者であれば、変更（Ｍｏｄｉｆｉｅｄ）、排他（Ｅｘｃｌ ｕｓｉｖｅ）、共有（Ｓｈａｒｅｄ）および無効（Ｉｎｖａｌｉｄ）（ＭＥＳＩ ）プロトコル、変更（Ｍｏｄｉｆｉｅｄ）、所有（Ｏｗｎｅｄ）、排他（Ｅｘｃ ｌｕｓｉｖｅ）、共有（Ｓｈａｒｅｄ）および無効（Ｉｎｖａｌｉｄ）（ＭＯＥ ＳＩ）プロトコル、変更（Ｍｏｄｉｆｉｅｄ）、共有（Ｓｈａｒｅｄ）、無効（ Ｉｎｖａｌｉｄ）（ＭＳＩ）プロトコル、二ステート無効および所有プロトコル 、Ｂｅｒｋｅｌｅｙプロトコル、イリノイ大学コヒーレンスプロトコル、Ｄｉｇ ｉｔａｌ Ｅｑｕｉｐｍｅｎｔ’ｓ Ｆｉｒｅｆｌｙプロトコル、Ｘｅｒｏｘ Ｄｒａｇｏｎプロトコルなどの様々なコヒーレンスプロトコルでコヒーレンスス テータスを実施できることは理解できよう。好ましい実施の形態では、無効、共 有および所有を利用する。これは、ＭＥＳＩプロトコルを利用しているＰｅｎｔ ｉｕｍ Ｐｒｏプロセッサと効率的にインタフェースする機能を有しているため である。 従来の多くのプロセッサでは、プロセッサは、内部キャッシュユニット内に格 納されたキャッシュラインに関しての正確なコヒーレンスステータス 情報を出力しない内部キャッシュユニットを有する。例えば、内部キャッシュユ ニットは、変更されていないキャッシュラインをそのキャッシュラインが放棄さ れたことを信号通知せずにこれを放棄することができる。もう１つの例では、内 部キャッシュユニットは、キャッシュユニットが変更を行わない変更特権を有す るキャッシュラインを取得できる。この例では、キャッシュユニットは、キャッ シュラインが放棄されたことを信号通知せずにそのキャッシュラインを放棄する ことができる。この結果、キャッシュユニットを監視しているデバイスは、キャ ッシュラインが実際には放棄されたものである場合にキャッシュユニットはそれ をキャッシュラインの変更されたコピーであると誤解する。しかしながら、本発 明の好ましい実施の形態では、各タグメモリを独自に適合させ、現在のコヒーレ ンスステータス情報を出力しない内部キャッシュユニット用のキャッシュコヒー レンスを保証する。 本発明の重要な態様は、内部キャッシュユニットに現在保持されている可能性 があるキャッシュラインアドレスの上位集合を維持することによって、各タグメ モリがキャッシュコヒーレンスを保証することである。このように、キャッシュ ユニットが実際に放棄されたキャッシュラインを有する場合に、タグメモリにお けるキャッシュラインアドレスの上位集合によってキャッシュユニット内の特定 のキャッシュラインが共有ステートであることを示すことができる。他の場合に おいては、キャッシュユニットが実際に主記憶装置に書き戻されたキャッシュラ インを有する場合に、タグメモリにおけるキャッシュラインアドレスの上位集合 によってキャッシュユニット内の特定のキャッシュラインが変更されたステート であることを示すことができる。 キャッシュラインアドレスの上位集合を維持するために、好ましいコヒーレン スフィルタではいわゆるインクルージョンルールと呼ばれているものを利用して いる。ィンクルージョンルールは、特定のバスに接続されたキャ ッシュユニットに格納されたキャッシュラインアドレスが常にそのバスに割り当 てられたタグメモリのキャッシュラインアドレスの上位集合であることを保証す る。各コヒーレンスフィルタは自己と接続されたバスによってアクセスされる全 てのキャッシュラインを監視しているため、アクセスされた各キャッシュライン に関連したアドレスは、バスに割り当てられたタグメモリ内に維持される。キャ ッシュラインアドレスを複数のタグメモリのうちの１つから削除しなければなら ない場合、インクルージョンルールでは関連したキャッシュユニットに対して自 己のキャッシュメモリからそのキャッシュラインを削除するように指示をする。 例えば、タグメモリが新たなキャッシュラインアドレスを保持するだけのメモ リ容量を持たない場合、タグメモリから既存のキャッシュラインアドレス（古い キャッシュラインアドレス）のうちの１つを追い出してタグメモリに新たなキャ ッシュラインアドレス用の空間を作成しなければならない。古いキャッシュライ ンアドレスが無効ステートであれば、バスに接続されたキャッシュユニットは、 古いキャッシュアドレス）に関連したキャッシュラインをもう使用してはおらず 、タグメモリに割り当てられたコヒーレンスフィルタは単に古いキャッシュライ ンアドレスを新たなキャッシュラインアドレスで置き換えるのみである。 しかしながら、古いキャッシュラインアドレスが共有または所有ステートであ る場合には、コヒーレンスフィルタはキャッシュユニットが古いキャッシュライ ンアドレスを無効にするまでは古いキャッシュラインアドレスをタグメモリから 追い出すことができない。上述したように、好ましいタグメモリはキャッシュラ インアドレスの上位集合を維持するため、キャッシュユニットにおいて古いキャ ッシュラインアドレスをまず無効にし、その後であれば古いキャッシュラインア ドレスを新たなキャッシュラインアドレスで置き換えることができる。 コヒーレンスフィルタは、無効バストランザクションを行ってキャッシュユニ ット内の古いキャッシュラインアドレスを無効にする。無効バストランザクショ ンは、バスに接続されたキャッシュユニットに最初に古いキャッシュラインアド レスおよびこれに接続されたキャッシュラインを無効にするように指示する。 例えば、第１のキャッシュユニットを有する第１のプロセッサおよび第２のキ ャッシュユニットを有する第２のプロセッサが、割り当てられたコヒーレンスフ ィルタおよびタグメモリを有する第１のバスに接続されていると仮定する。さら に、第１のキャッシュユニットが共有ステートで第１のキャッシュラインを含む と仮定する。この例では、タグメモリは第１のキャッシュラインアドレスおよび 共有ステータス情報を含む。また、第２のプロセッサが、第２のキャッシュライ ンを要求するリードバストランザクションを開始すると仮定する。最後に、タグ メモリには第２のキャッシュラインアドレスにあてるだけのメモリ容量がないと 仮定する。 この例では、コヒーレンスフィルタは第１のキャッシュラインアドレスを追い 出して第２のキャッシュラインアドレス用の空間を確保する必要がある。しかし ながら、コヒーレンスフィルタが第１のキャッシュラインアドレスを追い出すこ とができるようになる前に、コヒーレンスフィルタは第１のキャッシュユニット 内にある第１のキャッシュラインアドレスを無効にするバストランザクションを 行わなければならない。第１のキャッシュアドレス線を無効にするために、コヒ ーレンスフィルタは無効バストランザクションを行い、第１のキャッシュユニッ トに対して第１のキャッシュラインアドレスに関連したキャッシュラインを無効 にするよう指示をする。 無効バストランザクションを行っている間、コヒーレンスフィルタは第２のキ ャッシュラインアドレスに対するリードバストランザクションを一時停止する。 第１のキャッシュラインアドレスが共有ステートにある（第１の キャッシュラインは変更されていない）ため、第１のキャッシュユニットは無効 バストランザクションに応答し、第１のキャッシュラインを無効にする。無効バ ストランザクションの終了後、コヒーレンスフィルタはタグメモリ内の第１のキ ャッシュラインアドレスを第２のキャッシュラインアドレスと置き換える。 しかしながら、場合によっては、第１のキャッシュユニットによって第１のキ ャッシュラインを変更（すなわち、第１のキャッシュラインが所有ステートにあ る）されている可能性もある。第１のキャッシュラインが所有ステートにある場 合、第１のコヒーレンスフィルタはここでも無効バストランザクションを行い、 第１のキャッシュラインを無効にする。しかしながら、第１のキャッシュユニッ トが第１のキャッシュラインを変更していた場合、第１のキャッシュユニットは 、変更された第１のキャッシュラインを主記憶装置に書き戻すライトバストラン ザクションを行って無効バストランザクションに応答する。 変更後の第１のキャッシュラインを主記憶装置に書き戻した後、第１のキャッ シュユニットが第１のキャッシュラインを無効にする。次にコヒーレンスフィル タがタグメモリ内の第１のキャッシュラインアドレスを第２のキャッシュライン アドレスと置き換える。このため、場合によっては、キャッシュラインアドレス の上位集合をタグメモリ内に維持するためにキャッシュユニットで変更後のデー タを主記憶装置に書き戻した後で、タグメモリ内のキャッシュラインを無効にし なければならないこともある。 好ましい実施の形態では、各コヒーレンスフィルタがダイレクトマッピング手 法を用いてタグメモリにキャッシュラインアドレスを格納する。ダイレクトマッ ピング手法は、各キャッシュラインアドレスをタグメモリ内の特定のタグエント リにマッピングするよう指定する。好ましい実施の形態ではダイレクトマッピン グ手法を用いるが、様々な異なる手法を用いてタグメモリ 内にキャッシュラインアドレスを編成できることは当業者であれば理解できよう 。例えば、ダイレクトマッピング手法の代わりに、タグメモリで完全アソシアテ ィブ方式のマッピング手法を用いることもできる。完全アソシアティブ方式のシ ステムでは、任意のキャッシュラインアドレスを任意のタグエントリに存在させ ることができる。他の実施の形態では、各キャッシュラインアドレスを格納する ことができるのは２つの異なるタグエントリのうち１つのみである（２ウェイセ ットアソシアティブ）か、または異なる４つのタグエントリのうちの１つ（４ウ ェイセットアソシアティブ）などである。 ここで、好ましい実施の形態のダイレクトマッピング手法に注目すると、各キ ャッシュラインアドレスを特定のタグエントリの識別用インデックスとして用い る。好ましい実施の形態では、１つのタグメモリにおけるエントリ数がいわゆる タグページと呼ばれているものの大きさを規定する。好ましくは、各システムバ スに接続されたタグメモリのタグページサイズは同一である。タグページサイズ は、プロセッサのキャッシュ内の全キャッシュメモリ量と関連している。さらに 、一般にはＩ／Ｏブリッジに接続されているキャッシュユニットが小さいため、 Ｉ／Ｏバスに接続されたタグメモリの方が小さい。 タグページは主記憶装置のページと混同されてはならない。従来技術において 周知のように、コンピュータの物理的なメモリアドレス空間はメモリページと呼 ばれる複数のセクションに概念的に編成可能である。この場合、各メモリページ が複数のキャッシュラインを含む。メモリページは処理システムによって定義さ れ、タグページからは独立している。 好ましい実施の形態では、キャッシュラインアドレスは、１）キャッシュライ ンアドレスを含むタグページおよび２）キャッシュラインアドレスのタグページ 内での位置を識別する。特に、キャッシュラインアドレスの上位側のビットによ ってタグページを識別し、下位側のビットによってタグページ 内のキャッシュラインアドレスの位置を識別する。 一般に、下位ビットによってキャッシュラインアドレスのタグページ内での位 置を識別するため、下位ビットはインデックスと呼ばれる。例えば、第１のタグ ページ内の第１のキャッシュラインアドレスについてみると、上位アドレスビッ トによって第１のタグページが識別され、下位アドレスビットによって第１のタ グページ内の第１のキャッシュラインアドレス位置が識別される。 好ましい実施の形態では、コヒーレンスフィルタ内のタグコントローラが、キ ャッシュラインアドレスをタグメモリ内に直接マッピングする。例えば、第１の バスに接続されたプロセッサがバストランザクションを開始して特定のキャッシ ュラインアドレスを要求すると、第１のタグコントローラはこのキャッシュライ ンアドレスを評価する。第１のタグコントローラは、第１のタグメモリ内の特定 のタグエントリを識別するためのインデックスとして下位アドレスビットを使用 する。次に、第１のタグコントローラが上位側のビット（タグページ）を識別さ れたタグエントリに格納する。 好ましい実施の形態では、タグメモリはスタティックメモリで実現される。ス タティックメモリで実現することで、各タグコントローラがバストランザクショ ンの際に各タグメモリに迅速にアクセスできるようになる。本発明はスタティッ クメモリにおいて実現されているが、当業者であれば異なるタイプの格納メカニ ズムを利用してタグメモリを実現してもよいことは理解できよう。好ましくは、 異なる種類の格納メカニズムによってメモリアクセス速度をバスのクロックレー トと釣り合わせ、パフォーマンスを最適化する。 ２つのキャッシュラインアドレスが同一のタグエントリにマッピングされた場 合には、タグコントローラは前のキャッシュラインアドレスを追い出して新たな キャッシュラインアドレス用の空間を確保する。上述したように、古いキャッシ ュラインアドレスが無効になるまで、上記のプロセスによって 新たなキャッシュラインアドレスに関連したバストランザクションが一時中断さ れる場合がある。さらに、古いキャッシュラインアドレスを無効にするためには 別のバストランザクションを用いて、タグメモリがキャッシュユニット内に存在 するキャッシュラインアドレスの上位集合を維持するように保証しなければなら ない可能性もある。 本発明の一実施の形態では、各コヒーレンスフィルタがさらに、新たなキャッ シュラインアドレスに関連したバストランザクションを一時中断させずに古いキ ャッシュラインアドレスおよび新たなキャッシュラインアドレスを保持する無効 待ち行列を含む。これによって、システムのパフォーマンスを改善することがで きる。古いキャッシュラインを無効にする無効バストランザクションを後で行う ことができるためである。 複数のバスにおいてキャッシュコヒーレンスを維持することに注目すると、好 ましいコヒーレンスフィルタは、割り当てられたバスでのバストランザクション を監視することによって、クロスバストランザクションが必要になる時を判断す る。特に、各コヒーレンスフィルタ内のサイクルエンコーダが、コヒーレンスフ ィルタの割り当てられたバスで生じている各バストランザクションを監視する。 好ましい実施の形態では、サイクルエンコーダは、バス制御線を監視する周知の バス監視ロジックを利用する。サイクルエンコーダは次に１）そのタイプのバス トランザクションおよび２）バストランザクションに関連したタグメモリ内のキ ャッシュステータス情報をコヒーレンスルールテーブルに送信する。 ここで、ルールテーブルに注目すると、ルールテーブルはキャッシュコヒーレ ンスを維持するためにクロスバストランザクションを実施する時を判断する。好 ましい実施の形態では、ルールテーブルが、タグメモリ内のコヒーレンスステー タス情報を一部利用して、クロスバストランザクションを実施するか否かを判断 する。例えば、第１のバスでのバスリードトランザクシ ョンが特定のキャッシュラインアドレスを示す場合、第１のバスに割り当てられ たルールテーブルが、他のバスに割り当てられたタグメモリ（リモートタグメモ リ）内のキャッシュラインアドレスのコヒーレンスステータスを評価する。 リモートタグメモリから得られるコヒーレンスステータス情報を用いて、ルー ルテーブルは、キャッシュコヒーレンスを保証するためにリモートバストランザ クションが必要であるか否かを判断する。下記においてより詳細に説明するよう に、特定のコヒーレンスフィルタでは、タグコントローラがリモートタグメモリ にアクセスしてキャッシュステータスをルールテーブルに入力する。また、サイ クルエンコーダがバストランザクションのタイプを判断し、バストランザクショ ン情報をルールテーブルに入力する。 好ましい実施の形態では、ルールテーブルは大きな真理値表として作用する。 バストランザクション情報およびリモートタグメモリ情報を利用して、ルールテ ーブルは、キャッシュコヒーレンスの維持にはいずれのクロスバストランザクシ ョンまたはいづれの組のバストランザクションが必要であるかを判断する。 例えば、プロセッサがリードバストランザクションを第１のバスで開始すると 仮定する。この例では、バストランザクションを開始する第１のバスをロールバ スと呼び、多重バスシステムにおけるその他のバスをリモートバスと呼ぶ。リー ドバストランザクションでは、ローカルバス（ローカルコヒーレンスフィルタ） に割り当てられたコヒーレンスフィルタに所望のキャッシュラインアドレスを送 信する。次に、リモートバス（リモートタグメモリ）に割り当てられたタグメモ リにキャッシュラインアドレスが存在するか否かをローカルコヒーレンスフィル タで評価する。 この例のリモートタグメモリは、所望のキャッシュラインアドレスのコヒーレ ンスステータスが無効ステートにあることを示す。このような状況では、 リモートバス内のキャッシュラインアドレスは無効であるため、クロスバストラ ンザクションを行ってキャッシュコヒーレンスを維持する必要はない。したがっ て、ローカルコヒーレンスルールテーブルはバストランザクションをローカルバ スおよび主記憶装置に制限し、リモートバスでのバストランザクションを発生さ せない。バストランザクションをローカルバスに制限することで、クロスバスト ラフィックが削減される。 しかしながら、クロスバストランザクションが要求されていることがリモート タグメモリによって示されている場合には、ルールテーブルは、キャッシュコヒ ーレンスを保証するのに必要な適切なクロスバストランザクションまたは一組の トランザクションを判断する。例えば、複数のリモートタグメモリのうち１つに よつて、キャッシュラインアドレスが所有ステートであることが示されている場 合には、リモートバスに接続されたキャッシュユニットはキャッシュライン変更 後のバージョンを有している可能性がある。キャッシュラインアドレスが所有ス テートにあることがリモートタグメモリによって示されている場合には、ローカ ルルールテーブルは、リモートバスに接続されたバスマスタ論理がリモートバス でバスリードコマンドを実行してキャッシュコヒーレンスを保証する必要がある ことを示している。 バスリードコマンドがリモートバス上で実行されると、リモートキャッシュユ ニットはバスリードコマンドをスヌープし、これが所望のキャッシュラインの変 更後のバージョンを有しているか否かを判断する。リモートバス上の複数のリモ ートキャッシュユニットのうちの１つがキャッシュラインの変更後のバージョン を返してきた場合には、ルールテーブルはローカルバス上の要求を出しているプ ロセッサにこのキャッシュラインを転送する。 しかしながら、リモートバス上のいずれのキャッシュユニットでもキャッシュ ラインが変更されていない場合には、キャッシュユニットはバスリードコマンド に応答しない。次に、ルールテーブルは最新のキャッシュラインが 主記憶装置内にあると判断する。したがって、本発明では、ローカルバス上の要 求を出しているプロセッサに主記憶装置内の最新のキャッシュラインを送信する 。このように、本発明の好ましい実施の形態では、タグメモリにおけるキャッシ ュラインアドレスの上位集合を使用し、クロスバストランザクションが必要であ る時を判断してキャッシュコヒーレンスを維持する。 本発明のもう１つの態様は入力／出力デバイスとのインタフェース専用の第３ のバスを含む。好ましい実施の形態では、この第３のバスを入力／出力（Ｉ／Ｏ ）バスと呼ぶ。好ましいＩ／Ｏバスは、他のプロセッサバスと同一のタイプのバ スである。しかしながら、Ｉ／Ｏバスおよび他のプロセッサバスの各々で異なる バスプロトコルを利用してもよいことは当業者であれば明らかであろう。 好ましいＩ／Ｏバスは、他のプロセッサバスと同様に動作する。ハイパフォー マンスコンピュータにおけるＩ／Ｏ転送の大半はダイレクトメモリアクセス（Ｄ ＭＡ）転送によって行われる。ＤＭＡ転送は、通常は中央処理装置が直接関与す ることなく主記憶装置とＩ／Ｏ装置との間でデータを直接移動させるＩ／Ｏ装置 によって開始される。Ｉ／Ｏバスで発生するＩ／Ｏトランザクションでのメモリ コヒーレンスを維持することによって、各ＤＭＡ転送の前後にキャッシュユニッ トにおいてキャッシュラインのフラッシュが回避される。 もう１つのタイプのＩ／Ｏ転送では、プロセッサによってＩ／Ｏデータに対し てダイレクトプログラムアクセスすることを必要とする。好ましい実施形態では 、バススイッチはダイレクトＩ／Ｏ転送をＩ／Ｏバスに、メモリマッピングＩ／ Ｏ転送として主記憶装置アドレス空間へのアクセス以外の全てのメモリアクセス をＩ／Ｏバスに転送する。このようなＩ／Ｏ転送はキャッシュコヒーレンスを必 要とせず、下記においてより詳細に説明するように、１つのバスから他のバスに 独自の方法で送信される。 好ましいＩ／Ｏバスは、Ｉ／Ｏコヒーレンスフィルタと、複数のシステムバス にわたるＩ／Ｏマッピングを改善し、かつＩ／Ｏデータ処理を改善してシステム バスの複雑さを軽減するＩ／Ｏバスインタフェースとを含む。バスにおいて生じ るＩ／Ｏデータトランザクションは、自動的にＩ／Ｏバスに転送される。また、 Ｉ／Ｏバス上にて開始されるトランザクションは、バストランザクションを他の バスに同報通信するのではなく宛先バスに送信される。 本発明のさらに他の態様では、複数のバス間での通信を最適化する。従来のバ ススイッチは、例えば、異なるバスを独立接続パスで相互接続する。このため、 従来のマルチバスシステムでは、通常は第１のバスおよび第２のバスが１本の独 立接続パスで相互接続され、第１のバスおよび第３のバスが他の独立接続パスで 相互接続され、第２のバスおよび第３のバスがさらに他の独立接続パスで相互接 続されている。予想通り、このような独立接続パスによってバススイッチを実現 する上での複雑さが増すことになる。 例えば、第１のバスが第１のバストランザクションを第２のバスに送ることを 望む場合、第１のバスは第１のバストランザクションを第１の待ち行列におき、 これによって第１のバスと第２のバスとがリンクされる。次に、第２のバスが第 １の待ち行列の出力から第１のバストランザクションを取得する。同様に、第２ のバスが第２のバストランザクションを第１のバスに送ることを望む場合、第２ のバスは第２のバストランザクションを第２の待ち行列におき、これによって第 ２のバスと第１のバスとがリンクされる。次に、第１のバスが第２の待ち行列の 出力から第２のバストランザクションを取得する。 したがって、２本のバスで２つの待ち行列が必要になる。さらに他のバスを相 互接続するのであれば、さらに多くの待ち行列が必要になる。例えば、３バスシ ステムでは、バスとバスとの間の各接続に２つの待ち行列が必要で ある。結果として、３バスシステムでは６つの待ち行列が必要になる。 しかしながら、好ましい実施の形態においてバススイッチを実現するための独 自の方法では、すべてのバスからアクセス可能なメモリセルのマルチポートプー ルを用いて、このようなシステムの複雑性を減少する必要がある。独自のバスス イッチを用いれば、場合によっては同時に発生することもある他のデータ転送に 干渉することなく、どのバスから他のどのバスにでもデータを流すことができる 。下記においてより詳細に説明するように、各バスからのバス転送はメモリセル の共通のプールに入力される。次に、メモリの共通のプールにおけるバストラン ザクションが、それぞれの宛先のバスに送られる。有利なことに、バスは独立接 続パスを使用せずに他のいずれのバスに対しても読出しまたは書込みを行うこと ができる。 好ましい実施の形態では、各バストランザクションに関連した情報を、データ セル、リクエストセル、アドレスセルと呼ばれる３つの異なるメモリセルに格納 する。データセルは、バストランザクションに関連したデータを格納する。リク エストセルは、宛先のバスに送られるバストランザクションのタイプを定義する バストランザクション情報を含む。最後に、アドレスセルは、バストランザクシ ョンに関連したアドレス情報およびコヒーレンスステータス情報を含む。 好ましい実施の形態では、各データセル、各リクエストセルおよび各アドレス セルの間に１対１の対応が存在する。このため、各データセル、リクエストセル またはアドレスセル、またはこれらのセルの任意の組み合わせで、特定のバスト ランザクションについての情報を含むことができる。好ましい実施の形態では３ つのメモリセルを用いてバストランザクション情報を保持しているが、このバス トランザクション情報は３個未満または４個以上のメモリセルに存在させること もできる。 概念的に、データセル、リクエストセルおよびアドレスセルは、マルチポ ートメモリの１つのプールに存在するかのように見せることができる。好ましい 実施の形態では、データセル、リクエストセルおよびアドレスセルは異なるコン ポーネントに位置しているが、依然として１対１の対応を維持し続けている。好 ましい実施の形態では、データインタフェースバッファがデータセルを含み、シ ステムアクセスコントローラがアドレスセルおよびリクエストセルを含む。 ここで、好ましいデータインタフェースバッファに注目すると、データインタ フェースバッファにおける各データセルはマルチポートであり、全てのバスから アクセス可能である。各データセルは、特定のバストランザクションに関連した データを含む。有利なことに、データインタフェースバッファにおけるデータセ ルのプールは、バスデータパス同士を相互接続する。 ここで、好ましいシステムアクセスコントローラに注目すると、システムコン トローラは、中央リクエストリストと、バッファマネージャと、複数のバスマス タおよび複数のバススレーブとを含む。従来技術において周知のように、各バス マスタは、複数のバスのうちの１本でバストランザクションを開始し、各バスス レーブはこの１つのバスに接続された他のデバイスによって開始されたバストラ ンザクションを受信する。中央リクエストリストはリクエストセルのプールを維 持し、バッファマネージャはアドレスセルのプールを維持する。 中央リクエストリスト内のリクエストセルは各々マルチポートであり、全ての バスからアクセス可能である。各リクエストセルは、ターゲットバス識別子と、 バストランザクションコードとも言われるアクションコードと、オーナーバス識 別子とを含む。ターゲットバス識別子は、特定の宛先のバスを識別し、バストラ ンザクションコードは特定のバストランザクションを識別し、オーナーバス識別 子は開始バスを識別する。 ここで、バッファマネージャにおけるアドレスセルのプールに注目すると、 各アドレスセルはマルチポートであり、「使用中」情報と、メモリアドレスおよ びデータセルステータス情報とを含む。アドレスセルにおける使用中情報はアド レスセルが利用できるか否かを示している。好ましい実施の形態では、使用中情 報は、アドレスセルが使用中であるかフリーであるかを示すように設定された使 用中ビットを有している。場合によっては、使用中ビットがフリーに設定されて いるときにデータセルに有効データを存在させることもできる。これによって、 フリーのデータセル内の有効データを再利用する最適化が可能になる。 一方、メモリアドレスはバストランザクションに関連したメモリアドレスを含 み、データセルステータスはデータセルにおけるデータのステータスを示してい る。アドレスセルのプールに加え、バッファマネージャは、アドレスセルプライ オリティエンコーダと、複数のファーストインファーストアウト（ＦＩＦＯ）メ モリと、複数のアドレス比較器とを有している。アドレスセルのプライオリティ エンコーダは、どのアドレスセルが使用中でどのアドレスセルが新たなバストラ ンザクション情報を受信できるフリーなものであるかを判断する。好ましい実施 の形態では、アドレスセルのプライオリティエンコーダは、各アドレスセル内の 使用中情報を評価することによってどのアドレスセルがフリーであるかを判断す る。 アドレスセルのプライオリティエンコーダは、どのアドレスセルがフリーであ るかを判断するだけでなく、異なるバスにフリーのアドレスセルを割り当てる。 好ましくは、アドレスセルのプライオリティエンコーダがフリーのアドレスセル を異なるバスに割り当てる。フリーのアドレスセルをバスに割リ当てた後、アド レスプライオリティエンコーダは使用中ビットを設定し、そのアドレスセルがフ リーではないことを示す。例えば、３バスシステムにおける例であると仮定する と、プライオリティエンコーダは３つのアドレスセルがフリーであることを判断 する。好ましいプライオリティエンコーダは、 第１のフリーアドレスセルを第１のバスに割り当て、第２のフリーアドレスセル を第２のバスに割り当て、第３のフリーアドレスセルを第３のバスに割り当てる 。 ４番目のアドレスセルがフリーになると、アドレスセルのプライオリティエン コーダは第１のバスに戻り、この４番目のアドレスセルを第１のバスに割り当て る。好ましいアドレスセルのプライオリティエンコーダではこのような手法を用 いてフリーのアドレスセルを異なるバスに割り当てているが、アドレスセルのプ ライオリティエンコーダを様々なアロケーションスキームに利用して、フリーア ドレスセルを異なるバスに割り当てできることは、当業者であれば理解できよう 。 ここで、バッファマネージャにおけるＦＩＦＯメモリに注目すると、ＦＩＦＯ メモリは、割り当てられたアドレスセルをこれがバスで必要になるまで一時的に 格納する。好ましい実施の形態では、ＦＩＦＯメモリは、割り当てられたアドレ スセルを識別するアドレスセル識別子を格納する。アドレスセル識別子は、割り 当てられたアドレスセルのメモリ位置を含むデータ変数である。バスは、アドレ スセル識別子を利用して、アドレスセル識別子によって識別されたアドレスセル メモリ位置にアクセスする。 好ましい実施の形態では、各ＦＩＦＯメモリが特定のバスに割り当てられてい る。さらに、各ＦＩＦＯメモリが、各ＦＩＦＯメモリと同一のバスに割り当てら れた複数のコヒーレンスフィルタのうちの１つと複数のバススレーブのうちの１ つとに接続されている。複数のバススレーブのうちの１つまたは複数のコヒーレ ンスフィルタのうちの１つでバストランザクションを他のバスに送信したい場合 、自己が割り当てられたＦＩＦＯメモリからアドレスセル識別子の１つを取得す る。 例えば、第１のバス上の第１のプロセッサが第２のバス上の第２のＩ／Ｏ装置 にデータ値を送信したいと仮定する。この例では、第１のバススレーブ が第１のバスに接続されている。第１のプロセッサがバストランザクションを開 始してデータ値を第２のＩ／Ｏ装置に送信すると、バストランザクションは第１ のバススレーブによって受信される。次いで、第１のバススレーブが、バストラ ンザクションを第２のバスに転送する必要があることを判断する。 したがって、第１のバススレーブがバッファマネージャにおける第１のＦＩＦ Ｏメモリにアクセスし、アドレスセル識別子を取得する。アドレスセル識別子を 利用して、第１のバススレーブが識別されたアドレスセルにアクセスし、データ 値アドレスを格納し、必要があれば、データ値のコヒーレンスステータスをその アドレスセルに格納する。対応するリクエストセルでは、第１のバススレーブが ターゲットバス識別子における第２のバスを指定し、アクションコード（バスト ランザクションコードとも呼ぶ）におけるバストランザクションコードを指定し 、オーナーバス識別子における第１のバスを指定する。さらに、第１のバススレ ーブは、バストランザクションに関連したデータ値を対応するデータセルに格納 する。 別の例では、キャッシュラインアクセスがキャッシュコヒーレンスを保証する ために第２のバスでのバストランザクションを要求していることを第１のバスに 割り当てられた第１のキャッシュコヒーレンスフィルタが判断すると仮定する。 この例では、第１のキャッシュコヒーレンスフィルタがバッファマネージャにお ける第１のＦＩＦＯメモリにアクセスし、アドレスセル識別子を取得する。 第１のコヒーレンスフィルタは、アドレスセル識別子を用いて識別されたアド レスセルにアクセスする。第１のコヒーレンスフィルタは次に、キャッシュライ ンアドレスおよびコヒーレンスステータス情報をアドレスセルに格納する。また 、リクエストセルでは、第１のコヒーレンスフィルタがターゲットバス識別子に おける第２のバスを指定し、バス識別子において適当な バストランザクションコードおよび第１のバスを指定する。しかしながら、この 例では、キャッシュコヒーレンスを保証する上でキャッシュラインデータは必要 ないため対応するデータセルは空のままである。バストランザクション情報を一 度セルに追加すると、適切なバスでバストランザクション情報を取得して所望の バストランザクションを実行しなければならない。 好ましい実施の形態では、中央リクエストリストにおける複数のバスプライオ リティエンコーダがリクエストセルに接続されている。上述したように、リクエ ストセルにおけるターゲットバス識別子が宛先のバスを識別する。一般的に、バ スプライオリティエンコーダがリクエストセルにおけるターゲットバス識別子を 評価し、どのバスでバストランザクションを行うべきであるかを判断する。 例えば、リクエストセルにおけるターゲットバス識別子が第１のバスおよび第 ２のバスを指定すると仮定する。この例では、第１のバスプライオリティエンコ ーダがリクエストセルにおけるターゲットバス識別子を評価してどのリクエスト セルが第１のバス用のものであるかを識別し、第２のバスプライオリティエンコ ーダがターゲットバス識別子を評価してどのリクエストセルが第２のバス用のも のであるかを識別する。 また、宛先のバスを識別するために、各バスプライオリティエンコーダは、特 定のバスに関連したバスリクエストセルのうち、どのバスリクエストセルの優先 度が最も高いかを判断する。好ましい実施の形態では、各バスプライオリティエ ンコーダは、総当たり手法を用いて優先度が最も高いバスリクエストセルを判断 する。総当たり手法では、各バスプライオリティエンコーダがバスリクエストセ ルに対して連続的に最も高い優先度を割り当てることができる。 各バスプライオリティエンコーダは、優先度が最も高いバスリクエストセルを 複数のバスマスタのうちの１つに転送する。上述したように、バス識別 子を持っていることに加えて、リクエストセルはバストランザクションコードも 含む。次に、リクエストセルにおいて識別されたバストランザクションをバスマ スタが行う。場合によっては、下記においてより詳細に説明するように、トラン ザクションを実行するバスは、バストランザクションを開始したバスにデータを 書き戻さなければならないこともある。このような場合には、バスマスタはデー タセルを用いてライトバックデータを格納し、リクエストセルを再度利用して開 始したバスと通信を行う。上述したように、最初のバスはリクエストセル内に存 在するオーナーバス識別子によって識別される。しかしながら、バストランザク ションの終了時には、バスマスタは、アドレスセル５００、リクエストセル６０ ０およびデータセル７００をフリーに設定する。 バスマスタがバストランザクションを行っている間、バスプライオリティエン コーダは、そのバスに割り当てられて次に優先度の高いリクエストセルを識別し 、そのリクエストセルをバスマスタに転送する。バスプライオリティエンコーダ がそのバスに割り当てられた最後のバスリクエストセルに達した場合には、バス プライオリティエンコーダは、そのバスに割り当てられた第１のバスリクエスト セルに戻る。総当たり的に各バスリクエストセルに対して最も高い優先度を割り 当てることで、各バスリクエストセルを最終的にバスに転送することが保証され る。新たなリクエストセルが中央リクエストリストに追加されると、各バスプラ イオリティエンコーダは新たなリクエストセルへの即時のアクセス権を取得し、 よって最も高い優先度が割り当てられる。 本発明の他の態様では、バッファマネージャは、アドレス衝突を識別する複数 のアドレス比較器を含む。一般に、アドレス衝突は２つの異なるバストランザク ションが同一のデータ値に関連し、同時に発生した時に生じる。このような状況 では、同一のデータに対する２つのバストランザクションを同 時に、アドレスセル、リクエストセルおよびデータセルに存在させようとする可 能性がある。予想通り、このようなアドレス衝突によって誤った結果が生じるこ とがある。 好ましい実施の形態では、一組のアドレス比較器が各バスに割り当てられてい る。アドレス比較器の各組は、複数のコヒーレンスフィルタのうちの１つと、複 数のバススレーブのうちの１つと、バッファマネージャ内のすべてのアドレスセ ルとに接続されている。各バストランザクションについて、そのバスに割り当て られた一組のアドレス比較器がバストランザクションアドレスとアドレスセル内 の全てのアドレスとを比較する。アドレス衝突が検出されると、適切な動作を保 証するために、以下に詳細に説明するようなアクションを適宜とらなければなら ない。 図面の簡単な説明 本発明の上記の態様および他の態様、利点、新規な特徴は、以下の詳細な説明 を読み、添付の図面を参照することで明らかになろう。 図１は、好ましい多重処理マルチバスシステムのブロック図である。 図２は、好ましいシステムアクセスコントローラのブロック図である。 図３は、好ましいコヒーレンスフィルタおよびタグメモリのブロック図である 。 図４は、好ましいキャッシュラインアドレスおよび好ましいタグメモリのブロ ック図である。 図５Ａおよび図５Ｂは、好ましいバッファマネージャのブロック図である。 図６は、好ましい中央リクエストリストのブロック図である。 図７は、好ましいデータインタフェースバッファのブロック図である。 図８は、バスリードコマンドの間にメモリコヒーレンスを維持するのに好まし い方法を示しているフローチャートである。 図９は、バス無効コマンドの間にメモリコヒーレンスを維持するのに好ましい 方法を示しているフローチャートである。 図１０は、本発明の他の実施の形態における無効待ち行列のブロック図である 。 これらの図面において、３桁の参照符号の１桁目の数字は、その要素が最初に 出てきた図面の番号を示している。例えば、参照符号４０２が付された要素は、 最初に図４に出てくる。また、図面全体を通して構成要素間の対応を示すために 同様の参照符号を用いている。 好ましい実施の形態の詳細な説明 好ましい実施の形態では、１）複数のシステムバスとＩ／Ｏバスとを共有の主 記憶装置に相互接続し、２）待ち時間およびシステム内の全帯域幅に対する影響 を最小限に抑えつつキャッシュコヒーレンスを効果的に維持する、キャッシュコ ヒーレントなマルチバスシステムが得られる。特に、本発明は、少ない量のクロ スバストラフィックでキャッシュメモリコヒーレンスを維持するような形でバス 対バス通信をコーディネートするコヒーレンスフィルタを含む。 ここでは好ましいバスシステムに鑑みて本発明を説明するが、本発明はこれに 限定されるものではなく、様々な他のマルチバス背景においても使用可能である 。本発明の完全な理解を容易にするために、詳細な説明の残りの部分を以下のよ うなセクションおよびサブセクションに分けて構成する。 Ｉ． 用語および略語一覧 ＩＩ． 好ましいマルチバスシステムの概要 ＩＩＩ． システムアクセスコントローラ Ａ． コヒーレンスフィルタ １． タグメモリ ２． タグコントローラ ３． サイクルエンコーダ ４． ルールテーブル Ｂ． バッファマネージャ Ｃ． 中央リクエストリスト ＩＶ． データインタフェースバッファ Ｖ． キャッシュコヒーレンス維持 Ａ． バスリードラインコマンド処理 Ｂ． バスリード無効ラインコマンド処理 ＶＩ． 他の実施の形態 ＶＩＩ． 結論 Ｉ． 用語および略語一覧 ＡＳＩＣ Ａｐｐｌｉｃａｔｉｏｎ−Ｓｐｅｃｉｆｉｃ Ｉｎｔｅｇｒａｔｅ ｄ Ｃｉｒｃｕｉｔｓ（特定用途向け集積回路）。 ＢＲＬコマンド Ｂｕｓ Ｒｅａｄ Ｌｉｎｅ（バスリードライン）コマンド 。バスリードラインコマンドは、バス上のキャッシュラインを読み出す。 ＢＲＩＬコマンド Ｂｕｓ Ｒｅａｄ Ｉｎｖａｌｉｄａｔｅ Ｌｉｎｅ（バ スリード無効ライン）コマンド。バスリード無効ラインコマンドは、バス上のキ ャッシュラインを読み出し、無効にする。 バスマスタ 特定のバストランザクションを制御する制御ロジック。２つ以上 のデバイスが共通バスを共有しているシステムによっては、各デバイスがバスマ スタとなるための内部ロジックを有している。バスマスタがバストランザクショ ンを行った後、バスマスタは他のデバイスがバスマスタになれるようにそのバス を放棄する。このようなデバイスとしては、プロセッサ、Ｉ／Ｏ装置、メモリコ ントローラなどが挙げられる。 バススレーブ バスマスタからバストランザクションを受信する制御ロジック 。 バススヌーピング キャッシュメモリを有するプロセッサが、他のプロセッサ によって行われるメモリトランザクションを監視するために用いる手法。 ＤＩＢ Ｄａｔａ Ｉｎｔｅｒｆａｃｅ Ｂｕｆｆｅｒ（データインタフェー スバッファ）。 ＤＥＦＥＲ＃信号 ＤＥＦＥＲ＃信号はバストランザクションを遅延する。好 ましいＰｅｎｔｉｕｍ Ｐｒｏバスでは、ＤＥＦＥＲ＃信号は１つの信号ではな く、ＤＥＦＥＲ＃信号の意昧を示す制御信号の独自の符号化である。 ＤＥＮ＃信号 ＤＥＮ＃信号は、バストランザクションをいつ遅延できるかを 示している。遅延されたバストランザクションは、順不同で実行される。すなわ ち、第１のバストランザクションが遅延されると、第２のバストランザクション の方が遅延されている第１のバストランザクションよりも前に終了する。バスト ランザクションを発行するプロセッサは、そのバストランザクションがＤＥＮ＃ 信号のアサートによって遅延できるものであるか否かを示している。 ＦＩＦＯ ｆｉｒｓｔ−ｉｎ，ｆｉｒｓｔ−ｏｕｔ（ファーストイン、ファー ストアウト）メモリ。ＦＩＦＯはアイテムが入力されるとそのままの順序でアイ テムを出力するメモリ待ち行列である。すなわち、第１のアイテムが入ると同じ 第１のアイテムが出てくる。 ＨＩＴ＃信号 好ましい実施の形態では、各プロセッサはバス上で一緒に配線 されてＯＲが取られるＨＩＴ＃信号を有している。プロセッサはＨＩＴ＃信号を 生成してデータ値が共有されていることを示す。例えば、第１のプロセッサがデ ータ値を要求すると、第２のプロセッサがバストランザクショ ンを監視して、第２のプロセッサが要求されたデータ値のコピーを持った時にＨ ＩＴ＃信号を生成する。 ＨＩＴＭ＃信号 好ましい実施の形態では、各プロセッサはＨＩＴＭ＃信号を 有している。プロセッサは、変更後のデータ値がプロセッサのキャッシュメモリ に存在することがバススヌープ動作によって示されるとＨＩＴＭ＃信号をアサー トする。 Ｉ／Ｏ Ｉｎｐｕｔ／Ｏｕｔｐｕｔ（入力／出力）。入力／出力デバイスを用 いた一般に入力／出力トランザクションを示す。 ＰＣＩバス Ｐｅｒｉｐｈｅｒａｌ Ｃｏｍｐｏｎｅｎｔ Ｉｎｔｅｒｃｏｎ ｎｅｃｔ（周辺コンポーネント相互接続）バス。 プロセッサ 詳細な説明全体にわたって、プロセッサは計算または制御ユニッ トを意昧する。プロセッサはバストランザクションを介して主記憶装置と通信し 、中央処理装置、マイクロプロセッサ、スマート入力／出力デバイス、その他情 報を格納、処理または転送するあらゆるデバイスを含むことができる。 ＲＡＭ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ（ランダムアクセスメモ リ）。 ＳＲＡＭ Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ（スタ ティックランダムアクセスメモリ）。 ＳＤＲＡＭ Ｓｙｎｃｈｒｏｎｏｕｓ Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃ ｃｅｓｓ Ｍｅｍｏｒｙ（同期ダイナミックランダムアクセスメモリ）。 スヌープヒット スヌープヒットは、特定のメモリトランザクションにおいて 要求されたデータが自己のキャッシュメモリにあることをプロセッサが検出する と発生する。 ＩＩ． 好ましいマルチバスシステムの概要 図１に示されるように、好ましいマルチバスシステム１００は、３つのシ ステムバスすなわち第１のシステムバス１０２と、第２のシステムバス１０４と 、第３のシステムバス１０６とを有している。各システムバス１０２、１０４お よび１０６はさらに、一組のアドレスおよび制御線１０８ａ、１０８ｂおよび１ ０８ｃならびに一組のデータ線１１０ａ、１１０ｂおよび１１０ｃを備えている 。アドレス線および制御線をアドレスおよび制御線１０８と総称する。データ線 １１０ａ、１１０ｂおよび１１０ｃをデータ線１１０と総称する。本詳細な説明 全体を通して、第１のシステムバス１０２は左側のバス１０２とも呼ばれ、第２ のシステムバス１０４は右側のバス１０４とも呼ばれ、第３のシステムバス１０ ６はＩ／Ｏバス１０６とも呼ばれる。 好ましい実施の形態では、各システムバス１０２、１０４および１０６は、Ｉ ｎｔｅｌ Ｃｏｒｐｏｒａｔｉｏｎによって定義されたＰｅｎｔｉｕｍ Ｐｒｏ システムバスである。Ｐｅｎｔｉｕｍ Ｐｒｏシステムバスは、３６ビットのア ドレスと、６４ビットのデータと、様々な制御信号および誤差補正信号を提供す る。好ましい実施の形態ではＰｅｎｔｉｕｍ Ｐｒｏバスを利用しているが、ス ヌーピングキャッシュコヒーレンスプロトコルを実現する様々なシステムバスに 本発明を適用可能であることは当業者であれば理解できよう。さらに、１つのバ スのフォーマットが他のバスのフォーマットとは異なっていてもよい。 左側のバス１０２に接続されているのは、複数のプロセッサ１１２ａ、１１２ ｂなどである。右側のバス１０４に接続されているのは、複数のプロセッサ１１ ２ｃ、１１２ｄなどである。プロセッサ１１２ａ、１１２ｂ、１１２ｃおよび１ １２ｄをプロセッサ１１２と総称する。好ましい実施の形態では、各プロセッサ １１２は内部キャッシュユニット１１４を有する。４つのプロセッサ１１２を図 示してあるが、各バス１０２および１０４をさらに他のプロセッサ１１２に接続 することも可能である。好ましい実施の形態では、プロセッサ１１２はＩｎｔｅ ｌ Ｃｏｒｐｏｒａｔｉｏｎによって提供さ れるＰｅｎｔｉｕｍ Ｐｒｏプロセッサである。本発明の好ましい実施の形態で はＰｅｎｔｉｕｍ Ｐｒｏプロセッサを利用しているが、本発明は特定のシステ ムバスと互換性のある様々なプロセッサ１１２に本発明を適用可能であることは 当業者であれば理解できよう。 プロセッサ１１２内のキャッシュメモリ１１４は、データをローカルに格納す ることによって処理パフォーマンスを改善する。一般に、キャッシュメモリ１１ ４によって、少ないバス帯域幅でプロセッサ１１２がデータ値にアクセスするこ とが可能になる。好ましい実施の形態におけるキャッシュメモリ１１４は、デー タ値をキャッシュラインに構成し、各キャッシュラインが３２バイトのデータを 含む。 好ましい実施の形態における第３のシステムバス１０６は、入力／出力（Ｉ／ Ｏ）トランザクションを複数のＩ／Ｏブリッジ１２０と主記憶装置１３２との間 で送信し、よってＩ／Ｏバス１０６と呼ばれる。好ましいＩ／Ｏブリッジ１２０ は、Ｉｎｔｅｌ Ｃｏｒｐｏｒａｔｉｏｎ製の８２４５０ＧＸ ＰＣＩｓｅｔ Ｏｒｉｏｎ ＰＣＩ Ｂｒｉｄｇｅである。好ましい実施の形態では、Ｉ／Ｏブ リッジ１２０がＰＣＩバスを使用してＩ／ＯトランザクションをＩ／Ｏバス１０ ６から複数のＩ／Ｏ装置１２２に転送する。しかしながら、Ｉ／Ｏブリッジ１２ ０は様々なＩ／Ｏ装置１２２に対してアクセスする様々なデバイスで実現可能で あることは当業者であれば理解できよう。また、Ｉ／Ｏブリッジ１２０は任意の ものでり、互換性のあるＩ／Ｏ装置１２２をＩ／Ｏバス１０６に直接取り付けて もよい。 好ましいマルチバスシステム１００には、奇数主記憶装置モジュール１３２ａ および偶数主記憶装置モジュール１３２ｂと、データインタフェースバッファ１ ３４も含まれている。好ましい実施の形態では、奇数主記憶装置モジュール１３ ２ａおよび偶数主記憶装置モジュール１３２ｂを総称して主記憶装置１３２と呼 ぶ。好ましい奇数メモリモジュール１３２ａおよび好ま しい偶数メモリモジュール１３２ｂは、３２メガバイトから３２ギガバイトまで の範囲でサイズを変えることのできる同期ダイナミックランダムアクセスメモリ （ＳＤＲＡＭ）を備えている。ＳＤＲＡＭは、データの高速バーストを提供する 同期パイプラインインタフェースを使用している。 好ましいマルチバスシステムには、システムアクセスコントローラ１３０およ びデータインタフェースバッファ１３４も含まれている。概して、システムアク セスコントローラはマルチバスシステムの動作を制御する。システムアクセスコ ントローラは、各バス１０２、１０４および１０６についてアドレスおよび制御 線１０８ａ、１０８ｂおよび１０８ｃに接続されている。また、システムアクセ スコントローラ１３０は一組の奇数メモリアドレスおよび制御線１３８ａと、一 組の偶数メモリアドレスおよび制御線１３８ｂと一組のデータインタフェースバ ッファ（ＤＩＢ）制御線１４０とにも接続されている。 一方、データインタフェースバッファ１３４は、異なるバス１０２、１０４お よび１０６と主記憶装置１３２との間のデータパスを提供する。データインタフ ェースバッファ１３４は、各バス１０２、１０４および１０６についてのデータ 線１１０ａ、１１０ｂおよび１１０ｃに接続されている。またデータインタフェ ースバッファ１３４は一組の主記憶装置データ線１４２にも接続されている。 プロセッサ１１２は、主記憶装置１３２からデータを読み込むことによって、 自己のキャッシュメモリ１１４を充填する。最新のデータをキャッシュメモリ１ １４内に維持するために、特定のバス上のプロセッサ１１２内のキャッシュメモ リ１１４は、自己が関連したバス１０２、１０４または１０６上で発生する主記 憶装置のバストランザクションをスヌープする。これをバススヌーピングと呼ぶ 。 キャッシュメモリ１１４がバストランザクションによって識別されたキ ャッシュラインと同一のキャッシュラインを含む場合には、スヌープヒットが起 こる。スヌープヒットが起こると、データ値の共有コピーを持っている１つのプ ロセッサ１１２または複数のプロセッサ１１２がＨＩＴ＃信号をアサートする。 ＨＩＴ＃信号は、複数のアドレスおよび制御線１０８のうちの１本である。ＨＩ Ｔ＃信号は、他のプロセッサ１１２に、メモリトランザクションに関連したデー タをプロセッサ１１２と共有していることを通知する。好ましい実施の形態では 、他のプロセッサ１１２のいずれもＨＩＴ＃信号をアサートしない場合には、要 求を出したプロセッサが所望のデータ値のコヒーレンスステータスを所有ステー トに設定する。 他の場合には、プロセッサ１１２は自己のキャッシュメモリ１１４におけるキ ャッシュラインを変更することができる。しかしながら、バストラフィックを軽 減するために、他のプロセッサ１１２が同一のキャッシュラインを主記憶装置１ ３２から要求するまでは、キャッシュメモリ１１４によって変更後のキャッシュ ラインを主記憶装置１３２に返送しなくてもよい。例えば、プロセッサ１１２が キャッシュラインを更新した時に、他のプロセッサ１１２がこのキャッシュライ ンのコピーを持っていないかまたは同一のキャッシュラインの取得を望むことが ある。このような場合には、最新のキャッシュラインを有するプロセッサ１１２ は最新のキャッシュラインを主記憶装置１３２に書き戻すのではなく、プロセッ サ１１２が最新のキャッシュラインを自己のキャッシュメモリ１１４内に保持す る。 好ましい実施の形態では、バススヌープ動作によって変更後のキャッシュライ ンがプロセッサのキャッシュメモリ１１４内に存在することが示されると、複数 のプロセッサ１１２のうちの１つがＨＩＴＭ＃信号をアサートする。ＨＩＴＭ＃ 信号は、複数のアドレスおよび制御線１０８のうちの１つであり、最新のキャッ シュラインを有しているプロセッサ１１２がキャッシュラインを主記憶装置１３ ２に書き戻す必要があることを示している。例えば、 好ましい実施の形態において、左側のバス１０２上の第１のプロセッサ１１２ａ が変更後のキャッシュラインを自己のキャッシュメモリ１１４内に保持している と仮定する。左側のバス１０２上の第２のプロセッサ１１２ｂが同一のキャッシ ュラインのコピーを取得することを望むと、第２のプロセッサ１１２ｂは左側の バス１０２を制御し、主記憶装置１３２に対するメモリトランザクションを実行 して所望のキャッシュラインを識別する。次に、第１のプロセッサ１１２はメモ リトランザクションをスヌープし、自己が所望のキャッシュラインの変更後のバ ージョンを含むと判断する。 これに応答して、第１のプロセッサ１１２は、自分がキャッシュラインの変更 後のバージョンを含むことを示すＨＩＴＭ＃信号をアサートする。第１のプロセ ッサ１１２が左側のバス１０２の指揮をとり、変更後のキャッシュラインを主記 憶装置１３２に書き戻す。第１のプロセッサ１１２ａが変更後のキャッシュライ ンを主記憶装置１３２に書き戻した後、第２のプロセッサ１１２ｂが主記憶装置 のトランザクションを再開し、最新のキャッシュラインを取得する。 好ましいプロセッサ１１２は、バストランザクションが遅延可能なものである か否かを示すことができる。バストランザクションを発行するプロセッサ１１２ は、そのバストランザクションが遅延可能であるか否かをＤＥＮ＃信号によって 示す。ＨＩＴＭ＃信号をアサートするプロセッサがトランザクション応答を制御 する。プロセッサがＨＩＴＭ＃信号をアサートしたら、そのプロセッサは、（メ モリが有している）順にバストランザクションを実行するか、またはトランザク ションが遅延可能であれば、システムアクセスコントローラ１３０はバストラン ザクションを遅延するＤＥＦＥＲ＃信号をアサートする。ＤＥＦＥＲ＃信号は特 定の制御線１０８の符号化である。 ＩＩＩ． システムアクセスコントローラ ここで、システムアクセスコントローラ１３０に注目すると、図２に示さ れるように、好ましいシステムアクセスコントローラ１３０を特定用途向け集積 回路（ＡＳＩＣ）として実現する。概して、システムアクセスコントローラ１３ ０は、マルチバスシステム１００におけるキャッシュコヒーレンスを維持しつつ ３本のバス１０２、１０４および１０６および主記憶装置１３２を制御する。 好ましくは、システムアドレスコントローラ１３０は、左側のコヒーレンスフ ィルタ２００ａと、右側のコヒーレンスフィルタ２００ｂと、Ｉ／Ｏコヒーレン スフィルタ２００ｃとを含む。本詳細な説明全体を通して、左側のコヒーレンス フィルタ２００ａ、右側のコヒーレンスフィルタ２００ｂおよびＩ／Ｏコヒーレ ンスフィルタ２００ｃをコヒーレンスフィルタ２００と呼ぶ。システムアクセス コントローラ１３０はまた、左側のバスマスタ２０２ａと、右側のバスマスタ２ ０２ｂと、Ｉ／Ｏバスマスタ２０２ｃとを含む。本詳細な説明全体を通して、左 側のバスマスタ２０２ａ、右側のバスマスタ２０２ｂおよびＩ／Ｏバスマスタ２ ０２ｃをバスマスタ２０２と総称する。 また、システムアクセスコントローラ１３０は、左側のバススレーブ２０４ａ と、右側のバススレーブ２０４ｂと、Ｉ／Ｏバススレーブ２０４ｃとを含む。本 詳細な説明全体を通して、左側のバススレーブ２０４ａ、右側のバススレーブ２ ０４ｂおよびＩ／Ｏバススレーブ２０４ｃをバススレーブ２０４と総称する。さ らに、システムアクセスコントローラ１３０は、奇数メモリコントローラ２０６ ａおよび偶数メモリコントローラ２０６ｂを含む。本詳細な説明全体を通して、 奇数メモリコントローラ２０６ａおよび偶数メモリコントローラ２０６ｂをメモ リコントローラ２０６と総称する。 システムアクセスコントローラ１３０は、中央リクエストリスト２０８および バッファマネージャ２１０を含む。最後に、システムアクセスコントローラ１３ ０は外部の左側のタグメモリ２１２ａと、外部の右側のタグメモリ２１２ｂと、 内部のＩ／Ｏタグメモリ２１２ｃとに接続されている。本詳細 な説明全体を通して、左側のタグメモリ２１２ａ、右側のタグメモリ２１２ｂお よびＩ／Ｏタグメモリ２１２ｃをタグメモリ２１２と総称する。 好ましい実施の形態では、左側のタグメモリ２１２ａ、左側のコヒーレンスフ ィルタ２００ａ、左側のバスマスタ２０２ａおよび左側のバススレーブ２０４ａ を左側のバス１０２に割り当てる。右側のタグメモリ２１２ｂ、右側のコヒーレ ンスフィルタ２００ｂ、右側のバスマスタ２０２ｂおよび右側のバススレーブ２ ０４ｂを右側のバス１０４に割り当てる。Ｉ／Ｏタグメモリ２１２ｃ、Ｉ／Ｏコ ヒーレンスフィルタ２００ｃ、Ｉ／Ｏバスマスタ２０２ｃおよびＩ／Ｏバススレ ーブ２０４ｃをＩ／Ｏバス１０６に割り当てる。 ここで、システムアクセスコントローラ１３０の相互接続に注目すると、左側 のコヒーレンスフィルタ２００ａは、左側のバスアドレスおよび制御線１０８ａ 、左側のタグメモリ２１２ａ、右側のタグメモリ２１２ｂ、Ｉ／Ｏタグメモリ２ １２ｃ、バッファマネージャ２１０および中央リクエストリスト２０８と通信を 行う。右側のコヒーレンスフィルタ２００ｂは、右側のバスアドレスおよび制御 線１０８ｂ、左側のタグメモリ２１２ａ、右側のタグメモリ２１２ｂ、Ｉ／Ｏタ グメモリ２１２ｃ、バッファマネージャ２１０および中央リクエストリスト２０ ８と通信を行う。Ｉ／Ｏコヒーレンスフィルタ２００ｃは、Ｉ／Ｏバスアドレス および制御線１０８ｃ、左側のタグメモリ２１２ａ、右側のタグメモリ２１２ｂ 、Ｉ／Ｏタグメモリ２１２ｃ、バッファマネージャ２１０および中央リクエスト リスト２０８と通信を行う。 左側のバスマスタ２０２は、左側のバスアドレスおよび制御線１０８ａおよび 中央リクエストリスト２０８と通信を行う。右側のバスマスタ２０２ｂは、右側 のバスアドレスおよび制御線１０８ｂおよび中央リクエストリスト２０８と通信 を行う。Ｉ／Ｏバスマスタ２０２ｃは、Ｉ／Ｏバスアドレスおよび制御線１０８ ｃおよび中央リクエストリスト２０８と通信を行う。 左側のバススレーブ２０４ａは、左側のバスアドレスおよび制御線１０８ ａ、奇数メモリコントローラ２０６ａ、偶数メモリコントローラ２０６ｂおよび バッファマネージャ２１０と通信を行う。右側のバススレーブ２０４ｂは、右側 のバスアドレスおよび制御線１０８ｂ、奇数メモリコントローラ２０６ａ、偶数 メモリコントローラ２０６ｂおよびバッファマネージャ２１０と通信を行う。Ｉ ／Ｏバススレーブ２０４ｃは、Ｉ／Ｏバスアドレスおよび制御線１０８ｃ、奇数 メモリコントローラ２０６ａ、偶数メモリコントローラ２０６ｂおよびバッファ マネージャ２１０と通信を行う。 したがって、中央リクエストリストは、左側のコヒーレンスフィルタ２００ａ 、右側のコヒーレンスフィルタ２００ｂ、Ｉ／Ｏコヒーレンスフィルタ２００ｃ 、左側のバスマスタ２０２ａ、右側のバスマスタ２０２ｂおよびＩ／Ｏバスマス タ２０２ｃと通信を行う。バッファマネージャ２１０は、左側のコヒーレンスフ ィルタ２００ａ、右側のコヒーレンスフィルタ２００ｂ、Ｉ／Ｏコヒーレンスフ ィルタ２００ｃ、左側のバスマスタ２０２ａ、右側のバスマスタ２０２ｂ、Ｉ／ Ｏバスマスタ２０２ｃ、左側のバススレーブ２０４ａ、右側のバススレーブ２０ ４ｂ、Ｉ／Ｏバススレーブ２０４ｃ、奇数メモリコントローラ２０６ａおよび偶 数メモリコントローラ２０６ｂと通信を行う。 ここで、バスマスタ２０２に注目すると、バスマスタ２０２は、自己が割り当 てられたバス１０２、１０４および１０６上のバストランザクションを制御する 。例えば、左側のバスマスタ２０２ａは左側のバス１０２上のバストランザクシ ョンを開始する。バスマスタ２０２が１つまたは複数のバストランザクションを 行った後、バスマスタ２０２はそのバスを放棄し、他のデバイスがバスマスタに なれるようにする。バスマスタ２０２を実現するための制御ロジックは当業者間 で周知である。 ここで、バススレーブ２０４に注目すると、バススレーブ２０４は、自己が割 り当てられたバス１０２、１０４および１０６上のプロセッサ１１２ま たはＩ／Ｏブリッジ１２０のうちの１つによって開始されたバストランザクショ ンを受信する。例えば、複数のプロセッサ１１２のうちの１つによって、主記憶 装置１３２の特定のデータ値に対するリードバストランザクションを開始するこ とができる。バススレーブ２０４は、バストランザクションを受信し、要求され たデータ値を主記憶装置１３２から取得する。バススレーブ２０４を実現するた めの制御ロジックは当業者間で周知である。 奇数メモリコントローラ２０６ａおよび偶数メモリコントローラ２０６ｂは、 それぞれ奇数主記憶装置モジュール１３２ａおよび偶数主記憶装置モジュール１ ３２ｂへのアクセスを制御する。奇数メモリコントローラ２０６ａおよび偶数メ モリコントローラ２０６ｂは、当業者間で周知のメモリ制御手法を用いて奇数主 記憶装置モジュール１３２ａおよび偶数主記憶装置モジュール１３２ｂを制御す る。 Ａ． コヒーレンスフィルタ ここで、好ましいコヒーレンスフィルタ２００に注目すると、各コヒーレンス フィルタ２００は、キャッシュコヒーレンスを維持するためにはどのバストラン ザクションまたはバストランザクションの組が必要であるかを判断する。好まし い実施の形態では、各コヒーレンスフィルタ２００は、キャッシュコヒーレンス を維持するのにクロスバストランザクションが必要ない場合には、クロスバスト ラフィックを制限することによってマルチバスシステム２００におけるパフォー マンスを改善する。 上述したように、左側のコヒーレンスフィルタ２００ａは左側のバスアドレス および制御線１０８ａを監視し、右側のコヒーレンスフィルタ２００ｂは右側の バスアドレスおよび制御線１０８ｂを監視し、Ｉ／Ｏコヒーレンスフィルタ２０ ０ｃはＩ／Ｏアドレスおよび制御線１０８ｃを監視する。図３に示されるように 、各コヒーレンスフィルタ２００は、タグコントローラ３００と、サイクルエン コーダ３０２と、ルールテーブル３０４とを含む。ま た、各コヒーレンスフィルタ２００は、複数のタグメモリ２１２のうちの１つに 割り当てられている。 １． タグメモリ 好ましくは、各タグメモリ２１２は、システムアクセスコントローラ１３０の 外部に位置するスタティックランダムアクセスメモリ（ＳＲＡＭ）に格納されて いる。左側のタグメモリ２１２ａおよび右側のタグメモリ２１２ｂは同一のサイ ズであると好ましく、Ｉ／Ｏタグメモリの方はＩ／Ｏブリッジ１２０などに一般 に接続されている小さなキャッシュユニットゆえにサイズは小さい。特定のバス に割り当てられたタグメモリ２１２は、１）その割り当てられたバスに接続され たキャッシュメモリ１１４に位置するキャッシュライン、２）キャッシュライン のキャッシュステータスの上位集合レコードを維持する。好ましい実施の形態で は、キャッシュステータスは、キャッシュメモリ１１４内のキャッシュコヒーレ ンスステートよりも少数のステートを有する一組のキャッシュコヒーレンスステ ートで表される。 周知のように、主記憶装置における各キャッシュラインは、キャッシュライン アドレスで識別される。キャッシュラインのサイズはマルチバスシステム１００ ごとに異なる。好ましい実施の形態では、キャッシュラインは、３２個の８ビッ トデータ値（２５６ビット）を含む。各タグメモリ２１２は、実際のキャッシュ ラインではなく、キャッシュラインを識別するキャッシュラインアドレスを格納 する。キャッシュラインアドレスを格納することに加え、各タグメモリ２１２は そのキャッシュラインアドレスに関連したコヒーレンスステータス情報も格納す る。このように、各タグメモリ２１２は、タグメモリの割り当てられたバスに接 続されたキャッシュメモリ１１４にキャッシュされたデータの考え得る内容およ びステータスに関する情報を維持する。 例えば、左側のバス１０２上のプロセッサ１１２ａが、主記憶装置１３２ 内のキャッシュラインにアクセスするリードバストランザクションを生成すると 、プロセッサ１１２ａは所望のキャッシュラインアドレスを左側のバスアドレス および制御線１０８ａ上に置く。以下においてより詳細に説明するように、左側 のコヒーレンスフィルタ２００ａは所望のキャッシュラインアドレスを受信し、 このキャッシュラインアドレスを左側のタグメモリ２１２ａに格納する。また、 左側のコヒーレンスフィルタ２００ａは、左側のタグメモリ２１２ａのキャッシ ュラインアドレスに関連したコヒーレンスステータスを格納する。 各キャッシュラインアドレスに関連したコヒーレンスステータスは、キャッシ ュメモリ１１４内のキャッシュラインのステータスに関連している。好ましい実 施の形態では、コヒーレンスステータスは、３種類のコヒーレンスステートすな わち、無効ステート、共有ステートまたは所有ステートを含む。無効ステートは 、キャッシュラインが無効であり、プロセッサ１１２はこれを使用すべきでない ことを意味する。共有ステートは、プロセッサ１１２がキャッシュラインを変更 できないことを意味する。例えば、共有キャッシュラインは変更されないプログ ラム指示などであることが多い。所有ステートは、キャッシュラインを所有して いるプロセッサ１１２によってキャッシュラインを変更可能であることを意味す る。好ましい実施の形態では、Ｐｅｎｔｉｕｍ Ｐｒｏプロセッサ１１２が採用 しているＭＥＳＩプロトコルをはじめとする様々なキャッシュコヒーレンスプロ トコルに対する適応性がゆえに無効（Ｉｎｖａｌｉｄ）、共有（Ｓｈａｒｅｄ） および所有（Ｏｗｎｅｄ）プロトコルを利用する。 しかしながら、キャッシュラインのコヒーレンスステータスは、無効、共有お よび所有プロトコルに限定されないことは当業者であれば明らかであろう。特に 、変更（Ｍｏｄｉｆｉｅｄ）、排他（Ｅｘｃｌｕｓｉｖｅ）、共有（Ｓｈａｒｅ ｄ）および無効（Ｉｎｖａｌｉｄ）（ＭＥＳＩ）プロトコル、 変更（Ｍｏｄｉｆｉｅｄ）、所有（Ｏｗｎｅｄ）、排他（Ｅｘｃｌｕｓｉｖｅ） 、共有（Ｓｈａｒｅｄ）および無効（Ｉｎｖａｌｉｄ）（ＭＯＥＳＩ）プロトコ ル、変更（Ｍｏｄｉｆｉｅｄ）、共有（Ｓｈａｒｅｄ）、無効（Ｉｎｖａｌｉｄ ）（ＭＳＩ）プロトコル、Ｂｅｒｋｅｌｅｙプロトコル、イリノイ大学コヒーレ ンスプロトコルなどの様々なコヒーレンスプロトコルを用いてコヒーレンスステ ータスを実現できることは、当業者であれば理解できよう。 コヒーレンスステータスは、２ステート無効および所有プロトコルなどの２ス テートコヒーレンスプロトコルを用いて実現することもできる。デュアルバスシ ステムの２ステートコヒーレンスプロトコルでは、全てのバスは全てのキャッシ ュラインの共有コピーを有していると仮定される。全てのキャッシュラインが共 有されているかのように扱われ、コヒーレンスメモリが維持する必要があるのは 無効および所有ステートにあるデータ値に関連したレコードのみであるため、こ れによってコヒーレンスメモリのサイズが削減されることが多い。有利なことに 、バスが共有データに対して標準的なリードトランザクションを行うと、共有ス テータス情報はコヒーレンスメモリには格納されない。これによって、コヒーレ ンスメモリ内のコヒーレンスステータス情報の上位集合の維持に関する問題が少 なくなる。 しかしながら、このような２ステートシステムでは、全ての排他リードトラン ザクションまたは無効トランザクションにおいては、１つまたは複数のクロスバ ストランザクションを行ってキャッシュコヒーレンスを保証する必要がある。こ のようなクロスバストランザクションは、無効コマンドの排他リードトランザク ションに関連したデータの共有バージョンを他のバスが実際に含んでいるか否か を知るために必要である。デュアルバスシステムでは、３本以上のバスの場合よ りも２ステートプロトコルによって全体のパフォーマンスが高くなることがある が、２ステートプロトコルの利点ば作業 負荷特性に大きく依存する。 好ましいＰｅｎｔｉｕｍ Ｐｒｏプロセッサ１１２は、自己の内部キャッシュ メモリ１１４に格納されたキャッシュラインについての正確なコヒーレンスステ ータス情報を出力はしない。例えば、内部キャッシュメモリ１１４は、変更され ていないキャッシュラインをそのキャッシュラインが放棄されたことを信号通知 せずにこれを放棄することができる。本発明の好ましい実施の形態では、各タグ メモリ２１２を独自に適合させ、現在のコヒーレンスステータス情報を出力しな い内部キャッシュメモリ１１４用のキャッシュコヒーレンスを保証する。 特定のバスに接続された内部キャッシュメモリ１１４に現在保持されている可 能性があるキャッシュラインアドレスの上位集合を維持することによって、各タ グメモリ２１２がキャッシュコヒーレンスを保証する。例えば、左側のタグメモ リ２１２は、プロセッサ１１２ａおよびプロセッサ１１２ｂの内部キャッシュメ モリ１１４に保持されている可能性のあるキャッシュラインアドレスの上位集合 を維持する。キャッシュラインアドレスの上位集合は必ずしも正確なタグステー タス情報を含むとは限らないため、キャッシュメモリ１１４が実際に放棄された キャッシュラインを有する場合に、タグメモリ２１２によってキャッシュメモリ １１４内の特定のキャッシュラインが共有ステートであることを示すことができ る。他の場合においては、キャッシュメモリ１１４が実際に主記憶装置１３２に 書き戻されたキャッシュラインを有する場合に、タグメモリ２１２におけるキャ ッシュラインアドレスの上位集合によってキャッシュメモリ１１４内の特定のキ ャッシュラインが変更されたステートであることを示すことができる。 キャッシュラインアドレスの上位集合を維持するために、好ましいタグメモリ ２１２ではいわゆるインクルージョンルールと呼ばれているものを利用している 。インクルージョンルールは、特定のバスに接続されたキャッシ ュメモリ１１４に格納されたキャッシュラインアドレスが常にそのバスに割り当 てられたタグメモリのキャッシュラインアドレスの上位集合であることを保証す る。キャッシュラインアドレスを複数のタグメモリ２１２のうちの１つから削除 する場合、インクルージョンルールでは関連したキャッシュメモリ１１４に対し て自己のキャッシュメモリにおいてそのキャッシュラインを無効にするように指 示をする。 例えば、左側のタグメモリ２１２ａがメモリ容量を持たないかまたは新たなキ ャッシュアドレスを保持する連帯性を持たない場合、左側のタグメモリ２１２ａ から既存のキャッシュラインアドレス（古いキャッシュラインアドレス）のうち の１つを追い出して左側のタグメモリ２１２ａに新たなキャッシュラインアドレ ス用の空間を作成しなければならない。古いキャッシュラインアドレスが無効ス テートであれば、バスに接続されたキャッシュメモリ１１４は、古いキャッシュ アドレスに関連したキャッシュラインをもう使用してはおらず、単に古いキャッ シュラインアドレスを新たなキャッシュラインアドレスで置き換えるのみである 。 しかしながら、古いキャッシュラインアドレスが共有または所有ステートにあ る場合には、キャッシュメモリ１１４が古いキャッシュラインアドレスを無効に するまでは左側のコヒーレンスフィルタ２００によって古いキャッシュラインア ドレスを左側のタグメモリ２１２ａから追い出すことができない。上述したよう に、左側のタグメモリ２１２ａは左側のバス１０２に接続されたキャッシュメモ リ１１４内のキャッシュラインアドレスの上位集合を維持しなければならないた め、まずキャッシュメモリ１１４で古いキャッシュラインアドレスを無効にし、 その後で左側のタグメモリ２１２ａが古いキャッシュラインアドレスを新たなキ ャッシュラインアドレスに置き換えることができる。 下記においてより詳細に説明するように、左側のコヒーレンスフィルタ２ ００ａは、無効バストランザクションを行って、左側のバス１０２に接続された キャッシュメモリ１１４内の古いキャッシュラインアドレスを無効にする。無効 バストランザクションは、キャッシュメモリ１１４に最初に古いキャッシュライ ンアドレスを無効にするように指示する左側のバスで起こる。 しかしながら、場合によっては古いキャッシュラインが所有ステートにあリ、 複数のキャッシュメモリ１１４のうちの１つによって古いキャッシュラインが変 更されている可能性もある。キャッシュメモリ１１４が古いキャッシュラインを 変更した可能性がある場合、バスリード無効ライン（ＢＲＩＬ）トランザクショ ンが行われる。キャッシュメモリ１１４が変更済の古いキャッシュラインを有し ている場合、バスリード無効ライントランザクションの間、キャッシュメモリ１ １４はバストランザクションに対して指令権を持ち、古いキャッシュラインアド レスに対応する変更後のキャッシュラインを主記憶装置１３２に書き戻す。変更 後のキャッシュラインを主記憶装置に書き戻した後、左側のコヒーレンスフィル タ２００ａは左側のタグメモリ２１２ａ内の古いキャッシュラインアドレスを新 たなキャッシュラインアドレスと置き換える。このように、キャッシュラインア ドレスの上位集合をタグメモリ２１２において維持するためには、場合によって は、古いキャッシュラインを置き換えることができるようになる前に、キャッシ ュメモリ１１４によって変更後のデータを主記憶装置１３２に書き戻さなければ ならないこともある。 キャッシュラインアドレス４００および各タグメモリ２１２のフォーマットを 図４に示す。キャッシュラインアドレス４００は、概念的に２つの部分に分割さ れる。第１の部分はタグページアドレス４０２を含み、第２の部分はオフセット アドレス４０４を含む。好ましい実施の形態では、タグメモリ２１２におけるタ グエントリ４１０の数がいわゆるタグページと呼ばれ ているものの大きさを規定する。好ましくは、タグメモリ２１２は各々この数の タグエントリ４１０を有し、よってタグページサイズは同一である。 好ましい実施の形態では、タグページアドレス４０２は、キャッシュラインア ドレス４００を含むタグページを識別し、オフセットアドレス４０４は、キャッ シュラインアドレス４００のタグページ内での位置を識別する。特に、キャッシ ュラインアドレス４００の上位側のビットによってタグページアドレスを識別し 、下位側のビットによつてオフセットアドレス４０４を識別する。 一般に、下位ビットによってキャッシュラインアドレスのタグページ内での位 置を識別するので、下位ビットはインデックスと呼ばれる。例えば、第１のキャ ッシュラインアドレス４００についてみると、上位アドレスビットによってタグ ページアドレス４０２が識別され、下位アドレスビットによってタグページ内の キャッシュアドレス線４００の位置が識別される。 タグページのサイズは変更可能であるため、タグページアドレス４０２および オフセットアドレス４０４に割り当てられるビット数も変わる。好ましい実施の 形態では、左側のタグメモリ２１２ａおよび右側のタグメモリ２１２ｂが２¹⁶個 のエントリを含む場合、オフセットアドレス４０４はキャッシュラインアドレス ４００の下位１６ビットであり、タグページアドレス４０２はキャッシュライン アドレス４００の上位１５ビットである。上述したように、Ｉ／Ｏタグメモリ２ １２ｃの方がサイズが小さいため、含んでいるエントリ数も少ない。好ましい実 施の形態では、Ｉ／Ｏタグメモリ２１２は３２個のエントリを含む。 以下の表は、様々なサイズのタグメモリ２１２と、キャッシュラインアドレス ４００でのおよび対応するタグページアドレス４０２およびオフセットアドレス ４０４のサイズを示している。 好ましい実施の形態では、コヒーレンスフィルタ２００は、ダイレクトマッピ ング手法を用いてキャッシュラインアドレス４００をタグメモリ２００に格納す る。ダイレクトマッピングは、各キャッシュラインアドレス４００が１つの特定 のタグエントリ４１０にマッピングされることを意味する。図４は、２¹⁶個のタ グエントリ４１０からなる好ましいタグメモリ２１２を示している。各タグエン トリ４１０は、キャッシュラインアドレス４００のタグページアドレス４０２を 含む。また、各タグエントリ４１０は、コヒーレンスステータスビット４１２お よびパリティビット４１４を含む。パリティビット４１４は、周知のパリティエ ラー検出用のものである。 プロセッサ１１２がキャッシュラインアドレス４００にアクセスすると、コヒ ーレンスフィルタ２００はオフセットアドレス４０４を使用して特定のタグエン トリ４１０を識別する。次に、コヒーレンスフィルタ２００がタグページアドレ ス４０２を識別されたタグエントリ４１０に格納する。例えば、左側のバス１０ ２上の第１のプロセッサ１１２ａが第１のタグページ内の第１のキャッシュライ ンアドレス４００にアクセスすると、左側のコヒーレンスフィルタ２００ａはキ ャッシュラインオフセットアドレス４０４を使用して第１のタグエントリ４１０ を左側のタグメモリ２１２ａに配置する。次に、左側のコヒーレンスフィルタ２ １２ａがタグページアドレス４０２を左側のタグメモリ２１２ａの第１のタグエ ントリ４１０に格納する。 キャッシュラインアドレス４００のタグページアドレス４０２を格納すること に加え、タグエントリ４１０はキャッシュラインアドレス４００についての一組 のコヒーレンスステータスビット４１２も格納する。好ましくは、タグエントリ ４１０におけるコヒーレンスステータスビット４１２は好ましい３つのコヒーレ ンスステートすなわち、無効ステート、共有ステートまたは所有ステートを含む 。これら３つのコヒーレンスステートは、２つのコ ヒーレンスステータスビット４１２で表される。以下の表に、コヒーレンスステ ータスビット４１２に割り当てられるコヒーレンスステートを定義する。 ２． タグコントローラ キャッシュラインアドレス４００をタグメモリ２１２に直接マッピングするた めの制御ロジックは、タグコントローラ３００内に設けられている。左側のバス １０２に割り当てられたタグコントローラ３００を左側のタグコントローラ３０ ０ａと呼ぶ。右側のバス１０４に割り当てられたタグコントローラ３００を右側 のタグコントローラ３００ｂと呼ぶ。Ｉ／Ｏバス１０６に割り当てられたタグコ ントローラ３００をＩ／Ｏタグコントローラ３００ｃと呼ぶ。例えば、左側のタ グコントローラ３００は、キャッシュラインアドレス４００を左側のタグメモリ ２１２ａに直接マッピングするダイレクトマッピングロジックを含む。 タグコントローラ３００における制御ロジックは、キャッシュラインをキャッ シュメモリ１１４に直接マッピングするのに用いられる制御ロジックと同様であ る。このように、タグコントローラ３００は当業者らに周知のダイレクトマッピ ングロジックを利用する。しかしながら、これは４ウェイセットアソシアティブ マッピングを用いている好ましいＰｅｎｔｉｕｍ Ｐｒｏプロセッサ１１２のキ ャッシュ制御ロジックとは異なる。 下記においてより詳細に説明するように、コヒーレンスフィルタ２００は、タ グメモリ２１２内のコヒーレンスステータス情報を一部利用して、クロスバスト ランザクションを実施するか否かを判断する。好ましい実施の形態では、各タグ コントローラ３００は自己所有タグメモリ２１２および他のバス に割り当てられたタグメモリ２１２にも接続されている。各タグコントローラ３ ００はタグメモリ２１２のタグエントリ４１０にアクセスすることができるが、 各タグコントローラ３００は自己に割り当てられたタグメモリ２１２のタグエン トリを変更するのみである。例えば、左側のタグコントローラ３００ａは左側の タグメモリ２１２ａ、右側のタグメモリ２１２ｂおよびＩ／Ｏタグメモリ２１２ ｃのタグエントリ４１０にアクセスすることができるが、左側のタグコントロー ラ３００は左側のタグメモリ２１２ａのタグエントリ４１０のみ変更する。 例えば、左側のバス１０２が特定のキャッシュラインアドレス４００について のバストランザクションを送信すると、左側のタグコントローラ３００ａはキャ ッシュラインアドレス４００を用いて対応するコヒーレンスステータスビット４ １２を右側のタグメモリ２１２ａおよびＩ／Ｏタグメモリ２１２ｂから取得する 。この例では、右側のコヒーレンスステータスビットを取得するために、キャッ シュラインアドレス４００が右側のタグメモリ２１２ｂに直接マッピングされる 。また、Ｉ／Ｏコヒーレンスステータスビット４１２を取得するために、キャッ シュラインアドレスがＩ／Ｏタグメモリ２１２ｃに直接マッピングされる。本詳 細な説明全体を通して、他のバスに割り当てられた他のタグメモリ２１２から取 得したコヒーレンスステータスビット４１２を、リモートコヒーレンスステータ スビット４１２と呼ぶ。左側のタグコントローラ３００ａがリモートコヒーレン スステータスビット４１２を取得すると、左側のタグコントローラ３００ａはこ のリモートコヒーレンスステータスビット４１２をサイクルエンコーダ３０２に 転送する。 ３． サイクルエンコーダ 各サイクルエンコーダ３０２は、バス１０２、１０４または１０６のうちの１ 本においてどのような種類のバストランザクションが発生しているか を判断する。左側のバス１０２を監視するために割り当てられたサイクルエンコ ーダ３０２を左側のサイクルエンコーダ３０２ａと呼ぶ。右側のバス１０４を監 視するために割り当てられたサイクルエンコーダ３０２を右側のサイクルエンコ ーダ３０２ｂと呼ぶ。Ｉ／Ｏバス１０２を監視するために割り当てられたサイク ルエンコーダ３０２をＩ／Ｏサイクルエンコーダ３０２ｃと呼ぶ。このように、 各サイクルエンコーダ３０２は、自己が割り当てられたバス１０２、１０４また は１０６に接続されたアドレスおよび制御線１０８を監視する。 好ましくは、サイクルエンコーダ３０２は、バス１０２、１０４および１０６ で実現される特定のバスプロトコルに関連した周知の手法を利用してバス制御線 を監視し、バストランザクションが主記憶装置１３２からデータを読み出してい るかそれに対してデータを書き込んでいるかを判断する。好ましい実施の形態で は、サイクルエンコーダ３０２は、周知の手法を用いてどのＰｅｎｔｉｕｍ Ｐ ｒｏバストランザクションが主記憶装置１３２からデータを読み出しているかそ れに対してデータを書き込んでいるかを判断する。サイクルエンコーダ３０２が 自己に割り当てられたバスで発生しているバストランザクションのタイプを判断 したら、サイクルエンコーダ３０２はそのバスサイクルのタイプをルールテーブ ル３０４に送信する。 ４． ルールテーブル ここで、図３に示すルールテーブル３０４に注目すると、ルールテーブルはキ ャッシュコヒーレンスを維持するためにクロスバストランザクションを実施する 時を判断する。好ましい実施の形態では、左側のバス１０２に割り当てられたル ールテーブル３０４を左側のルールテーブル３０４ａと呼ぶ。右側のバス１０２ に割り当てられたルールテーブル３０４を右側のルールテーブル３０４ｂと呼ぶ 。Ｉ／Ｏバスに割り当てられたルールテーブル３０４をＩ／Ｏルールテーブル３ ０４ｃと呼ぶ。 各ルールテーブル３０４は、サイクルエンコーダ３０２から得られるバストラ ンザクションタイプ情報およびリモートコヒーレンスステータスビット４１２を 評価する。好ましい実施の形態では、各ルールテーブル３０４は、スタティック ランダムアクセスメモリ（ＳＲＡＭ）内に保持された大きな真理値表である。各 ルールテーブルのメモリ位置に格納されているのは、キャッシュコヒーレンスを 保証するために実行する必要があるクロスバストランザクションおよびローカル バストランザクションのタイプである。 また、ルールテーブル３０４は、スヌープアクションも行う。好ましい実施の 形態では、キャッシュラインのコピーを共有していることがリモートタグメモリ によって示されると、ルールテーブル３０４はＨＩＴ＃信号をアサートする。Ｈ ＩＴ＃信号をアサートすることで、リモートバス上の１つまたは複数のキャッシ ュメモリがキャッシュラインのコピーを共有していることが示される。ルールテ ーブル３０４はまた、他のバスでの以後のコードリードトランザクションによっ てクロスバストラフィックが生成されないように、コードリードトランザクショ ンを強制的に共有ステートにするためにＨＩＴ＃信号もアサートする。 キャッシュコヒーレンスを保証するのに必要な特定のクロスバストランザクシ ョンコードが、システムアクセスコントローラ１３０の制御下でルールテーブル ３０４にロードされる。好ましいマルチバスシステム１００は、システムの初期 化中にクロスバストランザクションコードをルールテーブル３０４にロードする 。クロスバストランザクションコードは変更可能なものであるため、クロスバス トランザクションは異なるマルチバスシステム１００に対して柔軟になることが できる。 Ｂ． バッファマネージャ 図１および図２に示すようなバッファマネージャ２１０、中央リクエストリス ト２０８およびデータインタフェースバッファ１３４は、複数のバス間 での通信を最適化する。好ましい実施の形態では、中央リクエストリスト２０８ 、バッファマネージャ２１０およびデータインタフェースバッファ１３４は、バ ス１０２、１０４および１０６のいずれからもアクセス可能なメモリセルのマル チポートプール（図示せず）を含む。有利なことに、バス１０２、１０４または １０６はいずれも、独立接続パスを使用せずに他のバス１０２、１０４または１ ０６に対して読み書きを行うことができる。 好ましい実施の形態では、各バストランザクションに関連した情報はさらに３ つの部分に区分けされ、アドレスセル、リクエストセルおよびデータセルと呼ば れる３つの異なるメモリセルに格納されている。したがって、各データセル、各 リクエストセルおよび各アドレスセルの間に１対１の対応が存在する。下記にお いてより詳細に説明するように、アドレスセルはバッファマネージャ２１０内に 、リクエストセルは中央リクエストリスト２０８内に、データセルはデータイン タフェースバッファ１３４内に設けられている。 好ましいバッファマネージャ２１０を図５Ａおよび図５Ｂに示す。図５Ａに注 目すると、バッファマネージャ２１０は、アドレスセル５００のプールと、アド レスセルのプライオリティエンコーダ５０４と、左側のファーストインファース トアウト（ＦＩＦＯ）メモリ５０６ａと、Ｉ／Ｏ ＦＩＦＯ５０６ｂと、右側の ＦＩＦＯ５０６ｃとを備えている。各アドレスセル５００はマルチポートであり 、アドレスセルのプライオリティエンコーダ５０４、バスマスタ２０２、バスス レーブ２０４、メモリコントローラ２０６と通信を行う他、図５Ｂに示されるよ うに、比較器５１０とも通信を行う。 好ましいバッファマネージャ２１０は、６４個のアドレスセル５００を含む。 図５Ａに示されるように、各アドレスセル５００は、「使用中」ビット５０２、 メモリアドレス５０４および一組のデータセルステータスビット５０５を含む。 使用中ビット５０２は、特定のアドレスセル５００が利用できるか否かを示して いる。好ましい実施の形態では、使用中ビット５０２は、 アドレスセル５００が使用中であるかフリーであるかを示すように設定されてい る。メモリアドレス５０４はメモリアドレス５０４を含み、データセルステータ スビット５０５はバストランザクションのタイプを含む。特に、データセルステ ータスビット５０５は、無効バストランザクションが行われるか否かを判断する 。 ここで、アドレスセルのプライオリティエンコーダ５０４に注目すると、アド レスセルのプライオリティエンコーダ５０４は、どのアドレスセル５００が使用 中で、どのアドレスセル５００がフリーであるかを判断し、新たなバストランザ クション情報を受信する。好ましい実施の形態では、アドレスセルのプライオリ ティエンコーダ５０４におけるロジックが、各アドレスセル５００における使用 中ビット５０２を評価することによってどのアドレスセル５００がフリーである かを判断する。使用中ビット５０２が設定されている場合には、そのアドレスセ ル５００は使用中である。使用中ビット５０２が設定されていなければ、そのア ドレスセルはフリーである。フリーのセルは総当たり式に選択される。 アドレスセルのプライオリティエンコーダ５０４は、どのアドレスセル５００ がフリーであるかを判断するだけでなく、異なるバス１０２、１０４および１０ ６にフリーのアドレスセル５００を割り当てる。好ましくは、アドレスセルのプ ライオリティエンコーダ５０４がフリーのアドレスセル５００を総当たり式に異 なるバス１０２、１０４および１０６に割り当てる。下記においてより詳細に説 明するように、バストランザクション情報がフリーアドレスセル５００に格納さ れている場合、使用中ビット５０２が設定され、アドレスセル５００がフリーで はないことが示される。 例えば、第１、第２および第３のアドレスセル５００がフリーであると仮定す る。好ましいプライオリティエンコーダ５０４は、第１、第２および第３のアド レスセル５００がフリーであると判断し、第１のアドレスセル５０ ０を左側のバス１０２に、第２のアドレスセル５００を右側のバス１０４に、第 ３のアドレスセル５００をＩ／Ｏバス１０６に割り当てる。４番目のアドレスセ ル５００がフリーになると、アドレスセルのプライオリティエンコーダ５０４は 左側のバス１０２に戻り、この第４のアドレスセル５００を左側のバス５００に 割り当てる。好ましいアドレスセルのプライオリティエンコーダ５０４はフリー のアドレスセルを異なるバスに割り当てるが、アドレスセルのプライオリティエ ンコーダ５０４を様々なアロケーションスキームに利用してフリーのアドレスセ ル５００を異なるバス１０２、１０４および１０６に割り当てることも可能であ るのは当業者であれば理解できよう。 ここで、バッファマネージャにおけるＦＩＦＯメモリ５０６に注目すると、Ｆ ＩＦＯメモリ５０６は、割り当てられたアドレスセル５００を識別するアドレス セル識別子を一時的に格納する。アドレスセル識別子は、割り当てられたアドレ スセル５００のメモリ位置を含むデータ変数である。好ましい実施の形態では、 アドレスセル識別子は６４個のアドレスセル５０４を識別する。以下においてよ り詳細に説明するように、バスマスタ２０２はＦＩＦＯメモリ５０６内のアドレ スセル識別子を利用して、このアドレスセル識別子によって識別されたアドレス セルメモリ位置にアクセスする。 好ましい実施の形態では、各ＦＩＦＯメモリ５０６はバススレーブ２０４およ びコヒーレンスフィルタ２００に対して出力を行う。このように、左側のＦＩＦ Ｏメモリ５０６ａは左側のバススレーブ２０４ａおよび左側のコヒーレンスフィ ルタ２００ａに対して出力を行う。右側のＦＩＦＯメモリ５０６ｂは、右側のバ ススレーブ２０４ｂおよび右側のコヒーレンスフィルタ２００ｂに対して出力を 行う。Ｉ／Ｏ ＦＩＦＯメモリ５０６ｃは、Ｉ／Ｏバススレーブ２０４ｃおよび Ｉ／Ｏコヒーレンスフィルタ２００ｃに対して出力を行う。複数のバススレーブ ２０４のうちの１つまたは複数のコヒーレンスフィルタ２００のうちの１つでバ ストランザクションを他のバスに 送信したい場合、自己が接続されたＦＩＦＯメモリ５０６からアドレスセル識別 子を１つ取得する。 このように、好ましいバッファマネージャ２１０は、全てのバス１０２、１０ ４および１０６を相互接続するアドレスセル５００のプールを提供する。バスの パスを別々にするのではなくアドレスセル５００の上記のようなプールを提供す ることで、システムの複雑さが少なくなる。さらに、アドレスセルプライオリテ ィエンコーダ５０４およびＦＩＦＯメモリ５０６によって、フリーアドレスセル ５００がバス１０２、１０４および１０６に等しく分配されることが保証される 。 図５Ｂに示す本発明の他の態様において、好ましいバッファマネージャ２１０ は、アドレス衝突を識別する複数のアドレス比較器５１０を含む。一般に、アド レス衝突は、２つの異なるバストランザクションが同一のデータ値に関連し、同 時に発生した時に生じる。このような状況では、２つのアドレスセル５００が、 ２つの異なるバストランザクションについてアドレスセル５００に同一のメモリ アドレス５０４を含む可能性がある。このような状況では、不適切なバストラン ザクションが起こり得る。 複数のバススレーブ２０４のうち１つがバストランザクションを受信すると、 バススレーブ２０４はそのバストランザクションに関連したアドレスを、バスス レーブ２０４と同一のバスに割り当てられたアドレス比較器５１０に転送する。 アドレス比較器５１０は、新たなメモリアドレス５０４と使用中アドレスセル５ ００内の全てのメモリアドレス５０４とを比較する。使用中アドレスセル５００ において同一のメモリアドレスが検出されると、アドレス比較器５１０はバスス レーブ２０４にアドレス衝突が存在することを通知する出力を生成する。これを 受けて、バススレーブ２０４は、アドレス衝突を生み出したバストランザクショ ンを開始したプロセッサ１１２にリトライ信号を送信する。よって、プロセッサ １１２ばバストランザクショ ンを後で開始する。 好ましい実施の形態では、各バスに一組のアドレス比較器５１０が割り当てら れている。このように、左側のアドレス比較器５１０ａの組は左側のバス１０２ に割り当てられている。右側のアドレス比較器５１０ｃの組は右側のバス１０４ に割り当てられている。Ｉ／Ｏアドレス比較器５１０の組はＩ／Ｏバス１０６に 割り当てられてる。バススレーブ２０４が新たなメモリアドレス５０４を受信す ると、バススレーブ２０４が新たなメモリアドレス５０４をアドレス比較器５１ ０に転送する。次に、アドレス比較器５０１が使用中アドレスセル５００に存在 するメモリアドレス５０４を評価し、アドレス衝突が存在するか否かを判断する 。 例えば、右側のバススレーブ２０２ｂはＩ／Ｏトランザクションを受信し、こ れをＩ／Ｏバス１０６上のＩ／Ｏブリッジ１２０のうちの１つに送る。Ｉ／Ｏト ランザクションに関連したメモリアドレスの受信時、右側のバススレーブ２０２ ｂはこのメモリアドレスを右側のアドレス比較器５１０ｃに転送する。右側のア ドレス比較器５１０ｃは、このメモリアドレスと使用中アドレスセル５００内の 既存のメモリアドレス５０４とを比較する。メモリアドレスのコピーが使用中ア ドレスセル５００に存在すると、アドレス比較器はアドレス衝突が存在する右側 のバススレーブ２０２ｂに信号を返送する。この例では、右側のバススレーブ２ ０２ｂはプロセッサ１１２ｃまたは１１２ｄに対してＩ／Ｏトランザクションを 後でリトライするように指示をする。 複数のタグメモリ２１２のうちの１つでエントリを無効にする無効バストラン ザクションを行う必要がある場合、バスが使用中ではなくなるまで無効動作を先 送りして遅らせると望ましい。１つの方法として、古いキャッシュラインアドレ ス（無効にされるキャッシュラインアドレス）をバッファマネージャに格納する ことが挙げられる。好ましい実施の形態では、バッファ マネージャ２１０におけるアドレスセル５００は、キャッシュラインに接続され たタグページアドレス４０２およびオフセットアドレス４０４を含むキャッシュ ラインのメモリアドレス全体を含む。古いキャッシュラインアドレスを複数のア ドレスセル５００のうちの１つに加えることで、古いキャッシュラインアドレス が実際には無効になっていなくても、新たなバストランザクションでマルチバス システム１００を進めることができる。 もう１つのバストランザクションがバッファマネージャ２１０内に存在する古 いキャッシュラインアドレス４００に関連していると仮定する。複数のバススレ ーブ２０４のうちの１つがバストランザクションを受信すると、バススレーブ２ ０４はこのバストランザクションに関連したアドレスをアドレス比較器５１０に 転送する。アドレス比較器５１０は、バストランザクションに関連したオフセッ トアドレス４０４と古いキャッシュラインアドレスのオフセットアドレス４０４ とを比較する。アドレス衝突が存在する場合には、比較器はデータセルのステー タスビット５０５を評価する。データセルのステータスビット５０５によって古 いキャッシュラインアドレスを無効にする必要があることが示されると、古いキ ャッシュラインアドレス４００を無効にできるようになるまで新たなバストラン ザクションが強制的にリトライされる。この方法の他の実施の形態については、 「他の実施の形態」のセクションで後述する。 Ｃ． 中央リクエストリスト ここで、図６に示されるような好ましい中央リクエストリスト２０８に注目す ると、中央リクエストリスト２０８は、リクエストセル６００のプールと、左側 のバスプライオリティエンコーダ６０２ａと、右側のバスプライオリティエンコ ーダ６０２ｂと、Ｉ／Ｏバスプライオリティエンコーダ６０２ｃとを含む。各リ クエストセル６００はマルチポートであり、アドレスセルのプライオリティエン コーダ６０２の各々と通信を行う。好ましい中央リク エストリスト２０８には、６４個のリクエストセル６００がある。さらに、６４ 個のアドレスセル５００と６４個のリクエストセル６００との間には１対１の対 応が存在する。 各リクエストセル６００は、ターゲットバス識別子６０４と、バストランザク ションコード６０６と、オーナーバス識別子６０８とを含む。ターゲットバス識 別子６０４は、宛先のバス１０２、１０４または１０６を識別する。下記におい てより詳細に説明するように、バス識別子６０４は予め規定されているのではな く、好ましい実施の形態では必要に応じてバス識別子６０４を設定し、右側のバ ス１０２、左側のバス１０４またはＩ／Ｏバス１０６のいずれかを識別する。例 えば、ターゲットバス識別子６０４は、バストランザクションコード６０６が右 側のバス１０４用であると指定することができる。一方、バストランザクション コードは、宛先のバスで行うバストランザクションのタイプを識別する。好まし い実施の形態では、バストランザクションコード６０６によって識別されたバス トランザクションをバスマスタ２０２が行う。オーナーバス識別子６０８は開始 したバスを識別する。例えば、オーナーバス識別子６０４は、左側のバス１０２ で開始されたバストランザクションコード６０６を示すことができる。 バスプライオリティエンコーダは、各リクエストセル６００のターゲットバス 識別子６０４を評価し、どのリクエストセルが異なるバスを指定しているかを判 断する。次に、これらのバス１０２、１０４または１０６のうちの１本に関連し たバスマスタ２０２が、特定のリクエストセル６００において識別されたバスト ランザクションを行う。例えば、左側のバスプライオリティエンコーダ６０２ａ は全てのターゲットバス識別子６０４を評価して、どのリクエストセル６００が 左側のバス１０２用のものか判断する。右側のバスプライオリティエンコーダ６ ０２ｂは、全てのターゲットバス識別子６０４を評価して、どのリクエストセル ６００が右側のバス１０４用のものか判 断する。Ｉ／Ｏバスプライオリティエンコーダ６０２ｃは、全てのターゲットバ ス識別子６０４を評価して、どのリクエストセル６００がＩ／Ｏバス１０６用の ものか判断する。 また、宛先のバス１０２、１０４および１０６を識別することに加えて、各バ スプライオリティエンコーダ６０２は、特定のバス１０２、１０４または１０６ に関連したバスリクエストセル５００のうち、どのバスリクエストセルの優先度 が最も高いかを判断する。好ましい実施の形態では、各バスプライオリティエン コーダ６０２は、総当たりロジックを用いて優先度が最も高いバスリクエストセ ル６００を判断する。各バスプライオリティエンコーダ６０２が自己に割り当て られたバスに優先度の最も高いリクエストセル６００を転送すると、各バスプラ イオリティエンコーダ６０２は優先度の割り当てを各リクエストセル６００に対 してローテーションする。総当たりロジックでは、各バスプライオリティエンコ ーダ６０２が全てのバスリクエストセル６００に対して連続的に最も高い優先度 を割り当てることができる。このような総当たりロジックは当業者間で周知であ る。 例えば、複数のリクエストセル６００のうちの２つが右側のバス１０４用のも のであることを右側のバスプライオリティエンコーダ６０２ｂが識別したと仮定 する。右側のバスプライオリティエンコーダ６０２ｂは、第１のリクエストセル ６００に最も高い優先度を割り当て、第１のリクエストセル識別子を右側のバス マスタ２０２ｂに送る。次に、右側のバスプライオリティエンコーダ６０２ｂは 第２のリクエストセル６００に最も高い優先度を割り当て、第２のリクエストセ ル識別子を右側のバスマスタ２０２ｂに送る。右側のバスプライオリティエンコ ーダ６０２ｂが右側のバス１０４に割り当てられたリクエストセル６００の最後 に達すると、右側のバスプライオリティエンコーダはリクエストセル５００のプ ールの先頭に戻る。 このように、中央リクエストリスト２０８は、全てのバス１０２、１０４ および１０６を相互接続するリクエストセル６００のプールを提供する。このよ うなリクエストセル６００のプールは、バス接続パスを分離する場合と比べて、 システムの複雑さを軽減する。さらに、中央リクエストリスト２０８におけるバ スプライオリティエンコーダ６０２において、リクエストセルにおける各バスト ランザクションがバス１０２、１０４および１０６によって行うことができる。 ＩＶ． データインタフェースバッファ ここで、図７に示されるような好ましいデータインタフェースバッファ１３４ に注目すると、データインタフェースバッファ１３４は、データセル７００のプ ールと、制御およびインデックス作成メカニズム７０２とを含む。各リクエスト セル６００はマルチポートであり、奇数主記憶装置モジュール１３２ａおよび偶 数主記憶装置モジュール１３２ｂに接続されたデータ線データ線１１０ａ、１１ ０ｂと１１０ｃ及び１４２ａと１４２ｂと通信を行う。好ましい中央リクエスト リスト２０８には、６４個のデータセル７００がある。さらに、６４個のデータ セル７００と、６４個のリクエストセル６００と、６４個のアドレスセル５００ との間には１対１の対応が存在する。各データセル７００は、バストランザクシ ョンに関連したデータ値を含む。 制御およびインデックス作成メカニズム７０２は、バススレーブ２０４からＤ ＩＢ制御線１４０を受け取る。ＤＩＢ制御線１４０は、特定のデータセル７００ およびバス１０２、１０４または１０６のうちの１本を識別する。例えば、Ｉ／ Ｏバススレーブ２０４が新たなバストランザクションを複数のアドレスセル５０ ０のうちの１つと複数のリクエストセル６００のうちの１つに加えると、Ｉ／Ｏ バススレーブ２０４もその新たなバストランザクションに関連したデータを対応 するデータセル７００に加える。この例では、Ｉ／Ｏバススレーブ２０４はＤＩ Ｂ制御線をアサートし、適切なデータセル７００を識別する。制御およびインデ ックス作成メカニズム７０２は次に、 適切なデータセル７００をイネーブルにしてＩ／Ｏデータ線１１０ｃからデータ を受信する。 このように、データインタフェースバッファは、全てのバス１０２、１０４ま たは１０６からアクセス可能なデータセル７００のプールを提供する。バスを別 々に相互接続するのではなくデータセル７００の上記のようなプールを提供する ことで、システムの複雑さが少なくなり、パフォーマンスが改善される。 Ｖ． キャッシュコヒーレンス維持 コヒーレンスフィルタ２００によって監視されるバストランザクションは、バ スリードラインコマンドおよびバスリード無効コマンドを含む。バスリードライ ン（ＢＲＬ）コマンドは、インストラクションコードまたはデータのキャッシュ ラインを主記憶装置１３２から読み出して無効にする。バスリード無効ライン（ ＢＲＩＬ）コマンドは、キャッシュラインを無効にする。好ましいルールテーブ ル３０４ではこれらのバスコマンドに適応しているが、ルールテーブル３０４は 他の異なるバスコマンドにも適応可能であり、好ましい実施の形態のバスコマン ドに限定されないことは当業者であれば理解できよう。 Ａ． バスリードラインコマンド処理 図８は、バス１０２、１０４または１０６のうちの１本がバスリードライン（ ＢＲＬ）コマンドを実行する際にキャッシュコヒーレンスを維持するためのフロ ーチャートを示している。スタートブロック８００から開始して、複数のプロセ ッサ１１２のうちの１つがＢＲＬコマンドを実行する。ＢＲＬコマンドの実行中 、プロセッサ１１２が、所望のキャッシュラインのキャッシュラインアドレス４ ００を自己が割り当てられたコヒーレンスフィルタ２００およびバススレーブ２ ０４に送信する。 バススレーブ２０４がキャッシュラインアドレスを受信すると、バススレ ーブ２０４はこのキャッシュラインアドレスを同一のバスに割り当てられたアド レス比較器５１０に転送する。アドレス比較器５１０は、オフセットアドレス４ ０４と、使用中アドレスセル５００に存在するメモリアドレス５０４のオフセッ ト部分とを比較し、アドレス衝突の可能性があるか否かを判断する。アドレス比 較器５１０はまた、データセルのステータスビット５０５を評価し、アドレス衝 突を生成したアドレスセル５００が無効トランザクションに関連しているか否か 確認する。関連している場合には、アドレス比較器５１０はアドレス衝突信号を バススレーブ２０４に送信する。次に、バススレーブ２０４が要求を出したプロ セッサ１１２に対してＢＲＬコマンドを先送りしてリトライするよう指示する。 アドレス衝突が存在することがアドレス比較器によって示されなかった場合に は、好ましい実施の形態はブロック８０２に進み、バス１０２、１０４または１ ０６がＢＲＬコマンドを実行していることをサイクルエンコーダ３０２が判断す る。また、バス１０２、１０４または１０６に割り当てられたタグコントローラ ３００がＢＲＬコマンドにおいて識別されたキャッシュラインアドレス４００を 使用し、他のバス１０２、１０４および１０６（リモートタグメモリ２１２）に 割り当てられたタグメモリ２１２内のキャッシュラインアドレス４００にアクセ スする。リモートタグメモリ２１２は、リモートキャッシュラインアドレス４０ ０が無効ステート、共有ステートまたは所有ステートのいずれにあるかを示すリ モートコヒーレンスステータスビット４１２を返送する。 特定のキャッシュラインアドレスを所有ステートで含むリモートタグメモリ２ １２は１つしかない。しかしながら、２つ以上のリモートタグメモリ２１２が特 定のキャッシュラインアドレスを共有または無効ステートで含んでもよい。１つ のリモートタグメモリ２１２がキャッシュラインアドレスのコピーを共有ステー トで含み、別のリモートタグメモリ３００が同一のキ ャッシュラインアドレスのコピーを無効ステートで含む場合には、共有ステート にあるコヒーレンスステータスビット４１２が指揮をとる。下記においてより詳 細に説明するように、２つ以上のリモートタグメモリ３００が特定のキャッシュ ラインアドレスのコピーを共有ステートで含む場合には、コヒーレンスルール３ ０４は２つ以上のリモートバス１０２、１０４または１０６においてリモートバ ストランザクションを行い、キャッシュコヒーレンスを保証することができる。 また、リモートタグメモリ３００の中には特定のキャッシュラインアドレス４０ ０を含むものが存在しない場合には、キャッシュラインアドレス４００に関連し たリモートコヒーレンスステータスビット４１２が無効ステートであるかのよう に扱われる。 例えば、左側のバス１０２上の第１のプロセッサ１１２ａがブロック８０２に おける特定のキャッシュラインアドレス４００についてのＢＲＬコマンドを生成 し、左側のサイクルエンコーダ３０２ａは左側のバスでＢＲＬコマンドが実行さ れていると判断する。また、左側のタグコントローラ３００がキャッシュライン アドレス４００を用いて右側のリモートタグメモリ２１２ｂおよびリモートＩ／ Ｏタグメモリ２１２ｃにアクセスする。タグコントローラ３００は、右側のタグ メモリ２１２ｂおよびＩ／Ｏタグメモリ２１２ｃから、キャッシュラインアドレ ス４００が右側のタグメモリ２１２ｂにあるか否か、Ｉ／Ｏタグメモリ２１２ｃ が無効ステート、共有ステートまたは所有ステートのいずれであるかを示すリモ ートコヒーレンスステータスビット４１２を取得する。右側のタグメモリ２１２ ｂおよびＩ／Ｏタグメモリ２１２ｃのいずれもキャッシュラインアドレス４００ を含んでいない場合には、左側のタグコントローラ３００ａがリモートコヒーレ ンスステータスビット４１２を無効ステートであるかのように扱う。 ここで、ローカルおよびリモート指定を用いている時の好ましいルールテーブ ル３０４の動作に注目すると、ローカルバス１０２、１０４または１０ ６に接続されたサイクルエンコーダ３０２は、ローカルルールテーブル３０４に バストランザクション（ＢＲＬコマンド）のタイプおよびリモートキャッシュス テータスビット４１２のステータスを送信する。リモートキャッシュラインアド レス４００が無効ステートにあることがリモートコヒーレンスステータスビット ４１２によって示されると、ローカルルールテーブル３０４はブロック８０４に 進む。好ましい実施の形態では、リモートコヒーレンスステータスビット４１２ が無効ステートにあると、ローカルルールテーブル３０４はリモートバス１０２ 、１０４または１０６のいずれでもＢＲＩＬクロスバストランザクションを生成 しない。代わりに、ローカルルールテーブル３０４はキャッシュラインアドレス の上位集合４００をローカルタグメモリ３００において維持する。 ブロック８０４に進むと、ローカルプロセッサ１１２は、自己の内部キャッシ ュメモリ１１４に対して問い合わせを行い、ローカルプロセッサ１１２の中に所 望のキャッシュラインのコピーを持っているものがあるか否かを判断する。好ま しい実施の形態では、複数のプロセッサ１１２のうちの１つは、変更後のキャッ シュラインがプロセッサのキャッシュメモリ１１４に存在することがバススヌー プ動作によって示されるとＨＩＴＭ＃信号をアサートする。ＨＩＴＭ＃信号は複 数のアドレスおよび制御線１０８のうちの１本であり、最新のキャッシュライン を有するプロセッサ１１２はキャッシュラインを主記憶装置１３２に書き戻す必 要があるということを示している。 ブロック８０６では、変更後のキャッシュラインを有するローカルプロセッサ １１２がバストランザクションに応答し、同時に変更後のキャッシュラインを主 記憶装置１３２に書き戻すことによって主記憶装置１３２を更新する。ブロック ８０８に進むと、ローカルルールテーブル３０４はローカルタグコントローラ３ ００に対して、ローカルタグメモリ２１２内のコヒーレンスステータスビット４ １２を共有ステートに設定するよう指示する。次に、 ローカルルールテーブル３０４はＥＮＤブロック８１０に進む。 ブロック８０４に戻り、ローカルプロセッサ１１２がキャッシュラインの変更 後のコピーを含まない場合には、ルールテーブル３０４はブロック８１２に進む 。ブロック８１２では、ローカルルールテーブル３０４は、ローカルバス１０２ 、１０４または１０６上のＨＩＴ＃信号を評価する。上述したように、ローカル プロセッサ１１２は、ローカルプロセッサ１１２が自己のキャッシュメモリ１１ ４内に未変更のキャッシュラインのコピーを含んでいる場合にＨＩＴ＃信号を生 成する。ローカルプロセッサ１１２が未変更のキャッシュラインのコピーを確か に含んでいる場合には、ローカルルールテーブル３０４はブロック８１４に進む 。 ブロック８１４では、ローカルバススレーブ２０４が主記憶装置１３２からキ ャッシュラインを取得する。キャッシュラインアドレスが奇数である場合には、 ローカルバススレーブ２０４は奇数主記憶装置１３２ａからキャッシュラインを 取得する。キャッシュラインアドレスが偶数である場合には、ローカルバススレ ーブ２０４は偶数主記憶装置モジュール１３２ｂからキャッシュラインを取得す る。ローカルバススレーブ２０４は次に要求を出しているプロセッサ１１２にキ ャッシュラインを送信する。 ブロック８０８に進み、ローカルルールテーブル３０４はローカルタグコント ローラ３００に対してローカルタグメモリ３００内のコヒーレンスステータスビ ット４１２を共有ステートに設定するよう指示する。ローカルルールテーブル３ ０４は次に、ＥＮＤブロック８１０に進む。 ブロック８１２に戻り、ローカルプロセッサ１１２がＨＩＴ＃信号またはＨＩ ＴＭ＃信号をアサートしないと、ブロック８１６によって示されるようにキャッ シュラインはローカルプロセッサ１１２には存在しない。ブロック８１８に進み 、ローカルタグメモリ２１２がキャッシュラインアドレス４００のコピーを含ま ない場合、ルールテーブル３０４はこのキャッシュライン アドレス４００をローカルタグメモリ２１２に加える。上述したように、ローカ ルタグメモリは既存のキャッシュラインアドレスをローカルタグメモリから追い 出して新たなキャッシュラインアドレスのために空間を確保する必要がある場合 がある。そのような場合には、古いキャッシュラインアドレスをまず無効にし、 その後で新たなキャッシュラインアドレスをローカルタグメモリに追加する。次 に左側のバススレーブが主記憶装置１３２から所望のキャッシュラインを取得し 、要求を出しているプロセッサ１１２にこれを送信する。 ローカルルールテーブル３０４はブロック８２２に進み、ローカルタグコント ローラ３００にローカルタグメモリ２１２のキャッシュラインのコヒーレンスス テータスビット４１２を所有ステートに設定するよう指示する。しかしながら、 ローカルバス上のローカルプロセッサ１１２のうちの１つがＨＩＴ＃信号をアサ ートすると、ローカルタグメモリ２１２は共有に設定される。また、ＢＲＬコマ ンドがコード用でリモートステータスが所有されていない場合には、ルールテー ブル３０４はＨＩＴ＃信号をアサートする。そのときにＨＩＴＭ＃が検出されな ければ、ＢＲＬコマンドを開始したプロセッサは自己の内部キャッシュステータ スを共有にマークする。ＨＩＴＭ＃信号がアサートされると、内在的な書き戻し が行われ、ローカルタグメモリ２１２が共有に設定される。ローカルルールテー ブル３０４はＥＮＤブロック８１０に進む。 ブロック８０２に戻り、以下、リモートタグメモリ３００によって、リモート キャッシュラインアドレス４００が共有ステートにあることが示された場合に何 が起こるかについて的を絞って説明する。リモートコヒーレンスステータスビッ ト４１２によってキャッシュラインアドレス４００が共有ステートにあることが 示されると、ローカルルールテーブル３０４はリモートバス１０２、１０４また は１０６上にＢＲＬクロスバストランザクション を生成しない。代わりに、ローカルルールテーブル３０４は主記憶装置１３２か ら所望のキャッシュラインを取得し、ローカルタグメモリ３００を更新する。 ブロック８３０に進み、コードリードのために、ローカルルールテーブル３０ ４は、ローカルバス１０２、１０４または１０６にＨＩＴ＃信号をアサートする 。次に、ローカルルールテーブル３０４はブロック８３２に進む。ブロック８３ ２では、ローカルルールテーブル３０４は主記憶装置１３２から所望のキャッシ ュラインを取得する。所望のキャッシュラインアドレスがローカルタグメモリ２ １２内に存在しない場合には、タグコントローラは新たなキャッシュラインアド レス４００をローカルタグメモリ２１２に追加する。上述したように、タグコン トローラ３００は古いキャッシュラインアドレス４００のうちの１つを追い出し て新たなキャッシュラインアドレス４００のために空間を確保する場合もある。 ８０８が十分に満足されるように進み、ローカルルールテーブル３０４はキャ ッシュラインのコヒーレンスステータスビット４１２を共有に設定してＥＮＤブ ロック６１０に進む。 ブロック８０２に戻り、以下、複数のリモートタグメモリ２１２のうちの１つ によって、複数のリモートキャッシュラインアドレス４００のうちの１つが所有 ステートにあることが示された場合に何が起こるかについて的を絞って説明する 。リモートコヒーレンスステータスビット４１２によってリモートキャッシュラ インアドレス４００のうちの１つが所有ステートにあることが示されると、リモ ートバスは所望のキャッシュラインの最新バージョンを有しているため、最新の キャッシュラインをリモートバスから取得しなければならない。ブロック８０２ では、ルールテーブル３０４がキャッシュコヒーレンスを保証するのに必要なＢ ＲＬクロスバストランザクションを生成する。好ましい無効、共有および所有プ ロトコルでは、特定の時点で 時を違えずキャッシュラインを所有できるバスは１本のみである。このように、 リモートキャッシュラインを異なるコヒーレンスステートに変更しなければなら ない。 ブロック８４０に進み、ローカルルールテーブル３０４は、ローカルＢＲＬコ マンドを遅延にできるか否かを判断する。ローカルＢＲＬコマンドを遅延するこ とで、ローカルバスがバストランザクションの送信を続けることができる。上述 したように、バストランザクションを発行するプロセッサ１０４は、そのＤＥＮ ＃信号をアサートすることによってバストランザクションが遅延可能なものであ るか否かを示す。ＤＥＮ＃信号がアサートされると、ローカルルールテーブル３ ０４はブロック８４２に進み、ローカルバススレーブ２０４に対してローカルＢ ＲＬコマンドを遅延するよう指示する。ブロック８４４に進み、ローカルルール テーブル３０４は次に、ＢＲＬコマンドをリモートバス１０２、１０４または１ ０６のうちの１本で行うよう本発明に指示する。 ブロック８４０に戻り、バストランザクションを遅延できない場合には、ロー カルルールテーブル３０４はブロック８４６に進み、ローカルバススレーブ２０ ４に対してローカルＢＲＬコマンドを引きとめるよう指示する。ブロック８４４ に進み、ローカルルールテーブル３０４は次に、リモートバス１０２、１０４ま たは１０６のうちの１本でＢＲＬコマンドを実行するよう本発明に対して指示す る。 ブロック８４４では、バッファマネージャ２１０および中央リクエストリスト ２０８がＢＲＬコマンドを所望のバスに転送する。例えば、左側のバス１０２の 第１のプロセッサ１１２ａが特定のキャッシュラインアドレスに対するＢＲＬコ マンドを実行すると仮定する。さらに、キャッシュラインアドレス４００に対し て右側のバスコヒーレンスステータスビット４１２がキャッシュラインアドレス ４００が所有ステートであることを示す。 この例では、キャッシュコヒーレンスを保証するためには右側のバス１０４上 のＢＲＬコマンドが必要であると左側のルールテーブル３０４ａが判断する。左 側のルールテーブル３０４ａは次に、左側のＦＩＦＯ５０６ａからフリーアドレ スセル識別子を取得する。左側のルールテーブル３０４ａは、アドレスセル識別 子によって識別されるアドレスセル５０６ａにアクセスし、キャッシュラインア ドレス４００をメモリアドレス５０４に入力する。また、左側のルールテーブル ３０４ａが対応するリクエストセル６００にアクセスし、右側のバス識別子をタ ーゲットバス識別子６０４に格納し、ＢＲＬコマンドをバストランザクションコ ード６０６に格納し、左側のバス識別子をオーナーバス識別子６０８に格納する 。 右側のバスプライオリティエンコーダ６０２ｂがリクエストセル６００に対し て最も高い優先度を割り当てたら、右側のバスマスタ２０２ｂは右側のバス１０ ４上でＢＲＬコマンドを実行する。ブロック８４８に進み、右側のプロセッサが 右側のバス１０４上のＢＲＬコマンドに応答する。ブロック８４８では、右側の プロセッサが、自己のキャッシュメモリ１１４内にあるキャッシュラインアドレ スのステータスを評価する。右側のプロセッサが所望のキャッシュラインアドレ スのコピーを有していなければ、右側のプロセッサはＨＩＴ＃およびＨＩＴＭ＃ 信号をアサートしない。 ブロック８５０に進み、右側のタグコントローラ３００ｂが、右側のタグメモ リ２１２ｂ内のコヒーレンスステータスビット４１２を無効ステートに設定する 。ローカルバストランザクションが遅延されている場合には、左側のバススレー ブ２０２ａが左側のバス１０２上に遅延リプライトランザクションを発行する。 ブロック８１８に進み、左側のバススレーブ２０２ａが主記憶装置１３２から所 望のキャッシュラインを取得し、左側のバス１０２上の要求を出しているプロセ ッサ１１２にこれを送信する。左側のルールテーブル３０４ａは次に、ブロック ８２２または８２４を介して進み、上述 したようにしてＥＮＤブロック８１０に達する。 さて、ブロック８４８に戻り、右側のプロセッサ１１２ｃまたは１１２ｄがキ ャッシュラインの未変更コピーを含む場合には、これらのプロセッサは右側のＨ ＩＴ＃信号をアサートし、本発明はブロック８５２に進む。ブロック８５２では 、右側のタグコントローラ３００ｂが右側のタグメモリ２１２ｂ内のコヒーレン スステータスビット４１２を共有ステートに設定する。 ブロック８５４に進み、左側のタグメモリ２１２ｂがキャッシュラインアドレ ス４００のコピーを有していない場合には、左側のルールテーブル３０４は左側 のタグコントローラ３００ａに対してこのキャッシュラインアドレス４００を左 側のタグメモリ２１２ａに追加するよう指示する。上述したように、ローカルタ グメモリは既存のキャッシュラインアドレス４００を左側のタグメモリから追い 出し、新たなキャッシュラインアドレスのために空間を確保しなければならない 場合がある。このような場合には、古いキャッシュラインアドレスをまず無効に した上で、新たなキャッシュラインアドレスを左側のタグメモリに追加する。 ブロック８５２にいる間に、左側のバススレーブが主記憶装置１３２から所望 のキャッシュラインを取得し、左側のバス１０２上で要求を出しているプロセッ サ１１２ａにこれを送信する。ブロック８０８に進み、左側のルールテーブル３ ０４ａは左側のタグコントローラ３００ａに対して左側のタグメモリ２１２ａ内 のコヒーレンスステータスビット４１２を共有に設定するよう指示し、ＥＮＤブ ロック８１０に進む。 ここで、ブロック８４８に戻り、右側のプロセッサ１１２ｃまたは１１２ｄの うちの一方が自己のキャッシュメモリ１１４にキャッシュラインの変更されたコ ピーを有する場合には、右側のプロセッサ１１２ｃまたは１１２ｄは右側のＨＩ ＴＭ＃信号をアサートする。ブロック８５６に進み、変更後のキャッシュライン を左側のバス１０２に供給する。特に、変更後のキャッ シュラインをデータインタフェースバッファ１３４内の対応するデータセル７０ ０にロードし、続いてオーナーバス識別子６０８によって識別される左側のバス １０２に送信する。次に、（オリジナルのバストランザクションが遅延可能であ る場合には遅延されたレスポンスと一緒に）変更後のキャッシュラインを左側の バス１０２に送信する左側のバススレーブ２０４ａがデータセル７００にアクセ スする。また、右側のタグコントローラ３００ｂが右側のタグメモリ内のコヒー レンスステータスビットを共有ステートに設定する。 ステート８５８に進み、応答の一部として、変更後のキャッシュラインが主記 憶装置１３２に書き戻される。次に、本発明は上述したようにブロック８５２、 ８５４、ブロック８０８およびＥＮＤブロック８１０に進む。このように、本発 明は、キャッシュコヒーレンスを維持するために必要な可能性がある場合にＢＲ Ｌクロスバストランザクションを行う。上記の例は左側のバス１０２がＢＲＬコ マンドを開始するプロセスについて述べたものであるが、右側のバス１０４また はＩ／Ｏバス１０６がＢＲＬコマンドを開始しても同様のプロセスが起こる。 Ｂ． バスリード無効ラインコマンド処理 図９は、バス１０２、１０４または１０６のうちの１本がバスリード無効ライ ン（ＢＲＩＬ）コマンドを実行する際にキャッシュコヒーレンスを維持するため のフローチャートを示している。スタートブロック９００から開始して、複数の プロセッサ１１２のうちの１つがＢＲＩＬコマンドを実行する。ＢＲＩＬコマン ドの実行中、複数のプロセッサ１１２のうちの１つが、所望のキャッシュライン アドレス４００を自己が割り当てられたコヒーレンスフィルタ２００に送信する 。 ブロック９０２に進み、バス１０２、１０４または１０６がＢＲＩＬコマンド を実行していることをサイクルエンコーダ３０２が判断する。また、割 り当てられたタグコントローラ３００がＢＲＩＬコマンドにおいて識別されたキ ャッシュラインアドレス４００を使用し、リモートタグメモリ２１２内のキャッ シュラインアドレス４００にアクセスする。リモートタグメモリ２１２がキャッ シュラインアドレス４００を含む場合、これらのメモリはリモートキャッシュラ インアドレス４００が無効ステート、共有ステートまたは所有ステートにあるこ とを示すリモートコヒーレンスステータスビット４１２を返送する。 上述したように、特定のキャッシュラインアドレスを所有ステートで含むリモ ートタグメモリ２１２は１つしかない。しかしながら、２つ以上のリモートタグ メモリ２１２が特定のキャッシュラインアドレスを共有または無効ステートで含 んでもよい。１つのリモートタグメモリ２１２がキャッシュラインアドレスのコ ピーを共有ステートで含み、別のリモートタグメモリ３００が同一のキャッシュ ラインアドレスのコピーを無効ステートで含む場合には、共有ステートにあるコ ヒーレンスステータスビット４１２が指揮をとる。下記においてより詳細に説明 するように、２つ以上のリモートタグメモリ３００が特定のキャッシュラインア ドレスのコピーを共有ステートで含む場合には、コヒーレンスルール３０４は２ つ以上のリモートバス１０２１０４または１０６においてリモートバストランザ クションを行い、キャッシュコヒーレンスを保証することができる。また、リモ ートタグメモリ３００の中には特定のキャッシュラインアドレス４００を含むも のが存在しない場合には、キャッシュラインアドレス４００に関連したリモート コヒーレンスステータスビット４１２が無効ステートであるかのように扱われる 。 例えば、左側のバス１０２上のプロセッサ１１２ａがブロック９０２における 特定のキャッシュラインアドレス４００についてのＢＲＩＬコマンドを生成する と、左側のサイクルエンコーダ３０２ａが左側のバス１０２でＢＲＩＬコマンド が実行されていると判断する。また、左側のタグコントロー ラ３００ａがキャッシュラインアドレス４００を用いて右側のタグメモリ２１２ ｂおよびＩ／Ｏタグメモリ２１２ｃにアクセスする。タグコントローラ３００は 、右側のタグメモリ２１２ｂおよびＩ／Ｏタグメモリ２１２ｃから、キャッシュ ラインアドレス４００が右側のタグメモリ２１２ｂにあるか否か、Ｉ／Ｏタグメ モリ２１２ｃが無効ステート、共有ステートまたは所有ステートのいずれである かを示すリモートコヒーレンスステータスビット４１２を取得する。右側のタグ メモリ２１２ｂおよびＩ／Ｏタグメモリ２１２ｃのいずれもキャッシュラインア ドレス４００を含んでいない場合には、左側のタグコントローラ３００ａがリモ ートコヒーレンスステータスビット４１２を無効ステートであるかのように扱う 。 ここで、好ましいルールテーブル３０４の動作およびローカルおよびリモート 指定を使用することに注目すると、ローカルバス１０２、１０４または１０６に 関連するサイクルエンコーダ３０２は、ローカルルールテーブル３０４にバスト ランザクション（ＢＲＩＬコマンド）のタイプおよびリモートコヒーレンスステ ータスビット４１２のステータスを送信する。リモートキャッシュラインアドレ ス４００が無効ステートにあることがリモートコヒーレンスステータスビット４ １２によって示されると、ローカルルールテーブル３０４はブロック９０４に進 む。好ましい実施の形態では、リモートコヒーレンスステータスビット４１２が 無効ステートにあると、ローカルルールテーブル３０４はリモートバス１０２、 １０４または１０６のいずれでもＢＲＩＬクロスバストランザクションを生成し ない。代わりに、ローカルルールテーブル３０４はキャッシュラインアドレスの 上位集合４００をローカルタグメモリ３００において維持する。 ブロック９０４に進むと、ローカルプロセッサ１１２は、自己の内部キャッシ ュメモリ１１４に対して問い合わせを行い、ローカルプロセッサ１１２の中に所 望のキャッシュラインのコピーを持っているものがあるか否かを 判断する。好ましい実施の形態では、複数のプロセッサ１１２のうちの１つは、 変更後のキャッシュラインがプロセッサのキャッシュメモリ１１４に存在するこ とがバススヌープ動作によって示されるとＨＩＴＭ＃信号をアサートする。ＨＩ ＴＭ＃信号は、複数のアドレスおよび制御線１０８のうちの１本であり、最新の キャッシュラインを有するプロセッサ１１２はキャッシュラインを主記憶装置１ ３２に書き戻す必要があるということを示している。 ブロック９０６では、ローカルプロセッサ１１２がバストランザクションに応 答し、同時に変更後のキャッシュラインを主記憶装置１３２に書き戻すことによ って主記憶装置１３２を更新する。ブロック９０８に進むと、ローカルルールテ ーブル３０４はローカルタグコントローラ３００に対して、ローカルタグメモリ ２１２内のコヒーレンスステータスビット４１２を所有ステートに設定するよう 指示する。次に、ローカルルールテーブル３０４はＥＮＤブロック９１０に進む 。 ブロック９０４に戻り、ローカルプロセッサ１１２がキャッシュラインの変更 後のコピーを含まない場合には、ローカルルールテーブル３０４はブロック９１ ２に進む。上述したように、ローカルタグメモリ２１２がキャッシュラインアド レス４００のコピーを含まない場合、ローカルルールテーブル３０４はこのキャ ッシュラインアドレス４００をローカルタグメモリ３０４に加える。このように 、ローカルタグメモリは既存のキャッシュラインアドレスをローカルタグメモリ から追い出して新たなキャッシュラインアドレスのために空間を確保する必要が ある場合がある。そのような場合には、古いキャッシュラインアドレスをまず無 効にし、その後で新たなキャッシュラインアドレスをローカルタグメモリに追加 する。ブロック９１２において、左側のバススレーブも主記憶装置１３２から所 望のキャッシュラインを取得し、要求を出しているプロセッサ１１２にこれを送 信する。 ブロック９０２に戻り、以下、リモートタグメモリ３００によって、リモート キャッシュラインアドレス４００が共有または所有ステートにあることが示され た場合に何が起こるかについて的を絞って説明する。リモートコヒーレンスステ ータスビット４１２によってリモートキャッシュラインアドレス４００が共有ま たは所有ステートにあることが示されると、ローカルルールテーブル３０４は、 キャッシュコヒーレンスを保証するのに必要なＢＲＩＬクロスバストランザクシ ョンを生成する。 ブロック９２０に進み、ローカルルールテーブル３０４は、ローカルＢＲＩＬ コマンドを遅延できるか否かを判断する。上述したように、バストランザクショ ンを発行するプロセッサ１０４は、そのＤＥＮ＃信号をアサートすることによっ てバストランザクションが遅延可能なものであるか否かを示す。ＤＥＮ＃信号が アサートされると、ローカルルールテーブル３０４はブロック９２２に進み、ロ ーカルバススレーブ２０４に対してローカルＢＲＩＬコマンドを遅延するよう指 示する。ブロック９２４に進み、ローカルルールテーブル３０４は次に、ＢＲＬ コマンドをリモートバス１０２、１０４または１０６のうちの１本で行うよう本 発明に指示する。 ブロック９２０に戻り、バストランザクションを遅延できない場合には、ロー カルルールテーブル３０４はブロック９２６に進み、ローカルバススレーブ２０ ４に対してローカルＢＲＩＬコマンドを引きとめるよう指示する。ブロック９２ ４に進み、ローカルルールテーブル３０４は次に、リモートバス１０２、１０４ または１０６のうちの１本でリモートＢＲＩＬコマンドを実行するよう本発明に 対して指示する。 ブロック９２４では、ブロック８４４で上述したように、バッファマネージャ ２１０および中央リクエストリスト２０８がＢＲＩＬコマンドを所望のリモート バス１０２、１０４または１０５に転送する。ブロック９２８に進み、リモート バス１０２、１０４および１０６上でＢＲＩＬコマンドが実 行される。ブロック９２８では、リモートプロセッサが、自己のキャッシュメモ リ１１４内にあるキャッシュラインアドレスのステータスを評価する。リモート プロセッサが所望のキャッシュラインアドレス４００のコピーを有していなけれ ば、右側のプロセッサばＨＩＴ＃またはＨＩＴＭ＃信号をアサートしない。 ブロック９３０に進み、リモートタグコントローラ３００が、リモートタグメ モリ２１２内のコヒーレンスステータスビット４１２を無効ステートに設定する 。ブロック９３２に進み、左側のバススレーブが主記憶装置１３２から所望のキ ャッシュラインを取得し、左側のバス１０２上の要求を出しているプロセッサ１ １２にこれを送信する。さらに、キャッシュラインアドレス４００がローカルタ グメモリ２１２に存在しない場合には、ローカルルールテーブル３０４がローカ ルタグコントローラ３００に対して新たなキャッシュラインアドレス４００をロ ーカルタグメモリに追加するよう指示する。上述したように、これには既存のキ ャッシュラインアドレスを無効にする必要がある場合もある。ブロック９０８に 進み、ローカルタグコントローラ３００がローカルタグメモリ２１２におけるコ ヒーレンスステータスビットを所有に設定し、ＥＮＤブロック９１０に進む。 さて、ブロック９２８に戻り、リモートプロセッサ１１２がキャッシュライン の未変更コピーを含む場合には、これらのプロセッサはリモートＨＩＴ＃信号を アサートし、本発明は上述したようにブロック９３０、ブロック９３２、ブロッ ク９０８およびＥＮＤブロック９１０に進む。再びブロック９２８に戻り、複数 のリモートプロセッサ１１２のうちの１つが自己のキャッシュメモリ１１４にキ ャッシュラインの変更後のコピーを含んでいる場合、リモートプロセッサ１１２ はリモートＨＩＴＭ＃信号をアサートする。 ブロック９３４に進み、変更後のキャッシュラインをローカルバス１０２、１ ０４または１０６に供給する。特に、変更後のキャッシュラインをデータ インタフェースバッファ１３４内の適切なデータセル７００にロードし、オーナ ーバス識別子６０８によって識別されるバスに返信する。次に、ローカルバスス レーブ２０４が（オリジナルのバストランザクションが遅延可能である場合には 遅延されたレスポンスと一緒に）変更後のキャッシュラインを左側のローカルバ ス１０２で送信する。また、リモートタグコントローラ３００がリモートタグメ モリ内のリモートコヒーレンスステータスビットを無効ステートに設定する。応 答の一部として、変更後のキャッシュラインが主記憶装置１３２に書き戻される 。 次に、本発明は上述したようにブロック９０８およびＥＮＤブロック９１０に 進む。このように、本発明は、キャッシュコヒーレンスを維持するために必要な 可能性がある場合にＢＲＩＬクロスバストランザクションを行う。 ＶＩ． 他の実施の形態 本発明の他の実施の形態は、いわゆる無効待ち行列と呼ばれるものを実現し、 これを含む。ここで、図１０に示す無効待ち行列１０００に注目すると、各バス は割り当てられた無効待ち行列１０００を有する。無効待ち行列１０００は、比 較的少数の待ち行列エントリ１００２を含む。各待ち行列エントリ１００２は、 複数のキャッシュラインアドレス４００のうちの１つに対するタグページアドレ ス４０２と、オフセットアドレス４０４と、コヒーレンスステータスビット４１ ２と、パリティビット４１４とを格納する。 好ましい実施の形態では、好ましいタグメモリ２１２が主記憶装置１３２より も小さい。このため、時々２つ以上のキャッシュラインアドレス４００が同一の タグエントリ４１０にマッピングされる。キャッシュラインが占有されたタグエ ントリ４１０にマッピングされると、タグコントローラ３００は占有されている タグエントリ４１０をタグメモリ２１２から追い出さなければならない。すなわ ち、占有されているタグエントリ４１０の既存のキャッシュラインを無効にし、 タグコントローラ３００が新たなキャッシュラ インアドレス４００をタグエントリ４１０に格納できるようにする。 また、２つのプロセッサ１１２が同一のタグエントリ４１０にマッピングされ る２本のキャッシュラインにアクセスしようとした場合、コヒーレンスフィルタ ２００が第１のキャッシュラインアドレス４００を無効にし、これを第２のキャ ッシュラインアドレス４００と置き換える。コヒーレンスフィルタ２００は次に 第２のキャッシュラインアドレス４００を無効にし、これを第１のキャッシユュ ラインアドレス４００と置き換える。このようなピンポン作用はタグメモリスラ ッシングと呼ばれている。さらに大きなタグメモリ２１２を用いてタグメモリス ラッシングを最小限にすることは可能であるが、この方法ではタグメモリ２１２ にかかるコストが大幅に増す可能性がある。有利なことに、無効待ち行列１００ ０は、メモリにかかる追加コストを最小限に抑えたままタグメモリスラッシング を大幅に減らす。 さらに、古いキャッシュラインアドレスを無効にしなければならない場合、古 いキャッシュラインを無効にする処理が終了するまで新たなキャッシュラインア ドレスに関連したバストランザクションを遅延させなければならない。好ましい 無効待ち行列１００では、新たなバストランザクションを進めることができる。 その後でバスがフリーになるまで先送りして古いキャッシュラインアドレスを無 効にすることができる。 複数のコヒーレンスフィルタ２００のうちの１つでタグエントリ４１０をその タグメモリ２１２から追い出す必要が生じると、タグエントリ４１０はコヒーレ ンスフィルタの無効待ち行列１００２に格納される。好ましい無効待ち行列１０ ００は最大で８個の追い出されたタグエントリ４１０を格納することができるが 、無効待ち行列１００２は様々な数の追い出されたタグエントリ４１０を含むこ とができる。複数のコヒーレンスフィルタ２００のうち１つで９個以上のタグエ ントリ４１０を追い出す場合は、無効待ち行列１０００は最も後にアクセスされ たタグエントリ４１０を保持し、フラッ シュしたタグエントリ４１０を無効にする。 無効待ち行列１０００は、タグメモリ２１２内のタグエントリ４１０とは異な るフォーマットで待ち行列エントリ１００２を格納する。特に、好ましい待ち行 列エントリ１００２は、タグメモリ２１２から追い出されたタグエントリ４１０ のタグページアドレス４０２と、オフセットアドレス４０４とコヒーレンスステ ータスビット４１２と、パリティビット４１４とを含む。どのようなキャッシュ ラインアドレス４００であっても任意の待ち行列エントリ１００２に存在するこ とができるため、各無効待ち行列１０００は完全アソシアティブ方式であると言 われる。 各無効待ち行列１０００が比較的少数の無効待ち行列エントリ１００２を含む ため、各無効待ち行列１０００はタグメモリ２１２のサイズを大きくするための 低コストの選択肢を提供する。好ましい実施の形態では、無効待ち行列１０００ は、システムアクセスコントローラ１３０内に存在するスタティックランダムア クセスメモリで実現される。 ＶＩＩ． 結論 以上、本発明の好ましい実施の形態を説明したが、これらの実施の形態は一例 として挙げられたものであり、本発明の範囲を限定することを意味するものでは ない。例えば、本願明細書では３バスシステム１００に鑑みて本発明を説明した が、本発明ではさらに多くの本数のバスを含むこともできる。さらに、本発明は 様々な多重処理システムで実現可能である。したがって、本発明の趣旨および範 囲は以下の請求の範囲およびこれと等価なものによって規定されるべきものであ る。

───────────────────────────────────────────────────── フロントページの続き (81)指定国 ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＤＥ， ＤＫ，ＥＳ，ＦＩ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，ＩＴ，Ｌ Ｕ，ＭＣ，ＮＬ，ＰＴ，ＳＥ)，ＯＡ(ＢＦ，ＢＪ，ＣＦ ，ＣＧ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＭＬ，ＭＲ，ＮＥ， ＳＮ，ＴＤ，ＴＧ)，ＡＰ(ＧＨ，ＫＥ，ＬＳ，ＭＷ，Ｓ Ｄ，ＳＺ，ＵＧ，ＺＷ)，ＥＡ(ＡＭ，ＡＺ，ＢＹ，ＫＧ ，ＫＺ，ＭＤ，ＲＵ，ＴＪ，ＴＭ)，ＡＬ，ＡＭ，ＡＴ ，ＡＵ，ＡＺ，ＢＡ，ＢＢ，ＢＧ，ＢＲ，ＢＹ，ＣＡ， ＣＨ，ＣＮ，ＣＵ，ＣＺ，ＤＥ，ＤＫ，ＥＥ，ＥＳ，Ｆ Ｉ，ＧＢ，ＧＥ，ＧＨ，ＨＵ，ＩＬ，ＩＳ，ＪＰ，ＫＥ ，ＫＧ，ＫＰ，ＫＲ，ＫＺ，ＬＣ，ＬＫ，ＬＲ，ＬＳ， ＬＴ，ＬＵ，ＬＶ，ＭＤ，ＭＧ，ＭＫ，ＭＮ，ＭＷ，Ｍ Ｘ，ＮＯ，ＮＺ，ＰＬ，ＰＴ，ＲＯ，ＲＵ，ＳＤ，ＳＥ ，ＳＧ，ＳＩ，ＳＫ，ＳＬ，ＴＪ，ＴＭ，ＴＲ，ＴＴ， ＵＡ，ＵＧ，ＵＺ，ＶＮ，ＹＵ，ＺＷ (72)発明者 チャン、スティーヴン、エス. アメリカ合衆国 91740 カリフォルニア 州 グレンドラ イースト マートル 528

Claims (1)

1. 【特許請求の範囲】 １． システムメモリと、 前記システムメモリと通信を行う第１のバスであって、前記第１のバスに接続 され、前記システムメモリから取得した複数のデータ値を格納するように構成さ れ、かつ前記データ値についてのキャッシュコヒーレンス情報を第１の一組のコ ヒーレンスステートと一緒に維持するように構成された少なくとも１つのキャッ シュメモリを有する第１のバスと、 前記第１のバスと通信を行うコヒーレンスメモリであって、前記データ値に関 連したコヒーレンスステータスレコードを、前記第１の一組のコヒーレンスステ ートよりも少ない数のコヒーレンスステートを含む第２の一組のコヒーレンスス テートと一緒に維持するように構成されたコヒーレンスメモリと、 バストランザクションを生成することができ、前記システムメモリと通信を行 う第２のバスと、 前記第２のバスと通信を行うコヒーレンスフィルタであって、前記第２のバス 上の前記バストランザクションを監視し、前記コヒーレンスステータスレコード に基づいて前記第１のバス上でのクロスバストランザクションを抑制するように 構成されたコヒーレンスフィルタと、を備えることを特徴とするマルチバス多重 処理システム。 ２． 複数のキャッシュメモリをさらに備え、前記キャッシュメモリが、キャ ッシュコヒーレンス情報を前記第１の一組のコヒーレンスステートと一緒に維持 することを特徴とする請求項１に記載のシステム。 ３． 前記バストランザクションが、前記データ値のうちの１つに関連し たメモリアドレスを識別することを特徴とする請求項１に記載のシステム。 ４． 前記コヒーレンスステータスレコードが複数のエントリを含み、前記エ ントリが各々、前記キャッシュメモリに格納されたデータ値に関連したメモリア ドレスを格納するように構成されていることを特徴とする請求項３に記載のシス テム。 ５． 前記エントリが各々、前記第２の一組のコヒーレンスステートを格納す るように構成されていることを特徴とする請求項１に記載のシステム。 ６． 前記エントリが各々、前記第２の一組のコヒーレンスステートのうちの １つを格納するように構成されていることを特徴とする請求項５に記載のシステ ム。 ７． 前記メモリアドレスが各々、前記エントリのうちの１つに直接マッピン グされることを特徴とする請求項６に記載のシステム。 ８． 第１のバスに接続されたキャッシュユニットに存在する第１の複数のデ ータ値に関連したキャッシュステータス情報であって、第１の一組のコヒーレン スステートに基づくキャッシュステータス情報を維持し、 前記データ値に関連し、前記第１の一組のコヒーレンスステートよりも少ない 数のコヒーレンスステートを利用する第２の一組のコヒーレンスステートに基づ くコヒーレンスステータスレコードを維持し、 バストランザクションを第２のバスで送信し、 メモリインコヒーレンスが前記バストランザクションによるものではないこと が前記コヒーレンスステータスレコードによって示される場合に、前 記第１のバスでのクロスバストランザクションを抑制することを含む、マルチバ スシステムにおいてキャッシュコヒーレンスを維持するための方法。 ９． 前記コヒーレンスステータスレコードが、前記エントリが各々前記第２ の一組のコヒーレンスステートのうち１つを含むように前記データ値各々につい て複数のエントリを維持することを特徴とする請求項８に記載の方法。 １０． 前記検知するステップが、前記バストランザクションに関連した前記 コヒーレンスステータスレコードにおいて前記エントリを調べ、前記エントリが 無効ステートにあるか否かを判断するステップをさらに含むことを特徴とする請 求項９に記載の方法。 １１． 前記検知するステップが、前記バストランザクションに関連した前記 コヒーレンスステータスレコードにおいて前記エントリを調べ、前記エントリが 無効ステートにあるか否かを判断するステップをさらに含むことを特徴とする請 求項９に記載の方法。 １２． 前記エントリが所有ステートにある場合に、前記バストランザクショ ンに関連した前記エントリを変更するステップをさらに含むことを特徴とする請 求項１１に記載の方法。 １３． 前記バストランザクションに関連した前記エントリを所有ステートか ら共有ステートに変更するステップをさらに含むことを特徴とする請求項１１に 記載の方法。 １４． 前記バストランザクションに関連した前記エントリを所有ステートか ら無効ステートに変更するステップをさらに含むことを特徴とする請求項１１に 記載の方法。 １５． システムメモリと、 前記システムメモリと通信を行うシステムバスであって、前記システムバスに 接続され、前記システムメモリから取得した複数のデータ値を格納するように構 成され、かつ前記データ値についてのキャッシュコヒーレンス情報を第１の一組 のコヒーレンスステートと一緒に維持するように構成された少なくとも１つのキ ャッシュメモリを有するシステムバスと、 前記システムバスと通信を行うコヒーレンスメモリであって、前記データ値に 関連したシステムバスコヒーレンスステータスレコードを、前記第１の一組のコ ヒーレンスステートよりも少ない数のコヒーレンスステートを含む第２の一組の コヒーレンスステートと一緒に維持するように構成されたコヒーレンスメモリと 、 少なくとも１つのバストランザクションを生成することができ、前記システム メモリと通信を行う入力／出力バスと、 前記入力／出力バスと通信を行う入力／出力コヒーレンスフィルタであって、 前記入力／出力バス上の前記バストランザクションを監視し、前記システムバス コヒーレンスステータスレコードに基づいて前記システムバス上でのクロスバス トランザクションを抑制するように構成された入力／出力コヒーレンスフィルタ と、を備えることを特徴とするマルチバス多重処理システム。 １６． 前記入力／出力コヒーレンスフィルタが、前記Ｉ／Ｏバス上でのダイ レクトメモリアクセスを監視し、前記キャッシュメモリにおけるキャッ シュラインのフラッシングを回避するために必要なクロスバストランザクション を実行するようにも構成されていることを特徴とする請求項１５に記載のシステ ム。 １７． 前記入力／出力バスが、内部Ｉ／Ｏキャッシュメモリを含む複数のＩ ／Ｏブリッジをさらに備え、前記Ｉ／Ｏキャッシュメモリが第２の複数のデータ 値を格納するように構成され、前記Ｉ／Ｏキャッシュメモリがさらに、前記デー タ値に関するキャッシュコヒーレンス情報を前記第１の一組のコヒーレンスステ ートと一緒に維持するようにも構成されていることを特徴とする請求項１５に記 載のシステム。 １８． 前記Ｉ／Ｏバスと通信を行うＩ／Ｏコヒーレンスメモリであって、前 記データ値に関連したＩ／Ｏコヒーレンスステータスレコードを前記第２の一組 のコヒーレンスステートと一緒に維持するように構成されたＩ／Ｏコヒーレンス メモリをさらに備えることを特徴とする請求項１７に記載のシステム。 １９． 前記システムバスと通信を行うシステムバスコヒーレンスフィルタで あって、前記システムバス上の前記バストランザクションを監視し、前記Ｉ／Ｏ コヒーレンスステータスレコードに基づいて前記Ｉ／Ｏバスでのクロスバストラ ンザクションを抑制するように構成されたシステムバスコヒーレンスフィルタを さらに備えることを特徴とする請求項１８に記載のシステム。 ２０． システムバスに接続されたキャッシュユニットに存在する第１の複数 のデータ値に関連したキャッシュステータス情報であって、第１の一組 のコヒーレンスステートに基づくキャッシュステータス情報を維持し、 前記データ値に関連し、前記第１の一組のコヒーレンスステートよりも少ない 数のコヒーレンスステートを含む第２の一組のコヒーレンスステートに基づくコ ヒーレンスステータスレコードを維持し、 バストランザクションを入力／出力バスで送信し、 メモリインコヒーレンスが前記入力／出力バストランザクションによるもので はないことが前記コヒーレンスステータスレコードによって示される場合に、前 記システムバスでのクロスバストランザクションを抑制することを含む、マルチ バスシステムにおいてキャッシュコヒーレンスを維持するための方法。 ２１． 入力／出力バスでバストランザクションを送信する前記ステップが、 ダイレクトメモリアクセスであることを特徴とする請求項２０に記載の方法。 ２２． 前記Ｉ／Ｏバスで転送される複数のＩ／Ｏデータ値をキャッシュする ステップをさらに含むことを特徴とする請求項２０に記載のシステム。 ２３． 前記第１の一組のコヒーレンスステートに基づいて前記Ｉ／Ｏデータ 値に関連したキャッシュステータス情報を維持するステップをさらに含むことを 特徴とする請求項２２に記載のシステム。 ２４． 前記Ｉ／Ｏデータ値に関連したＩ／Ｏコヒーレンスステータスレコー ドであって、前記第２の一組のコヒーレンスステートに基づくＩ／Ｏコヒーレン スステータスレコードを維持するステップをさらに含むことを特徴とする請求項 ２３に記載の方法。 ２５． 前記システムバスでバストランザクションを送信するステップと、メ モリインコヒーレンスが前記システムバストランザクションによるものではない ことが前記Ｉ／Ｏコヒーレンスステータスレコードによって示される場合に、前 記Ｉ／Ｏバスでのクロスバストランザクションを抑制するステップとをさらに含 むことを特徴とする請求項２４に記載の方法。 ２６． システムメモリと、 前記システムメモリと通信を行う第１のシステムバスおよび第２のシステムバ スであって、前記第１のシステムバスおよび前記第２のシステムバスに接続され 、前記システムメモリから取得した複数のデータ値を格納するように構成され、 かつ前記データ値についてのキャッシュコヒーレンス情報を第１の一組のコヒー レンスステートと一緒に維持するように構成された少なくとも１つのキャッシュ メモリを有する第１のシステムバスおよび第２のシステムバスと、 前記第１のシステムバスと通信を行う第１のコヒーレンスメモリであって、前 記第１のシステムバスに接続された前記キャッシュユニット内の前記データ値に 関連した第１のコヒーレンスステータスレコードを、前記第１の一組のコヒーレ ンスステートよりも少ない数のコヒーレンスステートを含む第２の一組のコヒー レンスステートと一緒に維持するように構成された第１のコヒーレンスメモリと 、 前記第２のシステムバスと通信を行う第２のコヒーレンスメモリであって、前 記第２のシステムバスに接続された前記キャッシュメモリにおける前記データ値 に関連した第２のコヒーレンスステータスレコードを、前記第２のコヒーレンス プロトコルと一緒に維持するように構成された第２のコヒーレンスメモリと、 前記第１のバスと通信を行う第１のコヒーレンスフィルタであって、前記第１ のバスでのバストランザクションを監視し、前記第２のコヒーレンスステータス レコードに基づいて前記第２のバスでのクロスバストランザクションを抑制する ように構成された第１のコヒーレンスフィルタと、 前記第２のバスと通信を行う第２のコヒーレンスフィルタであって、前記第２ のバスでのバストランザクションを監視し、前記第１のコヒーレンスステータス レコードに基づいて前記第１のバスでのクロスバストランザクションを抑制する 第２のコヒーレンスフィルタと、を備えることを特徴とするマルチバス多重処理 システム。 ２７． 前記システムメモリおよびＩ／Ｏデータ値を少なくとも１つのＩ／Ｏ キャッシュメモリに格納する複数のＩ／Ｏ装置と通信を行うＩ／Ｏバスと、 Ｉ／Ｏバスと通信を行うＩ／Ｏコヒーレンスメモリであって、Ｉ／Ｏデータ値 に関連したＩ／Ｏコヒーレンスステータスレコードを前記第２のコヒーレンスプ ロトコルと一緒に維持するように構成されたＩ／Ｏコヒーレンスメモリと、をさ らに備えることを特徴とする請求項２６に記載のシステム。 ２８． 前記第１のコヒーレンスフィルタが、前記Ｉ／Ｏコヒーレンスメモリ とも通信を行い、前記第１のバス上のバストランザクションを監視し、前記Ｉ／ Ｏコヒーレンスステータスレコードに基づいて前記Ｉ／Ｏバスでのクロスバスト ランザクションを抑制するように構成されることを特徴とする請求項２７に記載 のシステム。 ２９． 前記第２のコヒーレンスフィルタが、前記Ｉ／Ｏコヒーレンスメモリ とも通信を行い、前記第２のバス上のバストランザクションを監視し、 前記Ｉ／Ｏコヒーレンスステータスレコードに基づいて前記Ｉ／Ｏバスでのクロ スバストランザクションを抑制するように構成されることを特徴とする請求項２ ７に記載のシステム。 ３０． 前記第１のコヒーレンスメモリおよび前記第２のコヒーレンスメモリと 通信を行うＩ／Ｏコヒーレンスフィルタをさらに備え、前記Ｉ／Ｏコヒーレンス フィルタが、前記Ｉ／Ｏバス上のバストランザクションを監視し、前記第１のコ ヒーレンスステータスレコードに基づいて前記第１のバス上でのクロスバストラ ンザクションを抑制し、前記第２のコヒーレンスステータスレコードに基づいて 前記第２のバス上でのクロスバストランザクションを抑制するように構成されて いることを特徴とする請求項２７に記載のシステム。 ３１． システムメモリと、 前記システムメモリと通信を行う第１のバスおよび第２のバスであって、前記 第１のバスおよび前記第２のバスに接続され、前記システムメモリから取得した 複数のデータ値を格納するように構成され、かつ前記データ値についてのキャッ シュコヒーレンス情報を、複数のコヒーレンスステートを含む第１のコヒーレン スプロトコルと一緒に維持するように構成された少なくとも１つのキャッシュメ モリを有する第１のシステムバスおよび第２のシステムバスと、 前記データ値に関連した第１のコヒーレンスステータスレコードを、前記第１ のコヒーレンスプロトコルとは異なるコヒーレンスステートを含む第２のコヒー レンスプロトコルと一緒に維持するための第１のコヒーレンスメモリ手段と、 前記第２のバス上のバストランザクションを監視し、前記第１のコヒーレ ンスステータスレコードに基づいて前記第１のバスでのクロスバストランザクシ ョンを抑制するための第１のコヒーレンスフィルタ手段と、を備えることを特徴 とするマルチバス多重処理システム。 ３２． システムメモリと、 前記システムメモリと通信を行う第１のバスであって、前記第１のバスに接続 され、前記システムメモリから取得した複数のデータ値を格納するように構成さ れ、かつ前記データ値についてのコヒーレンスステータス情報を第１の一組のコ ヒーレンスステートと一緒に維持するように構成された少なくとも１つのキャッ シュメモリを有する第１のバスと、 前記第１のバスと通信を行うコヒーレンスメモリであって、前記データ値に関 連したコヒーレンスステータスレコードを、前記第１の一組のコヒーレンスステ ートとは異なる第２の一組のコヒーレンスステートと一緒に維持するように構成 されたコヒーレンスメモリと、 バストランザクションを生成することができ、前記システムメモリと通信を行 う第２のバスと、 前記第２のバスと通信を行うコヒーレンスフィルタであって、前記第２のバス 上のバストランザクションを監視し、前記コヒーレンスステータスレコードに基 づいて前記第１のバス上でのクロスバストランザクションを抑制するように構成 されたコヒーレンスフィルタと、を備えることを特徴とするマルチバス多重処理 システム。 ３３． 前記第１のコヒーレンスフィルタが、バストランザクションアドレス を受信するように構成され、前記バストランザクションアドレスに対応する前記 第２のコヒーレンスステータスレコード内のエントリにアクセスするように構成 された第１のコヒーレンスメモリコントローラをさらに備 えることを特徴とする請求項３２に記載のシステム。 ３４． 前記第１のコヒーレンスメモリコントローラが、前記エントリ内に存 在する前記コヒーレンスステートを取得することを特徴とする請求項３３に記載 のシステム。 ３５． 前記第１のコヒーレンスフィルタが、前記バストランザクションを識 別するバストランザクションコードを識別するサイクルエンコーダをさらに備え ることを特徴とする請求項３４に記載のシステム。 ３６． 前記第１のコヒーレンスフィルタが、前記コヒーレンスステータスと 前記バストランザクションを識別するバストランザクションコードとを受信する ルールテーブルをさらに備えることを特徴とする請求項３５に記載のシステム。 ３７． 第１のバスに接続されたキャッシュユニットに存在する第１の複数の データ値に関連したキャッシュステータス情報であって、第１の一組のコヒーレ ンスステートに基づくキャッシュステータス情報を維持し、 前記データ値に関連し、前記第１の一組のコヒーレンスステートとは異なる第 ２の一組のコヒーレンスステートに基づくコヒーレンスステータスレコードを維 持し、 バストランザクションを第２のバスで送信し、 メモリインコヒーレンスが前記バストランザクションによるものではないこと が前記コヒーレンスステータスレコードによって示される場合に、前記第１のバ スでのクロスバストランザクションを抑制することを含む、マルチバスシステム においてキャッシュコヒーレンスを維持するための方法。 ３８． バストランザクションアドレスに対応する前記第２のコヒーレンスス テータスレコード内のエントリにアクセスするステップをさらに含むことを特徴 とする請求項３７に記載の方法。 ３９． 前記エントリ内に存在する前記コヒーレンスステートを取得するステ ップをさらに含むことを特徴とする請求項３７に記載の方法。 ４０． 前記バストランザクションコードを符号化し、前記バストランザクシ ョンを識別するバストランザクションコードを生成するステップをさらに含むこ とを特徴とする請求項３９に記載の方法。 ４１． 前記バストランザクションコードおよび前記コヒーレンスステートを 評価して、キャッシュコヒーレンスを維持するためにクロスバストランザクショ ンが必要であるか否かを判断するステップをさらに含むことを特徴とする請求項 ４０に記載の方法。 ４２． システムメモリと、 前記システムメモリと通信を行う第１のバスおよび第２のバスであって、前記 第１のバスおよび前記第２のバスに接続され、スヌープ動作を行って前記システ ムメモリから取得した複数のデータ値に対するキャッシュステータス情報を維持 するように構成され、前記データ値のうちのいくつかに関連した前記キャッシュ ステータス情報を、内部的な変更の出力を行わずに内部的に変更するように構成 された複数のキャッシュメモリを有する第１のバスおよび第２のバスと、 前記第１のバスと通信を行うコヒーレンスメモリであって、前記第１のバ ス上のキャッシュメモリによって取得した前記データ値に関連したコヒーレンス ステータスレコードを維持するように構成されたコヒーレンスメモリと、 前記第２のバスと通信を行うコヒーレンスフィルタであって、前記第２のバス 上のバストランザクションを監視し、前記コヒーレンスステータスレコードに基 づいて前記第１のバス上でのクロスバストランザクションを抑制するように構成 されたコヒーレンスフィルタと、を備えることを特徴とするマルチバス多重処理 システム。 ４３． システムバスに接続されたキャッシュユニットに存在する第１の複数 のデータ値に関連したキャッシュステータス情報を維持し、 前記キャッシュユニット内の前記キャッシュステータス情報を、内部的な変更 の出力を行わずに内部的に変更し、 前記データ値に関連したコヒーレンスステータスレコードを維持し、 バストランザクションを第２のバスで送信し、 メモリインコヒーレンスが前記バストランザクションによるものではないこと が前記コヒーレンスステータスレコードによって示される場合に、前記システム バスでのクロスバストランザクションを抑制することを含む、マルチバスシステ ムにおいてキャッシュコヒーレンスを維持するための方法。 ４４． 複数のプロセッサ内に存在するデータ値のコヒーレンスステータスを 記録するように各々構成された複数のエントリを有するメモリアレイと、 前記メモリアレイと通信を行う無効待ち行列であって、前記メモリアレイより も高い関連度を有するように構成され、前記メモリアレイから追い出される前記 エントリを格納するように構成された無効待ち行列と、を備えるこ とを特徴とする、多重処理システムにおいてメモリコヒーレンスを維持するコヒ ーレンスフィルタ。 ４５． 第１のバスであって、前記第１のバスに接続された少なくとも１つの プロセッサを有する第１のバスと、 第２のバスであって、前記第２のバスに接続された少なくとも１つのプロセッ サを有する第２のバスと、 前記第１のバスおよび前記第２のバスに接続され、前記第１のバスと前記第２ のバスとの間でバストランザクションを転送するように構成されたメモリセルの プールを有するマルチポートメモリであって、前記メモリセルが各々、前記第１ のバスまたは前記第２のバスのいずれかを宛先のバスとして識別するバスコード を格納するように構成され、前記宛先のバスにバストランザクションを行うよう 指示するバストランザクション情報を格納するように構成された、マルチポート メモリと、 前記メモリセルおよび前記第１のバスに接続され、前記メモリセルを評価して どのメモリセルが前記第１のバスを指定しているかを識別する第１のバスプライ オリティエンコーダと、 前記メモリセルおよび前記第１のバスに接続され、前記メモリセルを評価して どのメモリセルが前記第２のバスを指定しているかを識別する第２のバスプライ オリティエンコーダと、を備えることを特徴とするマルチバス多重処理システム 。 ４６． どのメモリセルがフリーでバストランザクション情報を格納できるか を判断するように構成されたフリーセルエンコーダをさらに備えることを特徴と する請求項４５に記載のシステム。 ４７． 新たなバストランザクションと前記メモリセル内に存在する前記バス トランザクションとを比較する一組のアドレス比較器であって、前記メモリセル 内に存在する前記新たなバストランザクションおよび前記バストランザクション との衝突がいつ存在するかを示すように構成されたアドレス比較器をさらに備え ることを特徴とする請求項４５に記載のシステム。 ４８． 前記メモリが各々、アドレスセルと、リクエストセルと、データセル とを含むことを特徴とする請求項４５に記載のシステム。 ４９． 前記アドレスセルが各々、バストランザクションアドレス情報を格納 するように構成されていることを特徴とする請求項４８に記載のシステム。 ５０． 前記アドレスセルが各々、使用中情報を格納するようにも構成されて いることを特徴とする請求項４９に記載のシステム。 ５１． 前記リクエストセルが各々、前記バスコードおよび前記バストランザ クション情報を格納するように構成されていることを特徴とする請求項４８に記 載のシステム。 ５２． 前記データセルの各々が前記バストランザクションデータを格納するよ うに構成されていることを特徴とする請求項４８に記載のシステム。