JP2001358568A - Semiconductor switching device - Google Patents

Semiconductor switching device

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JP2001358568A
JP2001358568A JP2000181016A JP2000181016A JP2001358568A JP 2001358568 A JP2001358568 A JP 2001358568A JP 2000181016 A JP2000181016 A JP 2000181016A JP 2000181016 A JP2000181016 A JP 2000181016A JP 2001358568 A JP2001358568 A JP 2001358568A
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JP
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switch element
switching device
semiconductor
semiconductor switching
current
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Application number
JP2000181016A
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Japanese (ja)
Inventor
Toshikazu Tezuka
俊和 手塚
Atsushi Mitamura
篤 三田村
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Shindengen Electric Manufacturing Co Ltd
Original Assignee
Shindengen Electric Manufacturing Co Ltd
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Abstract

PROBLEM TO BE SOLVED: To provide a semiconductor switching device for controlling dv/dt to protect a switching element from breaking due to an avalanche current in an inductive load switching circuit. SOLUTION: A main switching element 1 and an auxiliary switching element 2 are provided on the semiconductor switching device, and a base current detecting terminal 6 capable of detecting the avalanche current flowing through a base is provided in the switching element 2. The difference between the detected current and a reference voltage 12 is fed back by a differential amplifier 11 through a sense resistor 7 from the detecting terminal, and the two pieces of dv/dt of the switching elements 1 and 2 are controlled not to turn a parasitic transistor on. The current density of the avalanche current by a surge voltage is supressed to protect the switching element due to the concentration of current, and thus, the semiconductor switching device with a stable output can be provided.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【0001】[0001]

【発明の属する分野】本発明は、誘導性負荷スイッチン
グ回路において、サージ電流によるアバランシェ電流を
ベース電流で検出し、主スイッチ素子を過電圧から保護
する半導体スイッチング装置に関するものである。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor switching device for detecting an avalanche current due to a surge current with a base current in an inductive load switching circuit and protecting a main switch element from overvoltage.

【0002】[0002]

【従来の技術】従来のスイッチング装置においては誘導
性負荷から発生したサージ電圧が印加されると電圧は半
導体装置のドレインソース間に印加され半導体装置がア
バランシェしてしまうためにサージ電圧の検出が困難で
半導体装置の破壊を招く恐れがあった。また主スイッチ
ング半導体装置の電流を検出する場合においても主スイ
ッチング半導体装置に過電流を通じこの流れた電流でア
バランシェ状態を検出することは主スイッチ素子に過剰
な電流を流さなければならず、半導体装置を破壊する恐
れがある。また2次巻線を設けてその電圧で検出する方
法もあるが電源装置を大きくしたり、サージ電圧が印加
されてないのにサージ電圧と判定し、出力電圧の安定化
や効率を悪くする懸念がある。
2. Description of the Related Art In a conventional switching device, when a surge voltage generated from an inductive load is applied, the voltage is applied between the drain and the source of the semiconductor device, and the semiconductor device is avalanche, so that it is difficult to detect the surge voltage. Therefore, there is a fear that the semiconductor device is destroyed. Further, even when detecting the current of the main switching semiconductor device, detecting an avalanche state with the current flowing through an overcurrent to the main switching semiconductor device requires an excessive current to flow through the main switching element. There is a risk of destruction. There is also a method of detecting the voltage by providing a secondary winding.However, there is a concern that the power supply device may be enlarged, or that the surge voltage may be determined even when no surge voltage is applied, resulting in stabilization of the output voltage and poor efficiency. There is.

【0003】また特開平6−326318号はアバラン
シェ電流を検出し絶縁ゲート電極に所定の電位を供給し
高抵抗半導体層にキャリアの注入を行わせしめる絶縁ゲ
ート電極制御手段を備えた半導体装置である。特開平9
−321302号には過電圧から安定な保護を図るため
主スイッチ素子と電界検出素子を備えた半導体装置が開
示されているが、これらはサージ電圧を低減させるため
に提案されており、アバランシェまたはそれに準ずる方
法での検出が、ターンオフ毎に行われ新たなノイズ発生
源となる。またゲートの制御方法がパッシブな方法のた
め最適な制御が困難である。
Japanese Patent Application Laid-Open No. 6-326318 discloses a semiconductor device provided with an insulating gate electrode control means for detecting an avalanche current, supplying a predetermined potential to the insulating gate electrode, and injecting carriers into the high-resistance semiconductor layer. JP 9
Japanese Patent No. 321302 discloses a semiconductor device having a main switch element and an electric field detection element for stable protection from overvoltage. These semiconductor devices have been proposed to reduce a surge voltage and are avalanche or equivalent. Detection in the method is performed at every turn-off, and becomes a new noise source. Further, since the gate control method is a passive method, it is difficult to perform optimal control.

【0004】すなわち従来のゲート制御方法はサージ電
圧が印加された時、それを検出して主スイッチ素子を遮
断する方法であるためターンオフ時には主スイッチ素子
を急峻に遮断するためこれによるノイズが発生しすると
いう問題点がある。このようにゲートを強制的に遮断す
るパッシブな制御方法では新たなサージを誘起してしま
うことになりサージ電圧を吸収して新たなサージ電圧を
発生させないようにすることが難しくなる。
That is, in the conventional gate control method, when a surge voltage is applied, the main switch element is shut off by detecting the surge voltage. Therefore, at the time of turn-off, the main switch element is sharply shut off, so that noise is generated. There is a problem that. In this way, the passive control method of forcibly shutting off the gate induces a new surge, which makes it difficult to absorb the surge voltage and prevent the generation of a new surge voltage.

【0005】図8は従来タイプのスイッチング電源回路
を示すものである。主スイッチ素子1のソース3電極に
アバランシェ電流を検出する抵抗が直列に接続されここ
で得られた電圧をゲートドライブ回路14に入力し、ゲ
ートドライブ回路14からの信号を主スイッチ素子1の
ゲート5に印加して、主スイッチ素子1の電流を制御す
る構成をしている。
FIG. 8 shows a conventional switching power supply circuit. A resistor for detecting an avalanche current is connected in series to the source 3 electrode of the main switch element 1, a voltage obtained here is input to the gate drive circuit 14, and a signal from the gate drive circuit 14 is transmitted to the gate 5 of the main switch element 1. To control the current of the main switch element 1.

【0006】しかし、主スイッチ素子1に通過する電流
はアバランシェ状態では制御が難しく、主スイッチ素子
1に流れる電流で破壊する場合がある等の欠点がある。
特にMOS構造の半導体装置において、誘導性負荷のアバ
ランシェ特性はMOS型電界効果トランジスタに内在する
寄生トランジスタ動作がトリガーとなるため、dv/d
t特性と共に高破壊耐量設計の重要な設計ファクターと
なっているが、これに十分答えられる半導体素子を得る
ことが難しい状況にある。
However, there is a drawback that the current passing through the main switch element 1 is difficult to control in an avalanche state, and may be destroyed by the current flowing through the main switch element 1.
In particular, in a semiconductor device having a MOS structure, the avalanche characteristic of the inductive load is triggered by the operation of a parasitic transistor inherent in the MOS type field effect transistor.
Although it is an important design factor for high breakdown strength design together with the t-characteristic, it is difficult to obtain a semiconductor device that can sufficiently respond to this.

【0007】一般にMOS型半導体素子にインダクタン
スLが負荷として接続されている時、ゲートオフによっ
て素子がオフ状態に移行する過程において、インダクタ
ンスLに蓄積されたエネルギーにより半導体素子の耐圧
を越える電圧がドレイン−ソース間に印加される。この
アバランシェによって寄生トランジスタが動作するため
素子が破壊に至るとされている。通常は図4に示すよう
にP+メイン接合でアバランシェが発生しnエミッタ直
下にはほとんど流れず、pベース領域の電位は上昇しな
い。
In general, when an inductance L is connected to a MOS semiconductor device as a load, a voltage exceeding the breakdown voltage of the semiconductor device is generated by the energy stored in the inductance L during the process of shifting the device to an off state by gate-off. Applied between sources. It is said that the avalanche causes a parasitic transistor to operate, leading to destruction of the element. Normally, as shown in FIG. 4, avalanche occurs at the P + main junction, hardly flows immediately below the n emitter, and the potential of the p base region does not rise.

【0008】しかし図5に示すようにインダクタンス2
0のアバランシェ時はドレイン電流が流れ続けている状
態で高電圧が加わり、空乏層の広がり方が大きく異なる
が、チャネル拡散リム領域近傍ではドレイン電流の影響
によって広がらず、アバランシェによる正孔電流がnエ
ミッタ直下のpベース領域を流れ、ベース電位は容易に
上昇し得る。
However, as shown in FIG.
At the time of avalanche of 0, a high voltage is applied in a state where the drain current continues to flow and the depletion layer spreads greatly differently. Flowing through the p base region just below the emitter, the base potential can easily rise.

【0009】アバランシェによる正孔電流はベース電流
となってnエミッタ直下に流れ寄生トランジスタを動作
させる。寄生トランジスタの動作によって耐圧が低下
し、耐圧低下の割合はベース抵抗とベースに流れ込む正
孔電流の大きさに強く依存する。
The hole current due to the avalanche flows as a base current immediately below the n-emitter to operate the parasitic transistor. The breakdown voltage is reduced by the operation of the parasitic transistor, and the rate of reduction in the breakdown voltage strongly depends on the base resistance and the magnitude of the hole current flowing into the base.

【0010】図6に示すようにdv/dtを小さくする
ことで寄生トランジスタが動作に至るまでの時間が長く
なり、サージ電圧によるアバランシェ電流はエミッタ直
下のpベース領域に電流を流さないでサージエネルギー
を消費する。
As shown in FIG. 6, by reducing dv / dt, the time required for the parasitic transistor to operate becomes longer, and the avalanche current due to the surge voltage does not flow to the p base region immediately below the emitter, but the surge energy increases. Consume.

【0011】図7に示すように誘導性負荷によるドレイ
ン−ソース間の電圧VDSでアバランシェが発生し、セ
ル1・2のベース領域にベース電流が流れ込む。セル1
のベース抵抗RBB1はセル2のベース抵抗RBB2よ
りも大きいとセル1の寄生トランジスタが先に動作す
る。従ってセル1の耐圧はセル2の耐圧よりも下がって
しまうためセル1の周辺に流れている電流を引き込みさ
らに耐圧が低下し最終的に破壊に至る。この他にもソー
スコンタクト不良も原因の一つであり直列の抵抗により
一方のセルに集中することも破壊の原因となる。
As shown in FIG. 7, an avalanche occurs at the drain-source voltage VDS due to the inductive load, and a base current flows into the base regions of the cells 1 and 2. Cell 1
If the base resistance RBB1 is larger than the base resistance RBB2 of the cell 2, the parasitic transistor of the cell 1 operates first. Therefore, the withstand voltage of the cell 1 is lower than the withstand voltage of the cell 2, so that the current flowing around the cell 1 is drawn in, the withstand voltage is further reduced, and eventually the device is destroyed. In addition, one of the causes is a source contact defect, and concentration in one cell due to series resistance also causes destruction.

【0012】[0012]

【本発明が解決しようとする課題】本発明は、上記従来
技術の問題点を鑑みてなされたもので、その目的は、ア
バランシェによって発生した正孔電流を、例えば二重拡
散型MOS電界効果トランジスタのベース層を流れるベー
ス電流で検出し、これをフィードバックしてゲートdv
/dtコントローラの働きによりターンオフ時のdv/
dtを小さくしアバランシェによる寄生トランジスタの
発生をなくすように制御するとともに主スイッチ素子に
印加されるサージ電圧から主スイッチ素子を保護する半
導体スイッチング装置を提供できる。
SUMMARY OF THE INVENTION The present invention has been made in view of the above-mentioned problems of the prior art, and has as its object to reduce the hole current generated by avalanche, for example, by using a double diffusion type MOS field effect transistor. Is detected by the base current flowing through the base layer of
Dv / at the time of turn-off by the function of / dt controller
It is possible to provide a semiconductor switching device which controls so as to reduce dt and eliminates generation of a parasitic transistor due to avalanche and protects the main switch element from a surge voltage applied to the main switch element.

【0013】[0013]

【課題を解決しようとする手段】上記目的を達成するた
めになされた請求項記載の発明は、半導体装置に2つの
電界効果トランジスタを用い、前記電界効果トランジス
タの1つは二重拡散縦型MOSトランジスタで主スイッチ
素子として用い、もう1つの電界効果トランジスタはソ
ースとベースに対してそれぞれに電極が接続され、それ
ぞれの電極は電気的に絶縁されている二重拡散縦型MOS
トランジスタで補助スイッチ素子として用いられる。前
記補助スイッチ素子にサージ電圧が印加され、それによ
ってアバランシェが発生し、アバランシェ電流の一部が
補助スイッチ素子のベース電流となるため、このベース
電流を検出し、センス抵抗に生じた電圧を差動増幅器に
より基準電圧との差出力をdv/dtコントローラに出
力し、dv/dtコントローラの出力を主スイッチ素子
及び補助スイッチ素子のゲート電極に出力してサージに
よるアバランシェ電流から保護することを特徴とする。
SUMMARY OF THE INVENTION In order to achieve the above object, the invention according to the present invention uses two field effect transistors in a semiconductor device, wherein one of the field effect transistors is a double diffusion vertical MOS. The transistor is used as a main switch element, and the other field-effect transistor is a double-diffused vertical MOS transistor whose electrodes are connected to the source and the base, respectively, and each electrode is electrically insulated.
The transistor is used as an auxiliary switch element. A surge voltage is applied to the auxiliary switch element, thereby causing avalanche and a part of the avalanche current becomes a base current of the auxiliary switch element. Therefore, the base current is detected, and a voltage generated in the sense resistor is differentially detected. An amplifier outputs a difference output from a reference voltage to a dv / dt controller, and outputs an output of the dv / dt controller to gate electrodes of a main switch element and an auxiliary switch element to protect the avalanche current from a surge. .

【0014】補助スイッチ素子にはアバランシェによっ
て発生したアバランシェ電流をベース電流として検出で
きる端子を設け、これに直列にセンス抵抗を接続するこ
とが出来る。センス抵抗はアバランシェ電流が発生した
ときに流れるベース電流を電気的に十分に検出できる大
きさの電圧にする事が出来る抵抗値を持っており、その
出力電圧はダイオードを通して差動増幅器に送ることが
できる。基準電圧を一定にしておきこれとの差を増幅し
てdv/dtコントローラに出力しdv/dtが小さく
なるようにゲート電圧を制御することでdv/dtを小
さくすることができる。
The auxiliary switch element is provided with a terminal capable of detecting an avalanche current generated by the avalanche as a base current, and a sense resistor can be connected in series to the terminal. The sense resistor has a resistance that allows the base current flowing when an avalanche current is generated to be a voltage large enough to electrically detect it.The output voltage can be sent to the differential amplifier through a diode. it can. It is possible to reduce dv / dt by keeping the reference voltage constant, amplifying the difference from the reference voltage, outputting the difference to the dv / dt controller, and controlling the gate voltage so that dv / dt is reduced.

【0015】dv/dtを小さくすることで、寄生トラ
ンジスタをオンすることなくアバランシェ電流を主スイ
ッチ素子および補助素子のをベース電流に流すことがで
き、サージ電圧によるスイッチ内のアバランシェ電流の
偏りを低減することが可能で、主スイッチ素子及び補助
スイッチ素子をアバランシェ電流が流れて破壊すること
から保護することができる。またdv/dtを変化させ
ているだけでサージ電圧は吸収され新たなサージ電圧を
発生することがない。
By reducing dv / dt, an avalanche current can flow to the base current of the main switch element and the auxiliary element without turning on the parasitic transistor, and the bias of the avalanche current in the switch due to the surge voltage can be reduced. It is possible to protect the main switch element and the auxiliary switch element from being destroyed by an avalanche current flowing. Further, only by changing dv / dt, the surge voltage is absorbed and no new surge voltage is generated.

【0016】補助スイッチ素子の二重拡散縦型MOS電
界効果トランジスタのソースとベース領域の電極を電気
的に分離して個別に設けることにより、アバランシェに
よって発生するアバランシェ電流をベース電流として検
出することができる。
By separately providing the source and base region electrodes of the double-diffused vertical MOS field-effect transistor of the auxiliary switch element separately and electrically, the avalanche current generated by avalanche can be detected as the base current. it can.

【0017】主スイッチ素子は二重拡散縦型MOS電界効
果トランジスタであり、ターンオフ時にサージ電圧が発
生してもゲートのdv/dtを制御すれば、寄生トラン
ジスタをオンさせることなくターンオフし、新たなサー
ジ電圧を発生することがない。
The main switch element is a double-diffused vertical MOS field effect transistor. Even if a surge voltage is generated at the time of turn-off, if the dv / dt of the gate is controlled, the turn-off is performed without turning on the parasitic transistor, and a new switch is turned on. No surge voltage is generated.

【0018】主スイッチ素子及び補助スイッチ素子であ
る2つの二重拡散縦型MOS電界効果トランジスタはドレ
イン電極を共通にしているため小型化も図れ、装置の大
型化にならない等の効果がある。また、主スイッチ素子
及び補助スイッチ素子である2つの二重拡散縦型MOS電
界効果トランジスタを同一半導体基板上に形成すること
もでき、主スイッチ素子と補助スイッチ素子の特性のば
らつきを最小にすることができる。
Since the two double-diffused vertical MOS field effect transistors, which are the main switch element and the auxiliary switch element, have a common drain electrode, the size can be reduced and the device is not enlarged. In addition, two double-diffused vertical MOS field effect transistors, which are a main switch element and an auxiliary switch element, can be formed on the same semiconductor substrate to minimize variations in characteristics between the main switch element and the auxiliary switch element. Can be.

【0019】[0019]

【発明の実施の形態】以下、添付図面を用いて本発明に
係る半導体スイッチング装置の実施形態を説明する。な
お、図面の説明において同一部材には同じ符号を付し、
重複する説明は省略する。
DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Embodiments of a semiconductor switching device according to the present invention will be described below with reference to the accompanying drawings. In the description of the drawings, the same members are given the same reference numerals,
Duplicate description will be omitted.

【0020】図1は本発明の実施形態を示しており、図
1はその回路図である。この回路図において主スイッチ
素子1と補助スイッチ素子2は並列に配置され補助スイ
ッチ素子2にはベース電流19を検出するベース電流検
出端子6を備えている。
FIG. 1 shows an embodiment of the present invention, and FIG. 1 is a circuit diagram thereof. In this circuit diagram, the main switch element 1 and the auxiliary switch element 2 are arranged in parallel, and the auxiliary switch element 2 has a base current detection terminal 6 for detecting a base current 19.

【0021】図2は本発明半導体スイッチング装置の主
スイッチ素子1の構造を示しており、二重拡散縦型エン
ハンスメントNチャネルMOSトランジスタであり、ゲート
5−ソース3間電圧(Vgs)が0Vの時ドレイン4−
ソース3間は既にオフ状態にある。ゲートしきい値はV
gsが正の領域にあり、しきい値を越えるとドレイン4
−ソース3間はオン状態になる。主スイッチ素子1は、
オフ状態でドレイン4−ソース3間を高耐圧に保持する
ことができる。
FIG. 2 shows the structure of the main switch element 1 of the semiconductor switching device of the present invention, which is a double-diffusion vertical enhancement N-channel MOS transistor when the voltage (Vgs) between the gate and source 3 is 0V. Drain 4-
The source 3 is already off. Gate threshold is V
gs is in the positive region and when the threshold value is exceeded, the drain 4
-The source 3 is turned on. The main switch element 1
In the off state, a high breakdown voltage can be maintained between the drain 4 and the source 3.

【0022】図3に示半導体スイッチング装置の補助ス
イッチ素子2は、二重拡散縦型エンハンスメントNチャ
ネルMOSトランジスタで、ソース3およびベース領域
に対してそれぞれ電気的に分離された電極が設けられて
いる。ベース電流検出端子6はセンス抵抗7を介して接
地されている。従って、ゲート5−ソース3間電圧(V
gs)が0Vの状態ではオフ状態である。ゲート5−ソ
ース3間電圧がしきい値を越えて高くなると、ドレイン
4−ソース3間はオン状態になる。補助スイッチ素子2
は主スイッチ素子1と同一以下のドレイン4−ソース3
間耐圧を示す。
Auxiliary switch element 2 of the semiconductor switching device shown in FIG. 3 is a double-diffusion vertical enhancement N-channel MOS transistor provided with electrodes electrically separated from source 3 and base region, respectively. . The base current detection terminal 6 is grounded via a sense resistor 7. Therefore, the voltage between the gate 5 and the source 3 (V
When gs) is 0 V, it is off. When the voltage between the gate 5 and the source 3 exceeds the threshold and rises, the state between the drain 4 and the source 3 is turned on. Auxiliary switch element 2
Is the same drain or source 3 as the main switch element 1 or less.
Indicates the withstand voltage.

【0023】主スイッチ素子1および補助スイッチ素子
2がオン状態からオフ状態に急速に遷移するとき、図4
のインダクタンス20の働きによってドレイン電圧が高
くなる。ドレイン電圧が補助スイッチ素子2の耐圧を越
えるとアバランシェ電流が流れ、補助スイッチ素子2の
ベース電流19も増加する。このベース電流19をセン
ス抵抗7により取り出し、過剰な電流はツエナーダイオ
ード8でバイパスする。
When the main switch element 1 and the auxiliary switch element 2 rapidly transition from the on state to the off state, FIG.
, The drain voltage increases. When the drain voltage exceeds the withstand voltage of the auxiliary switch element 2, an avalanche current flows, and the base current 19 of the auxiliary switch element 2 also increases. The base current 19 is taken out by the sense resistor 7, and excess current is bypassed by the Zener diode 8.

【0024】センス抵抗7で得た電圧を基準電圧12と
比較し、センス抵抗7で発生する電圧6が大きい場合に
は誤差増幅器11から出力し、dv/dtコントローラ
13に帰還する。dv/dtコントローラ13はdv/
dtを変化させ、主スイッチ素子1及び補助スイッチ素
子2のターンオフ速度を遅くして、寄生トランジスタ1
5をオンさせずにエネルギーを消費する事を可能にす
る。
The voltage obtained by the sense resistor 7 is compared with a reference voltage 12. If the voltage 6 generated by the sense resistor 7 is large, the voltage is output from the error amplifier 11 and fed back to the dv / dt controller 13. The dv / dt controller 13 is dv / dt
dt, the turn-off speed of the main switch element 1 and the auxiliary switch element 2 is reduced, and the parasitic transistor 1
5. It is possible to consume energy without turning on 5.

【0025】従って、主スイッチ素子1及び補助スイッ
チ素子2がターンオフしたときに発生しうる両スイッチ
素子の耐圧を越えるドレイン電圧の発生によるアバラン
シェ電流17の発生を抑制することができる。
Accordingly, it is possible to suppress the generation of the avalanche current 17 due to the generation of the drain voltage exceeding the withstand voltage of both switch elements, which may occur when the main switch element 1 and the auxiliary switch element 2 are turned off.

【0026】さらに、請求項4記載の発明のように、補
助スイッチ素子2のベース電流18を検出するためセン
ス抵抗7はアバランシェ電流17が発生したときに流れ
るベース電流19を電気的に検出可能な大きさの電圧に
する事ができる十分な大きさの抵抗値を持っているた
め、ベース電流19を容易に検出することが可能で、こ
れに流れる電流によって発生した電圧を差動増幅器11
に入力することができ、しかもツエナーダイオード8に
よって過剰な電圧をバイパスする事が可能である。
Further, as in the invention according to the fourth aspect, the sense resistor 7 for detecting the base current 18 of the auxiliary switch element 2 can electrically detect the base current 19 flowing when the avalanche current 17 is generated. Since it has a sufficiently large resistance value that can be set to a large voltage, the base current 19 can be easily detected, and the voltage generated by the current flowing therethrough is used as the differential amplifier 11.
, And the excess voltage can be bypassed by the Zener diode 8.

【0027】請求項5に記載の誤差増幅器11は、前記
センス抵抗7で検出した電圧と基準電圧12との差を検
出しdv/dtコントロール回路13に出力する。dv
/dtコントロール回路13はゲートドライブ回路14
から得た信号のdv/dtをベース電流19によって補
助スイッチ素子2のアバランシェ状態を検出した場合に
は小さくし、アバランシェ状態を検出していない場合は
できるだけ大きな値となるように制御する。
An error amplifier according to a fifth aspect detects a difference between a voltage detected by the sense resistor and a reference voltage, and outputs the difference to a dv / dt control circuit. dv
/ Dt control circuit 13 is a gate drive circuit 14
Dv / dt of the signal obtained from the above is reduced when the avalanche state of the auxiliary switch element 2 is detected by the base current 19, and is controlled to be as large as possible when the avalanche state is not detected.

【0028】請求項6の発明は、この半導体スイッチン
グ装置が1つの基板に構成されることにより、小型化で
安定した制御を行えるよう主スイッチ素子1と補助スイ
ッチ素子2、センス抵抗7及びツエナーダイオード8を
具備することができる。
According to a sixth aspect of the present invention, when the semiconductor switching device is formed on one substrate, the main switch element 1, the auxiliary switch element 2, the sense resistor 7, and the Zener diode can be miniaturized and controlled stably. 8 can be provided.

【0029】請求項7の発明において、主スイッチ素子
1と補助スイッチ素子2を並列に接続することは主スイ
ッチ素子1のオン抵抗をできるだけ小さくなるように
し、補助スイッチ素子2はアバランシェによるベース電
流19を感度良く検出できるように、それぞれの目的に
応じて最適に設計することができる。
According to the seventh aspect of the present invention, connecting the main switch element 1 and the auxiliary switch element 2 in parallel makes the on-resistance of the main switch element 1 as small as possible. Can be optimally designed for each purpose so that can be detected with high sensitivity.

【0030】請求項8の発明において、主スイッチ素子
1と補助スイッチ素子2を同一半導体基板上に形成する
ことにより、スイッチング動作のばらつきなど主スイッ
チ素子1と補助スイッチ素子2のスイッチとしての電気
的特性をそろえることができる。
According to the eighth aspect of the present invention, the main switch element 1 and the auxiliary switch element 2 are formed on the same semiconductor substrate, so that the switching between the main switch element 1 and the auxiliary switch element 2 such as variation in the switching operation can be achieved. Characteristics can be aligned.

【発明の効果】半導体スイッチング装置において、MOS
型電界効果トランジスタである主スイッチ素子1と補助
スイッチ素子2を並列に配置し、前記補助スイッチ素子
2のベース電流19を検出する端子からセンス抵抗7で
アバランシェ電流17を検出し、主スイッチ素子1およ
び補助スイッチ素子2のゲート5に帰還させてdv/d
tを制御するスイッチング回路は、主スイッチ素子1お
よび補助スイッチ素子2のサージ電流による破壊を防止
できる半導体スイッチング装置を提供できる。
According to the semiconductor switching device, the MOS
An avalanche current 17 is detected by a sense resistor 7 from a terminal for detecting a base current 19 of the auxiliary switch element 2, and a main switch element 1 and an auxiliary switch element 2 are arranged in parallel. And dv / d is fed back to the gate 5 of the auxiliary switch element 2.
The switching circuit that controls t can provide a semiconductor switching device that can prevent the main switch element 1 and the auxiliary switch element 2 from being destroyed by a surge current.

【0031】[0031]

【図面の簡単な説明】[Brief description of the drawings]

【図1】本発明の実施形態を示すスイッチング回路の実
施例である。
FIG. 1 is an example of a switching circuit showing an embodiment of the present invention.

【図2】本発明の主スイッチング素子の構造を示す実施
例である。
FIG. 2 is an embodiment showing a structure of a main switching element of the present invention.

【図3】本発明の補助スイッチ素子の構造をを示す実施
例である。
FIG. 3 is an embodiment showing a structure of an auxiliary switch element of the present invention.

【図4】アバランシェ発生領域を説明する図である。FIG. 4 is a diagram illustrating an avalanche generation region.

【図5】アバランシェのベース電流が流れる領域を説明
する図である。
FIG. 5 is a diagram illustrating a region where an avalanche base current flows.

【図6】寄生トランジスタがオンするまでのdv/dt
の変化を説明する図である。
FIG. 6 shows dv / dt until a parasitic transistor is turned on.
It is a figure explaining change of.

【図7】アバランシェ電流で寄生トランジスタの起動の
より電流の偏りが発生することを説明する図である。
FIG. 7 is a diagram for explaining that a current bias occurs due to activation of a parasitic transistor due to an avalanche current.

【図8】従来方式のスイッチング回路を示す図である。FIG. 8 is a diagram showing a conventional switching circuit.

【符号の説明】[Explanation of symbols]

1.主スイッチ素子 2.補助スイッチ素子 3.ソース 4.ドレイン 5.ゲート 6.ベース電流検出端子 7.センス抵抗 8.ツエナーダイオード 9.ダイオード 10.コンデンサ 11.誤差増幅器 12.基準電圧 13.ゲートdv/dtコントローラ 14.ゲートドライブ回路 15.寄生トランジスタ 16.ベース抵抗 17.アバランシェ電流 18.正孔電流 19.ベース電流 20.インダクタンス 1. Main switch element 2. Auxiliary switch element 3. Source 4. Drain 5. Gate 6. Base current detection terminal 7. Sense resistor 8. Zener diode 9. Diode 10. Capacitor 11. Error amplifier 12. Reference voltage 13. Gate dv / dt controller 14. Gate drive circuit 15. Parasitic transistor 16. Base resistance 17. Avalanche current 18. Hole current 19. Base current 20. Inductance

Claims (8)

【特許請求の範囲】[Claims] 【請求項1】2つの電界効果トランジスタを有する半導
体装置を用いた誘導性負荷スイッチング回路において、
上記電界効果トランジスタの1つに印加される過電圧に
よりアバランシェ電流を発生させ、前記アバランシェ電
流が発生した時に前記半導体装置のベースに流れるベー
ス電流を検出するセンス抵抗で検出し、基準電圧との比
較によってアバランシェの発生状態を検出し誤差増幅器
で前記2つの電界効果トランジスタゲートのdv/dt
を制御する手段をもつ半導体スイッチング装置。
An inductive load switching circuit using a semiconductor device having two field-effect transistors,
An avalanche current is generated by an overvoltage applied to one of the field-effect transistors, and when the avalanche current occurs, a base resistor that detects a base current flowing to the base of the semiconductor device is detected by a sense resistor. An avalanche generation state is detected, and the dv / dt of the two field effect transistor gates is detected by an error amplifier.
Semiconductor switching device having means for controlling
【請求項2】請求項1に記載の半導体スイッチング装置
において、半導体装置の1つの電界効果トランジスタは
補助スイッチ素子であって、MOS型半導体素子でソー
ス、ドレイン、ゲートの各端子に加えてベース電流を検
出できる端子を備えた補助スイッチ素子であることを特
徴とする半導体スイッチング装置。
2. The semiconductor switching device according to claim 1, wherein one field-effect transistor of the semiconductor device is an auxiliary switching element, and is a MOS type semiconductor element and has a base current in addition to the source, drain and gate terminals. A semiconductor switching device comprising an auxiliary switch element having a terminal capable of detecting a voltage.
【請求項3】請求項1に記載の半導体スイッチング装置
において、半導体装置の1つの電界効果トランジスタは
主スイッチ素子で、MOS型半導体素子であることを特徴
とする半導体スイッチング装置。
3. The semiconductor switching device according to claim 1, wherein one field effect transistor of the semiconductor device is a main switch element and is a MOS type semiconductor element.
【請求項4】請求項1に記載の半導体スイッチング装置
において、センス抵抗はアバランシェ電流が発生したと
きに流れるベース電流を電気的に検出できる大きさの電
圧にする事が出来る十分な大きさの抵抗値を持ってお
り、一方の端子は主スイッチ素子のベース電流検出端子
とダイオードを通して誤差増幅器に接続され、他方は接
地されていることを特徴とする半導体スイッチング装
置。
4. A semiconductor switching device according to claim 1, wherein the sense resistor has a sufficient size to make it possible to electrically detect a base current flowing when an avalanche current is generated. A semiconductor switching device having a value, one terminal being connected to an error amplifier through a base current detection terminal of a main switch element and a diode, and the other being grounded.
【請求項5】請求項1に記載の半導体スイッチング装置
において、センス抵抗で検出した電圧は誤差増幅器で基
準電圧と比較し、センス抵抗で得た電圧が規定値以上な
った場合は主スイッチ素子ゲート電圧のdv/dtを小
さくするように制御するゲートdv/dtコントローラ
を備えたことを特徴とする半導体スイッチング装置。
5. The semiconductor switching device according to claim 1, wherein the voltage detected by the sense resistor is compared with a reference voltage by an error amplifier. A semiconductor switching device comprising a gate dv / dt controller for controlling voltage dv / dt to be small.
【請求項6】請求項1に記載の半導体スイッチング装置
において、主スイッチ素子と補助スイッチ素子とセンス
抵抗、及びツエナーダイオードが1つの基板に構成され
たことを特徴とする半導体スイッチング装置。
6. The semiconductor switching device according to claim 1, wherein the main switch element, the auxiliary switch element, the sense resistor, and the Zener diode are formed on one substrate.
【請求項7】請求項1に記載の半導体スイッチング装置
において、2つの電界効果トランジスタは主スイッチ素
子と補助スイッチ素子であって、前記電界効果トランジ
スタは並列に接続されていることを特徴とする半導体ス
イッチング装置。
7. The semiconductor switching device according to claim 1, wherein the two field effect transistors are a main switch element and an auxiliary switch element, and the field effect transistors are connected in parallel. Switching device.
【請求項8】請求項1に記載の半導体スイッチング装置
において、2つの電界効果トランジスタが同一半導体基
板上に形成されている事を特徴とする半導体スイッチン
グ装置
8. The semiconductor switching device according to claim 1, wherein two field effect transistors are formed on the same semiconductor substrate.
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