JP2001345377A - Semiconductor device - Google Patents
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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Abstract
Description
【0001】[0001]
【発明の属する技術分野】本発明は、半導体支持基板の
主面(表面)に絶縁膜によって誘電体分離された半導体
層を有するSOI(Silicon on Insul
ator)基板を用いる半導体装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an SOI (Silicon on Insul) having a semiconductor layer dielectrically separated by an insulating film on a main surface (front surface) of a semiconductor supporting substrate.
a) a semiconductor device using a substrate.
【0002】[0002]
【従来の技術】一般に、半導体装置として、例えば半導
体層となるn形シリコン基板と半導体支持基板となるp
形シリコン基板とをシリコン酸化膜等の絶縁膜を介して
貼り合わせたSOI基板を用いたものが知られている
(例えば、特開平9−266310号公報等)。2. Description of the Related Art Generally, as a semiconductor device, for example, an n-type silicon substrate serving as a semiconductor layer and a p-type silicon substrate serving as a semiconductor support substrate are used.
There is known an SOI substrate in which a silicon substrate is bonded to a silicon substrate via an insulating film such as a silicon oxide film (for example, Japanese Patent Application Laid-Open No. 9-266310).
【0003】そして、このような従来技術の半導体装置
にあっては、n形シリコン基板がn形シリコン層を形成
し、p形シリコン基板がp形支持基板を形成すると共
に、表面側のn形シリコン層に枠状のトレンチ溝型絶縁
領域が設けられ、n形シリコン層は該トレンチ溝型絶縁
領域によって回路等を形成するための複数の領域に誘電
体分離されている。また、各領域は、電源端子または接
地端子に接続され、一定の電位に保持されていると共
に、入力端子、出力端子に接続されたLDMOS(La
teral Diffused MOS)、バイポーラ
トランジスタ、IGBT(Insulated gat
e bipolar transistor)等からな
る入力回路、出力回路が形成され、または各種の演算、
信号処理等を行うMOSトランジスタ(以下、MOSF
ETという)等からなる内部回路が形成されている。In such a conventional semiconductor device, an n-type silicon substrate forms an n-type silicon layer, a p-type silicon substrate forms a p-type support substrate, and an n-type silicon substrate on the front side. A frame-shaped trench-shaped insulating region is provided in the silicon layer, and the n-type silicon layer is dielectrically separated into a plurality of regions for forming a circuit or the like by the trench-shaped insulating region. Each region is connected to a power supply terminal or a ground terminal, is held at a constant potential, and is connected to an input terminal and an output terminal.
terrestrial diffused MOS), bipolar transistor, IGBT (insulated gate)
An input circuit and an output circuit including e bipolar transistors are formed, or various operations are performed.
MOS transistors that perform signal processing and the like (hereinafter referred to as MOSF
ET) is formed.
【0004】[0004]
【発明が解決しようとする課題】ところで、上述した従
来技術による半導体装置では、複数の領域のうち一つの
領域には負荷駆動電流等を入力、出力する入力回路、出
力回路が形成され、該入力回路、出力回路には入力信
号、出力信号として数10V〜数100V程度の比較的
大きい電圧が印加されている。一方、他の領域には信号
処理等を行う内部回路が形成され、該内部回路には演算
用の信号として数V程度の比較的小さい電圧が印加され
ている。そして、これらの領域は、絶縁膜を挟んで1つ
のp形支持基板上に設けられている。In the semiconductor device according to the prior art described above, an input circuit and an output circuit for inputting and outputting a load driving current and the like are formed in one of a plurality of regions. A relatively large voltage of several tens of volts to several hundred volts is applied to the circuit and the output circuit as an input signal and an output signal. On the other hand, an internal circuit for performing signal processing or the like is formed in another area, and a relatively small voltage of about several volts is applied to the internal circuit as a signal for calculation. These regions are provided on one p-type support substrate with the insulating film interposed therebetween.
【0005】しかし、各領域とp形支持基板とを誘電体
分離する絶縁膜はコンデンサとして機能するため、入力
回路等に時間変化の急峻な数10V〜数100V程度の
サージ電圧が印加されると、サージ電圧がコンデンサと
なる絶縁膜を介してp形支持基板に作用し、p形支持基
板の電位が変動することがある。そして、p形支持基板
の電位変動は、絶縁膜を通じて内部回路が設けられた領
域に作用する。However, since the insulating film for dielectrically separating each region from the p-type support substrate functions as a capacitor, when a surge voltage of several tens to several hundreds of volts, which changes rapidly with time, is applied to an input circuit or the like. In some cases, a surge voltage acts on a p-type support substrate via an insulating film serving as a capacitor, and the potential of the p-type support substrate fluctuates. The fluctuation in the potential of the p-type support substrate acts on the region where the internal circuit is provided through the insulating film.
【0006】このため、入力回路等にサージ電圧が印加
されると、入力回路等の領域と同一のp形支持基板上に
設けられた他の領域には数V程度の電位変動が生じる。
特に、内部回路がアナログ回路を構成する場合にあって
は、内部回路が形成された領域の電位変動が1V以下で
あっても回路動作に支障をきたすという問題がある。For this reason, when a surge voltage is applied to an input circuit or the like, a potential change of about several volts occurs in another area provided on the same p-type support substrate as the area of the input circuit or the like.
In particular, when the internal circuit forms an analog circuit, there is a problem that even if the potential fluctuation in the region where the internal circuit is formed is 1 V or less, the circuit operation is hindered.
【0007】また、従来技術による半導体装置では、サ
ージ電圧が印加されるLDMOS等と絶縁膜、トレンチ
溝型絶縁領域との間に不純物濃度の高い電位固定領域を
設け、該電位固定領域の電位をアース電位または電源電
圧に保持することによって、サージ電圧が他の領域に作
用するのを防止している。In a conventional semiconductor device, a potential fixing region having a high impurity concentration is provided between an LDMOS or the like to which a surge voltage is applied and an insulating film or a trench type insulating region, and the potential of the potential fixing region is reduced. By maintaining the voltage at the ground potential or the power supply voltage, the surge voltage is prevented from acting on other areas.
【0008】しかし、従来技術による半導体装置では、
サージ電圧が印加されるLDMOSのドレインと電位固
定領域との間にはn形ウエル、p形ウエル等が多重の層
状に設けられているから、これらの間に空乏層が形成さ
れると共に、該空乏層によってコンデンサが形成されて
いる。このとき、n形ウエル、p形ウエル等は不純物濃
度が低いから、空乏層の幅が広くなり、コンデンサの容
量は比較的小さくなっている。このため、ドレインとp
形シリコン層との間のインピーダンスが、外部の寄生コ
ンデンサによるものと比較して大きくなるから、時間変
化の急峻なサージ電圧の場合には、寄生コンデンサを通
じてp形支持基板にサージ電圧が作用し、p形支持基板
や他の領域の電位変動を十分に抑制できない。However, in the conventional semiconductor device,
Since n-type wells, p-type wells, and the like are provided in multiple layers between the drain of the LDMOS to which the surge voltage is applied and the potential fixing region, a depletion layer is formed between these, and A capacitor is formed by the depletion layer. At this time, since the n-type well, the p-type well, and the like have a low impurity concentration, the width of the depletion layer is wide and the capacitance of the capacitor is relatively small. Therefore, the drain and p
Since the impedance between the silicon layer and the silicon layer becomes larger than that of an external parasitic capacitor, in the case of a surge voltage having a sharp time change, a surge voltage acts on the p-type support substrate through the parasitic capacitor, Potential fluctuations in the p-type support substrate and other regions cannot be sufficiently suppressed.
【0009】さらに、ドレインと電位固定領域との間に
はn形ウエル、p形ウエル等が多重の層状に設けられて
いるから、これらの間に寄生バイポーラトランジスタが
形成され、スナップバック現象(スイッチバック現象)
が発生する傾向がある。このため、サージ電圧によって
寄生バイポーラトランジスタが作動し、ドレインと電位
固定領域との間に過大な電流が流れることによって、装
置が破損するおそれがあるという問題もある。Furthermore, since an n-type well, a p-type well and the like are provided in a multi-layered manner between the drain and the potential fixing region, a parasitic bipolar transistor is formed between them, and a snapback phenomenon (switch Back phenomenon)
Tends to occur. For this reason, there is also a problem that the parasitic bipolar transistor operates due to the surge voltage, and an excessive current flows between the drain and the potential fixing region, which may damage the device.
【0010】本発明は上述した従来技術の問題に鑑みな
されたもので、本発明の目的は、サージ電圧によって内
部回路の領域の電位が変動するのを防ぎ、内部回路の正
常動作を保持し、信頼性を向上できるようにした半導体
装置を提供することにある。SUMMARY OF THE INVENTION The present invention has been made in view of the above-mentioned problems of the prior art. It is an object of the present invention to prevent a potential of an area of an internal circuit from fluctuating due to a surge voltage and to maintain a normal operation of the internal circuit. An object of the present invention is to provide a semiconductor device capable of improving reliability.
【0011】[0011]
【課題を解決するための手段】上述した課題を解決する
ために請求項1の発明は、半導体支持基板主面に絶縁膜
で誘電体分離された半導体層を有するSOI基板と、該
半導体層に設けられ該半導体層を複数の領域に誘電体分
離するトレンチ溝型絶縁領域を有する半導体装置におい
て、前記複数の領域のうち少なくとも一つの領域の内部
にて、該半導体層の底面に該絶縁膜と接して設けられた
第1の第1導電形高濃度半導体埋込領域と、該半導体層
主面に設けられ該第1の第1導電形高濃度半導体埋込領
域に各々接する第2の第1導電形高濃度半導体拡散領域
と第1の第2導電形高濃度半導体拡散領域とからなるシ
ールド領域を形成し、かつ該第2の第1導電形高濃度半
導体拡散領域を第1の定電圧端子に接続すると共に、該
第1の第2導電形高濃度半導体拡散領域を第2の定電圧
端子、入力端子、出力端子のいずれかに接続する構成と
したことを特徴としている。According to a first aspect of the present invention, there is provided an SOI substrate having a semiconductor layer which is dielectrically separated by an insulating film on a main surface of a semiconductor supporting substrate; In a semiconductor device having a trench-type insulating region provided for dielectrically separating the semiconductor layer into a plurality of regions, the insulating film is formed on a bottom surface of the semiconductor layer inside at least one of the plurality of regions. A first first conductivity type high concentration semiconductor buried region provided in contact with the first first conductivity type high concentration semiconductor buried region provided on the semiconductor layer main surface; Forming a shield region comprising a conductive type high-concentration semiconductor diffusion region and a first second conductive type high-concentration semiconductor diffusion region; and connecting the second first conductivity type high-concentration semiconductor diffusion region to a first constant voltage terminal. And the first second conductivity type. The concentration semiconductor diffusion region second constant voltage terminal is characterized in that the configuration of connecting the input terminal to one of the output terminals.
【0012】このように構成することにより、第1の第
1導電形高濃度半導体埋込領域は第2の第1導電形高濃
度半導体拡散領域を通じて第1の定電圧端子に接続し、
第1の第2導電形高濃度半導体拡散領域は第2の定電圧
端子等に接続すると共に、第1導電形高濃度半導体埋込
領域と第2導電形高濃度半導体拡散領域との間にはダイ
オード、コンデンサを形成することができる。このた
め、第2導電形高濃度半導体拡散領域を入力側とし、半
導体支持基板を出力側とした場合には、入力側と出力側
との間には、第1導電形高濃度半導体埋込領域と第2導
電形高濃度半導体拡散領域との間のダイオード等と、該
ダイオード等の出力側に接続された第1導電形高濃度半
導体埋込領域等の抵抗とによってハイパスフィルタを構
成することができる。この結果、第2導電形高濃度半導
体拡散領域を通じてサージ電圧が印加されるときには、
このハイパスフィルタによってサージ電圧が半導体支持
基板に伝わるのを防ぐことができる。With this configuration, the first first conductivity type high concentration semiconductor buried region is connected to the first constant voltage terminal through the second first conductivity type high concentration semiconductor diffusion region.
The first second-conductivity-type high-concentration semiconductor diffusion region is connected to a second constant-voltage terminal or the like, and between the first-conductivity-type high-concentration semiconductor buried region and the second-conductivity-type high-concentration semiconductor diffusion region. Diodes and capacitors can be formed. Therefore, when the second conductivity type high-concentration semiconductor diffusion region is the input side and the semiconductor support substrate is the output side, the first conductivity type high-concentration semiconductor buried region is provided between the input side and the output side. A high-pass filter can be constituted by a diode or the like between the second conductive type high-concentration semiconductor diffusion region and the resistance of the first conductive type high-concentration semiconductor buried region connected to the output side of the diode or the like. it can. As a result, when a surge voltage is applied through the second conductivity type high concentration semiconductor diffusion region,
The high-pass filter can prevent the surge voltage from being transmitted to the semiconductor supporting substrate.
【0013】一方、半導体支持基板を入力側とし、第2
導電形高濃度半導体拡散領域を出力側とした場合には、
入力側と出力側との間には、絶縁膜によるコンデンサ
と、該コンデンサの出力側に接続された第1導電形高濃
度半導体埋込領域等の抵抗とによってハイパスフィルタ
を構成することができる。この結果、半導体支持基板が
サージ電圧等によって電位変動するときには、このハイ
パスフィルタによってサージ電圧が領域に伝わるのを防
ぐことができる。On the other hand, the semiconductor support substrate is used as an input side, and the second
When the conductive type high concentration semiconductor diffusion region is the output side,
A high-pass filter can be formed between the input side and the output side by a capacitor made of an insulating film and a resistor such as a first conductivity type high concentration semiconductor buried region connected to the output side of the capacitor. As a result, when the potential of the semiconductor support substrate fluctuates due to a surge voltage or the like, the high-pass filter can prevent the surge voltage from being transmitted to the region.
【0014】また、請求項2の発明は、半導体層に設け
られたMOSFETまたはバイポーラトランジスタが、
入力端子または出力端子に接続されると共に、前記第1
の第2導電形高濃度半導体拡散領域が、該MOSFET
のドレインもしくは該バイポーラトランジスタのコレク
タを構成し、または該MOSFETのドレインもしくは
該バイポーラトランジスタのコレクタに接続する構成と
したことにある。According to a second aspect of the present invention, a MOSFET or a bipolar transistor provided in a semiconductor layer comprises:
Connected to an input terminal or an output terminal;
The second conductivity type high concentration semiconductor diffusion region is
Or the collector of the bipolar transistor, or the drain of the MOSFET or the collector of the bipolar transistor.
【0015】この場合、第1の第2導電形高濃度半導体
拡散領域を入力側とし、半導体支持基板を出力側とした
とき、これらの入力側と出力側との間には、第1導電形
高濃度半導体埋込領域と第2導電形高濃度半導体拡散領
域との間のダイオード、コンデンサと、該ダイオード等
の出力側に接続された第1導電形高濃度半導体埋込領域
等の抵抗とによってハイパスフィルタを構成することが
できる。このため、入力端子等にサージ電圧が印加され
るときには、このハイパスフィルタによってサージ電圧
が半導体支持基板に伝わるのを防ぐことができる。In this case, when the high-concentration semiconductor diffusion region of the first second conductivity type is the input side and the semiconductor support substrate is the output side, the first conductivity type is provided between the input side and the output side. A diode and a capacitor between the high-concentration semiconductor buried region and the second-conductivity-type high-concentration semiconductor diffusion region, and a resistance of the first-conductivity-type high-concentration semiconductor buried region connected to the output side of the diode and the like. A high-pass filter can be configured. For this reason, when a surge voltage is applied to an input terminal or the like, the surge voltage can be prevented from being transmitted to the semiconductor support substrate by the high-pass filter.
【0016】一方、請求項3の発明は、領域内部の該半
導体層に形成されたMOSFETまたはバイポーラトラ
ンジスタが内部回路を構成すると共に、該第1の第2導
電形高濃度半導体拡散領域が前記第2の定電圧端子に接
続する構成としたことにある。According to a third aspect of the present invention, the MOSFET or the bipolar transistor formed in the semiconductor layer inside the region forms an internal circuit, and the first second conductivity type high-concentration semiconductor diffusion region is formed in the semiconductor layer. 2 is connected to the constant voltage terminal.
【0017】これにより、半導体支持基板を入力側と
し、第2導電形高濃度半導体拡散領域を出力側としたと
き、これらの入力側と出力側との間には、絶縁膜による
コンデンサと、該コンデンサの出力側に接続された第1
導電形高濃度半導体埋込領域等の抵抗とによってハイパ
スフィルタを構成することができる。この結果、半導体
支持基板がサージ電圧等によって電位変動するときに
は、このハイパスフィルタによってサージ電圧が内部回
路が設けられた領域に伝わるのを防ぐことができ、内部
回路を正常に動作させることができる。Thus, when the semiconductor supporting substrate is the input side and the second conductivity type high-concentration semiconductor diffusion region is the output side, a capacitor made of an insulating film is provided between the input side and the output side. The first connected to the output side of the capacitor
A high-pass filter can be constituted by the resistance of the conductive type high-concentration semiconductor buried region or the like. As a result, when the potential of the semiconductor support substrate fluctuates due to a surge voltage or the like, the high-pass filter can prevent the surge voltage from being transmitted to a region where the internal circuit is provided, and the internal circuit can operate normally.
【0018】また、請求項4の発明は、第2の第1導電
形高濃度半導体拡散領域が、前記トレンチ溝型絶縁領域
に接する構成としたことにある。Further, the invention according to claim 4 is characterized in that the second first conductivity type high concentration semiconductor diffusion region is in contact with the trench type insulating region.
【0019】これにより、第2の第1導電形高濃度半導
体拡散領域が第1の定電圧端子に接続されることによっ
て一定電位に保持されているから、サージ電圧がトレン
チ溝型絶縁領域を通じて作用するのを防止することがで
き、各領域の電位変動を抑制することができる。Thus, the second high-concentration semiconductor diffusion region of the first conductivity type is maintained at a constant potential by being connected to the first constant voltage terminal, so that a surge voltage is applied through the trench-type insulating region. Can be prevented, and the potential fluctuation in each region can be suppressed.
【0020】また、請求項5の発明は、複数の領域のう
ちMOSFET、バイポーラトランジスタ等の能動素子
が形成されていない領域内部にも前記シールド領域を形
成し、かつ該第2の第1導電形高濃度半導体拡散領域を
該第1の定電圧端子に接続すると共に、該第1の第2導
電形高濃度半導体拡散領域を該第2の定電圧端子、入力
端子、出力端子のいずれかに接続する構成としたことに
ある。According to a fifth aspect of the present invention, the shield region is formed in a region where an active element such as a MOSFET or a bipolar transistor is not formed among the plurality of regions, and the second first conductivity type is formed. A high-concentration semiconductor diffusion region is connected to the first constant-voltage terminal, and the first second-conductivity-type high-concentration semiconductor diffusion region is connected to one of the second constant-voltage terminal, the input terminal, and the output terminal. Configuration.
【0021】これにより、能動素子が形成されていない
領域にも、絶縁膜によるコンデンサと、該コンデンサの
出力側に接続された第1導電形高濃度半導体埋込領域等
の抵抗とによってハイパスフィルタを構成することがで
きる。このため、複数の領域に設けられたハイパスフィ
ルタに互いに並列接続することができ、これらのハイパ
スフィルタを用いてサージ電圧を分散して除去できるか
ら、各領域の電位変動をさらに抑止し、内部回路を正常
に動作させることができる。Thus, even in a region where no active element is formed, a high-pass filter is formed by the capacitor of the insulating film and the resistance of the first conductivity type high concentration semiconductor buried region connected to the output side of the capacitor. Can be configured. For this reason, it is possible to connect in parallel to high-pass filters provided in a plurality of regions, and it is possible to disperse and remove the surge voltage by using these high-pass filters. Can operate normally.
【0022】一方、請求項6の発明は、第1導電形半導
体支持基板主面に絶縁膜で誘電体分離された半導体層を
有するSOI基板を有する半導体装置において、前記第
1導電形半導体支持基板主面に前記絶縁膜と接して形成
された第2の第2導電形高濃度半導体領域と、前記半導
体層から前記絶縁膜を除去して形成され該第2の第2導
電形高濃度半導体領域に接続される電極領域または第3
の第2導電形高濃度半導体領域とからなるシールド領域
を形成すると共に、前記第1導電形半導体支持基板を第
1の定電圧端子に接続すると共に、前記電極領域または
第3の第2導電形高濃度半導体領域を第2の定電圧端子
に接続する構成としたことを特徴としている。According to a sixth aspect of the present invention, there is provided a semiconductor device having an SOI substrate having a semiconductor layer dielectrically separated by an insulating film on a main surface of the first conductive type semiconductor support substrate. A second high-concentration semiconductor region of the second conductivity type formed on the main surface in contact with the insulating film; and a high-concentration semiconductor region of the second second conductivity type formed by removing the insulating film from the semiconductor layer. Electrode region connected to the third or third
A second conductive type high-concentration semiconductor region, a first conductive type semiconductor support substrate is connected to a first constant voltage terminal, and the electrode region or a third second conductive type is formed. A high-concentration semiconductor region is connected to a second constant-voltage terminal.
【0023】このように構成することにより、第1導電
形半導体支持基板と第2導電形高濃度半導体領域との間
にはダイオード、コンデンサを形成することができる。
このため、第1導電形半導体支持基板を入力側とし、半
導体層を出力側とした場合には、入力側と出力側との間
には、第1導電形半導体支持基板と第2導電形高濃度半
導体領域との間のダイオード、コンデンサと、該ダイオ
ード等の出力側に接続された第2導電形高濃度半導体領
域等の抵抗とによってハイパスフィルタを構成すること
ができる。この結果、半導体支持基板がサージ電圧等に
よって電位変動するときには、このハイパスフィルタに
よってサージ電圧が半導体層に伝わるのを防ぐことがで
きる。With this configuration, a diode and a capacitor can be formed between the first conductive type semiconductor supporting substrate and the second conductive type high-concentration semiconductor region.
For this reason, when the first conductive type semiconductor support substrate is used as the input side and the semiconductor layer is used as the output side, the first conductive type semiconductor support substrate and the second conductive type height are provided between the input side and the output side. A high-pass filter can be formed by a diode and a capacitor between the high-concentration semiconductor region and a resistor connected to the output side of the high-concentration semiconductor region and the like. As a result, when the potential of the semiconductor supporting substrate fluctuates due to a surge voltage or the like, the transmission of the surge voltage to the semiconductor layer can be prevented by the high-pass filter.
【0024】また、請求項7の発明は、電極領域または
第3の第2導電形高濃度半導体領域を、該半導体装置が
構成されている該半導体層または第1導電形半導体支持
基板の端部に形成する構成としたことにある。According to a seventh aspect of the present invention, the electrode region or the third second conductivity type high-concentration semiconductor region is formed by connecting the semiconductor layer constituting the semiconductor device or the end portion of the first conductivity type semiconductor support substrate. Is formed.
【0025】これにより、電極領域がレイアウトの自由
度を妨げることがなく、半導体装置の集積度を損わな
い。As a result, the electrode regions do not hinder the degree of freedom in layout, and the degree of integration of the semiconductor device is not impaired.
【0026】[0026]
【発明の実施の形態】以下、本発明の実施の形態による
半導体装置として、SOI基板にLDMOS、MOSF
ETを設けた場合を例に挙げ、図1ないし図12を参照
して詳細に説明する。DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, as a semiconductor device according to an embodiment of the present invention, an LDMOS, a MOSF
An example in which the ET is provided will be described in detail with reference to FIGS. 1 to 12.
【0027】まず、図1ないし図4は本発明の第1の実
施の形態を示し、図において、1は例えばn形シリコン
基板とp形シリコン基板とをシリコン酸化膜を介して貼
り合せることによって形成されたSOI基板で、該SO
I基板1は、その表面側、裏面側にn形シリコン層2、
p形支持基板3を有すると共に、n形シリコン層2とp
形支持基板3との間はシリコン酸化膜からなる絶縁膜4
によって絶縁状態に誘電体分離されている。First, FIGS. 1 to 4 show a first embodiment of the present invention. In the drawings, reference numeral 1 denotes, for example, an n-type silicon substrate and a p-type silicon substrate bonded together via a silicon oxide film. In the formed SOI substrate, the SOI
The I-substrate 1 has an n-type silicon layer 2 on its front side and back side.
It has a p-type support substrate 3 and an n-type silicon layer 2
An insulating film 4 made of a silicon oxide film
The dielectric material is insulated from the dielectric material.
【0028】また、n形シリコン層2は、例えば単結晶
シリコン材料からなる基板に砒素等の不純物を低濃度
(例えば1014〜1015cm-3程度)に添加することに
よって構成されている。一方、p形支持基板3は、例え
ば単結晶シリコン材料からなる基板に硼素等の不純物を
低濃度(例えば1014〜1015cm-3程度)に添加する
ことによって構成されると共に、例えば接地端子に接続
され、アース電位に保持されている。また、n形シリコ
ン層2の底面側には後述のp形領域12が形成されてい
る。The n-type silicon layer 2 is formed by adding an impurity such as arsenic to a substrate made of, for example, a single crystal silicon material at a low concentration (for example, about 10 14 to 10 15 cm −3 ). On the other hand, the p-type support substrate 3 is formed by adding an impurity such as boron to the substrate made of, for example, a single crystal silicon material at a low concentration (for example, about 10 14 to 10 15 cm −3 ), and for example, a ground terminal. And is kept at the ground potential. On the bottom side of the n-type silicon layer 2, a p-type region 12, which will be described later, is formed.
【0029】5は後述の領域7,9を取り囲んでn形シ
リコン層2に設けられたトレンチ溝型絶縁領域で、該ト
レンチ溝型絶縁領域5は、例えば略四角形の枠状をな
し、エッチング等によってn形シリコン層2を溝状に除
去した後、該溝内にシリコン酸化膜6を形成することに
よって構成されている。なお、シリコン酸化膜6の形成
後にくぼみが生じる場合にあっては、該くぼみを多結晶
シリコンによって埋める構成としてもよい。Reference numeral 5 denotes a trench-type insulating region provided in the n-type silicon layer 2 surrounding the regions 7 and 9 described later. The trench-type insulating region 5 has, for example, a substantially quadrangular frame shape, and is formed by etching or the like. After the n-type silicon layer 2 is removed in a groove shape, a silicon oxide film 6 is formed in the groove. In the case where a depression occurs after the formation of the silicon oxide film 6, the depression may be filled with polycrystalline silicon.
【0030】7はトレンチ溝型絶縁領域5によって取り
囲まれた内部回路用の領域で、該領域7は、トレンチ溝
型絶縁領域5を挟んで後述の領域9と互いに隣合う位置
に設けられ、低濃度のn形シリコンによって略四角形の
島状に形成されている。そして、領域7には、表面側か
ら砒素等の不純物を拡散することによって端子接続部7
Aが設け、該端子接続部7Aは例えば数V程度のバイア
ス電圧Vccが印加されている。これにより、領域7はバ
イアス電圧Vccに保持されている。Reference numeral 7 denotes a region for an internal circuit surrounded by the trench type insulating region 5. The region 7 is provided at a position adjacent to a region 9 described later with the trench type insulating region 5 interposed therebetween. It is formed in a substantially quadrangular island shape by the n-type silicon of the concentration. The region 7 is provided with terminal connection portions 7 by diffusing impurities such as arsenic from the surface side.
A, and a bias voltage Vcc of, for example, about several volts is applied to the terminal connection portion 7A. As a result, the region 7 is maintained at the bias voltage Vcc.
【0031】8は領域7に設けられた内部回路としての
pチャネル型のMOSFETで、該MOSFET8は、
例えば数V程度の小さな電圧を用いてアナログ信号処理
等を行うものである。そして、MOSFET8は、p形
拡散層からなるドレイン8Aと、該ドレイン8Aの近傍
に設けられたp形拡散層からなるソース8Bと、ドレイ
ン8A、ソース8Bの表面側に設けられた金属薄膜から
なるゲート電極8Cとによって構成されている。また、
ゲート電極8Cと領域7表面との間には例えばシリコン
酸化膜8Dが設けられている。Reference numeral 8 denotes a p-channel type MOSFET provided as an internal circuit provided in the region 7.
For example, analog signal processing or the like is performed using a small voltage of about several volts. The MOSFET 8 includes a drain 8A made of a p-type diffusion layer, a source 8B made of a p-type diffusion layer provided near the drain 8A, and a metal thin film provided on the surface side of the drain 8A and the source 8B. And a gate electrode 8C. Also,
For example, a silicon oxide film 8D is provided between the gate electrode 8C and the surface of the region 7.
【0032】そして、ソース8Bにはソース電圧Vs と
して例えば数V程度のバイアス電圧Vccが印加されたバ
イアス端子が接続され、ゲート電極8Cにはゲート電圧
Vgが印加される入力端子が接続されている。これによ
り、MOSFET8は、ゲート電圧Vg によってドレイ
ン8Aのドレイン電圧Vd を制御し、信号処理等を行う
ものである。The source 8B is connected to a bias terminal to which a bias voltage Vcc of, for example, about several volts is applied as a source voltage Vs, and the gate electrode 8C is connected to an input terminal to which a gate voltage Vg is applied. . Thus, the MOSFET 8 controls the drain voltage Vd of the drain 8A by the gate voltage Vg and performs signal processing and the like.
【0033】9はトレンチ溝型絶縁領域5によって取り
囲まれた例えば出力回路用の領域で、該領域9は、低濃
度のn形シリコンによって略四角形の島状に形成されて
いる。そして、領域9には、表面側から硼素等の不純物
を拡散することによってp形ウエル9Aが設け、該p形
ウエル9Aは後述のソース10Bと共に例えばアース電
位(0V)に保持されている。Reference numeral 9 denotes a region for, for example, an output circuit surrounded by the trench type insulating region 5, and the region 9 is formed in a substantially square island shape with low-concentration n-type silicon. The region 9 is provided with a p-type well 9A by diffusing impurities such as boron from the surface side, and the p-type well 9A is maintained at, for example, the ground potential (0 V) together with a source 10B described later.
【0034】10は領域9に設けられた出力回路として
のLDMOSで、該LDMOS10は、例えば数10V
〜数100V程度の大きな電圧を制御するものである。
そして、LDMOS10は、p形ウエル9Aの外側に位
置して設けられたn形拡散層からなるドレイン10A
と、p形ウエル9A内に設けられたn形拡散層からなる
ソース10Bと、ドレイン10A、ソース10Bとの間
に設けられた金属薄膜からなるゲート電極10Cとによ
って構成されている。また、ゲート電極10Cとp形ウ
エル9A表面との間には例えばシリコン酸化膜10Dが
設けられている。Reference numeral 10 denotes an LDMOS as an output circuit provided in the region 9.
It controls a large voltage of about to several hundred volts.
The LDMOS 10 has a drain 10A made of an n-type diffusion layer provided outside the p-type well 9A.
And a source 10B formed of an n-type diffusion layer provided in the p-type well 9A, and a gate electrode 10C formed of a metal thin film provided between the drain 10A and the source 10B. Further, for example, a silicon oxide film 10D is provided between the gate electrode 10C and the surface of the p-type well 9A.
【0035】ここで、ドレイン10Aは、後述のp形領
域13とは異なる位置として例えば領域9の中央側に設
けられ、n形シリコン層2の厚さ方向に向けて延びると
共に、その先端が後述のp形領域12に接触している。
また、ドレイン10Aは、領域9の表面(主面)に砒素
等の不純物を高濃度(例えば1020cm-3程度)に拡散
することによって形成されている。Here, the drain 10A is provided, for example, on the center side of the region 9 as a position different from the p-type region 13 to be described later, extends in the thickness direction of the n-type silicon layer 2, and has a tip which will be described later. In contact with the p-type region 12.
The drain 10A is formed by diffusing impurities such as arsenic into the surface (main surface) of the region 9 at a high concentration (for example, about 10 20 cm -3 ).
【0036】そして、ドレイン10Aには数10V〜数
100V程度のドレイン電圧VD が出力される出力端子
が接続され、ソース10Bには例えばアース電位等のソ
ース電圧VS となった接地端子が接続されている。ま
た、ゲート電極10Cにはゲート電圧VG が印加される
入力端子が接続され、LDMOS10はゲート電圧VG
によってドレイン電圧VD を制御し、例えば負荷駆動電
流等を増減するものである。The drain 10A is connected to an output terminal for outputting a drain voltage VD of several tens of volts to several hundred volts, and the source 10B is connected to a ground terminal having a source voltage VS such as a ground potential. I have. The gate electrode 10C is connected to an input terminal to which a gate voltage VG is applied, and the LDMOS 10 is connected to the gate voltage VG.
This controls the drain voltage VD to increase or decrease, for example, a load drive current.
【0037】11は領域9に設けられたシールド領域
で、該シールド領域11は、領域9とp形支持基板3、
領域7等との間を電気的に遮蔽するものであり、LDM
OS10のドレイン10A、後述のp形領域12,13
によって構成されている。Reference numeral 11 denotes a shield region provided in the region 9. The shield region 11 includes the region 9 and the p-type support substrate 3.
LDM is used to electrically shield the area 7 and the like.
The drain 10A of the OS 10, p-type regions 12, 13 described later
It is constituted by.
【0038】12,12,…はn形シリコン層2の底面
側に埋め込まれたp形領域で、該p形領域12は、n形
シリコン層2と絶縁膜4との間に位置して絶縁膜4に接
触して設けられ、各領域7,9の底面を全面に亘って覆
っている。そして、p形領域12は、n形シリコン層2
とp形支持基板3とを貼り合わせる前に、n形シリコン
層2の底面に硼素等の不純物を高濃度(例えば1020c
m-3程度)に拡散することによって形成されている。Are p-type regions buried on the bottom side of the n-type silicon layer 2, and the p-type region 12 is located between the n-type silicon layer 2 and the insulating film 4 to be insulated. It is provided in contact with the film 4 and covers the entire bottom surface of each of the regions 7 and 9. And the p-type region 12 is the n-type silicon layer 2.
Before bonding the n-type silicon layer 2 to the p-type support substrate 3, the bottom surface of the n-type silicon layer 2 is highly doped with impurities such as boron (for example, 10 20 c).
m -3 ).
【0039】13は領域9の表面に設けられたp形領域
で、該p形領域13は、領域9を取り囲む略四角形の枠
状に形成され、トレンチ溝型絶縁領域5に接触して該ト
レンチ溝型絶縁領域5を覆っている。また、p形領域1
3は、n形シリコン層2の厚さ方向に延びると共に、そ
の先端がp形領域12に接触している。そして、p形領
域13は、n形シリコンからなる領域9の表面に硼素等
の不純物を高濃度(例えば1020cm-3程度)に拡散す
ることによって形成され、一定電位として例えばアース
電位となった接地端子V0 に接続されている。これによ
り、p形領域13はp形領域12をアース電位に保持し
ている。Reference numeral 13 denotes a p-type region provided on the surface of the region 9. The p-type region 13 is formed in a substantially rectangular frame shape surrounding the region 9, and comes into contact with the trench groove type insulating region 5 to form the trench. The groove-shaped insulating region 5 is covered. Also, the p-type region 1
Reference numeral 3 extends in the thickness direction of the n-type silicon layer 2, and its tip is in contact with the p-type region 12. The p-type region 13 is formed by diffusing impurities such as boron into the surface of the region 9 made of n-type silicon at a high concentration (for example, about 10 20 cm −3 ), and becomes a constant potential, for example, a ground potential. Connected to the ground terminal V0. Thereby, the p-type region 13 holds the p-type region 12 at the ground potential.
【0040】本実施の形態による半導体装置は上述の如
き構成を有するもので、領域7に形成されたMOSFE
T8は、ゲート電圧Vg によってドレイン8Aのドレイ
ン電圧Vd を制御し、信号処理等を行う。一方、領域9
に形成されたLDMOS10は、ゲート電圧VG によっ
てドレイン10Aのドレイン電圧VD を制御し、例えば
負荷駆動電流等を増減する。The semiconductor device according to the present embodiment has the structure as described above, and the MOSFE formed in region 7
T8 controls the drain voltage Vd of the drain 8A by the gate voltage Vg to perform signal processing and the like. On the other hand, area 9
The LDMOS 10 controls the drain voltage VD of the drain 10A by the gate voltage VG to increase or decrease, for example, a load driving current.
【0041】然るに、LDMOS10のドレイン10A
には外部の負荷等から例えば数10V〜数100V程度
のサージ電圧が印加されることがある。また、LDMO
S10の駆動に伴ってドレイン10Aからサージ電圧が
出力されることもある。このようなサージ電圧は、領域
9から絶縁膜4を通じてp形支持基板3に作用すると共
に、p形支持基板3を介して他の領域7等に電位変動を
生じさせる傾向がある。However, the drain 10A of the LDMOS 10
, A surge voltage of, for example, several tens of volts to several hundred volts may be applied from an external load or the like. Also, LDMO
A surge voltage may be output from the drain 10A with the driving of S10. Such a surge voltage acts on the p-type support substrate 3 from the region 9 through the insulating film 4 and tends to cause a potential change in other regions 7 and the like via the p-type support substrate 3.
【0042】しかし、本実施の形態では、領域9にLD
MOS10のドレイン10A、p形領域12,13から
なるシールド領域11を設け、該シールド領域11のp
形領域12をp形領域13を通じて接地端子V0 に接続
すると共に、ドレイン10Aに出力端子を接続したか
ら、出力端子とp形支持基板3との間にはハイパスフィ
ルタを構成することができる。In the present embodiment, however, LD
A shield region 11 comprising a drain 10A of the MOS 10 and p-type regions 12 and 13 is provided.
Since the p-type region 12 is connected to the ground terminal V0 through the p-type region 13 and the output terminal is connected to the drain 10A, a high-pass filter can be formed between the output terminal and the p-type support substrate 3.
【0043】即ち、ドレイン10Aの出力端子とMOS
FET8が形成されている領域7との間を等価回路によ
って示すと図3および図4に示す通りとなり、ハイパス
フィルタが構成されるものである。このような等価回路
となる理由について以下に説明する。That is, the output terminal of the drain 10A and the MOS
An equivalent circuit between the region 7 where the FET 8 is formed is as shown in FIGS. 3 and 4, and a high-pass filter is formed. The reason for such an equivalent circuit will be described below.
【0044】まず、ドレイン10Aはn形拡散層によっ
て形成されているから、図3に示すようにドレイン10
Aとp形領域12との間にはダイオード14が形成され
る。また、ドレイン10Aとp形領域12との間には空
乏層が形成されるから、この空乏層によるコンデンサ1
5はダイオード14に並列接続された状態となる。そし
て、これらのダイオード14、コンデンサ15は、その
一端側がn形拡散層からなるドレイン10Aによって出
力端子に接続されているから、ダイオード14等と出力
端子との間にはドレイン10A内の抵抗16が接続され
た状態となる。First, since the drain 10A is formed of an n-type diffusion layer, as shown in FIG.
A diode 14 is formed between A and the p-type region 12. Since a depletion layer is formed between the drain 10A and the p-type region 12, the capacitor 1
5 is connected in parallel with the diode 14. One end of the diode 14 and the capacitor 15 is connected to an output terminal by a drain 10A made of an n-type diffusion layer. Therefore, a resistor 16 in the drain 10A is provided between the diode 14 and the output terminal. It will be in the connected state.
【0045】一方、ダイオード14等の他端側は、p形
領域12に接触しているから、p形領域12,13内の
抵抗17を通じて接地端子V0 に接続されている。ま
た、p形領域12とp形支持基板3との間には絶縁膜4
が設けられているから、ダイオード14等の他端側は、
絶縁膜4によるコンデンサ18を介してp形支持基板3
に接続された状態となる。さらに、p形支持基板3と領
域7との間にも絶縁膜4が設けられているから、p形支
持基板3はコンデンサ19を介して領域7に接続された
状態となる。On the other hand, the other end of the diode 14 or the like is in contact with the p-type region 12, and is therefore connected to the ground terminal V0 through the resistor 17 in the p-type regions 12, 13. An insulating film 4 is provided between the p-type region 12 and the p-type support substrate 3.
Is provided, the other end of the diode 14 or the like is
P-type support substrate 3 via capacitor 18 made of insulating film 4
Connected. Further, since the insulating film 4 is also provided between the p-type support substrate 3 and the region 7, the p-type support substrate 3 is connected to the region 7 via the capacitor 19.
【0046】この結果、ドレイン電圧VD が印加される
出力端子側からp形支持基板3、領域7側をみたときに
は、これらの間にコンデンサ15、抵抗17等によるハ
イパスフィルタが形成される。このため、出力端子から
印加されるサージ電圧は、このハイパスフィルタによっ
て除去することができ、p形支持基板3、領域7の電位
変動を抑制することができる。As a result, when the p-type support substrate 3 and the region 7 are viewed from the output terminal side to which the drain voltage VD is applied, a high-pass filter including the capacitor 15 and the resistor 17 is formed therebetween. For this reason, the surge voltage applied from the output terminal can be removed by this high-pass filter, and the potential fluctuation of the p-type support substrate 3 and the region 7 can be suppressed.
【0047】このとき、ドレイン10Aの出力端子とp
形支持基板3との間は、図4中に二点鎖線で示すように
外部の寄生コンデンサ20によって接続されている。し
かし、本実施の形態では、以下に示す理由により寄生コ
ンデンサ20よりもコンデンサ15、抵抗17等からな
るハイパスフィルタの方がインピーダンスが小さい。At this time, the output terminal of the drain 10A and p
The connection with the shaped support substrate 3 is made by an external parasitic capacitor 20 as shown by a two-dot chain line in FIG. However, in the present embodiment, the impedance of the high-pass filter including the capacitor 15 and the resistor 17 is smaller than that of the parasitic capacitor 20 for the following reason.
【0048】即ち、ドレイン10Aとp形領域12との
間に形成される空乏層の幅は、ドレイン10A、p形領
域12に添加される不純物の濃度が高いほど狭くなる。
そして、この空乏層によるコンデンサ15の容量は空乏
層の幅が狭いほど大きくなり、ドレイン10A、p形領
域12には高濃度に不純物が添加されているから、コン
デンサ15の容量は大きくなる。また、コンデンサ15
の容量は、ドレイン10Aとp形領域12との接触面積
が大きくなるに従って増加する。このため、コンデンサ
15の容量は、必要に応じて大きな値に設定されてい
る。That is, the width of the depletion layer formed between the drain 10A and the p-type region 12 decreases as the concentration of the impurity added to the drain 10A and the p-type region 12 increases.
The capacity of the capacitor 15 due to the depletion layer increases as the width of the depletion layer decreases, and the drain 10A and the p-type region 12 are heavily doped with impurities, so that the capacitance of the capacitor 15 increases. Also, the capacitor 15
Increases as the contact area between the drain 10A and the p-type region 12 increases. For this reason, the capacity of the capacitor 15 is set to a large value as needed.
【0049】一方、ドレイン10Aの抵抗16とp形領
域12,13の抵抗17とは、ドレイン10A、p形領
域12,13に高濃度に不純物が添加されているから、
その抵抗値が小さくなっている。On the other hand, the resistance 16 of the drain 10A and the resistance 17 of the p-type regions 12 and 13 are different from each other because the drain 10A and the p-type regions 12 and 13 are heavily doped with impurities.
The resistance value is small.
【0050】この結果、サージ電圧による電流は、寄生
コンデンサ20を通らず、コンデンサ15、抵抗17等
からなるハイパスフィルタ側を通過する。これにより、
ハイパスフィルタは以下に示すカットオフ周波数f以下
の信号を除去できるから、このカットオフ周波数fを高
く設定することによって急峻なサージ電圧をも確実に除
去でき、p形支持基板3の電位変動を抑制することがで
きる。As a result, the current due to the surge voltage does not pass through the parasitic capacitor 20 but passes through the high-pass filter including the capacitor 15 and the resistor 17. This allows
Since the high-pass filter can remove a signal having a cut-off frequency f or less, a sharp surge voltage can be reliably removed by setting the cut-off frequency f high, and the potential fluctuation of the p-type support substrate 3 is suppressed. can do.
【0051】[0051]
【数1】 但し、C:コンデンサ15の容量 R:抵抗17の抵抗値(Equation 1) Where C: capacitance of capacitor 15 R: resistance value of resistor 17
【0052】なお、コンデンサ15の容量Cを大きくし
たときには、ハイパスフィルタのカットオフ周波数fが
低下するが、本実施の形態では、抵抗17の抵抗値Rが
十分に小さい値に設定されているから、コンデンサ15
の容量Cの増大によるカットオフ周波数fが低下の影響
は実質的になくなっている。When the capacitance C of the capacitor 15 is increased, the cutoff frequency f of the high-pass filter decreases. However, in this embodiment, the resistance value R of the resistor 17 is set to a sufficiently small value. , Condenser 15
The effect of the decrease in the cutoff frequency f due to the increase in the capacitance C of the first embodiment is substantially eliminated.
【0053】以上より、出力端子に急峻な時間変化を伴
う正のサージ電圧が印加されたときには、サージ電圧は
コンデンサ15の充電電流としてバイパスされる。ま
た、サージ電圧がさらに高電圧となったときには、ダイ
オード14がブレークダウンすることによってバイパス
される。As described above, when a positive surge voltage with a steep time change is applied to the output terminal, the surge voltage is bypassed as a charging current for the capacitor 15. When the surge voltage becomes higher, the diode 14 is broken down and bypassed.
【0054】一方、出力端子に急峻な時間変化を伴う負
のサージ電圧が印加されたときには、サージ電圧は、ダ
イオード14の順バイアス電流としてバイパスされると
共に、コンデンサ15の充電電流としてバイパスされ
る。On the other hand, when a negative surge voltage with a steep time change is applied to the output terminal, the surge voltage is bypassed as a forward bias current of the diode 14 and as a charging current of the capacitor 15.
【0055】このため、出力端子に正負いずれのサージ
電圧が印加されたときであっても、コンデンサ15、抵
抗17からなるハイパスフィルタまたはダイオード14
によってサージ電圧を除去し、p形領域12の電位変動
を抑制することができるから、p形支持基板3、領域7
の電位変動を防止することができ、領域7に形成された
MOSFET8を正常に作動させることができる。Therefore, even when a positive or negative surge voltage is applied to the output terminal, a high-pass filter including the capacitor 15 and the resistor 17 or the diode 14
As a result, a surge voltage can be removed, and a fluctuation in the potential of the p-type region 12 can be suppressed.
Can be prevented, and the MOSFET 8 formed in the region 7 can operate normally.
【0056】かくして、本実施の形態では、領域9には
LDMOS10のドレイン10A、p形領域12,13
からなるシールド領域11を設けたから、ドレイン10
Aとp形支持基板3との間にカットオフ周波数fが高い
ハイパスフィルタを形成することができる。このため、
ドレイン10Aに時間変化の急峻なサージ電圧が印加さ
れたときであっても、このハイパスフィルタによってサ
ージ電圧を除去し、p形支持基板3の電位変動を抑制す
ることができる。この結果、領域7の電位変動を防止で
きるから、MOSFET8を正常に動作させることがで
き、信頼性を向上することができる。Thus, in this embodiment, the drain 9A of the LDMOS 10 and the p-type regions 12 and 13
Since the shield region 11 made of
A high-pass filter having a high cutoff frequency f can be formed between A and the p-type support substrate 3. For this reason,
Even when a time-varying surge voltage is applied to the drain 10A, the surge voltage can be removed by this high-pass filter, and the potential fluctuation of the p-type support substrate 3 can be suppressed. As a result, the potential change of the region 7 can be prevented, so that the MOSFET 8 can be operated normally and the reliability can be improved.
【0057】また、ドレイン10A、p形領域12はい
ずれも不純物を高濃度に添加して形成するから、ドレイ
ン10Aとp形領域12との間に形成されるコンデンサ
15の容量Cを増大させ、抵抗16,17の抵抗値を減
少させることができる。このため、寄生コンデンサ20
に比べてコンデンサ15等からなるハイパスフィルタの
インピーダンスを小さくできるから、サージ電圧による
電流をハイパスフィルタに流すことができる。この結
果、寄生コンデンサ20によるp形支持基板3の電位変
動を抑制することができる。Since the drain 10A and the p-type region 12 are both formed by adding impurities at a high concentration, the capacitance C of the capacitor 15 formed between the drain 10A and the p-type region 12 is increased. The resistance values of the resistors 16 and 17 can be reduced. Therefore, the parasitic capacitor 20
Since the impedance of the high-pass filter including the capacitor 15 and the like can be made smaller as compared with the above, the current caused by the surge voltage can flow through the high-pass filter. As a result, the fluctuation of the potential of the p-type support substrate 3 due to the parasitic capacitor 20 can be suppressed.
【0058】また、ハイパスフィルタのインピーダンス
を小さくできるから、サージ電圧自体を低減でき、p形
支持基板3、領域7の電位変動をさらに小さくすること
ができる。Further, since the impedance of the high-pass filter can be reduced, the surge voltage itself can be reduced, and the fluctuation in the potential of the p-type support substrate 3 and the region 7 can be further reduced.
【0059】さらに、p形領域12,13はいずれも不
純物を高濃度に添加して形成するから、これらによる抵
抗17の抵抗値Rを小さくでき、ハイパスフィルタのカ
ットオフ周波数fを高くすることができる。これによ
り、時間変化の急峻なサージ電圧であっても確実に除去
でき、領域7の電位変動を防止し、MOSFET8を正
常に動作させることができる。Further, since both the p-type regions 12 and 13 are formed by adding impurities at a high concentration, the resistance value R of the resistor 17 can be reduced by these, and the cutoff frequency f of the high-pass filter can be increased. it can. This makes it possible to reliably remove even a surge voltage having a sharp change with time, prevent a potential change in the region 7, and allow the MOSFET 8 to operate normally.
【0060】また、ドレイン10Aはp形領域12に面
接触(平面接合)させる構成としたから、過大な正のサ
ージ電圧によってドレイン10Aとp形領域12との間
のダイオード14がブレークダウンしたときであって
も、ブレークダウンに伴う過大電流がダイオード14の
pn接合の一部に集中して流れることがなく、面接触し
た部分全体に亘って流れる。このため、ダイオード14
の破損を防止でき、信頼性、耐久性を向上することがで
きる。Further, since the drain 10A is configured to make surface contact (planar junction) with the p-type region 12, when the diode 14 between the drain 10A and the p-type region 12 breaks down due to an excessive positive surge voltage. Even in this case, the excessive current due to the breakdown does not concentrate on a part of the pn junction of the diode 14 but flows over the entire surface contact portion. Therefore, the diode 14
Can be prevented, and reliability and durability can be improved.
【0061】さらに、本実施の形態では、領域9に寄生
バイポーラトランジスタが形成されることがない。この
ため、サージ電圧によるスナップバック現象が生じるこ
とがなく、LDMOS10等が破損することがないか
ら、半導体装置の信頼性を向上することができる。Further, in this embodiment, no parasitic bipolar transistor is formed in region 9. Therefore, the snapback phenomenon due to the surge voltage does not occur, and the LDMOS 10 and the like are not damaged, so that the reliability of the semiconductor device can be improved.
【0062】また、p形領域13はトレンチ溝型絶縁領
域5に接する構成としたから、LDMOS10とトレン
チ溝型絶縁領域5との間には接地端子V0 に接続されア
ース電位に保持されたp形領域13を設けることができ
る。このため、LDMOS10のドレイン10Aに印加
されたサージ電圧がトレンチ溝型絶縁領域5を通じて領
域7に作用するのを防止することができるから、内部回
路としてのMOSFET8が形成された領域7をLDM
OS10が設けられた領域9に隣接して設けることがで
き、半導体装置を小型化することができる。Since the p-type region 13 is configured to be in contact with the trench type insulating region 5, a p-type region connected to the ground terminal V0 and held at the ground potential is provided between the LDMOS 10 and the trench type insulating region 5. An area 13 can be provided. For this reason, it is possible to prevent a surge voltage applied to the drain 10A of the LDMOS 10 from acting on the region 7 through the trench-type insulating region 5, so that the region 7 where the MOSFET 8 as the internal circuit is formed is
The semiconductor device can be provided adjacent to the region 9 where the OS 10 is provided, so that the size of the semiconductor device can be reduced.
【0063】なお、前記第1の実施の形態では、領域9
には出力回路としてLDMOS10を設けるものとした
が、図5に示す第1の実施の形態の変形例のように、L
DMOS10に代えてn形拡散層からなるエミッタ21
A、p形ウエルからなるベース21B、p形ウエルの外
側に設けられたn形拡散層からなるコレクタ21Cとか
らなるバイポーラトランジスタ21を設ける構成として
もよい。In the first embodiment, the region 9
Is provided with an LDMOS 10 as an output circuit. However, as in the modification of the first embodiment shown in FIG.
An emitter 21 composed of an n-type diffusion layer instead of the DMOS 10
A bipolar transistor 21 may be provided, which includes A, a base 21B made of a p-type well, and a collector 21C made of an n-type diffusion layer provided outside the p-type well.
【0064】この場合、エミッタ21Aには例えばアー
ス電位等のエミッタ電圧VE となった接地端子が接続さ
れ、コレクタ21Cには数10V〜数100V程度のコ
レクタ電圧VC が出力される出力端子が接続されると共
に、ベース21Bにはベース電圧VB が印加される入力
端子が接続されている。In this case, the emitter 21A is connected to a ground terminal having an emitter voltage VE such as a ground potential, and the collector 21C is connected to an output terminal from which a collector voltage VC of several tens of volts to several hundred volts is output. In addition, an input terminal to which a base voltage VB is applied is connected to the base 21B.
【0065】また、出力端子が接続されるコレクタ21
Cは、不純物を高濃度に拡散することによって形成さ
れ、n形シリコン層2の厚さ方向に延びてp形領域12
に接触している。これにより、領域9には、p形領域1
2,13、コレクタ21Cからなるシールド領域11′
を形成でき、該シールド領域11′によってコレクタ2
1Cに印加されるサージ電圧がp形支持基板3、領域7
に作用するのを防止することができる。The collector 21 to which the output terminal is connected
C is formed by diffusing impurities at a high concentration, and extends in the thickness direction of n-type silicon layer 2 to form p-type region 12.
Is in contact with Thereby, the p-type region 1 is included in the region 9.
2, 13 and shield region 11 'composed of collector 21C
Can be formed, and the collector 2 can be formed by the shield region 11 '.
The surge voltage applied to 1C is applied to the p-type support substrate 3, the region 7
Can be prevented.
【0066】次に、図6および図7は本発明の第2の実
施の形態を示し、本実施の形態の特徴は、内部回路が設
けられた領域に高濃度p形シリコン層、p形拡散層、n
形拡散層からなるシールド領域を形成したことにある。
なお、本実施の形態では、前述した第1の実施の形態と
同一の構成要素に同一の符号を付し、その説明を省略す
るものとする。FIGS. 6 and 7 show a second embodiment of the present invention. The feature of this embodiment is that a high concentration p-type silicon layer and a p-type diffusion layer are formed in a region where an internal circuit is provided. Layer, n
In that a shield region made of a shaped diffusion layer is formed.
In the present embodiment, the same components as those in the above-described first embodiment are denoted by the same reference numerals, and description thereof will be omitted.
【0067】31は絶縁膜4の表面側に配設された内部
回路用の領域で、該領域31は、n形シリコン層2の一
部をトレンチ溝型絶縁領域5を用いて取り囲むことによ
って島状に形成され、低濃度のn形シリコンによって構
成されている。そして、領域31には後述の数V程度の
バイアス電圧Vccが印加されるn形拡散層36が設けら
れ、領域31は該n形拡散層36を通じて例えば数V程
度のバイアス電圧Vccに保持されている。Reference numeral 31 denotes a region for an internal circuit provided on the surface side of the insulating film 4. The region 31 is formed by surrounding a part of the n-type silicon layer 2 by using the trench type insulating region 5. And made of low-concentration n-type silicon. The region 31 is provided with an n-type diffusion layer 36 to which a later-described bias voltage Vcc of about several volts is applied, and the region 31 is held at a bias voltage Vcc of about several volts through the n-type diffusion layer 36, for example. I have.
【0068】32は領域31に設けられた内部回路とし
てのpチャネル型のMOSFETで、該MOSFET3
2は、例えば数V程度の小さな電圧を用いてアナログ信
号処理等を行うものである。そして、MOSFET32
は、p形拡散層からなるドレイン32Aと、該ドレイン
32Aの近傍に設けられたp形拡散層からなるソース3
2Bと、ドレイン32A、ソース32Bの表面側に設け
られた金属薄膜からなるゲート電極32Cとによって構
成されている。また、ゲート電極32Cと領域31表面
との間には例えばシリコン酸化膜32Dが設けられてい
る。Reference numeral 32 denotes a p-channel type MOSFET as an internal circuit provided in the region 31.
Numeral 2 performs analog signal processing and the like using a small voltage of, for example, several volts. And MOSFET 32
Is a drain 32A made of a p-type diffusion layer and a source 3 made of a p-type diffusion layer provided near the drain 32A.
2B, and a gate electrode 32C made of a metal thin film provided on the surface side of the drain 32A and the source 32B. Further, for example, a silicon oxide film 32D is provided between the gate electrode 32C and the surface of the region 31.
【0069】そして、ソース32Bにはソース電圧Vs
として例えば数V程度のバイアス電圧Vccが印加された
バイアス端子が接続され、ゲート電極32Cにはゲート
電圧Vg が印加される入力端子が接続されている。これ
により、MOSFET32は、ゲート電圧Vg によって
ドレイン32Aのドレイン電圧Vd を制御し、信号処理
等を行うものである。The source voltage Vs is applied to the source 32B.
For example, a bias terminal to which a bias voltage Vcc of about several volts is applied is connected, and an input terminal to which a gate voltage Vg is applied is connected to the gate electrode 32C. Thus, the MOSFET 32 controls the drain voltage Vd of the drain 32A by the gate voltage Vg, and performs signal processing and the like.
【0070】33は領域31に設けられたシールド領域
で、該シールド領域33は、領域31とp形支持基板3
との間を電気的に遮蔽するものである。そして、シール
ド領域33は、後述のp形領域34,35、n形領域3
6によって構成されている。Reference numeral 33 denotes a shield region provided in the region 31. The shield region 33 is formed of the region 31 and the p-type support substrate 3.
Are electrically shielded from each other. The shield region 33 includes p-type regions 34 and 35 and an n-type region 3 described later.
6.
【0071】34は領域31の底面側に埋め込まれたp
形領域で、該p形領域34は、領域31と絶縁膜4との
間に位置して絶縁膜4に接触して設けられ、各領域31
の底面を全面に亘って覆っている。そして、p形領域3
4は、p形領域12と同様にn形シリコン層2の底面に
硼素等の不純物を高濃度(例えば1020cm-3程度)に
拡散することによって形成されている。Reference numeral 34 denotes p embedded on the bottom side of the region 31.
The p-type region 34 is located between the region 31 and the insulating film 4 and is provided in contact with the insulating film 4.
Is covered over the entire surface. And the p-type region 3
4 is formed by diffusing impurities such as boron into the bottom surface of the n-type silicon layer 2 at a high concentration (for example, about 10 20 cm −3 ), similarly to the p-type region 12.
【0072】35は領域31の表面に設けられたp形領
域で、該p形領域35は、領域31を取り囲む略四角形
の枠状に形成され、トレンチ溝型絶縁領域5に接触して
該トレンチ溝型絶縁領域5を覆っている。また、p形領
域35は、n形シリコン層2の厚さ方向に延びると共
に、その先端がp形領域34に接触している。そして、
p形領域35は、n形シリコンからなる領域31の表面
に硼素等の不純物を高濃度(例えば1020cm-3程度)
に拡散することによって形成され、一定電位として例え
ばアース電位となった接地端子V0 に接続されている。Reference numeral 35 denotes a p-type region provided on the surface of the region 31. The p-type region 35 is formed in a substantially rectangular frame shape surrounding the region 31, and comes into contact with the trench groove type insulating region 5 to form the trench. The groove-shaped insulating region 5 is covered. The p-type region 35 extends in the thickness direction of the n-type silicon layer 2, and the tip thereof contacts the p-type region 34. And
The p-type region 35 has a high concentration of an impurity such as boron (for example, about 10 20 cm −3 ) on the surface of the region 31 made of n-type silicon.
And is connected to a ground terminal V0 at a constant potential, for example, a ground potential.
【0073】36はp形領域35とは異なる位置として
例えば領域31の中央側に設けられたn形領域で、該n
形領域36は、n形シリコン層2の厚さ方向に向けて延
びると共に、その先端がp形領域34に接触している。
また、n形領域36は、領域31の表面に砒素等の不純
物を高濃度(例えば1020cm-3程度)に拡散すること
によって形成されている。Reference numeral 36 denotes an n-type region provided at a position different from the p-type region 35, for example, on the center side of the region 31.
The n-type region 36 extends in the thickness direction of the n-type silicon layer 2, and its tip is in contact with the p-type region 34.
The n-type region 36 is formed by diffusing an impurity such as arsenic into the surface of the region 31 at a high concentration (for example, about 10 20 cm −3 ).
【0074】そして、n形領域36には数V程度のバイ
アス電圧Vccが印加されたバイアス端子が接続されてい
る。これにより、n形領域36は、領域31をバイアス
電圧Vccに保持している。The n-type region 36 is connected to a bias terminal to which a bias voltage Vcc of about several volts is applied. Thereby, the n-type region 36 holds the region 31 at the bias voltage Vcc.
【0075】本実施の形態による半導体装置は上述の如
き構成を有するもので、領域31に形成されたMOSF
ET32が、ゲート電圧Vg によってドレイン32Aの
ドレイン電圧Vd を制御し、信号処理等を行う点は、第
1の実施の形態によるMOSFET8と格別差異はな
い。The semiconductor device according to the present embodiment has the structure as described above, and the MOSF formed in region 31
There is no particular difference from the MOSFET 8 according to the first embodiment in that the ET 32 controls the drain voltage Vd of the drain 32A by the gate voltage Vg and performs signal processing and the like.
【0076】然るに、本実施の形態では、内部回路とし
てのMOSFET32が設けられた領域31にp形領域
34,35、n形領域36からなるシールド領域33を
形成したから、p形支持基板3等を介して領域31にサ
ージ電圧が作用するのを防止することができる。In the present embodiment, however, the shield region 33 including the p-type regions 34 and 35 and the n-type region 36 is formed in the region 31 where the MOSFET 32 as an internal circuit is provided. , The surge voltage can be prevented from acting on the region 31.
【0077】即ち、p形支持基板3とn形領域36のバ
イアス端子との間には、図6および図7に示すように、
絶縁膜4によるコンデンサ37、p形領域34,35に
よる抵抗38、p形領域34とn形領域36との間のダ
イオード39、コンデンサ40、n形領域36による抵
抗41によって構成される等価回路が接続された状態と
なる。That is, as shown in FIGS. 6 and 7, between the p-type support substrate 3 and the bias terminal of the n-type region 36,
An equivalent circuit composed of a capacitor 37 by the insulating film 4, a resistor 38 by the p-type regions 34 and 35, a diode 39 between the p-type region 34 and the n-type region 36, a capacitor 40, and a resistor 41 by the n-type region 36. It will be in the connected state.
【0078】この結果、n形シリコン層2にて領域31
とは別の領域に形成された出力トランジスタ等にサージ
電圧が印加され、そのサージ電圧によってp形支持基板
3の電位が変動する場合、p形支持基板3側からn形領
域36側をみたときには、第1の実施の形態と同様にし
て、これらの間にコンデンサ37、抵抗38等によるハ
イパスフィルタが形成されると共に、これらのハイパス
フィルタのインピーダンスはp形支持基板3とバイアス
端子との間に形成される寄生コンデンサ42よりも十分
に小さくすることができる。このため、p形支持基板3
を通じて領域31に作用するサージ電圧は、このハイパ
スフィルタによって除去することができ、領域31の電
位変動を抑制することができる。As a result, the region 31 in the n-type silicon layer 2
When a surge voltage is applied to an output transistor or the like formed in a region other than the above, and the potential of the p-type support substrate 3 fluctuates due to the surge voltage, when the n-type region 36 side is viewed from the p-type support substrate 3 side Similarly to the first embodiment, a high-pass filter including a capacitor 37, a resistor 38, and the like is formed therebetween, and the impedance of the high-pass filter is between the p-type support substrate 3 and the bias terminal. It can be made sufficiently smaller than the formed parasitic capacitor 42. Therefore, the p-type support substrate 3
The surge voltage that acts on the region 31 through the high-pass filter can be removed by the high-pass filter, and the potential fluctuation in the region 31 can be suppressed.
【0079】それに加えて、ダイオード39とコンデン
サ40の並列回路と抵抗41の直列回路がp形領域34
とバイアス端子の間に接続され、これらのダイオード3
9、コンデンサ40、抵抗41のインピーダンスは第1
の実施の形態と同様に十分小さいので、さらに領域31
の電位変動を抑制することができる。In addition, a parallel circuit of a diode 39 and a capacitor 40 and a series circuit of a resistor 41 form a p-type region 34.
And the bias terminal, these diodes 3
9, the impedance of the capacitor 40 and the resistance 41 is the first
Is sufficiently small as in the embodiment of FIG.
Can be suppressed.
【0080】かくして、本実施の形態では、内部回路が
設けられた領域31にp形領域34,35、n形領域3
6からなるシールド領域33を設け、p形領域35を接
地端子V0 に接続すると共に、n形領域36をバイアス
端子に接続したから、p形支持基板3とn形領域36と
の間にハイパスフィルタを形成すると共に、交流的に十
分に小さいインピーダンスで接続することができる。こ
のため、時間変化の急峻なサージ電圧が領域31とは別
の領域に印加され、p形支持基板3の電位が変動したと
きであっても、このハイパスフィルタによってサージ電
圧を除去し、領域31の電位変動を抑制することができ
るから、MOSFET32を正常に動作させることがで
き、信頼性を向上することができる。Thus, in the present embodiment, the p-type regions 34 and 35 and the n-type region 3
6 is provided, the p-type region 35 is connected to the ground terminal V0, and the n-type region 36 is connected to the bias terminal. Therefore, a high-pass filter is provided between the p-type support substrate 3 and the n-type region 36. , And can be connected with a sufficiently small impedance in an AC manner. Therefore, even when a surge voltage having a sharp time change is applied to a region different from the region 31 and the potential of the p-type support substrate 3 fluctuates, the surge voltage is removed by the high-pass filter, and the region 31 is removed. Can be suppressed, the MOSFET 32 can operate normally, and the reliability can be improved.
【0081】また、p形領域35はトレンチ溝型絶縁領
域5を覆う構成としたから、MOSFET32とトレン
チ溝型絶縁領域5との間には接地端子V0 に接続されア
ース電位に保持されたp形領域35を設けることができ
る。このため、サージ電圧がトレンチ溝型絶縁領域5を
通じて領域31に作用するのを防止することができ、領
域31の電位変動を防止し、MOSFET32を正常に
動作させることができる。Since the p-type region 35 is configured to cover the trench-type insulating region 5, the p-type region 35 connected between the MOSFET 32 and the trench-type insulating region 5 is connected to the ground terminal V0 and held at the ground potential. An area 35 can be provided. Therefore, it is possible to prevent a surge voltage from acting on the region 31 through the trench-type insulating region 5, prevent a potential change in the region 31, and allow the MOSFET 32 to operate normally.
【0082】なお、前記第2の実施の形態では、領域9
には内部回路としてMOSFET32を設けるものとし
たが、図8に示す第1の変形例のように、MOSFET
32の代えてn形拡散層からなるエミッタ51A、p形
ウエルからなるベース51B、p形ウエルの外側に設け
られたn形拡散層からなるコレクタ51Cとからなるバ
イポーラトランジスタ51を設ける構成としてもよい。In the second embodiment, the region 9
Is provided with a MOSFET 32 as an internal circuit, but as in a first modification shown in FIG.
Instead of 32, a bipolar transistor 51 including an emitter 51A formed of an n-type diffusion layer, a base 51B formed of a p-type well, and a collector 51C formed of an n-type diffusion layer provided outside the p-type well may be provided. .
【0083】この場合、エミッタ51Aには例えばアー
ス電位等のエミッタ電圧VE となった接地端子が接続さ
れ、コレクタ51Cには数V程度のコレクタ電圧VC と
してバイアス電圧Vccが印加されたバイアス端子が接続
されると共に、ベース51Bにはベース電圧VB が印加
される入力端子が接続される。In this case, the emitter 51A is connected to a ground terminal having an emitter voltage VE such as a ground potential, and the collector 51C is connected to a bias terminal to which a bias voltage Vcc is applied as a collector voltage VC of about several volts. At the same time, an input terminal to which a base voltage VB is applied is connected to the base 51B.
【0084】また、前記第2の実施の形態では、p形領
域35をトレンチ溝型絶縁領域5に接触させて設けるも
のとしたが、図9および図10に示す第2の変形例のよ
うに、トレンチ溝型絶縁領域5から離間した位置にp形
領域35′を設けてもよく、p形領域35′は必ずしも
MOSFET32を取り囲む必要はない。この場合であ
っても、p形領域34,35′、n形領域36によって
シールド領域33′を形成し、該シールド領域33′に
よってp形支持基板3を通じて作用するサージ電圧は除
去することができる。また、p形領域35′の面積を小
さくできるから、半導体装置を小型化することができ
る。In the second embodiment, the p-type region 35 is provided so as to be in contact with the trench-type insulating region 5. However, as in the second modification shown in FIGS. A p-type region 35 ′ may be provided at a position separated from the trench-type insulating region 5, and the p-type region 35 ′ need not necessarily surround the MOSFET 32. Even in this case, the shield region 33 'is formed by the p-type regions 34 and 35' and the n-type region 36, and the surge voltage acting through the p-type support substrate 3 can be removed by the shield region 33 '. . Further, since the area of the p-type region 35 'can be reduced, the size of the semiconductor device can be reduced.
【0085】次に、図11は本発明の第3の実施の形態
を示し、本実施の形態の特徴は、内部回路が設けられた
領域にp形領域、n形領域からなるシールド領域を形成
すると共に、内部回路等が設けられていない空き領域に
もp形領域、n形領域からなる他のシールド領域を形成
したことにある。なお、本実施の形態では、前述した第
1の実施の形態と同一の構成要素に同一の符号を付し、
その説明を省略するものとする。FIG. 11 shows a third embodiment of the present invention. This embodiment is characterized in that a shield region comprising a p-type region and an n-type region is formed in a region where an internal circuit is provided. In addition, another shield region including a p-type region and an n-type region is formed in a vacant region where no internal circuit or the like is provided. In the present embodiment, the same components as those in the first embodiment are given the same reference numerals,
The description is omitted.
【0086】61は絶縁膜4の表面側に配設された内部
回路用の領域で、該領域61は、n形シリコン層2の一
部をトレンチ溝型絶縁領域5を用いて取り囲むことによ
って島状に形成され、低濃度のn形シリコンによって構
成されている。Reference numeral 61 denotes a region for an internal circuit provided on the surface side of the insulating film 4. The region 61 is formed by surrounding a part of the n-type silicon layer 2 by using the trench type insulating region 5. And made of low-concentration n-type silicon.
【0087】62は領域61に設けられた内部回路とし
てのpチャネル型のMOSFETで、該MOSFET6
2は、例えば数V程度の小さな電圧を用いてアナログ信
号処理等を行うものである。そして、MOSFET62
は、ドレイン62A、ソース62B、ゲート電極62C
とによって構成され、ゲート電極62Cと領域61表面
との間には例えばシリコン酸化膜62Dが設けられてい
る。Reference numeral 62 denotes a p-channel type MOSFET provided as an internal circuit provided in the region 61.
Numeral 2 performs analog signal processing and the like using a small voltage of, for example, several volts. And the MOSFET 62
Are a drain 62A, a source 62B, and a gate electrode 62C.
For example, a silicon oxide film 62D is provided between the gate electrode 62C and the surface of the region 61.
【0088】63は領域61に設けられた第1のシール
ド領域で、該シールド領域63は、後述のp形領域6
4,65、n形領域66によって構成されている。Reference numeral 63 denotes a first shield region provided in the region 61. The shield region 63 is a p-type region 6 described later.
4, 65, and an n-type region 66.
【0089】64,64,…はn形シリコン層2の底面
側に埋め込まれたp形領域で、該p形領域64は、n形
シリコン層2と絶縁膜4との間に位置して絶縁膜4に接
触して設けられ、領域61等の底面を全面に亘って覆っ
ている。そして、p形領域64は、p形領域12と同様
にn形シリコン層2の底面に硼素等の不純物を高濃度に
拡散することによって形成されている。Are p-type regions buried on the bottom side of the n-type silicon layer 2, and the p-type region 64 is located between the n-type silicon layer 2 and the insulating film 4 to be insulated. It is provided in contact with the film 4 and covers the entire bottom surface of the region 61 and the like. The p-type region 64 is formed by diffusing impurities such as boron at a high concentration on the bottom surface of the n-type silicon layer 2 as in the p-type region 12.
【0090】65は領域61の表面に設けられたp形領
域で、該p形領域65は、領域61を取り囲む略四角形
の枠状に形成され、トレンチ溝型絶縁領域5に接触して
該トレンチ溝型絶縁領域5を覆っている。また、p形領
域65は、n形シリコン層2の厚さ方向に延びると共
に、その先端がp形領域64に接触している。そして、
p形領域65は、n形シリコンからなる領域61の表面
に硼素等の不純物を高濃度(例えば1020cm-3程度)
に拡散することによって形成され、接地端子V0に接続
されている。Reference numeral 65 denotes a p-type region provided on the surface of the region 61. The p-type region 65 is formed in a substantially rectangular frame shape surrounding the region 61, and comes into contact with the trench groove type insulating region 5 to form the trench. The groove-shaped insulating region 5 is covered. The p-type region 65 extends in the thickness direction of the n-type silicon layer 2, and the tip thereof contacts the p-type region 64. And
The p-type region 65 has a high concentration of impurities such as boron (for example, about 10 20 cm −3 ) on the surface of the region 61 made of n-type silicon.
And is connected to the ground terminal V0.
【0091】66は領域61の中央側に設けられたn形
領域で、該n形領域66は、n形シリコン層2の厚さ方
向に延び、その先端がp形領域64に接触している。ま
た、n形領域66は、領域61の表面に砒素等の不純物
を高濃度(例えば1020cm -3程度)に拡散することに
よって形成されている。そして、n形領域66には数V
程度のバイアス電圧Vccが印加されたバイアス端子が接
続されている。Reference numeral 66 denotes an n-type provided at the center of the region 61
In the region, the n-type region 66 is defined by the thickness of the n-type silicon layer 2.
And its tip contacts the p-type region 64. Ma
The n-type region 66 has an impurity such as arsenic on the surface of the region 61.
At a high concentration (for example, 1020cm -3Spread)
Therefore, it is formed. The n-type region 66 has a voltage of several volts.
The bias terminal to which the bias voltage Vcc of about
Has been continued.
【0092】67は領域61に隣接して設けられた領域
で、該領域67は領域61と同様にトレンチ溝型絶縁領
域5によって取り囲まれ、島状に形成されている。そし
て、領域67は、空き領域として形成され、MOSFE
T、バイポーラトランジスタ等の能動素子は形成されて
いない。なお、領域67は、必ずしも領域61に隣接し
て設ける必要はなく、p形支持基板3上であればいずれ
の位置に設けてもよい。Reference numeral 67 denotes a region provided adjacent to the region 61. The region 67 is surrounded by the trench type insulating region 5 like the region 61, and is formed in an island shape. Then, the region 67 is formed as an empty region, and the MOSFE
No active elements such as T and bipolar transistors are formed. The region 67 does not necessarily need to be provided adjacent to the region 61, and may be provided at any position on the p-type support substrate 3.
【0093】68は領域67に設けられた第2のシール
ド領域で、該シールド領域68は、p形領域64,6
9、n形領域70によって構成されている。Reference numeral 68 denotes a second shield region provided in the region 67. The shield region 68 is formed of the p-type regions 64, 6
9. It is constituted by an n-type region 70.
【0094】69は領域67の表面に設けられたp形領
域で、該p形領域69は、p形領域65と同様に不純物
濃度が高く設定され、トレンチ溝型絶縁領域5に接触し
つつn形シリコン層2の厚さ方向に延びると共に、その
先端がp形領域64に接触している。そして、p形領域
69は、接地端子V0 に接続されている。Reference numeral 69 denotes a p-type region provided on the surface of the region 67. The p-type region 69 has a high impurity concentration set similarly to the p-type region 65. The silicon layer 2 extends in the thickness direction, and the tip thereof is in contact with the p-type region 64. The p-type region 69 is connected to the ground terminal V0.
【0095】70は領域67の中央側に設けられたn形
領域で、該n形領域70は、n形領域66と同様に不純
物濃度が高く設定され、n形シリコン層2の厚さ方向に
延び、その先端がp形領域64に接触している。また、
n形領域70には数V程度のバイアス電圧Vccが印加さ
れたバイアス端子が接続されている。Reference numeral 70 denotes an n-type region provided on the center side of the region 67. The n-type region 70 is set to have a high impurity concentration similarly to the n-type region 66, and extends in the thickness direction of the n-type silicon layer 2. And its tip is in contact with the p-type region 64. Also,
The n-type region 70 is connected to a bias terminal to which a bias voltage Vcc of about several volts is applied.
【0096】かくして、本実施の形態でも第2の実施の
形態と同様の作用効果を得ることができる。しかし、本
実施の形態では、領域61,67にはいずれにもp形領
域64,64、p形領域65,69、n形領域66,7
0からなるシールド領域63,68を形成したから、内
部回路が設けられた領域61にはp形領域64,65、
n形領域66によるハイパスフィルタを形成できる共
に、領域67にはp形領域64,69、n形領域70に
よるハイパスフィルタを形成することができる。このた
め、領域61,67内のハイパスフィルタを並列接続す
ることができるから、p形支持基板3を通じて作用する
サージ電圧を領域61,67内のハイパスフィルタによ
って分散して除去することができ、領域61の電位変動
をさらに低減、抑制することができる。このため、MO
SFET62をより一層安定的に動作させることができ
るから、安定性、信頼性を向上することができる。Thus, in the present embodiment, the same operation and effect as in the second embodiment can be obtained. However, in the present embodiment, the regions 61 and 67 each include the p-type regions 64 and 64, the p-type regions 65 and 69, and the n-type regions 66 and 7.
Since the shield regions 63 and 68 made of 0 are formed, the p-type regions 64 and 65,
A high-pass filter can be formed by the n-type region 66, and a high-pass filter by the p-type regions 64 and 69 and the n-type region 70 can be formed in the region 67. Therefore, the high-pass filters in the regions 61 and 67 can be connected in parallel, so that the surge voltage acting through the p-type support substrate 3 can be dispersed and removed by the high-pass filters in the regions 61 and 67. 61 can be further reduced and suppressed. Therefore, MO
Since the SFET 62 can operate more stably, stability and reliability can be improved.
【0097】なお、n形領域70をバイアス端子ではな
く、入力端子または出力端子に接続すれば、シールド領
域68が第1の実施の形態でのシールド領域11と並列
に接続されることになり、入力端子または出力端子に印
加されたサージ電圧をより一層除去することができる。When the n-type region 70 is connected not to the bias terminal but to the input terminal or the output terminal, the shield region 68 is connected in parallel with the shield region 11 in the first embodiment. The surge voltage applied to the input terminal or the output terminal can be further removed.
【0098】次に、図12は本発明の第4の実施の形態
を示し、本実施の形態の特徴は、p形支持基板にn形領
域を形成し、n形領域をバイアス電圧に保持したことに
ある。なお、本実施の形態では、前述した第1の実施の
形態と同一の構成要素に同一の符号を付し、その説明を
省略するものとする。Next, FIG. 12 shows a fourth embodiment of the present invention. The feature of this embodiment is that an n-type region is formed on a p-type support substrate and the n-type region is held at a bias voltage. It is in. In the present embodiment, the same components as those in the above-described first embodiment are denoted by the same reference numerals, and description thereof will be omitted.
【0099】71は絶縁膜4の表面側に配設された内部
回路用の領域で、該領域71は、n形シリコン層2の一
部をトレンチ溝型絶縁領域5を用いて取り囲むことによ
って島状に形成され、低濃度のn形シリコンによって構
成されている。そして、領域71は、端子接続部71A
を介してバイアス電圧が印加されている。Reference numeral 71 denotes a region for an internal circuit provided on the surface side of the insulating film 4. The region 71 is formed by surrounding a part of the n-type silicon layer 2 by using a trench type insulating region 5. And made of low-concentration n-type silicon. The region 71 is provided with a terminal connection portion 71A.
, A bias voltage is applied.
【0100】72は領域71に設けられた内部回路とし
てのpチャネル型のMOSFETで、該MOSFET7
2は、ドレイン72A、ソース72B、ゲート電極72
Cとによって構成され、ゲート電極72Cと領域71表
面との間には例えばシリコン酸化膜72Dが設けられて
いる。Reference numeral 72 denotes a p-channel MOSFET as an internal circuit provided in the region 71.
2 is a drain 72A, a source 72B, a gate electrode 72
For example, a silicon oxide film 72D is provided between the gate electrode 72C and the surface of the region 71.
【0101】73はp形支持基板3の表面側に設けられ
たシールド領域で、該シールド領域73は、後述のn形
領域74と電極領域75とによって構成されている。Reference numeral 73 denotes a shield region provided on the front surface side of the p-type support substrate 3. The shield region 73 includes an n-type region 74 and an electrode region 75 described later.
【0102】74はp形支持基板3と絶縁膜4との間に
位置して絶縁膜4に接触して設けられたn形領域で、該
n形領域74は、p形支持基板3の表面を全面に亘って
覆っている。そして、n形領域74は、p形支持基板3
の表面に砒素等の不純物を高濃度(例えば1020cm-3
程度)に拡散することによって形成されている。Reference numeral 74 denotes an n-type region provided between the p-type support substrate 3 and the insulating film 4 so as to be in contact with the insulating film 4. Is covered over the entire surface. And the n-type region 74 is the p-type support substrate 3
High concentration of impurities such as arsenic (for example, 10 20 cm −3)
To the extent).
【0103】なお、p形支持基板3には例えば接地端子
が接続され、p形支持基板3はバイアス電圧Vccとは異
なる(低圧)の一定電位としてアース電位に保持されて
いる。A ground terminal, for example, is connected to the p-type support substrate 3, and the p-type support substrate 3 is held at a ground potential as a constant potential (low voltage) different from the bias voltage Vcc.
【0104】75は例えば領域71と異なる位置に設け
られた導電性の金属材料からなる電極領域で、該電極領
域75はn形シリコン層2、絶縁膜4を貫通して設けら
れ、その先端がn形領域74に接触している。そして、
電極領域75は、例えばバイアス電圧Vccとなったバイ
アス端子が接続され、n形領域74をバイアス電圧Vcc
に保持している。なお、電極領域75は高濃度のn形シ
リコンによって形成してもよい。Reference numeral 75 denotes an electrode region made of, for example, a conductive metal material provided at a position different from that of the region 71. The electrode region 75 is provided penetrating the n-type silicon layer 2 and the insulating film 4, and its tip is provided. It is in contact with the n-type region 74. And
The electrode region 75 is connected to, for example, a bias terminal having a bias voltage Vcc, and the n-type region 74 is connected to the bias voltage Vcc.
Holding. Note that the electrode region 75 may be formed of high-concentration n-type silicon.
【0105】かくして、本実施の形態でも第2の実施の
形態と同様の作用効果を得ることができる。即ち、本実
施の形態では、p形支持基板3にn形領域74、電極領
域75からなるシールド領域73を設けたから、p形支
持基板3内にはn形領域74との界面近傍にダイオー
ド、コンデンサを形成することができる。このため、こ
のダイオード等とn形領域74内の抵抗とによってp形
支持基板3から領域71に向けて伝わるサージ電圧を除
去することができ、領域71の電位変動を防止すること
ができる。Thus, the present embodiment can provide the same functions and effects as those of the second embodiment. That is, in the present embodiment, since the shield region 73 including the n-type region 74 and the electrode region 75 is provided on the p-type support substrate 3, a diode is provided in the p-type support substrate 3 near the interface with the n-type region 74. Capacitors can be formed. Therefore, a surge voltage transmitted from the p-type support substrate 3 to the region 71 can be removed by the diode and the like and the resistance in the n-type region 74, and the potential change in the region 71 can be prevented.
【0106】なお、第4の実施の形態では、p形支持基
板3にシールド領域73を設けたから、第2の実施の形
態に比べて領域71にシールド領域を形成する必要がな
くなる。このため、シールド領域に応じた面積を減少さ
せることができるから、半導体装置の集積度を高めるこ
とができる。In the fourth embodiment, since the shield region 73 is provided in the p-type support substrate 3, it is not necessary to form a shield region in the region 71 as compared with the second embodiment. Therefore, the area corresponding to the shield region can be reduced, and the integration degree of the semiconductor device can be increased.
【0107】なお、前記第1ないし第3の実施の形態で
は、SOI基板1のp形支持基板3を接地端子V0 に接
続するものとしたが、本発明はこれに限らずp形支持基
板3には接地端子、バイアス端子等のいずれの端子にも
接続せず、一定の電位に保持しない構成としてもよい。In the first to third embodiments, the p-type support substrate 3 of the SOI substrate 1 is connected to the ground terminal V0. However, the present invention is not limited to this. May not be connected to any terminal such as a ground terminal and a bias terminal, and may not be kept at a constant potential.
【0108】また、前記各実施の形態では、SOI基板
1の表面側にn形シリコン層2を設け、該n形シリコン
層2に領域7,9,31,61,67,71を形成する
ものとしたが、SOI基板1の表面側にp形シリコン層
を設け、該p形シリコン層に領域を形成してもよい。さ
らに、出力回路としてLDMOS10、バイポーラトラ
ンジスタ21を用いるものとしたが、IGBT等を用い
てよい。また、領域7,9,31,61,67,71に
は入力端子に接続される入力回路を設ける構成としても
よい。この場合、入力端子から印加されるサージ電圧に
対して同様の作用効果を得ることができる。In each of the above embodiments, the n-type silicon layer 2 is provided on the surface side of the SOI substrate 1, and the regions 7, 9, 31, 61, 67, 71 are formed in the n-type silicon layer 2. However, a p-type silicon layer may be provided on the surface side of the SOI substrate 1, and a region may be formed in the p-type silicon layer. Further, although the LDMOS 10 and the bipolar transistor 21 are used as the output circuit, an IGBT or the like may be used. The regions 7, 9, 31, 61, 67, and 71 may be provided with an input circuit connected to an input terminal. In this case, a similar effect can be obtained for a surge voltage applied from the input terminal.
【0109】また、内部回路としてpチャネル型のMO
SFET8,32,62,72を用いるものとしたが、
nチャネル型のMOSFET、CMOS、バイポーラト
ランジスタ等であってもよい。Further, a p-channel type MO is used as an internal circuit.
Although SFETs 8, 32, 62 and 72 are used,
It may be an n-channel type MOSFET, CMOS, bipolar transistor or the like.
【0110】さらに、前記各実施の形態では、第1導電
形としてp形を用い、第2導電形としてn形を用いる場
合を例に挙げて述べたが、本発明はこれに限らず、第1
導電形としてn形を用い、第2導電形としてp形を用い
てもよい。この場合、n形領域は第1の定電圧端子とし
てバイアス端子(高電圧端子)に接続し、n形領域に接
触するp形領域は、第2の定電圧端子として接地端子
(低電圧端子)に接続するものである。Furthermore, in each of the above embodiments, the case where the p-type is used as the first conductivity type and the n-type is used as the second conductivity type has been described as an example, but the present invention is not limited to this, and the present invention is not limited to this. 1
The n-type may be used as the conductivity type and the p-type may be used as the second conductivity type. In this case, the n-type region is connected to a bias terminal (high voltage terminal) as a first constant voltage terminal, and the p-type region in contact with the n-type region is a ground terminal (low voltage terminal) as a second constant voltage terminal. Is to be connected to.
【0111】[0111]
【発明の効果】以上詳述した如く、請求項1の発明によ
れば、半導体層の一つの領域には第1の第1導電形高濃
度半導体埋込領域、第2の第1導電形高濃度半導体拡散
領域、第1の第2導電形高濃度半導体拡散領域からなる
シールド領域を形成したから、第1導電形高濃度半導体
埋込領域を第1導電形高濃度半導体拡散領域を通じて第
1の定電圧端子に接続し、第1導電形高濃度半導体埋込
領域と第2導電形高濃度半導体拡散領域との間にはダイ
オード、コンデンサを形成することができる。このた
め、該領域と半導体支持基板との間にはハイパスフィル
タを形成することができるから、時間変化の急峻なサー
ジ電圧が印加されたときであっても、このハイパスフィ
ルタによってサージ電圧を除去することができる。この
結果、該領域と半導体支持基板との間でサージ電圧が伝
わるのを防止できるから、各領域に設けられた内部回路
等を正常に動作させることができ、信頼性を高めること
ができる。As described above in detail, according to the first aspect of the present invention, one region of the semiconductor layer has a first high-concentration semiconductor buried region of the first first conductivity type, and a second high concentration of the first conductivity type. Since the shield region including the high-concentration semiconductor diffusion region and the first second-conductivity-type high-concentration semiconductor diffusion region is formed, the first-conductivity-type high-concentration semiconductor buried region is formed through the first-conductivity-type high-concentration semiconductor diffusion region. A diode and a capacitor can be formed between the first conductivity type high-concentration semiconductor buried region and the second conductivity type high-concentration semiconductor diffusion region by connecting to the constant voltage terminal. For this reason, a high-pass filter can be formed between the region and the semiconductor supporting substrate, so that even when a surge voltage with a sharp time change is applied, the surge voltage is removed by the high-pass filter. be able to. As a result, it is possible to prevent a surge voltage from being transmitted between the region and the semiconductor supporting substrate, so that internal circuits and the like provided in each region can operate normally, and reliability can be improved.
【0112】また、請求項2の発明によれば、半導体層
に設けられたMOSFETまたはバイポーラトランジス
タが、入力端子または出力端子に接続されると共に、前
記第1の第2導電形高濃度半導体拡散領域が、該MOS
FETのドレインもしくは該バイポーラトランジスタの
コレクタを構成し、または該MOSFETのドレインも
しくは該バイポーラトランジスタのコレクタに接続する
構成としたから、第1導電形高濃度半導体埋込領域と第
2導電形高濃度半導体拡散領域との間のダイオード、コ
ンデンサと、該ダイオード等の出力側に接続された第1
導電形高濃度半導体埋込領域等の抵抗とによってハイパ
スフィルタを構成することができる。このため、入力端
子等にサージ電圧が印加されるときには、このハイパス
フィルタによってサージ電圧が半導体支持基板に伝わる
のを防ぐことができる。According to the second aspect of the present invention, the MOSFET or the bipolar transistor provided in the semiconductor layer is connected to the input terminal or the output terminal, and the first second conductivity type high concentration semiconductor diffusion region is provided. Is the MOS
Since the drain of the FET or the collector of the bipolar transistor is configured or connected to the drain of the MOSFET or the collector of the bipolar transistor, the first conductivity type high concentration semiconductor buried region and the second conductivity type high concentration semiconductor A diode and a capacitor between the diffusion region and a first diode connected to the output side of the diode and the like;
A high-pass filter can be constituted by the resistance of the conductive type high-concentration semiconductor buried region or the like. For this reason, when a surge voltage is applied to an input terminal or the like, the surge voltage can be prevented from being transmitted to the semiconductor support substrate by the high-pass filter.
【0113】一方、請求項3の発明によれば、領域内部
の該半導体層に形成されたMOSFETまたはバイポー
ラトランジスタが内部回路を構成すると共に、該第1の
第2導電形高濃度半導体拡散領域が前記第2の定電圧端
子に接続する構成としたから、半導体支持基板と第2導
電形高濃度半導体拡散領域との間には、絶縁膜によるコ
ンデンサと、該コンデンサの出力側に接続された第1導
電形高濃度半導体埋込領域等の抵抗とによってハイパス
フィルタを構成することができる。この結果、半導体支
持基板がサージ電圧等によって電位変動するときには、
このハイパスフィルタによってサージ電圧が内部回路が
設けられた領域に伝わるのを防ぐことができ、内部回路
を正常に動作させることができる。On the other hand, according to the third aspect of the present invention, the MOSFET or the bipolar transistor formed in the semiconductor layer inside the region forms an internal circuit, and the first second conductivity type high concentration semiconductor diffusion region is formed. Since it is configured to be connected to the second constant voltage terminal, a capacitor made of an insulating film is provided between the semiconductor supporting substrate and the second conductive type high-concentration semiconductor diffusion region, and a second capacitor connected to the output side of the capacitor. A high-pass filter can be formed by the resistance of the one-conductivity-type high-concentration semiconductor buried region or the like. As a result, when the potential of the semiconductor support substrate fluctuates due to a surge voltage or the like,
This high-pass filter can prevent a surge voltage from being transmitted to a region where the internal circuit is provided, and can normally operate the internal circuit.
【0114】また、請求項4の発明によれば、第2の第
1導電形高濃度半導体拡散領域が、前記トレンチ溝型絶
縁領域に接する構成としたから、第2の第1導電形高濃
度半導体拡散領域を第1の定電圧端子に接続されること
によって一定電位に保持し、サージ電圧がトレンチ溝型
絶縁領域を通じて作用するのを防止することができ、領
域の電位変動を抑制することができる。According to the fourth aspect of the present invention, since the second first conductivity type high-concentration semiconductor diffusion region is in contact with the trench type insulating region, the second first conductivity type high-concentration semiconductor diffusion region is formed. By connecting the semiconductor diffusion region to the first constant voltage terminal, the semiconductor diffusion region can be maintained at a constant potential, a surge voltage can be prevented from acting through the trench type insulating region, and the potential fluctuation in the region can be suppressed. it can.
【0115】さらに、請求項5の発明によれば、複数の
領域のうちMOSFET、バイポーラトランジスタ等の
能動素子が形成されていない領域内部にも前記シールド
領域を形成し、かつ該第2の第1導電形高濃度半導体拡
散領域を該第1の定電圧端子に接続すると共に、該第1
の第2導電形高濃度半導体拡散領域を該第2の定電圧端
子、入力端子、出力端子のいずれかに接続する構成とし
たから、能動素子が形成されていない領域にも、絶縁膜
によるコンデンサと、該コンデンサの出力側に接続され
た第1導電形高濃度半導体埋込領域等の抵抗とによって
ハイパスフィルタを構成することができる。このため、
複数の領域に設けられたハイパスフィルタに互いに並列
接続することができ、これらのハイパスフィルタを用い
てサージ電圧を分散して除去できるから、各領域の電位
変動をさらに抑止し、内部回路を正常に動作させること
ができる。Further, according to the fifth aspect of the present invention, the shield region is formed in a region where an active element such as a MOSFET or a bipolar transistor is not formed among a plurality of regions, and the second first region is formed. A conductive type high-concentration semiconductor diffusion region connected to the first constant voltage terminal;
Is connected to any one of the second constant voltage terminal, the input terminal, and the output terminal. Therefore, even in a region where no active element is formed, the capacitor made of an insulating film can be used. In addition, a high-pass filter can be constituted by the first conductive type high-concentration semiconductor buried region and the like connected to the output side of the capacitor. For this reason,
High-pass filters provided in a plurality of regions can be connected in parallel to each other, and surge voltages can be dispersed and removed using these high-pass filters. Can work.
【0116】一方、請求項6の発明によれば、第1導電
形半導体支持基板主面に前記絶縁膜と接して形成された
第2の第2導電形高濃度半導体領域と、前記半導体層か
ら前記絶縁膜を除去して形成され該第2の第2導電形高
濃度半導体領域に接続される電極領域または第3の第2
導電形高濃度半導体領域とからなるシールド領域を形成
すると共に、前記第1導電形半導体支持基板を第1の定
電圧端子に接続すると共に、前記電極領域または第3の
第2導電形高濃度半導体領域を第2の定電圧端子に接続
する構成としたから、第1導電形半導体支持基板と第2
導電形高濃度半導体領域との間にはダイオード、コンデ
ンサを形成することができる。このため、第1導電形半
導体支持基板と半導体層との間には、第1導電形半導体
支持基板と第2導電形高濃度半導体領域との間のダイオ
ード、コンデンサと、該ダイオード等の出力側に接続さ
れた第2導電形高濃度半導体領域等の抵抗とによってハ
イパスフィルタを構成することができる。この結果、半
導体支持基板がサージ電圧等によって電位変動するとき
には、このハイパスフィルタによってサージ電圧が半導
体層に伝わるのを防ぐことができる。On the other hand, according to the invention of claim 6, the second conductive type high-concentration semiconductor region formed on the main surface of the first conductive type semiconductor support substrate in contact with the insulating film, and the semiconductor layer. An electrode region formed by removing the insulating film and connected to the second second conductivity type high concentration semiconductor region or a third second region;
Forming a shield region comprising a conductive type high-concentration semiconductor region, connecting the first conductive-type semiconductor support substrate to a first constant voltage terminal, and forming the electrode region or a third second conductive type high-concentration semiconductor region; Since the region is connected to the second constant voltage terminal, the first conductive type semiconductor supporting substrate and the second
A diode and a capacitor can be formed between the conductive type high-concentration semiconductor region. Therefore, between the semiconductor substrate of the first conductivity type and the semiconductor layer, a diode and a capacitor between the semiconductor substrate of the first conductivity type and the high-concentration semiconductor region of the second conductivity type, and an output side of the diode and the like. A high-pass filter can be formed by the resistance of the second conductivity type high-concentration semiconductor region or the like connected to the high-pass filter. As a result, when the potential of the semiconductor supporting substrate fluctuates due to a surge voltage or the like, the surge voltage can be prevented from being transmitted to the semiconductor layer by the high-pass filter.
【0117】また、請求項7の発明によれば、電極領域
または第3の第2導電形高濃度半導体領域を、該半導体
装置が構成されている該半導体層または第1導電形半導
体支持基板の端部に形成する構成としたから、電極領域
がレイアウトの自由度を妨げず、半導体装置の集積度を
損わない。According to the seventh aspect of the present invention, the electrode region or the third high conductivity type semiconductor region of the second conductivity type is used as the semiconductor layer or the first conductivity type semiconductor support substrate of the semiconductor device. Since the structure is formed at the end, the electrode region does not hinder the degree of freedom in layout, and does not impair the degree of integration of the semiconductor device.
【図1】本発明の第1の実施の形態による半導体装置を
示す縦断面図である。FIG. 1 is a longitudinal sectional view showing a semiconductor device according to a first embodiment of the present invention.
【図2】図1中の半導体装置をゲート電極を除いた状態
で示す平面図である。FIG. 2 is a plan view showing the semiconductor device in FIG. 1 without a gate electrode.
【図3】図1中のLDMOS等を拡大して示す拡大断面
図である。FIG. 3 is an enlarged sectional view showing an LDMOS and the like in FIG. 1 in an enlarged manner.
【図4】第1の実施の形態の出力端子と領域との間の等
価回路を示す電気回路図である。FIG. 4 is an electric circuit diagram showing an equivalent circuit between an output terminal and a region according to the first embodiment.
【図5】第1の実施の形態の変形例による半導体装置を
示す縦断面図である。FIG. 5 is a longitudinal sectional view showing a semiconductor device according to a modification of the first embodiment.
【図6】第2の実施の形態によるMOSFET等を拡大
して示す拡大断面図である。FIG. 6 is an enlarged sectional view showing a MOSFET and the like according to a second embodiment in an enlarged manner.
【図7】第2の実施の形態のバイアス端子とp形シリコ
ン層との間の等価回路を示す電気回路図である。FIG. 7 is an electric circuit diagram showing an equivalent circuit between a bias terminal and a p-type silicon layer according to the second embodiment.
【図8】第2の実施の形態の第1の変形例による半導体
装置を示す縦断面図である。FIG. 8 is a longitudinal sectional view showing a semiconductor device according to a first modification of the second embodiment.
【図9】第2の実施の形態の第2の変形例による半導体
装置を示す縦断面図である。FIG. 9 is a longitudinal sectional view showing a semiconductor device according to a second modification of the second embodiment.
【図10】図9中の半導体装置をゲート電極を除いた状
態で示す平面図である。10 is a plan view showing the semiconductor device in FIG. 9 without a gate electrode.
【図11】第3の実施の形態による半導体装置を示す縦
断面図である。FIG. 11 is a longitudinal sectional view showing a semiconductor device according to a third embodiment.
【図12】第4の実施の形態による半導体装置を示す縦
断面図である。FIG. 12 is a longitudinal sectional view showing a semiconductor device according to a fourth embodiment.
1 SOI基板 2 n形シリコン層(半導体層) 3 p形支持基板(半導体支持基板) 4 絶縁膜 5 トレンチ溝型絶縁領域 7,9,31,61,67,71 領域 8,32,62,72 MOSFET 10 LDMOS 10A ドレイン 11,11′,33,33′,63,68,73 シー
ルド領域 12,34,64 p形領域(第1の第1導電形高濃度
半導体埋込領域) 13,35,35′,65,69 p形領域(第2の第
1導電形半導体拡散領域) 21,51 バイポーラトランジスタ 21C コレクタ 36,66,70 n形領域(第1の第2導電形高濃度
半導体拡散領域) 74 n形領域(第2の第2導電形高濃度半導体領域) 75 電極領域 V0 接地端子(定電圧端子)Reference Signs List 1 SOI substrate 2 n-type silicon layer (semiconductor layer) 3 p-type support substrate (semiconductor support substrate) 4 insulating film 5 trench-grooved insulating region 7, 9, 31, 61, 67, 71 region 8, 32, 62, 72 MOSFET 10 LDMOS 10A Drain 11, 11 ', 33, 33', 63, 68, 73 Shield region 12, 34, 64 P-type region (first first conductivity type high concentration semiconductor buried region) 13, 35, 35 ', 65, 69 p-type region (second first conductivity type semiconductor diffusion region) 21, 51 bipolar transistor 21C collector 36, 66, 70 n-type region (first second conductivity type high concentration semiconductor diffusion region) 74 n-type region (second second conductivity type high concentration semiconductor region) 75 electrode region V0 ground terminal (constant voltage terminal)
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 FI テーマコート゛(参考) H01L 27/08 331 H01L 29/72 21/331 29/78 613A 29/73 621 29/786 623Z (72)発明者 篠原 俊朗 神奈川県厚木市恩名1370番地 株式会社ユ ニシアジェックス内 (72)発明者 三原 輝義 神奈川県横浜市神奈川区宝町2番地 日産 自動車株式会社内 (72)発明者 星 正勝 神奈川県横浜市神奈川区宝町2番地 日産 自動車株式会社内 (72)発明者 下井田 良雄 神奈川県横浜市神奈川区宝町2番地 日産 自動車株式会社内 Fターム(参考) 5F003 AP00 AP06 AZ03 BA25 BA27 BA93 BB90 BC02 BC90 BG03 BJ12 BJ15 BJ18 BJ20 5F032 AA06 AA34 AA44 AA45 AA63 AC04 BA01 BA05 BB01 CA17 CA18 CA20 CA24 DA71 5F038 BH02 BH03 BH05 BH10 BH13 CD04 EZ20 5F048 AA03 AA04 AA05 AA07 AB06 AB07 AC04 AC05 AC06 AC07 BA12 BA16 BF17 BG07 BH04 CC01 CC05 CC06 5F110 AA21 BB04 BB12 CC02 DD05 DD13 DD22 EE02 FF02 GG02 GG12 GG32 GG60 HJ01 HJ04 HJ15 HM12 NN62 NN63 QQ17──────────────────────────────────────────────────続 き Continued on the front page (51) Int.Cl. 7 Identification symbol FI Theme coat ゛ (Reference) H01L 27/08 331 H01L 29/72 21/331 29/78 613A 29/73 621 29/786 623Z (72) Inventor Toshiro Shinohara 1370 Onna, Atsugi-shi, Kanagawa Prefecture Inside Unisex Gex Co., Ltd. (72) Inventor Teruyoshi Mihara 2 Takaracho, Kanagawa-ku, Yokohama-shi, Kanagawa Nissan Motor Co., Ltd. (72) Inventor Masakatsu Hoshi, Yokohama-shi, Kanagawa Nissan Motor Co., Ltd., 2nd, Takaracho, Kanagawa-ku (72) Inventor Yoshio Shimoda 2nd Takaracho, Kanagawa-ku, Yokohama-shi, Kanagawa Prefecture Nissan Motor Co., Ltd. F term (reference) 5F003 AP00 AP06 AZ03 BA25 BA27 BA93 BB90 BC02 BC90 BG03 BJ12 BJ15 BJ18 BJ20 5F032 AA06 AA34 AA44 AA45 AA63 AC04 BA01 BA05 BB01 CA17 CA18 CA20 CA24 DA71 5F038 BH02 BH03 BH05 B H10 BH13 CD04 EZ20 5F048 AA03 AA04 AA05 AA07 AB06 AB07 AC04 AC05 AC06 AC07 BA12 BA16 BF17 BG07 BH04 CC01 CC05 CC06 5F110 AA21 BB04 BB12 CC02 DD05 DD13 DD22 EE02 FF02 GG02 GG12 GG32 GG60 H01 NN
Claims (7)
離された半導体層を有するSOI基板と、該半導体層に
設けられ該半導体層を複数の領域に誘電体分離するトレ
ンチ溝型絶縁領域を有する半導体装置において、 前記複数の領域のうち少なくとも一つの領域の内部に
て、該半導体層の底面に該絶縁膜と接して設けられた第
1の第1導電形高濃度半導体埋込領域と、該半導体層主
面に設けられ該第1の第1導電形高濃度半導体埋込領域
に各々接する第2の第1導電形高濃度半導体拡散領域と
第1の第2導電形高濃度半導体拡散領域とからなるシー
ルド領域を形成し、 かつ該第2の第1導電形高濃度半導体拡散領域を第1の
定電圧端子に接続すると共に、該第1の第2導電形高濃
度半導体拡散領域を第2の定電圧端子、入力端子、出力
端子のいずれかに接続する構成としたことを特徴とする
半導体装置。An SOI substrate having a semiconductor layer dielectrically separated by an insulating film on a main surface of a semiconductor support substrate, and a trench-type insulating region provided in the semiconductor layer and dielectrically separating the semiconductor layer into a plurality of regions. A first first-conductivity-type high-concentration semiconductor buried region provided in contact with the insulating film on a bottom surface of the semiconductor layer inside at least one of the plurality of regions; A second first conductivity type high concentration semiconductor diffusion region provided on the semiconductor layer main surface and in contact with the first first conductivity type high concentration semiconductor buried region, respectively; Forming a shield region comprising a first region and a second first-conductivity-type high-concentration semiconductor diffusion region; connecting the second first-conductivity-type high-concentration semiconductor diffusion region to a first constant-voltage terminal; Second constant voltage terminal, input terminal, output terminal The semiconductor device is characterized in that the configuration of connecting to or deviation.
またはバイポーラトランジスタが、入力端子または出力
端子に接続されると共に、 前記第1の第2導電形高濃度半導体拡散領域が、該MO
SFETのドレインもしくは該バイポーラトランジスタ
のコレクタを構成し、または該MOSFETのドレイン
もしくは該バイポーラトランジスタのコレクタに接続す
る構成としてなる請求項1に記載の半導体装置。2. A MOSFET provided in the semiconductor layer
Alternatively, a bipolar transistor is connected to an input terminal or an output terminal, and the first second-conductivity-type high-concentration semiconductor diffusion region is connected to the MO terminal.
2. The semiconductor device according to claim 1, wherein the semiconductor device comprises a drain of an SFET or a collector of the bipolar transistor, or is connected to a drain of the MOSFET or a collector of the bipolar transistor.
MOSFETまたはバイポーラトランジスタが内部回路
を構成すると共に、該第1の第2導電形高濃度半導体拡
散領域が前記第2の定電圧端子に接続する構成としてな
る請求項1に記載の半導体装置。3. A MOSFET or a bipolar transistor formed in the semiconductor layer inside the region forms an internal circuit, and the first second conductivity type high concentration semiconductor diffusion region is connected to the second constant voltage terminal. The semiconductor device according to claim 1, wherein the semiconductor device is configured to be connected.
領域が、前記トレンチ溝型絶縁領域に接する構成として
なる請求項1,2または3に記載の半導体装置。4. The semiconductor device according to claim 1, wherein said second first conductivity type high concentration semiconductor diffusion region is configured to be in contact with said trench type insulating region.
イポーラトランジスタ等の能動素子が形成されていない
領域内部にも前記シールド領域を形成し、 かつ該第2の第1導電形高濃度半導体拡散領域を該第1
の定電圧端子に接続すると共に、該第1の第2導電形高
濃度半導体拡散領域を該第2の定電圧端子、入力端子、
出力端子のいずれかに接続する構成としてなる請求項
1,2,3または4に記載の半導体装置。5. The shield region is also formed inside a region where an active element such as a MOSFET or a bipolar transistor is not formed among the plurality of regions, and the second first conductivity type high concentration semiconductor diffusion region is formed. The first
And the first second conductivity type high concentration semiconductor diffusion region is connected to the second constant voltage terminal, the input terminal,
5. The semiconductor device according to claim 1, wherein said semiconductor device is configured to be connected to one of output terminals.
で誘電体分離された半導体層を有するSOI基板を有す
る半導体装置において、 前記第1導電形半導体支持基板主面に前記絶縁膜と接し
て形成された第2の第2導電形高濃度半導体領域と、前
記半導体層から前記絶縁膜を除去して形成され該第2の
第2導電形高濃度半導体領域に接続される電極領域また
は第3の第2導電形高濃度半導体領域とからなるシール
ド領域を形成すると共に、 前記第1導電形半導体支持基板を第1の定電圧端子に接
続すると共に、前記電極領域または第3の第2導電形高
濃度半導体領域を第2の定電圧端子に接続する構成とし
たことを特徴とする半導体装置。6. A semiconductor device having an SOI substrate having a semiconductor layer dielectrically separated by an insulating film on a main surface of a first conductive type semiconductor support substrate, wherein the insulating film is formed on a main surface of the first conductive type semiconductor support substrate. A second second conductivity type high-concentration semiconductor region formed in contact with an electrode region formed by removing the insulating film from the semiconductor layer and connected to the second second conductivity type high-concentration semiconductor region; Forming a shield region comprising a third second conductivity type high-concentration semiconductor region; connecting the first conductivity type semiconductor support substrate to a first constant voltage terminal; A semiconductor device having a structure in which a conductive high-concentration semiconductor region is connected to a second constant voltage terminal.
濃度半導体領域を、該半導体装置が構成されている該半
導体層または第1導電形半導体支持基板の端部に形成す
る構成としてなる請求項6に記載の半導体装置。7. The semiconductor device according to claim 1, wherein the electrode region or the third second conductivity type high-concentration semiconductor region is formed at an end of the semiconductor layer or the first conductivity type semiconductor support substrate in which the semiconductor device is formed. The semiconductor device according to claim 6.
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