JP2001339289A - Short protecting circuit for semiconductor integrated circuit - Google Patents

Short protecting circuit for semiconductor integrated circuit

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JP2001339289A
JP2001339289A JP2000156468A JP2000156468A JP2001339289A JP 2001339289 A JP2001339289 A JP 2001339289A JP 2000156468 A JP2000156468 A JP 2000156468A JP 2000156468 A JP2000156468 A JP 2000156468A JP 2001339289 A JP2001339289 A JP 2001339289A
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JP
Japan
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transistor
circuit
output
collector
emitter
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JP2000156468A
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Haruo Shimada
晴夫 島田
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Mitsumi Electric Co Ltd
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Mitsumi Electric Co Ltd
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Abstract

PROBLEM TO BE SOLVED: To provide a short protecting circuit for a semiconductor integrated circuit which prevents an overcurrent from flowing to an output terminal if the output terminal short-circuits to a ground level in error. SOLUTION: This circuit is equipped with a 1st transistor (TR) (Q2) which turns off when the level at an output terminal (50) as an external terminal of the semiconductor integrated circuit varies to below a threshold from a ground level and a 2nd TR (Q4) which turns on when the 1st TR (Q2) turns off, cuts off the operating power supply of an output circuit (45) outputting a signal from the output terminals (50), so when the output terminal (50) reaches the ground level or its nearby level, the 1st TR (Q2) turns off and the 2nd TR (Q4) turns on to cut off the operating power supply to the output circuit (45) and then an overcurrent from flowing from the output circuit to the output terminals (50) is prevented, thereby protecting the output circuit (45).

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【0001】[0001]

【発明の属する技術分野】本発明は半導体集積回路の短
絡保護回路に関し、特に、半導体集積回路の出力端子が
短絡したとき過電流が流れることを防止する半導体集積
回路の短絡保護回路に関する。
The present invention relates to a short-circuit protection circuit for a semiconductor integrated circuit, and more particularly to a short-circuit protection circuit for a semiconductor integrated circuit that prevents an overcurrent from flowing when an output terminal of the semiconductor integrated circuit is short-circuited.

【0002】[0002]

【従来の技術】図2は、従来の映像信号用出力ドライバ
回路の一例の回路図を示す。この出力ドライバ回路は半
導体集積回路化されている。同図中、ベースにバイアス
を供給されて定電流源として動作するpnpトランジス
タQ3のエミッタは抵抗R2を介して電源Vccに接続
され、トランジスタQ3のコレクタはnpnトランジス
タQ5のコレクタとベースに接続され、トランジスタQ
5のベースはnpnトランジスタQ7,Q12,Q13
のベースに共通接続されてカレントミラー回路を構成し
ている。
2. Description of the Related Art FIG. 2 is a circuit diagram showing an example of a conventional video signal output driver circuit. This output driver circuit is a semiconductor integrated circuit. In the figure, the emitter of a pnp transistor Q3 which is supplied with a bias and operates as a constant current source is connected to a power supply Vcc via a resistor R2, and the collector of the transistor Q3 is connected to the collector and base of an npn transistor Q5. Transistor Q
5 are npn transistors Q7, Q12, Q13
Are connected in common to a base of a current mirror circuit.

【0003】トランジスタQ5,Q7それぞれのエミッ
タは抵抗R3,R5それぞれを介して接地(GND)さ
れている。トランジスタQ7のコレクタはpnpトラン
ジスタQ6のコレクタ及びベースに接続されている。ト
ランジスタQ6はエミッタを電源Vccに接続され、ベ
ースをpnpトランジスタQ14,Q15のベースと共
通接続されてカレントミラー回路を構成している。
The emitters of the transistors Q5 and Q7 are grounded (GND) via the resistors R3 and R5, respectively. The collector of the transistor Q7 is connected to the collector and the base of the pnp transistor Q6. The transistor Q6 has an emitter connected to the power supply Vcc and a base commonly connected to the bases of the pnp transistors Q14 and Q15 to form a current mirror circuit.

【0004】npnトランジスタQ10,Q11は差動
回路を構成しており、トランジスタQ10のベースには
入力端子10より映像信号が入力される。トランジスタ
Q10,Q11はコレクタをpnpトランジスタQ8,
Q9のコレクタに接続され、エミッタをnpnトランジ
スタQ12,Q13のコレクタに接続されると共にオー
プンゲイン調整用の抵抗R8によって接続されている。
トランジスタQ8,Q9はトランジスタエミッタを抵抗
R9,R10を介して電源Vccに接続され、ベースを
共通接続されると共にトランジスタQ8のコレクタに接
続されてカレントミラー回路を構成すると共に、トラン
ジスタQ10,Q11の負荷を構成している。定電流源
としてのトランジスタQ12,Q13のエミッタは抵抗
R6,R7を介して接地されている。
The npn transistors Q10 and Q11 form a differential circuit, and a video signal is input from an input terminal 10 to the base of the transistor Q10. Transistors Q10 and Q11 have a collector connected to a pnp transistor Q8,
The collector is connected to the collector of Q9, the emitter is connected to the collectors of npn transistors Q12 and Q13, and the resistor is connected by an open gain adjustment resistor R8.
The transistors Q8 and Q9 have their emitters connected to the power supply Vcc via the resistors R9 and R10, their bases connected in common and connected to the collector of the transistor Q8 to form a current mirror circuit, and the load of the transistors Q10 and Q11. Is composed. The emitters of the transistors Q12 and Q13 as constant current sources are grounded via resistors R6 and R7.

【0005】差動回路の接続を取り出すトランジスタQ
11のコレクタはエミッタフォロア回路を構成するpn
pトランジスタQ16,Q17のベースに接続されてい
る。トランジスタQ16はコレクタを接地され、エミッ
タをpnpトランジスタQ14のコレクタ及びnpnト
ランジスタQ18のベースに接続されている。トランジ
スタQ14のエミッタは電源Vccに接続されている。
トランジスタQ17はコレクタをnpnトランジスタQ
20のコレクタ及びベースに接続され、エミッタをpn
pトランジスタQ15のコレクタ及びnpnトランジス
タQ19のコレクタ及びベースに接続されている。トラ
ンジスタQ15のエミッタは電源Vccに接続されてい
る。
A transistor Q for taking out the connection of the differential circuit
11 is a pn which constitutes an emitter follower circuit.
It is connected to the bases of p transistors Q16 and Q17. The transistor Q16 has a collector grounded and an emitter connected to the collector of the pnp transistor Q14 and the base of the npn transistor Q18. The emitter of transistor Q14 is connected to power supply Vcc.
The transistor Q17 has a collector connected to an npn transistor Q.
20 is connected to the collector and base, and the emitter is pn.
It is connected to the collector of the p transistor Q15 and the collector and base of the npn transistor Q19. The emitter of transistor Q15 is connected to power supply Vcc.

【0006】トランジスタQ18はコレクタを電源Vc
cに接続され、エミッタをトランジスタQ19のエミッ
タ及びnpnトランジスタQ21のコレクタ及び出力端
子20に接続されてエミッタフォロア回路を構成してい
る。トランジスタQ20はコレクタ及びベースをトラン
ジスタQ21のベースに接続されており、トランジスタ
Q20のエミッタは抵抗R13を介して接地され、トラ
ンジスタQ21のエミッタは接地されてカレントミラー
回路を構成している。
The transistor Q18 has a collector connected to the power supply Vc.
c, and the emitter is connected to the emitter of the transistor Q19, the collector of the npn transistor Q21, and the output terminal 20 to form an emitter follower circuit. The transistor Q20 has a collector and a base connected to the base of the transistor Q21, an emitter of the transistor Q20 is grounded via a resistor R13, and an emitter of the transistor Q21 is grounded to form a current mirror circuit.

【0007】出力端子20は帰還抵抗R12を介してト
ランジスタQ11のベースに接続されている。トランジ
スタQ11のベースは抵抗R11を介して基準電圧Vr
efが印加される端子30に接続されると共に、位相補
正用のコンデンサC1を介してトランジスタQ11のコ
レクタに接続されている。
The output terminal 20 is connected to the base of a transistor Q11 via a feedback resistor R12. The base of the transistor Q11 is connected to the reference voltage Vr via the resistor R11.
ef is applied to the terminal 30 and is connected to the collector of the transistor Q11 via the phase correcting capacitor C1.

【0008】[0008]

【発明が解決しようとする課題】上記の従来回路では、
半導体集積回路の外部端子である出力端子20が誤って
接地(GND)レベルにショートした場合、電源Vcc
からトランジスタQ18及び出力端子20を通して接地
レベルに過電流が流れ発熱する。更に、上記映像信号用
出力ドライバ回路は、半導体集積回路内に数回路から数
10回路が集積されるため、複数の映像信号用出力ドラ
イバ回路の出力端子20が誤って接地レベルにショート
した場合は、半導体集積回路のパッケージが過熱される
おそれがあるという問題があった。
In the above conventional circuit,
When the output terminal 20, which is an external terminal of the semiconductor integrated circuit, is erroneously short-circuited to the ground (GND) level, the power supply Vcc
Overcurrent flows to the ground level through the transistor Q18 and the output terminal 20 to generate heat. Further, since several to several tens of the video signal output driver circuits are integrated in the semiconductor integrated circuit, if the output terminals 20 of a plurality of video signal output driver circuits are erroneously short-circuited to the ground level, There has been a problem that the package of the semiconductor integrated circuit may be overheated.

【0009】本発明は、上記の点に鑑みなされたもの
で、出力端子が誤って接地レベルにショートした場合に
出力端子に過電流が流れることを防止する半導体集積回
路の短絡保護回路を提供することを目的とする。
The present invention has been made in view of the above points, and provides a short-circuit protection circuit for a semiconductor integrated circuit that prevents an overcurrent from flowing to an output terminal when the output terminal is short-circuited to a ground level by mistake. The purpose is to:

【0010】[0010]

【課題を解決するための手段】請求項1に記載の発明
は、半導体集積回路の外部端子である出力端子(50)
のレベルが接地レベルから閾値未満になったときオフす
る第1のトランジスタ(Q2)と、前記第1のトランジ
スタ(Q2)のオフによりオンして前記出力端子(5
0)から信号を出力する出力回路(45)の動作電源を
遮断する第2のトランジスタ(Q4)とを備える。
According to the first aspect of the present invention, there is provided an output terminal (50) which is an external terminal of a semiconductor integrated circuit.
A first transistor (Q2) that turns off when the level of the first transistor (Q2) becomes lower than the threshold value from the ground level, and turns on the output terminal (5) by turning off the first transistor (Q2).
And a second transistor (Q4) for shutting off the operating power supply of the output circuit (45) for outputting a signal from the output circuit (0).

【0011】このように、出力端子(50)が接地レベ
ルまたはその近傍レベルとなったとき、第1のトランジ
スタ(Q2)がオフし、第2のトランジスタ(Q4)が
オンすることにより、出力回路(45)の動作電源が遮
断されて出力回路から出力端子(50)に過電流が流れ
ることが防止され、出力回路(45)を保護することが
できる。
As described above, when the output terminal (50) is at or near the ground level, the first transistor (Q2) is turned off and the second transistor (Q4) is turned on. The operation power supply of (45) is cut off to prevent an overcurrent from flowing from the output circuit to the output terminal (50), and the output circuit (45) can be protected.

【0012】なお、上記括弧内の参照符号は、理解を容
易にするために付したものであり、一例にすぎず、図示
の態様に限定されるものではない。
The reference numerals in the parentheses are provided for easy understanding, are merely examples, and are not limited to the illustrated embodiment.

【0013】[0013]

【発明の実施の形態】図1は本発明回路を適用した映像
信号用出力ドライバ回路の一実施例の回路図を示す。こ
の出力ドライバ回路は半導体集積回路化されており、同
図中、図2と同一部分には同一符号を付す。
FIG. 1 is a circuit diagram of an embodiment of a video signal output driver circuit to which the circuit of the present invention is applied. This output driver circuit is formed as a semiconductor integrated circuit, and the same reference numerals in FIG.

【0014】図1において、ベースにバイアスを供給さ
れて定電流源として動作するpnpトランジスタQ1の
エミッタは抵抗R1を介して電源Vccに接続され、ト
ランジスタQ1のコレクタはnpnトランジスタQ2の
コレクタとnpnトランジスタQ4のベースに接続され
ている。トランジスタQ2はエミッタを接地され、その
ベースは抵抗R4を介して出力端子50に接続されてい
る。トランジスタQ4はコレクタをnpnトランジスタ
Q5のコレクタと共通接続され、トランジスタQ4のエ
ミッタは接地されている。上記のトランジスタQ1,Q
2,Q4及び抵抗R1,R4が短絡保護回路40を構成
している。
In FIG. 1, an emitter of a pnp transistor Q1 which is supplied with a bias to its base and operates as a constant current source is connected to a power supply Vcc via a resistor R1, and a collector of the transistor Q1 has a collector of an npn transistor Q2 and an npn transistor. It is connected to the base of Q4. Transistor Q2 has its emitter grounded and its base connected to output terminal 50 via resistor R4. The collector of the transistor Q4 is commonly connected to the collector of the npn transistor Q5, and the emitter of the transistor Q4 is grounded. The above transistors Q1, Q
2, Q4 and the resistors R1 and R4 constitute the short-circuit protection circuit 40.

【0015】出力ドライバ回路45では、ベースにバイ
アスを供給されて定電流源として動作するpnpトラン
ジスタQ3のエミッタは抵抗R2を介して電源Vccに
接続され、トランジスタQ3のコレクタはnpnトラン
ジスタQ5のコレクタとベースに接続され、トランジス
タQ5のベースはnpnトランジスタQ7,Q12,Q
13のベースに共通接続されてカレントミラー回路を構
成している。
In the output driver circuit 45, the emitter of a pnp transistor Q3 which is supplied with a bias to its base and operates as a constant current source is connected to a power supply Vcc via a resistor R2, and the collector of the transistor Q3 is connected to the collector of an npn transistor Q5. The base of the transistor Q5 is connected to an npn transistor Q7, Q12, Q
13 are commonly connected to each other to form a current mirror circuit.

【0016】トランジスタQ5,Q7それぞれのエミッ
タは抵抗R3,R5それぞれを介して接地(GND)さ
れている。トランジスタQ7のコレクタはpnpトラン
ジスタQ6のコレクタ及びベースに接続されている。ト
ランジスタQ6はエミッタを電源Vccに接続され、ベ
ースをpnpトランジスタQ14,Q15のベースと共
通接続されてカレントミラー回路を構成している。
The emitters of the transistors Q5 and Q7 are grounded (GND) via the resistors R3 and R5, respectively. The collector of the transistor Q7 is connected to the collector and the base of the pnp transistor Q6. The transistor Q6 has an emitter connected to the power supply Vcc and a base commonly connected to the bases of the pnp transistors Q14 and Q15 to form a current mirror circuit.

【0017】npnトランジスタQ10,Q11は差動
回路を構成しており、トランジスタQ10のベースには
入力端子10より映像信号が入力される。トランジスタ
Q10,Q11はコレクタをpnpトランジスタQ8,
Q9のコレクタに接続され、エミッタをnpnトランジ
スタQ12,Q13のコレクタに接続されると共にオー
プンゲイン調整用の抵抗R8によって接続されている。
トランジスタQ8,Q9はトランジスタエミッタを抵抗
R9,R10を介して電源Vccに接続され、ベースを
共通接続されると共にトランジスタQ8のコレクタに接
続されてカレントミラー回路を構成すると共に、トラン
ジスタQ10,Q11の負荷を構成している。定電流源
としてのトランジスタQ12,Q13のエミッタは抵抗
R6,R7を介して接地されている。
The npn transistors Q10 and Q11 form a differential circuit, and a video signal is input from an input terminal 10 to the base of the transistor Q10. Transistors Q10 and Q11 have a collector connected to a pnp transistor Q8,
The collector is connected to the collector of Q9, the emitter is connected to the collectors of npn transistors Q12 and Q13, and the resistor is connected by an open gain adjustment resistor R8.
The transistors Q8 and Q9 have their emitters connected to the power supply Vcc via the resistors R9 and R10, their bases connected in common and connected to the collector of the transistor Q8 to form a current mirror circuit, and the load of the transistors Q10 and Q11. Is composed. The emitters of the transistors Q12 and Q13 as constant current sources are grounded via resistors R6 and R7.

【0018】差動回路の接続を取り出すトランジスタQ
11のコレクタはエミッタフォロア回路を構成するpn
pトランジスタQ16,Q17のベースに接続されてい
る。トランジスタQ16はコレクタを接地され、エミッ
タをpnpトランジスタQ14のコレクタ及びnpnト
ランジスタQ18のベースに接続されている。トランジ
スタQ14のエミッタは電源Vccに接続されている。
トランジスタQ17はコレクタをnpnトランジスタQ
20のコレクタ及びベースに接続され、エミッタをpn
pトランジスタQ15のコレクタ及びnpnトランジス
タQ19のコレクタ及びベースに接続されている。トラ
ンジスタQ15のエミッタは電源Vccに接続されてい
る。
Transistor Q for taking out connection of differential circuit
11 is a pn which constitutes an emitter follower circuit.
It is connected to the bases of p transistors Q16 and Q17. The transistor Q16 has a collector grounded and an emitter connected to the collector of the pnp transistor Q14 and the base of the npn transistor Q18. The emitter of transistor Q14 is connected to power supply Vcc.
The transistor Q17 has a collector connected to an npn transistor Q.
20 is connected to the collector and base, and the emitter is pn.
It is connected to the collector of the p transistor Q15 and the collector and base of the npn transistor Q19. The emitter of transistor Q15 is connected to power supply Vcc.

【0019】トランジスタQ18はコレクタを電源Vc
cに接続され、エミッタをトランジスタQ19のエミッ
タ及びnpnトランジスタQ21のコレクタ及び出力端
子50に接続されてエミッタフォロア回路を構成してい
る。トランジスタQ20はコレクタ及びベースをトラン
ジスタQ21のベースに接続されており、トランジスタ
Q20のエミッタは抵抗R13を介して接地され、トラ
ンジスタQ21のエミッタは接地されてカレントミラー
回路を構成している。
The transistor Q18 has a collector connected to the power supply Vc.
c, the emitter is connected to the emitter of the transistor Q19, the collector of the npn transistor Q21, and the output terminal 50 to form an emitter follower circuit. The transistor Q20 has a collector and a base connected to the base of the transistor Q21, an emitter of the transistor Q20 is grounded via a resistor R13, and an emitter of the transistor Q21 is grounded to form a current mirror circuit.

【0020】出力端子50は帰還抵抗R12を介してト
ランジスタQ11のベースに接続されている。トランジ
スタQ11のベースは抵抗R11を介して基準電圧Vr
efが印加される端子30に接続されると共に、位相補
正用のコンデンサC1を介してトランジスタQ11のコ
レクタに接続されている。
The output terminal 50 is connected to the base of the transistor Q11 via the feedback resistor R12. The base of the transistor Q11 is connected to the reference voltage Vr via the resistor R11.
ef is applied to the terminal 30 and is connected to the collector of the transistor Q11 via the phase correcting capacitor C1.

【0021】ここで、通常動作時には、出力端子50の
電圧Voutは1.0V以上であるため、トランジスタ
Q2はオンしトランジスタQ4はオフする。このため、
トランジスタQ3のコレクタ電流がトランジスタQ5の
コレクタに供給されるので、トランジスタQ6,Q7,
Q12〜Q15がオンする。これによって、出力ドライ
バ回路が動作を行う。
Here, during the normal operation, since the voltage Vout of the output terminal 50 is 1.0 V or more, the transistor Q2 is turned on and the transistor Q4 is turned off. For this reason,
Since the collector current of the transistor Q3 is supplied to the collector of the transistor Q5, the transistors Q6, Q7,
Q12 to Q15 turn on. As a result, the output driver circuit operates.

【0022】入力端子10に供給される映像信号はトラ
ンジスタQ8,Q9,Q10,Q11の差動回路で増幅
された後、エミッタフォロア構成のトランジスタQ1
6,Q18を経て出力端子50から出力される。ここ
で、トランジスタQ16,Q17のベースの電圧をVa
とし、トランジスタQ16,Q17,Q18,Q19そ
れぞれのベース・エミッタ間降下電圧を、Vbe16,
Vbe17,Vbe18,Vbe19とすると、出力端
子50の電圧Voutは次のように表せる。
The video signal supplied to the input terminal 10 is amplified by the differential circuit of the transistors Q8, Q9, Q10, Q11 and then the transistor Q1 having an emitter follower configuration.
6, and output from the output terminal 50 via Q18. Here, the base voltage of the transistors Q16 and Q17 is Va
And the base-emitter drop voltage of each of the transistors Q16, Q17, Q18, Q19 is Vbe16,
Assuming that Vbe17, Vbe18, and Vbe19, the voltage Vout of the output terminal 50 can be expressed as follows.

【0023】 Va+Vbe16−Vbe18=Vout Va+Vbe17−Vbe19=Vout 入力端子10に例えば正弦波を供給して出力端子50か
ら出力される正弦波のVrefを基準とする負の半波に
おいて、出力端子50に接続されている負荷から流入す
る電流が多くなり、出力波形がなまってしまう。同時
に、トランジスタQ19のエミッタ電流i19が減少
し、トランジスタQ17のエミッタ電流i17が増大す
る。電流i17の増大はカレントミラー構成のために電
流i21の増大となる。
Va + Vbe16−Vbe18 = Vout Va + Vbe17−Vbe19 = Vout For example, a sine wave is supplied to the input terminal 10 and connected to the output terminal 50 in a negative half-wave based on Vref of the sine wave output from the output terminal 50. The current flowing from the loaded load increases, and the output waveform becomes distorted. At the same time, the emitter current i19 of the transistor Q19 decreases and the emitter current i17 of the transistor Q17 increases. An increase in the current i17 results in an increase in the current i21 due to the current mirror configuration.

【0024】Vrefを基準とする正の半波において
は、トランジスタQ18のエミッタ電流が増加し、トラ
ンジスタQ19のエミッタ電流も増大する。トランジス
タQ17のエミッタ電流i17は減少し、エミッタ電流
i17は減少はカレントミラー構成のために電流i21
を減少させる。
In the positive half-wave with reference to Vref, the emitter current of transistor Q18 increases, and the emitter current of transistor Q19 also increases. The emitter current i17 of the transistor Q17 decreases, and the emitter current i17 decreases because of the current mirror configuration.
Decrease.

【0025】ここで、出力端子50が誤って接地レベル
にショートした場合、トランジスタQ2のベース・エミ
ッタ間電圧が閾値未満となるために、トランジスタQ2
はオフし、トランジスタQ4はオンする。このため、ト
ランジスタQ3のコレクタ電流がトランジスタQ4に流
れ、トランジスタQ5がオフする。このために、カレン
トミラーを構成するトランジスタQ6,Q7,Q12〜
Q15が全てオフする。これによって、出力ドライバ回
路には電流が供給されなくなり、動作をを停止する。従
って、トランジスタQ18はオフし、電源Vccからト
ランジスタQ18を通して出力端子50に過流が流れる
ことが防止される。なお、トランジスタQ4に流れる電
流は定電流源のトランジスタQ3から供給されるため、
上記トランジスタQ18に流れる過大電流に比して比較
的少なく問題にならない。
If the output terminal 50 is erroneously short-circuited to the ground level, the voltage between the base and the emitter of the transistor Q2 becomes lower than the threshold value.
Turns off, and the transistor Q4 turns on. Therefore, the collector current of the transistor Q3 flows to the transistor Q4, and the transistor Q5 is turned off. For this purpose, transistors Q6, Q7, Q12-
Q15 is all turned off. As a result, no current is supplied to the output driver circuit, and the operation stops. Therefore, the transistor Q18 is turned off, and an overcurrent is prevented from flowing from the power supply Vcc to the output terminal 50 through the transistor Q18. Since the current flowing through the transistor Q4 is supplied from the constant current source transistor Q3,
This is relatively small compared to the excessive current flowing through the transistor Q18, which is not a problem.

【0026】つまり、半導体集積回路の外部端子である
出力端子50を、半導体集積回路の外部で接地レベルに
することにより、出力ドライバ回路のパワーセーブを行
うことができ、短絡保護回路をパワーセーブ回路と呼ぶ
こともできる。
That is, by setting the output terminal 50, which is an external terminal of the semiconductor integrated circuit, to the ground level outside the semiconductor integrated circuit, power saving of the output driver circuit can be performed. Can also be called.

【0027】なお、本発明の短絡保護回路は、映像信号
用出力ドライバ回路に限らず、出力端子が接地レベルに
短絡したときに電流が流れる出力回路に適用することが
でき、上記実施例に限定されない。
The short-circuit protection circuit of the present invention can be applied not only to the output driver circuit for video signals but also to an output circuit in which a current flows when the output terminal is short-circuited to the ground level. Not done.

【0028】[0028]

【発明の効果】上述の如く、請求項1に記載の発明は、
半導体集積回路の外部端子である出力端子のレベルが接
地レベルから閾値未満になったときオフする第1のトラ
ンジスタと、第1のトランジスタのオフによりオンして
出力端子から信号を出力する出力回路の動作電源を遮断
する第2のトランジスタとを備えるため、出力端子が接
地レベルまたはその近傍レベルとなったとき、第1のト
ランジスタがオフし、第2のトランジスタがオンするこ
とにより、出力回路の動作電源が遮断されて出力回路か
ら出力端子に過電流が流れることが防止され、出力回路
を保護することができる。
As described above, the first aspect of the present invention provides
A first transistor that turns off when the level of an output terminal that is an external terminal of the semiconductor integrated circuit falls below a threshold from a ground level, and an output circuit that turns on when the first transistor turns off and outputs a signal from the output terminal. A second transistor for shutting off an operation power supply, the first transistor is turned off and the second transistor is turned on when the output terminal is at or near the ground level, so that the output circuit operates. It is possible to prevent the overcurrent from flowing from the output circuit to the output terminal due to the cutoff of the power supply, thereby protecting the output circuit.

【図面の簡単な説明】[Brief description of the drawings]

【図1】本発明の短絡保護回路を適用した映像信号用出
力ドライバ回路の一実施例の回路図である。
FIG. 1 is a circuit diagram of an embodiment of a video signal output driver circuit to which a short-circuit protection circuit according to the present invention is applied.

【図2】従来の映像信号用出力ドライバ回路の一例の回
路図である。
FIG. 2 is a circuit diagram of an example of a conventional video signal output driver circuit.

【符号の説明】[Explanation of symbols]

10 入力端子 40 短絡保護回路 45 出力ドライバ回路 50 出力端子 Q1,Q3,Q6,Q8,Q9,Q14〜Q17 pn
pトランジスタ Q2,Q4,Q5,Q7,Q10〜Q13,Q18〜Q
21 npnトランジスタ R1〜R4 抵抗 C1 コンデンサ
Reference Signs List 10 input terminal 40 short-circuit protection circuit 45 output driver circuit 50 output terminal Q1, Q3, Q6, Q8, Q9, Q14 to Q17 pn
p transistor Q2, Q4, Q5, Q7, Q10 to Q13, Q18 to Q
21 npn transistor R1 to R4 resistor C1 capacitor

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 FI テーマコート゛(参考) H02H 7/20 H03K 19/00 101F 5J032 H03K 17/08 H01L 27/04 H 5J055 17/60 27/06 101P 5J056 19/003 H03K 17/60 A H04N 5/14 Fターム(参考) 5C021 PA03 PA04 PA93 XA02 XA22 5F038 BH02 BH06 BH11 5F082 AA32 BC03 BC15 FA03 FA13 FA16 FA20 GA04 5G004 AA04 AB02 BA03 BA04 DA02 DA04 EA01 FA01 5G053 AA01 AA02 BA01 CA02 EA09 EB04 EC03 5J032 AA11 AB02 AC18 5J055 AX34 AX64 BX16 CX29 DX04 DX05 DX56 DX72 DX83 EX06 EX22 EY01 EY10 EY17 EZ04 FX12 FX17 FX36 GX01 5J056 AA04 BB44 BB45 CC02 DD02 DD25 DD51 EE07 FF06 FF08──────────────────────────────────────────────────続 き Continued on the front page (51) Int.Cl. 7 Identification symbol FI Theme coat ゛ (Reference) H02H 7/20 H03K 19/00 101F 5J032 H03K 17/08 H01L 27/04 H 5J055 17/60 27/06 101P 5J056 19/003 H03K 17/60 A H04N 5/14 F term (reference) 5C021 PA03 PA04 PA93 XA02 XA22 5F038 BH02 BH06 BH11 5F082 AA32 BC03 BC15 FA03 FA13 FA16 FA20 GA04 5G004 AA04 AB02 BA03 BA04 DA02 DA01 A01 A01 A01 A01 CA02 EA09 EB04 EC03 5J032 AA11 AB02 AC18 5J055 AX34 AX64 BX16 CX29 DX04 DX05 DX56 DX72 DX83 EX06 EX22 EY01 EY10 EY17 EZ04 FX12 FX17 FX36 GX01 5J056 AA04 BB44 BB45 CC02 DD02 DD25 DD51 FE07 FF07

Claims (1)

【特許請求の範囲】[Claims] 【請求項1】 半導体集積回路の外部端子である出力端
子のレベルが接地レベルから閾値未満になったときオフ
する第1のトランジスタと、 前記第1のトランジスタのオフによりオンして前記出力
端子から信号を出力する出力回路の動作電源を遮断する
第2のトランジスタとを備えたことを特徴とする半導体
集積回路の短絡保護回路。
A first transistor that is turned off when a level of an output terminal, which is an external terminal of the semiconductor integrated circuit, becomes lower than a threshold from a ground level; and a first transistor that is turned on when the first transistor is turned off to output from the output terminal. A short-circuit protection circuit for a semiconductor integrated circuit, comprising: a second transistor that shuts off an operation power supply of an output circuit that outputs a signal.
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