JP2001338008A - 論理等価検証方法及びその方法を実施する装置 - Google Patents
論理等価検証方法及びその方法を実施する装置Info
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- JP2001338008A JP2001338008A JP2000155639A JP2000155639A JP2001338008A JP 2001338008 A JP2001338008 A JP 2001338008A JP 2000155639 A JP2000155639 A JP 2000155639A JP 2000155639 A JP2000155639 A JP 2000155639A JP 2001338008 A JP2001338008 A JP 2001338008A
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Abstract
(57)【要約】
【目的】 予め定められた検証時間内になるだけ多くの
検証を行なえるようにした論理等価検証方法及び論理等
価検証装置の提供。 【構成】 論理等価検証装置を、少なくも、回路１又
は、回路２の検証優先度を抽出する回路解析手段３と、
レジスタ対応手段４と、組み合わせ回路を抽出し論理１
と論理２を出力する論理抽出手段５と、論理の複雑度を
計算する複雑度決定手段８と、検証の順序を決定する検
証順序決定手段９と論理比較手段１０と、から構成す
る。
検証を行なえるようにした論理等価検証方法及び論理等
価検証装置の提供。 【構成】 論理等価検証装置を、少なくも、回路１又
は、回路２の検証優先度を抽出する回路解析手段３と、
レジスタ対応手段４と、組み合わせ回路を抽出し論理１
と論理２を出力する論理抽出手段５と、論理の複雑度を
計算する複雑度決定手段８と、検証の順序を決定する検
証順序決定手段９と論理比較手段１０と、から構成す
る。
Description
【０００１】
【産業上の利用分野】本発明は、論理等価検証装置に関
する。
する。
【０００２】
【従来の技術】＜発明の背景＞論理回路の機能の検証手
法として、従来からシミュレーションによる検証手法が
多く使用さえている。しかし、近年の回路の大規模化に
よって、十分な検証精度を持つシュミレーションパター
ンを生成することが困難になり、十分な検証精度を持つ
パターンを生成出来たとしても、テストパターンのシミ
ュレーションに膨大な時間を要する。このようなシミュ
レーションによる論理等価検証手法に対して、特開平８
ー２２４８５号公報に記載されているように、基準とな
る回路と、検証対象となる回路の論理を数学的に比較す
ることにより、論理の等価検証が行われている。一般
に、順序回路の等価検証は難しいので、組み合わせ回路
に変換して扱う。
法として、従来からシミュレーションによる検証手法が
多く使用さえている。しかし、近年の回路の大規模化に
よって、十分な検証精度を持つシュミレーションパター
ンを生成することが困難になり、十分な検証精度を持つ
パターンを生成出来たとしても、テストパターンのシミ
ュレーションに膨大な時間を要する。このようなシミュ
レーションによる論理等価検証手法に対して、特開平８
ー２２４８５号公報に記載されているように、基準とな
る回路と、検証対象となる回路の論理を数学的に比較す
ることにより、論理の等価検証が行われている。一般
に、順序回路の等価検証は難しいので、組み合わせ回路
に変換して扱う。
【０００３】＜従来例＞従来の論理等価検証方法及び論
理等価検証装置（特開平８ー２２４８５号公報の図１）
を図１３，図１４に示し、図１５は、図１３，図１４を
要約したものである。以下、図１５を参照して説明す
る。図において、回路解析手段１０３は、比較対象とな
る回路１，回路２を入力として、構文解析を行い、回路
をブール式に変換する。図１５が、回路解析手段１０３
のフローである。回路を入力し（ステップＳ５０１）、
記憶素子を見つける（ステップＳ５０２）。次に、記憶
素子の入力端子を新たな入力端子として端子を生成し
て、図１２に示すような回路を得る（ステップＳ５０
３）。次に、ブール式を出力する（ステップＳ５０
４）。
理等価検証装置（特開平８ー２２４８５号公報の図１）
を図１３，図１４に示し、図１５は、図１３，図１４を
要約したものである。以下、図１５を参照して説明す
る。図において、回路解析手段１０３は、比較対象とな
る回路１，回路２を入力として、構文解析を行い、回路
をブール式に変換する。図１５が、回路解析手段１０３
のフローである。回路を入力し（ステップＳ５０１）、
記憶素子を見つける（ステップＳ５０２）。次に、記憶
素子の入力端子を新たな入力端子として端子を生成し
て、図１２に示すような回路を得る（ステップＳ５０
３）。次に、ブール式を出力する（ステップＳ５０
４）。
【０００４】回路１の模式図を図１１に示す。図におい
て、２１Ａ，２１Ｂ，２１Ｃが入力端子、２２，２６，
２７が組み合わせ回路、２３Ａ，２３Ｂ，２３Ｃ，２４
Ａ，２４Ｂが記憶素子、２５Ａ，２５Ｂが出力端子であ
る。入力端子と、記憶素子または出力端子に囲まれた部
分の２２，２６，２７が組合せ回路である。図１２中の
３１Ａから３１Ｆは入力端子、または、記憶素子の入力
である。また、３３Ａ，３３Ｂは記憶素子である。３２
Ａ，３２Ｂは、記憶素子を終点とする組み合わせ回路の
ロジックコーンである。レジスタ対応手段４は、回路１
と回路２の記憶素子を論理的に等価であるように対応さ
せ、順序回路を組み合わせ回路として取り扱う事が出き
るようにする。図１１の２３Ａ，２３Ｂ，２３Ｃ，２４
Ａ，２４Ｂに対応する記憶素子を、回路２から見つけ、
記憶素子対応表に記憶する。論理抽出手段５は、図１２
に示すように、記憶素子を終点とする組み合わせ回路で
あるロジックコーン２３Ａを取り出し、論理１と論理２
を得る。論理比較手段１０は、論理１と論理２の論理の
等価性検証を行う。
て、２１Ａ，２１Ｂ，２１Ｃが入力端子、２２，２６，
２７が組み合わせ回路、２３Ａ，２３Ｂ，２３Ｃ，２４
Ａ，２４Ｂが記憶素子、２５Ａ，２５Ｂが出力端子であ
る。入力端子と、記憶素子または出力端子に囲まれた部
分の２２，２６，２７が組合せ回路である。図１２中の
３１Ａから３１Ｆは入力端子、または、記憶素子の入力
である。また、３３Ａ，３３Ｂは記憶素子である。３２
Ａ，３２Ｂは、記憶素子を終点とする組み合わせ回路の
ロジックコーンである。レジスタ対応手段４は、回路１
と回路２の記憶素子を論理的に等価であるように対応さ
せ、順序回路を組み合わせ回路として取り扱う事が出き
るようにする。図１１の２３Ａ，２３Ｂ，２３Ｃ，２４
Ａ，２４Ｂに対応する記憶素子を、回路２から見つけ、
記憶素子対応表に記憶する。論理抽出手段５は、図１２
に示すように、記憶素子を終点とする組み合わせ回路で
あるロジックコーン２３Ａを取り出し、論理１と論理２
を得る。論理比較手段１０は、論理１と論理２の論理の
等価性検証を行う。
【０００５】
【発明が解決しようとする課題】しかしながら、従来の
論理等価検証方法及び論理等価検証装置においては、次
のような課題がある。第１の課題は、検証を行う順序を
特定しないため、検証を途中で中断した場合に、検証が
行われた検証点の数が少なくなる事があるということで
ある。乗算演算子は、ロジックコーンが大きくなり、等
価検証を行う事が難しい事は一般に知られている。この
ような検証が難しく検証に時間を要する論理が回路中に
存在すると、全ての検証が終了するまでに多くの時間を
費やす事がある。しかし、近年、製品開発サイクルが短
くなり、複数の工程を並列に進めていくことが行われて
いる。このため、次の工程に進んで良いかを早く判定す
る事が必要になり、検証が１００％終了していなくて
も、ある程度の検証率で判定を行う事が行われている。
このため、検証に時間がかかるロジックコーンの検証を
先に始めてしまうと、検証時間の大半を、費やしてしま
い、検証を任意の時点で中断した時に、検証出来たロジ
ックコーンの数が少なくなってしまうということであ
る。
論理等価検証方法及び論理等価検証装置においては、次
のような課題がある。第１の課題は、検証を行う順序を
特定しないため、検証を途中で中断した場合に、検証が
行われた検証点の数が少なくなる事があるということで
ある。乗算演算子は、ロジックコーンが大きくなり、等
価検証を行う事が難しい事は一般に知られている。この
ような検証が難しく検証に時間を要する論理が回路中に
存在すると、全ての検証が終了するまでに多くの時間を
費やす事がある。しかし、近年、製品開発サイクルが短
くなり、複数の工程を並列に進めていくことが行われて
いる。このため、次の工程に進んで良いかを早く判定す
る事が必要になり、検証が１００％終了していなくて
も、ある程度の検証率で判定を行う事が行われている。
このため、検証に時間がかかるロジックコーンの検証を
先に始めてしまうと、検証時間の大半を、費やしてしま
い、検証を任意の時点で中断した時に、検証出来たロジ
ックコーンの数が少なくなってしまうということであ
る。
【０００６】第２の課題は、予め定められた検証時間内
で検証出来るロジックコーンの数が少なくなってしまう
ため、エラーを発見出来る可能性が低下してしまうとい
うことである。
で検証出来るロジックコーンの数が少なくなってしまう
ため、エラーを発見出来る可能性が低下してしまうとい
うことである。
【０００７】第３の課題は、検証に時間がかかるロジッ
クコーンは、時間をかけても検証が出来ないことも多
く、検証にかかる時間が無駄になってしまうことであ
る。
クコーンは、時間をかけても検証が出来ないことも多
く、検証にかかる時間が無駄になってしまうことであ
る。
【０００８】＜発明の目的＞本発明の目的は、前記課題
に鑑み、予め定められた検証時間内になるだけ多くの検
証を行なえるようにした論理等価検証方法及び論理等価
検証装置を提供することにある。
に鑑み、予め定められた検証時間内になるだけ多くの検
証を行なえるようにした論理等価検証方法及び論理等価
検証装置を提供することにある。
【０００９】
【課題を解決するための手段】上記目的と達成するため
に、本発明に係る論理等価検証方法及び論理等価検証装
置は、少なくも、回路又は回路の検証優先度を抽出する
回路解析手段と、レジスタ対応手段と、組み合わせ回路
を抽出し論理と論理を出力する論理抽出手段と、論理の
複雑度を計算する複雑度決定手段と、検証の順序を決定
する検証順序決定手段と論理比較手段とを持つことを特
徴とする。
に、本発明に係る論理等価検証方法及び論理等価検証装
置は、少なくも、回路又は回路の検証優先度を抽出する
回路解析手段と、レジスタ対応手段と、組み合わせ回路
を抽出し論理と論理を出力する論理抽出手段と、論理の
複雑度を計算する複雑度決定手段と、検証の順序を決定
する検証順序決定手段と論理比較手段とを持つことを特
徴とする。
【００１０】上記目的と達成するために、本発明に係る
論理等価検証方法は、 １：回路１または回路２の検証優先度を抽出する回路解
析手段と、前記回路１と回路２で対応するレジスタを１
対１に対応させ、組み合わせ回路として扱えるようにす
るレジスタ対応手段と、組み合わせ回路を抽出し論理１
と論理２を出力する論理抽出手段と、論理の複雑度を計
算する複雑度決定手段と、検証の順序を決定する検証順
序決定手段と、論理比較手段と、から少なくとも構成さ
れ、任意の時点においてなるだけ多くの検証を行なえる
ようにしたことを特徴とする。 ２：前記回路１または回路２の検証優先度を抽出する回
路解析手段は、回路１，回路２が入力され、構文解析を
行い、回路１，回路２に乗算演算子，除算演算子，ドン
トケアが存在するかを調べ、存在する場合は、複雑度リ
ストに優先度を記憶する、ことを特徴とする。 ３：検出する構造は、乗算演算子、除算演算子、ドント
ケアに限らず、任意の構造についてもその優先度を設定
する、ことを特徴とする。 ４：前記回路１または回路２の検証優先度を抽出する回
路解析手段は、回路１及び回路２を入力して構文解析を
行う第１ステップと、ロジックコーンの終点となる記憶
素子又は、出力端子を取り出す第２ステップと、乗算，
除算演算子があるかを照合する第３ステップと、存在す
れば、演算子優先度表を参照して複雑度リストにに前記
第２ステップで取り出した記憶素子の名前または出力端
子の名前と優先度の組を記憶する第４ステップと、次
に、ドントケアが存在するか否かを照合する第５ステッ
プと、前記ドントケアが存在すれば、ドントケア優先度
表を参照して複雑度リストで取り出した記憶素子の名前
または出力端子の名前と優先度の組を記憶する第６ステ
ップと、から構成され、すべての回路について前記第１
ステップから前記第５ステップまでの処理を繰り返す、
ことを特徴とする。 ５：前記論理の複雑度を計算する複雑度決定手段は、論
理抽出手段で抽出した組み合わせ回路を入力する第８ス
テップと、前記入力された組み合わせ回路に対して、２
分決定グラフを生成する第９ステップと、前記第９ステ
ップで生成した２分決定グラフのノード数を数える第１
０ステップと、前記ノード数を複雑度係数として複雑度
リストに記憶する第１１ステップと、からなることを特
徴とする請求項１記載の論理等価検証方法。 ６：検証の順序を決定する検証順序決定手段は、前記複
雑度リストの中から、複雑度係数と優先度の組を取り出
す第１２ステップと、複雑度係数＊優先度の演算を行
い、複雑度として前記複雑度リストに記憶する第１３ス
テップと、前記複雑度リストを複雑度の小さい順に並べ
替える第１４ステップと、からなることを特徴とする。 ７：前記複雑度リストは、任意の検証点に対して、複雑
度係数、優先度、複雑度の各情報の少なくとも一つを有
することを特徴とする。
論理等価検証方法は、 １：回路１または回路２の検証優先度を抽出する回路解
析手段と、前記回路１と回路２で対応するレジスタを１
対１に対応させ、組み合わせ回路として扱えるようにす
るレジスタ対応手段と、組み合わせ回路を抽出し論理１
と論理２を出力する論理抽出手段と、論理の複雑度を計
算する複雑度決定手段と、検証の順序を決定する検証順
序決定手段と、論理比較手段と、から少なくとも構成さ
れ、任意の時点においてなるだけ多くの検証を行なえる
ようにしたことを特徴とする。 ２：前記回路１または回路２の検証優先度を抽出する回
路解析手段は、回路１，回路２が入力され、構文解析を
行い、回路１，回路２に乗算演算子，除算演算子，ドン
トケアが存在するかを調べ、存在する場合は、複雑度リ
ストに優先度を記憶する、ことを特徴とする。 ３：検出する構造は、乗算演算子、除算演算子、ドント
ケアに限らず、任意の構造についてもその優先度を設定
する、ことを特徴とする。 ４：前記回路１または回路２の検証優先度を抽出する回
路解析手段は、回路１及び回路２を入力して構文解析を
行う第１ステップと、ロジックコーンの終点となる記憶
素子又は、出力端子を取り出す第２ステップと、乗算，
除算演算子があるかを照合する第３ステップと、存在す
れば、演算子優先度表を参照して複雑度リストにに前記
第２ステップで取り出した記憶素子の名前または出力端
子の名前と優先度の組を記憶する第４ステップと、次
に、ドントケアが存在するか否かを照合する第５ステッ
プと、前記ドントケアが存在すれば、ドントケア優先度
表を参照して複雑度リストで取り出した記憶素子の名前
または出力端子の名前と優先度の組を記憶する第６ステ
ップと、から構成され、すべての回路について前記第１
ステップから前記第５ステップまでの処理を繰り返す、
ことを特徴とする。 ５：前記論理の複雑度を計算する複雑度決定手段は、論
理抽出手段で抽出した組み合わせ回路を入力する第８ス
テップと、前記入力された組み合わせ回路に対して、２
分決定グラフを生成する第９ステップと、前記第９ステ
ップで生成した２分決定グラフのノード数を数える第１
０ステップと、前記ノード数を複雑度係数として複雑度
リストに記憶する第１１ステップと、からなることを特
徴とする請求項１記載の論理等価検証方法。 ６：検証の順序を決定する検証順序決定手段は、前記複
雑度リストの中から、複雑度係数と優先度の組を取り出
す第１２ステップと、複雑度係数＊優先度の演算を行
い、複雑度として前記複雑度リストに記憶する第１３ス
テップと、前記複雑度リストを複雑度の小さい順に並べ
替える第１４ステップと、からなることを特徴とする。 ７：前記複雑度リストは、任意の検証点に対して、複雑
度係数、優先度、複雑度の各情報の少なくとも一つを有
することを特徴とする。
【００１１】上記目的と達成するために、本発明に係る
論理等価検証装置は、 ８：回路１または回路２の検証優先度を抽出する回路解
析手段と、前記回路１と回路２で対応するレジスタを１
対１に対応させ、組み合わせ回路として扱えるようにす
るレジスタ対応手段と、組み合わせ回路を抽出し論理１
と論理２を出力する論理抽出手段と、論理の複雑度を計
算する複雑度決定手段と、検証の順序を決定する検証順
序決定手段と、論理比較手段と、から少なくとも構成さ
れ、任意の時点においてなるだけ多くの検証を行なえる
ようにしたことを特徴とする。 ９：前記回路１または回路２の検証優先度を抽出する回
路解析手段は、回路１，回路２が入力され、構文解析を
行い、回路１，回路２に乗算演算子，除算演算子，ドン
トケアが存在するかを調べ、存在する場合は、複雑度リ
ストに優先度を記憶することを特徴とする。 １０：検出する構造は、乗算演算子、除算演算子、ドン
トケアに限らず、任意の構造についてもその優先度を設
定する、ことを特徴とする。 １１．前記回路１または回路２の検証優先度を抽出する
回路解析手段は、回路１及び回路２を入力して構文解析
を行う構文解析手段と、ロジックコーンの終点となる記
憶素子または出力端子を取り出す記憶素子・出力端子取
り出し手段と、乗算，除算演算子があるかを照合する乗
算・除算演算子照合手段と、存在すれば、演算子優先度
表を参照して複雑度リストに前記記憶素子・出力端子取
り出し手段で取り出した記憶素子の名前または出力端子
の名前と優先度の組を記憶する第１の記憶手段と、次
に、ドントケアが存在するか否かを照合するドントケア
存在照合手段と、前記ドントケアが存在すれば、ドント
ケア優先度表を参照して複雑度リストで取り出した記憶
素子の名前または出力端子の名前と優先度の組を記憶す
る第２の記憶手段と、から構成され、すべての回路につ
いて前記構文解析手段から前記第２の記憶手段迄の処理
を処理を繰り返す繰り返し手段と、から構成されること
を特徴とする。 １２：前記論理の複雑度を計算する複雑度決定手段は、
論理抽出手段で抽出した組み合わせ回路を入力する組み
合わせ回路入力手段と、前記入力された組み合わせ回路
に対して、２分決定グラフを生成する２分決定グラフ生
成手段と、前記２分決定グラフのノード数を数えるノー
ド数カウント手段と、前記ノード数を複雑度係数として
複雑度リストに記憶する第１の記憶手段と、からなるこ
とを特徴とする。 １３：前記検証の順序を決定する検証順序決定手段は、
前記複雑度リストの中から、複雑度係数と優先度の組を
取り出す組取り出し手段と、複雑度係数＊優先度の演算
を行い、複雑度として前記複雑度リストに記憶する第１
の記憶手段と、前記複雑度リストを複雑度の小さい順に
並べ替える並び替え手段と、からなることを特徴とす
る。 １４：前記複雑度リストは、任意の検証点に対して、複
雑度係数、優先度、複雑度の各情報の少なくとも一つを
有することを特徴とする。
論理等価検証装置は、 ８：回路１または回路２の検証優先度を抽出する回路解
析手段と、前記回路１と回路２で対応するレジスタを１
対１に対応させ、組み合わせ回路として扱えるようにす
るレジスタ対応手段と、組み合わせ回路を抽出し論理１
と論理２を出力する論理抽出手段と、論理の複雑度を計
算する複雑度決定手段と、検証の順序を決定する検証順
序決定手段と、論理比較手段と、から少なくとも構成さ
れ、任意の時点においてなるだけ多くの検証を行なえる
ようにしたことを特徴とする。 ９：前記回路１または回路２の検証優先度を抽出する回
路解析手段は、回路１，回路２が入力され、構文解析を
行い、回路１，回路２に乗算演算子，除算演算子，ドン
トケアが存在するかを調べ、存在する場合は、複雑度リ
ストに優先度を記憶することを特徴とする。 １０：検出する構造は、乗算演算子、除算演算子、ドン
トケアに限らず、任意の構造についてもその優先度を設
定する、ことを特徴とする。 １１．前記回路１または回路２の検証優先度を抽出する
回路解析手段は、回路１及び回路２を入力して構文解析
を行う構文解析手段と、ロジックコーンの終点となる記
憶素子または出力端子を取り出す記憶素子・出力端子取
り出し手段と、乗算，除算演算子があるかを照合する乗
算・除算演算子照合手段と、存在すれば、演算子優先度
表を参照して複雑度リストに前記記憶素子・出力端子取
り出し手段で取り出した記憶素子の名前または出力端子
の名前と優先度の組を記憶する第１の記憶手段と、次
に、ドントケアが存在するか否かを照合するドントケア
存在照合手段と、前記ドントケアが存在すれば、ドント
ケア優先度表を参照して複雑度リストで取り出した記憶
素子の名前または出力端子の名前と優先度の組を記憶す
る第２の記憶手段と、から構成され、すべての回路につ
いて前記構文解析手段から前記第２の記憶手段迄の処理
を処理を繰り返す繰り返し手段と、から構成されること
を特徴とする。 １２：前記論理の複雑度を計算する複雑度決定手段は、
論理抽出手段で抽出した組み合わせ回路を入力する組み
合わせ回路入力手段と、前記入力された組み合わせ回路
に対して、２分決定グラフを生成する２分決定グラフ生
成手段と、前記２分決定グラフのノード数を数えるノー
ド数カウント手段と、前記ノード数を複雑度係数として
複雑度リストに記憶する第１の記憶手段と、からなるこ
とを特徴とする。 １３：前記検証の順序を決定する検証順序決定手段は、
前記複雑度リストの中から、複雑度係数と優先度の組を
取り出す組取り出し手段と、複雑度係数＊優先度の演算
を行い、複雑度として前記複雑度リストに記憶する第１
の記憶手段と、前記複雑度リストを複雑度の小さい順に
並べ替える並び替え手段と、からなることを特徴とす
る。 １４：前記複雑度リストは、任意の検証点に対して、複
雑度係数、優先度、複雑度の各情報の少なくとも一つを
有することを特徴とする。
【００１２】
【発明の実施の形態】以下本発明の実施の形態を実施例
に基づいて説明する。 ＜実施例の構成＞図１を参照すると、本発明の一実施例
としての論理等価検証方法及び論理等価検証装置が示さ
れている。図１において、回路解析手段３は回路１と回
路２を入力して、 回路の解析を行い、乗算演算子
（＊），除算演算子（／），ドントケアが含まれている
かを検出し、検出されたら、予め定めた優先度を複雑度
リスト１１に記憶する。レジスタ対応手段４は回路１と
回路２で対応するレジスタを１対１に対応させる。論理
抽出手段５は、組み合わせ回路を抽出し、論理１，論理
２を得る。複雑度決定手段８は、論理抽出手段５で抽出
した論理に対し、２分決定グラフ（以下、「ＢＤＤ(Bin
ary Decision Diagrams)」と記述する。）を生成して、
ＢＤＤのノード数を数えて、複雑度リスト１１に複雑度
係数として記憶する。検証順序決定手段９は、複雑度リ
スト１１の優先度と複雑度から、検証の実行順序を計算
する。論理比較手段１０は、検証順序決定手段９で決定
した順序にしたがい、等価検証を行う。
に基づいて説明する。 ＜実施例の構成＞図１を参照すると、本発明の一実施例
としての論理等価検証方法及び論理等価検証装置が示さ
れている。図１において、回路解析手段３は回路１と回
路２を入力して、 回路の解析を行い、乗算演算子
（＊），除算演算子（／），ドントケアが含まれている
かを検出し、検出されたら、予め定めた優先度を複雑度
リスト１１に記憶する。レジスタ対応手段４は回路１と
回路２で対応するレジスタを１対１に対応させる。論理
抽出手段５は、組み合わせ回路を抽出し、論理１，論理
２を得る。複雑度決定手段８は、論理抽出手段５で抽出
した論理に対し、２分決定グラフ（以下、「ＢＤＤ(Bin
ary Decision Diagrams)」と記述する。）を生成して、
ＢＤＤのノード数を数えて、複雑度リスト１１に複雑度
係数として記憶する。検証順序決定手段９は、複雑度リ
スト１１の優先度と複雑度から、検証の実行順序を計算
する。論理比較手段１０は、検証順序決定手段９で決定
した順序にしたがい、等価検証を行う。
【００１３】図２を参照すると、図１に示す論理等価検
証方法及び論理等価検証装置の回路解析手段３の詳細な
構成が示されている。図２において、回路１，路２を入
力として、構文解析を行い（ステップＳ１０１）、コー
ンの終点となる記憶素子又は、出力端子を取り出す（ス
テップＳ１０２）。乗算，除算演算子があるかを照合す
る（ステップＳ１０３，ステップＳ１０４）。存在すれ
ば、図６の演算子優先度表を参照して、図５に示される
複雑度リストＬ１にステップＳ１０２で取り出した記憶
素子の名前又は出力端子の名前と優先度の組を記憶する
（ステップＳ１０５）。次に、ドントケアが存在するか
を照合する（ステップＳ１０６）。存在すれば、図７の
ドントケア優先度表を参照して、図５に示される複雑度
リストＬ１にステップＳ１０２で取り出した記憶素子の
名前又は出力端子の名前と優先度の組を記憶する（ステ
ップＳ１０８）。すべての回路について処理が終わるま
で、ステップＳ１０１からの処理を繰り返す。
証方法及び論理等価検証装置の回路解析手段３の詳細な
構成が示されている。図２において、回路１，路２を入
力として、構文解析を行い（ステップＳ１０１）、コー
ンの終点となる記憶素子又は、出力端子を取り出す（ス
テップＳ１０２）。乗算，除算演算子があるかを照合す
る（ステップＳ１０３，ステップＳ１０４）。存在すれ
ば、図６の演算子優先度表を参照して、図５に示される
複雑度リストＬ１にステップＳ１０２で取り出した記憶
素子の名前又は出力端子の名前と優先度の組を記憶する
（ステップＳ１０５）。次に、ドントケアが存在するか
を照合する（ステップＳ１０６）。存在すれば、図７の
ドントケア優先度表を参照して、図５に示される複雑度
リストＬ１にステップＳ１０２で取り出した記憶素子の
名前又は出力端子の名前と優先度の組を記憶する（ステ
ップＳ１０８）。すべての回路について処理が終わるま
で、ステップＳ１０１からの処理を繰り返す。
【００１４】図３を参照すると、図１に示す論理等価検
証方法及び論理等価検証装置の複雑度決定手段８の詳細
な構成が示されている。図において、論理抽出手段５で
抽出した組み合わせ回路を入力し（ステップＳ２０
１）、入力された組み合わせ回路に対して、ＢＤＤを生
成する（ステップＳ２０２）。ステップＳ２０２で生成
したＢＤＤのノード数を数えて、ノード数を複雑度係数
として図５に示す複雑度リストに記憶する。図４を参照
すると、図１に示す論理等価検証方法及び論理等価検証
装置の検証順序決定手段９の詳細な構成が示されてい
る。図５に示される複雑度リストＬ１の中から、『複雑
度係数と優先度の組』を取り出す（ステップＳ３０
１）。『複雑度係数＊優先度』の演算を行い、複雑度と
して複雑度リストＬ１に記憶する（ステップＳ３０
２）。複雑度リストＬ１を複雑度の小さい順に並べ替え
る（ステップＳ３０３）。以上詳細に実施例の構成を述
べたが、図１のレジスタ対応手段４、論理比較手段１
０、図２構文解析ステップＳ１０１、図３のＢＤＤ生成
ステップＳ２０２は、当業者にとって良く知られてお
り、また本発明とは直接関係しないので、その詳細な構
成は省略する。
証方法及び論理等価検証装置の複雑度決定手段８の詳細
な構成が示されている。図において、論理抽出手段５で
抽出した組み合わせ回路を入力し（ステップＳ２０
１）、入力された組み合わせ回路に対して、ＢＤＤを生
成する（ステップＳ２０２）。ステップＳ２０２で生成
したＢＤＤのノード数を数えて、ノード数を複雑度係数
として図５に示す複雑度リストに記憶する。図４を参照
すると、図１に示す論理等価検証方法及び論理等価検証
装置の検証順序決定手段９の詳細な構成が示されてい
る。図５に示される複雑度リストＬ１の中から、『複雑
度係数と優先度の組』を取り出す（ステップＳ３０
１）。『複雑度係数＊優先度』の演算を行い、複雑度と
して複雑度リストＬ１に記憶する（ステップＳ３０
２）。複雑度リストＬ１を複雑度の小さい順に並べ替え
る（ステップＳ３０３）。以上詳細に実施例の構成を述
べたが、図１のレジスタ対応手段４、論理比較手段１
０、図２構文解析ステップＳ１０１、図３のＢＤＤ生成
ステップＳ２０２は、当業者にとって良く知られてお
り、また本発明とは直接関係しないので、その詳細な構
成は省略する。
【００１５】＜実施例の動作の説明＞図１において回路
１，回路２が、回路解析手段３に入力されると、構文解
析を行い、回路１，回路２に乗算演算子（＊）、除算演
算子（／）、ドントケアが存在するかを調べ、存在する
場合は、複雑度リスト１１に優先度を記憶する。ここ
で、検出する構造は、乗算演算子、除算演算子、ドント
ケアに限らず、任意の構造について、優先度を設定して
も良い。
１，回路２が、回路解析手段３に入力されると、構文解
析を行い、回路１，回路２に乗算演算子（＊）、除算演
算子（／）、ドントケアが存在するかを調べ、存在する
場合は、複雑度リスト１１に優先度を記憶する。ここ
で、検出する構造は、乗算演算子、除算演算子、ドント
ケアに限らず、任意の構造について、優先度を設定して
も良い。
【００１６】回路解析手段３の詳細なフローを図２に示
す。図２において、回路１，回路２を入力として、構文
解析を行う（ステップＳ１０１）。次に、ロジックコー
ンの終点となる記憶素子又は出力端子の名前を検証点と
して取り出す（ステップＳ１０２）。
す。図２において、回路１，回路２を入力として、構文
解析を行う（ステップＳ１０１）。次に、ロジックコー
ンの終点となる記憶素子又は出力端子の名前を検証点と
して取り出す（ステップＳ１０２）。
【００１７】図６に示すように、乗算演算子，除算演算
子が存在するかを調べる（ステップＳ１０３）。存在し
ない場合は、ステップＳ１０６以下の処理を行う。存在
したら、演算子の演算結果のビット数を求め、図６に示
す演算子優先度表を参照して、ロジックコーン検証優先
度を図５の複雑度リストに、ステップＳ１０２で取り出
した結果生じるビット数に応じた、優先度を検証点と共
に記憶する。
子が存在するかを調べる（ステップＳ１０３）。存在し
ない場合は、ステップＳ１０６以下の処理を行う。存在
したら、演算子の演算結果のビット数を求め、図６に示
す演算子優先度表を参照して、ロジックコーン検証優先
度を図５の複雑度リストに、ステップＳ１０２で取り出
した結果生じるビット数に応じた、優先度を検証点と共
に記憶する。
【００１８】ロジックコーンが Ｐ＝Ａ ＊Ｂ ‥‥‥‥‥‥‥‥‥‥‥‥式（１） であるとすると、Ａ，Ｂ共に４ビットのとき、Ａ＊Ｂの
乗算演算結果Ｐは８ビットの値を取る。図６の演算子優
先度表を参照し、Ｐの０ビット目は、優先度を１、Ｐの
７ビット目は優先度を３となる。この優先度の値は、予
め定めた任意の値を設定することが出来る。次に、ドン
トケアが、存在するかを調べる（ステップＳ１０６）。
存在しなければ、ステップＳ１０９の処理を実行する。
存在すれば、図７のドントケア優先度表を参照して、ド
ントケアの状態数に応じた優先度を検証点と共に図５に
示す複雑度リストに記憶する。 Ｆ＝Ａor（ＢandＸ）・・・・・・式（２） 式（２）で、Ｘ はドントケアであるとする。Ｘドント
ケアであるのため０または１のどちらの値を取る事が出
来るので Ｆ＝Ａor（Ｂand０） ‥‥‥‥‥‥‥‥式（３） Ｆ＝Ａor（Ｂand１） ‥‥‥‥‥‥‥‥式（４） の二つの状態があり、この式のドントケア状態数は２と
なる。
乗算演算結果Ｐは８ビットの値を取る。図６の演算子優
先度表を参照し、Ｐの０ビット目は、優先度を１、Ｐの
７ビット目は優先度を３となる。この優先度の値は、予
め定めた任意の値を設定することが出来る。次に、ドン
トケアが、存在するかを調べる（ステップＳ１０６）。
存在しなければ、ステップＳ１０９の処理を実行する。
存在すれば、図７のドントケア優先度表を参照して、ド
ントケアの状態数に応じた優先度を検証点と共に図５に
示す複雑度リストに記憶する。 Ｆ＝Ａor（ＢandＸ）・・・・・・式（２） 式（２）で、Ｘ はドントケアであるとする。Ｘドント
ケアであるのため０または１のどちらの値を取る事が出
来るので Ｆ＝Ａor（Ｂand０） ‥‥‥‥‥‥‥‥式（３） Ｆ＝Ａor（Ｂand１） ‥‥‥‥‥‥‥‥式（４） の二つの状態があり、この式のドントケア状態数は２と
なる。
【００１９】図７のドントケア優先度表を参照すると、
ドントケアの状態数が２の時は優先度１．５になる。こ
の優先度の値は予め定められた任意の値を設定すること
が出来る（ステップＳ１０８）。次に、すべての回路に
処理が終わったかについて判定を行い、終わってなかっ
たら、ステップＳ１０１から繰り返し、終わったら、終
了する（ステップＳ１０９）。入力した回路中に特定の
演算子が含まれるか、ドントケアが含まれるかをを判定
する方法については、当業者にとって良く知られてお
り、詳細な説明は省略する。
ドントケアの状態数が２の時は優先度１．５になる。こ
の優先度の値は予め定められた任意の値を設定すること
が出来る（ステップＳ１０８）。次に、すべての回路に
処理が終わったかについて判定を行い、終わってなかっ
たら、ステップＳ１０１から繰り返し、終わったら、終
了する（ステップＳ１０９）。入力した回路中に特定の
演算子が含まれるか、ドントケアが含まれるかをを判定
する方法については、当業者にとって良く知られてお
り、詳細な説明は省略する。
【００２０】図３において、論理抽出手段５で抽出した
ロジックコーンを入力する(ステップＳ２０１)。次に、
ＢＤＤを生成する（ステップＳ２０２）。ＢＤＤは、入
力変数の順序を同一にし、冗長な部分を縮態すると、同
じ論理構造の式は同じＢＤＤの形状になる性質があるた
め、ブール式同士の論理照合に良く使用されている。 Ｆ＝ＡandＢorＡand（notＢ）andＣ ‥‥‥‥‥‥式（５） に対して、ＢＤＤの一例を図８に示す。しかし、論理構
造により、異なったＢＤＤになる事があるため、ＢＤＤ
の冗長な部分を縮態する必要がある。ＢＤＤの形状が同
一であるかを判定する方法については、当業者にとって
一般的であるので説明は省略する。
ロジックコーンを入力する(ステップＳ２０１)。次に、
ＢＤＤを生成する（ステップＳ２０２）。ＢＤＤは、入
力変数の順序を同一にし、冗長な部分を縮態すると、同
じ論理構造の式は同じＢＤＤの形状になる性質があるた
め、ブール式同士の論理照合に良く使用されている。 Ｆ＝ＡandＢorＡand（notＢ）andＣ ‥‥‥‥‥‥式（５） に対して、ＢＤＤの一例を図８に示す。しかし、論理構
造により、異なったＢＤＤになる事があるため、ＢＤＤ
の冗長な部分を縮態する必要がある。ＢＤＤの形状が同
一であるかを判定する方法については、当業者にとって
一般的であるので説明は省略する。
【００２１】論理の複雑度について図９を用いて説明す
る。図９のＢ１１１からＢ１１７は入力変数を示す。Ｂ
１０１とＢ１０２を比べると、同じ構造であるので、Ｂ
１１２の変数Ｂの値によらないため、変数Ｂを削除出来
る。Ｂ１０３は、変数Ｃが０のどちらをとっても値は１
であるので縮態でき、図１０のようになる。このよう
に、縮態を行うためには、ＢＤＤの一部分が同形である
かを比較する必要があり、比較にかかるコストは、ＢＤ
Ｄのノード数に比例する。また縮態されたＢＤＤを比較
するにも、同様に、ＢＤＤのノード数に応じたコストが
かかる。このため、ＢＤＤのノード数を回路の複雑度と
して用いることが出来る。次に、ステップＳ２０２で生
成したＢＤＤのノード数を計測する。図９の場合は、ノ
ードはＢ１１１，Ｂ１１２，Ｂ１１３，Ｂ１１４，Ｂ１
１５，Ｂ１１６，Ｂ１１７であるので、ノード数は７に
なる（ステップＳ２０３）。次に、複雑度リストの、複
雑度係数欄にＢＤＤノード数を記憶する（ステップＳ２
０４）。
る。図９のＢ１１１からＢ１１７は入力変数を示す。Ｂ
１０１とＢ１０２を比べると、同じ構造であるので、Ｂ
１１２の変数Ｂの値によらないため、変数Ｂを削除出来
る。Ｂ１０３は、変数Ｃが０のどちらをとっても値は１
であるので縮態でき、図１０のようになる。このよう
に、縮態を行うためには、ＢＤＤの一部分が同形である
かを比較する必要があり、比較にかかるコストは、ＢＤ
Ｄのノード数に比例する。また縮態されたＢＤＤを比較
するにも、同様に、ＢＤＤのノード数に応じたコストが
かかる。このため、ＢＤＤのノード数を回路の複雑度と
して用いることが出来る。次に、ステップＳ２０２で生
成したＢＤＤのノード数を計測する。図９の場合は、ノ
ードはＢ１１１，Ｂ１１２，Ｂ１１３，Ｂ１１４，Ｂ１
１５，Ｂ１１６，Ｂ１１７であるので、ノード数は７に
なる（ステップＳ２０３）。次に、複雑度リストの、複
雑度係数欄にＢＤＤノード数を記憶する（ステップＳ２
０４）。
【００２２】図４において、複雑度リストから、複雑度
係数と、優先度の組を取り出す（ステップＳ３０１）。
複雑度係数と優先度の積を求め、複雑度の欄に記憶する
（ステップＳ３０２）。次に、複雑度リストを複雑度の
小さい順に並び替える（ステップＳ３０３）。次に、論
理比較手段１０は、複雑度リスト１１に記憶された順番
に論理１と論理２の論理比較を行う。このとき、個々の
検証点の論理比較に費やす時間の上限を、複雑度に応じ
た値に設定することも出来る。
係数と、優先度の組を取り出す（ステップＳ３０１）。
複雑度係数と優先度の積を求め、複雑度の欄に記憶する
（ステップＳ３０２）。次に、複雑度リストを複雑度の
小さい順に並び替える（ステップＳ３０３）。次に、論
理比較手段１０は、複雑度リスト１１に記憶された順番
に論理１と論理２の論理比較を行う。このとき、個々の
検証点の論理比較に費やす時間の上限を、複雑度に応じ
た値に設定することも出来る。
【００２３】
【発明の効果】以上説明したように、本発明において
は、以下に記載するような効果を奏する。第１の効果
は、回路の複雑度により検証順序を決定し、検証に時間
がかからない検証点の検証から行うようにしているの
で、検証を任意の時点で中断した場合に、本発明の方法
を使用しない場合に比べて、検証する検証点の数を多く
出来ることである。
は、以下に記載するような効果を奏する。第１の効果
は、回路の複雑度により検証順序を決定し、検証に時間
がかからない検証点の検証から行うようにしているの
で、検証を任意の時点で中断した場合に、本発明の方法
を使用しない場合に比べて、検証する検証点の数を多く
出来ることである。
【００２４】第２の効果は、検証を任意の時点で中断し
た場合に検証出来る検証点の数を多く出来るので、エラ
ーをより早く検出できる可能性を高く出来ることであ
る。
た場合に検証出来る検証点の数を多く出来るので、エラ
ーをより早く検出できる可能性を高く出来ることであ
る。
【００２５】第３の効果は、個々の検証点の論理比較に
費やす時間の上限を、複雑度に応じた値に設定すること
もできるため、複雑度がある一定値以上の場合に、論理
比較に費やす時間の上限をゼロにして、時間をかけても
検証できない検証点の検証を行わなくできるので、検証
にかかる時間が無駄にせずにすむことである。
費やす時間の上限を、複雑度に応じた値に設定すること
もできるため、複雑度がある一定値以上の場合に、論理
比較に費やす時間の上限をゼロにして、時間をかけても
検証できない検証点の検証を行わなくできるので、検証
にかかる時間が無駄にせずにすむことである。
【００２６】第４の効果は、回路の複雑度を決定し、検
証に時間がかかると見込まれる検証点の検証を後回しに
し、バグの発生しやすい構造の検証の順位を上げること
が出来るので、予め定められた検証時間内に、検証でき
る検証点の数を多くし、バグを早期に検出出来る可能性
を高く出来る。
証に時間がかかると見込まれる検証点の検証を後回しに
し、バグの発生しやすい構造の検証の順位を上げること
が出来るので、予め定められた検証時間内に、検証でき
る検証点の数を多くし、バグを早期に検出出来る可能性
を高く出来る。
【図１】本発明の実施例。
【図２】本発明の回路解析手段３の動作フロー図。
【図３】本発明の複雑度決定手段８の動作フロー図。
【図４】本発明の検証順序決定手段９の動作フロー図。
【図５】複雑度リストの構成例。
【図６】演算子優先度表。
【図７】ドントケア優先度表。
【図８】ＢＤＤの例１。
【図９】ＢＤＤの例２。
【図１０】ＢＤＤの例３。
【図１１】回路１の模式図。
【図１２】ロジックコーンの模式図。
【図１３】従来例のブロック図。
【図１４】図１３の概略ブロック図。
【図１５】図１４の回路解析手段１０３の動作フロー
図。
図。
２１Ａ，２１Ｂ，２１Ｃ 入力端子 ２２，２６，２７ 組み合わせ回路 ２３Ａ，２３Ｂ，２３Ｃ，２４Ａ，２４Ｂ 記憶素子 ２５Ａ，２５Ｂ 出力端子 ３１Ａ〜３１Ｆ 入力端子又は記憶素子の入力 ３３Ａ，３３Ｂ 記憶素子 ３２Ａ，３２Ｂ 記憶素子を終点とする組み合わせ回路
のロジックコーン
のロジックコーン
Claims (14)
- 【請求項１】 回路１または回路２の検証優先度を抽出
し、前記回路１と回路２にレジスタを１対１に対応させ
て組み合わせ回路として扱えるようにし、組み合わせ回
路を抽出し論理１と論理２を出力し、論理の複雑度を計
算して検証の順序を決定し、論理を比較して、任意の時
点においてなるだけ多くの検証を行なえるようにしたこ
とを特徴とする論理等価検証方法。 - 【請求項２】 前記回路１または回路２の検証優先度を
抽出する方法は、 回路１，回路２が入力され、構文解析を行い、回路１，
回路２に乗算演算子，除算演算子，ドントケアが存在す
るかを調べ、存在する場合は、複雑度リストに優先度を
記憶する方法である、ことを特徴とする請求項１記載の
論理等価検証方法。 - 【請求項３】 検出する構造は、乗算演算子、除算演算
子、ドントケアに限らず、任意の構造についてもその優
先度を設定する、ことを特徴とする請求項２記載の論理
等価検証方法。 - 【請求項４】前記回路１または回路２の検証優先度を抽
出する方法は、 回路１及び回路２を入力して構文解析を行う第１ステッ
プと、 ロジックコーンの終点となる記憶素子又は出力端子の名
前を検証点として取り出す第２ステップと、 乗算演算子，除算演算子があるかを照合する第３ステッ
プと、 存在すれば、演算子優先度表を参照して複雑度リストに
前記第２ステップで取り出した記憶素子の名前または出
力端子の名前と優先度の組を記憶する第４ステップと、 ドントケアが存在するか否かを照合する第５ステップ
と、 前記ドントケアが存在すれば、ドントケア優先度表を参
照して複雑度リストで取り出した記憶素子の名前または
出力端子の名前と優先度の組を記憶する第６ステップ
と、から構成され、 すべての回路について前記第１ステップから前記第５ス
テップ間での処理を繰り返す方法である、ことを特徴と
する請求項１ないし３のいずれかに記載の論理等価検証
方法。 - 【請求項５】 前記論理の複雑度を計算する複雑度決定
手段は、 論理抽出手段で抽出した組み合わせ回路を入力する第８
ステップと、 前記入力された組み合わせ回路に対して、２分決定グラ
フを生成する第９ステップと、 前記第９ステップで生成した２分決定グラフのノード数
を数える第１０ステップと、 前記ノード数を複雑度係数として複雑度リストに記憶す
る第１１ステップと、からなることを特徴とする請求項
１記載の論理等価検証方法。 - 【請求項６】検証の順序を決定する検証順序決定手段
は、 前記複雑度リストの中から、複雑度係数と優先度の組を
取り出す第１２ステップと、 複雑度係数＊優先度の演算を行い、複雑度として前記複
雑度リストに記憶する第１３ステップと、 前記複雑度リストを複雑度の小さい順に並べ替える第１
４ステップと、からなることを特徴とする請求項１記載
の論理等価検証方法。 - 【請求項７】 前記複雑度リストは、任意の検証点に対
して、複雑度係数、優先度、複雑度の各情報の少なくと
も一つを有することを特徴とする請求項１ないし６のい
ずれかに記載の論理等価検証方法。 - 【請求項８】 回路１または回路２の検証優先度を抽出
する回路解析手段と、 前記回路１と回路２で対応するレジスタを１対１に対応
させ、組み合わせ回路として扱えるようにするレジスタ
対応手段と、 組み合わせ回路を抽出し論理１と論理２を出力する論理
抽出手段と、 論理の複雑度を計算する複雑度決定手段と、 検証の順序を決定する検証順序決定手段と、 論理比較手段と、から少なくとも構成され、任意の時点
においてなるだけ多くの検証を行なえるようにしたこと
を特徴とする論理等価検証装置。 - 【請求項９】 前記回路１または回路２の検証優先度を
抽出する回路解析手段は、 回路１，回路２が入力され、構文解析を行い、回路１，
回路２に乗算演算子，除算演算子，ドントケアが存在す
るかを調べ、存在する場合は、複雑度リストに優先度を
記憶する、ことを特徴とする請求項８記載の論理等価検
証装置。 - 【請求項１０】 検出する構造は、乗算演算子、除算演
算子、ドントケアに限らず、任意の構造についてもその
優先度を設定する、ことを特徴とする請求項９記載の論
理等価検証方法。 - 【請求項１１】 前記回路１または回路２の検証優先度
を抽出する回路解析手段は、 回路１及び回路２を入力して構文解析を行う構文解析手
段と、 ロジックコーンの終点となる記憶素子または出力端子を
取り出す記憶素子・出力端子取り出し手段と、 乗算，除算演算子があるかを照合する乗算・除算演算子
照合手段と、 存在すれば、演算子優先度表を参照して複雑度リストに
に前記第２ステップ(S102)で取り出した記憶素子の名前
または出力端子の名前と優先度の組を記憶する第１の記
憶手段と、 次に、ドントケアが存在するか否かを照合するドントケ
ア存在照合手段と、 前記ドントケアが存在すれば、ドントケア優先度表を参
照して複雑度リストで取り出した記憶素子の名前または
出力端子の名前と優先度の組を記憶する第２の記憶手段
と、から構成され、 すべての回路について前記構文解析手段から前記第２の
記憶手段迄の処理を処理を繰り返す繰り返し手段と、か
ら構成されることを特徴とする請求項８ないし１０のい
ずれかに記載の論理等価検証装置 - 【請求項１２】 前記論理の複雑度を計算する複雑度決
定手段は、 論理抽出手段で抽出した組み合わせ回路を入力する組み
合わせ回路入力手段と、 前記入力された組み合わせ回路に対して、２分決定グラ
フを生成する２分決定グラフ生成手段と、 前記２分決定グラフのノード数を数えるノード数カウン
ト手段と、 前記ノード数を複雑度係数として複雑度リストに記憶す
る第１の記憶手段と、からなることを特徴とする請求項
８記載の論理等価検証方法。 - 【請求項１３】 前記検証の順序を決定する検証順序決
定手段は、 前記複雑度リストの中から、複雑度係数と優先度の組を
取り出す組取り出し手段と、 複雑度係数＊優先度の演算を行い、複雑度として前記複
雑度リスト)に記憶する第１の記憶手段と、 前記複雑度リストを複雑度の小さい順に並べ替える並び
替え手段と、からなることを特徴とする請求項８記載の
論理等価検証方法。 - 【請求項１４】 前記複雑度リストは、任意の検証点に
対して、複雑度係数、優先度、複雑度の各情報の少なく
とも一つを有することを特徴とする請求項８ないし１３
のいずれかに記載の論理等価検証方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000155639A JP2001338008A (ja) | 2000-05-26 | 2000-05-26 | 論理等価検証方法及びその方法を実施する装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000155639A JP2001338008A (ja) | 2000-05-26 | 2000-05-26 | 論理等価検証方法及びその方法を実施する装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001338008A true JP2001338008A (ja) | 2001-12-07 |
Family
ID=18660554
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000155639A Pending JP2001338008A (ja) | 2000-05-26 | 2000-05-26 | 論理等価検証方法及びその方法を実施する装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001338008A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009116477A (ja) * | 2007-11-02 | 2009-05-28 | Nec Corp | ソースコード検証管理装置、方法、及びプログラム |
| US11068632B2 (en) | 2019-03-08 | 2021-07-20 | Fujitsu Limited | Simulation apparatus, description conversion method and simulation method |
-
2000
- 2000-05-26 JP JP2000155639A patent/JP2001338008A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009116477A (ja) * | 2007-11-02 | 2009-05-28 | Nec Corp | ソースコード検証管理装置、方法、及びプログラム |
| US11068632B2 (en) | 2019-03-08 | 2021-07-20 | Fujitsu Limited | Simulation apparatus, description conversion method and simulation method |
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|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040915 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040929 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20050209 |