JP2001325155A - データ記憶装置の誤り訂正方法 - Google Patents
データ記憶装置の誤り訂正方法Info
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- JP2001325155A JP2001325155A JP2000146119A JP2000146119A JP2001325155A JP 2001325155 A JP2001325155 A JP 2001325155A JP 2000146119 A JP2000146119 A JP 2000146119A JP 2000146119 A JP2000146119 A JP 2000146119A JP 2001325155 A JP2001325155 A JP 2001325155A
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Abstract
(57)【要約】
【課題】放射線等のデータエラー発生環境においても効
率的にエラー訂正が可能なデータ記憶装置の誤り訂正方
法を提供する。 【解決手段】揮発性メモリ２のＳＥＵ誤り・訂正を所定
の周期で繰り返し行なうデータ記憶装置の誤り訂正方法
であり、誤り発生量を統計的に測定し、測定された誤り
発生量が増加する場合には所定の周期を短縮し、測定さ
れた誤り発生量が減少する場合には所定の周期を長く設
定することにより、放射線強度の変化に追従を可能とし
つつ誤り率を向上させている。
率的にエラー訂正が可能なデータ記憶装置の誤り訂正方
法を提供する。 【解決手段】揮発性メモリ２のＳＥＵ誤り・訂正を所定
の周期で繰り返し行なうデータ記憶装置の誤り訂正方法
であり、誤り発生量を統計的に測定し、測定された誤り
発生量が増加する場合には所定の周期を短縮し、測定さ
れた誤り発生量が減少する場合には所定の周期を長く設
定することにより、放射線強度の変化に追従を可能とし
つつ誤り率を向上させている。
Description
【０００１】
【発明の属する技術分野】本発明は、データ記憶装置の
誤り訂正方法に関し、特に放射線被爆の影響を受ける人
工衛星搭載用のデータ記憶装置に適用して有効なデータ
記憶装置の誤り訂正方法に関する。
誤り訂正方法に関し、特に放射線被爆の影響を受ける人
工衛星搭載用のデータ記憶装置に適用して有効なデータ
記憶装置の誤り訂正方法に関する。
【０００２】
【従来の技術】人工衛星等に搭載されるデータ記憶装置
においては、記憶されているデータが宇宙放射線で被爆
される可能性が非常に高く、ビット反転（ＳＥＵ：Sing
le Event Upset）に起因するエラーが発生してしまい正
常な動作を不可能としてしまうこともある。
においては、記憶されているデータが宇宙放射線で被爆
される可能性が非常に高く、ビット反転（ＳＥＵ：Sing
le Event Upset）に起因するエラーが発生してしまい正
常な動作を不可能としてしまうこともある。
【０００３】このエラーは、一般的に用いられているエ
ラー訂正回路（ＥＣＣ）により訂正可能であるが、エラ
ービットが２ビット以上になると訂正が極めて困難にな
る。例えば、従来からＥＣＣの一例として用いられてい
るＳＥＣ−ＤＥＤ方式（Single Error Correct-Doubl
e Error Detect）によれば、エンコーダによってハミ
ング符号をデータに付加した後メモリに書きこみ、読み
出し時にデコーダによって１ビット誤りの訂正及び２ビ
ット誤りの検出をすることが可能である。しかしなが
ら、１ワード中に２ビット以上のエラーが発生すると、
エラー訂正を行うことができない。
ラー訂正回路（ＥＣＣ）により訂正可能であるが、エラ
ービットが２ビット以上になると訂正が極めて困難にな
る。例えば、従来からＥＣＣの一例として用いられてい
るＳＥＣ−ＤＥＤ方式（Single Error Correct-Doubl
e Error Detect）によれば、エンコーダによってハミ
ング符号をデータに付加した後メモリに書きこみ、読み
出し時にデコーダによって１ビット誤りの訂正及び２ビ
ット誤りの検出をすることが可能である。しかしなが
ら、１ワード中に２ビット以上のエラーが発生すると、
エラー訂正を行うことができない。
【０００４】
【発明が解決しようとする課題】一方、今後予定される
中低高度周回衛星の中には、放射線環境の厳しいバンア
レン帯を通過する現在開発中のＭＤＳ−１やＳＥＲＶＩ
Ｓ等がある。これらの衛星は、高軌道で周回する静止衛
星と比べ、数十倍以上の高レベル被爆を受け続けるた
め、このような衛星に搭載されるデータ記憶装置には、
強力なエラー訂正機能が必要となるものの、上述の如
く、エラービットの発生が多数にわたると、その訂正は
不可能となる。
中低高度周回衛星の中には、放射線環境の厳しいバンア
レン帯を通過する現在開発中のＭＤＳ−１やＳＥＲＶＩ
Ｓ等がある。これらの衛星は、高軌道で周回する静止衛
星と比べ、数十倍以上の高レベル被爆を受け続けるた
め、このような衛星に搭載されるデータ記憶装置には、
強力なエラー訂正機能が必要となるものの、上述の如
く、エラービットの発生が多数にわたると、その訂正は
不可能となる。
【０００５】かかる問題点は、上記放射線環境だけでな
く、宇宙線、重粒子環境においても同様に生ずる。
く、宇宙線、重粒子環境においても同様に生ずる。
【０００６】そこで、本発明の目的は、放射線等のデー
タエラー発生環境においても効率的にエラー訂正が可能
なデータ記憶装置の誤り訂正方法を提供することにあ
る。
タエラー発生環境においても効率的にエラー訂正が可能
なデータ記憶装置の誤り訂正方法を提供することにあ
る。
【０００７】
【課題を解決するための手段】前述の課題を解決するた
め、本発明によるデータ記憶装置の誤り訂正方法は、次
のような特徴的な構成を採用している。
め、本発明によるデータ記憶装置の誤り訂正方法は、次
のような特徴的な構成を採用している。
【０００８】（１）少なくとも１個の記憶装置に、誤り
訂正符号を付加したデータを記録後、所定の記憶装置中
のデータワード全てが訂正可能な誤りビット数と予測さ
れる時間内に、前記記憶装置からデータを読み出し、そ
のデータの誤りの有無を判定し、訂正可能な誤りビット
を持つデータワードを、誤り訂正がなされた正しいデー
タとして書き戻す動作を行なう際、前記誤り検出過程で
積算されるエラーサンプル数を、前記記憶装置にて発生
したビット誤り発生率として求め、次に処理される読み
出し及び書き戻し動作を前記記憶装置のデータワード全
てが訂正可能な誤りビット数である時間内に処理するよ
うに、誤り訂正周期を変化させるデータ記憶装置の誤り
訂正方法。
訂正符号を付加したデータを記録後、所定の記憶装置中
のデータワード全てが訂正可能な誤りビット数と予測さ
れる時間内に、前記記憶装置からデータを読み出し、そ
のデータの誤りの有無を判定し、訂正可能な誤りビット
を持つデータワードを、誤り訂正がなされた正しいデー
タとして書き戻す動作を行なう際、前記誤り検出過程で
積算されるエラーサンプル数を、前記記憶装置にて発生
したビット誤り発生率として求め、次に処理される読み
出し及び書き戻し動作を前記記憶装置のデータワード全
てが訂正可能な誤りビット数である時間内に処理するよ
うに、誤り訂正周期を変化させるデータ記憶装置の誤り
訂正方法。
【０００９】（２）前記記憶装置はＲＡＭである上記
（１）のデータ記憶装置の誤り訂正方法。
（１）のデータ記憶装置の誤り訂正方法。
【００１０】（３）前記記憶装置は、異なる特性・容量
・記憶方式の複数個のＲＡＭであり、各ＲＡＭ個別の最
適な周期をもって、読み出し及び書き戻し動作を行うこ
とにより装置全体の誤り率を向上させる上記（１）のデ
ータ記憶装置の誤り訂正方法。
・記憶方式の複数個のＲＡＭであり、各ＲＡＭ個別の最
適な周期をもって、読み出し及び書き戻し動作を行うこ
とにより装置全体の誤り率を向上させる上記（１）のデ
ータ記憶装置の誤り訂正方法。
【００１１】（４）揮発性メモリのＳＥＵ誤り・訂正を
所定の周期で繰り返し行なうデータ記憶装置の誤り訂正
方法において、前記誤り発生量を統計的に測定し、測定
された誤り発生量が増加する場合には前記所定の周期を
短縮し、測定された誤り発生量が減少する場合には前記
所定の周期を長く設定するデータ記憶装置の誤り訂正方
法。
所定の周期で繰り返し行なうデータ記憶装置の誤り訂正
方法において、前記誤り発生量を統計的に測定し、測定
された誤り発生量が増加する場合には前記所定の周期を
短縮し、測定された誤り発生量が減少する場合には前記
所定の周期を長く設定するデータ記憶装置の誤り訂正方
法。
【００１２】（５）前記揮発性メモリＲＡＭである上記
（４）のデータ記憶装置の誤り訂正方法。
（４）のデータ記憶装置の誤り訂正方法。
【００１３】（６）前記揮発性メモリ、異なる特性・容
量・記憶方式の複数個のＲＡＭであり、各ＲＡＭ個別の
最適な周期をもって、読み出し及び書き戻し動作を行な
う上記（４）のデータ記憶装置の誤り訂正方法。
量・記憶方式の複数個のＲＡＭであり、各ＲＡＭ個別の
最適な周期をもって、読み出し及び書き戻し動作を行な
う上記（４）のデータ記憶装置の誤り訂正方法。
【００１４】
【発明の実施の形態】以下、本発明によるデータ記憶装
置の誤り訂正方法の好適実施形態例を添付図を参照しな
がら説明する。図１には本発明によるデータ記憶装置の
誤り訂正方法の一実施形態例を説明するためのシステム
構成ブロック図が示されている。
置の誤り訂正方法の好適実施形態例を添付図を参照しな
がら説明する。図１には本発明によるデータ記憶装置の
誤り訂正方法の一実施形態例を説明するためのシステム
構成ブロック図が示されている。
【００１５】図１を参照すると、本発明が適用されるデ
ータ記憶装置は、制御部１とデータ格納用のＲＡＭ領域
２から成り、制御部１とＲＡＭ領域２は、データバス３
０１及びアドレス・制御バス３０２で接続されている。
ータ記憶装置は、制御部１とデータ格納用のＲＡＭ領域
２から成り、制御部１とＲＡＭ領域２は、データバス３
０１及びアドレス・制御バス３０２で接続されている。
【００１６】入出力制御部１７は、記録・再生の要求時
に、誤り訂正部１１を経由してＲＡＭ２ａ〜２ｎとデー
タの入出力を行う。誤り訂正部１１は、エンコーダ１２
とデコーダ１３から成り、ＥＣＣの符号化・復号化を行
う。ＲＡＭ２ａ〜２ｎは、データ格納が主目的である
が、本実施形態では、後述する放射線センサを代用する
役割も兼ねる。ＲＡＭ２ａ〜２ｎの各々は同一品種であ
る必要はなく、領域毎に異なる特性・容量・記憶方式の
ＲＡＭ品種の混在を有する場合もある。エラー計測部１
４は、誤り訂正時に抽出したエラーサンプル数を積算す
る。
に、誤り訂正部１１を経由してＲＡＭ２ａ〜２ｎとデー
タの入出力を行う。誤り訂正部１１は、エンコーダ１２
とデコーダ１３から成り、ＥＣＣの符号化・復号化を行
う。ＲＡＭ２ａ〜２ｎは、データ格納が主目的である
が、本実施形態では、後述する放射線センサを代用する
役割も兼ねる。ＲＡＭ２ａ〜２ｎの各々は同一品種であ
る必要はなく、領域毎に異なる特性・容量・記憶方式の
ＲＡＭ品種の混在を有する場合もある。エラー計測部１
４は、誤り訂正時に抽出したエラーサンプル数を積算す
る。
【００１７】誤り率算出・予測回路もしくはプロセッサ
１５は、エラー計測部１４からの情報により次回に行わ
れるＳＥＵパトロール（後述）までの周期を算出する。
パトロール周期可変部１６は、ブロック毎に適正なタイ
ミングにパトロール要求を出し、メモリ制御部１８を経
て、ＲＡＭ２ａ〜２ｎに読み出し及び誤り訂正データの
書き戻し動作を行う。
１５は、エラー計測部１４からの情報により次回に行わ
れるＳＥＵパトロール（後述）までの周期を算出する。
パトロール周期可変部１６は、ブロック毎に適正なタイ
ミングにパトロール要求を出し、メモリ制御部１８を経
て、ＲＡＭ２ａ〜２ｎに読み出し及び誤り訂正データの
書き戻し動作を行う。
【００１８】さて、上述のように、ＳＥＣ−ＤＥＤ方式
のＥＣＣでは、エンコーダによってハミング符号をデー
タに付加した後にメモリに書きこみ、この書き込んだデ
ータの読み出し時にデコーダによって１ビット誤りの訂
正及び２ビット誤りの検出をすることが可能であるが、
１ワード中に２ビット以上のエラーが発生すると、エラ
ー訂正を行うことができない。
のＥＣＣでは、エンコーダによってハミング符号をデー
タに付加した後にメモリに書きこみ、この書き込んだデ
ータの読み出し時にデコーダによって１ビット誤りの訂
正及び２ビット誤りの検出をすることが可能であるが、
１ワード中に２ビット以上のエラーが発生すると、エラ
ー訂正を行うことができない。
【００１９】そこで、本実施形態では、所定周期でメモ
リのデータをパトロールし、ＳＥＵによって１ワード中
に２ビット以上のエラーが発生する前に「読み出し→デ
コード→エンコード→書き戻し」のエラー訂正を実施し
てより効果を高めている。（以下、ＳＥＵエラーパトロ
ールと呼ぶ）
リのデータをパトロールし、ＳＥＵによって１ワード中
に２ビット以上のエラーが発生する前に「読み出し→デ
コード→エンコード→書き戻し」のエラー訂正を実施し
てより効果を高めている。（以下、ＳＥＵエラーパトロ
ールと呼ぶ）
【００２０】このエラー訂正過程において、検出したエ
ラーサンプル数を、放射線強度の変化として捕らえ、次
回に実施されるＳＥＵエラーパトロール開始時間が、全
てのワード共２ビット以上のエラーが発生する前に行え
るよう周期を変化させるものである。
ラーサンプル数を、放射線強度の変化として捕らえ、次
回に実施されるＳＥＵエラーパトロール開始時間が、全
てのワード共２ビット以上のエラーが発生する前に行え
るよう周期を変化させるものである。
【００２１】放射線強度に追従してＳＥＵエラーパトロ
ールの周期を可変することで、データ誤り率を向上させ
ると共に、エラーサンプル数が検出されない放射線が低
レベルの期間においては、ＲＡＭへのアクセス回数の減
少により、消費電力を低減させる二次的な効果もある。
ールの周期を可変することで、データ誤り率を向上させ
ると共に、エラーサンプル数が検出されない放射線が低
レベルの期間においては、ＲＡＭへのアクセス回数の減
少により、消費電力を低減させる二次的な効果もある。
【００２２】また、今後予定される中低高度周回衛星等
に搭載される装置にも耐え得る強力なエラー訂正機能が
得られる。
に搭載される装置にも耐え得る強力なエラー訂正機能が
得られる。
【００２３】次に、図１に示す実施形態の動作を図２に
示すフローチャートを参照しながら説明する。
示すフローチャートを参照しながら説明する。
【００２４】先ず、装置立ち上げ時は、ＲＡＭ領域２の
データが不定状態であるため、データ初期化を行い（ス
テップＳ１）、処理待ち状態となる（ステップＳ３）。
入出力制御部１７は記録要求が入力されると、アドレス
・制御信号をメモリ制御部１８を経由してアドレス・制
御バス３０２に送出し、データはエンコーダ１２にて誤
り訂正用のチェックビットを付加された後、ＲＡＭ２ａ
〜２ｎに記録される（ステップＳ２）。
データが不定状態であるため、データ初期化を行い（ス
テップＳ１）、処理待ち状態となる（ステップＳ３）。
入出力制御部１７は記録要求が入力されると、アドレス
・制御信号をメモリ制御部１８を経由してアドレス・制
御バス３０２に送出し、データはエンコーダ１２にて誤
り訂正用のチェックビットを付加された後、ＲＡＭ２ａ
〜２ｎに記録される（ステップＳ２）。
【００２５】処理待ち状態（ステップＳ３）の或るタイ
ミングでＳＥＵエラーパトロールが開始され（ステップ
Ｓ４）、ＲＡＭ２ａからデータを読み出し（ステップＳ
５）、デコーダ１３にて誤り箇所の検出及び訂正を行い
（ステップＳ６，Ｓ７）、誤りがある場合にはＲＡＭ２
ａに正しいデータを書き戻す（ステップＳ８）。このス
テップＳ５〜Ｓ８をＲＡＭ２ａ内の全てのデータワード
に繰り返した後、ＳＥＵエラーパトロールは終了となり
（ステップＳ９）、再び待ち状態となる（ステップＳ１
０）。
ミングでＳＥＵエラーパトロールが開始され（ステップ
Ｓ４）、ＲＡＭ２ａからデータを読み出し（ステップＳ
５）、デコーダ１３にて誤り箇所の検出及び訂正を行い
（ステップＳ６，Ｓ７）、誤りがある場合にはＲＡＭ２
ａに正しいデータを書き戻す（ステップＳ８）。このス
テップＳ５〜Ｓ８をＲＡＭ２ａ内の全てのデータワード
に繰り返した後、ＳＥＵエラーパトロールは終了となり
（ステップＳ９）、再び待ち状態となる（ステップＳ１
０）。
【００２６】誤り検出の過程（ステップＳ６）で検出し
たエラーサンプル数は、エラー計測部１４で積算され
（ステップＳ１２）、エラー情報として誤り率算出・予
測回路もしくはプロセッサ１５に通知される。誤り率算
出・予測回路もしくはプロセッサ１５では、受け取った
情報から誤り発生率を算出し（ステップＳ１３）、その
回と前回のＳＥＵエラーパトロール周期並びに誤り発生
率の変化の傾向から次回の誤り発生率を予測し、次回の
ＳＥＵエラーパトロール開始が、ＲＡＭ２ａ内で２ビッ
ト以上のエラーが発生する前となるような周期を算出す
る（ステップＳ１４）。
たエラーサンプル数は、エラー計測部１４で積算され
（ステップＳ１２）、エラー情報として誤り率算出・予
測回路もしくはプロセッサ１５に通知される。誤り率算
出・予測回路もしくはプロセッサ１５では、受け取った
情報から誤り発生率を算出し（ステップＳ１３）、その
回と前回のＳＥＵエラーパトロール周期並びに誤り発生
率の変化の傾向から次回の誤り発生率を予測し、次回の
ＳＥＵエラーパトロール開始が、ＲＡＭ２ａ内で２ビッ
ト以上のエラーが発生する前となるような周期を算出す
る（ステップＳ１４）。
【００２７】ＳＥＵエラーパトロール周期情報は、ＳＥ
Ｕエラーパトロール処理を行うパトロール周期可変部１
６に通知され、周期時間経過後のタイミングで、メモリ
制御部１８にＳＥＵエラーパトロール開始要求を行い
（ステップＳ１５）、メモリ２ａに対し次のＳＥＵエラ
ーパトロールを開始する（ステップＳ４）。
Ｕエラーパトロール処理を行うパトロール周期可変部１
６に通知され、周期時間経過後のタイミングで、メモリ
制御部１８にＳＥＵエラーパトロール開始要求を行い
（ステップＳ１５）、メモリ２ａに対し次のＳＥＵエラ
ーパトロールを開始する（ステップＳ４）。
【００２８】上記一連の計測→換算→処理動作をＲＡＭ
２ｂ〜２ｎについても同様に行う。ＲＡＭ２ａ〜２ｎ
は、各々の領域で固有の誤り発生率を有することから、
互いに干渉することなく、最適な周期にてＳＥＵエラー
パトロールを実行する
２ｂ〜２ｎについても同様に行う。ＲＡＭ２ａ〜２ｎ
は、各々の領域で固有の誤り発生率を有することから、
互いに干渉することなく、最適な周期にてＳＥＵエラー
パトロールを実行する
【００２９】上述実施形態の動作タイミングを図３を参
照しながら説明する。或る時間におけるＳＥＵエラーパ
トロール処理をｎ回目とすると、ｎ回目のエラーサンプ
ル数ＥＳｎはＳＥＵエラーパトロールによるデータ書き
戻し個数（１ビットエラー数）と２ビットエラー数Ｅ２
Ｂｎの合計により求めることができる。ｎ−１回目のＳ
ＥＵエラーパトロール終了よりｎ回目のＳＥＵエラーパ
トロール開始までのエラー発生数ＥＲｎはＥＳｎからＥ
２Ｂ（ｎ―１）を差し引くことで求まる。この期間にお
ける単一時間エラー発生数ＥＴｎはＥＲｎ/Ｔｎであ
る。前回のＳＥＵエラーパトロール処理にて算出したＥ
Ｔ（ｎ―１）とＥＴｎを比較し、増加していればエラー
パトロール周期Ｔ（ｎ+１）の時間を長くし、逆に減少
していればＴ（ｎ+１）の時間を短くする。この一連の
計算及びＳＥＵエラーパトロール周期へのフィードバッ
クを繰り返すことにより、どのタイミングにおいても、
ＳＥＵエラーパトロールは適正な周期を保ちつつ効果的
なエラー訂正を行なうことが可能となる。
照しながら説明する。或る時間におけるＳＥＵエラーパ
トロール処理をｎ回目とすると、ｎ回目のエラーサンプ
ル数ＥＳｎはＳＥＵエラーパトロールによるデータ書き
戻し個数（１ビットエラー数）と２ビットエラー数Ｅ２
Ｂｎの合計により求めることができる。ｎ−１回目のＳ
ＥＵエラーパトロール終了よりｎ回目のＳＥＵエラーパ
トロール開始までのエラー発生数ＥＲｎはＥＳｎからＥ
２Ｂ（ｎ―１）を差し引くことで求まる。この期間にお
ける単一時間エラー発生数ＥＴｎはＥＲｎ/Ｔｎであ
る。前回のＳＥＵエラーパトロール処理にて算出したＥ
Ｔ（ｎ―１）とＥＴｎを比較し、増加していればエラー
パトロール周期Ｔ（ｎ+１）の時間を長くし、逆に減少
していればＴ（ｎ+１）の時間を短くする。この一連の
計算及びＳＥＵエラーパトロール周期へのフィードバッ
クを繰り返すことにより、どのタイミングにおいても、
ＳＥＵエラーパトロールは適正な周期を保ちつつ効果的
なエラー訂正を行なうことが可能となる。
【００３０】より具体的には、図３において、単一時間
エラー発生数が、 ＥＴ（ｎ-１）＜ＥＴｎ： エラー減少であれば、ＳＥ
Ｕエラーパトロール周期を、 Ｔｎ＜Ｔ（ｎ+１） として周期を延長し、逆に、単一時間エラー発生数が、 ＥＴｎ＜ＥＴ（ｎ-１）： エラー増加であれば、ＳＥ
Ｕエラーパトロール周期を、 Ｔ（ｎ+１）＞Ｔ（ｎ+２） として周期を短縮する。
エラー発生数が、 ＥＴ（ｎ-１）＜ＥＴｎ： エラー減少であれば、ＳＥ
Ｕエラーパトロール周期を、 Ｔｎ＜Ｔ（ｎ+１） として周期を延長し、逆に、単一時間エラー発生数が、 ＥＴｎ＜ＥＴ（ｎ-１）： エラー増加であれば、ＳＥ
Ｕエラーパトロール周期を、 Ｔ（ｎ+１）＞Ｔ（ｎ+２） として周期を短縮する。
【００３１】以上、本発明のデータ記憶装置の誤り訂正
方法の好適実施形態例を説明したが、これは単なる例示
にすぎず、特定用途に応じて種々の変形変更が可能であ
ること勿論である。
方法の好適実施形態例を説明したが、これは単なる例示
にすぎず、特定用途に応じて種々の変形変更が可能であ
ること勿論である。
【００３２】
【発明の効果】上述の如く、本発明のデータ記憶装置の
誤り訂正方法によれば以下のような顕著な効果が得られ
る。
誤り訂正方法によれば以下のような顕著な効果が得られ
る。
【００３３】放射線強度の変化に追従が可能な、誤り率
を向上させたデータ記憶装置を開発できる。また、放射
線観測用のセンサ及び周辺回路を必要しないので、開発
費用も低減する。更に、低放射線レベルにおいては電力
の節減効果もあり、複数種類のメモリ（記憶装置）を用
いた場合にはきめ細かい誤り訂正制御が可能となる。
を向上させたデータ記憶装置を開発できる。また、放射
線観測用のセンサ及び周辺回路を必要しないので、開発
費用も低減する。更に、低放射線レベルにおいては電力
の節減効果もあり、複数種類のメモリ（記憶装置）を用
いた場合にはきめ細かい誤り訂正制御が可能となる。
【００３４】また、ＲＡＭでの観測データがＲＡＭ自体
にフィードバックされる閉回路であり、周囲環境の変化
による不安定要素は除かれる。観測点と効果の作用点が
同一箇所であるため、観測回路をただ一つのみとでき
る。
にフィードバックされる閉回路であり、周囲環境の変化
による不安定要素は除かれる。観測点と効果の作用点が
同一箇所であるため、観測回路をただ一つのみとでき
る。
【００３５】装置内にて、領域を区別する事により、Ｒ
ＡＭの製造ロットや品種の違いによる放射線特性、もし
くはＲＡＭ実装位置の違いによる放射線被爆量の差分に
よって生じる、誤り発生率のばらつきを、その各々の領
域から得られたサンプルエラー数より導き出した周期に
てＳＥＵエラーパトロールを動作させるので、領域毎の
最適な誤り訂正を行うことができる。
ＡＭの製造ロットや品種の違いによる放射線特性、もし
くはＲＡＭ実装位置の違いによる放射線被爆量の差分に
よって生じる、誤り発生率のばらつきを、その各々の領
域から得られたサンプルエラー数より導き出した周期に
てＳＥＵエラーパトロールを動作させるので、領域毎の
最適な誤り訂正を行うことができる。
【図１】本発明によるデータ記憶装置の誤り訂正方法の
一実施形態例を説明するためのシステム構成ブロック図
である。
一実施形態例を説明するためのシステム構成ブロック図
である。
【図２】図１に示す実施形態の動作を示すフローチャー
トである。
トである。
【図３】図１に示す実施形態の動作を示すタイミング図
である。
である。
１ 制御部 ２ ＲＡＭ領域 １１ 誤り訂正部 １２ エンコーダ １３ デコーダ １４ エラー計測部 １５ 誤り率算出・予測回路もしくはプロセッサ １６ パトロール周期可変部 １７ 入出力制御部 ２ａ，２ｂ，２ｃ，２ｎ ＲＡＭ ３０１ データバス ３０２ アドレスバス・制御信号 ３０３ エラーサンプル数
フロントページの続き Ｆターム(参考） 5B001 AB02 AC01 AD03 5B018 GA02 HA14 KA01 MA01 NA02 QA20 RA04 5J065 AB01 AC03 AD03 AE06 AH06 AH07 AH15 AH17 AH19 5L106 AA01 AA02 BB12 EE02 FF05 GG03
Claims (6)
- 【請求項１】少なくとも１個の記憶装置に、誤り訂正符
号を付加したデータを記録後、所定の記憶装置中のデー
タワード全てが訂正可能な誤りビット数と予測される時
間内に、前記記憶装置からデータを読み出し、そのデー
タの誤りの有無を判定し、訂正可能な誤りビットを持つ
データワードを、誤り訂正がなされた正しいデータとし
て書き戻す動作を行なう際、前記誤り検出過程で積算さ
れるエラーサンプル数を、前記記憶装置にて発生したビ
ット誤り発生率として求め、次に処理される読み出し及
び書き戻し動作を前記記憶装置のデータワード全てが訂
正可能な誤りビット数である時間内に処理するように、
誤り訂正周期を変化させることを特徴とするデータ記憶
装置の誤り訂正方法。 - 【請求項２】前記記憶装置は、ＲＡＭである請求項１に
記載のデータ記憶装置の誤り訂正方法。 - 【請求項３】前記記憶装置は、異なる特性・容量・記憶
方式の複数個のＲＡＭであり、各ＲＡＭ個別の最適な周
期をもって、読み出し及び書き戻し動作を行うことによ
り装置全体の誤り率を向上させる請求項１に記載のデー
タ記憶装置の誤り訂正方法。 - 【請求項４】揮発性メモリのＳＥＵ誤り・訂正を所定の
周期で繰り返し行なうデータ記憶装置の誤り訂正方法に
おいて、前記誤り発生量を統計的に測定し、測定された
誤り発生量が増加する場合には前記所定の周期を短縮
し、測定された誤り発生量が減少する場合には前記所定
の周期を長く設定することを特徴とするデータ記憶装置
の誤り訂正方法。 - 【請求項５】前記揮発性メモリＲＡＭである請求項４に
記載のデータ記憶装置の誤り訂正方法。 - 【請求項６】前記揮発性メモリ、異なる特性・容量・記
憶方式の複数個のＲＡＭであり、各ＲＡＭ個別の最適な
周期をもって、読み出し及び書き戻し動作を行なう請求
項４に記載のデータ記憶装置の誤り訂正方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000146119A JP2001325155A (ja) | 2000-05-18 | 2000-05-18 | データ記憶装置の誤り訂正方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000146119A JP2001325155A (ja) | 2000-05-18 | 2000-05-18 | データ記憶装置の誤り訂正方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001325155A true JP2001325155A (ja) | 2001-11-22 |
Family
ID=18652527
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000146119A Pending JP2001325155A (ja) | 2000-05-18 | 2000-05-18 | データ記憶装置の誤り訂正方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001325155A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007226640A (ja) * | 2006-02-24 | 2007-09-06 | Nec Corp | メモリ診断処理回路およびメモリ診断処理方法 |
| JP2008546123A (ja) * | 2005-06-13 | 2008-12-18 | インテル コーポレイション | ビット・レベル・エラーの計数に基づくエラー緩和の選択的アクティブ化 |
| CN104932984A (zh) * | 2015-05-12 | 2015-09-23 | 工业和信息化部电子第五研究所 | 多位翻转检测方法和系统 |
| KR20210039039A (ko) * | 2019-10-01 | 2021-04-09 | 주식회사 아이옵스테크놀러지 | 장애를 예측하기 위한 관리서버 |
-
2000
- 2000-05-18 JP JP2000146119A patent/JP2001325155A/ja active Pending
Cited By (5)
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|---|---|---|---|---|
| JP2008546123A (ja) * | 2005-06-13 | 2008-12-18 | インテル コーポレイション | ビット・レベル・エラーの計数に基づくエラー緩和の選択的アクティブ化 |
| JP2007226640A (ja) * | 2006-02-24 | 2007-09-06 | Nec Corp | メモリ診断処理回路およびメモリ診断処理方法 |
| CN104932984A (zh) * | 2015-05-12 | 2015-09-23 | 工业和信息化部电子第五研究所 | 多位翻转检测方法和系统 |
| KR20210039039A (ko) * | 2019-10-01 | 2021-04-09 | 주식회사 아이옵스테크놀러지 | 장애를 예측하기 위한 관리서버 |
| KR102326202B1 (ko) * | 2019-10-01 | 2021-11-15 | 주식회사 아이옵스테크놀러지 | 장애를 예측하기 위한 관리서버 |
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