JP2001325093A - １ビット比較全加算器、ｎビット比較全加算器、半導体演算装置、およびレイアウトライブラリ - Google Patents
１ビット比較全加算器、ｎビット比較全加算器、半導体演算装置、およびレイアウトライブラリInfo
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Abstract
(57)【要約】
【課題】 回路規模を減少することができる１ビット比
較全加算器を得る。 【解決手段】 １ビット比較器３と１ビット全加算器５
とを合成すると共に、その合成の際に１ビット比較器３
と１ビット全加算器５とで半加算器加算部２を共有する
ように１ビット比較全加算器１を構成し、１ビット比較
全加算器１では、トランジスタを削減することができ、
回路規模を小さくすることができる。
較全加算器を得る。 【解決手段】 １ビット比較器３と１ビット全加算器５
とを合成すると共に、その合成の際に１ビット比較器３
と１ビット全加算器５とで半加算器加算部２を共有する
ように１ビット比較全加算器１を構成し、１ビット比較
全加算器１では、トランジスタを削減することができ、
回路規模を小さくすることができる。
Description
【０００１】
【発明の属する技術分野】この発明は、２つの数値入力
について加算、大小比較、および一致判定等を演算する
１ビット比較全加算器、ｎビット比較全加算器、半導体
演算装置、およびレイアウトライブラリに関するもので
ある。
について加算、大小比較、および一致判定等を演算する
１ビット比較全加算器、ｎビット比較全加算器、半導体
演算装置、およびレイアウトライブラリに関するもので
ある。
【０００２】
【従来の技術】従来の半導体演算装置における加算、減
算、乗算、除算、大小比較、および一致判定等の各演算
機能ブロックは、それぞれ他の演算機能ブロックとは独
立して設けられており、それら個々の独立した演算機能
ブロック毎に最適化され、全体の回路規模を小さくして
いた。また、各演算機能ブロックを並列演算処理するこ
とにより、全体の演算処理速度を速めていた。
算、乗算、除算、大小比較、および一致判定等の各演算
機能ブロックは、それぞれ他の演算機能ブロックとは独
立して設けられており、それら個々の独立した演算機能
ブロック毎に最適化され、全体の回路規模を小さくして
いた。また、各演算機能ブロックを並列演算処理するこ
とにより、全体の演算処理速度を速めていた。
【０００３】
【発明が解決しようとする課題】従来の半導体演算装置
は以上のように構成されているので、近年の演算処理数
の増大に対して、個々の独立した演算機能ブロック毎に
最適化するだけなので、回路規模の増大が避けられず、
レイアウト領域が増大し、チップサイズが大きくなって
しまう課題があった。また、近年の演算処理数の増大に
対して、さらに全体の演算処理速度の向上が求められる
などの課題があった。
は以上のように構成されているので、近年の演算処理数
の増大に対して、個々の独立した演算機能ブロック毎に
最適化するだけなので、回路規模の増大が避けられず、
レイアウト領域が増大し、チップサイズが大きくなって
しまう課題があった。また、近年の演算処理数の増大に
対して、さらに全体の演算処理速度の向上が求められる
などの課題があった。
【０００４】この発明は上記のような課題を解決するた
めになされたもので、回路規模を減少すると共に、演算
処理速度を向上する１ビット比較全加算器、ｎビット比
較全加算器、半導体演算装置、およびレイアウトライブ
ラリを得ることを目的とする。
めになされたもので、回路規模を減少すると共に、演算
処理速度を向上する１ビット比較全加算器、ｎビット比
較全加算器、半導体演算装置、およびレイアウトライブ
ラリを得ることを目的とする。
【０００５】
【課題を解決するための手段】この発明に係る１ビット
比較全加算器は、２つの１ビットの数値入力を加算し、
その加算結果を出力する半加算器加算部と、それら２つ
の１ビットの数値入力を大小比較し、その大小比較出力
すると共に、半加算器加算部により出力された加算結果
に応じてそれら２つの１ビットの数値入力の一致判定出
力する１ビット比較器と、桁上げ入力と半加算器加算部
により出力された加算結果とに応じてそれら２つの１ビ
ットの数値入力と桁上げ入力との加算出力すると共に、
桁上げ出力する１ビット全加算器とを備えたものであ
る。
比較全加算器は、２つの１ビットの数値入力を加算し、
その加算結果を出力する半加算器加算部と、それら２つ
の１ビットの数値入力を大小比較し、その大小比較出力
すると共に、半加算器加算部により出力された加算結果
に応じてそれら２つの１ビットの数値入力の一致判定出
力する１ビット比較器と、桁上げ入力と半加算器加算部
により出力された加算結果とに応じてそれら２つの１ビ
ットの数値入力と桁上げ入力との加算出力すると共に、
桁上げ出力する１ビット全加算器とを備えたものであ
る。
【０００６】この発明に係るｎビット比較全加算器は、
１ビット比較全加算器をｎ個設け、最下位桁演算用の１
ビット比較全加算器の桁上げ入力を“０”に固定し、各
桁の１ビット比較全加算器の桁上げ出力を１桁上位桁演
算用の１ビット比較全加算器の桁上げ入力として、２つ
のｎビットの数値入力に応じて、ｎビットの加算出力す
ると共に、各ビットの大小比較出力および一致判定出力
するものである。
１ビット比較全加算器をｎ個設け、最下位桁演算用の１
ビット比較全加算器の桁上げ入力を“０”に固定し、各
桁の１ビット比較全加算器の桁上げ出力を１桁上位桁演
算用の１ビット比較全加算器の桁上げ入力として、２つ
のｎビットの数値入力に応じて、ｎビットの加算出力す
ると共に、各ビットの大小比較出力および一致判定出力
するものである。
【０００７】この発明に係るｎビット比較全加算器は、
１ビット比較全加算器をｎ個設け、最下位桁演算用の１
ビット比較全加算器の桁上げ入力を“１”に固定し、各
桁の１ビット比較全加算器の桁上げ出力を１桁上位桁演
算用の１ビット比較全加算器の桁上げ入力として、２つ
のｎビットの数値入力のうちの引かれる数を正論理入力
すると共に、引く数を負論理入力して、ｎビットの減算
出力するものである。
１ビット比較全加算器をｎ個設け、最下位桁演算用の１
ビット比較全加算器の桁上げ入力を“１”に固定し、各
桁の１ビット比較全加算器の桁上げ出力を１桁上位桁演
算用の１ビット比較全加算器の桁上げ入力として、２つ
のｎビットの数値入力のうちの引かれる数を正論理入力
すると共に、引く数を負論理入力して、ｎビットの減算
出力するものである。
【０００８】この発明に係る１ビット比較全加算器は、
大小比較出力、一致判定出力、および桁上げ出力のうち
の少なくとも１つを負論理出力するものである。
大小比較出力、一致判定出力、および桁上げ出力のうち
の少なくとも１つを負論理出力するものである。
【０００９】この発明に係るｎビット比較全加算器は、
大小比較出力、一致判定出力、および桁上げ出力のうち
の少なくとも１つを負論理出力し、桁上げ出力を負論理
出力する場合は、正論理出力と負論理出力とを各桁交互
に行うものである。
大小比較出力、一致判定出力、および桁上げ出力のうち
の少なくとも１つを負論理出力し、桁上げ出力を負論理
出力する場合は、正論理出力と負論理出力とを各桁交互
に行うものである。
【００１０】この発明に係るｎビット比較全加算器は、
ｎ個の１ビット比較全加算器をｍ個毎に区分して、１区
分上位桁演算用の各１ビット比較全加算器により、桁上
げ入力が“０”および“１”の場合についての加算出力
および桁上げ出力されると共に、１区分下位桁演算用の
ｍ個の１ビット比較全加算器のうちの最上位桁演算用の
１ビット比較全加算器の桁上げ出力に応じて、それら加
算出力および桁上げ出力のうちの、桁上げ入力が“０”
または“１”の場合のいずれかが選択出力されるもので
ある。
ｎ個の１ビット比較全加算器をｍ個毎に区分して、１区
分上位桁演算用の各１ビット比較全加算器により、桁上
げ入力が“０”および“１”の場合についての加算出力
および桁上げ出力されると共に、１区分下位桁演算用の
ｍ個の１ビット比較全加算器のうちの最上位桁演算用の
１ビット比較全加算器の桁上げ出力に応じて、それら加
算出力および桁上げ出力のうちの、桁上げ入力が“０”
または“１”の場合のいずれかが選択出力されるもので
ある。
【００１１】この発明に係る半導体演算装置は、１ビッ
ト比較全加算器またはｎビット比較全加算器を、半導体
集積回路により構成したものである。
ト比較全加算器またはｎビット比較全加算器を、半導体
集積回路により構成したものである。
【００１２】この発明に係るレイアウトライブラリは、
１ビット比較全加算器を、基本回路として備えたもので
ある。
１ビット比較全加算器を、基本回路として備えたもので
ある。
【００１３】
【発明の実施の形態】以下、この発明の実施の一形態を
説明する。 実施の形態１．今回、数ある演算機能ブロックの中で、
加算もしくは減算機能と大小一致判定機能について注目
したものである。図１はこの発明の実施の形態１による
１ビット比較全加算器を示す構成図であり、図におい
て、１は１ビット比較全加算器、２は２つの１ビットの
数値入力Ａ，Ｂを加算し、その加算結果を出力する半加
算器加算部である。３は２つの１ビットの数値入力Ａ，
Ｂを大小比較（Ａ＜Ｂ）し、その大小比較出力ＧＲを出
力すると共に、半加算器加算部２により出力された加算
結果に応じて２つの１ビットの数値入力Ａ，Ｂの一致判
定出力ＥＱを出力する１ビット比較器である。４は桁上
げ入力Ｃｉｎと半加算器加算部２により出力された加算
結果とに応じて２つの１ビットの数値入力Ａ，Ｂと桁上
げ入力Ｃｉｎとの加算出力Ｓを出力すると共に、桁上げ
出力Ｃｏｕｔを出力する論理回路である。５は半加算器
加算部２および論理回路４からなる１ビット全加算器で
あり、半加算器加算部２は、１ビット比較器３および１
ビット全加算器５により共有されている。
説明する。 実施の形態１．今回、数ある演算機能ブロックの中で、
加算もしくは減算機能と大小一致判定機能について注目
したものである。図１はこの発明の実施の形態１による
１ビット比較全加算器を示す構成図であり、図におい
て、１は１ビット比較全加算器、２は２つの１ビットの
数値入力Ａ，Ｂを加算し、その加算結果を出力する半加
算器加算部である。３は２つの１ビットの数値入力Ａ，
Ｂを大小比較（Ａ＜Ｂ）し、その大小比較出力ＧＲを出
力すると共に、半加算器加算部２により出力された加算
結果に応じて２つの１ビットの数値入力Ａ，Ｂの一致判
定出力ＥＱを出力する１ビット比較器である。４は桁上
げ入力Ｃｉｎと半加算器加算部２により出力された加算
結果とに応じて２つの１ビットの数値入力Ａ，Ｂと桁上
げ入力Ｃｉｎとの加算出力Ｓを出力すると共に、桁上げ
出力Ｃｏｕｔを出力する論理回路である。５は半加算器
加算部２および論理回路４からなる１ビット全加算器で
あり、半加算器加算部２は、１ビット比較器３および１
ビット全加算器５により共有されている。
【００１４】図２はこの発明の実施の形態１によるｎビ
ット比較全加算器を示す構成図であり、図において、図
１に示した１ビット比較全加算器１をＡｎ−１〜Ａ０と
Ｂｎ−１〜Ｂ０の２つのｎ（ｎは任意の自然数）ビット
の演算用にｎ個設けたものであり、１ｎ−１〜１０は１
ビット比較全加算器、２ｎ−１〜２０は２つの数値入力
Ａｎ−１〜Ａ０，Ｂｎ−１〜Ｂ０を各桁加算し、その加
算結果を出力する半加算器加算部である。３ｎ−１〜３
０は２つの数値入力Ａｎ−１〜Ａ０，Ｂｎ−１〜Ｂ０を
各桁大小比較（Ａ＜Ｂ）し、その大小比較出力ＧＲｎ−
１〜ＧＲ０を出力すると共に、半加算器加算部２ｎ−１
〜２０により出力された加算結果に応じて２つの数値入
力Ａｎ−１〜Ａ０，Ｂｎ−１〜Ｂ０の一致判定出力ＥＱ
ｎ−１〜ＥＱ０を出力する１ビット比較器である。４ｎ
−１〜４０は桁上げ入力Ｃｉｎｎ−１〜Ｃｉｎ０と半加
算器加算部２ｎ−１〜２０により出力された加算結果と
に応じて２つの数値入力Ａｎ−１〜Ａ０，Ｂｎ−１〜Ｂ
０と桁上げ入力Ｃｉｎｎ−１〜Ｃｉｎ０との加算出力Ｓ
ｎ−１〜Ｓ０を出力すると共に、桁上げ出力Ｃｏｕｔｎ
−１〜Ｃｏｕｔ０を出力する論理回路である。５ｎ−１
〜５０は半加算器加算部２ｎ−１〜２０および論理回路
４ｎ−１〜４０からなる１ビット全加算器であり、半加
算器加算部２ｎ−１〜２０は、１ビット比較器３ｎ−１
〜３０および１ビット全加算器５ｎ−１〜５０により共
有されている。また、１ビット比較全加算器１０の桁上
げ入力Ｃｉｎ０を“０”に固定し、各桁の１ビット比較
全加算器１ｎ−２〜１０の桁上げ出力Ｃｏｕｔを１桁上
位桁演算用の１ビット比較全加算器１ｎ−１〜１１の桁
上げ入力Ｃｉｎとするものである。６は１ビット比較全
加算器１ｎ−１〜１０からの各桁の大小比較出力ＧＲｎ
−１〜ＧＲ０および一致判定出力ＥＱｎ−１〜ＥＱ０に
応じて、２つの数値入力Ａｎ−１〜Ａ０，Ｂｎ−１〜Ｂ
０の大小比較出力ＧＲおよび一致判定出力ＥＱを出力す
るｎビット比較回路である。
ット比較全加算器を示す構成図であり、図において、図
１に示した１ビット比較全加算器１をＡｎ−１〜Ａ０と
Ｂｎ−１〜Ｂ０の２つのｎ（ｎは任意の自然数）ビット
の演算用にｎ個設けたものであり、１ｎ−１〜１０は１
ビット比較全加算器、２ｎ−１〜２０は２つの数値入力
Ａｎ−１〜Ａ０，Ｂｎ−１〜Ｂ０を各桁加算し、その加
算結果を出力する半加算器加算部である。３ｎ−１〜３
０は２つの数値入力Ａｎ−１〜Ａ０，Ｂｎ−１〜Ｂ０を
各桁大小比較（Ａ＜Ｂ）し、その大小比較出力ＧＲｎ−
１〜ＧＲ０を出力すると共に、半加算器加算部２ｎ−１
〜２０により出力された加算結果に応じて２つの数値入
力Ａｎ−１〜Ａ０，Ｂｎ−１〜Ｂ０の一致判定出力ＥＱ
ｎ−１〜ＥＱ０を出力する１ビット比較器である。４ｎ
−１〜４０は桁上げ入力Ｃｉｎｎ−１〜Ｃｉｎ０と半加
算器加算部２ｎ−１〜２０により出力された加算結果と
に応じて２つの数値入力Ａｎ−１〜Ａ０，Ｂｎ−１〜Ｂ
０と桁上げ入力Ｃｉｎｎ−１〜Ｃｉｎ０との加算出力Ｓ
ｎ−１〜Ｓ０を出力すると共に、桁上げ出力Ｃｏｕｔｎ
−１〜Ｃｏｕｔ０を出力する論理回路である。５ｎ−１
〜５０は半加算器加算部２ｎ−１〜２０および論理回路
４ｎ−１〜４０からなる１ビット全加算器であり、半加
算器加算部２ｎ−１〜２０は、１ビット比較器３ｎ−１
〜３０および１ビット全加算器５ｎ−１〜５０により共
有されている。また、１ビット比較全加算器１０の桁上
げ入力Ｃｉｎ０を“０”に固定し、各桁の１ビット比較
全加算器１ｎ−２〜１０の桁上げ出力Ｃｏｕｔを１桁上
位桁演算用の１ビット比較全加算器１ｎ−１〜１１の桁
上げ入力Ｃｉｎとするものである。６は１ビット比較全
加算器１ｎ−１〜１０からの各桁の大小比較出力ＧＲｎ
−１〜ＧＲ０および一致判定出力ＥＱｎ−１〜ＥＱ０に
応じて、２つの数値入力Ａｎ−１〜Ａ０，Ｂｎ−１〜Ｂ
０の大小比較出力ＧＲおよび一致判定出力ＥＱを出力す
るｎビット比較回路である。
【００１５】図３は１ビット比較器を示す構成図であ
り、図４はｎビット比較器を示す構成図である。図５は
１ビット全加算器を示す構成図であり、図６はｎビット
全加算器を示す構成図である。図７は半加算器加算部の
加算結果の真理値表を示す表図、図８は大小比較出力の
真理値表を示す表図、および図９は一致判定出力の真理
値表を示す表図である。図１０は半加算器加算部を含む
１ビット比較器を示す構成図である。
り、図４はｎビット比較器を示す構成図である。図５は
１ビット全加算器を示す構成図であり、図６はｎビット
全加算器を示す構成図である。図７は半加算器加算部の
加算結果の真理値表を示す表図、図８は大小比較出力の
真理値表を示す表図、および図９は一致判定出力の真理
値表を示す表図である。図１０は半加算器加算部を含む
１ビット比較器を示す構成図である。
【００１６】図１１は図３に示した１ビット比較器の詳
細を示す回路図であり、図において、６１ａ〜６１ｄは
インバータ、６１ｅ〜６１ｈはトランスミッションゲー
トである。図１２は図５に示した１ビット全加算器の詳
細を示す回路図であり、図において、６２ａ〜６２ｇは
インバータ、６２ｈ〜６２ｍはトランスミッションゲー
トである。但し、桁上げ出力Ｃｏｕｔを負論理出力ＺＣ
Ｏとして出力したものである。図１３は図１に示した１
ビット比較全加算器の詳細を示す回路図であり、但し、
桁上げ出力Ｃｏｕｔを負論理出力ＺＣＯとして出力した
ものである。図において、６１ｃはインバータ、６１
ｅ，６１ｆはトランスミッションゲートであり、図１１
に示したものと同一のものである。６２ｄ〜６２ｇはイ
ンバータ、６２ｊ〜６２ｍはトランスミッションゲート
であり、図１２に示したものと同一のものである。６３
ａ〜６３ｃはインバータ、６３ｄ，６３ｆはトランスミ
ッションゲートであり、図１１に示したインバータ６１
ａ，６１ｂ，６１ｄ、トランスミッションゲート６１
ｇ，６１ｈ、図１２に示したインバータ６２ａ〜６２
ｃ、トランスミッションゲート６２ｈ，６２ｉと同一の
ものである。
細を示す回路図であり、図において、６１ａ〜６１ｄは
インバータ、６１ｅ〜６１ｈはトランスミッションゲー
トである。図１２は図５に示した１ビット全加算器の詳
細を示す回路図であり、図において、６２ａ〜６２ｇは
インバータ、６２ｈ〜６２ｍはトランスミッションゲー
トである。但し、桁上げ出力Ｃｏｕｔを負論理出力ＺＣ
Ｏとして出力したものである。図１３は図１に示した１
ビット比較全加算器の詳細を示す回路図であり、但し、
桁上げ出力Ｃｏｕｔを負論理出力ＺＣＯとして出力した
ものである。図において、６１ｃはインバータ、６１
ｅ，６１ｆはトランスミッションゲートであり、図１１
に示したものと同一のものである。６２ｄ〜６２ｇはイ
ンバータ、６２ｊ〜６２ｍはトランスミッションゲート
であり、図１２に示したものと同一のものである。６３
ａ〜６３ｃはインバータ、６３ｄ，６３ｆはトランスミ
ッションゲートであり、図１１に示したインバータ６１
ａ，６１ｂ，６１ｄ、トランスミッションゲート６１
ｇ，６１ｈ、図１２に示したインバータ６２ａ〜６２
ｃ、トランスミッションゲート６２ｈ，６２ｉと同一の
ものである。
【００１７】次に動作について説明する。この実施の形
態１は、１ビット比較器と１ビット全加算器とを合成す
ると共に、最適化して回路規模を小さくした１ビット比
較全加算器と、その１ビット比較全加算器をｎ個設けた
ｎビット比較全加算器に関するものである。図３に示し
たように、２つの１ビットの数値入力Ａ，Ｂの大小比
較、および一致判定を行うときには、１ビット比較器３
を用い、Ａ＜Ｂのとき“１”の大小比較出力ＧＲを出力
させると共に、Ａ＝Ｂのとき“１”の一致判定出力ＥＱ
を出力させる。図４に示したように、２つのｎビットの
数値入力Ａｎ−１〜Ａ０，Ｂｎ−１〜Ｂ０との大小比
較、および一致判定を行うときには、図３に示した１ビ
ット比較器３をｎ個用い、各１ビット比較器３ｎ−１〜
３０で２つの数値入力の各桁の大小比較、および一致判
定を行わせ、各桁においてＡ＜Ｂのとき“１”の大小比
較出力ＧＲｎ−１〜ＧＲ０を出力させると共に、各桁に
おいてＡ＝Ｂのとき“１”の一致判定出力ＥＱｎ−１〜
ＥＱ０を出力させる。また、ｎビット比較回路６で、そ
れら大小比較出力ＧＲｎ−１〜ＧＲ０、および一致判定
出力ＥＱｎ−１〜ＥＱ０に応じて、Ａｎ−１〜Ａ０＜Ｂ
ｎ−１〜Ｂ０のとき“１”の大小比較出力ＧＲを出力さ
せ、Ａｎ−１〜Ａ０＝Ｂｎ−１〜Ｂ０のとき“１”の一
致判定出力ＥＱを出力させる。また、図５に示したよう
に、２つの１ビットの数値入力Ａ，Ｂの加算を行うとき
には、１ビット全加算器５を用い、半加算器加算部２で
２つの１ビットの数値入力Ａ，Ｂを加算させ、論理回路
４でその加算結果と桁上げ入力Ｃｉｎとを加算させ、加
算出力Ｓを出力させると共に、桁上げ出力Ｃｏｕｔを出
力させる。図６に示したように、２つのｎビットの数値
入力Ａｎ−１〜Ａ０，Ｂｎ−１〜Ｂ０の加算を行うとき
には、図５に示した１ビット全加算器５をｎ個用い、各
１ビット全加算器５ｎ−１〜５０で２つの数値入力の各
桁と桁上げ入力Ｃｉｎとを加算させ、加算出力Ｓｎ−１
〜Ｓ０を出力させると共に、桁上げ出力Ｃｏｕｔを出力
させ、その桁上げ出力Ｃｏｕｔを、１桁上位桁演算用の
１ビット全加算器５ｎ−１〜５１の桁上げ入力Ｃｉｎに
入力させる。
態１は、１ビット比較器と１ビット全加算器とを合成す
ると共に、最適化して回路規模を小さくした１ビット比
較全加算器と、その１ビット比較全加算器をｎ個設けた
ｎビット比較全加算器に関するものである。図３に示し
たように、２つの１ビットの数値入力Ａ，Ｂの大小比
較、および一致判定を行うときには、１ビット比較器３
を用い、Ａ＜Ｂのとき“１”の大小比較出力ＧＲを出力
させると共に、Ａ＝Ｂのとき“１”の一致判定出力ＥＱ
を出力させる。図４に示したように、２つのｎビットの
数値入力Ａｎ−１〜Ａ０，Ｂｎ−１〜Ｂ０との大小比
較、および一致判定を行うときには、図３に示した１ビ
ット比較器３をｎ個用い、各１ビット比較器３ｎ−１〜
３０で２つの数値入力の各桁の大小比較、および一致判
定を行わせ、各桁においてＡ＜Ｂのとき“１”の大小比
較出力ＧＲｎ−１〜ＧＲ０を出力させると共に、各桁に
おいてＡ＝Ｂのとき“１”の一致判定出力ＥＱｎ−１〜
ＥＱ０を出力させる。また、ｎビット比較回路６で、そ
れら大小比較出力ＧＲｎ−１〜ＧＲ０、および一致判定
出力ＥＱｎ−１〜ＥＱ０に応じて、Ａｎ−１〜Ａ０＜Ｂ
ｎ−１〜Ｂ０のとき“１”の大小比較出力ＧＲを出力さ
せ、Ａｎ−１〜Ａ０＝Ｂｎ−１〜Ｂ０のとき“１”の一
致判定出力ＥＱを出力させる。また、図５に示したよう
に、２つの１ビットの数値入力Ａ，Ｂの加算を行うとき
には、１ビット全加算器５を用い、半加算器加算部２で
２つの１ビットの数値入力Ａ，Ｂを加算させ、論理回路
４でその加算結果と桁上げ入力Ｃｉｎとを加算させ、加
算出力Ｓを出力させると共に、桁上げ出力Ｃｏｕｔを出
力させる。図６に示したように、２つのｎビットの数値
入力Ａｎ−１〜Ａ０，Ｂｎ−１〜Ｂ０の加算を行うとき
には、図５に示した１ビット全加算器５をｎ個用い、各
１ビット全加算器５ｎ−１〜５０で２つの数値入力の各
桁と桁上げ入力Ｃｉｎとを加算させ、加算出力Ｓｎ−１
〜Ｓ０を出力させると共に、桁上げ出力Ｃｏｕｔを出力
させ、その桁上げ出力Ｃｏｕｔを、１桁上位桁演算用の
１ビット全加算器５ｎ−１〜５１の桁上げ入力Ｃｉｎに
入力させる。
【００１８】ここで、図３に示した１ビット比較器３と
図５に示した１ビット全加算器５について着目する。１
ビット全加算器５は、上述したように半加算器加算部２
を含む構成であり、この半加算器加算部２は、２つの１
ビットの数値入力Ａ，Ｂを加算するものである。図７は
その半加算器加算部２の加算結果の真理値表を示したも
のであり、２つの数値入力Ａ，Ｂのうち、どちらか一方
にのみ“１”が立っているときに“１”出力するもので
ある。また、１ビット比較器３は、２つの１ビットの数
値入力Ａ，Ｂを大小比較、および一致判定するものであ
る。図８はその１ビット比較器３の大小比較出力の真理
値表を、図９はその１ビット比較器３の一致判定出力の
真理値表を示したものであり、大小比較出力では、２つ
の数値入力Ａ，Ｂで、Ａ＜Ｂのとき、すなわち、Ａに
“０”が立ち、Ｂに“１”が立っているときに“１”出
力し、一致判定出力では、２つの数値入力Ａ，Ｂで、Ａ
＝Ｂのとき、すなわち、ＡとＢ共に“０”が立つか、Ａ
とＢ共に“１”が立っているときに“１”出力するもの
である。このことから、図７に示した半加算器加算部２
による加算結果を反転すれば、図９に示した１ビット比
較器３の一致判定出力と全く同じになることがわかる。
このことは、半加算器加算部２を、１ビット比較器３の
一致判定出力に適用することができることを示し、図１
０はその半加算器加算部２を適用した１ビット比較器３
を示したものである。
図５に示した１ビット全加算器５について着目する。１
ビット全加算器５は、上述したように半加算器加算部２
を含む構成であり、この半加算器加算部２は、２つの１
ビットの数値入力Ａ，Ｂを加算するものである。図７は
その半加算器加算部２の加算結果の真理値表を示したも
のであり、２つの数値入力Ａ，Ｂのうち、どちらか一方
にのみ“１”が立っているときに“１”出力するもので
ある。また、１ビット比較器３は、２つの１ビットの数
値入力Ａ，Ｂを大小比較、および一致判定するものであ
る。図８はその１ビット比較器３の大小比較出力の真理
値表を、図９はその１ビット比較器３の一致判定出力の
真理値表を示したものであり、大小比較出力では、２つ
の数値入力Ａ，Ｂで、Ａ＜Ｂのとき、すなわち、Ａに
“０”が立ち、Ｂに“１”が立っているときに“１”出
力し、一致判定出力では、２つの数値入力Ａ，Ｂで、Ａ
＝Ｂのとき、すなわち、ＡとＢ共に“０”が立つか、Ａ
とＢ共に“１”が立っているときに“１”出力するもの
である。このことから、図７に示した半加算器加算部２
による加算結果を反転すれば、図９に示した１ビット比
較器３の一致判定出力と全く同じになることがわかる。
このことは、半加算器加算部２を、１ビット比較器３の
一致判定出力に適用することができることを示し、図１
０はその半加算器加算部２を適用した１ビット比較器３
を示したものである。
【００１９】これらのことから、１ビット比較器３と１
ビット全加算器５とでは、半加算器加算部２を共有する
ことができることがわかる。図１は１ビット比較器３と
１ビット全加算器５とで半加算器加算部２を共有した１
ビット比較全加算器１を示したものである。図におい
て、半加算器加算部２は、２つの１ビットの数値入力
Ａ，Ｂを加算し、その加算結果を出力する。１ビット比
較器３は、２つの１ビットの数値入力Ａ，Ｂの大小比較
（Ａ＜Ｂ）し、その大小比較出力ＧＲを出力すると共
に、半加算器加算部２により出力された加算結果に応じ
て２つの１ビットの数値入力Ａ，Ｂの一致判定出力ＥＱ
を出力する。論理回路４は、桁上げ入力Ｃｉｎと半加算
器加算部２により出力された加算結果とに応じて２つの
１ビットの数値入力Ａ，Ｂと桁上げ入力Ｃｉｎとの加算
出力Ｓを出力すると共に、桁上げ出力Ｃｏｕｔを出力す
る。図２は図１に示した１ビット比較全加算器１をＡｎ
−１〜Ａ０とＢｎ−１〜Ｂ０の２つのｎビットの演算用
にｎ個設けたものであり、図において、半加算器加算部
２ｎ−１〜２０は、２つの数値入力Ａｎ−１〜Ａ０，Ｂ
ｎ−１〜Ｂ０を各桁加算し、その加算結果を出力する。
１ビット比較器３ｎ−１〜３０は、２つの数値入力Ａｎ
−１〜Ａ０，Ｂｎ−１〜Ｂ０を各桁大小比較し、その大
小比較出力ＧＲｎ−１〜ＧＲ０を出力すると共に、半加
算器加算部２ｎ−１〜２０により出力された加算結果に
応じて２つの数値入力Ａｎ−１〜Ａ０，Ｂｎ−１〜Ｂ０
の一致判定出力ＥＱｎ−１〜ＥＱ０を出力する。論理回
路４ｎ−１〜４０は、桁上げ入力Ｃｉｎｎ−１〜Ｃｉｎ
０と半加算器加算部２ｎ−１〜２０により出力された加
算結果とに応じて２つの数値入力Ａｎ−１〜Ａ０，Ｂｎ
−１〜Ｂ０と桁上げ入力Ｃｉｎｎ−１〜Ｃｉｎ０との加
算出力Ｓｎ−１〜Ｓ０を出力すると共に、桁上げ出力Ｃ
ｏｕｔｎ−１〜Ｃｏｕｔ０を出力する。また、１ビット
比較全加算器１０の桁上げ入力Ｃｉｎ０は、“０”に固
定され、各桁の１ビット比較全加算器１ｎ−２〜１０の
桁上げ出力Ｃｏｕｔは、１桁上位桁演算用の１ビット比
較全加算器１ｎ−１〜１１の桁上げ入力Ｃｉｎにする。
ｎビット比較回路６は、１ビット比較全加算器１ｎ−１
〜１０からの各桁の大小比較出力ＧＲｎ−１〜ＧＲ０お
よび一致判定出力ＥＱｎ−１〜ＥＱ０に応じて、２つの
数値入力Ａｎ−１〜Ａ０，Ｂｎ−１〜Ｂ０の大小比較出
力ＧＲおよび一致判定出力ＥＱを出力する。
ビット全加算器５とでは、半加算器加算部２を共有する
ことができることがわかる。図１は１ビット比較器３と
１ビット全加算器５とで半加算器加算部２を共有した１
ビット比較全加算器１を示したものである。図におい
て、半加算器加算部２は、２つの１ビットの数値入力
Ａ，Ｂを加算し、その加算結果を出力する。１ビット比
較器３は、２つの１ビットの数値入力Ａ，Ｂの大小比較
（Ａ＜Ｂ）し、その大小比較出力ＧＲを出力すると共
に、半加算器加算部２により出力された加算結果に応じ
て２つの１ビットの数値入力Ａ，Ｂの一致判定出力ＥＱ
を出力する。論理回路４は、桁上げ入力Ｃｉｎと半加算
器加算部２により出力された加算結果とに応じて２つの
１ビットの数値入力Ａ，Ｂと桁上げ入力Ｃｉｎとの加算
出力Ｓを出力すると共に、桁上げ出力Ｃｏｕｔを出力す
る。図２は図１に示した１ビット比較全加算器１をＡｎ
−１〜Ａ０とＢｎ−１〜Ｂ０の２つのｎビットの演算用
にｎ個設けたものであり、図において、半加算器加算部
２ｎ−１〜２０は、２つの数値入力Ａｎ−１〜Ａ０，Ｂ
ｎ−１〜Ｂ０を各桁加算し、その加算結果を出力する。
１ビット比較器３ｎ−１〜３０は、２つの数値入力Ａｎ
−１〜Ａ０，Ｂｎ−１〜Ｂ０を各桁大小比較し、その大
小比較出力ＧＲｎ−１〜ＧＲ０を出力すると共に、半加
算器加算部２ｎ−１〜２０により出力された加算結果に
応じて２つの数値入力Ａｎ−１〜Ａ０，Ｂｎ−１〜Ｂ０
の一致判定出力ＥＱｎ−１〜ＥＱ０を出力する。論理回
路４ｎ−１〜４０は、桁上げ入力Ｃｉｎｎ−１〜Ｃｉｎ
０と半加算器加算部２ｎ−１〜２０により出力された加
算結果とに応じて２つの数値入力Ａｎ−１〜Ａ０，Ｂｎ
−１〜Ｂ０と桁上げ入力Ｃｉｎｎ−１〜Ｃｉｎ０との加
算出力Ｓｎ−１〜Ｓ０を出力すると共に、桁上げ出力Ｃ
ｏｕｔｎ−１〜Ｃｏｕｔ０を出力する。また、１ビット
比較全加算器１０の桁上げ入力Ｃｉｎ０は、“０”に固
定され、各桁の１ビット比較全加算器１ｎ−２〜１０の
桁上げ出力Ｃｏｕｔは、１桁上位桁演算用の１ビット比
較全加算器１ｎ−１〜１１の桁上げ入力Ｃｉｎにする。
ｎビット比較回路６は、１ビット比較全加算器１ｎ−１
〜１０からの各桁の大小比較出力ＧＲｎ−１〜ＧＲ０お
よび一致判定出力ＥＱｎ−１〜ＥＱ０に応じて、２つの
数値入力Ａｎ−１〜Ａ０，Ｂｎ−１〜Ｂ０の大小比較出
力ＧＲおよび一致判定出力ＥＱを出力する。
【００２０】図１３は図１に示した１ビット比較全加算
器の詳細を示す回路図であり、但し、桁上げ出力Ｃｏｕ
ｔを負論理出力ＺＣＯとして出力したものである。図に
おいて、トランスミッションゲート６３ｄ，６１ｅは、
数値入力Ａが“０”のときオフし、“１”のときオンす
る。また、トランスミッションゲート６３ｆ，６１ｆ
は、数値入力Ａが“０”のときオンし、“１”のときオ
フする。よって、数値入力Ａが“０”で数値入力Ｂが
“０”のとき、“０”の数値入力Ｂをトランスミッショ
ンゲート６３ｆを通じてインバータ６３ｃで反転させた
“１”の一致判定出力ＥＱを出力すると共に、“０”の
数値入力Ｂをインバータ６３Ｂで反転させトランスミッ
ションゲート６１ｆを通じてインバータ６１ｃでさらに
反転させた“０”の大小比較出力ＧＲを出力する。同様
にして、数値入力Ａが“０”で数値入力Ｂが“１”のと
き、“０”の一致判定出力ＥＱを出力すると共に、
“１”の大小比較出力ＧＲを出力し、数値入力Ａが
“１”で数値入力Ｂが“０”のとき、“０”の一致判定
出力ＥＱを出力すると共に、“０”の大小比較出力ＧＲ
し、数値入力Ａが“１”で数値入力Ｂが“１”のとき、
“１”の一致判定出力ＥＱを出力すると共に、“０”の
大小比較出力ＧＲを出力する。また、トランスミッショ
ンゲート６２ｋ，６２ｌは、一致判定出力ＥＱが“０”
のときオフし、“１”のときオンする。また、トランス
ミッションゲート６２ｊ，６２ｍは、一致判定出力ＥＱ
が“０”のときオンし、“１”のときオフする。よっ
て、数値入力Ａが“０”で数値入力Ｂが“０”のとき、
一致判定出力ＥＱは“１”なので、トランスミッション
ゲート６２ｋ，６２ｌをオンし、このとき、桁上げ入力
Ｃｉｎが“０”のとき、インバータ６２ｅで反転させト
ランスミッションゲート６２ｌを通じてインバータ６２
ｇでさらに反転させた“０”の加算出力Ｓを出力すると
共に、“０”の数値入力Ａをトランスミッションゲート
６２ｋを通じてインバータ６２ｆで反転させた“１”の
桁上げ出力ＺＣＯを出力する。ここで、桁上げ出力ＺＣ
Ｏは、桁上げ出力Ｃｏｕｔに対して負論理出力するもの
とする。また、桁上げ入力Ｃｉｎが“１”のとき、
“１”の加算出力Ｓを出力すると共に、“１”の桁上げ
出力ＺＣＯを出力する。また、数値入力Ａが“０”で数
値入力Ｂが“１”のとき、一致判定出力ＥＱは“０”な
ので、トランスミッションゲート６２ｊ，６２ｍをオン
し、このとき、桁上げ入力Ｃｉｎが“０”のとき、トラ
ンスミッションゲート６２ｍを通じてインバータ６２ｇ
で反転させた“１”の加算出力Ｓすると共に、“０”の
桁上げ入力Ｃｉｎをトランスミッションゲート６２ｊを
通じてインバータ６２ｆで反転させた“１”の桁上げ出
力ＺＣＯを出力する。また、桁上げ入力Ｃｉｎが“１”
のとき、“０”の加算出力Ｓを出力すると共に、“０”
の桁上げ出力ＺＣＯを出力する。同様にして、数値入力
Ａが“１”で数値入力Ｂが“０”のとき、桁上げ入力Ｃ
ｉｎが“０”ならば、“１”の加算出力Ｓを出力すると
共に、“１”の桁上げ出力ＺＣＯを出力する。また、桁
上げ入力Ｃｉｎが“１”ならば、“０”の加算出力Ｓを
出力すると共に、“０”の桁上げ出力ＺＣＯを出力す
る。さらに、数値入力Ａが“１”で数値入力Ｂが“１”
のとき、桁上げ入力Ｃｉｎが“０”ならば、“０”の加
算出力Ｓを出力すると共に、“０”の桁上げ出力ＺＣＯ
を出力する。また、桁上げ入力Ｃｉｎが“１”ならば、
“１”の加算出力Ｓを出力すると共に、“０”の桁上げ
出力ＺＣＯを出力する。
器の詳細を示す回路図であり、但し、桁上げ出力Ｃｏｕ
ｔを負論理出力ＺＣＯとして出力したものである。図に
おいて、トランスミッションゲート６３ｄ，６１ｅは、
数値入力Ａが“０”のときオフし、“１”のときオンす
る。また、トランスミッションゲート６３ｆ，６１ｆ
は、数値入力Ａが“０”のときオンし、“１”のときオ
フする。よって、数値入力Ａが“０”で数値入力Ｂが
“０”のとき、“０”の数値入力Ｂをトランスミッショ
ンゲート６３ｆを通じてインバータ６３ｃで反転させた
“１”の一致判定出力ＥＱを出力すると共に、“０”の
数値入力Ｂをインバータ６３Ｂで反転させトランスミッ
ションゲート６１ｆを通じてインバータ６１ｃでさらに
反転させた“０”の大小比較出力ＧＲを出力する。同様
にして、数値入力Ａが“０”で数値入力Ｂが“１”のと
き、“０”の一致判定出力ＥＱを出力すると共に、
“１”の大小比較出力ＧＲを出力し、数値入力Ａが
“１”で数値入力Ｂが“０”のとき、“０”の一致判定
出力ＥＱを出力すると共に、“０”の大小比較出力ＧＲ
し、数値入力Ａが“１”で数値入力Ｂが“１”のとき、
“１”の一致判定出力ＥＱを出力すると共に、“０”の
大小比較出力ＧＲを出力する。また、トランスミッショ
ンゲート６２ｋ，６２ｌは、一致判定出力ＥＱが“０”
のときオフし、“１”のときオンする。また、トランス
ミッションゲート６２ｊ，６２ｍは、一致判定出力ＥＱ
が“０”のときオンし、“１”のときオフする。よっ
て、数値入力Ａが“０”で数値入力Ｂが“０”のとき、
一致判定出力ＥＱは“１”なので、トランスミッション
ゲート６２ｋ，６２ｌをオンし、このとき、桁上げ入力
Ｃｉｎが“０”のとき、インバータ６２ｅで反転させト
ランスミッションゲート６２ｌを通じてインバータ６２
ｇでさらに反転させた“０”の加算出力Ｓを出力すると
共に、“０”の数値入力Ａをトランスミッションゲート
６２ｋを通じてインバータ６２ｆで反転させた“１”の
桁上げ出力ＺＣＯを出力する。ここで、桁上げ出力ＺＣ
Ｏは、桁上げ出力Ｃｏｕｔに対して負論理出力するもの
とする。また、桁上げ入力Ｃｉｎが“１”のとき、
“１”の加算出力Ｓを出力すると共に、“１”の桁上げ
出力ＺＣＯを出力する。また、数値入力Ａが“０”で数
値入力Ｂが“１”のとき、一致判定出力ＥＱは“０”な
ので、トランスミッションゲート６２ｊ，６２ｍをオン
し、このとき、桁上げ入力Ｃｉｎが“０”のとき、トラ
ンスミッションゲート６２ｍを通じてインバータ６２ｇ
で反転させた“１”の加算出力Ｓすると共に、“０”の
桁上げ入力Ｃｉｎをトランスミッションゲート６２ｊを
通じてインバータ６２ｆで反転させた“１”の桁上げ出
力ＺＣＯを出力する。また、桁上げ入力Ｃｉｎが“１”
のとき、“０”の加算出力Ｓを出力すると共に、“０”
の桁上げ出力ＺＣＯを出力する。同様にして、数値入力
Ａが“１”で数値入力Ｂが“０”のとき、桁上げ入力Ｃ
ｉｎが“０”ならば、“１”の加算出力Ｓを出力すると
共に、“１”の桁上げ出力ＺＣＯを出力する。また、桁
上げ入力Ｃｉｎが“１”ならば、“０”の加算出力Ｓを
出力すると共に、“０”の桁上げ出力ＺＣＯを出力す
る。さらに、数値入力Ａが“１”で数値入力Ｂが“１”
のとき、桁上げ入力Ｃｉｎが“０”ならば、“０”の加
算出力Ｓを出力すると共に、“０”の桁上げ出力ＺＣＯ
を出力する。また、桁上げ入力Ｃｉｎが“１”ならば、
“１”の加算出力Ｓを出力すると共に、“０”の桁上げ
出力ＺＣＯを出力する。
【００２１】このように図１３に示した１ビット比較全
加算器では、図１１に示した１ビット比較器におけるイ
ンバータ６１ａ，６１ｂ，６１ｄ、トランスミッション
ゲート６１ｇ，６１ｈと、図１２に示した１ビット全加
算器におけるインバータ６２ａ〜６２ｃ、トランスミッ
ションゲート６２ｈ，６２ｉとを、半加算器加算部２の
インバータ６３ａ〜６３ｃ、トランスミッションゲート
６３ｄ，６３ｆとして共有しており、各インバータおよ
びトランスミッションゲートは、２個のトランジスタか
ら構成されることから、合計１０個のトランジスタを削
減することができる。
加算器では、図１１に示した１ビット比較器におけるイ
ンバータ６１ａ，６１ｂ，６１ｄ、トランスミッション
ゲート６１ｇ，６１ｈと、図１２に示した１ビット全加
算器におけるインバータ６２ａ〜６２ｃ、トランスミッ
ションゲート６２ｈ，６２ｉとを、半加算器加算部２の
インバータ６３ａ〜６３ｃ、トランスミッションゲート
６３ｄ，６３ｆとして共有しており、各インバータおよ
びトランスミッションゲートは、２個のトランジスタか
ら構成されることから、合計１０個のトランジスタを削
減することができる。
【００２２】なお、上記実施の形態１では、図２におい
て、最下位桁演算用の１ビット比較全加算器１０の桁上
げ入力Ｃｉｎ０を“０”に固定し、２つの数値入力Ａｎ
−１〜Ａ０，Ｂｎ−１〜Ｂ０を各桁加算し、その加算出
力Ｓｎ−１〜Ｓ０するｎビット比較全加算器について示
したが、最下位桁演算用の１ビット比較全加算器１０の
桁上げ入力Ｃｉｎ０を “１”に固定し、数値入力Ａｎ
−１〜Ａ０を半加算器加算部２ｎ−１〜２０に正論理入
力し、数値入力Ｂｎ−１〜Ｂ０をインバータにより半加
算器加算部２ｎ−１〜２０に負論理入力して、（Ａｎ−
１〜Ａ０）−（Ｂｎ−１〜Ｂ０）の減算出力Ｓｎ−１〜
Ｓ０を出力するようにしても良い。
て、最下位桁演算用の１ビット比較全加算器１０の桁上
げ入力Ｃｉｎ０を“０”に固定し、２つの数値入力Ａｎ
−１〜Ａ０，Ｂｎ−１〜Ｂ０を各桁加算し、その加算出
力Ｓｎ−１〜Ｓ０するｎビット比較全加算器について示
したが、最下位桁演算用の１ビット比較全加算器１０の
桁上げ入力Ｃｉｎ０を “１”に固定し、数値入力Ａｎ
−１〜Ａ０を半加算器加算部２ｎ−１〜２０に正論理入
力し、数値入力Ｂｎ−１〜Ｂ０をインバータにより半加
算器加算部２ｎ−１〜２０に負論理入力して、（Ａｎ−
１〜Ａ０）−（Ｂｎ−１〜Ｂ０）の減算出力Ｓｎ−１〜
Ｓ０を出力するようにしても良い。
【００２３】また、１ビット比較全加算器またはｎビッ
ト比較全加算器を、半導体集積回路により構成しても良
く、この場合においても回路規模の小型化が可能とな
る。
ト比較全加算器を、半導体集積回路により構成しても良
く、この場合においても回路規模の小型化が可能とな
る。
【００２４】以上のように、この実施の形態１によれ
ば、１ビット比較器３と１ビット全加算器５とを合成す
ると共に、その合成の際に１ビット比較器３と１ビット
全加算器５とで半加算器加算部２を共有するように１ビ
ット比較全加算器１を構成したので、１ビット比較全加
算器１では、合計１０個のトランジスタを削減すること
ができ、回路規模を小さくすることができる。また、ｎ
ビットの数値演算用に１ビット比較全加算器１をｎ個設
けたｎビット比較全加算器では、合計１０×ｎ個のトラ
ンジスタを削減することができ、回路規模を小さくする
ことができる。さらに、ｎビット比較全加算器は、２つ
の数値入力Ａｎ−１〜Ａ０，Ｂｎ−１〜Ｂ０の加算出力
Ｓｎ−１〜Ｓ０を出力する加算演算器や、２つの数値入
力（Ａｎ−１〜Ａ０）−（Ｂｎ−１〜Ｂ０）の減算出力
Ｓｎ−１〜Ｓ０を出力する減算演算器に適用することが
できる。さらに、１ビット比較全加算器１またはｎビッ
ト比較全加算器を、半導体集積回路により構成しても良
く、この場合においても回路規模を小さくすることがで
きる。
ば、１ビット比較器３と１ビット全加算器５とを合成す
ると共に、その合成の際に１ビット比較器３と１ビット
全加算器５とで半加算器加算部２を共有するように１ビ
ット比較全加算器１を構成したので、１ビット比較全加
算器１では、合計１０個のトランジスタを削減すること
ができ、回路規模を小さくすることができる。また、ｎ
ビットの数値演算用に１ビット比較全加算器１をｎ個設
けたｎビット比較全加算器では、合計１０×ｎ個のトラ
ンジスタを削減することができ、回路規模を小さくする
ことができる。さらに、ｎビット比較全加算器は、２つ
の数値入力Ａｎ−１〜Ａ０，Ｂｎ−１〜Ｂ０の加算出力
Ｓｎ−１〜Ｓ０を出力する加算演算器や、２つの数値入
力（Ａｎ−１〜Ａ０）−（Ｂｎ−１〜Ｂ０）の減算出力
Ｓｎ−１〜Ｓ０を出力する減算演算器に適用することが
できる。さらに、１ビット比較全加算器１またはｎビッ
ト比較全加算器を、半導体集積回路により構成しても良
く、この場合においても回路規模を小さくすることがで
きる。
【００２５】実施の形態２．この実施の形態２は、１ビ
ット比較全加算器１において、大小比較出力ＧＲ、一致
判定出力ＥＱ、および桁上げ出力Ｃｏｕｔを負論理出力
するものである。また、ｎビット比較全加算器におい
て、大小比較出力ＧＲ、一致判定出力ＥＱ、および桁上
げ出力Ｃｏｕｔを負論理出力し、桁上げ出力Ｃｏｕｔを
負論理出力する場合は、正論理出力と負論理出力とを各
桁交互に行うものである。
ット比較全加算器１において、大小比較出力ＧＲ、一致
判定出力ＥＱ、および桁上げ出力Ｃｏｕｔを負論理出力
するものである。また、ｎビット比較全加算器におい
て、大小比較出力ＧＲ、一致判定出力ＥＱ、および桁上
げ出力Ｃｏｕｔを負論理出力し、桁上げ出力Ｃｏｕｔを
負論理出力する場合は、正論理出力と負論理出力とを各
桁交互に行うものである。
【００２６】次に動作について説明する。図１４はこの
発明の実施の形態２による１ビット比較全加算器を示す
構成図であり、図において、１ビット比較全加算器１
は、桁上げ出力Ｃｏｕｔを負論理出力する。図１３に示
した１ビット比較全加算器１の詳細図では、インバータ
６２ｆにより桁上げ出力Ｃｏｕｔに対して負論理の桁上
げ出力ＺＣＯを出力していたが、同様にこの実施の形態
２のように負論理の桁上げ出力Ｃｏｕｔを出力するよう
にすれば、インバータ６２ｆの後にさらにインバータを
設ける必要がなく、回路規模の増大を防ぐことができる
と共に、その電流遅延による演算処理速度の低下を防ぐ
ことができる。
発明の実施の形態２による１ビット比較全加算器を示す
構成図であり、図において、１ビット比較全加算器１
は、桁上げ出力Ｃｏｕｔを負論理出力する。図１３に示
した１ビット比較全加算器１の詳細図では、インバータ
６２ｆにより桁上げ出力Ｃｏｕｔに対して負論理の桁上
げ出力ＺＣＯを出力していたが、同様にこの実施の形態
２のように負論理の桁上げ出力Ｃｏｕｔを出力するよう
にすれば、インバータ６２ｆの後にさらにインバータを
設ける必要がなく、回路規模の増大を防ぐことができる
と共に、その電流遅延による演算処理速度の低下を防ぐ
ことができる。
【００２７】また、図１５はこの発明の実施の形態２に
よる１ビット比較全加算器を示す構成図であり、図にお
いて、１ビット比較全加算器１は、負論理の桁上げ入力
Ｃｉｎを入力する。図１４において、負論理の桁上げ出
力Ｃｏｕｔを出力したが、この負論理の桁上げ出力Ｃｏ
ｕｔを、図１５に示したように、負論理の桁上げ入力Ｃ
ｉｎとする。さらに、図１６はこの発明の実施の形態２
によるｎビット比較全加算器を示す構成図であり、図に
おいて、負論理の桁上げ出力Ｃｏｕｔを出力する場合
は、正論理出力と負論理出力とを各桁交互に行うもので
ある。その結果、桁上げ入力Ｃｉｎについても負論理入
力と正論理入力が各桁交互に行われる。図１３におい
て、負論理の桁上げ出力Ｃｏｕｔを出力するようにすれ
ば、インバータ６２ｆの後にさらにインバータを設ける
必要がなくなったが、この負論理の桁上げ出力Ｃｏｕｔ
を、図１５に示したように、負論理の桁上げ入力Ｃｉｎ
とすれば、インバータ６２ｆによって正論理の桁上げ出
力Ｃｏｕｔすることができ、インバータ６２ｆの後にさ
らにインバータを設ける必要がない。このように、図１
６において、１ビット比較全加算器１ｎ−１〜１ｎ−３
のように、負論理の桁上げ出力Ｃｏｕｔを出力する場合
は、正論理出力と負論理出力とを各桁交互に行うように
すれば、いずれの１ビット比較全加算器１ｎ−１〜１ｎ
−３においてもインバータ６２ｆの後にさらにインバー
タを設ける必要がなく、回路規模の増大を防ぐことがで
きると共に、その電流遅延による演算処理速度の低下を
防ぐことができる。
よる１ビット比較全加算器を示す構成図であり、図にお
いて、１ビット比較全加算器１は、負論理の桁上げ入力
Ｃｉｎを入力する。図１４において、負論理の桁上げ出
力Ｃｏｕｔを出力したが、この負論理の桁上げ出力Ｃｏ
ｕｔを、図１５に示したように、負論理の桁上げ入力Ｃ
ｉｎとする。さらに、図１６はこの発明の実施の形態２
によるｎビット比較全加算器を示す構成図であり、図に
おいて、負論理の桁上げ出力Ｃｏｕｔを出力する場合
は、正論理出力と負論理出力とを各桁交互に行うもので
ある。その結果、桁上げ入力Ｃｉｎについても負論理入
力と正論理入力が各桁交互に行われる。図１３におい
て、負論理の桁上げ出力Ｃｏｕｔを出力するようにすれ
ば、インバータ６２ｆの後にさらにインバータを設ける
必要がなくなったが、この負論理の桁上げ出力Ｃｏｕｔ
を、図１５に示したように、負論理の桁上げ入力Ｃｉｎ
とすれば、インバータ６２ｆによって正論理の桁上げ出
力Ｃｏｕｔすることができ、インバータ６２ｆの後にさ
らにインバータを設ける必要がない。このように、図１
６において、１ビット比較全加算器１ｎ−１〜１ｎ−３
のように、負論理の桁上げ出力Ｃｏｕｔを出力する場合
は、正論理出力と負論理出力とを各桁交互に行うように
すれば、いずれの１ビット比較全加算器１ｎ−１〜１ｎ
−３においてもインバータ６２ｆの後にさらにインバー
タを設ける必要がなく、回路規模の増大を防ぐことがで
きると共に、その電流遅延による演算処理速度の低下を
防ぐことができる。
【００２８】さらに、図１７はこの発明の実施の形態２
による１ビット比較全加算器を示す構成図であり、図に
おいて、負論理出力の大小比較出力ＧＲ、および一致判
定出力ＥＱを出力したものである。この場合は、図１３
に示した詳細図において、一致判定出力ＥＱをインバー
タ６３ｃの前段の点Ｅから抽出し、大小比較出力ＧＲを
インバータ６１ｃの前段の点Ｇから抽出すれば良く、電
流遅延を解消することができ、演算処理速度を向上する
ことができる。なお、この負論理の大小比較出力ＧＲ、
および一致判定出力ＥＱは、ｎビット比較全加算器にも
適用しても良い。
による１ビット比較全加算器を示す構成図であり、図に
おいて、負論理出力の大小比較出力ＧＲ、および一致判
定出力ＥＱを出力したものである。この場合は、図１３
に示した詳細図において、一致判定出力ＥＱをインバー
タ６３ｃの前段の点Ｅから抽出し、大小比較出力ＧＲを
インバータ６１ｃの前段の点Ｇから抽出すれば良く、電
流遅延を解消することができ、演算処理速度を向上する
ことができる。なお、この負論理の大小比較出力ＧＲ、
および一致判定出力ＥＱは、ｎビット比較全加算器にも
適用しても良い。
【００２９】以上のように、この実施の形態２によれ
ば、１ビット比較全加算器１において、負論理の大小比
較出力ＧＲ、一致判定出力ＥＱ、および桁上げ出力Ｃｏ
ｕｔを出力するようにしたので、回路規模の増大、およ
び演算処理速度の低下を防止することができる。また、
ｎビット比較全加算器において、負論理の大小比較出力
ＧＲ、一致判定出力ＥＱ、および桁上げ出力Ｃｏｕｔ
し、負論理の桁上げ出力Ｃｏｕｔする場合は、正論理出
力と負論理出力とを各桁交互に行うようにしたので、回
路規模の増大、および演算処理速度の低下を防止するこ
とができる。
ば、１ビット比較全加算器１において、負論理の大小比
較出力ＧＲ、一致判定出力ＥＱ、および桁上げ出力Ｃｏ
ｕｔを出力するようにしたので、回路規模の増大、およ
び演算処理速度の低下を防止することができる。また、
ｎビット比較全加算器において、負論理の大小比較出力
ＧＲ、一致判定出力ＥＱ、および桁上げ出力Ｃｏｕｔ
し、負論理の桁上げ出力Ｃｏｕｔする場合は、正論理出
力と負論理出力とを各桁交互に行うようにしたので、回
路規模の増大、および演算処理速度の低下を防止するこ
とができる。
【００３０】実施の形態３．図１８はこの発明の実施の
形態３によるｎビット比較全加算器を示す構成図であ
り、図において、１０〜１５は１ビット比較全加算器で
あり、１ビット比較全加算器１３〜１５からは、１ビッ
ト比較全加算器１２による桁上げ入力を予め仮定して、
桁上げ入力が“０”および“１”の場合のそれぞれにつ
いての加算出力および桁上げ出力されるように構成され
ている。また、７１〜７３は実際の１ビット比較全加算
器１２による桁上げ入力に応じて、１ビット比較全加算
器１３〜１５からの加算出力Ｓ３〜Ｓ５を選択出力する
セレクタ、７４は１ビット比較全加算器１５からの桁上
げ出力Ｃｏｕｔ５を選択出力するセレクタである。
形態３によるｎビット比較全加算器を示す構成図であ
り、図において、１０〜１５は１ビット比較全加算器で
あり、１ビット比較全加算器１３〜１５からは、１ビッ
ト比較全加算器１２による桁上げ入力を予め仮定して、
桁上げ入力が“０”および“１”の場合のそれぞれにつ
いての加算出力および桁上げ出力されるように構成され
ている。また、７１〜７３は実際の１ビット比較全加算
器１２による桁上げ入力に応じて、１ビット比較全加算
器１３〜１５からの加算出力Ｓ３〜Ｓ５を選択出力する
セレクタ、７４は１ビット比較全加算器１５からの桁上
げ出力Ｃｏｕｔ５を選択出力するセレクタである。
【００３１】次に動作について説明する。この実施の形
態３は、実施の形態１で示したｎビット比較全加算器に
キャリー先見を適用して、多数桁の桁上げ出力による伝
播遅延を防ぎ、誤動作を防ぐと共に、演算処理速度を向
上するものである。図１８において、１ビット比較全加
算器１０〜１５を、下位桁演算用の３個の１ビット比較
全加算器１０〜１２と、上位桁演算用の３個の１ビット
比較全加算器１３〜１５とに区分して、上位桁演算用の
１ビット比較全加算器１３〜１５により、１ビット比較
全加算器１２による桁上げ入力を予め仮定して、桁上げ
入力が“０”および“１”の場合のそれぞれについての
加算出力Ｓ３〜Ｓ５および桁上げ出力Ｃｏｕｔ３〜Ｃｏ
ｕｔ５を出力する。そして、下位桁演算用の３個の１ビ
ット比較全加算器１０〜１２のうちの最上位桁演算用の
１ビット比較全加算器１２の桁上げ出力Ｃｏｕｔ２に応
じて、セレクタ７１〜７３は、１ビット比較全加算器１
３〜１５からの加算出力Ｓ３〜Ｓ５を選択出力し、セレ
クタ７４は、１ビット比較全加算器１５からの桁上げ出
力Ｃｏｕｔ５を選択出力する。
態３は、実施の形態１で示したｎビット比較全加算器に
キャリー先見を適用して、多数桁の桁上げ出力による伝
播遅延を防ぎ、誤動作を防ぐと共に、演算処理速度を向
上するものである。図１８において、１ビット比較全加
算器１０〜１５を、下位桁演算用の３個の１ビット比較
全加算器１０〜１２と、上位桁演算用の３個の１ビット
比較全加算器１３〜１５とに区分して、上位桁演算用の
１ビット比較全加算器１３〜１５により、１ビット比較
全加算器１２による桁上げ入力を予め仮定して、桁上げ
入力が“０”および“１”の場合のそれぞれについての
加算出力Ｓ３〜Ｓ５および桁上げ出力Ｃｏｕｔ３〜Ｃｏ
ｕｔ５を出力する。そして、下位桁演算用の３個の１ビ
ット比較全加算器１０〜１２のうちの最上位桁演算用の
１ビット比較全加算器１２の桁上げ出力Ｃｏｕｔ２に応
じて、セレクタ７１〜７３は、１ビット比較全加算器１
３〜１５からの加算出力Ｓ３〜Ｓ５を選択出力し、セレ
クタ７４は、１ビット比較全加算器１５からの桁上げ出
力Ｃｏｕｔ５を選択出力する。
【００３２】以上のように、この実施の形態３によれ
ば、実施の形態１で示したｎビット比較全加算器にキャ
リー先見を適用したので、多数桁の桁上げ出力による伝
播遅延を防ぎ、誤動作を防ぐと共に、演算処理速度を向
上することができる。
ば、実施の形態１で示したｎビット比較全加算器にキャ
リー先見を適用したので、多数桁の桁上げ出力による伝
播遅延を防ぎ、誤動作を防ぐと共に、演算処理速度を向
上することができる。
【００３３】実施の形態４．この実施の形態４では、半
導体集積回路のレイアウトの設計時におけるレイアウト
ライブラリに、実施の形態１で示した１ビット比較全加
算器を、基本回路として備えたものである。このよう
に、実施の形態１で示した１ビット比較全加算器を、レ
イアウトライブラリの基本回路として備えておけば、半
導体集積回路のレイアウトの設計時において、実施の形
態１で示した回路規模が小さく、演算処理速度の速い１
ビット比較全加算器を容易に配置することができる。
導体集積回路のレイアウトの設計時におけるレイアウト
ライブラリに、実施の形態１で示した１ビット比較全加
算器を、基本回路として備えたものである。このよう
に、実施の形態１で示した１ビット比較全加算器を、レ
イアウトライブラリの基本回路として備えておけば、半
導体集積回路のレイアウトの設計時において、実施の形
態１で示した回路規模が小さく、演算処理速度の速い１
ビット比較全加算器を容易に配置することができる。
【００３４】
【発明の効果】以上のように、この発明によれば、２つ
の１ビットの数値入力を加算し、その加算結果を出力す
る半加算器加算部と、それら２つの１ビットの数値入力
を大小比較し、その大小比較出力すると共に、半加算器
加算部により出力された加算結果に応じてそれら２つの
１ビットの数値入力の一致判定出力する１ビット比較器
と、桁上げ入力と半加算器加算部により出力された加算
結果とに応じてそれら２つの１ビットの数値入力と桁上
げ入力との加算出力すると共に、桁上げ出力する１ビッ
ト全加算器とを備えるように構成したので、１ビット比
較器と１ビット全加算器とを合成すると共に、その合成
の際に１ビット比較器と１ビット全加算器とで半加算器
加算部を共有するように１ビット比較全加算器を構成す
ることにより、１ビット比較全加算器では、回路規模を
小さくすることができる効果が得られる。
の１ビットの数値入力を加算し、その加算結果を出力す
る半加算器加算部と、それら２つの１ビットの数値入力
を大小比較し、その大小比較出力すると共に、半加算器
加算部により出力された加算結果に応じてそれら２つの
１ビットの数値入力の一致判定出力する１ビット比較器
と、桁上げ入力と半加算器加算部により出力された加算
結果とに応じてそれら２つの１ビットの数値入力と桁上
げ入力との加算出力すると共に、桁上げ出力する１ビッ
ト全加算器とを備えるように構成したので、１ビット比
較器と１ビット全加算器とを合成すると共に、その合成
の際に１ビット比較器と１ビット全加算器とで半加算器
加算部を共有するように１ビット比較全加算器を構成す
ることにより、１ビット比較全加算器では、回路規模を
小さくすることができる効果が得られる。
【００３５】また、この発明によれば、１ビット比較全
加算器をｎ個設け、最下位桁演算用の１ビット比較全加
算器の桁上げ入力を“０”に固定し、各桁の１ビット比
較全加算器の桁上げ出力を１桁上位桁演算用の１ビット
比較全加算器の桁上げ入力として、２つのｎビットの数
値入力に応じて、ｎビットの加算出力すると共に、各ビ
ットの大小比較出力および一致判定出力するように構成
したので、ｎビットの数値演算用に１ビット比較全加算
器をｎ個設けたｎビット比較全加算器では、回路規模を
小さくすることができる効果が得られる。
加算器をｎ個設け、最下位桁演算用の１ビット比較全加
算器の桁上げ入力を“０”に固定し、各桁の１ビット比
較全加算器の桁上げ出力を１桁上位桁演算用の１ビット
比較全加算器の桁上げ入力として、２つのｎビットの数
値入力に応じて、ｎビットの加算出力すると共に、各ビ
ットの大小比較出力および一致判定出力するように構成
したので、ｎビットの数値演算用に１ビット比較全加算
器をｎ個設けたｎビット比較全加算器では、回路規模を
小さくすることができる効果が得られる。
【００３６】さらに、この発明によれば、１ビット比較
全加算器をｎ個設け、最下位桁演算用の１ビット比較全
加算器の桁上げ入力を“１”に固定し、各桁の１ビット
比較全加算器の桁上げ出力を１桁上位桁演算用の１ビッ
ト比較全加算器の桁上げ入力として、２つのｎビットの
数値入力のうちの引かれる数を正論理入力すると共に、
引く数を負論理入力して、ｎビットの減算出力するよう
に構成したので、ｎビットの数値演算用に１ビット比較
全加算器をｎ個設けたｎビット比較全加算器を、減算演
算器に適用することができ、また、回路規模を小さくす
ることができる効果が得られる。
全加算器をｎ個設け、最下位桁演算用の１ビット比較全
加算器の桁上げ入力を“１”に固定し、各桁の１ビット
比較全加算器の桁上げ出力を１桁上位桁演算用の１ビッ
ト比較全加算器の桁上げ入力として、２つのｎビットの
数値入力のうちの引かれる数を正論理入力すると共に、
引く数を負論理入力して、ｎビットの減算出力するよう
に構成したので、ｎビットの数値演算用に１ビット比較
全加算器をｎ個設けたｎビット比較全加算器を、減算演
算器に適用することができ、また、回路規模を小さくす
ることができる効果が得られる。
【００３７】さらに、この発明によれば、大小比較出
力、一致判定出力、および桁上げ出力のうちの少なくと
も１つを負論理出力するように構成したので、１ビット
比較全加算器において、回路規模の増大、および演算処
理速度の低下を防止することができる効果が得られる。
力、一致判定出力、および桁上げ出力のうちの少なくと
も１つを負論理出力するように構成したので、１ビット
比較全加算器において、回路規模の増大、および演算処
理速度の低下を防止することができる効果が得られる。
【００３８】さらに、この発明によれば、大小比較出
力、一致判定出力、および桁上げ出力のうちの少なくと
も１つを負論理出力し、桁上げ出力を負論理出力する場
合は、正論理出力と負論理出力とを各桁交互に行うよう
に構成したので、ｎビット比較全加算器において、回路
規模の増大、および演算処理速度の低下を防止すること
ができる効果が得られる。
力、一致判定出力、および桁上げ出力のうちの少なくと
も１つを負論理出力し、桁上げ出力を負論理出力する場
合は、正論理出力と負論理出力とを各桁交互に行うよう
に構成したので、ｎビット比較全加算器において、回路
規模の増大、および演算処理速度の低下を防止すること
ができる効果が得られる。
【００３９】さらに、この発明によれば、ｎ個の１ビッ
ト比較全加算器をｍ個毎に区分して、１区分上位桁演算
用の各１ビット比較全加算器により、桁上げ入力が
“０”および“１”の場合についての加算出力および桁
上げ出力されると共に、１区分下位桁演算用のｍ個の１
ビット比較全加算器のうちの最上位桁演算用の１ビット
比較全加算器の桁上げ出力に応じて、それら加算出力お
よび桁上げ出力のうちの、桁上げ入力が“０”または
“１”の場合のいずれかが選択出力されるように構成し
たので、ｎビット比較全加算器にキャリー先見を適用す
ることができ、多数桁の桁上げ出力による伝播遅延を防
ぎ、誤動作を防ぐと共に、演算処理速度を向上すること
ができる効果が得られる。
ト比較全加算器をｍ個毎に区分して、１区分上位桁演算
用の各１ビット比較全加算器により、桁上げ入力が
“０”および“１”の場合についての加算出力および桁
上げ出力されると共に、１区分下位桁演算用のｍ個の１
ビット比較全加算器のうちの最上位桁演算用の１ビット
比較全加算器の桁上げ出力に応じて、それら加算出力お
よび桁上げ出力のうちの、桁上げ入力が“０”または
“１”の場合のいずれかが選択出力されるように構成し
たので、ｎビット比較全加算器にキャリー先見を適用す
ることができ、多数桁の桁上げ出力による伝播遅延を防
ぎ、誤動作を防ぐと共に、演算処理速度を向上すること
ができる効果が得られる。
【００４０】さらに、この発明によれば、１ビット比較
全加算器またはｎビット比較全加算器を、半導体集積回
路により構成したので、この場合においても回路規模を
小さくすることができる効果が得られる。
全加算器またはｎビット比較全加算器を、半導体集積回
路により構成したので、この場合においても回路規模を
小さくすることができる効果が得られる。
【００４１】さらに、この発明によれば、１ビット比較
全加算器を、レイアウトライブラリの基本回路として備
えるように構成したので、半導体集積回路のレイアウト
の設計時において、回路規模が小さく、演算処理速度の
速い１ビット比較全加算器を容易に配置することができ
る効果が得られる。
全加算器を、レイアウトライブラリの基本回路として備
えるように構成したので、半導体集積回路のレイアウト
の設計時において、回路規模が小さく、演算処理速度の
速い１ビット比較全加算器を容易に配置することができ
る効果が得られる。
【図１】 この発明の実施の形態１による１ビット比較
全加算器を示す構成図である。
全加算器を示す構成図である。
【図２】 この発明の実施の形態１によるｎビット比較
全加算器を示す構成図である。
全加算器を示す構成図である。
【図３】 １ビット比較器を示す構成図である。
【図４】 ｎビット比較器を示す構成図である。
【図５】 １ビット全加算器を示す構成図である。
【図６】 ｎビット全加算器を示す構成図である。
【図７】 半加算器加算部の加算結果の真理値表を示す
表図である。
表図である。
【図８】 大小比較出力の真理値表を示す表図である。
【図９】 一致判定出力の真理値表を示す表図である。
【図１０】 半加算器加算部を含む１ビット比較器を示
す構成図である。
す構成図である。
【図１１】 １ビット比較器の詳細を示す回路図であ
る。
る。
【図１２】 １ビット全加算器の詳細を示す回路図であ
る。
る。
【図１３】 １ビット比較全加算器の詳細を示す回路図
である。
である。
【図１４】 この発明の実施の形態２による１ビット比
較全加算器を示す構成図である。
較全加算器を示す構成図である。
【図１５】 この発明の実施の形態２による１ビット比
較全加算器を示す構成図である。
較全加算器を示す構成図である。
【図１６】 この発明の実施の形態２によるｎビット比
較全加算器を示す構成図である。
較全加算器を示す構成図である。
【図１７】 この発明の実施の形態２による１ビット比
較全加算器を示す構成図である。
較全加算器を示す構成図である。
【図１８】 この発明の実施の形態３によるｎビット比
較全加算器を示す構成図である。
較全加算器を示す構成図である。
１，１ｎ−１〜１０ １ビット比較全加算器、２，２ｎ
−１〜２０ 半加算器加算部、３，３ｎ−１〜３０ １
ビット比較器、４，４ｎ−１〜４０ 論理回路、５，５
ｎ−１〜５０ １ビット全加算器、６ ｎビット比較回
路、６１ａ〜６１ｄ，６２ａ〜６２ｇ，６３ａ〜６３ｃ
インバータ、６１ｅ〜６１ｈ，６２ｈ〜６２ｍ，６３
ｄ，６３ｆ トランスミッションゲート、７１〜７４
セレクタ。
−１〜２０ 半加算器加算部、３，３ｎ−１〜３０ １
ビット比較器、４，４ｎ−１〜４０ 論理回路、５，５
ｎ−１〜５０ １ビット全加算器、６ ｎビット比較回
路、６１ａ〜６１ｄ，６２ａ〜６２ｇ，６３ａ〜６３ｃ
インバータ、６１ｅ〜６１ｈ，６２ｈ〜６２ｍ，６３
ｄ，６３ｆ トランスミッションゲート、７１〜７４
セレクタ。
Claims (8)
- 【請求項１】 ２つの１ビットの数値入力を加算し、そ
の加算結果を出力する半加算器加算部と、それら２つの
１ビットの数値入力を大小比較し、その大小比較出力す
ると共に、上記半加算器加算部により出力された加算結
果に応じてそれら２つの１ビットの数値入力の一致判定
出力する１ビット比較器と、桁上げ入力と上記半加算器
加算部により出力された加算結果とに応じてそれら２つ
の１ビットの数値入力と桁上げ入力との加算出力すると
共に、桁上げ出力する１ビット全加算器とを備えた１ビ
ット比較全加算器。 - 【請求項２】 請求項１記載の１ビット比較全加算器を
２つのｎ（ｎは任意の自然数）ビットの演算用にｎ個設
け、最下位桁演算用の１ビット比較全加算器の桁上げ入
力を“０”に固定し、各桁の１ビット比較全加算器の桁
上げ出力を１桁上位桁演算用の１ビット比較全加算器の
桁上げ入力として、２つのｎビットの数値入力に応じ
て、ｎビットの加算出力すると共に、各ビットの大小比
較出力および一致判定出力することを特徴とするｎビッ
ト比較全加算器。 - 【請求項３】 請求項１記載の１ビット比較全加算器を
２つのｎ（ｎは任意の自然数）ビットの演算用にｎ個設
け、最下位桁演算用の１ビット比較全加算器の桁上げ入
力を“１”に固定し、各桁の１ビット比較全加算器の桁
上げ出力を１桁上位桁演算用の１ビット比較全加算器の
桁上げ入力として、２つのｎビットの数値入力のうちの
引かれる数を正論理入力すると共に、引く数を負論理入
力して、ｎビットの減算出力することを特徴とするｎビ
ット比較全加算器。 - 【請求項４】 大小比較出力、一致判定出力、および桁
上げ出力のうちの少なくとも１つを負論理出力すること
を特徴とする請求項１記載の１ビット比較全加算器。 - 【請求項５】 大小比較出力、一致判定出力、および桁
上げ出力のうちの少なくとも１つを負論理出力し、桁上
げ出力を負論理出力する場合は、正論理出力と負論理出
力とを各桁交互に行うことを特徴とする請求項２または
請求項３記載のｎビット比較全加算器。 - 【請求項６】 ｎ個の１ビット比較全加算器をｍ（ｍは
ｎより小さい任意の自然数）個毎に区分して、１区分上
位桁演算用の各１ビット比較全加算器により、桁上げ入
力が“０”および“１”の場合のそれぞれについての加
算出力および桁上げ出力されると共に、１区分下位桁演
算用のｍ個の１ビット比較全加算器のうちの最上位桁演
算用の１ビット比較全加算器の桁上げ出力に応じて、そ
れら加算出力および桁上げ出力のうちの、桁上げ入力が
“０”または“１”の場合のいずれかが選択出力される
ことを特徴とする請求項２または請求項３記載のｎビッ
ト比較全加算器。 - 【請求項７】 請求項１から請求項６のうちのいずれか
１項記載の１ビット比較全加算器またはｎビット比較全
加算器を、半導体集積回路により構成したことを特徴と
する半導体演算装置。 - 【請求項８】 請求項１記載の１ビット比較全加算器
を、基本回路として備えたことを特徴とするレイアウト
ライブラリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000140615A JP2001325093A (ja) | 2000-05-12 | 2000-05-12 | １ビット比較全加算器、ｎビット比較全加算器、半導体演算装置、およびレイアウトライブラリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000140615A JP2001325093A (ja) | 2000-05-12 | 2000-05-12 | １ビット比較全加算器、ｎビット比較全加算器、半導体演算装置、およびレイアウトライブラリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001325093A true JP2001325093A (ja) | 2001-11-22 |
Family
ID=18647871
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000140615A Pending JP2001325093A (ja) | 2000-05-12 | 2000-05-12 | １ビット比較全加算器、ｎビット比較全加算器、半導体演算装置、およびレイアウトライブラリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001325093A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008146807A (ja) * | 2006-12-07 | 2008-06-26 | Hynix Semiconductor Inc | 半導体集積回路のｄｂｉ信号生成装置および方法 |
-
2000
- 2000-05-12 JP JP2000140615A patent/JP2001325093A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008146807A (ja) * | 2006-12-07 | 2008-06-26 | Hynix Semiconductor Inc | 半導体集積回路のｄｂｉ信号生成装置および方法 |
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