JP2001292052A - Comparator - Google Patents
ComparatorInfo
- Publication number
- JP2001292052A JP2001292052A JP2000107530A JP2000107530A JP2001292052A JP 2001292052 A JP2001292052 A JP 2001292052A JP 2000107530 A JP2000107530 A JP 2000107530A JP 2000107530 A JP2000107530 A JP 2000107530A JP 2001292052 A JP2001292052 A JP 2001292052A
- Authority
- JP
- Japan
- Prior art keywords
- switch
- inverter amplifier
- inv1
- voltage
- capacitor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Measurement Of Current Or Voltage (AREA)
- Manipulation Of Pulses (AREA)
Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、コンパレータに関
するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a comparator.
【０００２】[0002]
【従来の技術】[従来技術１]図５に示すように、例え
ば、インバータアンプＩＮＶ１、ＩＮＶ２を多段に接続
して構成されてなるコンパレータが従来より知られてい
る。図５に示す従来のコンパレータの特徴は、多段に接
続して構成されてなる複数のインバータアンプにより必
要なゲインを得てコンパレートしようとする点である
（図５では、2段構成）。また、図５に示す従来のコン
パレータは、スイッチＳＷ１、ＳＷ２、ＳＷ３、ＳＷ
４、及びコンデンサＣ１、Ｃ２を備えている。2. Description of the Related Art As shown in FIG. 5, there is conventionally known a comparator formed by connecting inverter amplifiers INV1 and INV2 in multiple stages. A feature of the conventional comparator shown in FIG. 5 is that a required gain is obtained by a plurality of inverter amplifiers connected in multiple stages to perform comparison (in FIG. 5, a two-stage configuration). The conventional comparator shown in FIG. 5 includes switches SW1, SW2, SW3, SW
4 and capacitors C1 and C2.
【０００３】次に、図５に示す従来のコンパレータの動
作を図６を参照して説明する。[スイッチの動作]図６は
図５に示すスイッチＳＷ１、ＳＷ２、ＳＷ３、ＳＷ４の
開閉のタイミングを示す図である。即ち、図６に示すク
ロック信号ＣＬＫ１に基づいて図５に示すスイッチＳＷ
１、ＳＷ３、ＳＷ４が開閉し、図６に示すクロック信号
ＣＬＫ２に基づいて図５に示すスイッチＳＷ２が開閉す
る。ここで、クロック信号ＣＬＫ１がＨＩＧＨの期間に
スイッチＳＷ１、ＳＷ３、ＳＷ４は閉じ、クロック信号
ＣＬＫ１がＬＯＷの期間にスイッチＳＷ１、ＳＷ３、Ｓ
Ｗ４は開く。また、クロック信号ＣＬＫ２がＨＩＧＨの
期間にスイッチＳＷ２は閉じ、クロック信号ＣＬＫ２が
ＬＯＷの期間にスイッチＳＷ２は開く。Next, the operation of the conventional comparator shown in FIG. 5 will be described with reference to FIG. [Operation of Switch] FIG. 6 is a diagram showing the timing of opening and closing the switches SW1, SW2, SW3, and SW4 shown in FIG. That is, based on the clock signal CLK1 shown in FIG. 6, the switch SW shown in FIG.
1, SW3 and SW4 open and close, and the switch SW2 shown in FIG. 5 opens and closes based on the clock signal CLK2 shown in FIG. Here, the switches SW1, SW3, and SW4 are closed while the clock signal CLK1 is HIGH, and the switches SW1, SW3, and S are closed while the clock signal CLK1 is LOW.
W4 opens. The switch SW2 is closed while the clock signal CLK2 is HIGH, and the switch SW2 is opened while the clock signal CLK2 is LOW.
【０００４】[サンプリングモード] 先ず、スイッチＳＷ１、ＳＷ３、ＳＷ４が閉じ（クロ
ック信号ＣＬＫ１:ＨＩＧＨ）、且つスイッチＳＷ２が
開く（クロック信号ＣＬＫ２:ＬＯＷ）期間（第一の所
定期間）に、インバータアンプＩＮＶ１の動作点電圧Ｖ
Ｘ１と入力電圧ＶＩＮ１とがコンデンサＣ１にサンプリ
ングされる。ここで、コンデンサＣ１に蓄えられる電荷
Ｑ１は Ｑ１＝（ＶＩＮ１−Ｖｘ１）Ｃ１ ---(式１） である。また同時（第一の所定期間）に、インバータア
ンプＩＮＶ１の動作点電圧ＶＸ１とＩＮＶ２の動作点電
圧ＶＸ２とがコンデンサＣ２にサンプリングされる。こ
こで、コンデンサＣ２に蓄えられる電荷Ｑ２は Ｑ２＝（Ｖｘ１−Ｖｘ２）Ｃ２ ---(式２） である。[Sampling Mode] First, during a period (first predetermined period) in which the switches SW1, SW3 and SW4 are closed (clock signal CLK1: HIGH) and the switch SW2 is opened (clock signal CLK2: LOW) (first predetermined period). Operating point voltage V
X1 and the input voltage VIN1 are sampled by the capacitor C1. Here, the electric charge Q1 stored in the capacitor C1 is as follows: Q1 = (VIN1-Vx1) C1 --- (Equation 1) At the same time (first predetermined period), the operating point voltage VX1 of the inverter amplifier INV1 and the operating point voltage VX2 of the INV2 are sampled by the capacitor C2. Here, the charge Q2 stored in the capacitor C2 is as follows: Q2 = (Vx1−Vx2) C2 ---
【０００５】[増幅モード]第一の所定期間後に、スイッ
チＳＷ１、ＳＷ３、ＳＷ４が開く（クロック信号ＣＬＫ
１:ＬＯＷ）。さらに、少しの時間差Δｔ後にスイッチ
ＳＷ２が開く（クロック信号ＣＬＫ２:ＨＩＧＨ）。[Amplification mode] After a first predetermined period, switches SW1, SW3 and SW4 are opened (clock signal CLK).
1: LOW). Further, the switch SW2 opens after a slight time difference Δt (clock signal CLK2: HIGH).
【０００６】次に、スイッチＳＷ１、ＳＷ３、ＳＷ４
が開いて（クロック信号ＣＬＫ１：ＬＯＷ）、且つスイ
ッチＳＷ２が閉じる（クロック信号ＣＬＫ２:ＨＩＧ
Ｈ）期間（第二の所定期間）に、インバータアンプＩＮ
Ｖ１のゲートに与えられる電圧Ｖｘ１’はＱ１＝（ＶＩ
Ｎ２−Ｖｘ１’）Ｃ１より、 Ｖｘ１’＝ＶＩＮ２−ＶＩＮ１＋Ｖｘ１ ---(式３） である。Next, switches SW1, SW3, SW4
Open (clock signal CLK1: LOW), and switch SW2 closes (clock signal CLK2: HIG).
H) During the period (second predetermined period), the inverter amplifier IN
The voltage Vx1 ′ applied to the gate of V1 is Q1 = (VI
N2−Vx1 ′) From C1, Vx1 ′ = VIN2−VIN1 + Vx1 (formula 3).
【０００７】一方、インバータアンプＩＮＶ１のゲート
に電圧Ｖｘ１’が与えられることにより、インバータア
ンプＩＮＶ１の出力がＶｘ１’’だけ変化する。ここ
で、インバータアンプＩＮＶ１の出力電圧変化分Ｖｘ
１’’は、 Ｖｘ１’’＝Ａ×(ＶＩＮ２−ＶＩＮ１) ---(式４） である。尚、ＡはインバータアンプＩＮＶ１のゲイン量
とする。また、コンデンサでの電荷の減衰量、インバー
タアンプの出力電圧変化の正負の符号については省略す
る。On the other hand, when the voltage Vx1 'is applied to the gate of the inverter amplifier INV1, the output of the inverter amplifier INV1 changes by Vx1''. Here, the output voltage change Vx of the inverter amplifier INV1
1 ″ is Vx1 ″ = A × (VIN2−VIN1) (Equation 4). Note that A is the gain of the inverter amplifier INV1. The positive and negative signs of the amount of charge decay in the capacitor and the change in the output voltage of the inverter amplifier are omitted.
【０００８】従って、インバータアンプＩＮＶ１の出力
電圧変化分Ｖｘ１’’がコンデンサＣ２を介してインバ
ータアンプＩＮＶ２のゲートに与えられる電圧Ｖｘ２’
はＱ２＝（Ｖｘ１’’−Ｖｘ２’）Ｃ２より、 Ｖｘ２’＝Ｖｘ１’’−Ｖｘ１＋Ｖｘ２ ---(式５） である。Accordingly, the output voltage change Vx1 ″ of the inverter amplifier INV1 is applied to the voltage Vx2 ′ applied to the gate of the inverter amplifier INV2 via the capacitor C2.
From the equation Q2 = (Vx1 ″ −Vx2 ′) C2, Vx2 ′ = Vx1 ″ −Vx1 + Vx2 (Equation 5)
【０００９】一方、インバータアンプＩＮＶ２のゲート
に電圧Ｖｘ２’が与えられることにより、インバータア
ンプＩＮＶ２の出力がＶｘ２’’だけ変化する。ここ
で、インバータアンプＩＮＶ２の出力電圧変化分Ｖｘ
２’’は、 Ｖｘ２’’＝Ａ×Ｖｘ１’’ ---(式６） である。尚、ＡはインバータアンプＩＮＶ２のゲイン量
とする。また、コンデンサでの電荷の減衰量、インバー
タアンプの出力電圧変化の正負の符号については省略す
る。On the other hand, when the voltage Vx2 'is applied to the gate of the inverter amplifier INV2, the output of the inverter amplifier INV2 changes by Vx2''. Here, the output voltage change Vx of the inverter amplifier INV2
2 ″ is Vx2 ″ = A × Vx1 ″ (Equation 6). Note that A is the gain of the inverter amplifier INV2. The positive and negative signs of the amount of charge decay in the capacitor and the change in the output voltage of the inverter amplifier are omitted.
【００１０】従って、(式４）のＶｘ１’’を(式６）に
代入することにより、図５に示す従来のコンパレータ全
体では、Ａ２×（ＶＩＮ２−ＶＩＮ１）だけ出力が変化
して出力電圧ＯＵＴＰが論理レベルに達したか否かを問
わずコンパレートが終了する。Therefore, by substituting Vx1 ″ of (Equation 4) into (Equation 6), the output of the entire conventional comparator shown in FIG. 5 changes by A 2 × (VIN2−VIN1), and the output voltage changes. Completion ends regardless of whether OUTP has reached a logic level.
【００１１】[従来技術２]また、図７に示すように、例
えば、ラッチモードにおいて正帰還をかけることを特徴
するコンパレータが特開平０７−００７４２８号公報
（図２）に開示されている。[Prior Art 2] As shown in FIG. 7, for example, a comparator characterized in that positive feedback is applied in a latch mode is disclosed in Japanese Patent Application Laid-Open No. 07-007428 (FIG. 2).
【００１２】次に、図７に示す特開平０７−００７４２
８号公報のコンパレータの動作を図８を参照して説明す
る。 [スイッチの動作]図８は図７に示すスイッチＳＷ１、Ｓ
Ｗ２、ＳＷ３、ＳＷ４の開閉のタイミングを示す図であ
る。即ち、図８に示すクロック信号ＣＬＫ１に基づいて
図７に示すスイッチＳＷ１、ＳＷ３が開閉し、図８に示
すクロック信号ＣＬＫ２に基づいて図７に示すスイッチ
ＳＷ２が開閉し、図８に示すクロック信号ＣＬＫ３に基
づいて図７に示すスイッチＳＷ４が開閉する。ここで、
クロック信号ＣＬＫ１がＨＩＧＨの期間にスイッチＳＷ
１、ＳＷ３は閉じ、クロック信号ＣＬＫ１がＬＯＷの期
間にスイッチＳＷ１、ＳＷ３は開く。また、クロック信
号ＣＬＫ２がＨＩＧＨの期間にスイッチＳＷ２は閉じ、
クロック信号ＣＬＫ２がＬＯＷの期間にスイッチＳＷ２
は開く。更に、クロック信号ＣＬＫ３がＨＩＧＨの期間
にスイッチＳＷ４は閉じ、クロック信号ＣＬＫ３がＬＯ
Ｗの期間にスイッチＳＷ４は開く。Next, Japanese Patent Application Laid-Open No. 07-00742 shown in FIG.
The operation of the comparator disclosed in Japanese Patent Application Laid-open No. 8 will be described with reference to FIG. [Operation of Switch] FIG. 8 shows the switches SW1, S shown in FIG.
It is a figure which shows the opening and closing timing of W2, SW3, and SW4. That is, the switches SW1 and SW3 shown in FIG. 7 open and close based on the clock signal CLK1 shown in FIG. 8, the switch SW2 shown in FIG. 7 opens and closes based on the clock signal CLK2 shown in FIG. 8, and the clock signal shown in FIG. The switch SW4 shown in FIG. 7 opens and closes based on CLK3. here,
When the clock signal CLK1 is HIGH, the switch SW
1 and SW3 are closed, and the switches SW1 and SW3 are opened while the clock signal CLK1 is LOW. Further, the switch SW2 is closed while the clock signal CLK2 is HIGH,
While the clock signal CLK2 is LOW, the switch SW2
Opens. Further, while the clock signal CLK3 is HIGH, the switch SW4 is closed, and the clock signal CLK3 is
The switch SW4 opens during the period of W.
【００１３】[サンプリングモード] 先ず、スイッチＳＷ１、ＳＷ３が閉じ（クロック信号
ＣＬＫ１:ＨＩＧＨ）、且つスイッチＳＷ２、ＳＷ４が
開く（クロック信号ＣＬＫ２:ＬＯＷ、クロック信号Ｃ
ＬＫ３:ＬＯＷ）期間（第一の所定期間）に、インバー
タアンプＩＮＶ１の動作点電圧ＶＸ１と入力電圧ＶＩＮ
１とがコンデンサＣ１にサンプリングされる。ここで、
コンデンサＣ１に蓄えられる電荷Ｑ１は Ｑ１＝（ＶＩＮ１−Ｖｘ１）Ｃ１ ---(式７） である。[Sampling Mode] First, the switches SW1 and SW3 are closed (clock signal CLK1: HIGH), and the switches SW2 and SW4 are opened (clock signal CLK2: LOW, clock signal C).
LK3: LOW) period (first predetermined period), the operating point voltage VX1 of the inverter amplifier INV1 and the input voltage VIN
1 is sampled by the capacitor C1. here,
The charge Q1 stored in the capacitor C1 is as follows: Q1 = (VIN1−Vx1) C1 (Equation 7)
【００１４】また、理想状態では、インバータアンプＩ
ＮＶ１とインバータアンプＩＮＶ２の動作点電圧は等し
いので、インバータアンプＩＮＶ２のゲートにかかる電
圧Ｖｘ２は Ｖｘ２＝Ｖｘ１ ---(式８） である。In an ideal state, the inverter amplifier I
Since the operating point voltages of NV1 and the inverter amplifier INV2 are equal, the voltage Vx2 applied to the gate of the inverter amplifier INV2 is Vx2 = Vx1 (Equation 8).
【００１５】[増幅モード]第一の所定期間後に、スイッ
チＳＷ１、ＳＷ３、ＳＷ４が開く（クロック信号ＣＬＫ
１:ＬＯＷ、クロック信号ＣＬＫ３:ＬＯＷ）。さらに、
少しの時間差Δｔ後にスイッチＳＷ２が開く（クロック
信号ＣＬＫ２:ＨＩＧＨ）。[Amplification Mode] After a first predetermined period, switches SW1, SW3 and SW4 are opened (clock signal CLK).
1: LOW, clock signal CLK3: LOW). further,
The switch SW2 opens after a slight time difference Δt (clock signal CLK2: HIGH).
【００１６】次に、スイッチＳＷ１、ＳＷ３、ＳＷ４
が開いて（クロック信号ＣＬＫ１：ＬＯＷ、クロック信
号ＣＬＫ３:ＬＯＷ）、且つスイッチＳＷ２が閉じる
（クロック信号ＣＬＫ２:ＨＩＧＨ）期間（第二の所定
期間）に、インバータアンプＩＮＶ１のゲートに与えら
れる電圧Ｖｘ１’はＱ１＝（ＶＩＮ２−Ｖｘ１’）Ｃ１
より、 Ｖｘ１’＝ＶＩＮ２−ＶＩＮ１＋Ｖｘ１ ---(式９） である。Next, the switches SW1, SW3, SW4
Is open (clock signal CLK1: LOW, clock signal CLK3: LOW) and switch SW2 is closed (clock signal CLK2: HIGH) (second predetermined period), the voltage Vx1 ′ applied to the gate of the inverter amplifier INV1. Is Q1 = (VIN2-Vx1 ') C1
Therefore, Vx1 ′ = VIN2−VIN1 + Vx1 (Equation 9).
【００１７】一方、インバータアンプＩＮＶ１のゲート
に電圧Ｖｘ１’が与えられることにより、インバータア
ンプＩＮＶ１の出力がＶｘ１’’だけ変化する。ここ
で、インバータアンプＩＮＶ１の出力電圧変化分Ｖｘ
１’’は、 Ｖｘ１’’＝Ａ×(ＶＩＮ２−ＶＩＮ１) ---(式１０） である。尚、ＡはインバータアンプＩＮＶ１のゲイン量
とする。また、コンデンサでの電荷の減衰量、インバー
タアンプの出力電圧変化の正負の符号については省略す
る。On the other hand, when the voltage Vx1 ′ is applied to the gate of the inverter amplifier INV1, the output of the inverter amplifier INV1 changes by Vx1 ″. Here, the output voltage change Vx of the inverter amplifier INV1
1 ″ is Vx1 ″ = A × (VIN2−VIN1) (Equation 10). Note that A is the gain of the inverter amplifier INV1. The positive and negative signs of the amount of charge decay in the capacitor and the change in the output voltage of the inverter amplifier are omitted.
【００１８】一方、インバータアンプＩＮＶ２のゲート
に電圧Ｖｘ２’がかかることにより、インバータアンプ
ＩＮＶ２の出力がＶｘ２’’だけ変化する。ここで、イ
ンバータアンプＩＮＶ２の出力電圧変化分Ｖｘ２’’
は、 Ｖｘ２’’＝Ａ×Ｖｘ１’’ ---(式１１） である。尚、ＡはインバータアンプＩＮＶ２のゲイン量
とする。また、コンデンサでの電荷の減衰量、インバー
タアンプの出力電圧変化の正負の符号については省略す
る。On the other hand, when the voltage Vx2 'is applied to the gate of the inverter amplifier INV2, the output of the inverter amplifier INV2 changes by Vx2''. Here, the output voltage change Vx2 ″ of the inverter amplifier INV2.
Is as follows: Vx2 ″ = A × Vx1 ″ (Equation 11) Note that A is the gain of the inverter amplifier INV2. The positive and negative signs of the amount of charge decay in the capacitor and the change in the output voltage of the inverter amplifier are omitted.
【００１９】従って、(式１０）のＶｘ１’’を(式１
１）に代入することにより、図７に示すコンパレータ全
体では、Ａ２×（ＶＩＮ２−ＶＩＮ１）だけ出力が変化
する。Therefore, Vx1 ″ of (Equation 10) is changed to (Equation 1)
By substituting 1), the output of the entire comparator shown in FIG. 7 changes by A 2 × (VIN2−VIN1).
【００２０】[ラッチモード] 次に、スイッチＳＷ１、ＳＷ３が開いて（クロック信
号ＣＬＫ１：ＬＯＷ）、且つスイッチＳＷ２、ＳＷ４が
閉じる（クロック信号ＣＬＫ２:ＨＩＧＨ、クロック信
号ＣＬＫ３:ＨＩＧＨ）期間（第三の所定期間）に、正
帰還をかけるため、出力電圧ＯＵＴＰが論理レベルに達
するまで増幅可能となる。[Latch Mode] Next, the switches SW1 and SW3 are opened (clock signal CLK1: LOW) and the switches SW2 and SW4 are closed (clock signal CLK2: HIGH, clock signal CLK3: HIGH) (third mode). Since positive feedback is applied during a predetermined period), amplification can be performed until the output voltage OUTP reaches a logic level.
【発明が解決しようとする課題】しかし、以上の従来の
コンパレータは次のような問題があった。However, the above conventional comparator has the following problems.
【００２１】図５に示す従来のコンパレータは、図７に
示す従来のコンパレータのように正帰還を持たないの
で、比較結果を論理レベルまで増大させるためには、比
較スピード、比較電圧差を考慮すると、インバータアン
プの多段構成が必要となる。実際、インバータアンプが
２段構成の場合は、コンデンサＣ１での電圧利得が−５
ｄB、インバータアンプＩＮＶ１の電圧利得が２０〜３
０ｄBであるので、インバータアンプ一段当たりでは１
５〜２５ｄＢ（２段で３０〜５０ｄB）の電圧利得にし
かならない。The conventional comparator shown in FIG. 5 does not have a positive feedback unlike the conventional comparator shown in FIG. 7, and therefore, in order to increase the comparison result to a logic level, the comparison speed and the comparison voltage difference are taken into consideration. Therefore, a multi-stage configuration of the inverter amplifier is required. In fact, when the inverter amplifier has a two-stage configuration, the voltage gain at the capacitor C1 is -5.
dB, the voltage gain of the inverter amplifier INV1 is 20 to 3
0 dB, so 1 stage per inverter amplifier
The voltage gain is only 5 to 25 dB (30 to 50 dB in two stages).
【００２２】ところで、図５に示す従来のコンパレータ
をA／Dコンバータなどで用いる場合、８ビット A／Dコ
ンバータでは最低９ビットの精度が必要になり、コンパ
レータとして最低でも５０ｄB（論理レベル）以上は必
要である。更なる多ビット化のためには多段接続（３段
以上）が必須となる。しかしながら、多段接続自体によ
りコンパレータの消費電流増大を招く上に、初段のイン
バータアンプにおいて、アナログ入力電圧（ＶＩＮ１）
と基準電圧（ＶＩＮ２）との差が微小な場合、比較期間
（：第二の所定期間）に出力電圧が閾値電圧付近に止
まるため消費電流が増大するという問題があった。When the conventional comparator shown in FIG. 5 is used in an A / D converter or the like, an 8-bit A / D converter requires at least 9-bit precision, and the comparator must have at least 50 dB (logic level) or more. is necessary. In order to further increase the number of bits, multi-stage connection (three or more stages) is essential. However, the current consumption of the comparator is increased by the multi-stage connection itself, and the analog input voltage (VIN1)
When the difference between the reference voltage (VIN2) and the reference voltage (VIN2) is very small, the output voltage stops around the threshold voltage during the comparison period (the second predetermined period), so that the current consumption increases.
【００２３】また、図７に示す従来のコンパレータは、
インバータアンプＩＮＶ１とインバータアンプＩＮＶ２
の動作点電圧が共に等しい場合はオフセットを発生しな
いが、トランジスタのゲート長の相対ばらつきにより、
インバータアンプＩＮＶ１とインバータアンプＩＮＶ２
の動作点電圧に差ができると（オフセット電圧差ΔＶｘ
が発生すると）誤判定をするという問題があった。The conventional comparator shown in FIG.
Inverter amplifier INV1 and inverter amplifier INV2
No offset occurs when both operating point voltages are equal, but due to the relative variation in the gate length of the transistor,
Inverter amplifier INV1 and inverter amplifier INV2
(The offset voltage difference ΔVx
Erroneous determination).
【００２４】即ち、インバータアンプＩＮＶ２の動作点
電圧Ｖｘ２がインバータアンプＩＮＶ１の動作点電圧Ｖ
ｘ１よりもオフセット電圧ΔＶｘだけ高いとすると、第
二の所定期間の増幅モードにおいて、インバータアンプ
ＩＮＶ１の出力電圧Ｖｏｕｔ１は(式９）のＶｘ１’’
より(符号を考慮して) Ｖｏｕｔ１＝Ｖｘ１’’＋Ｖｘ１＝−Ａ×(ＶＩＮ２−ＶＩＮ１)＋Ｖｘ１ -- -(式１２） である。このとき、（ＶＩＮ２−ＶＩＮ１）が負の場
合、Ｖｏｕｔ１はＡ×(ＶＩＮ２−ＶＩＮ１)分だけ動作
点電圧Ｖｘ１よりも正方向に変化する。ここで、オフセ
ット電圧ΔＶｘよりもＶｏｕｔ１の変化分が大きくない
とコンパレータとしては誤判定をする。また、例えば、
微小な入力差電圧（ＶＩＮ２−ＶＩＮ１）などがコンパ
レータに入力された場合などは、第一の所定期間のサン
プリングモードにおいて、コンデンサでの電荷の減衰量
と相まって増幅モード時のインバータアンプＩＮＶ１の
出力の変化がΔＶｘよりも小さくなると、コンパレータ
として誤判定をする。That is, the operating point voltage Vx2 of the inverter amplifier INV2 is equal to the operating point voltage Vx of the inverter amplifier INV1.
Assuming that the voltage is higher than x1 by the offset voltage ΔVx, in the amplification mode during the second predetermined period, the output voltage Vout1 of the inverter amplifier INV1 becomes Vx1 ″ in (Equation 9)
Vout1 = Vx1 ″ + Vx1 = −A × (VIN2−VIN1) + Vx1 — (Equation 12) At this time, when (VIN2-VIN1) is negative, Vout1 changes in the positive direction from the operating point voltage Vx1 by A × (VIN2-VIN1). Here, if the variation of Vout1 is not larger than the offset voltage ΔVx, the comparator makes an erroneous determination. Also, for example,
In the case where a minute input difference voltage (VIN2-VIN1) or the like is input to the comparator, in the sampling mode for the first predetermined period, the output of the inverter amplifier INV1 in the amplification mode is combined with the amount of charge decay in the capacitor. If the change is smaller than ΔVx, the comparator makes an erroneous determination.
【００２５】ここで、一例を挙げれば、０．２５ｕｍプ
ロセスでのトランジスタのゲート長の相対ばらつきによ
る、動作点電圧の変化を図９、１０(図１０は図９の拡
大図)に示す。Ｐｃｈ、Ｎｃｈトランジスタ共に幅Ｗ＝
４．０ｕｍ、長さＬ＝０．３ｕｍとし、インバータアン
プＩＮＶ１のＮｃｈトランジスタのＬを０．００５ｕｍ
細らせ、インバータアンプＩＮＶ２のＰｃｈトランジス
タのＬを０．００５ｕｍ細らせた場合、動作点電圧の差
（オフセット電圧ΔＶｘ）は約８ｍＶである。Here, as an example, FIGS. 9 and 10 (FIG. 10 is an enlarged view of FIG. 9) show a change in operating point voltage due to a relative variation in the gate length of the transistor in the 0.25 μm process. Pch and Nch transistors have width W =
4.0 μm, length L = 0.3 μm, and L of the Nch transistor of the inverter amplifier INV1 is 0.005 μm.
When the width L of the Pch transistor of the inverter amplifier INV2 is reduced by 0.005 μm, the difference between the operating point voltages (offset voltage ΔVx) is about 8 mV.
【００２６】本発明は以上の従来技術における問題に鑑
みてなされたものであって、消費電流が少なく、且つ誤
判定を防ぐコンパレータを提供することを課題とする。The present invention has been made in view of the above-mentioned problems in the conventional technology, and has as its object to provide a comparator which consumes less current and prevents erroneous determination.
【００２７】[0027]
【課題を解決するための手段】前記課題を解決する本出
願第１の発明は、第一の入力電圧(VIN1)と第二の入力電
圧(VIN2)とを入力して出力電圧(OUTP)を出力するコンパ
レータにおいて、一方が、前記第一の入力電圧(VIN1)に
第一のスイッチ(SW1)を介して接続され、且つ前記第二
の入力電圧(VIN2)に第二のスイッチ(SW2)を介して接続
される第一のコンデンサ(C1)と、入力側が前記第一のコ
ンデンサ(C1)の他方に接続され、且つ出力側が前記出力
電圧(OUTP)に接続される第一のインバータアンプ(INV1)
と、前記第一のインバータアンプ(INV1)の入力側と前記
第一のインバータアンプ(INV1)の出力側との間に接続さ
れる第三のスイッチ(SW3)と、出力側が前記第一のイン
バータアンプ(INV1)の入力側に第二のコンデンサ(C2)を
介して接続され、且つ入力側が前記第一のインバータア
ンプ(INV1)の出力側に第三のコンデンサ(C3)を介して接
続される第二のインバータアンプ(INV2)と、前記第二の
インバータアンプ(INV2)の入力側と前記第二のインバー
タアンプ(INV2)の出力側との間に接続される第四のスイ
ッチ(SW4)と、前記第二のコンデンサ(C2)と前記第一の
インバータアンプ(INV1)の入力側との間に接続される第
五のスイッチ(SW5)とから成ることを特徴とするコンパ
レータである。Means for Solving the Problems According to a first invention of the present application for solving the above-mentioned problems, a first input voltage (VIN1) and a second input voltage (VIN2) are inputted to output voltage (OUTP). In the output comparator, one is connected to the first input voltage (VIN1) via a first switch (SW1), and the second switch (SW2) is connected to the second input voltage (VIN2). A first capacitor (C1) connected via a first inverter amplifier (INV1) whose input side is connected to the other of the first capacitor (C1) and whose output side is connected to the output voltage (OUTP). )
A third switch (SW3) connected between an input side of the first inverter amplifier (INV1) and an output side of the first inverter amplifier (INV1), and an output side of the first inverter The input side of the amplifier (INV1) is connected via a second capacitor (C2), and the input side is connected to the output side of the first inverter amplifier (INV1) via a third capacitor (C3). A second inverter amplifier (INV2), a fourth switch (SW4) connected between an input side of the second inverter amplifier (INV2) and an output side of the second inverter amplifier (INV2). , A fifth switch (SW5) connected between the second capacitor (C2) and the input side of the first inverter amplifier (INV1).
【００２８】また本出願第２の発明は、第一の入力電圧
(VIN1)と第二の入力電圧(VIN2)とを入力して出力電圧(O
UTP)を出力するコンパレータにおいて、一方が、前記第
一の入力電圧(VIN1)に第一のスイッチ(SW1)を介して接
続され、且つ前記第二の入力電圧(VIN2)に第二のスイッ
チ(SW2)を介して接続される第一のコンデンサ(C1)と、
一方が前記第一のコンデンサ(C1)の他方に接続され、他
方が前記出力電圧(OUTP)に接続される第二のコンデンサ
(C2)と、入力側が前記第一のコンデンサ(C1)の他方に接
続され、且つ出力側が第三のコンデンサ(C3)の一方に接
続される第一のインバータアンプ(INV1)と、前記第一の
インバータアンプ(INV1)の入力側と前記第一のインバー
タアンプ(INV1)の出力側との間に接続される第三のスイ
ッチ(SW3)と、入力側が前記第三のコンデンサ(C3)の他
方と接続され、出力側が前記出力電圧(OUTP)に接続され
る第二のインバータアンプ(INV2)と、前記第二のインバ
ータアンプ(INV2)の入力側と前記第二のインバータアン
プ(INV2)の出力側との間に接続される第四のスイッチ(S
W4)と、前記第二のコンデンサ(C2)の一方と前記第一の
インバータアンプ(INV1)の入力側との間に接続される第
五のスイッチ(SW5)とから成ることを特徴とするコンパ
レータである。Further, the second invention of the present application provides the first input voltage
(VIN1) and the second input voltage (VIN2) and output voltage (O
UTP), one of which is connected to the first input voltage (VIN1) via a first switch (SW1) and the second switch (SW1) is connected to the second input voltage (VIN2). SW2) via a first capacitor (C1)
A second capacitor, one of which is connected to the other of the first capacitor (C1) and the other of which is connected to the output voltage (OUTP)
(C2), a first inverter amplifier (INV1) having an input side connected to the other side of the first capacitor (C1), and an output side connected to one side of a third capacitor (C3); and A third switch (SW3) connected between the input side of the inverter amplifier (INV1) and the output side of the first inverter amplifier (INV1), and the input side is the other of the third capacitor (C3). A second inverter amplifier (INV2) whose output side is connected to the output voltage (OUTP); an input side of the second inverter amplifier (INV2) and an output of the second inverter amplifier (INV2). A fourth switch (S
W4) and a fifth switch (SW5) connected between one of the second capacitors (C2) and the input side of the first inverter amplifier (INV1). It is.
【００２９】また本出願第３の発明は、本出願第１又は
本出願第２の発明のコンパレータにおいて、第一の所定
期間に前記第一のスイッチ(SW1)、前記第三のスイッチ
(SW3)、前記第四のスイッチ(SW4)及び前記第五のスイッ
チ(SW5)が閉じ、且つ前記第二のスイッチ(SW2)が開き、
前記第一の所定期間後の第二の所定期間に前記第一のス
イッチ(SW1)、前記第三のスイッチ(SW3)、前記第四のス
イッチ(SW4)及び前記第五のスイッチ(SW5)が開き、且つ
前記第二のスイッチ(SW2)が閉じ、前記第二の所定期間
直後の第三の所定期間に前記第一のスイッチ(SW1)、前
記第三のスイッチ(SW3)及び前記第四のスイッチ(SW4)が
開き、且つ前記第二のスイッチ(SW2)及び前記第五のス
イッチ(SW5)が閉じ、前記第三の所定期間直後の第四の
所定期間に前記第一のスイッチ(SW1)、前記第二のスイ
ッチ(SW2)、前記第三のスイッチ(SW3)及び前記第四のス
イッチ(SW4)が開き、且つ前記第五のスイッチ(SW5)が閉
じることを特徴徴とする。Further, the third invention of the present application is the comparator according to the first or second application of the present invention, wherein the first switch (SW1) and the third switch in the first predetermined period are provided.
(SW3), the fourth switch (SW4) and the fifth switch (SW5) are closed, and the second switch (SW2) is opened,
In a second predetermined period after the first predetermined period, the first switch (SW1), the third switch (SW3), the fourth switch (SW4) and the fifth switch (SW5) Open, and the second switch (SW2) is closed, the first switch (SW1), the third switch (SW3) and the fourth switch (SW3) in a third predetermined period immediately after the second predetermined period The switch (SW4) opens, and the second switch (SW2) and the fifth switch (SW5) close, and the first switch (SW1) in a fourth predetermined period immediately after the third predetermined period. The second switch (SW2), the third switch (SW3), and the fourth switch (SW4) are open, and the fifth switch (SW5) is closed.
【００３０】また本出願第４の発明は、本出願第３の発
明のコンパレータにおいて、前記第一の所定期間後前記
第二の所定期間前に前記第四のスイッチ(SW4)及び前記
第五のスイッチ(SW5)が開き、少しの時間差Δｔ後に前
記第一のスイッチ(SW1)及び前記第三のスイッチ(SW3)が
開くことを特徴とする。The fourth invention of the present application is the comparator according to the third invention of the present application, wherein the fourth switch (SW4) and the fifth switch (SW4) are provided after the first predetermined period and before the second predetermined period. The switch (SW5) is opened, and the first switch (SW1) and the third switch (SW3) are opened after a slight time difference Δt.
【００３１】また本出願第５の発明は、本出願第４の発
明のコンパレータにおいて、前記少しの時間差は、前記
第四のスイッチ(SW4)及び前記第五のスイッチ(SW5)が開
いた後に前記第一のインバータアンプ(INV1)及び前記第
二のインバータアンプ(INV2)の動作が安定するまでの時
間であることを特徴とする。According to a fifth invention of the present application, in the comparator according to the fourth invention of the present application, the slight time difference is caused by opening the fourth switch (SW4) and opening the fifth switch (SW5). It is a time until the operations of the first inverter amplifier (INV1) and the second inverter amplifier (INV2) are stabilized.
【００３２】また本出願第６の発明は、本出願第１の発
明から本出願第５の発明の何れか一の発明のコンパレー
タにおいて、前記第二のコンデンサ(C2)及び前記第三の
コンデンサ(C3)が、前記第一のインバータアンプ(INV1)
の動作電圧(Vx1)と前記第二のインバータアンプ(INV2)
の動作電圧(Vx2)との差（オフセット電圧ΔＶｘ）をキ
ャンセルする事を特徴とする。According to a sixth aspect of the present invention, there is provided a comparator according to any one of the first to fifth aspects of the present invention, wherein the second capacitor (C2) and the third capacitor ( C3), the first inverter amplifier (INV1)
Operating voltage (Vx1) and the second inverter amplifier (INV2)
The difference (offset voltage ΔVx) from the operating voltage (Vx2) is canceled.
【００３３】したがって本出願第１の発明から本出願第
６の発明の何れか一のコンパレータによれば、正帰還を
かける事により出力電圧ＯＵＴＰは論理レベルまで完全
に増幅されるので、高精度を要求された場合でもインバ
ータアンプはＩＮＶ１、ＩＮＶ２二つで済む。これによ
り、コンパレータの消費電流も抑える事ができるという
利点がある。また、第一の所定期間でコンデンサＣ２、
Ｃ３に電荷Ｑ２及びＱ３が蓄えられる。即ち、二つのイ
ンバータアンプ（ＩＮＶ１とＩＮＶ２）の間でインバー
タアンプのゲートのＬサイズの相対ばらつきによる生じ
るオフセット電圧ΔＶｘ（Ｖｘ１−Ｖｘ２）をコンデン
サＣ２、Ｃ３によりキャンセルしているので、第二の所
定期間及び第三の所定期間で誤判定を防ぐことができる
という利点がある。Therefore, according to any one of the comparators of the first to sixth aspects of the present invention, the output voltage OUTP is completely amplified to a logic level by applying a positive feedback. Even if required, only two inverters INV1 and INV2 are required. Thus, there is an advantage that the current consumption of the comparator can be suppressed. In the first predetermined period, the capacitor C2,
Charges Q2 and Q3 are stored in C3. That is, since the offset voltage ΔVx (Vx1−Vx2) caused by the relative variation of the L size of the gate of the inverter amplifier between the two inverter amplifiers (INV1 and INV2) is canceled by the capacitors C2 and C3, the second predetermined value is obtained. There is an advantage that misjudgment can be prevented in the period and the third predetermined period.
【００３４】[0034]
【発明の実施の形態】以下に本発明の実施の形態のコン
パレータにつき図面を参照して説明する。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS A comparator according to an embodiment of the present invention will be described below with reference to the drawings.
【００３５】（実施の形態１）まず、本発明の実施の形
態１のコンパレータにつき、図１及び図２を参照して、
説明する。図１は本発明の実施の形態１のコンパレータ
を示すブロック図である。また、図２は、図１に示すス
イッチの開閉のタイミングを示す図である。(Embodiment 1) First, a comparator according to Embodiment 1 of the present invention will be described with reference to FIGS.
explain. FIG. 1 is a block diagram showing a comparator according to the first embodiment of the present invention. FIG. 2 is a diagram showing the timing of opening and closing the switch shown in FIG.
【００３６】図１に示すように、実施の形態１のコンパ
レータは、第一の入力電圧(VIN1)と第二の入力電圧(VIN
2)とを入力して出力電圧(OUTP)を出力するコンパレータ
において、一方が、前記第一の入力電圧(VIN1)に第一の
スイッチ(SW1)を介して接続され、且つ前記第二の入力
電圧(VIN2)に第二のスイッチ(SW2)を介して接続される
第一のコンデンサ(C1)と、入力側が前記第一のコンデン
サ(C1)の他方に接続され、且つ出力側が前記出力電圧(O
UTP)に接続される第一のインバータアンプ(INV1)と、前
記第一のインバータアンプ(INV1)の入力側と前記第一の
インバータアンプ(INV1)の出力側との間に接続される第
三のスイッチ(SW3)と、出力側が前記第一のインバータ
アンプ(INV1)の入力側に第二のコンデンサ(C2)を介して
接続され、且つ入力側が前記第一のインバータアンプ(I
NV1)の出力側に第三のコンデンサ(C3)を介して接続され
る第二のインバータアンプ(INV2)と、前記第二のインバ
ータアンプ(INV2)の入力側と前記第二のインバータアン
プ(INV2)の出力側との間に接続される第四のスイッチ(S
W4)と、前記第二のコンデンサ(C2)と前記第一のインバ
ータアンプ(INV1)の入力側との間に接続される第五のス
イッチ(SW5)とから成る。As shown in FIG. 1, the comparator of the first embodiment includes a first input voltage (VIN1) and a second input voltage (VIN
2) and outputs an output voltage (OUTP), one of which is connected to the first input voltage (VIN1) via a first switch (SW1), and the second input A first capacitor (C1) connected to a voltage (VIN2) via a second switch (SW2), an input side connected to the other of the first capacitor (C1), and an output side connected to the output voltage ( O
UTP), and a third inverter connected between the input side of the first inverter amplifier (INV1) and the output side of the first inverter amplifier (INV1). Switch (SW3), the output side is connected to the input side of the first inverter amplifier (INV1) via a second capacitor (C2), and the input side is the first inverter amplifier (I
A second inverter amplifier (INV2) connected to the output side of the second inverter amplifier (INV2) via the third capacitor (C3), and an input side of the second inverter amplifier (INV2) and the second inverter amplifier (INV2). ) And the fourth switch (S
W4), and a fifth switch (SW5) connected between the second capacitor (C2) and the input side of the first inverter amplifier (INV1).
【００３７】次に、図１に示す本実施の形態１のコンパ
レータの動作を図２を参照して説明する。 [スイッチの動作]図２は図１に示すスイッチＳＷ１、Ｓ
Ｗ２、ＳＷ３、ＳＷ４、ＳＷ５の開閉のタイミングを示
す図である。即ち、図２に示すクロック信号ＣＬＫ１に
基づいて図１に示すスイッチＳＷ１、ＳＷ３が開閉し、
図２に示すクロック信号ＣＬＫ２に基づいて図１に示す
スイッチＳＷ２が開閉し、図２に示すクロック信号ＣＬ
Ｋ３に基づいて図１に示すスイッチＳＷ４が開閉し、図
２に示すクロック信号ＣＬＫ４に基づいて図１に示すス
イッチＳＷ５が開閉する。ここで、クロック信号ＣＬＫ
１がＨＩＧＨの期間にスイッチＳＷ１、ＳＷ３は閉じ、
クロック信号ＣＬＫ１がＬＯＷの期間にスイッチＳＷ
１、ＳＷ３は開く。また、クロック信号ＣＬＫ２がＨＩ
ＧＨの期間にスイッチＳＷ２は閉じ、クロック信号ＣＬ
Ｋ２がＬＯＷの期間にスイッチＳＷ２は開く。更に、ク
ロック信号ＣＬＫ３がＨＩＧＨの期間にスイッチＳＷ４
は閉じ、クロック信号ＣＬＫ３がＬＯＷの期間にスイッ
チＳＷ４は開く。加えて、クロック信号ＣＬＫ４がＨＩ
ＧＨの期間にスイッチＳＷ５は閉じ、クロック信号ＣＬ
Ｋ２がＬＯＷの期間にスイッチＳＷ５は開く。Next, the operation of the comparator according to the first embodiment shown in FIG. 1 will be described with reference to FIG. [Operation of Switch] FIG. 2 shows the switches SW1 and S shown in FIG.
It is a figure which shows the timing of opening and closing of W2, SW3, SW4, and SW5. That is, the switches SW1 and SW3 shown in FIG. 1 open and close based on the clock signal CLK1 shown in FIG.
The switch SW2 shown in FIG. 1 opens and closes based on the clock signal CLK2 shown in FIG. 2, and the clock signal CL shown in FIG.
The switch SW4 shown in FIG. 1 opens and closes based on K3, and the switch SW5 shown in FIG. 1 opens and closes based on the clock signal CLK4 shown in FIG. Here, the clock signal CLK
During the period when 1 is HIGH, the switches SW1 and SW3 are closed,
While the clock signal CLK1 is LOW, the switch SW
1. SW3 opens. Further, when the clock signal CLK2 is HI
During the period GH, the switch SW2 is closed and the clock signal CL
The switch SW2 opens while K2 is LOW. Further, when the clock signal CLK3 is HIGH, the switch SW4
Is closed, and the switch SW4 is opened while the clock signal CLK3 is LOW. In addition, the clock signal CLK4 becomes HI
During the period of GH, the switch SW5 is closed and the clock signal CL is closed.
The switch SW5 opens while K2 is LOW.
【００３８】[サンプリングモード] 先ず、スイッチＳＷ１、ＳＷ３、ＳＷ４、ＳＷ５が閉
じ（クロック信号ＣＬＫ１:ＨＩＧＨ、クロック信号Ｃ
ＬＫ３:ＨＩＧＨ、クロック信号ＣＬＫ４:ＨＩＧＨ）、
且つスイッチＳＷ２が開く（クロック信号ＣＬＫ２:Ｌ
ＯＷ）期間（第一の所定期間）に、インバータアンプＩ
ＮＶ１の動作点電圧ＶＸ１と入力電圧ＶＩＮ１とがコン
デンサＣ１にサンプリングされる。ここで、コンデンサ
Ｃ１に蓄えられる電荷Ｑ１は Ｑ１＝（ＶＩＮ１−Ｖｘ１）Ｃ１ ---(式１−１） である。また同時（第一の所定期間）に、インバータア
ンプＩＮＶ１の動作点電圧ＶＸ１とＩＮＶ２の動作点電
圧ＶＸ２とがオフセット電圧ΔＶｘ（Ｖｘ１−Ｖｘ２）
キャンセル用のコンデンサＣ２及びＣ３にサンプリング
される。ここで、オフセット電圧キャンセル用のコンデ
ンサＣ２及びＣ３に蓄えられる電荷Ｑ２及びＱ３は Ｑ２＝（Ｖｘ１−Ｖｘ２）Ｃ２ ---(式１−２） Ｑ３＝（Ｖｘ１−Ｖｘ２）Ｃ３ ---(式１−３） である。[Sampling Mode] First, the switches SW1, SW3, SW4, and SW5 are closed (clock signal CLK1: HIGH, clock signal C
LK3: HIGH, clock signal CLK4: HIGH),
And the switch SW2 is opened (clock signal CLK2: L
OW) period (first predetermined period), the inverter amplifier I
The operating point voltage VX1 of NV1 and the input voltage VIN1 are sampled by the capacitor C1. Here, the electric charge Q1 stored in the capacitor C1 is as follows: Q1 = (VIN1−Vx1) C1 (Equation 1-1) At the same time (first predetermined period), the operating point voltage VX1 of the inverter amplifier INV1 and the operating point voltage VX2 of the INV2 are offset by ΔVx (Vx1−Vx2).
It is sampled by the canceling capacitors C2 and C3. Here, the electric charges Q2 and Q3 stored in the offset voltage canceling capacitors C2 and C3 are as follows: Q2 = (Vx1-Vx2) C2 --- (Equation 1-2) Q3 = (Vx1-Vx2) C3 ---- (Equation 1) 1-3).
【００３９】[増幅モード]第一の所定期間後に、スイッ
チＳＷ４、ＳＷ５が開く（クロック信号ＣＬＫ３:ＬＯ
Ｗ、クロック信号ＣＬＫ４:ＬＯＷ）。さらに、少しの
時間差Δｔ後にスイッチＳＷ１、ＳＷ３が開く（クロッ
ク信号ＣＬＫ１:ＬＯＷ）。ここで、少しの時間差Δｔ
は、スイッチＳＷ４、ＳＷ５が開いた後にインバータア
ンプＩＮＶ１、ＩＮＶ２の動作が安定するまでの時間で
ある。なお、同時にスイッチＳＷ１、ＳＷ３、ＳＷ４、
ＳＷ５が開く（クロック信号ＣＬＫ１:ＬＯＷ、クロッ
ク信号ＣＬＫ３:ＬＯＷ、クロック信号ＣＬＫ４:ＬＯ
Ｗ）と、スイッチのクロックフィードスルーなどの影響
で、インバータアンプＩＮＶ１、ＩＮＶ２のそれぞれの
動作点電圧（入力端子の電位）が振られ、正帰還ループ
により出力電圧ＯＵＴＰが論理レベルに達してしまう。
即ち、コンパレータはスイッチのクロックフィードスル
ーなどの影響で誤判定をしてしまう。（クロックフィー
ドスルーなどの影響をインバータアンプＩＮＶ１、ＩＮ
Ｖ２に与えない理想的なスイッチであれば、少しの時間
差Δｔは必要ない。）[Amplification Mode] After a first predetermined period, switches SW4 and SW5 are opened (clock signal CLK3: LO).
W, clock signal CLK4: LOW). Further, after a small time difference Δt, the switches SW1 and SW3 open (clock signal CLK1: LOW). Here, a small time difference Δt
Is the time from when the switches SW4 and SW5 are opened until the operation of the inverter amplifiers INV1 and INV2 is stabilized. At the same time, the switches SW1, SW3, SW4,
SW5 opens (clock signal CLK1: LOW, clock signal CLK3: LOW, clock signal CLK4: LOW
W), the operating point voltages (potentials of the input terminals) of the inverter amplifiers INV1 and INV2 fluctuate due to the influence of the clock feedthrough of the switches and the like, and the output voltage OUTP reaches the logic level due to the positive feedback loop.
That is, the comparator makes an erroneous determination under the influence of clock feedthrough of the switch. (The effects of clock feedthrough, etc. are reduced by the inverter amplifiers INV1, INV1,
If the switch is an ideal switch not applied to V2, a small time difference Δt is not required. )
【００４０】次に、スイッチＳＷ１、ＳＷ３、ＳＷ
４、ＳＷ５が開いて（クロック信号ＣＬＫ１:ＬＯＷ、
クロック信号ＣＬＫ３:ＬＯＷ、クロック信号ＣＬＫ４:
ＬＯＷ）、且つスイッチＳＷ２が閉じる（クロック信号
ＣＬＫ２:ＨＩＧＨ）期間（第二の所定期間）に、イン
バータアンプＩＮＶ１のゲートに与えられる電圧Ｖｘ
１’はＱ１＝（ＶＩＮ２−Ｖｘ１’）Ｃ１より、 Ｖｘ１’＝ＶＩＮ２−ＶＩＮ１＋Ｖｘ１ ---(式１−４） である。Next, the switches SW1, SW3, SW
4. SW5 is opened (clock signal CLK1: LOW,
Clock signal CLK3: LOW, clock signal CLK4:
LOW) and the voltage Vx applied to the gate of the inverter amplifier INV1 during the period when the switch SW2 is closed (clock signal CLK2: HIGH) (second predetermined period).
1 ′ is Vx1 ′ = VIN2−VIN1 + Vx1 from Q1 = (VIN2−Vx1 ′) C1 (Formula 1-4).
【００４１】一方、インバータアンプＩＮＶ１のゲート
に電圧Ｖｘ１’が与えられることにより、インバータア
ンプＩＮＶ１の出力がＶｘ１’’だけ変化する。ここ
で、インバータアンプＩＮＶ１の出力電圧変化分Ｖｘ
１’’は、 Ｖｘ１’’＝Ａ×(ＶＩＮ２−ＶＩＮ１) ---(式１−５） である。On the other hand, when the voltage Vx1 'is applied to the gate of the inverter amplifier INV1, the output of the inverter amplifier INV1 changes by Vx1''. Here, the output voltage change Vx of the inverter amplifier INV1
1 ″ is Vx1 ″ = A × (VIN2−VIN1) (Expression 1-5).
【００４２】また同時（第二の所定期間）に、インバー
タアンプＩＮＶ２のゲートに与えられる電圧Ｖｘ２’は
Ｑ３＝（Ｖｘ１’’−Ｖｘ２’）Ｃ３より、 Ｖｘ２’＝Ｖｘ１’’−Ｖｘ１＋Ｖｘ２ ---(式１−６） である。At the same time (second predetermined period), the voltage Vx2 'applied to the gate of the inverter amplifier INV2 becomes Vx2' = Vx1 ''-Vx1 + Vx2 from Q3 = (Vx1 "-Vx2 ') C3. (Equation 1-6).
【００４３】一方、インバータアンプＩＮＶ２のゲート
に電圧Ｖｘ２’がかかることにより、インバータアンプ
ＩＮＶ２の出力がＶｘ２’’だけ変化する。ここで、イ
ンバータアンプＩＮＶ２の出力電圧変化分Ｖｘ２’’
は、 Ｖｘ２’’＝Ａ×Ｖｘ１’’ ---(式１−７） である。尚、ＡはインバータアンプＩＮＶ２のゲイン量
とする。また、コンデンサでの電荷の減衰量、インバー
タアンプの出力電圧変化の正負の符号については省略す
る。On the other hand, when the voltage Vx2 'is applied to the gate of the inverter amplifier INV2, the output of the inverter amplifier INV2 changes by Vx2''. Here, the output voltage change Vx2 ″ of the inverter amplifier INV2.
Vx2 ″ = A × Vx1 ″ (Equation 1-7) Note that A is the gain of the inverter amplifier INV2. The positive and negative signs of the amount of charge decay in the capacitor and the change in the output voltage of the inverter amplifier are omitted.
【００４４】従って、(式１−５）のＶｘ１’’を(式１
−７）に代入することにより、図１に示す本実施の形態
１のコンパレータ全体では、Ａ２×（ＶＩＮ２−ＶＩＮ
１）だけ出力が変化する。Therefore, Vx1 ″ of (Equation 1-5) is changed to (Equation 1)
-7), the entire comparator according to the first embodiment shown in FIG. 1 has A 2 × (VIN 2 −VIN
The output changes only in 1).
【００４５】[ラッチモード] 次に、スイッチＳＷ１、ＳＷ３、ＳＷ４が開いて（ク
ロック信号ＣＬＫ１：ＬＯＷ、クロック信号ＣＬＫ３：
ＬＯＷ）、且つスイッチＳＷ２、ＳＷ５が閉じる（クロ
ック信号ＣＬＫ２:ＨＩＧＨ、クロック信号ＣＬＫ４:Ｈ
ＩＧＨ）期間（第三の所定期間）に、正帰還をかけるた
め、出力電圧ＯＵＴＰが論理レベルに達するまで増幅可
能となる。但し、スイッチＳＷ２は第三の所定期間に閉
じているので、コンデンサＣ１が正帰還ループ内での負
荷容量として見えて来る。これにより、正帰還のスピー
ドは遅くなる。[Latch Mode] Next, the switches SW1, SW3 and SW4 are opened (clock signal CLK1: LOW, clock signal CLK3:
LOW) and switches SW2 and SW5 are closed (clock signal CLK2: HIGH, clock signal CLK4: H
In the (IGH) period (third predetermined period), positive feedback is applied, so that amplification can be performed until the output voltage OUTP reaches a logic level. However, since the switch SW2 is closed during the third predetermined period, the capacitor C1 appears as a load capacitance in the positive feedback loop. As a result, the speed of positive feedback is reduced.
【００４６】次に、スイッチＳＷ１、ＳＷ２、ＳＷ
３、ＳＷ４、が開いて（クロック信号ＣＬＫ１：ＬＯ
Ｗ、クロック信号ＣＬＫ２：ＬＯＷ、クロック信号ＣＬ
Ｋ３：ＬＯＷ）、且つスイッチＳＷ５が閉じる（クロッ
ク信号ＣＬＫ４:ＨＩＧＨ）期間（第四の所定期間）。
ここで、スイッチＳＷ２は第四の所定期間に開いている
ので、コンデンサＣ１の入力端子側の端子がオープン状
態となる。これにより、コンデンサＣ１が正帰還ループ
内での負荷容量として見えなくなり、結果的に正帰還の
かかるスピードが増する。Next, the switches SW1, SW2, SW
3, SW4 is opened (clock signal CLK1: LO
W, clock signal CLK2: LOW, clock signal CL
K3: LOW) and the switch SW5 is closed (clock signal CLK4: HIGH) (fourth predetermined period).
Here, since the switch SW2 is open during the fourth predetermined period, the terminal on the input terminal side of the capacitor C1 is open. As a result, the capacitor C1 becomes invisible as a load capacitance in the positive feedback loop, and as a result, the speed at which the positive feedback is applied increases.
【００４７】従って、図１に示す本実施の形態１のコン
パレータによれば、正帰還をかける事により出力電圧Ｏ
ＵＴＰは論理レベルまで完全に増幅されるので、高精度
を要求された場合でもインバータアンプはＩＮＶ１、Ｉ
ＮＶ２二つで済む。これにより、コンパレータの消費電
流も抑える事ができるという利点がある。また、サンプ
リングモードでコンデンサＣ２、Ｃ３に電荷Ｑ２及びＱ
３が蓄えられる。即ち、二つのインバータアンプ（ＩＮ
Ｖ１とＩＮＶ２）の間でインバータアンプのゲートのＬ
サイズの相対ばらつきによる生じるオフセット電圧ΔＶ
ｘ（Ｖｘ１−Ｖｘ２）をコンデンサＣ２、Ｃ３によりキ
ャンセルしているので、増幅モードで誤判定を防ぐこと
ができるという利点がある。Therefore, according to the comparator of the first embodiment shown in FIG. 1, the output voltage O
Since UTP is completely amplified to a logic level, the inverter amplifiers INV1 and IV1 are required even when high precision is required.
Only two NVs are required. Thus, there is an advantage that the current consumption of the comparator can be suppressed. In the sampling mode, charges Q2 and Q3 are stored in capacitors C2 and C3.
3 is stored. That is, two inverter amplifiers (IN
V1 and INV2) between the gate of the inverter amplifier and L
Offset voltage ΔV caused by relative variation in size
Since x (Vx1−Vx2) is canceled by the capacitors C2 and C3, there is an advantage that erroneous determination can be prevented in the amplification mode.
【００４８】（実施の形態２）まず、本発明の実施の形
態２のコンパレータにつき、図３及び図４を参照して、
説明する。図３は本発明の実施の形態２のコンパレータ
を示すブロック図である。また、図４は、図２に示すス
イッチの開閉のタイミングを示す図である。なお、図４
は、図２と同じである。(Embodiment 2) First, a comparator according to Embodiment 2 of the present invention will be described with reference to FIGS.
explain. FIG. 3 is a block diagram showing a comparator according to the second embodiment of the present invention. FIG. 4 is a diagram showing the timing of opening and closing the switch shown in FIG. FIG.
Is the same as FIG.
【００４９】図３に示すように、実施の形態２のコンパ
レータは、第一の入力電圧(VIN1)と第二の入力電圧(VIN
2)とを入力して出力電圧(OUTP)を出力するコンパレータ
において、一方が、前記第一の入力電圧(VIN1)に第一の
スイッチ(SW1)を介して接続され、且つ前記第二の入力
電圧(VIN2)に第二のスイッチ(SW2)を介して接続される
第一のコンデンサ(C1)と、一方が前記第一のコンデンサ
(C1)の他方に接続され、他方が前記出力電圧(OUTP)に接
続される第二のコンデンサ(C2)と、入力側が前記第一の
コンデンサ(C1)の他方に接続され、且つ出力側が第三の
コンデンサ(C3)の一方に接続される第一のインバータア
ンプ(INV1)と、前記第一のインバータアンプ(INV1)の入
力側と前記第一のインバータアンプ(INV1)の出力側との
間に接続される第三のスイッチ(SW3)と、入力側が前記
第三のコンデンサ(C3)の他方と接続され、出力側が前記
出力電圧(OUTP)に接続される第二のインバータアンプ(I
NV2)と、前記第二のインバータアンプ(INV2)の入力側と
前記第二のインバータアンプ(INV2)の出力側との間に接
続される第四のスイッチ(SW4)と、前記第二のコンデン
サ(C2)の一方と前記第一のインバータアンプ(INV1)の入
力側との間に接続される第五のスイッチ(SW5)とから成
る。As shown in FIG. 3, the comparator of the second embodiment comprises a first input voltage (VIN1) and a second input voltage (VIN
2) and outputs an output voltage (OUTP), one of which is connected to the first input voltage (VIN1) via a first switch (SW1), and the second input A first capacitor (C1) connected to a voltage (VIN2) via a second switch (SW2), one of which is the first capacitor;
(C1) is connected to the other side, the other side is connected to the output voltage (OUTP), a second capacitor (C2), the input side is connected to the other side of the first capacitor (C1), and the output side is the second A first inverter amplifier (INV1) connected to one of the three capacitors (C3), and between an input side of the first inverter amplifier (INV1) and an output side of the first inverter amplifier (INV1). A third switch (SW3) connected to the second inverter amplifier (I) whose input side is connected to the other of the third capacitor (C3) and whose output side is connected to the output voltage (OUTP).
NV2), a fourth switch (SW4) connected between the input side of the second inverter amplifier (INV2) and the output side of the second inverter amplifier (INV2), and the second capacitor (C2) and a fifth switch (SW5) connected between the input side of the first inverter amplifier (INV1).
【００５０】本実施の形態２のコンパレータ動作は、実
施の形態１のコンパレータ動作と実質的に同じである。
実施の形態１のコンパレータの出力電圧ＯＵＴＰの取り
出しはインバータアンプＩＮＶ１の出力側であったが、
本実施の形態２の出力電圧ＯＵＴＰの取り出しはインバ
ータアンプＩＮＶ２の出力側であるので、本実施の形態
２の出力電圧ＯＵＴＰが実施の形態１の出力電圧ＯＵＴ
Ｐに比べて反転する以外は、本実施の形態２の動作は、
実施の形態１のコンパレータ動作と同じである。従っ
て、図３に示す本実施の形態２のコンパレータによって
も、実施の形態１のコンパレータと同様の利点がある。
二つのインバータアンプ（ＩＮＶ１とＩＮＶ２）の間で
インバータアンプのゲートのＬサイズの相対ばらつきに
よる生じるオフセット電圧ΔＶｘ（Ｖｘ１−Ｖｘ２）が
コンデンサＣ２、Ｃ３によりキャンセルされされていれ
ばよい。The comparator operation of the second embodiment is substantially the same as the comparator operation of the first embodiment.
The output voltage OUTP of the comparator according to the first embodiment is extracted on the output side of the inverter amplifier INV1.
Since the output voltage OUTP of the second embodiment is extracted from the output side of the inverter amplifier INV2, the output voltage OUTP of the second embodiment is changed to the output voltage OUT of the first embodiment.
Except for inversion compared to P, the operation of the second embodiment is as follows.
This is the same as the comparator operation of the first embodiment. Therefore, the comparator of the second embodiment shown in FIG. 3 has the same advantages as the comparator of the first embodiment.
It is sufficient that the offset voltage ΔVx (Vx1−Vx2) generated due to the relative variation of the L size of the gate of the inverter amplifier between the two inverter amplifiers (INV1 and INV2) is canceled by the capacitors C2 and C3.
【００５１】[0051]
【発明の効果】上述のように本発明は、第一の入力電圧
(VIN1)と第二の入力電圧(VIN2)とを入力して出力電圧(O
UTP)を出力するコンパレータにおいて、一方が、前記第
一の入力電圧(VIN1)に第一のスイッチ(SW1)を介して接
続され、且つ前記第二の入力電圧(VIN2)に第二のスイッ
チ(SW2)を介して接続される第一のコンデンサ(C1)と、
入力側が前記第一のコンデンサ(C1)の他方に接続され、
且つ出力側が前記出力電圧(OUTP)に接続される第一のイ
ンバータアンプ(INV1)と、前記第一のインバータアンプ
(INV1)の入力側と前記第一のインバータアンプ(INV1)の
出力側との間に接続される第三のスイッチ(SW3)と、出
力側が第二のコンデンサ(C2)を介して接続され、且つ入
力側が第三のコンデンサ(C3)を介して接続される第二の
インバータアンプ(INV2)と、前記第二のインバータアン
プ(INV2)の入力側と前記第二のインバータアンプ(INV2)
の出力側との間に接続される第四のスイッチ(SW4)と、
前記第二のコンデンサ(C2)と前記第一のインバータアン
プ(INV1)の入力側との間に接続される第五のスイッチ(S
W5)とから成る。As described above, according to the present invention, the first input voltage
(VIN1) and the second input voltage (VIN2) and output voltage (O
UTP), one of which is connected to the first input voltage (VIN1) via a first switch (SW1) and the second switch (SW1) is connected to the second input voltage (VIN2). SW2) via a first capacitor (C1)
The input side is connected to the other of the first capacitor (C1),
A first inverter amplifier (INV1) whose output side is connected to the output voltage (OUTP), and the first inverter amplifier
A third switch (SW3) connected between the input side of (INV1) and the output side of the first inverter amplifier (INV1), and the output side is connected via a second capacitor (C2), A second inverter amplifier (INV2) whose input side is connected via a third capacitor (C3), an input side of the second inverter amplifier (INV2) and the second inverter amplifier (INV2)
A fourth switch (SW4) connected between the output side of
A fifth switch (S) connected between the second capacitor (C2) and the input side of the first inverter amplifier (INV1).
W5).
【００５２】係る構成により、正帰還をかける事により
出力電圧ＯＵＴＰは論理レベルまで完全に増幅されるの
で、高精度を要求された場合でもインバータアンプはＩ
ＮＶ１、ＩＮＶ２二つで済む。これにより、コンパレー
タの消費電流も抑える事ができるという利点がある。ま
た、二つのインバータアンプ（ＩＮＶ１とＩＮＶ２）の
間でインバータアンプのゲートのＬサイズの相対ばらつ
きによる生じるオフセット電圧ΔＶｘ（Ｖｘ１−Ｖｘ
２）をコンデンサＣ２、Ｃ３によりキャンセルしている
ので、誤判定を防ぐことができるという効果がある。With such a configuration, the output voltage OUTP is completely amplified to the logic level by applying the positive feedback.
Only NV1 and INV2 are required. Thus, there is an advantage that the current consumption of the comparator can be suppressed. Further, an offset voltage ΔVx (Vx1−Vx) generated between two inverter amplifiers (INV1 and INV2) due to a relative variation in the L size of the gates of the inverter amplifiers.
Since 2) is canceled by the capacitors C2 and C3, there is an effect that erroneous determination can be prevented.
【図１】 本発明の実施の形態１のコンパレータを示す
ブロック図である。FIG. 1 is a block diagram illustrating a comparator according to a first embodiment of the present invention.
【図２】 図１に示すスイッチの開閉のタイミングを示
す図である。FIG. 2 is a diagram showing opening and closing timings of the switch shown in FIG. 1;
【図３】 本発明の実施の形態２のコンパレータを示す
ブロック図である。FIG. 3 is a block diagram illustrating a comparator according to a second embodiment of the present invention.
【図４】 図３に示すスイッチの開閉のタイミングを示
す図である。FIG. 4 is a diagram showing opening and closing timings of the switch shown in FIG. 3;
【図５】 従来のコンパレータを示すブロック図であ
る。FIG. 5 is a block diagram showing a conventional comparator.
【図６】 図５に示すスイッチの開閉のタイミングを示
す図である。6 is a diagram showing opening and closing timings of the switch shown in FIG. 5;
【図７】 従来のコンパレータを示すブロック図であ
る。FIG. 7 is a block diagram showing a conventional comparator.
【図８】 図７に示すスイッチの開閉のタイミングを示
す図である。8 is a diagram showing opening and closing timings of the switch shown in FIG. 7;
【図９】 インバータアンプの動作点電圧の変化を示す
図である。FIG. 9 is a diagram showing a change in operating point voltage of the inverter amplifier.
【図１０】 図９の破線で囲んだ領域を拡大したものを
示す図である。FIG. 10 is an enlarged view of a region surrounded by a broken line in FIG. 9;
ＶＩＮ１、ＶＩＮ２ 入力電圧 ＯＵＴＰ 出力電圧 ＳＷ１、ＳＷ２、ＳＷ３、ＳＷ４、ＳＷ５ スイッチ Ｃ１、Ｃ２ コンデンサ ＩＮＶ１、ＩＮＶ２ インバータアンプ ＣＬＫ１、ＣＬＫ２、ＣＬＫ３、ＣＬＫ４ クロック信
号 Ｖｘ１、Ｖｘ２ 動作電圧 ΔＶｘ オフセット電圧VIN1, VIN2 Input voltage OUTP Output voltage SW1, SW2, SW3, SW4, SW5 Switch C1, C2 Capacitor INV1, INV2 Inverter amplifier CLK1, CLK2, CLK3, CLK4 Clock signal Vx1, Vx2 Operating voltage ΔVx Offset voltage
Claims (6)
(VIN2)とを入力して出力電圧(OUTP)を出力するコンパレ
ータにおいて、一方が、前記第一の入力電圧(VIN1)に第
一のスイッチ(SW1)を介して接続され、且つ前記第二の
入力電圧(VIN2)に第二のスイッチ(SW2)を介して接続さ
れる第一のコンデンサ(C1)と、入力側が前記第一のコン
デンサ(C1)の他方に接続され、且つ出力側が前記出力電
圧(OUTP)に接続される第一のインバータアンプ(INV1)
と、前記第一のインバータアンプ(INV1)の入力側と前記
第一のインバータアンプ(INV1)の出力側との間に接続さ
れる第三のスイッチ(SW3)と、出力側が前記第一のイン
バータアンプ(INV1)の入力側に第二のコンデンサ(C2)を
介して接続され、且つ入力側が前記第一のインバータア
ンプ(INV1)の出力側に第三のコンデンサ(C3)を介して接
続される第二のインバータアンプ(INV2)と、前記第二の
インバータアンプ(INV2)の入力側と前記第二のインバー
タアンプ(INV2)の出力側との間に接続される第四のスイ
ッチ(SW4)と、前記第二のコンデンサ(C2)と前記第一の
インバータアンプ(INV1)の入力側との間に接続される第
五のスイッチ(SW5)とから成ることを特徴とするコンパ
レータ。1. A first input voltage (VIN1) and a second input voltage
(VIN2) and an output voltage (OUTP), one of which is connected to the first input voltage (VIN1) via a first switch (SW1), and the second A first capacitor (C1) connected to an input voltage (VIN2) via a second switch (SW2); an input side connected to the other of the first capacitor (C1); and an output side connected to the output voltage. The first inverter amplifier (INV1) connected to (OUTP)
A third switch (SW3) connected between an input side of the first inverter amplifier (INV1) and an output side of the first inverter amplifier (INV1), and an output side of the first inverter The input side of the amplifier (INV1) is connected via a second capacitor (C2), and the input side is connected to the output side of the first inverter amplifier (INV1) via a third capacitor (C3). A second inverter amplifier (INV2), a fourth switch (SW4) connected between an input side of the second inverter amplifier (INV2) and an output side of the second inverter amplifier (INV2). And a fifth switch (SW5) connected between the second capacitor (C2) and the input side of the first inverter amplifier (INV1).
(VIN2)とを入力して出力電圧(OUTP)を出力するコンパレ
ータにおいて、一方が、前記第一の入力電圧(VIN1)に第
一のスイッチ(SW1)を介して接続され、且つ前記第二の
入力電圧(VIN2)に第二のスイッチ(SW2)を介して接続さ
れる第一のコンデンサ(C1)と、一方が前記第一のコンデ
ンサ(C1)の他方に接続され、他方が前記出力電圧(OUTP)
に接続される第二のコンデンサ(C2)と、入力側が前記第
一のコンデンサ(C1)の他方に接続され、且つ出力側が第
三のコンデンサ(C3)の一方に接続される第一のインバー
タアンプ(INV1)と、前記第一のインバータアンプ(INV1)
の入力側と前記第一のインバータアンプ(INV1)の出力側
との間に接続される第三のスイッチ(SW3)と、入力側が
前記第三のコンデンサ(C3)の他方と接続され、出力側が
前記出力電圧(OUTP)に接続される第二のインバータアン
プ(INV2)と、前記第二のインバータアンプ(INV2)の入力
側と前記第二のインバータアンプ(INV2)の出力側との間
に接続される第四のスイッチ(SW4)と、前記第二のコン
デンサ(C2)の一方と前記第一のインバータアンプ(INV1)
の入力側との間に接続される第五のスイッチ(SW5)とか
ら成ることを特徴とするコンパレータ。2. A first input voltage (VIN1) and a second input voltage
(VIN2) and an output voltage (OUTP), one of which is connected to the first input voltage (VIN1) via a first switch (SW1), and the second A first capacitor (C1) connected to an input voltage (VIN2) via a second switch (SW2), one of which is connected to the other of the first capacitor (C1), and the other is the output voltage ( OUTP)
A second capacitor (C2) connected to the first inverter amplifier whose input side is connected to the other of the first capacitor (C1), and whose output side is connected to one of the third capacitors (C3). (INV1) and the first inverter amplifier (INV1)
A third switch (SW3) connected between the input side of the first inverter amplifier (INV1) and the output side of the first inverter amplifier (INV1), the input side is connected to the other of the third capacitor (C3), and the output side is A second inverter amplifier (INV2) connected to the output voltage (OUTP), connected between an input side of the second inverter amplifier (INV2) and an output side of the second inverter amplifier (INV2). A fourth switch (SW4), one of the second capacitors (C2) and the first inverter amplifier (INV1).
And a fifth switch (SW5) connected between the input terminal and the input side of the comparator.
W1)、前記第三のスイッチ(SW3)、前記第四のスイッチ(S
W4)及び前記第五のスイッチ(SW5)が閉じ、且つ前記第二
のスイッチ(SW2)が開き、 前記第一の所定期間後の第二の所定期間に前記第一のス
イッチ(SW1)、前記第三のスイッチ(SW3)、前記第四のス
イッチ(SW4)及び前記第五のスイッチ(SW5)が開き、且つ
前記第二のスイッチ(SW2)が閉じ、 前記第二の所定期間直後の第三の所定期間に前記第一の
スイッチ(SW1)、前記第三のスイッチ(SW3)及び前記第四
のスイッチ(SW4)が開き、且つ前記第二のスイッチ(SW2)
及び前記第五のスイッチ(SW5)が閉じ、 前記第三の所定期間直後の第四の所定期間に前記第一の
スイッチ(SW1)、前記第二のスイッチ(SW2)、前記第三の
スイッチ(SW3)及び前記第四のスイッチ(SW4)が開き、且
つ前記第五のスイッチ(SW5)が閉じることを特徴とする
請求項１又は請求項２に記載のコンパレータ。3. The first switch (S) for a first predetermined period.
W1), the third switch (SW3), the fourth switch (S
W4) and the fifth switch (SW5) are closed, and the second switch (SW2) is opened, the first switch (SW1) in a second predetermined period after the first predetermined period, the The third switch (SW3), the fourth switch (SW4) and the fifth switch (SW5) are opened, and the second switch (SW2) is closed, and the third switch immediately after the second predetermined period. The first switch (SW1), the third switch (SW3) and the fourth switch (SW4) are opened for a predetermined period of time, and the second switch (SW2)
And the fifth switch (SW5) is closed, the first switch (SW1), the second switch (SW2), the third switch ( 3. The comparator according to claim 1, wherein the third switch (SW3) and the fourth switch (SW4) are open, and the fifth switch (SW5) is closed.
間前に前記第四のスイッチ(SW4)及び前記第五のスイッ
チ(SW5)が開き、 少しの時間差Δｔ後に前記第一のスイッチ(SW1)及び前
記第三のスイッチ(SW3)が開くことを特徴とする請求項
３に記載のコンパレータ。4. The fourth switch (SW4) and the fifth switch (SW5) open after the first predetermined period and before the second predetermined period, and after a small time difference Δt, the first switch 4. The comparator according to claim 3, wherein (SW1) and the third switch (SW3) are opened.
チ(SW4)及び前記第五のスイッチ(SW5)が開いた後に前記
第一のインバータアンプ(INV1)及び前記第二のインバー
タアンプ(INV2)の動作が安定するまでの時間であること
を特徴とする請求項４に記載のコンパレータ。5. The small time difference between the first inverter amplifier (INV1) and the second inverter amplifier (INV2) after the fourth switch (SW4) and the fifth switch (SW5) are opened. 5. The comparator according to claim 4, wherein the operation is a time until the operation is stabilized.
のコンデンサ(C3)が、前記第一のインバータアンプ(INV
1)の動作電圧(Vx1)と前記第二のインバータアンプ(INV
2)の動作電圧(Vx2)との差（オフセット電圧ΔＶｘ）を
キャンセルする事を特徴とする請求項１から請求項５の
いずれか一項に記載のコンパレータ。6. The first inverter amplifier (INV), wherein the second capacitor (C2) and the third capacitor (C3)
1) operating voltage (Vx1) and the second inverter amplifier (INV
The comparator according to any one of claims 1 to 5, wherein a difference (offset voltage ΔVx) from the operation voltage (Vx2) of (2) is canceled.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000107530A JP3626069B2 (en) | 2000-04-10 | 2000-04-10 | comparator |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000107530A JP3626069B2 (en) | 2000-04-10 | 2000-04-10 | comparator |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001292052A true JP2001292052A (en) | 2001-10-19 |
| JP3626069B2 JP3626069B2 (en) | 2005-03-02 |
Family
ID=18620514
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000107530A Expired - Fee Related JP3626069B2 (en) | 2000-04-10 | 2000-04-10 | comparator |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3626069B2 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007133396A (en) * | 2005-11-07 | 2007-05-31 | Samsung Sdi Co Ltd | Comparator, dc-dc converter, and organic light emitting display using the same |
-
2000
- 2000-04-10 JP JP2000107530A patent/JP3626069B2/en not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007133396A (en) * | 2005-11-07 | 2007-05-31 | Samsung Sdi Co Ltd | Comparator, dc-dc converter, and organic light emitting display using the same |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3626069B2 (en) | 2005-03-02 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US10958258B2 (en) | Delay based comparator | |
| US8198920B2 (en) | Low current comparator with programmable hysteresis | |
| JP3439322B2 (en) | Differential input chopper type voltage comparison circuit | |
| US10855265B2 (en) | Comparison circuit | |
| EP0591868A2 (en) | Analog-to-digital converter | |
| US5311085A (en) | Clocked comparator with offset-voltage compensation | |
| US6046612A (en) | Self-resetting comparator circuit and method | |
| EP0379240A1 (en) | Clocked comparator with offset reduction | |
| US6060912A (en) | High speed strobed comparator circuit having a latch circuit | |
| US5525920A (en) | Comparator circuit and method thereof | |
| US6518901B2 (en) | Boosted switch device for a sampler of an analog/digital converter, and operating method thereof | |
| JP2002353787A (en) | Comparator and analog/digital converter | |
| US6259316B1 (en) | Low voltage buffer amplifier for high speed sample and hold applications | |
| US6407592B2 (en) | Sample-and-hold circuit | |
| JP2001292052A (en) | Comparator | |
| US7696916B2 (en) | Parallel type analog-to-digital conversion circuit, sampling circuit and comparison amplification circuit | |
| US6614378B2 (en) | Sampling processing device and imaging apparatus using it | |
| KR930010939B1 (en) | Inverter circuit and chopper type comparator circuit using the same | |
| US20070096766A1 (en) | Chopper type comparator | |
| US6069500A (en) | High speed regeneration comparator | |
| JPH09326674A (en) | Tuning bistable circuit for high frequency addition | |
| JP3468502B2 (en) | comparator | |
| KR930004765Y1 (en) | Analog to digital converter | |
| JP3081515B2 (en) | Analog-digital conversion circuit | |
| JP2005191861A (en) | Differential comparator, ramp signal formation circuit and a/d converter |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20041028 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20041110 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20041201 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20071210 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081210 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091210 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091210 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101210 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101210 Year of fee payment: 6 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101210 Year of fee payment: 6 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111210 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111210 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121210 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121210 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131210 Year of fee payment: 9 |
|
| LAPS | Cancellation because of no payment of annual fees |