JP3626069B2 - comparator - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、コンパレータに関するものである。
【０００２】
【従来の技術】
［従来技術１］
図５に示すように、例えば、インバータアンプＩＮＶ１、ＩＮＶ２を多段に接続して構成されてなるコンパレータが従来より知られている。図５に示す従来のコンパレータの特徴は、多段に接続して構成されてなる複数のインバータアンプにより必要なゲインを得てコンパレートしようとする点である（図５では、２段構成）。また、図５に示す従来のコンパレータは、スイッチＳＷ１、ＳＷ２、ＳＷ３、ＳＷ４、及びコンデンサＣ１、Ｃ２を備えている。
【０００３】
次に、図５に示す従来のコンパレータの動作を図６を参照して説明する。
［スイッチの動作］
図６は図５に示すスイッチＳＷ１、ＳＷ２、ＳＷ３、ＳＷ４の開閉のタイミングを示す図である。即ち、図６に示すクロック信号ＣＬＫ１に基づいて図５に示すスイッチＳＷ１、ＳＷ３、ＳＷ４が開閉し、図６に示すクロック信号ＣＬＫ２に基づいて図５に示すスイッチＳＷ２が開閉する。ここで、クロック信号ＣＬＫ１がＨＩＧＨの期間にスイッチＳＷ１、ＳＷ３、ＳＷ４は閉じ、クロック信号ＣＬＫ１がＬＯＷの期間にスイッチＳＷ１、ＳＷ３、ＳＷ４は開く。また、クロック信号ＣＬＫ２がＨＩＧＨの期間にスイッチＳＷ２は閉じ、クロック信号ＣＬＫ２がＬＯＷの期間にスイッチＳＷ２は開く。
【０００４】
［サンプリングモード］
▲１▼先ず、スイッチＳＷ１、ＳＷ３、ＳＷ４が閉じ（クロック信号ＣＬＫ１：ＨＩＧＨ）、且つスイッチＳＷ２が開く（クロック信号ＣＬＫ２：ＬＯＷ）期間（第一の所定期間）に、インバータアンプＩＮＶ１の動作点電圧ＶＸ１と入力電圧ＶＩＮ１とがコンデンサＣ１にサンプリングされる。ここで、コンデンサＣ１に蓄えられる電荷Ｑ１は
Ｑ１＝（ＶＩＮ１−Ｖｘ１）Ｃ１ −−−（式１）
である。
また同時（第一の所定期間）に、インバータアンプＩＮＶ１の動作点電圧ＶＸ１とＩＮＶ２の動作点電圧ＶＸ２とがコンデンサＣ２にサンプリングされる。ここで、コンデンサＣ２に蓄えられる電荷Ｑ２は
Ｑ２＝（Ｖｘ１−Ｖｘ２）Ｃ２ −−−（式２）
である。
【０００５】
［増幅モード］
第一の所定期間後に、スイッチＳＷ１、ＳＷ３、ＳＷ４が開く（クロック信号ＣＬＫ１：ＬＯＷ）。さらに、少しの時間差Δｔ後にスイッチＳＷ２が開く（クロック信号ＣＬＫ２：ＨＩＧＨ）。
【０００６】
▲２▼次に、スイッチＳＷ１、ＳＷ３、ＳＷ４が開いて（クロック信号ＣＬＫ１：ＬＯＷ）、且つスイッチＳＷ２が閉じる（クロック信号ＣＬＫ２：ＨＩＧＨ）期間（第二の所定期間）に、インバータアンプＩＮＶ１のゲートに与えられる電圧Ｖｘ１’は
Ｑ１＝（ＶＩＮ２−Ｖｘ１’）Ｃ１より、
Ｖｘ１’＝ＶＩＮ２−ＶＩＮ１＋Ｖｘ１ −−−（式３）
である。
【０００７】
一方、インバータアンプＩＮＶ１のゲートに電圧Ｖｘ１’が与えられることにより、インバータアンプＩＮＶ１の出力がＶｘ１’’だけ変化する。ここで、インバータアンプＩＮＶ１の出力電圧変化分Ｖｘ１’’は、
Ｖｘ１’’＝Ａ×（ＶＩＮ２−ＶＩＮ１） −−−（式４）
である。尚、ＡはインバータアンプＩＮＶ１のゲイン量とする。また、コンデンサでの電荷の減衰量、インバータアンプの出力電圧変化の正負の符号については省略する。
【０００８】
従って、インバータアンプＩＮＶ１の出力電圧変化分Ｖｘ１’’がコンデンサＣ２を介してインバータアンプＩＮＶ２のゲートに与えられる電圧Ｖｘ２’は
Ｑ２＝（Ｖｘ１’’−Ｖｘ２’）Ｃ２より、
Ｖｘ２’＝Ｖｘ１’’−Ｖｘ１＋Ｖｘ２ −−−（式５）
である。
【０００９】
一方、インバータアンプＩＮＶ２のゲートに電圧Ｖｘ２’が与えられることにより、インバータアンプＩＮＶ２の出力がＶｘ２’’だけ変化する。ここで、インバータアンプＩＮＶ２の出力電圧変化分Ｖｘ２’’は、
Ｖｘ２’’＝Ａ×Ｖｘ１’’ −−−（式６）
である。尚、ＡはインバータアンプＩＮＶ２のゲイン量とする。また、コンデンサでの電荷の減衰量、インバータアンプの出力電圧変化の正負の符号については省略する。
【００１０】
従って、（式４）のＶｘ１’’を（式６）に代入することにより、図５に示す従来のコンパレータ全体では、Ａ２×（ＶＩＮ２−ＶＩＮ１）だけ出力が変化して出力電圧ＯＵＴＰが論理レベルに達したか否かを問わずコンパレートが終了する。
【００１１】
［従来技術２］
また、図７に示すように、例えば、ラッチモードにおいて正帰還をかけることを特徴するコンパレータが特開平０７−００７４２８号公報（図２）に開示されている。
【００１２】
次に、図７に示す特開平０７−００７４２８号公報のコンパレータの動作を図８を参照して説明する。
［スイッチの動作］
図８は図７に示すスイッチＳＷ１、ＳＷ２、ＳＷ３、ＳＷ４の開閉のタイミングを示す図である。即ち、図８に示すクロック信号ＣＬＫ１に基づいて図７に示すスイッチＳＷ１、ＳＷ３が開閉し、図８に示すクロック信号ＣＬＫ２に基づいて図７に示すスイッチＳＷ２が開閉し、図８に示すクロック信号ＣＬＫ３に基づいて図７に示すスイッチＳＷ４が開閉する。ここで、クロック信号ＣＬＫ１がＨＩＧＨの期間にスイッチＳＷ１、ＳＷ３は閉じ、クロック信号ＣＬＫ１がＬＯＷの期間にスイッチＳＷ１、ＳＷ３は開く。また、クロック信号ＣＬＫ２がＨＩＧＨの期間にスイッチＳＷ２は閉じ、クロック信号ＣＬＫ２がＬＯＷの期間にスイッチＳＷ２は開く。更に、クロック信号ＣＬＫ３がＨＩＧＨの期間にスイッチＳＷ４は閉じ、クロック信号ＣＬＫ３がＬＯＷの期間にスイッチＳＷ４は開く。
【００１３】
［サンプリングモード］
▲１▼先ず、スイッチＳＷ１、ＳＷ３が閉じ（クロック信号ＣＬＫ１：ＨＩＧＨ）、且つスイッチＳＷ２、ＳＷ４が開く（クロック信号ＣＬＫ２：ＬＯＷ、クロック信号ＣＬＫ３：ＬＯＷ）期間（第一の所定期間）に、インバータアンプＩＮＶ１の動作点電圧ＶＸ１と入力電圧ＶＩＮ１とがコンデンサＣ１にサンプリングされる。ここで、コンデンサＣ１に蓄えられる電荷Ｑ１は
Ｑ１＝（ＶＩＮ１−Ｖｘ１）Ｃ１ −−−（式７）
である。
【００１４】
また、理想状態では、インバータアンプＩＮＶ１とインバータアンプＩＮＶ２の動作点電圧は等しいので、インバータアンプＩＮＶ２のゲートにかかる電圧Ｖｘ２は
Ｖｘ２＝Ｖｘ１ −−−（式８）
である。
【００１５】
［増幅モード］
第一の所定期間後に、スイッチＳＷ１、ＳＷ３、ＳＷ４が開く（クロック信号ＣＬＫ１：ＬＯＷ、クロック信号ＣＬＫ３：ＬＯＷ）。さらに、少しの時間差Δｔ後にスイッチＳＷ２が開く（クロック信号ＣＬＫ２：ＨＩＧＨ）。
【００１６】
▲２▼次に、スイッチＳＷ１、ＳＷ３、ＳＷ４が開いて（クロック信号ＣＬＫ１：ＬＯＷ、クロック信号ＣＬＫ３：ＬＯＷ）、且つスイッチＳＷ２が閉じる（クロック信号ＣＬＫ２：ＨＩＧＨ）期間（第二の所定期間）に、インバータアンプＩＮＶ１のゲートに与えられる電圧Ｖｘ１’は
Ｑ１＝（ＶＩＮ２−Ｖｘ１’）Ｃ１より、
Ｖｘ１’＝ＶＩＮ２−ＶＩＮ１＋Ｖｘ１ −−−（式９）
である。
【００１７】
一方、インバータアンプＩＮＶ１のゲートに電圧Ｖｘ１’が与えられることにより、インバータアンプＩＮＶ１の出力がＶｘ１’’だけ変化する。ここで、インバータアンプＩＮＶ１の出力電圧変化分Ｖｘ１’’は、
Ｖｘ１’’＝Ａ×（ＶＩＮ２−ＶＩＮ１） −−−（式１０）
である。尚、ＡはインバータアンプＩＮＶ１のゲイン量とする。また、コンデンサでの電荷の減衰量、インバータアンプの出力電圧変化の正負の符号については省略する。
【００１８】
一方、インバータアンプＩＮＶ２のゲートに電圧Ｖｘ２’がかかることにより、インバータアンプＩＮＶ２の出力がＶｘ２’’だけ変化する。ここで、インバータアンプＩＮＶ２の出力電圧変化分Ｖｘ２’’は、
Ｖｘ２’’＝Ａ×Ｖｘ１’’ −−−（式１１）
である。尚、ＡはインバータアンプＩＮＶ２のゲイン量とする。また、コンデンサでの電荷の減衰量、インバータアンプの出力電圧変化の正負の符号については省略する。
【００１９】
従って、（式１０）のＶｘ１’’を（式１１）に代入することにより、図７に示すコンパレータ全体では、Ａ２×（ＶＩＮ２−ＶＩＮ１）だけ出力が変化する。
【００２０】
［ラッチモード］
▲３▼次に、スイッチＳＷ１、ＳＷ３が開いて（クロック信号ＣＬＫ１：ＬＯＷ）、且つスイッチＳＷ２、ＳＷ４が閉じる（クロック信号ＣＬＫ２：ＨＩＧＨ、クロック信号ＣＬＫ３：ＨＩＧＨ）期間（第三の所定期間）に、正帰還をかけるため、出力電圧ＯＵＴＰが論理レベルに達するまで増幅可能となる。
【発明が解決しようとする課題】
しかし、以上の従来のコンパレータは次のような問題があった。
【００２１】
図５に示す従来のコンパレータは、図７に示す従来のコンパレータのように正帰還を持たないので、比較結果を論理レベルまで増大させるためには、比較スピード、比較電圧差を考慮すると、インバータアンプの多段構成が必要となる。実際、インバータアンプが２段構成の場合は、コンデンサＣ１での電圧利得が−５ｄＢ、インバータアンプＩＮＶ１の電圧利得が２０〜３０ｄＢであるので、インバータアンプ一段当たりでは１５〜２５ｄＢ（２段で３０〜５０ｄＢ）の電圧利得にしかならない。
【００２２】
ところで、図５に示す従来のコンパレータをＡ／Ｄコンバータなどで用いる場合、８ビット Ａ／Ｄコンバータでは最低９ビットの精度が必要になり、コンパレータとして最低でも５０ｄＢ（論理レベル）以上は必要である。更なる多ビット化のためには多段接続（３段以上）が必須となる。しかしながら、多段接続自体によりコンパレータの消費電流増大を招く上に、初段のインバータアンプにおいて、アナログ入力電圧（ＶＩＮ１）と基準電圧（ＶＩＮ２）との差が微小な場合、比較期間（▲２▼：第二の所定期間）に出力電圧が閾値電圧付近に止まるため消費電流が増大するという問題があった。
【００２３】
また、図７に示す従来のコンパレータは、インバータアンプＩＮＶ１とインバータアンプＩＮＶ２の動作点電圧が共に等しい場合はオフセットを発生しないが、トランジスタのゲート長の相対ばらつきにより、インバータアンプＩＮＶ１とインバータアンプＩＮＶ２の動作点電圧に差ができると（オフセット電圧差ΔＶｘが発生すると）誤判定をするという問題があった。
【００２４】
即ち、インバータアンプＩＮＶ２の動作点電圧Ｖｘ２がインバータアンプＩＮＶ１の動作点電圧Ｖｘ１よりもオフセット電圧ΔＶｘだけ高いとすると、第二の所定期間の増幅モードにおいて、インバータアンプＩＮＶ１の出力電圧Ｖｏｕｔ１は（式９）のＶｘ１’’より（符号を考慮して）
Ｖｏｕｔ１＝Ｖｘ１’’＋Ｖｘ１＝−Ａ×（ＶＩＮ２−ＶＩＮ１）＋Ｖｘ１ −−−（式１２）
である。このとき、（ＶＩＮ２−ＶＩＮ１）が負の場合、Ｖｏｕｔ１はＡ×（ＶＩＮ２−ＶＩＮ１）分だけ動作点電圧Ｖｘ１よりも正方向に変化する。ここで、オフセット電圧ΔＶｘよりもＶｏｕｔ１の変化分が大きくないとコンパレータとしては誤判定をする。また、例えば、微小な入力差電圧（ＶＩＮ２−ＶＩＮ１）などがコンパレータに入力された場合などは、第一の所定期間のサンプリングモードにおいて、コンデンサでの電荷の減衰量と相まって増幅モード時のインバータアンプＩＮＶ１の出力の変化がΔＶｘよりも小さくなると、コンパレータとして誤判定をする。
【００２５】
ここで、一例を挙げれば、０．２５ｕｍプロセスでのトランジスタのゲート長の相対ばらつきによる、動作点電圧の変化を図９、１０（図１０は図９の拡大図）に示す。Ｐｃｈ、Ｎｃｈトランジスタ共に幅Ｗ＝４．０ｕｍ、長さＬ＝０．３ｕｍとし、インバータアンプＩＮＶ１のＮｃｈトランジスタのＬを０．００５ｕｍ細らせ、インバータアンプＩＮＶ２のＰｃｈトランジスタのＬを０．００５ｕｍ細らせた場合、動作点電圧の差（オフセット電圧ΔＶｘ）は約８ｍＶである。
【００２６】
本発明は以上の従来技術における問題に鑑みてなされたものであって、消費電流が少なく、且つ誤判定を防ぐコンパレータを提供することを課題とする。
【００２７】
【課題を解決するための手段】
前記課題を解決する本出願第１の発明は、第一の入力電圧（ＶＩＮ１）と第二の入力電圧（ＶＩＮ２）とを入力して出力電圧（ＯＵＴＰ）を出力するコンパレータにおいて、
一方が、前記第一の入力電圧（ＶＩＮ１）に第一のスイッチ（ＳＷ１）を介して接続され、且つ前記第二の入力電圧（ＶＩＮ２）に第二のスイッチ（ＳＷ２）を介して接続される第一のコンデンサ（Ｃ１）と、
入力側が前記第一のコンデンサ（Ｃ１）の他方に接続され、且つ出力側が前記出力電圧（ＯＵＴＰ）に接続される第一のインバータアンプ（ＩＮＶ１）と、
前記第一のインバータアンプ（ＩＮＶ１）の入力側と前記第一のインバータアンプ（ＩＮＶ１）の出力側との間に接続される第三のスイッチ（ＳＷ３）と、
出力側が前記第一のインバータアンプ（ＩＮＶ１）の入力側に第二のコンデンサ（Ｃ２）を介して接続され、且つ入力側が前記第一のインバータアンプ（ＩＮＶ１）の出力側に第三のコンデンサ（Ｃ３）を介して接続される第二のインバータアンプ（ＩＮＶ２）と、
前記第二のインバータアンプ（ＩＮＶ２）の入力側と前記第二のインバータアンプ（ＩＮＶ２）の出力側との間に接続される第四のスイッチ（ＳＷ４）と、
前記第二のコンデンサ（Ｃ２）と前記第一のインバータアンプ（ＩＮＶ１）の入力側との間に接続される第五のスイッチ（ＳＷ５）とから成ることを特徴とするコンパレータである。
【００２８】
また本出願第２の発明は、第一の入力電圧（ＶＩＮ１）と第二の入力電圧（ＶＩＮ２）とを入力して出力電圧（ＯＵＴＰ）を出力するコンパレータにおいて、
一方が、前記第一の入力電圧（ＶＩＮ１）に第一のスイッチ（ＳＷ１）を介して接続され、且つ前記第二の入力電圧（ＶＩＮ２）に第二のスイッチ（ＳＷ２）を介して接続される第一のコンデンサ（Ｃ１）と、
一方が前記第一のコンデンサ（Ｃ１）の他方に接続され、他方が前記出力電圧（ＯＵＴＰ）に接続される第二のコンデンサ（Ｃ２）と、
入力側が前記第一のコンデンサ（Ｃ１）の他方に接続され、且つ出力側が第三のコンデンサ（Ｃ３）の一方に接続される第一のインバータアンプ（ＩＮＶ１）と、
前記第一のインバータアンプ（ＩＮＶ１）の入力側と前記第一のインバータアンプ（ＩＮＶ１）の出力側との間に接続される第三のスイッチ（ＳＷ３）と、
入力側が前記第三のコンデンサ（Ｃ３）の他方と接続され、出力側が前記出力電圧（ＯＵＴＰ）に接続される第二のインバータアンプ（ＩＮＶ２）と、
前記第二のインバータアンプ（ＩＮＶ２）の入力側と前記第二のインバータアンプ（ＩＮＶ２）の出力側との間に接続される第四のスイッチ（ＳＷ４）と、
前記第二のコンデンサ（Ｃ２）の一方と前記第一のインバータアンプ（ＩＮＶ１）の入力側との間に接続される第五のスイッチ（ＳＷ５）とから成ることを特徴とするコンパレータである。
【００２９】
また本出願第３の発明は、本出願第１又は本出願第２の発明のコンパレータにおいて、第一の所定期間に前記第一のスイッチ（ＳＷ１）、前記第三のスイッチ（ＳＷ３）、前記第四のスイッチ（ＳＷ４）及び前記第五のスイッチ（ＳＷ５）が閉じ、且つ前記第二のスイッチ（ＳＷ２）が開き、
前記第一の所定期間後の第二の所定期間に前記第一のスイッチ（ＳＷ１）、前記第三のスイッチ（ＳＷ３）、前記第四のスイッチ（ＳＷ４）及び前記第五のスイッチ（ＳＷ５）が開き、且つ前記第二のスイッチ（ＳＷ２）が閉じ、
前記第二の所定期間直後の第三の所定期間に前記第一のスイッチ（ＳＷ１）、前記第三のスイッチ（ＳＷ３）及び前記第四のスイッチ（ＳＷ４）が開き、且つ前記第二のスイッチ（ＳＷ２）及び前記第五のスイッチ（ＳＷ５）が閉じ、
前記第三の所定期間直後の第四の所定期間に前記第一のスイッチ（ＳＷ１）、前記第二のスイッチ（ＳＷ２）、前記第三のスイッチ（ＳＷ３）及び前記第四のスイッチ（ＳＷ４）が開き、且つ前記第五のスイッチ（ＳＷ５）が閉じることを特徴徴とする。
【００３０】
また本出願第４の発明は、本出願第３の発明のコンパレータにおいて、前記第一の所定期間後前記第二の所定期間前に前記第四のスイッチ（ＳＷ４）及び前記第五のスイッチ（ＳＷ５）が開き、
少しの時間差Δｔ後に前記第一のスイッチ（ＳＷ１）及び前記第三のスイッチ（ＳＷ３）が開くことを特徴とする。
【００３１】
また本出願第５の発明は、本出願第４の発明のコンパレータにおいて、前記少しの時間差は、前記第四のスイッチ（ＳＷ４）及び前記第五のスイッチ（ＳＷ５）が開いた後に前記第一のインバータアンプ（ＩＮＶ１）及び前記第二のインバータアンプ（ＩＮＶ２）の動作が安定するまでの時間であることを特徴とする。
【００３２】
また本出願第６の発明は、本出願第１の発明から本出願第５の発明の何れか一の発明のコンパレータにおいて、前記第二のコンデンサ（Ｃ２）及び前記第三のコンデンサ（Ｃ３）が、前記第一のインバータアンプ（ＩＮＶ１）の動作電圧（Ｖｘ１）と前記第二のインバータアンプ（ＩＮＶ２）の動作電圧（Ｖｘ２）との差（オフセット電圧ΔＶｘ）をキャンセルする事を特徴とする。
【００３３】
したがって本出願第１の発明から本出願第６の発明の何れか一のコンパレータによれば、正帰還をかける事により出力電圧ＯＵＴＰは論理レベルまで完全に増幅されるので、高精度を要求された場合でもインバータアンプはＩＮＶ１、ＩＮＶ２二つで済む。これにより、コンパレータの消費電流も抑える事ができるという利点がある。
また、第一の所定期間でコンデンサＣ２、Ｃ３に電荷Ｑ２及びＱ３が蓄えられる。即ち、二つのインバータアンプ（ＩＮＶ１とＩＮＶ２）の間でインバータアンプのゲートのＬサイズの相対ばらつきによる生じるオフセット電圧ΔＶｘ（Ｖｘ１−Ｖｘ２）をコンデンサＣ２、Ｃ３によりキャンセルしているので、第二の所定期間及び第三の所定期間で誤判定を防ぐことができるという利点がある。
【００３４】
【発明の実施の形態】
以下に本発明の実施の形態のコンパレータにつき図面を参照して説明する。
【００３５】
（実施の形態１）
まず、本発明の実施の形態１のコンパレータにつき、図１及び図２を参照して、説明する。
図１は本発明の実施の形態１のコンパレータを示すブロック図である。また、図２は、図１に示すスイッチの開閉のタイミングを示す図である。
【００３６】
図１に示すように、実施の形態１のコンパレータは、第一の入力電圧（ＶＩＮ１）と第二の入力電圧（ＶＩＮ２）とを入力して出力電圧（ＯＵＴＰ）を出力するコンパレータにおいて、
一方が、前記第一の入力電圧（ＶＩＮ１）に第一のスイッチ（ＳＷ１）を介して接続され、且つ前記第二の入力電圧（ＶＩＮ２）に第二のスイッチ（ＳＷ２）を介して接続される第一のコンデンサ（Ｃ１）と、
入力側が前記第一のコンデンサ（Ｃ１）の他方に接続され、且つ出力側が前記出力電圧（ＯＵＴＰ）に接続される第一のインバータアンプ（ＩＮＶ１）と、
前記第一のインバータアンプ（ＩＮＶ１）の入力側と前記第一のインバータアンプ（ＩＮＶ１）の出力側との間に接続される第三のスイッチ（ＳＷ３）と、
出力側が前記第一のインバータアンプ（ＩＮＶ１）の入力側に第二のコンデンサ（Ｃ２）を介して接続され、且つ入力側が前記第一のインバータアンプ（ＩＮＶ１）の出力側に第三のコンデンサ（Ｃ３）を介して接続される第二のインバータアンプ（ＩＮＶ２）と、
前記第二のインバータアンプ（ＩＮＶ２）の入力側と前記第二のインバータアンプ（ＩＮＶ２）の出力側との間に接続される第四のスイッチ（ＳＷ４）と、
前記第二のコンデンサ（Ｃ２）と前記第一のインバータアンプ（ＩＮＶ１）の入力側との間に接続される第五のスイッチ（ＳＷ５）とから成る。
【００３７】
次に、図１に示す本実施の形態１のコンパレータの動作を図２を参照して説明する。
［スイッチの動作］
図２は図１に示すスイッチＳＷ１、ＳＷ２、ＳＷ３、ＳＷ４、ＳＷ５の開閉のタイミングを示す図である。即ち、図２に示すクロック信号ＣＬＫ１に基づいて図１に示すスイッチＳＷ１、ＳＷ３が開閉し、図２に示すクロック信号ＣＬＫ２に基づいて図１に示すスイッチＳＷ２が開閉し、図２に示すクロック信号ＣＬＫ３に基づいて図１に示すスイッチＳＷ４が開閉し、図２に示すクロック信号ＣＬＫ４に基づいて図１に示すスイッチＳＷ５が開閉する。ここで、クロック信号ＣＬＫ１がＨＩＧＨの期間にスイッチＳＷ１、ＳＷ３は閉じ、クロック信号ＣＬＫ１がＬＯＷの期間にスイッチＳＷ１、ＳＷ３は開く。また、クロック信号ＣＬＫ２がＨＩＧＨの期間にスイッチＳＷ２は閉じ、クロック信号ＣＬＫ２がＬＯＷの期間にスイッチＳＷ２は開く。更に、クロック信号ＣＬＫ３がＨＩＧＨの期間にスイッチＳＷ４は閉じ、クロック信号ＣＬＫ３がＬＯＷの期間にスイッチＳＷ４は開く。加えて、クロック信号ＣＬＫ４がＨＩＧＨの期間にスイッチＳＷ５は閉じ、クロック信号ＣＬＫ２がＬＯＷの期間にスイッチＳＷ５は開く。
【００３８】
［サンプリングモード］
▲１▼先ず、スイッチＳＷ１、ＳＷ３、ＳＷ４、ＳＷ５が閉じ（クロック信号ＣＬＫ１：ＨＩＧＨ、クロック信号ＣＬＫ３：ＨＩＧＨ、クロック信号ＣＬＫ４：ＨＩＧＨ）、且つスイッチＳＷ２が開く（クロック信号ＣＬＫ２：ＬＯＷ）期間（第一の所定期間）に、インバータアンプＩＮＶ１の動作点電圧ＶＸ１と入力電圧ＶＩＮ１とがコンデンサＣ１にサンプリングされる。ここで、コンデンサＣ１に蓄えられる電荷Ｑ１は
Ｑ１＝（ＶＩＮ１−Ｖｘ１）Ｃ１ −−−（式１−１）
である。
また同時（第一の所定期間）に、インバータアンプＩＮＶ１の動作点電圧ＶＸ１とＩＮＶ２の動作点電圧ＶＸ２とがオフセット電圧ΔＶｘ（Ｖｘ１−Ｖｘ２）キャンセル用のコンデンサＣ２及びＣ３にサンプリングされる。ここで、オフセット電圧キャンセル用のコンデンサＣ２及びＣ３に蓄えられる電荷Ｑ２及びＱ３は
Ｑ２＝（Ｖｘ１−Ｖｘ２）Ｃ２ −−−（式１−２）
Ｑ３＝（Ｖｘ１−Ｖｘ２）Ｃ３ −−−（式１−３）
である。
【００３９】
［増幅モード］
第一の所定期間後に、スイッチＳＷ４、ＳＷ５が開く（クロック信号ＣＬＫ３：ＬＯＷ、クロック信号ＣＬＫ４：ＬＯＷ）。さらに、少しの時間差Δｔ後にスイッチＳＷ１、ＳＷ３が開く（クロック信号ＣＬＫ１：ＬＯＷ）。ここで、少しの時間差Δｔは、スイッチＳＷ４、ＳＷ５が開いた後にインバータアンプＩＮＶ１、ＩＮＶ２の動作が安定するまでの時間である。
なお、同時にスイッチＳＷ１、ＳＷ３、ＳＷ４、ＳＷ５が開く（クロック信号ＣＬＫ１：ＬＯＷ、クロック信号ＣＬＫ３：ＬＯＷ、クロック信号ＣＬＫ４：ＬＯＷ）と、スイッチのクロックフィードスルーなどの影響で、インバータアンプＩＮＶ１、ＩＮＶ２のそれぞれの動作点電圧（入力端子の電位）が振られ、正帰還ループにより出力電圧ＯＵＴＰが論理レベルに達してしまう。即ち、コンパレータはスイッチのクロックフィードスルーなどの影響で誤判定をしてしまう。（クロックフィードスルーなどの影響をインバータアンプＩＮＶ１、ＩＮＶ２に与えない理想的なスイッチであれば、少しの時間差Δｔは必要ない。）
【００４０】
▲２▼次に、スイッチＳＷ１、ＳＷ３、ＳＷ４、ＳＷ５が開いて（クロック信号ＣＬＫ１：ＬＯＷ、クロック信号ＣＬＫ３：ＬＯＷ、クロック信号ＣＬＫ４：ＬＯＷ）、且つスイッチＳＷ２が閉じる（クロック信号ＣＬＫ２：ＨＩＧＨ）期間（第二の所定期間）に、インバータアンプＩＮＶ１のゲートに与えられる電圧Ｖｘ１’は
Ｑ１＝（ＶＩＮ２−Ｖｘ１’）Ｃ１より、
Ｖｘ１’＝ＶＩＮ２−ＶＩＮ１＋Ｖｘ１ −−−（式１−４）
である。
【００４１】
一方、インバータアンプＩＮＶ１のゲートに電圧Ｖｘ１’が与えられることにより、インバータアンプＩＮＶ１の出力がＶｘ１’’だけ変化する。ここで、インバータアンプＩＮＶ１の出力電圧変化分Ｖｘ１’’は、
Ｖｘ１’’＝Ａ×（ＶＩＮ２−ＶＩＮ１） −−−（式１−５）
である。
【００４２】
また同時（第二の所定期間）に、インバータアンプＩＮＶ２のゲートに与えられる電圧Ｖｘ２’は
Ｑ３＝（Ｖｘ１’’−Ｖｘ２’）Ｃ３より、
Ｖｘ２’＝Ｖｘ１’’−Ｖｘ１＋Ｖｘ２ −−−（式１−６）
である。
【００４３】
一方、インバータアンプＩＮＶ２のゲートに電圧Ｖｘ２’がかかることにより、インバータアンプＩＮＶ２の出力がＶｘ２’’だけ変化する。ここで、インバータアンプＩＮＶ２の出力電圧変化分Ｖｘ２’’は、
Ｖｘ２’’＝Ａ×Ｖｘ１’’ −−−（式１−７）
である。尚、ＡはインバータアンプＩＮＶ２のゲイン量とする。また、コンデンサでの電荷の減衰量、インバータアンプの出力電圧変化の正負の符号については省略する。
【００４４】
従って、（式１−５）のＶｘ１’’を（式１−７）に代入することにより、図１に示す本実施の形態１のコンパレータ全体では、Ａ２×（ＶＩＮ２−ＶＩＮ１）だけ出力が変化する。
【００４５】
［ラッチモード］
▲３▼次に、スイッチＳＷ１、ＳＷ３、ＳＷ４が開いて（クロック信号ＣＬＫ１：ＬＯＷ、クロック信号ＣＬＫ３：ＬＯＷ）、且つスイッチＳＷ２、ＳＷ５が閉じる（クロック信号ＣＬＫ２：ＨＩＧＨ、クロック信号ＣＬＫ４：ＨＩＧＨ）期間（第三の所定期間）に、正帰還をかけるため、出力電圧ＯＵＴＰが論理レベルに達するまで増幅可能となる。但し、スイッチＳＷ２は第三の所定期間に閉じているので、コンデンサＣ１が正帰還ループ内での負荷容量として見えて来る。これにより、正帰還のスピードは遅くなる。
【００４６】
▲４▼次に、スイッチＳＷ１、ＳＷ２、ＳＷ３、ＳＷ４、が開いて（クロック信号ＣＬＫ１：ＬＯＷ、クロック信号ＣＬＫ２：ＬＯＷ、クロック信号ＣＬＫ３：ＬＯＷ）、且つスイッチＳＷ５が閉じる（クロック信号ＣＬＫ４：ＨＩＧＨ）期間（第四の所定期間）。ここで、スイッチＳＷ２は第四の所定期間に開いているので、コンデンサＣ１の入力端子側の端子がオープン状態となる。これにより、コンデンサＣ１が正帰還ループ内での負荷容量として見えなくなり、結果的に正帰還のかかるスピードが増する。
【００４７】
従って、図１に示す本実施の形態１のコンパレータによれば、正帰還をかける事により出力電圧ＯＵＴＰは論理レベルまで完全に増幅されるので、高精度を要求された場合でもインバータアンプはＩＮＶ１、ＩＮＶ２二つで済む。これにより、コンパレータの消費電流も抑える事ができるという利点がある。
また、サンプリングモードでコンデンサＣ２、Ｃ３に電荷Ｑ２及びＱ３が蓄えられる。即ち、二つのインバータアンプ（ＩＮＶ１とＩＮＶ２）の間でインバータアンプのゲートのＬサイズの相対ばらつきによる生じるオフセット電圧ΔＶｘ（Ｖｘ１−Ｖｘ２）をコンデンサＣ２、Ｃ３によりキャンセルしているので、増幅モードで誤判定を防ぐことができるという利点がある。
【００４８】
（実施の形態２）
まず、本発明の実施の形態２のコンパレータにつき、図３及び図４を参照して、説明する。
図３は本発明の実施の形態２のコンパレータを示すブロック図である。また、図４は、図２に示すスイッチの開閉のタイミングを示す図である。なお、図４は、図２と同じである。
【００４９】
図３に示すように、実施の形態２のコンパレータは、第一の入力電圧（ＶＩＮ１）と第二の入力電圧（ＶＩＮ２）とを入力して出力電圧（ＯＵＴＰ）を出力するコンパレータにおいて、
一方が、前記第一の入力電圧（ＶＩＮ１）に第一のスイッチ（ＳＷ１）を介して接続され、且つ前記第二の入力電圧（ＶＩＮ２）に第二のスイッチ（ＳＷ２）を介して接続される第一のコンデンサ（Ｃ１）と、
一方が前記第一のコンデンサ（Ｃ１）の他方に接続され、他方が前記出力電圧（ＯＵＴＰ）に接続される第二のコンデンサ（Ｃ２）と、
入力側が前記第一のコンデンサ（Ｃ１）の他方に接続され、且つ出力側が第三のコンデンサ（Ｃ３）の一方に接続される第一のインバータアンプ（ＩＮＶ１）と、
前記第一のインバータアンプ（ＩＮＶ１）の入力側と前記第一のインバータアンプ（ＩＮＶ１）の出力側との間に接続される第三のスイッチ（ＳＷ３）と、
入力側が前記第三のコンデンサ（Ｃ３）の他方と接続され、出力側が前記出力電圧（ＯＵＴＰ）に接続される第二のインバータアンプ（ＩＮＶ２）と、
前記第二のインバータアンプ（ＩＮＶ２）の入力側と前記第二のインバータアンプ（ＩＮＶ２）の出力側との間に接続される第四のスイッチ（ＳＷ４）と、
前記第二のコンデンサ（Ｃ２）の一方と前記第一のインバータアンプ（ＩＮＶ１）の入力側との間に接続される第五のスイッチ（ＳＷ５）とから成る。
【００５０】
本実施の形態２のコンパレータ動作は、実施の形態１のコンパレータ動作と実質的に同じである。実施の形態１のコンパレータの出力電圧ＯＵＴＰの取り出しはインバータアンプＩＮＶ１の出力側であったが、本実施の形態２の出力電圧ＯＵＴＰの取り出しはインバータアンプＩＮＶ２の出力側であるので、本実施の形態２の出力電圧ＯＵＴＰが実施の形態１の出力電圧ＯＵＴＰに比べて反転する以外は、本実施の形態２の動作は、実施の形態１のコンパレータ動作と同じである。従って、図３に示す本実施の形態２のコンパレータによっても、実施の形態１のコンパレータと同様の利点がある。二つのインバータアンプ（ＩＮＶ１とＩＮＶ２）の間でインバータアンプのゲートのＬサイズの相対ばらつきによる生じるオフセット電圧ΔＶｘ（Ｖｘ１−Ｖｘ２）がコンデンサＣ２、Ｃ３によりキャンセルされされていればよい。
【００５１】
【発明の効果】
上述のように本発明は、第一の入力電圧（ＶＩＮ１）と第二の入力電圧（ＶＩＮ２）とを入力して出力電圧（ＯＵＴＰ）を出力するコンパレータにおいて、
一方が、前記第一の入力電圧（ＶＩＮ１）に第一のスイッチ（ＳＷ１）を介して接続され、且つ前記第二の入力電圧（ＶＩＮ２）に第二のスイッチ（ＳＷ２）を介して接続される第一のコンデンサ（Ｃ１）と、
入力側が前記第一のコンデンサ（Ｃ１）の他方に接続され、且つ出力側が前記出力電圧（ＯＵＴＰ）に接続される第一のインバータアンプ（ＩＮＶ１）と、
前記第一のインバータアンプ（ＩＮＶ１）の入力側と前記第一のインバータアンプ（ＩＮＶ１）の出力側との間に接続される第三のスイッチ（ＳＷ３）と、
出力側が第二のコンデンサ（Ｃ２）を介して接続され、且つ入力側が第三のコンデンサ（Ｃ３）を介して接続される第二のインバータアンプ（ＩＮＶ２）と、
前記第二のインバータアンプ（ＩＮＶ２）の入力側と前記第二のインバータアンプ（ＩＮＶ２）の出力側との間に接続される第四のスイッチ（ＳＷ４）と、
前記第二のコンデンサ（Ｃ２）と前記第一のインバータアンプ（ＩＮＶ１）の入力側との間に接続される第五のスイッチ（ＳＷ５）とから成る。
【００５２】
係る構成により、正帰還をかける事により出力電圧ＯＵＴＰは論理レベルまで完全に増幅されるので、高精度を要求された場合でもインバータアンプはＩＮＶ１、ＩＮＶ２二つで済む。これにより、コンパレータの消費電流も抑える事ができるという利点がある。
また、二つのインバータアンプ（ＩＮＶ１とＩＮＶ２）の間でインバータアンプのゲートのＬサイズの相対ばらつきによる生じるオフセット電圧ΔＶｘ（Ｖｘ１−Ｖｘ２）をコンデンサＣ２、Ｃ３によりキャンセルしているので、誤判定を防ぐことができるという効果がある。
【図面の簡単な説明】
【図１】本発明の実施の形態１のコンパレータを示すブロック図である。
【図２】図１に示すスイッチの開閉のタイミングを示す図である。
【図３】本発明の実施の形態２のコンパレータを示すブロック図である。
【図４】図３に示すスイッチの開閉のタイミングを示す図である。
【図５】従来のコンパレータを示すブロック図である。
【図６】図５に示すスイッチの開閉のタイミングを示す図である。
【図７】従来のコンパレータを示すブロック図である。
【図８】図７に示すスイッチの開閉のタイミングを示す図である。
【図９】インバータアンプの動作点電圧の変化を示す図である。
【図１０】図９の破線で囲んだ領域を拡大したものを示す図である。
【符号の説明】
ＶＩＮ１、ＶＩＮ２ 入力電圧
ＯＵＴＰ 出力電圧
ＳＷ１、ＳＷ２、ＳＷ３、ＳＷ４、ＳＷ５ スイッチ
Ｃ１、Ｃ２ コンデンサ
ＩＮＶ１、ＩＮＶ２ インバータアンプ
ＣＬＫ１、ＣＬＫ２、ＣＬＫ３、ＣＬＫ４ クロック信号
Ｖｘ１、Ｖｘ２ 動作電圧
ΔＶｘ オフセット電圧[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a comparator.
[0002]
[Prior art]
[Prior art 1]
As shown in FIG. 5, for example, a comparator configured by connecting inverter amplifiers INV1 and INV2 in multiple stages is conventionally known. A feature of the conventional comparator shown in FIG. 5 is that a necessary gain is obtained by a plurality of inverter amplifiers connected in multiple stages to be compared (two-stage configuration in FIG. 5). The conventional comparator shown in FIG. 5 includes switches SW1, SW2, SW3, SW4, and capacitors C1, C2.
[0003]
Next, the operation of the conventional comparator shown in FIG. 5 will be described with reference to FIG.
[Switch operation]
FIG. 6 is a diagram showing the opening / closing timing of the switches SW1, SW2, SW3, and SW4 shown in FIG. That is, the switches SW1, SW3, and SW4 shown in FIG. 5 are opened and closed based on the clock signal CLK1 shown in FIG. 6, and the switch SW2 shown in FIG. 5 is opened and closed based on the clock signal CLK2 shown in FIG. Here, the switches SW1, SW3, and SW4 are closed when the clock signal CLK1 is HIGH, and the switches SW1, SW3, and SW4 are opened when the clock signal CLK1 is LOW. Further, the switch SW2 is closed while the clock signal CLK2 is HIGH, and the switch SW2 is opened while the clock signal CLK2 is LOW.
[0004]
[Sampling mode]
(1) First, the operating point voltage of the inverter amplifier INV1 during the period (first predetermined period) in which the switches SW1, SW3, SW4 are closed (clock signal CLK1: HIGH) and the switch SW2 is opened (clock signal CLK2: LOW). VX1 and the input voltage VIN1 are sampled by the capacitor C1. Here, the charge Q1 stored in the capacitor C1 is
Q1 = (VIN1-Vx1) C1 --- (Formula 1)
It is.
At the same time (first predetermined period), the operating point voltage VX1 of the inverter amplifier INV1 and the operating point voltage VX2 of the INV2 are sampled by the capacitor C2. Here, the charge Q2 stored in the capacitor C2 is
Q2 = (Vx1-Vx2) C2 --- (Formula 2)
It is.
[0005]
[Amplification mode]
After the first predetermined period, the switches SW1, SW3, SW4 are opened (clock signal CLK1: LOW). Further, the switch SW2 is opened after a slight time difference Δt (clock signal CLK2: HIGH).
[0006]
(2) Next, when the switches SW1, SW3 and SW4 are opened (clock signal CLK1: LOW) and the switch SW2 is closed (clock signal CLK2: HIGH) (second predetermined period), the gate of the inverter amplifier INV1 The voltage Vx1 ′ applied to
From Q1 = (VIN2-Vx1 ′) C1,
Vx1 ′ = VIN2−VIN1 + Vx1 −−− (Formula 3)
It is.
[0007]
On the other hand, when the voltage Vx1 ′ is applied to the gate of the inverter amplifier INV1, the output of the inverter amplifier INV1 changes by Vx1 ″. Here, the output voltage change Vx1 '' of the inverter amplifier INV1 is
Vx1 ″ = A × (VIN2-VIN1) --- (Formula 4)
It is. A is a gain amount of the inverter amplifier INV1. Further, the amount of charge attenuation in the capacitor and the positive / negative sign of the output voltage change of the inverter amplifier are omitted.
[0008]
Therefore, the voltage Vx2 ′ that the output voltage change Vx1 ″ of the inverter amplifier INV1 is given to the gate of the inverter amplifier INV2 via the capacitor C2 is
From Q2 = (Vx1 ″ −Vx2 ′) C2,
Vx2 ′ = Vx1 ″ −Vx1 + Vx2 −−− (Formula 5)
It is.
[0009]
On the other hand, when the voltage Vx2 ′ is applied to the gate of the inverter amplifier INV2, the output of the inverter amplifier INV2 changes by Vx2 ″. Here, the output voltage change Vx2 ″ of the inverter amplifier INV2 is
Vx2 ″ = A × Vx1 ″ --- (Formula 6)
It is. A is a gain amount of the inverter amplifier INV2. Further, the amount of charge attenuation in the capacitor and the positive / negative sign of the output voltage change of the inverter amplifier are omitted.
[0010]
Therefore, by substituting Vx1 ″ in (Equation 4) into (Equation 6), the entire conventional comparator shown in FIG. 2 The comparison ends regardless of whether or not the output changes by (VIN2-VIN1) and the output voltage OUTP reaches the logic level.
[0011]
[Prior Art 2]
Further, as shown in FIG. 7, for example, a comparator characterized by positive feedback in the latch mode is disclosed in Japanese Patent Laid-Open No. 07-007428 (FIG. 2).
[0012]
Next, the operation of the comparator disclosed in Japanese Patent Application Laid-Open No. 07-007428 shown in FIG. 7 will be described with reference to FIG.
[Switch operation]
FIG. 8 is a diagram showing the opening / closing timing of the switches SW1, SW2, SW3, and SW4 shown in FIG. That is, the switches SW1 and SW3 shown in FIG. 7 are opened and closed based on the clock signal CLK1 shown in FIG. 8, the switch SW2 shown in FIG. 7 is opened and closed based on the clock signal CLK2 shown in FIG. 8, and the clock signal shown in FIG. Based on CLK3, the switch SW4 shown in FIG. 7 opens and closes. Here, the switches SW1 and SW3 are closed while the clock signal CLK1 is HIGH, and the switches SW1 and SW3 are opened when the clock signal CLK1 is LOW. Further, the switch SW2 is closed while the clock signal CLK2 is HIGH, and the switch SW2 is opened while the clock signal CLK2 is LOW. Further, the switch SW4 is closed while the clock signal CLK3 is HIGH, and the switch SW4 is opened while the clock signal CLK3 is LOW.
[0013]
[Sampling mode]
(1) First, the switches SW1 and SW3 are closed (clock signal CLK1: HIGH), and the switches SW2 and SW4 are opened (clock signal CLK2: LOW, clock signal CLK3: LOW). The operating point voltage VX1 of the amplifier INV1 and the input voltage VIN1 are sampled by the capacitor C1. Here, the charge Q1 stored in the capacitor C1 is
Q1 = (VIN1-Vx1) C1 --- (Formula 7)
It is.
[0014]
In the ideal state, since the operating point voltages of the inverter amplifier INV1 and the inverter amplifier INV2 are equal, the voltage Vx2 applied to the gate of the inverter amplifier INV2 is
Vx2 = Vx1 --- (Formula 8)
It is.
[0015]
[Amplification mode]
After the first predetermined period, the switches SW1, SW3, SW4 are opened (clock signal CLK1: LOW, clock signal CLK3: LOW). Further, the switch SW2 is opened after a slight time difference Δt (clock signal CLK2: HIGH).
[0016]
(2) Next, the switch SW1, SW3, SW4 is opened (clock signal CLK1: LOW, clock signal CLK3: LOW) and the switch SW2 is closed (clock signal CLK2: HIGH) (second predetermined period). The voltage Vx1 ′ applied to the gate of the inverter amplifier INV1 is
From Q1 = (VIN2-Vx1 ′) C1,
Vx1 ′ = VIN2−VIN1 + Vx1 −−− (Formula 9)
It is.
[0017]
On the other hand, when the voltage Vx1 ′ is applied to the gate of the inverter amplifier INV1, the output of the inverter amplifier INV1 changes by Vx1 ″. Here, the output voltage change Vx1 '' of the inverter amplifier INV1 is
Vx1 ″ = A × (VIN2-VIN1) --- (Formula 10)
It is. A is a gain amount of the inverter amplifier INV1. Further, the amount of charge attenuation in the capacitor and the positive / negative sign of the output voltage change of the inverter amplifier are omitted.
[0018]
On the other hand, when the voltage Vx2 ′ is applied to the gate of the inverter amplifier INV2, the output of the inverter amplifier INV2 changes by Vx2 ″. Here, the output voltage change Vx2 ″ of the inverter amplifier INV2 is
Vx2 ″ = A × Vx1 ″ --- (Formula 11)
It is. A is a gain amount of the inverter amplifier INV2. Further, the amount of charge attenuation in the capacitor and the positive / negative sign of the output voltage change of the inverter amplifier are omitted.
[0019]
Therefore, by substituting Vx1 ″ in (Equation 10) into (Equation 11), the entire comparator shown in FIG. 2 The output changes by × (VIN2-VIN1).
[0020]
[Latch mode]
(3) Next, in a period (third predetermined period) when the switches SW1 and SW3 are opened (clock signal CLK1: LOW) and the switches SW2 and SW4 are closed (clock signal CLK2: HIGH, clock signal CLK3: HIGH). Since positive feedback is applied, amplification is possible until the output voltage OUTP reaches a logic level.
[Problems to be solved by the invention]
However, the above conventional comparator has the following problems.
[0021]
The conventional comparator shown in FIG. 5 does not have a positive feedback like the conventional comparator shown in FIG. 7. Therefore, in order to increase the comparison result to the logic level, an inverter amplifier is considered in consideration of the comparison speed and the comparison voltage difference. A multi-stage configuration is required. Actually, when the inverter amplifier has a two-stage configuration, the voltage gain at the capacitor C1 is -5 dB, and the voltage gain of the inverter amplifier INV1 is 20 to 30 dB. Therefore, 15 to 25 dB per inverter amplifier stage (30 to 2 in two stages). Only a voltage gain of 50 dB).
[0022]
By the way, when the conventional comparator shown in FIG. 5 is used in an A / D converter or the like, an 8-bit A / D converter requires at least 9 bits of accuracy, and the comparator requires at least 50 dB (logic level) or more. . For further multi-biting, multi-stage connection (three or more stages) is essential. However, the current consumption of the comparator is increased by the multi-stage connection itself, and in the first stage inverter amplifier, when the difference between the analog input voltage (VIN1) and the reference voltage (VIN2) is very small, the comparison period ((2): first) There is a problem that the current consumption increases because the output voltage stops near the threshold voltage during the second predetermined period.
[0023]
Further, the conventional comparator shown in FIG. 7 does not generate an offset when the operating point voltages of the inverter amplifier INV1 and the inverter amplifier INV2 are the same, but due to the relative variation in the gate length of the transistor, the inverter amplifier INV1 and the inverter amplifier INV2 When there is a difference in the operating point voltage (when the offset voltage difference ΔVx occurs), there is a problem that an erroneous determination is made.
[0024]
That is, assuming that the operating point voltage Vx2 of the inverter amplifier INV2 is higher than the operating point voltage Vx1 of the inverter amplifier INV1 by the offset voltage ΔVx, in the amplification mode of the second predetermined period, the output voltage Vout1 of the inverter amplifier INV1 is (Equation 9 ) From Vx1 ″ (considering the sign)
Vout1 = Vx1 ″ + Vx1 = −A × (VIN2−VIN1) + Vx1 −−− (Formula 12)
It is. At this time, when (VIN2-VIN1) is negative, Vout1 changes in the positive direction from the operating point voltage Vx1 by A × (VIN2-VIN1). Here, if the change in Vout1 is not larger than the offset voltage ΔVx, the comparator makes an erroneous determination. Further, for example, when a minute input differential voltage (VIN2-VIN1) or the like is input to the comparator, the inverter amplifier in the amplification mode is coupled with the charge attenuation amount in the capacitor in the sampling mode of the first predetermined period. When the change in the output of INV1 becomes smaller than ΔVx, an erroneous determination is made as a comparator.
[0025]
Here, as an example, FIGS. 9 and 10 (FIG. 10 is an enlarged view of FIG. 9) show changes in the operating point voltage due to the relative variation in the gate length of the transistor in the 0.25 um process. Both the Pch and Nch transistors have a width W = 4.0 μm and a length L = 0.3 μm, the Nch transistor L of the inverter amplifier INV1 is reduced by 0.005 μm, and the Pch transistor L of the inverter amplifier INV2 is reduced by 0.005 μm. In this case, the operating point voltage difference (offset voltage ΔVx) is about 8 mV.
[0026]
The present invention has been made in view of the above problems in the prior art, and an object of the present invention is to provide a comparator that consumes less current and prevents erroneous determination.
[0027]
[Means for Solving the Problems]
The first invention of the present application that solves the above problems is a comparator that inputs a first input voltage (VIN1) and a second input voltage (VIN2) and outputs an output voltage (OUTP).
One is connected to the first input voltage (VIN1) via a first switch (SW1) and is connected to the second input voltage (VIN2) via a second switch (SW2). A first capacitor (C1);
A first inverter amplifier (INV1) whose input side is connected to the other of the first capacitor (C1) and whose output side is connected to the output voltage (OUTP);
A third switch (SW3) connected between the input side of the first inverter amplifier (INV1) and the output side of the first inverter amplifier (INV1);
The output side is connected to the input side of the first inverter amplifier (INV1) via a second capacitor (C2), and the input side is connected to the output side of the first inverter amplifier (INV1). ) A second inverter amplifier (INV2) connected via
A fourth switch (SW4) connected between the input side of the second inverter amplifier (INV2) and the output side of the second inverter amplifier (INV2);
The comparator comprises a fifth switch (SW5) connected between the second capacitor (C2) and the input side of the first inverter amplifier (INV1).
[0028]
Further, the second invention of the present application is a comparator that inputs the first input voltage (VIN1) and the second input voltage (VIN2) and outputs the output voltage (OUTP).
One is connected to the first input voltage (VIN1) via a first switch (SW1) and is connected to the second input voltage (VIN2) via a second switch (SW2). A first capacitor (C1);
A second capacitor (C2), one connected to the other of the first capacitor (C1) and the other connected to the output voltage (OUTP);
A first inverter amplifier (INV1) whose input side is connected to the other of the first capacitor (C1) and whose output side is connected to one of the third capacitor (C3);
A third switch (SW3) connected between the input side of the first inverter amplifier (INV1) and the output side of the first inverter amplifier (INV1);
A second inverter amplifier (INV2) whose input side is connected to the other of the third capacitor (C3) and whose output side is connected to the output voltage (OUTP);
A fourth switch (SW4) connected between the input side of the second inverter amplifier (INV2) and the output side of the second inverter amplifier (INV2);
The comparator comprises a fifth switch (SW5) connected between one of the second capacitors (C2) and the input side of the first inverter amplifier (INV1).
[0029]
The third invention of the present application is the comparator of the first invention of the present application or the second invention of the present application, wherein the first switch (SW1), the third switch (SW3), the second switch during the first predetermined period. The fourth switch (SW4) and the fifth switch (SW5) are closed, and the second switch (SW2) is opened,
During the second predetermined period after the first predetermined period, the first switch (SW1), the third switch (SW3), the fourth switch (SW4), and the fifth switch (SW5) Open and the second switch (SW2) closes,
In the third predetermined period immediately after the second predetermined period, the first switch (SW1), the third switch (SW3), and the fourth switch (SW4) are opened, and the second switch ( SW2) and the fifth switch (SW5) are closed,
In the fourth predetermined period immediately after the third predetermined period, the first switch (SW1), the second switch (SW2), the third switch (SW3), and the fourth switch (SW4) It is characterized by opening and closing the fifth switch (SW5).
[0030]
According to a fourth aspect of the present application, in the comparator according to the third aspect of the present application, the fourth switch (SW4) and the fifth switch (SW5) after the first predetermined period and before the second predetermined period. ) Opens,
The first switch (SW1) and the third switch (SW3) are opened after a slight time difference Δt.
[0031]
The fifth invention of the present application is the comparator of the fourth invention of the present application, wherein the slight time difference is the first time after the fourth switch (SW4) and the fifth switch (SW5) are opened. It is a time until the operations of the inverter amplifier (INV1) and the second inverter amplifier (INV2) are stabilized.
[0032]
The sixth invention of the present application is the comparator according to any one of the first invention of the present application to the fifth invention of the present application, wherein the second capacitor (C2) and the third capacitor (C3) are The difference (offset voltage ΔVx) between the operating voltage (Vx1) of the first inverter amplifier (INV1) and the operating voltage (Vx2) of the second inverter amplifier (INV2) is canceled.
[0033]
Therefore, according to the comparator of any one of the first to sixth inventions of the present application, the output voltage OUTP is completely amplified to the logic level by applying positive feedback, so that high accuracy is required. Even in this case, only two inverter amplifiers are required, INV1 and INV2. Thereby, there is an advantage that the current consumption of the comparator can be suppressed.
Further, charges Q2 and Q3 are stored in the capacitors C2 and C3 in the first predetermined period. That is, since the offset voltage ΔVx (Vx1−Vx2) caused by the relative variation in the L size of the inverter amplifier gate between the two inverter amplifiers (INV1 and INV2) is canceled by the capacitors C2 and C3, the second predetermined There is an advantage that erroneous determination can be prevented in the period and the third predetermined period.
[0034]
DETAILED DESCRIPTION OF THE INVENTION
A comparator according to an embodiment of the present invention will be described below with reference to the drawings.
[0035]
(Embodiment 1)
First, the comparator according to the first embodiment of the present invention will be described with reference to FIGS.
FIG. 1 is a block diagram showing a comparator according to
[0036]
As shown in FIG. 1, the comparator of the first embodiment is a comparator that inputs a first input voltage (VIN1) and a second input voltage (VIN2) and outputs an output voltage (OUTP).
One is connected to the first input voltage (VIN1) via a first switch (SW1) and is connected to the second input voltage (VIN2) via a second switch (SW2). A first capacitor (C1);
A first inverter amplifier (INV1) whose input side is connected to the other of the first capacitor (C1) and whose output side is connected to the output voltage (OUTP);
A third switch (SW3) connected between the input side of the first inverter amplifier (INV1) and the output side of the first inverter amplifier (INV1);
The output side is connected to the input side of the first inverter amplifier (INV1) via a second capacitor (C2), and the input side is connected to the output side of the first inverter amplifier (INV1). ) A second inverter amplifier (INV2) connected via
A fourth switch (SW4) connected between the input side of the second inverter amplifier (INV2) and the output side of the second inverter amplifier (INV2);
It comprises a fifth switch (SW5) connected between the second capacitor (C2) and the input side of the first inverter amplifier (INV1).
[0037]
Next, the operation of the comparator according to the first embodiment shown in FIG. 1 will be described with reference to FIG.
[Switch operation]
FIG. 2 is a diagram showing the opening / closing timing of the switches SW1, SW2, SW3, SW4, and SW5 shown in FIG. That is, the switches SW1 and SW3 shown in FIG. 1 are opened and closed based on the clock signal CLK1 shown in FIG. 2, and the switch SW2 shown in FIG. 1 is opened and closed based on the clock signal CLK2 shown in FIG. The switch SW4 shown in FIG. 1 opens and closes based on CLK3, and the switch SW5 shown in FIG. 1 opens and closes based on the clock signal CLK4 shown in FIG. Here, the switches SW1 and SW3 are closed while the clock signal CLK1 is HIGH, and the switches SW1 and SW3 are opened when the clock signal CLK1 is LOW. Further, the switch SW2 is closed while the clock signal CLK2 is HIGH, and the switch SW2 is opened while the clock signal CLK2 is LOW. Further, the switch SW4 is closed while the clock signal CLK3 is HIGH, and the switch SW4 is opened while the clock signal CLK3 is LOW. In addition, the switch SW5 is closed while the clock signal CLK4 is HIGH, and the switch SW5 is opened while the clock signal CLK2 is LOW.
[0038]
[Sampling mode]
(1) First, the switches SW1, SW3, SW4 and SW5 are closed (clock signal CLK1: HIGH, clock signal CLK3: HIGH, clock signal CLK4: HIGH), and switch SW2 is opened (clock signal CLK2: LOW) In one predetermined period), the operating point voltage VX1 and the input voltage VIN1 of the inverter amplifier INV1 are sampled by the capacitor C1. Here, the charge Q1 stored in the capacitor C1 is
Q1 = (VIN1-Vx1) C1 --- (Formula 1-1)
It is.
At the same time (first predetermined period), the operating point voltage VX1 of the inverter amplifier INV1 and the operating point voltage VX2 of the INV2 are sampled by the capacitors C2 and C3 for canceling the offset voltage ΔVx (Vx1-Vx2). Here, the charges Q2 and Q3 stored in the capacitors C2 and C3 for offset voltage cancellation are
Q2 = (Vx1-Vx2) C2 --- (Formula 1-2)
Q3 = (Vx1-Vx2) C3 --- (Formula 1-3)
It is.
[0039]
[Amplification mode]
After the first predetermined period, the switches SW4 and SW5 are opened (clock signal CLK3: LOW, clock signal CLK4: LOW). Further, the switches SW1 and SW3 are opened after a slight time difference Δt (clock signal CLK1: LOW). Here, the slight time difference Δt is a time until the operations of the inverter amplifiers INV1 and INV2 are stabilized after the switches SW4 and SW5 are opened.
At the same time, the switches SW1, SW3, SW4, and SW5 are opened (clock signal CLK1: LOW, clock signal CLK3: LOW, clock signal CLK4: LOW), and the effects of the clock feedthrough of the switch, the inverter amplifiers INV1, INV2 Each operating point voltage (potential of the input terminal) is swung, and the output voltage OUTP reaches the logic level by the positive feedback loop. That is, the comparator makes an erroneous determination due to the influence of the clock feedthrough of the switch. (A slight time difference Δt is not necessary if the switch is an ideal switch that does not affect the inverter amplifiers INV1 and INV2 such as clock feedthrough.)
[0040]
(2) Next, the switch SW1, SW3, SW4, SW5 is opened (clock signal CLK1: LOW, clock signal CLK3: LOW, clock signal CLK4: LOW), and the switch SW2 is closed (clock signal CLK2: HIGH) In (second predetermined period), the voltage Vx1 ′ applied to the gate of the inverter amplifier INV1 is
From Q1 = (VIN2-Vx1 ′) C1,
Vx1 ′ = VIN2−VIN1 + Vx1 −−− (Formula 1-4)
It is.
[0041]
On the other hand, when the voltage Vx1 ′ is applied to the gate of the inverter amplifier INV1, the output of the inverter amplifier INV1 changes by Vx1 ″. Here, the output voltage change Vx1 '' of the inverter amplifier INV1 is
Vx1 ″ = A × (VIN2-VIN1) --- (Formula 1-5)
It is.
[0042]
At the same time (second predetermined period), the voltage Vx2 ′ applied to the gate of the inverter amplifier INV2 is
From Q3 = (Vx1 ″ −Vx2 ′) C3,
Vx2 ′ = Vx1 ″ −Vx1 + Vx2 −−− (Formula 1-6)
It is.
[0043]
On the other hand, when the voltage Vx2 ′ is applied to the gate of the inverter amplifier INV2, the output of the inverter amplifier INV2 changes by Vx2 ″. Here, the output voltage change Vx2 ″ of the inverter amplifier INV2 is
Vx2 ″ = A × Vx1 ″ --- (Formula 1-7)
It is. A is a gain amount of the inverter amplifier INV2. Further, the amount of charge attenuation in the capacitor and the positive / negative sign of the output voltage change of the inverter amplifier are omitted.
[0044]
Therefore, by substituting Vx1 ″ in (Equation 1-5) into (Equation 1-7), the whole comparator of the first embodiment shown in FIG. 2 The output changes by × (VIN2-VIN1).
[0045]
[Latch mode]
(3) Next, the switch SW1, SW3, SW4 is opened (clock signal CLK1: LOW, clock signal CLK3: LOW), and the switch SW2, SW5 is closed (clock signal CLK2: HIGH, clock signal CLK4: HIGH) Since positive feedback is applied during the (third predetermined period), amplification is possible until the output voltage OUTP reaches a logic level. However, since the switch SW2 is closed during the third predetermined period, the capacitor C1 appears as a load capacity in the positive feedback loop. This slows down the positive feedback.
[0046]
(4) Next, the switches SW1, SW2, SW3, SW4 are opened (clock signal CLK1: LOW, clock signal CLK2: LOW, clock signal CLK3: LOW), and the switch SW5 is closed (clock signal CLK4: HIGH). Period (fourth predetermined period). Here, since the switch SW2 is open during the fourth predetermined period, the terminal on the input terminal side of the capacitor C1 is open. As a result, the capacitor C1 becomes invisible as a load capacity in the positive feedback loop, and as a result, the speed at which positive feedback is applied increases.
[0047]
Therefore, according to the comparator of the first embodiment shown in FIG. 1, since the output voltage OUTP is completely amplified to the logic level by applying positive feedback, the inverter amplifier is INV1, even when high accuracy is required. Two INVs are enough. Thereby, there is an advantage that the current consumption of the comparator can be suppressed.
Further, charges Q2 and Q3 are stored in the capacitors C2 and C3 in the sampling mode. That is, since the offset voltage ΔVx (Vx1−Vx2) caused by the relative variation of the L size of the inverter amplifier gate between the two inverter amplifiers (INV1 and INV2) is canceled by the capacitors C2 and C3, an error occurs in the amplification mode. There is an advantage that determination can be prevented.
[0048]
(Embodiment 2)
First, the comparator according to the second embodiment of the present invention will be described with reference to FIGS.
FIG. 3 is a block diagram showing a comparator according to the second embodiment of the present invention. FIG. 4 is a diagram showing the opening / closing timing of the switch shown in FIG. FIG. 4 is the same as FIG.
[0049]
As shown in FIG. 3, the comparator according to the second embodiment is a comparator that inputs a first input voltage (VIN1) and a second input voltage (VIN2) and outputs an output voltage (OUTP).
One is connected to the first input voltage (VIN1) via a first switch (SW1) and is connected to the second input voltage (VIN2) via a second switch (SW2). A first capacitor (C1);
A second capacitor (C2), one connected to the other of the first capacitor (C1) and the other connected to the output voltage (OUTP);
A first inverter amplifier (INV1) whose input side is connected to the other of the first capacitor (C1) and whose output side is connected to one of the third capacitor (C3);
A third switch (SW3) connected between the input side of the first inverter amplifier (INV1) and the output side of the first inverter amplifier (INV1);
A second inverter amplifier (INV2) whose input side is connected to the other of the third capacitor (C3) and whose output side is connected to the output voltage (OUTP);
A fourth switch (SW4) connected between the input side of the second inverter amplifier (INV2) and the output side of the second inverter amplifier (INV2);
A fifth switch (SW5) is connected between one of the second capacitors (C2) and the input side of the first inverter amplifier (INV1).
[0050]
The comparator operation of the second embodiment is substantially the same as the comparator operation of the first embodiment. Although the extraction of the output voltage OUTP of the comparator in the first embodiment is on the output side of the inverter amplifier INV1, the extraction of the output voltage OUTP in the second embodiment is on the output side of the inverter amplifier INV2. The operation of the second embodiment is the same as the comparator operation of the first embodiment except that the output voltage OUTP of 2 is inverted compared to the output voltage OUTP of the first embodiment. Therefore, the comparator of the second embodiment shown in FIG. 3 has the same advantages as the comparator of the first embodiment. It is only necessary that the offset voltage ΔVx (Vx1−Vx2) generated by the relative variation in the L size of the gate of the inverter amplifier between the two inverter amplifiers (INV1 and INV2) is canceled by the capacitors C2 and C3.
[0051]
【The invention's effect】
As described above, the present invention provides a comparator that receives the first input voltage (VIN1) and the second input voltage (VIN2) and outputs the output voltage (OUTP).
One is connected to the first input voltage (VIN1) via a first switch (SW1) and is connected to the second input voltage (VIN2) via a second switch (SW2). A first capacitor (C1);
A first inverter amplifier (INV1) whose input side is connected to the other of the first capacitor (C1) and whose output side is connected to the output voltage (OUTP);
A third switch (SW3) connected between the input side of the first inverter amplifier (INV1) and the output side of the first inverter amplifier (INV1);
A second inverter amplifier (INV2) whose output side is connected via a second capacitor (C2) and whose input side is connected via a third capacitor (C3);
A fourth switch (SW4) connected between the input side of the second inverter amplifier (INV2) and the output side of the second inverter amplifier (INV2);
It comprises a fifth switch (SW5) connected between the second capacitor (C2) and the input side of the first inverter amplifier (INV1).
[0052]
With such a configuration, by applying positive feedback, the output voltage OUTP is completely amplified to a logic level, so that even when high accuracy is required, only two inverter amplifiers are required, INV1 and INV2. Thereby, there is an advantage that the current consumption of the comparator can be suppressed.
Further, since the offset voltage ΔVx (Vx1−Vx2) caused by the relative variation of the L size of the inverter amplifier gate between the two inverter amplifiers (INV1 and INV2) is canceled by the capacitors C2 and C3, erroneous determination is prevented. There is an effect that can be.
[Brief description of the drawings]
FIG. 1 is a block diagram showing a comparator according to a first embodiment of the present invention.
FIG. 2 is a diagram showing the opening / closing timing of the switch shown in FIG. 1;
FIG. 3 is a block diagram illustrating a comparator according to a second embodiment of the present invention.
4 is a diagram illustrating the opening / closing timing of the switch shown in FIG. 3. FIG.
FIG. 5 is a block diagram showing a conventional comparator.
6 is a diagram illustrating the opening / closing timing of the switch shown in FIG. 5. FIG.
FIG. 7 is a block diagram showing a conventional comparator.
FIG. 8 is a diagram showing the opening / closing timing of the switch shown in FIG. 7;
FIG. 9 is a diagram showing a change in operating point voltage of the inverter amplifier.
10 is an enlarged view of a region surrounded by a broken line in FIG.
[Explanation of symbols]
VIN1, VIN2 input voltage
OUTP output voltage
SW1, SW2, SW3, SW4, SW5 switch
C1, C2 capacitors
INV1, INV2 Inverter amplifier
CLK1, CLK2, CLK3, CLK4 Clock signal
Vx1, Vx2 Operating voltage
ΔVx Offset voltage
Claims (6)
一方が、前記第一の入力電圧（ＶＩＮ１）に第一のスイッチ（ＳＷ１）を介して接続され、且つ前記第二の入力電圧（ＶＩＮ２）に第二のスイッチ（ＳＷ２）を介して接続される第一のコンデンサ（Ｃ１）と、
入力側が前記第一のコンデンサ（Ｃ１）の他方に接続され、且つ出力側が前記出力電圧（ＯＵＴＰ）に接続される第一のインバータアンプ（ＩＮＶ１）と、
前記第一のインバータアンプ（ＩＮＶ１）の入力側と前記第一のインバータアンプ（ＩＮＶ１）の出力側との間に接続される第三のスイッチ（ＳＷ３）と、
出力側が前記第一のインバータアンプ（ＩＮＶ１）の入力側に第二のコンデンサ（Ｃ２）を介して接続され、且つ入力側が前記第一のインバータアンプ（ＩＮＶ１）の出力側に第三のコンデンサ（Ｃ３）を介して接続される第二のインバータアンプ（ＩＮＶ２）と、
前記第二のインバータアンプ（ＩＮＶ２）の入力側と前記第二のインバータアンプ（ＩＮＶ２）の出力側との間に接続される第四のスイッチ（ＳＷ４）と、
前記第二のコンデンサ（Ｃ２）と前記第一のインバータアンプ（ＩＮＶ１）の入力側との間に接続される第五のスイッチ（ＳＷ５）とから成ることを特徴とするコンパレータ。In the comparator that inputs the first input voltage (VIN1) and the second input voltage (VIN2) and outputs the output voltage (OUTP),
One is connected to the first input voltage (VIN1) via a first switch (SW1) and is connected to the second input voltage (VIN2) via a second switch (SW2). A first capacitor (C1);
A first inverter amplifier (INV1) whose input side is connected to the other of the first capacitor (C1) and whose output side is connected to the output voltage (OUTP);
A third switch (SW3) connected between the input side of the first inverter amplifier (INV1) and the output side of the first inverter amplifier (INV1);
The output side is connected to the input side of the first inverter amplifier (INV1) via a second capacitor (C2), and the input side is connected to the output side of the first inverter amplifier (INV1). ) A second inverter amplifier (INV2) connected via
A fourth switch (SW4) connected between the input side of the second inverter amplifier (INV2) and the output side of the second inverter amplifier (INV2);
A comparator comprising a fifth switch (SW5) connected between the second capacitor (C2) and the input side of the first inverter amplifier (INV1).
一方が、前記第一の入力電圧（ＶＩＮ１）に第一のスイッチ（ＳＷ１）を介して接続され、且つ前記第二の入力電圧（ＶＩＮ２）に第二のスイッチ（ＳＷ２）を介して接続される第一のコンデンサ（Ｃ１）と、
一方が前記第一のコンデンサ（Ｃ１）の他方に接続され、他方が前記出力電圧（ＯＵＴＰ）に接続される第二のコンデンサ（Ｃ２）と、
入力側が前記第一のコンデンサ（Ｃ１）の他方に接続され、且つ出力側が第三のコンデンサ（Ｃ３）の一方に接続される第一のインバータアンプ（ＩＮＶ１）と、
前記第一のインバータアンプ（ＩＮＶ１）の入力側と前記第一のインバータアンプ（ＩＮＶ１）の出力側との間に接続される第三のスイッチ（ＳＷ３）と、
入力側が前記第三のコンデンサ（Ｃ３）の他方と接続され、出力側が前記出力電圧（ＯＵＴＰ）に接続される第二のインバータアンプ（ＩＮＶ２）と、
前記第二のインバータアンプ（ＩＮＶ２）の入力側と前記第二のインバータアンプ（ＩＮＶ２）の出力側との間に接続される第四のスイッチ（ＳＷ４）と、
前記第二のコンデンサ（Ｃ２）の一方と前記第一のインバータアンプ（ＩＮＶ１）の入力側との間に接続される第五のスイッチ（ＳＷ５）とから成ることを特徴とするコンパレータ。In the comparator that inputs the first input voltage (VIN1) and the second input voltage (VIN2) and outputs the output voltage (OUTP),
One is connected to the first input voltage (VIN1) via a first switch (SW1) and is connected to the second input voltage (VIN2) via a second switch (SW2). A first capacitor (C1);
A second capacitor (C2), one connected to the other of the first capacitor (C1) and the other connected to the output voltage (OUTP);
A first inverter amplifier (INV1) whose input side is connected to the other of the first capacitor (C1) and whose output side is connected to one of the third capacitor (C3);
A third switch (SW3) connected between the input side of the first inverter amplifier (INV1) and the output side of the first inverter amplifier (INV1);
A second inverter amplifier (INV2) whose input side is connected to the other of the third capacitor (C3) and whose output side is connected to the output voltage (OUTP);
A fourth switch (SW4) connected between the input side of the second inverter amplifier (INV2) and the output side of the second inverter amplifier (INV2);
A comparator comprising a fifth switch (SW5) connected between one of the second capacitors (C2) and the input side of the first inverter amplifier (INV1).
前記第一の所定期間後の第二の所定期間に前記第一のスイッチ（ＳＷ１）、前記第三のスイッチ（ＳＷ３）、前記第四のスイッチ（ＳＷ４）及び前記第五のスイッチ（ＳＷ５）が開き、且つ前記第二のスイッチ（ＳＷ２）が閉じ、
前記第二の所定期間直後の第三の所定期間に前記第一のスイッチ（ＳＷ１）、前記第三のスイッチ（ＳＷ３）及び前記第四のスイッチ（ＳＷ４）が開き、且つ前記第二のスイッチ（ＳＷ２）及び前記第五のスイッチ（ＳＷ５）が閉じ、
前記第三の所定期間直後の第四の所定期間に前記第一のスイッチ（ＳＷ１）、前記第二のスイッチ（ＳＷ２）、前記第三のスイッチ（ＳＷ３）及び前記第四のスイッチ（ＳＷ４）が開き、且つ前記第五のスイッチ（ＳＷ５）が閉じることを特徴とする請求項１又は請求項２に記載のコンパレータ。During the first predetermined period, the first switch (SW1), the third switch (SW3), the fourth switch (SW4), and the fifth switch (SW5) are closed, and the second switch (SW2) opens,
During the second predetermined period after the first predetermined period, the first switch (SW1), the third switch (SW3), the fourth switch (SW4), and the fifth switch (SW5) Open and the second switch (SW2) closes,
In the third predetermined period immediately after the second predetermined period, the first switch (SW1), the third switch (SW3), and the fourth switch (SW4) are opened, and the second switch ( SW2) and the fifth switch (SW5) are closed,
In the fourth predetermined period immediately after the third predetermined period, the first switch (SW1), the second switch (SW2), the third switch (SW3), and the fourth switch (SW4) 3. The comparator according to claim 1, wherein the comparator is opened and the fifth switch (SW5) is closed.
少しの時間差Δｔ後に前記第一のスイッチ（ＳＷ１）及び前記第三のスイッチ（ＳＷ３）が開くことを特徴とする請求項３に記載のコンパレータ。The fourth switch (SW4) and the fifth switch (SW5) are opened after the first predetermined period and before the second predetermined period,
4. The comparator according to claim 3, wherein the first switch (SW1) and the third switch (SW3) are opened after a slight time difference [Delta] t.
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