JP2001291638A - Chip capacitor - Google Patents
Chip capacitorInfo
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、チップコンデンサ
に関するものであり、特に多層回路基板の内装基板上に
実装可能なチップコンデンサに関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a chip capacitor, and more particularly to a chip capacitor that can be mounted on an internal board of a multilayer circuit board.
【０００２】[0002]
【従来の技術】一般的なチップコンデンサは、セラミッ
ク等の絶縁物からなるベースと、このベース上に形成さ
れた第１の電極層と第１の電極層の上に形成された誘電
層と、この誘電層の上に形成された第２の電極層とから
構成されている。そして、第１及び第２の電極層に対し
てそれぞれ一対の半田付け電極が設けられている。2. Description of the Related Art A general chip capacitor includes a base made of an insulator such as ceramic, a first electrode layer formed on the base, a dielectric layer formed on the first electrode layer, And a second electrode layer formed on the dielectric layer. Further, a pair of soldering electrodes is provided for each of the first and second electrode layers.
【０００３】[0003]
【発明が解決しようとする課題】近年、電子機器の薄形
化に伴って、チップコンデンサの厚み寸法を小さくする
ことが求められている。しかしながら、従来のチップコ
ンデンサでは、セラミック製のベースの厚みを十分に薄
くすることに限界があるため、チップコンデンサ全体の
厚み寸法を小さくすることにも限界があった。また、多
層回路基板の内装基板上に実装される部品については、
厚み寸法を７０μｍ以下にすることが求められている。
しかしながら、従来のチップコンデンサでは、全体の厚
み寸法が大きく、多層回路基板の内装基板上に実装する
ことには無理があった、また最近は容量の大きなチップ
コンデンサが望まれている。In recent years, as electronic devices have become thinner, it has been required to reduce the thickness of chip capacitors. However, in the conventional chip capacitor, there is a limit in sufficiently reducing the thickness of the ceramic base, and thus there is a limit in reducing the thickness dimension of the entire chip capacitor. For components mounted on the interior board of the multilayer circuit board,
It is required that the thickness be 70 μm or less.
However, the conventional chip capacitor has a large overall thickness, making it impossible to mount it on an internal board of a multilayer circuit board. Recently, a chip capacitor having a large capacity has been desired.
【０００４】本発明の目的は、厚み寸法を小さくできる
チップコンデンサを提供することにある。An object of the present invention is to provide a chip capacitor which can reduce the thickness dimension.
【０００５】本発明の他の目的は、多層回路基板の内部
に配置できるチップコンデンサを提供することにある。Another object of the present invention is to provide a chip capacitor which can be arranged inside a multilayer circuit board.
【０００６】[0006]
【課題を解決するための手段】本発明は、ベースとベー
ス上に層構造をなすように形成された誘電層と電極層と
を具備してなるチップコンデンサを改良の対象とする。
本発明では、ベースが耐アルカリ性を有するフレキシブ
ルフィルムからなり、ベース上に薄膜形成技術を用いて
形成されたＴｉの薄膜からなる導電層が形成されてい
る。また、導電層上の少なくとも一部に水熱合成法によ
り形成されたチタン含有強誘電体膜からなる誘電層が形
成され、誘電層上に１つ以上の電極層が形成されてい
る。ここでいう薄膜形成技術とは、スパッタリング，蒸
着，メッキ等で厚みの薄い膜を形成する技術である。ま
た、水熱合成法とは、被形成部材（Ｔｉの薄膜が形成さ
れたフレキシブルフィルム）を強誘電体膜を形成する材
料を含有する強アルカリ溶液中に浸漬した状態で、高
温、高圧中に放置してＴｉの薄膜上に強誘電体膜を形成
する方法である。水熱合成法では、被形成部材に通電を
行う電解式と被形成部材に通電を行わない非電解式とが
ある。そして、チタンを含有する強誘電体膜（チタン含
有強誘電体膜）を水熱合成法により形成する場合には、
必ずチタンを含む下地層が必要である。チタン含有強誘
電体膜としては、チタン酸ジルコン酸鉛結晶膜（ＰＺＴ
結晶膜）、チタン酸ストロンチウム結晶膜（ＳＴＯ結晶
膜）、チタン酸バリウム結晶膜（ＢＴＯ結晶膜）等があ
る。ＰＺＴ結晶膜は非電解式の水熱合成法により形成す
ることができる。ＳＴＯ結晶膜、ＢＴＯ結晶膜は電解式
の水熱合成法により形成することができる。本発明のよ
うに、ベースをフレキシブルフィルムにより形成し、ベ
ース上にＴｉの薄膜からなる導電層を形成すると、ベー
スの上にＴｉの薄膜を介してチタンを含有する強誘電体
膜を形成できる。また、フレキシブルフィルムは厚みを
薄くできるので、フレキシブルフィルムからなるベース
及びＴｉの薄膜からなる導電層を合わせた厚み寸法は小
さいものとなる。そのため、本発明よればセラミックか
らなるベースを用いる必要がない分チップコンデンサの
厚み寸法を小さくできる。本発明では、例えばチップコ
ンデンサの厚みを５０μｍ程度以下にできる。そのため
本発明のチップコンデンサは、多層回路基板の内装基板
上にも実装することができる。また、ベースを形成する
フレキシブルフィルムの厚みを変えることによりチップ
コンデンサ全体の厚みを容易に調整できる。また、フレ
キシブルフィルムは、可撓性（フレキシブル性）を有し
ているので、多層回路基板の内装基板上に実装する際に
加圧されても、破損することがない。また、本発明で
は、比較的高価なＴｉを導電層として用いるが、Ｔｉの
導電層は、薄膜により形成するため、その使用量は少な
くて済む。そのため、チップコンデンサの価格が大幅に
高くなることはない。SUMMARY OF THE INVENTION The present invention is directed to an improvement in a chip capacitor comprising a base, a dielectric layer formed on the base to form a layer structure, and an electrode layer.
In the present invention, the base is made of a flexible film having alkali resistance, and a conductive layer made of a thin film of Ti formed using a thin film forming technique is formed on the base. A dielectric layer made of a titanium-containing ferroelectric film formed by a hydrothermal synthesis method is formed on at least a part of the conductive layer, and one or more electrode layers are formed on the dielectric layer. Here, the thin film forming technique is a technique for forming a thin film by sputtering, vapor deposition, plating, or the like. Hydrothermal synthesis means that a member to be formed (a flexible film on which a thin film of Ti is formed) is immersed in a strong alkaline solution containing a material for forming a ferroelectric film, and is subjected to high temperature and high pressure. This is a method in which a ferroelectric film is formed on a Ti thin film by leaving it as it is. In the hydrothermal synthesis method, there are an electrolytic type in which current is supplied to a member to be formed and a non-electrolytic type in which power is not supplied to a member to be formed. When a titanium-containing ferroelectric film (titanium-containing ferroelectric film) is formed by a hydrothermal synthesis method,
An underlayer containing titanium is always required. As the titanium-containing ferroelectric film, a lead zirconate titanate crystal film (PZT)
Crystal film), a strontium titanate crystal film (STO crystal film), a barium titanate crystal film (BTO crystal film), and the like. The PZT crystal film can be formed by a non-electrolytic hydrothermal synthesis method. The STO crystal film and the BTO crystal film can be formed by an electrolytic hydrothermal synthesis method. When the base is formed of a flexible film and a conductive layer made of a thin film of Ti is formed on the base as in the present invention, a ferroelectric film containing titanium can be formed on the base via the thin film of Ti. Further, since the thickness of the flexible film can be reduced, the total thickness of the base made of the flexible film and the conductive layer made of the thin film of Ti is small. Therefore, according to the present invention, it is not necessary to use a base made of ceramic, so that the thickness of the chip capacitor can be reduced. In the present invention, for example, the thickness of the chip capacitor can be reduced to about 50 μm or less. Therefore, the chip capacitor of the present invention can also be mounted on an internal board of a multilayer circuit board. Further, the thickness of the entire chip capacitor can be easily adjusted by changing the thickness of the flexible film forming the base. Further, since the flexible film has flexibility (flexibility), it does not break even if it is pressurized when mounted on the interior substrate of the multilayer circuit board. In the present invention, relatively expensive Ti is used as the conductive layer. However, since the Ti conductive layer is formed by a thin film, the amount of Ti used can be small. Therefore, the price of the chip capacitor does not increase significantly.
【０００７】導電層上に形成するチタン含有強誘電体膜
からなる誘電層は、種々の形態で形成することができ
る。誘電層を導電層の上のほぼ全体に形成し、電極層を
誘電層上に相互に間隔をあけて形成された複数の電極層
から構成すれば、導電層を介して直列に接続されたコン
デンサを複数個ベース上に形成することができる。ま
た、誘電層を導電層の上の一部に形成し、電極層を誘電
層上及び誘電層が形成されていない導電層の部分上にそ
れぞれ形成すれば、１個のコンデンサをベース上に形成
することができる。The dielectric layer made of a titanium-containing ferroelectric film formed on the conductive layer can be formed in various forms. If the dielectric layer is formed almost entirely on the conductive layer and the electrode layer is composed of a plurality of electrode layers formed on the dielectric layer at intervals, capacitors connected in series via the conductive layer Can be formed on the base. Also, if the dielectric layer is formed on a part of the conductive layer and the electrode layer is formed on the dielectric layer and on the part of the conductive layer where the dielectric layer is not formed, one capacitor is formed on the base. can do.
【０００８】また、導電層は、ベースの両面に形成され
た第１及び第２の導電層から構成し、誘電層は、第１及
び第２の導電層上にそれぞれ形成された第１及び第２の
誘電層から構成し、電極層は、第１及び第２の誘電層上
にそれぞれ形成された第１及び第２の電極層から構成
し、第１及び第２の導電層を電気的に接続してもよい。
このように構成すれば、第１の電極層と第１の誘電層と
第１の導電層が第１のコンデンサ部を構成し、第２の電
極層と第２の誘電層と第２の導電層が第２のコンデンサ
部を構成する。そのため、第１のコンデンサ部と第２の
コンデンサ部とが直列接続され、層構造両側に電極（第
１及び第２の電極層）を備えたチップコンデンサを得る
ことができる。その結果、第１及び第２の電極層を多層
回路基板の積層方向両側の回路に容易に接続することが
できる。The conductive layer comprises first and second conductive layers formed on both surfaces of the base, and the dielectric layer comprises first and second conductive layers formed on the first and second conductive layers, respectively. The first and second electrode layers are formed on the first and second dielectric layers, respectively, and the first and second conductive layers are electrically connected to each other. You may connect.
According to this structure, the first electrode layer, the first dielectric layer, and the first conductive layer form a first capacitor portion, and the second electrode layer, the second dielectric layer, and the second conductive layer. The layer constitutes the second capacitor section. Therefore, it is possible to obtain a chip capacitor in which the first capacitor portion and the second capacitor portion are connected in series, and provided with electrodes (first and second electrode layers) on both sides of the layer structure. As a result, the first and second electrode layers can be easily connected to the circuits on both sides of the multilayer circuit board in the stacking direction.
【０００９】第１及び第２の導電層は、例えば、ベース
を貫通するスルーホール導電部により電気的に接続すれ
ばよい。The first and second conductive layers may be electrically connected, for example, by a through-hole conductive portion penetrating the base.
【００１０】ベースに用いるフレキシブルフィルムは、
耐アルカリ性及びフレキシブル性を有していればよく、
ポリフェニレンサルファイド，ポリフェニレンエーテル
またはポリエーテルエーテルケトン等を用いることがで
きる。The flexible film used for the base is
As long as it has alkali resistance and flexibility,
Polyphenylene sulfide, polyphenylene ether, polyether ether ketone, or the like can be used.
【００１１】電極層は、金属粉末を含有する樹脂ペース
ト等を用いて厚膜により形成してもよいし、スパッタリ
ング等の薄膜形成技術を用いて薄膜により形成してもよ
い。電極層を薄膜形成技術を用いて形成すれば、電極層
の厚みを薄くして、チップコンデンサ全体の厚みを更に
薄くできる。The electrode layer may be formed as a thick film using a resin paste containing a metal powder, or may be formed as a thin film using a thin film forming technique such as sputtering. If the electrode layer is formed using a thin film forming technique, the thickness of the electrode layer can be reduced, and the overall thickness of the chip capacitor can be further reduced.
【００１２】また、Ｔｉの薄膜は導電性が低いので、導
電層が形成されている導電部分の導電率を高めるには、
導電層とベースとの間にＴｉより導電性の高い高導電層
を形成すればよい。Further, since the thin film of Ti has low conductivity, in order to increase the conductivity of the conductive portion on which the conductive layer is formed,
A high conductive layer having higher conductivity than Ti may be formed between the conductive layer and the base.
【００１３】また、ベース上に銅箔等の金属箔の層を形
成し、この金属箔の層上に導電層または高導電層を形成
すれば、導電層または高導電層を電解メッキにより形成
することができる。If a metal foil layer such as a copper foil is formed on the base and a conductive layer or a high conductive layer is formed on the metal foil layer, the conductive layer or the high conductive layer is formed by electrolytic plating. be able to.
【００１４】チタン含有強誘電体膜を無電解式の水熱合
成法を用いて形成されたＰｂ（ＺｒＴｉ）Ｏ３ で表さ
れるペロブスカイト型のチタン酸ジルコン酸鉛により形
成すれば、前述したように電解装置を用いることなく、
接合強度の高いチタン含有強誘電体膜を得ることができ
る。If the titanium-containing ferroelectric film is formed of a perovskite-type lead zirconate titanate represented by Pb (ZrTi) O 3 formed by using an electroless hydrothermal synthesis method, as described above. Without using an electrolysis device
A titanium-containing ferroelectric film having high bonding strength can be obtained.
【００１５】[0015]
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を詳細に説明する。図１は、本発明の第１の実
施の形態のチップコンデンサの断面図である。なお図１
では理解を容易にするために、各部の厚みを誇張して描
いている。本図に示すように、本発明の実施の形態のチ
ップコンデンサ１は、ベース２と、導電層３と、誘電層
４と、第１及び第２の電極層５，６とを有している。ベ
ース２は、厚み約３０μｍのポリフェニレンサルファイ
ド，ポリフェニレンエーテルまたはポリエーテルエーテ
ルケトンからなる矩形のフレキシブルフィルムによって
形成されている。導電層３は、スパッタリングの薄膜形
成技術により形成された厚み０．３μｍのチタン（Ｔ
ｉ）の薄膜であり、ベース２の片面の表面上全体に形成
されている。誘電層４は、水熱合成法により形成された
厚み約１０μｍのチタン酸ジルコン酸鉛結晶膜（ＰＺＴ
結晶膜）からなるチタン含有強誘電体膜であり、導電層
３の表面上全体に形成されている。ＰＺＴ結晶膜の形成
方法は後に説明する。第１の電極層５及び第２の電極層
６は、いずれもスパッタリングの薄膜形成技術により形
成された厚み約０．３μｍの矩形状を有する金の薄膜で
あり、誘電層４上に相互に間隔をあけて形成されてい
る。このチップコンデンサ１では、第１の電極層５と誘
電層４と導電層３とからなる第１のコンデンサ部と、導
電層３と誘電層４と第２の電極層６からなる第２のコン
デンサ部とが導電層３を介して直列に接続された構造を
有することになる。なお、本例のチップコンデンサ１で
は、誘電率が６００であることが試験により確認でき
た。Embodiments of the present invention will be described below in detail with reference to the drawings. FIG. 1 is a sectional view of a chip capacitor according to a first embodiment of the present invention. FIG. 1
In order to facilitate understanding, the thickness of each part is exaggerated. As shown in the figure, a chip capacitor 1 according to an embodiment of the present invention has a base 2, a conductive layer 3, a dielectric layer 4, and first and second electrode layers 5, 6. . The base 2 is formed of a rectangular flexible film having a thickness of about 30 μm and made of polyphenylene sulfide, polyphenylene ether or polyether ether ketone. The conductive layer 3 is made of titanium (T.sub.T) having a thickness of 0.3 .mu.m formed by a thin film forming technique of sputtering.
The thin film i) is formed on the entire surface of one surface of the base 2. The dielectric layer 4 is made of a lead zirconate titanate crystal film (PZT) having a thickness of about 10 μm formed by a hydrothermal synthesis method.
The ferroelectric film is a titanium-containing ferroelectric film made of a crystalline film) and is formed on the entire surface of the conductive layer 3. The method for forming the PZT crystal film will be described later. Each of the first electrode layer 5 and the second electrode layer 6 is a gold thin film having a rectangular shape with a thickness of about 0.3 μm formed by a thin film forming technique of sputtering. Are formed. In this chip capacitor 1, a first capacitor section composed of a first electrode layer 5, a dielectric layer 4 and a conductive layer 3, and a second capacitor section composed of a conductive layer 3, a dielectric layer 4 and a second electrode layer 6 This has a structure in which the parts are connected in series via the conductive layer 3. The test confirmed that the chip capacitor 1 of this example had a dielectric constant of 600.
【００１６】本例のチップコンデンサ１は、次のように
して製造した。まず、多数個取り用のポリフェニレンサ
ルファイドまたはポリフェニレンエーテルのフレキシブ
ルフィルムからなるベース材料を用意する。そして、ベ
ース材料の片面上にスパッタリングにより厚み約０．３
μｍのチタン（Ｔｉ）の薄膜からなる導電層を形成し
た。なお、この導電層は、蒸着，メッキ等の他の薄膜形
成技術により形成しても構わない。次に、導電層上に水
熱合成法により結晶性のＰＺＴ結晶膜（強誘電体膜）を
次のようにして形成した。まず、Ｐｂ（ＮＯ３）２ 水
溶液１６ｍｍｏｌ，ＺｒＯＣｌ２ 水溶液８ｍｍｏｌ，
ＴｉＣｌ４ 水溶液０．０８ｍｍｏｌ及びＫＯＨ水溶液
０．３ｍｍｏｌの強アルカリの混合溶液中に導電層を形
成したベース材料を浸漬する。そして、１８０℃，１０
気圧中で１２時間の無電解式の水熱処理を行い、Ｐｂ
（ＺｒＴｉ）Ｏ３ の結晶核を生成した。次にＰｂ（Ｎ
Ｏ３）２水溶液１６ｍｍｏｌ，ＺｒＯＣｌ２，水溶液
８．３２ｍｍｏｌ，ＴｉＣｌ４ 水溶液７．６８ｍｍｏ
ｌ及びＫＯＨ水溶液２．２４ｍｍｏｌの強アルカリの混
合溶液（溶液合計６４０ｍｌ）中に結晶核を生成したベ
ース材料を浸漬し、１６０℃中で１０時間の無電解式の
水熱処理を行ってＫを含有するＰｂ（ＺｒＴｉ）Ｏ３の
膜を形成した。その後、純水中で３分間の超音波洗浄を
２回行ってから、１ｍｏｌ／ｌの酢酸水溶液中で３分間
の超音波洗浄を２回行い、更に純水中で３分間の超音波
洗浄を２回行った。次にこれを１００℃で１２時間の乾
燥を行い導電層上に約１０μｍの厚みのＰＺＴ結晶膜を
形成した。The chip capacitor 1 of this embodiment was manufactured as follows. First, a base material made of a flexible film of polyphenylene sulfide or polyphenylene ether for multi-cavity preparation is prepared. Then, a thickness of about 0.3 is formed on one side of the base material by sputtering.
A conductive layer composed of a thin film of titanium (Ti) having a thickness of μm was formed. This conductive layer may be formed by other thin film forming techniques such as vapor deposition and plating. Next, a crystalline PZT crystal film (ferroelectric film) was formed on the conductive layer by a hydrothermal synthesis method as follows. First, an aqueous solution of Pb (NO 3 ) 2 16 mmol, an aqueous solution of ZrOCl 2 8 mmol,
The base material having the conductive layer formed thereon is immersed in a mixed solution of a strong alkali containing 0.08 mmol of an aqueous solution of TiCl 4 and 0.3 mmol of an aqueous solution of KOH. And 180 ° C, 10
Perform electroless hydrothermal treatment at atmospheric pressure for 12 hours
Crystal nuclei of (ZrTi) O 3 were generated. Next, Pb (N
O 3) 2 aqueous solution 16 mmol, ZrOCl 2, aqueous 8.32 mmol, TiCl 4 aqueous 7.68mmo
The base material having crystal nuclei formed therein is immersed in a mixed solution of a strong alkali (a total of 640 ml of a solution) and 2.24 mmol of an aqueous KOH solution, and is subjected to electroless hydrothermal treatment at 160 ° C. for 10 hours to contain K. A Pb (ZrTi) O 3 film was formed. Thereafter, ultrasonic cleaning is performed twice in pure water for 3 minutes, then ultrasonic cleaning is performed twice in a 1 mol / l acetic acid aqueous solution for 3 minutes, and further ultrasonic cleaning is performed in pure water for 3 minutes. Performed twice. Next, this was dried at 100 ° C. for 12 hours to form a PZT crystal film having a thickness of about 10 μm on the conductive layer.
【００１７】次にベース材料のＰＺＴ結晶膜の上の所定
位置にマスクを配置してからＰＺＴ結晶膜上にスパッタ
リングにより厚み約０．３μｍの複数の金からなる電極
層を形成した。この電極層も蒸着，メッキ等の他の薄膜
形成技術により形成することができる。次にマスクを除
去した後、ベース材料を切断して５０μｍ×３．０ｍｍ
×１．５ｍｍの寸法を有する多数のチップコンデンサを
得た。Next, a mask was placed at a predetermined position on the base material PZT crystal film, and then a plurality of electrode layers made of gold having a thickness of about 0.3 μm were formed on the PZT crystal film by sputtering. This electrode layer can also be formed by other thin film forming techniques such as vapor deposition and plating. Next, after the mask is removed, the base material is cut to have a size of 50 μm × 3.0 mm.
A number of chip capacitors having dimensions of 1.5 mm were obtained.
【００１８】なお、本例では、ベース２上にＴｉの薄膜
からなる導電層３を直接形成したが、導電層３とベース
２との間にＴｉより導電性の高い高導電層を形成しても
構わない。このような高導電層を形成すれば、導電層３
が形成されている導電部分の導電率を高めることができ
る。In this embodiment, the conductive layer 3 made of a thin film of Ti is directly formed on the base 2, but a high conductive layer having higher conductivity than Ti is formed between the conductive layer 3 and the base 2. No problem. If such a high conductive layer is formed, the conductive layer 3
Can increase the conductivity of the conductive portion on which the is formed.
【００１９】図２は、図１に示すチップコンデンサ１を
多層回路基板の内装基板上に実装した図である。この多
層回路基板は、ガラス−エポキシ樹脂からなる基板１
０，１１が、エポキシ樹脂を含浸したプリプレグ１２を
介して積層された構造を有している。チップコンデンサ
１は、第１の電極層５及び第２の電極層６が基板１１と
対向するようにプリプレグ１２と基板１１との間に配置
されている。基板１０のプリプレグ１２と対向する面上
には銅箔からなる回路パターン１３が形成されている。
また基板１１のプリプレグ１２と対向する面上には銅箔
からなる回路パターン１５，１７が形成されている。回
路パターン１５，１７のそれぞれの電極部１５ａ，１７
ａ上にはチップコンデンサ１の第１の電極層５及び第２
の電極層６が導電性接着剤を用いてそれぞれ接続されて
いる。なお図２において、１６はプリプレグ１２から溶
出したエポキシ樹脂が硬化して形成された樹脂層であ
る。本例のチップコンデンサ１のベース２に用いるフレ
キシブルフィルムは厚みを薄くできるので、フレキシブ
ルフィルムからなるベース２及びＴｉの薄膜からなる導
電層３を合わせた厚み寸法は小さいものとなる。そのた
め、従来のようにセラミックからなるベースを用いる必
要がない分チップコンデンサの厚み寸法を小さくでき、
上記のように、多層回路基板の内装基板上にも実装する
ことができる。FIG. 2 is a diagram in which the chip capacitor 1 shown in FIG. 1 is mounted on an internal board of a multilayer circuit board. This multilayer circuit board is a board 1 made of glass-epoxy resin.
Nos. 0 and 11 are laminated via a prepreg 12 impregnated with an epoxy resin. The chip capacitor 1 is disposed between the prepreg 12 and the substrate 11 such that the first electrode layer 5 and the second electrode layer 6 face the substrate 11. A circuit pattern 13 made of copper foil is formed on a surface of the substrate 10 facing the prepreg 12.
Circuit patterns 15 and 17 made of copper foil are formed on the surface of the substrate 11 facing the prepreg 12. The respective electrode portions 15a, 17 of the circuit patterns 15, 17
a on the first electrode layer 5 and the second electrode layer 5 of the chip capacitor 1.
Are connected using a conductive adhesive. In FIG. 2, reference numeral 16 denotes a resin layer formed by curing the epoxy resin eluted from the prepreg 12. Since the thickness of the flexible film used for the base 2 of the chip capacitor 1 of this embodiment can be reduced, the total thickness of the base 2 made of the flexible film and the conductive layer 3 made of the thin film of Ti is small. Therefore, it is not necessary to use a base made of ceramic as in the related art, so that the thickness of the chip capacitor can be reduced,
As described above, it can be mounted also on the interior board of the multilayer circuit board.
【００２０】図３は、本発明の他の実施の形態（第２の
実施の形態）のチップコンデンサ２１の断面図である。
本図に示すように、このチップコンデンサ２１では、フ
レキシブルフィルムからなるベース２２の片面の表面全
体にスパッタリングの薄膜形成技術により厚み０．３μ
ｍのニッケル−クロムの薄膜からなる高導電層２７が形
成され、高導電層２７上にチタン薄膜からなる導電層２
３が形成されている。そして、導電層２３の上の一部２
３ａにチタン酸ジルコン酸鉛結晶膜（ＰＺＴ結晶膜）か
らなる誘電層２４が形成され、誘電層２４上及び誘電層
２４が形成されていない導電層２３の部分２３ｂ上にそ
れぞれ金の薄膜からなる第１及び第２の電極層２５，２
６が形成されている。このチップコンデンサ２１では、
第１の電極層２５と、誘電層２４と、導電層２３の一部
２３ａとからなる１個のコンデンサ部が形成されること
になる。また、このチップコンデンサ２１では、Ｔｉよ
り導電性の高いニッケル−クロムの薄膜により導電層２
３と積層する高導電層２７を形成しているため、導電層
２３の一部２３ａと第２の電極層２６との間の導電部分
の導電率を高めることができる。FIG. 3 is a sectional view of a chip capacitor 21 according to another embodiment (second embodiment) of the present invention.
As shown in the figure, the chip capacitor 21 has a thickness of 0.3 μm on the entire surface of one surface of a base 22 made of a flexible film by a thin film forming technique of sputtering.
A high conductive layer 27 made of a nickel-chromium thin film having a thickness of m is formed on the high conductive layer 27.
3 are formed. Then, the part 2 on the conductive layer 23
3a, a dielectric layer 24 made of a lead zirconate titanate crystal film (PZT crystal film) is formed. First and second electrode layers 25, 2
6 are formed. In this chip capacitor 21,
One capacitor portion including the first electrode layer 25, the dielectric layer 24, and a portion 23a of the conductive layer 23 is formed. In the chip capacitor 21, the conductive layer 2 is formed by a nickel-chromium thin film having higher conductivity than Ti.
3, the conductivity of the conductive portion between the portion 23a of the conductive layer 23 and the second electrode layer 26 can be increased.
【００２１】図４は、本発明の他の実施の形態（第３の
実施の形態）のチップコンデンサ３１の断面図である。
本図に示すように、このチップコンデンサ３１は、ベー
ス２２と高導電層２７との間に厚み１８μｍの銅箔層２
９が形成されており、その他は、図３に示すチップコン
デンサ２１と同じ構造を有している。このチップコンデ
ンサ３１では、ベース２２上に銅箔層２９を形成し、銅
箔層２９上にニッケル−クロムの薄膜からなる高導電層
２７を形成するので、銅箔層２９に電極を接続して高導
電層２７を電解メッキにより形成することができる。ま
た、ニッケル−クロムより更に導電性の高い銅箔層２９
が高導電層２７と積層して形成されることになるため、
導電層２３の一部２３ａと第２の電極層２６との間の導
電部分の導電率を更に高めることができる。FIG. 4 is a sectional view of a chip capacitor 31 according to another embodiment (third embodiment) of the present invention.
As shown in this figure, this chip capacitor 31 is a copper foil layer 2 having a thickness of 18 μm between a base 22 and a high conductive layer 27.
9 has the same structure as the chip capacitor 21 shown in FIG. In the chip capacitor 31, the copper foil layer 29 is formed on the base 22, and the high conductive layer 27 made of a nickel-chromium thin film is formed on the copper foil layer 29, so that electrodes are connected to the copper foil layer 29. The high conductive layer 27 can be formed by electrolytic plating. Further, a copper foil layer 29 having higher conductivity than nickel-chromium.
Is formed by laminating with the high conductive layer 27,
The conductivity of the conductive portion between the portion 23a of the conductive layer 23 and the second electrode layer 26 can be further increased.
【００２２】図５は、本発明の更に他の実施の形態（第
４の実施の形態）のチップコンデンサ４１を多層回路基
板の内装基板上に実装した図である。本図に示すよう
に、このチップコンデンサ４１では、フレキシブルフィ
ルムからなるベース３２の両面にチタン薄膜からなる第
１の導電層３３Ａ及び第２の導電層３３Ｂが形成されて
いる。そして、第１の導電層３３Ａ及び第２の導電層３
３Ｂ上にチタン酸ジルコン酸鉛結晶膜（ＰＺＴ結晶膜）
からなる第１の誘電層３４Ａ及び第２の誘電層３４Ｂが
それぞれ形成され、第１の誘電層３４Ａ及び第２の誘電
層３４Ｂ上に金の薄膜からなる第１の電極層３５及び第
２の電極層３６がそれぞれ形成されている。また、第１
の導電層３３Ａ及び第２の導電層３３Ｂは、ベース３２
を貫通し、樹脂−銀ペーストで形成されたスルーホール
導電部３８により電気的に接続されている。FIG. 5 is a view in which a chip capacitor 41 according to still another embodiment (fourth embodiment) of the present invention is mounted on an internal board of a multilayer circuit board. As shown in the figure, in this chip capacitor 41, a first conductive layer 33A and a second conductive layer 33B made of a titanium thin film are formed on both sides of a base 32 made of a flexible film. Then, the first conductive layer 33A and the second conductive layer 3
Lead zirconate titanate crystal film (PZT crystal film) on 3B
A first dielectric layer 34A and a second dielectric layer 34B are formed on the first dielectric layer 34A and the second dielectric layer 34B, respectively. The electrode layers 36 are respectively formed. Also, the first
The conductive layer 33A and the second conductive layer 33B
And is electrically connected by a through-hole conductive portion 38 formed of a resin-silver paste.
【００２３】チップコンデンサ４１を内装基板上に実装
した多層回路基板は、ガラス−エポキシ樹脂からなる基
板５０，５１が、エポキシ樹脂を含浸したプリプレグ５
２を介して積層された構造を有している。チップコンデ
ンサ４１は、第１の電極層３５及び第２の電極層３６が
基板５０，５１とそれぞれ対向するようにプリプレグ５
２と基板５１との間に配置されている。基板５０のプリ
プレグ５２と対向する面上には銅箔からなる回路パター
ン５３が形成されている。この回路パターン５３の所定
位置にはプリプレグ５２側に向って突出するセッ頭円錐
形状のピボット５４が形成されている。ピボット５４
は、先端部がプリプレグ５２を突き破ってチップコンデ
ンサ４１の第１の電極層３５と当ってつぶれた状態で第
１の電極層３５と接続している。また基板５１のプリプ
レグ５２と対向する面上には銅箔からなる回路パターン
５５が形成されており、回路パターン５５上の電極部５
５ａ上にはチップコンデンサ４１の第２の電極層３６が
導電性接着剤を用いて接続されている。なお図５におい
て３６はプリプレグ５２から溶出したエポキシ樹脂が硬
化して形成された樹脂層である。A multilayer circuit board having a chip capacitor 41 mounted on an interior board is made of a board 50, 51 made of glass-epoxy resin and a prepreg 5 impregnated with epoxy resin.
2 are laminated. The chip capacitor 41 is formed such that the first electrode layer 35 and the second electrode layer 36 face the substrates 50 and 51, respectively.
2 and the substrate 51. A circuit pattern 53 made of copper foil is formed on a surface of the substrate 50 facing the prepreg 52. At a predetermined position of the circuit pattern 53, a frusto-conical pivot 54 projecting toward the prepreg 52 is formed. Pivot 54
Is connected to the first electrode layer 35 in a state where the tip portion breaks through the prepreg 52 and hits the first electrode layer 35 of the chip capacitor 41. A circuit pattern 55 made of copper foil is formed on a surface of the substrate 51 facing the prepreg 52, and the electrode portion 5 on the circuit pattern 55 is formed.
The second electrode layer 36 of the chip capacitor 41 is connected on 5a using a conductive adhesive. In FIG. 5, reference numeral 36 denotes a resin layer formed by curing the epoxy resin eluted from the prepreg 52.
【００２４】本例のチップコンデンサ４１では、第１の
電極層３５と第１の誘電層３４Ａと第１の導電層３３Ａ
が第１のコンデンサ部を構成し、第２の電極層３６と第
２の誘電層３４Ｂと第２の導電層３３Ｂが第２のコンデ
ンサ部を構成する。そのため、第１のコンデンサ部と第
２のコンデンサ部とがスルーホール導電部３８により直
列接続され、層構造両側に電極（第１及び第２の電極層
３５，３６）を備えることができたチップコンデンサを
得ることができる。その結果、第１及び第２の電極層３
５，３６を多層回路基板の積層方向両側の回路パターン
５３，５５に容易に接続することができる。In the chip capacitor 41 of the present embodiment, the first electrode layer 35, the first dielectric layer 34A and the first conductive layer 33A
Constitute the first capacitor portion, and the second electrode layer 36, the second dielectric layer 34B, and the second conductive layer 33B constitute the second capacitor portion. Therefore, the first capacitor portion and the second capacitor portion are connected in series by the through-hole conductive portion 38, and a chip having electrodes (first and second electrode layers 35 and 36) on both sides of the layer structure can be provided. A capacitor can be obtained. As a result, the first and second electrode layers 3
5, 36 can be easily connected to the circuit patterns 53, 55 on both sides in the stacking direction of the multilayer circuit board.
【００２５】なお、上記の各実施の形態では、スパッタ
リングによる金の薄膜により第１及び第２の電極層を形
成したが、Ａｇ，Ｐｄ，Ｃｕ等の金属粉末を含有する導
電性樹脂ペーストを用いる厚膜により第１及び第２の電
極層を形成してもよいのは勿論である。In each of the above embodiments, the first and second electrode layers are formed of a gold thin film by sputtering, but a conductive resin paste containing a metal powder such as Ag, Pd, or Cu is used. Of course, the first and second electrode layers may be formed of a thick film.
【００２６】[0026]
【発明の効果】本発明によれば、ベースをフレキシブル
フィルムにより形成し、ベース上にＴｉの薄膜からなる
導電層を形成するので、ベースの上にＴｉの薄膜を介し
てチタンを含有する強誘電体膜を形成できる。また、フ
レキシブルフィルムは厚みを薄くできるので、フレキシ
ブルフィルムからなるベース及びＴｉの薄膜からなる導
電層を合わせた厚み寸法は小さいものとなる。そのた
め、本発明によればセラミックからなるベースを用いる
必要がない分チップコンデンサの厚み寸法を小さくでき
る。そのため本発明のチップコンデンサは、多層回路基
板の内装基板上にも実装することができる。According to the present invention, the base is formed of a flexible film, and the conductive layer made of a thin film of Ti is formed on the base. Therefore, the ferroelectric material containing titanium on the base via the thin film of Ti is provided. A body film can be formed. Further, since the thickness of the flexible film can be reduced, the total thickness of the base made of the flexible film and the conductive layer made of the thin film of Ti is small. Therefore, according to the present invention, the thickness dimension of the chip capacitor can be reduced by eliminating the need to use a ceramic base. Therefore, the chip capacitor of the present invention can also be mounted on an internal board of a multilayer circuit board.
【図１】本発明の第１の実施の形態のチップコンデンサ
の断面図である。FIG. 1 is a sectional view of a chip capacitor according to a first embodiment of the present invention.
【図２】図１に示すチップコンデンサを多層回路基板の
内層部に配置した図である。FIG. 2 is a diagram in which the chip capacitor shown in FIG. 1 is arranged in an inner layer portion of a multilayer circuit board.
【図３】本発明の第２の実施の形態のチップコンデンサ
の断面図である。FIG. 3 is a sectional view of a chip capacitor according to a second embodiment of the present invention.
【図４】本発明の第３の実施の形態のチップコンデンサ
の断面図である。FIG. 4 is a sectional view of a chip capacitor according to a third embodiment of the present invention.
【図５】本発明の第４の実施の形態のチップコンデンサ
を多層回路基板の内層部に配置した図である。FIG. 5 is a diagram in which a chip capacitor according to a fourth embodiment of the present invention is arranged in an inner layer portion of a multilayer circuit board.
１ チップコンデンサ ２ ベース ３ 導電層 ４ 誘電層 ５，６ 電極層 DESCRIPTION OF SYMBOLS 1 Chip capacitor 2 Base 3 Conductive layer 4 Dielectric layer 5, 6 Electrode layer
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｇ 4/38 Ｈ０１Ｇ 4/38 Ａ (72)発明者 小幡 勤 富山県上新川郡大沢野町下大久保3158番地 北陸電気工業株式会社内 (72)発明者 西田 明生 山口県宇部市大字小串1978番地の５ 宇部 興産株式会社宇部研究所内 (72)発明者 橋本 和生 山口県宇部市大字小串1978番地の５ 宇部 興産株式会社宇部研究所内 Ｆターム(参考） 4G030 AA16 AA17 AA40 BA09 CA03 CA08 5E001 AB06 AC04 AC09 AC10 AE00 AE03 AH01 AH03 AH06 AH07 AJ01 AJ02 AZ00 AZ01 5E082 AA01 AB03 BC39 CC03 CC12 EE03 EE04 EE05 EE18 EE23 EE26 EE35 EE37 EE39 FG03 FG26 FG27 FG41 GG10 JJ12 JJ15 JJ23 KK01 KK07 LL03 MM28 ──────────────────────────────────────────────────の Continued on the front page (51) Int.Cl. 7 Identification FI FI Theme Court ゛ (Reference) H01G 4/38 H01G 4/38 A (72) Inventor Tsutomu Obata 3158 Shimookubo, Osawano-machi, Osawano-cho, Kamishinkawa-gun, Toyama Hokuriku Inside Electric Industry Co., Ltd. (72) Inventor Akio Nishida 5 Ube, Ube-shi, Yamaguchi Prefecture, 1978 Kobe, Ube Research Institute (72) Inventor Kazuo Hashimoto 578 Kobe, Ube-shi, Yamaguchi, 1978 Ube Industries, Ltd. F-term in Ube Research Laboratories (reference) 4G030 AA16 AA17 AA40 BA09 CA03 CA08 5E001 AB06 AC04 AC09 AC10 AE00 AE03 AH01 AH03 AH06 AH07 AJ01 AJ02 AZ00 AZ01 5E082 AA01 AB03 BC39 CC03 CC12 EE03 EE04 EE23 EE04 EE04 GG10 JJ12 JJ15 JJ23 KK01 KK07 LL03 MM28
Claims (10)
うに形成された誘電層と電極層とを具備してなるチップ
コンデンサであって、 前記ベースは耐アルカリ性を有するフレキシブルフィル
ムからなり、 前記ベース上に薄膜形成技術を用いて形成されたＴｉの
薄膜からなる導電層が形成され、 前記導電層上の少なくとも一部に水熱合成法により形成
されたチタン含有強誘電体膜からなる誘電層が形成さ
れ、 前記誘電層上に１つ以上の電極層が形成されてなるチッ
プコンデンサ。1. A chip capacitor comprising a base, a dielectric layer and an electrode layer formed on the base so as to form a layer structure, wherein the base is made of a flexible film having alkali resistance. A conductive layer made of a Ti thin film formed by using a thin film forming technique is formed on a base, and a dielectric layer made of a titanium-containing ferroelectric film formed on at least a part of the conductive layer by a hydrothermal synthesis method Is formed, and one or more electrode layers are formed on the dielectric layer.
体に形成され、 前記電極層は、前記誘電層上に相互に間隔をあけて形成
された複数の電極層からなることを特徴とする請求項１
に記載のチップコンデンサ。2. The method according to claim 1, wherein the dielectric layer is formed substantially entirely on the conductive layer, and the electrode layer includes a plurality of electrode layers formed on the dielectric layer at intervals. Claim 1
The chip capacitor described in the above item.
形成され、 前記電極層は、前記誘電層上及び前記誘電層が形成され
ていない前記導電層の部分上にそれぞれ形成されてなる
ことを特徴とする請求項１に記載のチップコンデンサ。3. The dielectric layer is formed on a part of the conductive layer, and the electrode layer is formed on the dielectric layer and on the part of the conductive layer where the dielectric layer is not formed. The chip capacitor according to claim 1, wherein:
された第１及び第２の導電層からなり、 前記誘電層は、前記第１及び第２の導電層上にそれぞれ
形成された第１及び第２の誘電層からなり、 前記電極層は、前記第１及び第２の誘電層上にそれぞれ
形成された第１及び第２の電極層からなり、 前記第１及び第２の導電層は、電気的に接続されている
ことを特徴とする請求項１に記載のチップコンデンサ。4. The conductive layer includes first and second conductive layers formed on both sides of the base, and the dielectric layer includes first and second conductive layers formed on the first and second conductive layers, respectively. The first and second dielectric layers; the electrode layer comprises first and second electrode layers formed on the first and second dielectric layers, respectively; the first and second conductive layers The chip capacitor according to claim 1, wherein are electrically connected.
スを貫通するスルーホール導電部により電気的に接続さ
れていることを特徴とする請求項４に記載のチップコン
デンサ。5. The chip capacitor according to claim 4, wherein the first and second conductive layers are electrically connected by a through-hole conductive portion penetrating the base.
ェニレンサルファイド，ポリフェニレンエーテルまたは
ポリエーテルエーテルケトンが用いられていることを特
徴とする請求項１，２，３，４または５に記載のチップ
コンデンサ。6. The chip capacitor according to claim 1, wherein polyphenylene sulfide, polyphenylene ether or polyether ether ketone is used as said flexible film.
成された薄膜からなることを特徴とする請求項１，２，
３，４または５に記載のチップコンデンサ。7. The method according to claim 1, wherein the electrode layer is formed of a thin film formed by using a thin film forming technique.
6. The chip capacitor according to 3, 4, or 5.
り導電性の高い高導電層が形成されていることを特徴と
する請求項１，２，３，４または５に記載のチップコン
デンサ。8. The chip capacitor according to claim 1, wherein a high conductive layer having higher conductivity than Ti is formed between said conductive layer and said base. .
前記導電層または前記高導電層は、前記金属箔の層上に
形成されていることを特徴とする請求項１，２，３，
４，５または６に記載のチップコンデンサ。9. A metal foil layer is formed on the base,
The said conductive layer or the said highly conductive layer is formed on the layer of the said metal foil, The claim 1, 2, 3, 3 characterized by the above-mentioned.
7. The chip capacitor according to 4, 5, or 6.
の水熱合成法を用いて形成されたＰｂ（ＺｒＴｉ）Ｏ３
で表されるペロブスカイト型のチタン酸ジルコン酸鉛
により形成されていることを特徴とする請求項１，２，
３，４または５に記載のチップコンデンサ。10. The Pb (ZrTi) O 3 formed using an electroless hydrothermal synthesis method as the titanium-containing ferroelectric film.
The perovskite-type lead zirconate titanate represented by the following formula:
6. The chip capacitor according to 3, 4, or 5.
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- 2000-04-11 JP JP2000109258A patent/JP2001291638A/en active Pending
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