JP2001285071A - Ａｄ変換装置 - Google Patents
Ａｄ変換装置Info
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- JP2001285071A JP2001285071A JP2000095824A JP2000095824A JP2001285071A JP 2001285071 A JP2001285071 A JP 2001285071A JP 2000095824 A JP2000095824 A JP 2000095824A JP 2000095824 A JP2000095824 A JP 2000095824A JP 2001285071 A JP2001285071 A JP 2001285071A
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Abstract
(57)【要約】
【課題】 磁束積分器を持つ単一磁束量子Σ‐Δ型ＡＤ
変換回路の高性能化には、多数の（＞１０）単一磁束量
子を積分回路に短時間の内に帰還する必要がある。また
帰還用ジョセフソン接合の臨界電流を加工寸法上許容で
きる範囲まで小さくする必要がある。 【解決手段】 第１積分器と、第１積分器と並列に配置
された第２積分器と、第１及び第２積分器の後に配置さ
れた最終積分器と、最終積分器の後に配置された信号標
本化用比較器と、第１積分器への信号帰還回路と、第２
積分器への信号帰還回路と、最終積分器への信号帰還回
路とからなり、前記積分器で積分された入力信号を、前
記信号標本化用比較器によって標本化し、その標本化さ
れた信号を前記信号帰還回路で帰還させることで、２次
のΣ−Δ型ＡＤ変調を行うことを特徴とする。
変換回路の高性能化には、多数の（＞１０）単一磁束量
子を積分回路に短時間の内に帰還する必要がある。また
帰還用ジョセフソン接合の臨界電流を加工寸法上許容で
きる範囲まで小さくする必要がある。 【解決手段】 第１積分器と、第１積分器と並列に配置
された第２積分器と、第１及び第２積分器の後に配置さ
れた最終積分器と、最終積分器の後に配置された信号標
本化用比較器と、第１積分器への信号帰還回路と、第２
積分器への信号帰還回路と、最終積分器への信号帰還回
路とからなり、前記積分器で積分された入力信号を、前
記信号標本化用比較器によって標本化し、その標本化さ
れた信号を前記信号帰還回路で帰還させることで、２次
のΣ−Δ型ＡＤ変調を行うことを特徴とする。
Description
【０００１】
【発明の属する技術分野】本発明は、高速アナログ信号
をデジタル符号に変換する超電導ＡＤ（アナログ・デジ
タル）変換装置に関する。
をデジタル符号に変換する超電導ＡＤ（アナログ・デジ
タル）変換装置に関する。
【０００２】
【従来の技術】従来、超広帯域ＡＤ変換回路を実現する
回路技術の一つとして、超電導回路技術を用いた単一磁
束量子（ＳＦＱ）Σ‐Δ型回路構成方式が考案されてい
る（以下単に「Σ‐Δ型ＡＤ変換回路」という。）。こ
のΣ‐Δ型ＡＤ変換回路では、抵抗素子とインダクタン
ス素子を用いて構成した積分器に蓄積された磁束を、ジ
ョセフソン素子で構成された比較器により減少させるこ
とにより、Σ‐Δ型のＡＤ変換を実現している。
回路技術の一つとして、超電導回路技術を用いた単一磁
束量子（ＳＦＱ）Σ‐Δ型回路構成方式が考案されてい
る（以下単に「Σ‐Δ型ＡＤ変換回路」という。）。こ
のΣ‐Δ型ＡＤ変換回路では、抵抗素子とインダクタン
ス素子を用いて構成した積分器に蓄積された磁束を、ジ
ョセフソン素子で構成された比較器により減少させるこ
とにより、Σ‐Δ型のＡＤ変換を実現している。
【０００３】より具体的には前記積分器に入力される電
流の一部が前記比較器に入力され、同時に所望のサンプ
リング間隔で単一磁束量子信号(以下「ＳＦＱ」とい
う。)が別の信号線を介して比較回路に重畳される。こ
の時２つの信号の和の電流が比較器のジョセフソン接合
の臨界電流Icを超えると、比較器の出力にＳＦＱが一つ
出力され、積分器中を流れる電流により誘起された磁束
からΦ０なる磁束が減算される。ただし、Φ０は単一磁
束量子（2.07 × 10-15 Wb）である。このように積分さ
れた信号を減算（差分）することでΣ‐Δ変調が実現さ
れる。出力信号はΣ‐Δ変調されたＳＦＱパルス列とな
る。
流の一部が前記比較器に入力され、同時に所望のサンプ
リング間隔で単一磁束量子信号(以下「ＳＦＱ」とい
う。)が別の信号線を介して比較回路に重畳される。こ
の時２つの信号の和の電流が比較器のジョセフソン接合
の臨界電流Icを超えると、比較器の出力にＳＦＱが一つ
出力され、積分器中を流れる電流により誘起された磁束
からΦ０なる磁束が減算される。ただし、Φ０は単一磁
束量子（2.07 × 10-15 Wb）である。このように積分さ
れた信号を減算（差分）することでΣ‐Δ変調が実現さ
れる。出力信号はΣ‐Δ変調されたＳＦＱパルス列とな
る。
【０００４】前述のΣ‐Δ型ＡＤ変換回路は１次型と言
われるもので被測定信号がサンプリングされる際に混入
する量子化ノイズの周波数分布が正弦三角関数になって
いる。ところで、この量子化ノイズの周波数分布を１次
ではなく、２次以上の正弦三角関数とすることで更に信
号対雑音比を改善するΣ‐Δ型ＡＤ変換方式がこの他に
考案されている（高次Σ‐Δ型ＡＤ変換方式）。
われるもので被測定信号がサンプリングされる際に混入
する量子化ノイズの周波数分布が正弦三角関数になって
いる。ところで、この量子化ノイズの周波数分布を１次
ではなく、２次以上の正弦三角関数とすることで更に信
号対雑音比を改善するΣ‐Δ型ＡＤ変換方式がこの他に
考案されている（高次Σ‐Δ型ＡＤ変換方式）。
【０００５】この方式においては前述の積分器が２つ
（２次型の場合）継続接続されており、被測定信号源側
から見て後段の積分器とそれに続くジョセフソン接合は
前述の１次のΣ‐Δ型ＡＤ変換器を構成している。
（２次型の場合）継続接続されており、被測定信号源側
から見て後段の積分器とそれに続くジョセフソン接合は
前述の１次のΣ‐Δ型ＡＤ変換器を構成している。
【０００６】更に２次のΣ‐Δ型ＡＤ変換器では、２つ
の積分器の間に前段の積分器へＳＦＱを帰還させるため
の帰還用ジョセフソン接合が設けられており、比較器の
出力に対応して１つまたは複数個のＳＦＱを帰還させる
構造を有している。この方式の２次Σ‐Δ型ＡＤ変換器
では、１次型において行われる積分・差分操作が２回に
わたって行われるため量子化ノイズの周波数分布が正弦
三角関数の２乗に従うようになり、更に信号対雑音比が
改善することが出来る。
の積分器の間に前段の積分器へＳＦＱを帰還させるため
の帰還用ジョセフソン接合が設けられており、比較器の
出力に対応して１つまたは複数個のＳＦＱを帰還させる
構造を有している。この方式の２次Σ‐Δ型ＡＤ変換器
では、１次型において行われる積分・差分操作が２回に
わたって行われるため量子化ノイズの周波数分布が正弦
三角関数の２乗に従うようになり、更に信号対雑音比が
改善することが出来る。
【０００７】
【発明が解決しようとする課題】然し乍ら、従来技術に
よれば、例えば２次Σ‐Δ型ＡＤ変換回路では、前述の
１ＳＦＱの帰還に加えて、前段積分器と後段積分器の間
に両積分器に流れる電流量の比に応じた個数のＳＦＱを
帰還する必要があり、実用的な多くの回路の場合、この
値は１０〜１００ＳＦＱ程度である。
よれば、例えば２次Σ‐Δ型ＡＤ変換回路では、前述の
１ＳＦＱの帰還に加えて、前段積分器と後段積分器の間
に両積分器に流れる電流量の比に応じた個数のＳＦＱを
帰還する必要があり、実用的な多くの回路の場合、この
値は１０〜１００ＳＦＱ程度である。
【０００８】しかし、この方式を採用すると、その処理
が終了するまで次のサンプリングを待機させる必要があ
る為、ＡＤ変換時のサンプリング間隔を増大させ、測定
帯域の狭帯域化を招いてしまう（一般的に、ＡＤのサン
プリング周期をfsとすると、測定帯域は1/2fsとな
る。）。
が終了するまで次のサンプリングを待機させる必要があ
る為、ＡＤ変換時のサンプリング間隔を増大させ、測定
帯域の狭帯域化を招いてしまう（一般的に、ＡＤのサン
プリング周期をfsとすると、測定帯域は1/2fsとな
る。）。
【０００９】加えて、前段積分器には後段積分器に比べ
て１０倍以上の電流が印加される場合があり、前述の帰
還用ジョセフソン接合の臨界電流はこの値以上に設定す
ることが必要になる。この場合、帰還回路へＳＦＱを伝
達するジョセフソン伝送線路中のインダクタンスの設計
値が、微細加工上許容される限度を超えて小さくなって
しまうという問題点があった。
て１０倍以上の電流が印加される場合があり、前述の帰
還用ジョセフソン接合の臨界電流はこの値以上に設定す
ることが必要になる。この場合、帰還回路へＳＦＱを伝
達するジョセフソン伝送線路中のインダクタンスの設計
値が、微細加工上許容される限度を超えて小さくなって
しまうという問題点があった。
【００１０】従って、本発明は、超電導Σ‐Δ型ＡＤ変
換装置において、多数のＳＦＱが帰還される間の待ち時
間を短縮したうえで、大きなフィードバック利得を発生
させ、しかも帰還用ジョセフソン接合の臨界電流の問題
を解決する、新規の回路構成を提供せんとするものであ
る。
換装置において、多数のＳＦＱが帰還される間の待ち時
間を短縮したうえで、大きなフィードバック利得を発生
させ、しかも帰還用ジョセフソン接合の臨界電流の問題
を解決する、新規の回路構成を提供せんとするものであ
る。
【００１１】
【課題を解決するための手段】請求項１のＡＤ変換装置
に係る発明は、第１積分器と、第１積分器と並列に配置
された第２積分器と、第１積分器、及び第２積分器の後
に配置された最終積分器と、該最終積分器の後に配置さ
れた信号標本化用比較器と、前記第１積分器への信号帰
還回路と、前記第２積分器への信号帰還回路と、前記最
終積分器への信号帰還回路と、からなり、前記積分器で
積分された入力信号を、前記信号標本化用比較器によっ
て標本化し、その標本化された信号を前記信号帰還回路
で帰還させることで、２次のΣ−Δ型ＡＤ変調を行うこ
とを特徴とする。
に係る発明は、第１積分器と、第１積分器と並列に配置
された第２積分器と、第１積分器、及び第２積分器の後
に配置された最終積分器と、該最終積分器の後に配置さ
れた信号標本化用比較器と、前記第１積分器への信号帰
還回路と、前記第２積分器への信号帰還回路と、前記最
終積分器への信号帰還回路と、からなり、前記積分器で
積分された入力信号を、前記信号標本化用比較器によっ
て標本化し、その標本化された信号を前記信号帰還回路
で帰還させることで、２次のΣ−Δ型ＡＤ変調を行うこ
とを特徴とする。
【００１２】請求項２のＡＤ変換装置に係る発明は、請
求項１に記載されたＡＤ変換装置において、前記最終積
分器の前段に配置される並列に分割された第１積分器、
及び第２積分器以外に、更に１つ以上の並列に配置され
た積分器を備え、その各々に信号帰還回路を備えること
を特徴とする。
求項１に記載されたＡＤ変換装置において、前記最終積
分器の前段に配置される並列に分割された第１積分器、
及び第２積分器以外に、更に１つ以上の並列に配置され
た積分器を備え、その各々に信号帰還回路を備えること
を特徴とする。
【００１３】請求項３の３次以上のＡＤ変換装置に係る
発明は、請求項１に記載されたＡＤ変換装置を帰還ルー
プ内に少なくとも１つ含むことを特徴とする。
発明は、請求項１に記載されたＡＤ変換装置を帰還ルー
プ内に少なくとも１つ含むことを特徴とする。
【００１４】請求項４のＡＤ変換装置に係る発明は、請
求項１に記載されたＡＤ変換装置が単一磁束量子回路で
構成されていることを特徴とする。
求項１に記載されたＡＤ変換装置が単一磁束量子回路で
構成されていることを特徴とする。
【００１５】
【発明の実施の形態】本発明の好適な実施の形態を図１
乃至図５に従って説明する。
乃至図５に従って説明する。
【００１６】図１は、本発明におけるＡＤ変換装置の回
路構成図である。
路構成図である。
【００１７】図１において、信号源（１）から第１積分
器（２）及び第２積分器（３）に信号が入力される。こ
の各々の積分器中で入力信号の積分が行われる。積分さ
れた信号は最終積分器（４）に入力され２回目の積分操
作が行われる。
器（２）及び第２積分器（３）に信号が入力される。こ
の各々の積分器中で入力信号の積分が行われる。積分さ
れた信号は最終積分器（４）に入力され２回目の積分操
作が行われる。
【００１８】この二重積分された信号は続いて信号標本
化用比較器（以下単に「比較器」という。）（５）に入
力される。標本化された信号は出力信号（９）として出
力されると同時に、最終積分器への信号帰還回路
（６）、第１積分器への信号帰還回路（７）及び第２積
分器への信号帰還回路（８）に伝達され、各々の帰還回
路は対応する積分器への信号帰還を行う。
化用比較器（以下単に「比較器」という。）（５）に入
力される。標本化された信号は出力信号（９）として出
力されると同時に、最終積分器への信号帰還回路
（６）、第１積分器への信号帰還回路（７）及び第２積
分器への信号帰還回路（８）に伝達され、各々の帰還回
路は対応する積分器への信号帰還を行う。
【００１９】次に図２は、図１に示した回路構成の具体
的な回路図である。
的な回路図である。
【００２０】以下に典型的な動作条件と回路パラメータ
を示す。図２中では直流バイアス電源は矢印で示されて
いる。また、ジョセフソン接合は「×」で示されてい
る。図２中でジョセフソン接合ＪＣｅ及びＪｅｘ（ｘは
数）と記載されたすべての接合の臨界電流の典型的な値
は100 μAにセットされている。この値には±30%のマー
ジンが存在する。
を示す。図２中では直流バイアス電源は矢印で示されて
いる。また、ジョセフソン接合は「×」で示されてい
る。図２中でジョセフソン接合ＪＣｅ及びＪｅｘ（ｘは
数）と記載されたすべての接合の臨界電流の典型的な値
は100 μAにセットされている。この値には±30%のマー
ジンが存在する。
【００２１】また、ジョセフソン接合JG1及びJG2などの
接地されていないジョセフソン接合の臨界電流の典型的
な値は500 μAにセットされている。その他のジョセフ
ソン接合の臨界電流の典型的な値は200 μAにセットさ
れている。この値には±30%のマージンが存在する。L1
及びL2と記載されたインダクタンスの値は50 pHであ
る。L3と記載されたインダクタンスの値は10 pHであ
る。
接地されていないジョセフソン接合の臨界電流の典型的
な値は500 μAにセットされている。その他のジョセフ
ソン接合の臨界電流の典型的な値は200 μAにセットさ
れている。この値には±30%のマージンが存在する。L1
及びL2と記載されたインダクタンスの値は50 pHであ
る。L3と記載されたインダクタンスの値は10 pHであ
る。
【００２２】L4及びL8と記載されたインダクタンスは15
pHである。この値は両インダクタンス前後のジョセフ
ソン接合の臨界電流Iｃとの積L・IcがΦ０＜L・Ic〜1.5
Φ０の関係を保持する範囲で変動しても良い。その他の
接地されたジョセフソン接合を連結するインダクタンス
の典型的な値は5 pHである。この値は記載されたインダ
クタンス前後のジョセフソン接合の臨界電流Iｃとの積L
・Icが〜0.5Φ０＜Φ０の関係を保持する範囲で変動し
ても良い。
pHである。この値は両インダクタンス前後のジョセフ
ソン接合の臨界電流Iｃとの積L・IcがΦ０＜L・Ic〜1.5
Φ０の関係を保持する範囲で変動しても良い。その他の
接地されたジョセフソン接合を連結するインダクタンス
の典型的な値は5 pHである。この値は記載されたインダ
クタンス前後のジョセフソン接合の臨界電流Iｃとの積L
・Icが〜0.5Φ０＜Φ０の関係を保持する範囲で変動し
ても良い。
【００２３】また、帰還回路（１５）及び（１６）中の
接地されていないジョセフソン接合を連結するインダク
タンスの典型的な値は１pHである。この値は前述の接地
されていないジョセフソン接合を連結する２つのインダ
クタンスの和をL'とした時、臨界電流Icとの積L'・Icが
L'・Ic 〜0.5Φ０＜Φ０の関係を保持する範囲で変動し
ても良い。
接地されていないジョセフソン接合を連結するインダク
タンスの典型的な値は１pHである。この値は前述の接地
されていないジョセフソン接合を連結する２つのインダ
クタンスの和をL'とした時、臨界電流Icとの積L'・Icが
L'・Ic 〜0.5Φ０＜Φ０の関係を保持する範囲で変動し
ても良い。
【００２４】インダクタンスＬ４及びＬ５とＬ６及びＬ
７はそれぞれ相互的に結合されている。また、R1及びR2
と記載された抵抗の値は5 mΩであり、R3と記載された
抵抗の値は1 mΩである。バイアス電流の典型的な値は1
60μA である。この値は回路作製時の素子特性のばらつ
きにより、±50%の範囲で調整される。図２のクロック
信号発生源ＣＬＫ１はオン時には300μA、オフ時には0
Aの信号を交互に発生する。 典型的なクロック周波数は
10 GHz〜20 GHzである。より具体的には、例えばクロッ
ク周波数10 GHzの場合、時刻０から25 psまでの時間を
オン、時刻25psから100 psまでの時間をオフといった動
作を100 ps時間毎に繰り返す。
７はそれぞれ相互的に結合されている。また、R1及びR2
と記載された抵抗の値は5 mΩであり、R3と記載された
抵抗の値は1 mΩである。バイアス電流の典型的な値は1
60μA である。この値は回路作製時の素子特性のばらつ
きにより、±50%の範囲で調整される。図２のクロック
信号発生源ＣＬＫ１はオン時には300μA、オフ時には0
Aの信号を交互に発生する。 典型的なクロック周波数は
10 GHz〜20 GHzである。より具体的には、例えばクロッ
ク周波数10 GHzの場合、時刻０から25 psまでの時間を
オン、時刻25psから100 psまでの時間をオフといった動
作を100 ps時間毎に繰り返す。
【００２５】同様にＣＬＫ２は電流源はオン時には300
μA、オフ時には0 Aの信号を交互に発生するが、ＣＬＫ
１とは信号オン時の位相が異なる。より具体的には、例
えばクロック周波数１０ＧＨｚの場合、時刻０ psから5
0 psまでの時間をオフ、時刻50psから75psまでの時間を
オン、時刻75 psから100 psまでの時間をオフといった
動作を100 ps時間毎に繰り返す。
μA、オフ時には0 Aの信号を交互に発生するが、ＣＬＫ
１とは信号オン時の位相が異なる。より具体的には、例
えばクロック周波数１０ＧＨｚの場合、時刻０ psから5
0 psまでの時間をオフ、時刻50psから75psまでの時間を
オン、時刻75 psから100 psまでの時間をオフといった
動作を100 ps時間毎に繰り返す。
【００２６】一方、ＣＬＫ３はＣＬＫ１及び２の５倍の
クロック周波数を持つ信号を供給する。より具体的に
は、例えばクロック周波数５０ＧＨｚの場合（ＣＬＫ
１，ＣＬＫ２の５倍）、時刻０から10 psまでの時間を
オン、時刻10 psから20 psまでの時間をオフという動作
を20 ps時間毎に繰り返す。
クロック周波数を持つ信号を供給する。より具体的に
は、例えばクロック周波数５０ＧＨｚの場合（ＣＬＫ
１，ＣＬＫ２の５倍）、時刻０から10 psまでの時間を
オン、時刻10 psから20 psまでの時間をオフという動作
を20 ps時間毎に繰り返す。
【００２７】次にこの回路の動作を説明する。
【００２８】まず、最初ににクロック用磁束量子パルス
発生回路（１７）の説明を行う。外部クロック信号源Ｃ
ＬＫ１がオンになり、Ｊ１のへの印加電流がＪ１の臨界
電流を超えるとＪ１が連続的にＳＦＱパルスを発生す
る。ＳＦＱパルスの最大発生周期はＪ１の臨界電流Icと
常伝導抵抗Rnの積を、磁束量子Φ０で割った値となる。
典型的にはこの値は100 GHzから200 GHz程度の値とな
り、以下の回路動作に対して十分な速度を有する。発生
した一連のＳＦＱのうち先頭のＳＦＱはＪＳ１をスイッ
チし、ＪＳ１−Ｌ８−ＪＳ２のループに１ＳＦＱが捕獲
される。
発生回路（１７）の説明を行う。外部クロック信号源Ｃ
ＬＫ１がオンになり、Ｊ１のへの印加電流がＪ１の臨界
電流を超えるとＪ１が連続的にＳＦＱパルスを発生す
る。ＳＦＱパルスの最大発生周期はＪ１の臨界電流Icと
常伝導抵抗Rnの積を、磁束量子Φ０で割った値となる。
典型的にはこの値は100 GHzから200 GHz程度の値とな
り、以下の回路動作に対して十分な速度を有する。発生
した一連のＳＦＱのうち先頭のＳＦＱはＪＳ１をスイッ
チし、ＪＳ１−Ｌ８−ＪＳ２のループに１ＳＦＱが捕獲
される。
【００２９】２番目以降のＳＦＱパルスはエスケープ用
ジョセフソン接合Ｊｅ１を通って回路外に排出される。
ＣＬＫ１がオフし、続いてＣＬＫ２がオンすると、Ｊ１
の場合と同様にＪ２からＳＦＱパルス列が発生する。こ
の一連のＳＦＱのうち先頭のＳＦＱはＪＳ２をスイッチ
し、１ＳＦＱをＪ３方向に放出する。２番目以降のＳＦ
Ｑパルスはエスケープ用ジョセフソン接合Ｊｅ２を通っ
て回路外に排出される。この一連の動作により１クロッ
クサイクルあたり１ＳＦＱパルスが回路中に入力され
る。入力されたＳＦＱパルスはＪ３をスイッチし、続い
てＪ４及びＪ５をスイッチして２つのＳＦＱに分割され
た後、ジョセフソン伝送線路（ＪＴＬ）を介して、信号
標本化用比較器（１４）、第１積分器への信号帰還回路
（１５）及び第２積分器への（１６）にそれぞれ入力さ
れる。
ジョセフソン接合Ｊｅ１を通って回路外に排出される。
ＣＬＫ１がオフし、続いてＣＬＫ２がオンすると、Ｊ１
の場合と同様にＪ２からＳＦＱパルス列が発生する。こ
の一連のＳＦＱのうち先頭のＳＦＱはＪＳ２をスイッチ
し、１ＳＦＱをＪ３方向に放出する。２番目以降のＳＦ
Ｑパルスはエスケープ用ジョセフソン接合Ｊｅ２を通っ
て回路外に排出される。この一連の動作により１クロッ
クサイクルあたり１ＳＦＱパルスが回路中に入力され
る。入力されたＳＦＱパルスはＪ３をスイッチし、続い
てＪ４及びＪ５をスイッチして２つのＳＦＱに分割され
た後、ジョセフソン伝送線路（ＪＴＬ）を介して、信号
標本化用比較器（１４）、第１積分器への信号帰還回路
（１５）及び第２積分器への（１６）にそれぞれ入力さ
れる。
【００３０】次に入力信号の積分回路（１１）、（１
２）及び（１３）の説明を行う。
２）及び（１３）の説明を行う。
【００３１】最初に図２中の信号源（１０）から第一積
分器（１１）及び第二積分器（１２）に被測定信号が入
力される。被測定信号の周波数は100 MHzを想定してい
る。この入力信号は第１積分器（１１）、及び第２積分
器（１２）のインダクタンスＬ１及びＬ２を流れる電流
量として積分される。電流Ｉと磁束Φの間にはΦ＝ＬＩ
なる関係が存在するので、これは磁束量が積分される事
に等しい。この積分された電流は帰還回路（１５）及び
（１６）中のゲートジョセフソン接合ＪＧ１及びＪＧ２
を通過し、最終積分器（１３）に入力される。
分器（１１）及び第二積分器（１２）に被測定信号が入
力される。被測定信号の周波数は100 MHzを想定してい
る。この入力信号は第１積分器（１１）、及び第２積分
器（１２）のインダクタンスＬ１及びＬ２を流れる電流
量として積分される。電流Ｉと磁束Φの間にはΦ＝ＬＩ
なる関係が存在するので、これは磁束量が積分される事
に等しい。この積分された電流は帰還回路（１５）及び
（１６）中のゲートジョセフソン接合ＪＧ１及びＪＧ２
を通過し、最終積分器（１３）に入力される。
【００３２】この時、ＪＧ１及びＪＧ２を流れる電流は
ＪＧ１，ＪＧ２の臨界電流を超えることが無いように、
入力信号は制限されている。最終積分器（１３）に入力
された信号はインダクタンスＬ３を流れる電流（磁束）
として積分される。このニ重積分された信号は信号標本
化用比較器（１４）に入力される。
ＪＧ１，ＪＧ２の臨界電流を超えることが無いように、
入力信号は制限されている。最終積分器（１３）に入力
された信号はインダクタンスＬ３を流れる電流（磁束）
として積分される。このニ重積分された信号は信号標本
化用比較器（１４）に入力される。
【００３３】次に信号標本化用比較器兼最終積分器への
信号帰還回路（１４）の動作について説明する。前述の
積分器（１１）、（１２）及び（１３）によりニ重積分
された信号は信号標本化用比較器（１４）中の比較用ジ
ョセフソン接合ＪＣに入力される。この比較用ジョセフ
ソン接合ＪＣにはこの他に、前述のクロック用磁束量子
パルス発生回路（１７）で生成されたＳＦＱパルス（サ
ンプリングパルス）がエスケープ用ジョセフソン接合Ｊ
Ｃｅを介して入力される。前述の入力信号とサンプリン
グパルスによりＪＣに誘起される電流の和がＪＣの臨界
電流を超える場合ＪＣがスイッチし、１つのＳＦＱパル
スをＪ６方向に放出する。
信号帰還回路（１４）の動作について説明する。前述の
積分器（１１）、（１２）及び（１３）によりニ重積分
された信号は信号標本化用比較器（１４）中の比較用ジ
ョセフソン接合ＪＣに入力される。この比較用ジョセフ
ソン接合ＪＣにはこの他に、前述のクロック用磁束量子
パルス発生回路（１７）で生成されたＳＦＱパルス（サ
ンプリングパルス）がエスケープ用ジョセフソン接合Ｊ
Ｃｅを介して入力される。前述の入力信号とサンプリン
グパルスによりＪＣに誘起される電流の和がＪＣの臨界
電流を超える場合ＪＣがスイッチし、１つのＳＦＱパル
スをＪ６方向に放出する。
【００３４】同時に最終積分器（１３）に積分された磁
束から１ＳＦＱが減算される。このＳＦＱはＪ６をスイ
ッチし、続いてＪ８をスイッチして２つのＳＦＱに分割
される。このうち一つ目のＳＦＱはＪ７をスイッチした
後、ＪＴＬを介してＯＵＴ端子に１ＳＦＱを出力信号と
して出力する。もう一方のＳＦＱはＪ９をスイッチした
後ＪＳ３をスイッチし、ＪＳ３−Ｌ４−ＪＳ４で構成さ
れるループに保持される。
束から１ＳＦＱが減算される。このＳＦＱはＪ６をスイ
ッチし、続いてＪ８をスイッチして２つのＳＦＱに分割
される。このうち一つ目のＳＦＱはＪ７をスイッチした
後、ＪＴＬを介してＯＵＴ端子に１ＳＦＱを出力信号と
して出力する。もう一方のＳＦＱはＪ９をスイッチした
後ＪＳ３をスイッチし、ＪＳ３−Ｌ４−ＪＳ４で構成さ
れるループに保持される。
【００３５】一方、このループの反対側の端子には前述
のクロック用磁束量子パルス発生回路（１７）で生成さ
れたＳＦＱパルスが入射され、あるクロック時にＳＦＱ
がセットされた場合、その次のクロックでＪＳ４がスイ
ッチされ、保持していたＳＦＱが消去されるようになっ
ている。もしあるクロック時にＳＦＱがセットされなっ
かた場合、その次のクロックによるＳＦＱはエスケープ
用ジョセフソン接合Je4をスイッチし、回路外に排出さ
れる。
のクロック用磁束量子パルス発生回路（１７）で生成さ
れたＳＦＱパルスが入射され、あるクロック時にＳＦＱ
がセットされた場合、その次のクロックでＪＳ４がスイ
ッチされ、保持していたＳＦＱが消去されるようになっ
ている。もしあるクロック時にＳＦＱがセットされなっ
かた場合、その次のクロックによるＳＦＱはエスケープ
用ジョセフソン接合Je4をスイッチし、回路外に排出さ
れる。
【００３６】次に第１積分器への信号帰還回路（１５）
と、第２積分器への信号帰還回路（１６）の動作につい
て説明する。この二つの信号帰還回路は、その一部分を
共有している。
と、第２積分器への信号帰還回路（１６）の動作につい
て説明する。この二つの信号帰還回路は、その一部分を
共有している。
【００３７】外部信号源ＣＬＫ３は結合インダクタンス
Ｌ６及びＬ７を介して、Ｊ１０−Ｌ５−Ｊ１１−Ｌ６か
らなる超電導ループ中に巡回電流を発生する。しかし、
この巡回電流のみではジョセフソン接合Ｊ１０、Ｊ１１
の臨界電流を超えることはないようにＬ６、Ｌ７の結合
度が設定されている。またＣＬＫ３によるクロック信号
電流は、前述のループに時計方向のみの電流を発生する
ように設定されている。
Ｌ６及びＬ７を介して、Ｊ１０−Ｌ５−Ｊ１１−Ｌ６か
らなる超電導ループ中に巡回電流を発生する。しかし、
この巡回電流のみではジョセフソン接合Ｊ１０、Ｊ１１
の臨界電流を超えることはないようにＬ６、Ｌ７の結合
度が設定されている。またＣＬＫ３によるクロック信号
電流は、前述のループに時計方向のみの電流を発生する
ように設定されている。
【００３８】ところで前述の信号標本化用比較器からＯ
ＵＴ出力と同時に出力されるＳＦＱはＪＳ３−Ｌ４−Ｊ
Ｓ４に保持される。この時インダクタンスＬ４はＬ５と
結合している為、ループＪ１０−Ｌ５−Ｊ１１−Ｌ６に
時計周りの電流を誘起する。この電流に前述のＣＬＫ３
による誘起電流が重畳された場合にＪ１０、続いてＪ１
１がスイッチしてＳＦＱがＪＧ１及びＪＧ２方向へ入射
される。この入射はＣＬＫ３電流がオンであり、かつル
ープＪＳ３−Ｌ４−ＪＳ４にＳＦＱが保持されている時
間にわたって継続される。
ＵＴ出力と同時に出力されるＳＦＱはＪＳ３−Ｌ４−Ｊ
Ｓ４に保持される。この時インダクタンスＬ４はＬ５と
結合している為、ループＪ１０−Ｌ５−Ｊ１１−Ｌ６に
時計周りの電流を誘起する。この電流に前述のＣＬＫ３
による誘起電流が重畳された場合にＪ１０、続いてＪ１
１がスイッチしてＳＦＱがＪＧ１及びＪＧ２方向へ入射
される。この入射はＣＬＫ３電流がオンであり、かつル
ープＪＳ３−Ｌ４−ＪＳ４にＳＦＱが保持されている時
間にわたって継続される。
【００３９】ＣＬＫ３がループＪ１０−Ｌ５−Ｊ１１−
Ｌ６に誘起する電流は、ループＪＳ３−Ｌ４−ＪＳ４に
よる誘起電流との和がこのＳＦＱが１つだけ入射される
時間だけＪ１０の臨界電流を超えるように、ピークを持
った波形を有している。ＳＦＱがループＪＳ３−Ｌ４−
ＪＳ４に保持される時間は近似的にサンプリング間隔に
等しいので、ＣＬＫ３の周波数が、ＣＬＫ１及びＣＬＫ
２の周波数の５倍に設定されている場合、１ＳＦＱ出力
に対応して５ＳＦＱが発生することになる。これらのＳ
ＦＱは分岐Ｊ１２でそれぞれ２ＳＦＱに増幅されて帰還
用ゲートジョセフソン接合ＪＧ１及びＪＧ２から第１積
分器（１１）及び第２積分器（１２）に帰還される。こ
れらのＳＦＱは積分器からそれぞれ５ＳＦＱの磁束を減
算する。
Ｌ６に誘起する電流は、ループＪＳ３−Ｌ４−ＪＳ４に
よる誘起電流との和がこのＳＦＱが１つだけ入射される
時間だけＪ１０の臨界電流を超えるように、ピークを持
った波形を有している。ＳＦＱがループＪＳ３−Ｌ４−
ＪＳ４に保持される時間は近似的にサンプリング間隔に
等しいので、ＣＬＫ３の周波数が、ＣＬＫ１及びＣＬＫ
２の周波数の５倍に設定されている場合、１ＳＦＱ出力
に対応して５ＳＦＱが発生することになる。これらのＳ
ＦＱは分岐Ｊ１２でそれぞれ２ＳＦＱに増幅されて帰還
用ゲートジョセフソン接合ＪＧ１及びＪＧ２から第１積
分器（１１）及び第２積分器（１２）に帰還される。こ
れらのＳＦＱは積分器からそれぞれ５ＳＦＱの磁束を減
算する。
【００４０】以上の動作のタイムチャートを図３に示
す。また、図４に、本発明における実施例に使用される
積分ループ中のＳＦＱパルス信号の周期変化の積分量の
グラフを示す。
す。また、図４に、本発明における実施例に使用される
積分ループ中のＳＦＱパルス信号の周期変化の積分量の
グラフを示す。
【００４１】図５(a)に、100 MHzアナログ正弦波信号を
入力した場合に出力端子OUTから出力される、デジタル
ＳＦＱパルス列、 図５(b)にその周波数スペクトラムを
示す。
入力した場合に出力端子OUTから出力される、デジタル
ＳＦＱパルス列、 図５(b)にその周波数スペクトラムを
示す。
【００４２】以上の動作説明から、Σ‐Δ変調の帰還量
は第１積分器、第２積分器の合計として１０ＳＦＱであ
り、最終積分器に対しては１ＳＦＱである。本構成で使
用されたＬＲ受動積分器で、積分される入力信号のうち
９割以上が抵抗部に分流されることを考えると、第１積
分器、第２積分器の合計帰還量として１０ＳＦＱ、電流
量に換算して（５Φ０/Ｌ１）＋（５Φ０/Ｌ２）が必要
である。この帰還量を１つのゲートジョセフソン接合で
実現した場合、その臨界電流は倍の１mAに設定する必要
がある。そうすると、帰還用回路の接地されていないイ
ンダクタンスの設定値が0.5 pHとなり、製造上のばらつ
き等を考慮すれば現実的な設計値を逸脱してしまう。
は第１積分器、第２積分器の合計として１０ＳＦＱであ
り、最終積分器に対しては１ＳＦＱである。本構成で使
用されたＬＲ受動積分器で、積分される入力信号のうち
９割以上が抵抗部に分流されることを考えると、第１積
分器、第２積分器の合計帰還量として１０ＳＦＱ、電流
量に換算して（５Φ０/Ｌ１）＋（５Φ０/Ｌ２）が必要
である。この帰還量を１つのゲートジョセフソン接合で
実現した場合、その臨界電流は倍の１mAに設定する必要
がある。そうすると、帰還用回路の接地されていないイ
ンダクタンスの設定値が0.5 pHとなり、製造上のばらつ
き等を考慮すれば現実的な設計値を逸脱してしまう。
【００４３】更に１つのゲートジョセフソン接合で１０
ＳＦＱを帰還させる場合には、帰還の最中は次のサンプ
リング操作を行うことができず、サンプリング時間の低
下を招いてしまう。本発明においては明らかにこれらの
問題点が解決されており、多数の（＞１０）単一磁束量
子を積分回路に短時間の内に帰還させ、更に帰還用ジョ
セフソン接合の臨界電流を小さく押さえて回路のインダ
クタンス設計を容易にする新規の回路構成を提供するこ
とが可能である。
ＳＦＱを帰還させる場合には、帰還の最中は次のサンプ
リング操作を行うことができず、サンプリング時間の低
下を招いてしまう。本発明においては明らかにこれらの
問題点が解決されており、多数の（＞１０）単一磁束量
子を積分回路に短時間の内に帰還させ、更に帰還用ジョ
セフソン接合の臨界電流を小さく押さえて回路のインダ
クタンス設計を容易にする新規の回路構成を提供するこ
とが可能である。
【００４４】尚、本実施の形態に開示した手法以外に、
前記記述の第１、第２積分器に加え、更に第３積分器等
を追加して並列化を高め、帰還量の増加あるいは帰還用
ジョセフソン接合の臨界電流の減少を図ることができ
る。
前記記述の第１、第２積分器に加え、更に第３積分器等
を追加して並列化を高め、帰還量の増加あるいは帰還用
ジョセフソン接合の臨界電流の減少を図ることができ
る。
【００４５】また前述の回路構成を少なくとも１つ含む
ような、更に高次のΣ−ΔＡＤ変換器を構成することも
可能である。
ような、更に高次のΣ−ΔＡＤ変換器を構成することも
可能である。
【００４６】また、回路を構成する素子は半導体でも良
く、情報担体はＳＦＱに限らず超短パルス電気信号の適
用が可能である。
く、情報担体はＳＦＱに限らず超短パルス電気信号の適
用が可能である。
【００４７】
【発明の効果】以上の説明から明らかなように、本発明
によれば、２次Σ−Δ型ＡＤ変換器の初段の積分器を２
並列に分割することにより、初段への信号帰還用素子の
臨界電流を減少させ、かつ信号帰還量を減少させること
無く信号帰還時間を短縮し、結果として高分解能の超電
導Σ−ΔＡＤ変換回路を実現する事が可能になる。
によれば、２次Σ−Δ型ＡＤ変換器の初段の積分器を２
並列に分割することにより、初段への信号帰還用素子の
臨界電流を減少させ、かつ信号帰還量を減少させること
無く信号帰還時間を短縮し、結果として高分解能の超電
導Σ−ΔＡＤ変換回路を実現する事が可能になる。
【図１】本発明に用いられる回路構成図である。
【図２】本発明に用いられる回路構成方法のうち超電導
単一磁束量子回路を採用した場合の回路図である。
単一磁束量子回路を採用した場合の回路図である。
【図３】クロック信号、出力信号、第１積分器への信号
帰還信号、及び第２積分器への信号帰還信号のタイムチ
ャートである。
帰還信号、及び第２積分器への信号帰還信号のタイムチ
ャートである。
【図４】本発明における実施例に使用される積分ループ
中のＳＦＱパルス信号の周期変化の積分量を示すグラフ
である。
中のＳＦＱパルス信号の周期変化の積分量を示すグラフ
である。
【図５】本発明における実施例の回路出力とその周波数
スペクトラムである。
スペクトラムである。
１…信号源 ２…第１積分器 ３…第２積分器 ４…最終積分器 ５…信号標本化用比較器 ６…最終積分器への信号帰還回路 ７…第１積分器への信号帰還回路 ８…第２積分器への信号帰還回路 ９…出力信号 １０…信号源 １１…第１積分器 １２…第２積分器 １３…最終積分器 １４…信号標本化用比較器 １５…第１積分器への信号帰還回路 １６…第２積分器への信号帰還回路 １７…磁束量子パルス発生回路
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5J022 AA00 BA02 CB04 CB06 CF01 CF03 CF07 CG02 5J064 AA03 AA04 BA03 BB02 BC06 BC08 BC10 BC14 BC16 BD01
Claims (4)
- 【請求項１】 第１積分器と、 第１積分器と並列に配置された第２積分器と、 第１積分器、及び第２積分器の後に配置された最終積分
器と、 該最終積分器の後に配置された信号標本化用比較器と、 前記第１積分器への信号帰還回路と、 前記第２積分器への信号帰還回路と、 前記最終積分器への信号帰還回路と、からなり、 前記積分器で積分された入力信号を、前記信号標本化用
比較器によって標本化し、その標本化された信号を前記
信号帰還回路で帰還させることで、２次のΣ−Δ型ＡＤ
変調を行うことを特徴とするＡＤ変換装置。 - 【請求項２】 請求項１に記載されたＡＤ変換装置にお
いて、 前記最終積分器の前段に配置される並列に分割された第
１積分器、及び第２積分器以外に、更に１つ以上の並列
に配置された積分器を備え、その各々に信号帰還回路を
備えることを特徴とするＡＤ変換装置。 - 【請求項３】 請求項１に記載されたＡＤ変換装置を帰
還ループ内に少なくとも１つ含むことを特徴とする３次
以上のＡＤ変換装置。 - 【請求項４】 請求項１に記載されたＡＤ変換装置が単
一磁束量子回路で構成されていることを特徴とするＡＤ
変換装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000095824A JP3837274B2 (ja) | 2000-03-30 | 2000-03-30 | Ａｄ変換装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000095824A JP3837274B2 (ja) | 2000-03-30 | 2000-03-30 | Ａｄ変換装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001285071A true JP2001285071A (ja) | 2001-10-12 |
| JP3837274B2 JP3837274B2 (ja) | 2006-10-25 |
Family
ID=18610673
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000095824A Expired - Fee Related JP3837274B2 (ja) | 2000-03-30 | 2000-03-30 | Ａｄ変換装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3837274B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN106797210A (zh) * | 2014-08-11 | 2017-05-31 | 西恩特罗皮系统有限公司 | 分布式噪声整形装置 |
-
2000
- 2000-03-30 JP JP2000095824A patent/JP3837274B2/ja not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN106797210A (zh) * | 2014-08-11 | 2017-05-31 | 西恩特罗皮系统有限公司 | 分布式噪声整形装置 |
| EP3180856A4 (en) * | 2014-08-11 | 2018-04-18 | Syntropy Systems, LLC | Distributed noise shaping apparatus |
| CN106797210B (zh) * | 2014-08-11 | 2020-08-18 | 西恩特罗皮系统有限公司 | 分布式噪声整形装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3837274B2 (ja) | 2006-10-25 |
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