JP2001284357A - Semiconductor device - Google Patents
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Abstract
Description
【0001】[0001]
【発明の属する技術分野】この発明は、多層配線層を有
するLSIチップなどに適用できる半導体装置に関す
る。詳しくは、多層配線層に形成された実配線パターン
の空き領域を利用して、ダミー配線部を形成することに
よって、光学的なリバースエンジニアリングによる不正
コピーや、不正使用目的の回路解析を防止できるように
したものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device applicable to an LSI chip having a multi-layer wiring layer. More specifically, by forming a dummy wiring portion by using a vacant area of the actual wiring pattern formed in the multilayer wiring layer, it is possible to prevent illegal copying by optical reverse engineering and circuit analysis for the purpose of unauthorized use. It was made.
【0002】[0002]
【従来の技術】正当な権利を有さない企業や個人が、特
定の半導体チップの内容を不正に解析するいわゆるリバ
ースエンジニアリングが横行し、機能同等品を無断で製
造、販売するケースが後を絶たない。これらの海賊業者
は機能同等品を不正にコピーすることで、正当な権利を
有さないまま正規機器のコピー品、いわゆる海賊品を不
正に販売したり、半導体チップに埋め込まれたコピー防
止回路に対する回避装置を開発し、正規機器上でのみ動
作するはずの正規のコンテンツを不正にコピーして販売
しているケースが多く見受けられるようになってきた。2. Description of the Related Art The so-called reverse engineering of illegally analyzing the contents of a specific semiconductor chip by companies and individuals without proper rights has prevailed, and the case of manufacturing and selling functional equivalents without permission has been unprecedented. Absent. These pirate traders illegally copy functional equivalents to illegally sell copies of genuine equipment, so-called pirate goods, without having the proper right, or to protect against copy protection circuits embedded in semiconductor chips. Many cases have been developed in which an evasion device has been developed and illegal content has been illegally copied and sold as legitimate content that should only operate on legitimate equipment.
【0003】このようなリバースエンジニアリングの攻
撃を防御するために半導体チップ表面からの解析を困難
にする工夫がなされている。その手法の代表的なもの
は、多層メタル配線構造とすることである。多層メタル
配線化とすることによって顕微鏡による配線構造の解析
を困難にさせている。In order to prevent such a reverse engineering attack, various measures have been taken to make analysis from the surface of a semiconductor chip difficult. A typical example of such a method is a multilayer metal wiring structure. The use of multi-layer metal wiring makes it difficult to analyze the wiring structure with a microscope.
【0004】多層メタル配線法を図8を参照して説明す
る。図8は多層配線層を有したLSIチップ10の断面
図であって、極めて大まかな概念図である。このLSI
チップ10は半導体基板(N型若しくはP型のサブスト
レート)12を有し、その表面側より、同種若しくは異
種の回路素子16,18が多数形成されて、回路素子部
14が構成される。回路素子部14には多数のトランジ
スタ、ダイオード、抵抗層、コンデンサ素子、さらには
インシュレータ20などが超高密度に集積するように形
成されている。A multilayer metal wiring method will be described with reference to FIG. FIG. 8 is a cross-sectional view of the LSI chip 10 having a multilayer wiring layer, which is a very rough conceptual diagram. This LSI
The chip 10 has a semiconductor substrate (N-type or P-type substrate) 12, and a large number of circuit elements 16 and 18 of the same type or different types are formed from the front surface side thereof to form a circuit element section 14. In the circuit element section 14, a large number of transistors, diodes, resistance layers, capacitor elements, and insulators 20 are formed so as to be integrated at a very high density.
【0005】半導体基板12の表面側には多層構成の複
数の配線層が形成される。通常は4層以上の場合が多い
が、図の例では2層構造のものを例示する。第1層22
は半導体基板12の表面にSiO2のような所定の厚み
を有する絶縁層23が設けられ、この絶縁層23の表面
にアルミなどを使用した第1のメタル配線層(実配線パ
ターン層)24が蒸着などの手法を用いて形成される。
そしてこの第1のメタル配線層24と回路素子部14と
の電気的な接続を図るために適当な個所に複数のスルホ
ール26が形成されており、これによって回路素子部1
4とのコンタクトがとられる。[0005] A plurality of wiring layers having a multilayer structure are formed on the front side of the semiconductor substrate 12. Usually, there are many cases of four or more layers, but in the example of the figure, a two-layer structure is exemplified. First layer 22
Is provided with an insulating layer 23 having a predetermined thickness such as SiO2 on the surface of the semiconductor substrate 12, and a first metal wiring layer (actual wiring pattern layer) 24 using aluminum or the like is deposited on the surface of the insulating layer 23. It is formed by using such a technique.
A plurality of through-holes 26 are formed at appropriate locations for electrical connection between the first metal wiring layer 24 and the circuit element section 14, thereby forming the circuit element section 1.
Contact with 4 is made.
【0006】第1層22の上面にはさらに第2層28が
同様な手法によって形成される。つまり、適当な厚みの
絶縁層29を設け、この絶縁層29の表面に第2のメタ
ル配線層30が形成される。第2のメタル配線層30も
実配線パターンであって、第1層22に設けられた第1
のメタル配線層24あるいはその下の回路素子部14と
の間のコンタクトをとるため、複数のスルホール32が
形成される。第2層28の表面はSiO2などの保護層
33によって被覆される。A second layer 28 is further formed on the upper surface of the first layer 22 by a similar method. That is, the insulating layer 29 having an appropriate thickness is provided, and the second metal wiring layer 30 is formed on the surface of the insulating layer 29. The second metal wiring layer 30 is also a real wiring pattern, and the first metal wiring layer 30 is provided on the first layer 22.
A plurality of through holes 32 are formed in order to make contact with the metal wiring layer 24 or the circuit element portion 14 thereunder. The surface of the second layer 28 is covered with a protective layer 33 such as SiO2.
【0007】第1層22および第2層28に設けられた
実配線パターンの一例を図9以下に示す。図9に示す第
1層22に形成される第1のメタル配線層24として
は、図のように、主として横方向の配線を主体としたメ
タル層の配線パターンを示す。One example of actual wiring patterns provided on the first layer 22 and the second layer 28 is shown in FIG. As the first metal wiring layer 24 formed on the first layer 22 shown in FIG. 9, as shown in the figure, a wiring pattern of a metal layer mainly composed of wiring in the horizontal direction is shown.
【0008】この第1層22に積層する第2層28に設
けられる第2のメタル配線層30としては図10のよう
に、縦方向を主体としたメタル層の配線パターンを示
す。第1と第2のメタル配線層24,30を重ねると図
11のようになる。As the second metal wiring layer 30 provided on the second layer 28 laminated on the first layer 22, as shown in FIG. 10, a wiring pattern of a metal layer mainly in the vertical direction is shown. When the first and second metal wiring layers 24 and 30 are overlapped, they are as shown in FIG.
【0009】このように多層配線構造とすることによっ
て、チップ面積を小型にできることに加え、多層化によ
ってメタル配線層の解析を困難にしている。The multilayer wiring structure as described above makes it possible to reduce the chip area, and makes the analysis of the metal wiring layer difficult due to the multilayer structure.
【0010】他の手法としては半導体チップの最上層部
(図8では保護層33)の全面をメタル層で覆ってしま
う方法が考えられる。この保護層33によって顕微鏡に
よる光学的なパターン解析や回路解析を困難にしてい
る。As another method, a method of covering the entire upper surface of the semiconductor chip (the protective layer 33 in FIG. 8) with a metal layer is considered. The protective layer 33 makes optical pattern analysis and circuit analysis using a microscope difficult.
【0011】[0011]
【発明が解決しようとする課題】しかし、第1の手法で
ある多層メタル配線の場合であっても、2焦点顕微鏡を
使用して第1層22や第2層28に形成されたメタル配
線層24,30などを観察すると、これら複数のメタル
配線層24,30を同時に観測できてしまうので、各層
のメタル配線状態を解析できることになる。したがっ
て、多層メタル配線手法もあまり効果がない。However, even in the case of the multi-layer metal wiring which is the first technique, the metal wiring layer formed on the first layer 22 or the second layer 28 using a bifocal microscope is used. When observing 24, 30 and the like, the plurality of metal wiring layers 24, 30 can be observed at the same time, so that the metal wiring state of each layer can be analyzed. Therefore, the multilayer metal wiring method is not so effective.
【0012】また、このような顕微鏡を使用しないでも
上層のみを溶解させる手法を利用して、各層ごとにメタ
ル配線パターンを解析する手法も出現しているから、多
層メタル配線方法も有効な防止手段とは言い難い。[0012] Further, since a technique of analyzing a metal wiring pattern for each layer by using a technique of dissolving only the upper layer without using a microscope has appeared, a multilayer metal wiring method is also an effective prevention means. Hard to say.
【0013】第2の手法であるメタル層で最上層を覆う
ものでは、これもエッチングによって最上層のみを溶解
する事ができるので、エッチング解析に対して無防備と
なってしまう。さらにこのように専用の配線層を追加す
ることは、半導体製造プロセスに関してマスクの枚数や
製造工程数が増えることになるので、コストアップを招
来する問題を持っている。In the second method, in which the uppermost layer is covered with a metal layer, only the uppermost layer can be dissolved by etching, so that there is no protection against etching analysis. Further, the addition of the dedicated wiring layer in this manner increases the number of masks and the number of manufacturing steps in the semiconductor manufacturing process, and thus has a problem of increasing the cost.
【0014】そこで、この発明はこのような従来の課題
を解決したものであって、多層メタル配線構造の半導体
装置において、各メタル配線層にダミー配線部を埋め込
むことによって、光学的あるいは化学的なメタル配線層
の解析を困難にして、不正コピーや不正な回路解析を防
護できるようにした半導体装置を提案するものである。In view of the above, the present invention has solved such a conventional problem. In a semiconductor device having a multi-layered metal wiring structure, by embedding a dummy wiring portion in each metal wiring layer, it is possible to obtain an optical or chemical structure. An object of the present invention is to propose a semiconductor device which makes it difficult to analyze a metal wiring layer and can protect against illegal copying and illegal circuit analysis.
【0015】[0015]
【課題を解決するための手段】上述の課題を解決するた
め、請求項1に記載したこの発明に係る半導体装置で
は、半導体基板と、この半導体基板に形成される複数の
回路素子間を接続するため、この半導体基板上に形成さ
れた複数の多層メタル配線層とで構成され、上記メタル
配線層のうち上層部のメタル配線層には、このメタル配
線層に形成された実配線パターンの空き領域を利用して
多数のダミー配線部が形成されたことを特徴とする。In order to solve the above-mentioned problems, in a semiconductor device according to the present invention, a semiconductor substrate is connected to a plurality of circuit elements formed on the semiconductor substrate. Therefore, a plurality of multi-layered metal wiring layers formed on the semiconductor substrate are provided, and the upper metal wiring layer of the metal wiring layers has an empty area of the actual wiring pattern formed on the metal wiring layer. , A large number of dummy wiring portions are formed.
【0016】この発明では、多層配線層として機能する
メタル配線層(第1層あるいは第2層)に形成された実
配線パターンの空き領域を利用して多数のダミー配線部
が形成される。このダミー配線部を上下のメタル配線層
に形成する。上下のメタル配線層は重なり合っているの
で、ダミー配線部があたかもそのメタル配線層のコンタ
クトパターンとして機能しているように観測されたり、
ダミー配線部そのものが実配線パターンと同じものと判
断する可能性が高くなる。これは実配線パターンと同じ
ようなパターン配線と見られる可能性が高いからであ
る。したがって実配線パターンの解析が困難になり、不
正コピーの横行や不正使用目的の回路解析の横行などを
抑止できるなどの効果がある。According to the present invention, a large number of dummy wiring portions are formed by utilizing the empty area of the actual wiring pattern formed on the metal wiring layer (first or second layer) functioning as a multilayer wiring layer. This dummy wiring portion is formed in the upper and lower metal wiring layers. Since the upper and lower metal wiring layers overlap, it is observed that the dummy wiring part functions as a contact pattern of the metal wiring layer,
There is a high possibility that the dummy wiring portion itself is determined to be the same as the actual wiring pattern. This is because there is a high possibility that the pattern wiring is regarded as a pattern wiring similar to the actual wiring pattern. Therefore, it is difficult to analyze the actual wiring pattern, and there is an effect that it is possible to suppress the traffic of illegal copy and the traffic of circuit analysis for the purpose of illegal use.
【0017】[0017]
【発明の実施の形態】続いて、この発明に係る多層配線
構造を有する半導体装置の一実施の形態を図面を参照し
て詳細に説明する。この発明においても、半導体装置と
しては、多層配線構造を採用したLSIチップなどの半
導体装置を例示する。Next, an embodiment of a semiconductor device having a multilayer wiring structure according to the present invention will be described in detail with reference to the drawings. Also in the present invention, a semiconductor device such as an LSI chip employing a multilayer wiring structure is exemplified as a semiconductor device.
【0018】図1はこの半導体装置10の断面図であっ
て、図8の従来例と同様に極めて概念的な図となってい
る。FIG. 1 is a cross-sectional view of the semiconductor device 10, which is a very conceptual diagram like the conventional example of FIG.
【0019】この半導体装置10も、半導体基板12
と、この半導体基板12に形成された多数の回路素子部
14と、複数の回路素子間の電気的な接続を図るための
複数の配線層で構成される。図1の場合も説明の便宜上
多層配線層としては2層構造を例示する。This semiconductor device 10 also has a semiconductor substrate 12
And a large number of circuit element portions 14 formed on the semiconductor substrate 12 and a plurality of wiring layers for electrically connecting the plurality of circuit elements. In the case of FIG. 1 as well, a two-layer structure is exemplified as the multilayer wiring layer for convenience of explanation.
【0020】図1に示すLSIチップ10においても、
シリコンなどの半導体基板12を有し、その表面側に多
数の回路素子が高密度に組み込まれて回路素子部14が
構成される。この回路素子部14に対するパターン接続
用として第1層22と第2層28が設けられる。第1層
22は所定の厚みを有したSiO2などの絶縁層23
と、その上面に形成された第1のメタル配線層(実配線
パターン)24とで構成され、絶縁層23には回路素子
部14とのコンタクトをとるため複数のスルホール26
が穿設されている。同様に、第2層28もSiO2から
なる絶縁層29が設けられ、そしてその上面に第2のメ
タル配線層(実配線パターン)30が蒸着およびエッチ
ング処理などの手法によって形成される。In the LSI chip 10 shown in FIG.
It has a semiconductor substrate 12 made of silicon or the like, and a large number of circuit elements are incorporated at a high density on the surface side thereof to form a circuit element section 14. A first layer 22 and a second layer 28 are provided for pattern connection to the circuit element portion 14. The first layer 22 is an insulating layer 23 such as SiO2 having a predetermined thickness.
And a first metal wiring layer (actual wiring pattern) 24 formed on the upper surface thereof. The insulating layer 23 has a plurality of through holes 26 for making contact with the circuit element portion 14.
Are drilled. Similarly, an insulating layer 29 made of SiO2 is provided on the second layer 28, and a second metal wiring layer (actual wiring pattern) 30 is formed on the upper surface thereof by a method such as a vapor deposition and etching process.
【0021】この発明では、これら第1層22および第
2層28のそれぞれに形成された実配線パターンである
メタル配線層24,30の空き領域を利用してダミー配
線部(40,42)が形成される。In the present invention, the dummy wiring portions (40, 42) are formed by utilizing the free areas of the metal wiring layers 24, 30 which are the actual wiring patterns formed on the first layer 22 and the second layer 28, respectively. It is formed.
【0022】ダミー配線部としては少なくとも2種類の
配線形態が考えられる。第1のダミー配線部は、実配線
パターンに設けられたコンタクトパターン部と同一形状
をなすタイル状パターン部を複数空き領域に埋め込むよ
うにして形成する場合であり、第2のダミー配線部とし
ては、実配線パターンと同じような疑似配線パターン層
を、複数同じく空き領域に埋め込んで形成する場合であ
る。As the dummy wiring section, at least two types of wiring forms can be considered. The first dummy wiring portion is a case where a tile-shaped pattern portion having the same shape as a contact pattern portion provided in an actual wiring pattern is formed so as to be embedded in a plurality of empty areas. In this case, a plurality of pseudo wiring pattern layers similar to the actual wiring pattern are formed by burying them in the empty area.
【0023】図2〜図4の実施形態は、タイル状パター
ン部を用いた場合であり、図5〜図7に示す実施の形態
は、ダミー配線パターン部を用いた場合である。以下説
明する実施の形態は、2層構造の半導体装置に適用した
場合であり、しかも第1のメタル配線層24は主として
横方向の配線を主体としたメタル配線層であるのに対し
て、第2のメタル配線層30は主として縦方向の配線を
主体としたメタル配線層となされた半導体装置(LSI
チップ)10に適用した場合を説明する。したがってメ
タル配線層24,30のパターンは従来例として説明し
た図9および図10に示すパターンとする。The embodiments shown in FIGS. 2 to 4 show a case where a tile-shaped pattern portion is used, and the embodiments shown in FIGS. 5 to 7 show a case where a dummy wiring pattern portion is used. The embodiment described below is a case where the present invention is applied to a semiconductor device having a two-layer structure, and the first metal wiring layer 24 is a metal wiring layer mainly composed of horizontal wirings. The second metal wiring layer 30 is a semiconductor device (LSI) mainly formed as a metal wiring layer mainly composed of vertical wiring.
The case where the present invention is applied to the chip 10 will be described. Therefore, the patterns of the metal wiring layers 24 and 30 are the patterns shown in FIGS. 9 and 10 described as a conventional example.
【0024】第1層22に形成された第1のメタル配線
層24から図2を参照して説明する。図2は第1のメタ
ル配線層24(図9)に存在する空き領域(隙間)36
を利用して、一定のルールに基づいて実配線パターンの
コンタクトパターンと同一若しくは近似したパターンに
選ばれたタイル状パターン部40が複数、挿入される。
図2の場合には各メタル配線層24a,24b,24
c,・・・によって挟まれた空き領域36がほぼ均一に
埋め尽くされるように、複数のタイル状パターン部40
が形成される。A description will be given of the first metal wiring layer 24 formed on the first layer 22 with reference to FIG. FIG. 2 shows an empty area (gap) 36 existing in the first metal wiring layer 24 (FIG. 9).
Is used, a plurality of tile-shaped pattern portions 40 selected to be the same or similar to the contact pattern of the actual wiring pattern based on a certain rule are inserted.
In the case of FIG. 2, each of the metal wiring layers 24a, 24b, 24
, a plurality of tile-shaped pattern portions 40 such that the empty region 36 sandwiched between the c.
Is formed.
【0025】タイル状パターン部40を形成する上述し
た一定のルールとは、この半導体装置10の製造プロセ
スにおいて適応されるデザインルール(メタル配線層形
成ルール)の範囲内において、空き領域36に同一形状
のダミーパターンを埋め込むルールを言う。The above-mentioned certain rule for forming the tile-shaped pattern portion 40 is the same shape as the free space 36 within the range of the design rule (metal wiring layer forming rule) applied in the manufacturing process of the semiconductor device 10. The rule for embedding the dummy pattern is described.
【0026】このタイル状パターン部40の埋め込み
は、通常のレイアウト設計が終了した後に、専用のソフ
トウエアを利用して自動的に生成する。若しくは手動で
生成する。ただし、タイル状パターン部40をどのよう
に埋め込むかが決定されたときには、同一のマスクを利
用して図2全体の配線パターンを、タイル状パターン部
40を含めて一挙に形成できるから、タイル状パターン
部40を設けることによる製造工程数の増加はない。The embedding of the tile pattern portion 40 is automatically generated by using dedicated software after the normal layout design is completed. Or generate it manually. However, when it is determined how to embed the tile pattern part 40, the wiring pattern of the entire FIG. 2 including the tile pattern part 40 can be formed all at once using the same mask. There is no increase in the number of manufacturing steps by providing the pattern section 40.
【0027】ダミー配線部は第2層28においても、実
配線パターンの空き領域を利用して埋め込まれる。図3
はその一実施の形態を示すもので、縦方向に配列された
複数のメタル配線層30(30a,30b,・・・)の
空き領域38に、図2と同様に、同一形状をなす複数の
タイル状パターン部42が一定のルールに基づいて埋め
込まれる。The dummy wiring portion is also buried in the second layer 28 by utilizing the empty area of the actual wiring pattern. FIG.
1 shows an embodiment of the present invention, in which a plurality of metal wiring layers 30 (30a, 30b,...) Arranged in a vertical direction have a plurality of The tile pattern portion 42 is embedded based on a certain rule.
【0028】ここに、一定のルールとは、上述したと同
様にこの半導体装置10の製造プロセスにおいて適応さ
れるデザインルール(メタル配線層形成ルール)の範囲
内において、空き領域38に同一形状のダミーパターン
を埋め込むルールを言う。Here, the certain rule refers to a dummy having the same shape in the empty area 38 within the range of the design rule (rule for forming a metal wiring layer) applied in the manufacturing process of the semiconductor device 10 as described above. Say the rules for embedding patterns.
【0029】このようなルールにしたがってタイル状パ
ターン部42を空き領域38内に複数埋め込むと、全体
としては図3のような配線パターンとなる。したがって
第1層22と第2層28とを重ね合わせると、図4のよ
うな配線パターンとなる。When a plurality of tile-shaped pattern portions 42 are buried in the free space 38 in accordance with such a rule, a wiring pattern as shown in FIG. 3 is obtained as a whole. Therefore, when the first layer 22 and the second layer 28 are overlapped, a wiring pattern as shown in FIG. 4 is obtained.
【0030】第1層22に形成されるタイル状パターン
部40と、第2層28に形成されるタイル状パターン部
42とは、完全に重ならないようにレイアウトされた例
が図4の例であるが、完全に重複するようにタイル状パ
ターン部40と42を配置することも可能である。FIG. 4 shows an example in which the tile pattern portion 40 formed on the first layer 22 and the tile pattern portion 42 formed on the second layer 28 are laid out so as not to completely overlap. However, it is also possible to arrange the tile pattern portions 40 and 42 so as to completely overlap.
【0031】この配線パターンを図11に示した従来の
配線パターンと比較すれば明らかなように、この発明に
よる場合の方が配線の込み具合が遙かに多い。したがっ
て図9よりは図2の方が、あるいは図10よりは図3の
方が、配線パターンを解析する難度が格段に高くなる。
これはダミー配線部40,42のパターン形状が、実配
線パターンに設けられたコンタクトパターンの形状と類
似しているために、2焦点の顕微鏡などを使用して光学
的にメタル配線層を解析しようとしても、どのメタル配
線層が正規のメタル配線層であるかを判別するのが困難
になるからである。As is clear from comparison of this wiring pattern with the conventional wiring pattern shown in FIG. 11, the wiring according to the present invention is much more complicated. Therefore, the difficulty of analyzing the wiring pattern is much higher in FIG. 2 than in FIG. 9 or in FIG. 3 than in FIG.
This is because the pattern shape of the dummy wiring portions 40 and 42 is similar to the shape of the contact pattern provided in the actual wiring pattern, so that the metal wiring layer will be analyzed optically using a bifocal microscope or the like. This is because it becomes difficult to determine which metal wiring layer is a proper metal wiring layer.
【0032】図5以下はダミー配線部として疑似配線パ
ターンを使用した場合の実施の形態を示す。すなわち、
ダミー配線部としては実配線パターンと同一若しくは類
似するパターンとなされた疑似配線パターンを用いる。
この疑似配線パターンがそれぞれの空き領域に埋め込ま
れる。FIG. 5 et seq. Show an embodiment in which a dummy wiring pattern is used as a dummy wiring portion. That is,
As the dummy wiring portion, a pseudo wiring pattern having the same or similar pattern as the actual wiring pattern is used.
This pseudo wiring pattern is embedded in each free area.
【0033】この実施の形態においても、第1のメタル
配線層24としては図9に示した横方向の配線を主体と
したメタル配線層が形成されたものが使用され、第2の
メタル配線層30としては図10に示す縦方向の配線を
主体としたメタル配線層が形成されたものが使用された
多層配線層に適用した場合である。In this embodiment, as the first metal wiring layer 24, a metal wiring layer mainly composed of the horizontal wiring shown in FIG. 9 is used, and the second metal wiring layer 24 is used. Reference numeral 30 denotes a case where the present invention is applied to a multilayer wiring layer in which a metal wiring layer mainly composed of vertical wirings shown in FIG. 10 is used.
【0034】この実施の形態でも、第1層22における
実配線パターン24(24a,24b,24c,・・
・)の空き領域36内に、一定のルールに基づいて実配
線パターン24に類似した疑似配線パターン(騙し配線
パターン)よりなるダミー配線部50(50a,50
b,50c,・・・)が埋め込まれる。Also in this embodiment, the actual wiring patterns 24 (24a, 24b, 24c,.
The dummy wiring section 50 (50a, 50) formed of a pseudo wiring pattern (fake wiring pattern) similar to the real wiring pattern 24 based on a certain rule in the empty area 36
, 50c,...) are embedded.
【0035】図5の例では、実配線パターン24として
直線パターンの他に、分岐パターンを持った直線パター
ンや、屈曲パターンがレイアウトされているが、疑似配
線パターンとしては直線パターンのみが使用されてい
る。もちろん実配線パターンと同様に、空き領域36の
形に応じて分岐パターンをもった直線パターンや屈曲パ
ターンを使い分けてダミー配線部50を構成することも
できる。In the example of FIG. 5, in addition to the straight line pattern, a straight line pattern having a branch pattern and a bent pattern are laid out as the actual wiring pattern 24, but only the straight line pattern is used as the pseudo wiring pattern. I have. Of course, similarly to the actual wiring pattern, the dummy wiring portion 50 can be configured by selectively using a linear pattern or a bent pattern having a branch pattern according to the shape of the empty area 36.
【0036】上述した一定のルールとは、半導体製造プ
ロセスにおいて適応されるデザインルール(メタル配線
層形成ルール)の範囲内において、空き領域に、埋め込
むべき領域に存在する正規配線パターンと類似する形状
の疑似配線パターンを埋め込むルールを言う。The above-mentioned certain rule means that, within a range of a design rule (metal wiring layer forming rule) applied in a semiconductor manufacturing process, a free area has a shape similar to a regular wiring pattern existing in an area to be embedded. A rule for embedding a pseudo wiring pattern.
【0037】この疑似配線パターンの生成および埋め込
みは、通常のレイアウト設計が終了した後に、専用のソ
フトウエアを利用して自動的に生成する。若しくは手動
で生成する。疑似配線パターンの埋め込みは実配線パタ
ーンと同一工程で行うことができるから、疑似配線パタ
ーンを埋め込むための専用の工程は要らない。The generation and embedding of the pseudo wiring pattern are automatically generated by using dedicated software after the normal layout design is completed. Or generate it manually. Since the embedding of the pseudo wiring pattern can be performed in the same step as the actual wiring pattern, a dedicated process for embedding the pseudo wiring pattern is not required.
【0038】疑似配線パターンは、第2層28において
も、図6のように上述したのと同じルールに基づいて実
配線パターン30に類似した疑似配線パターン(騙し配
線パターン)よりなるダミー配線部52(52a,52
b,52c,・・・)が、空き領域38内に埋め込まれ
る。As shown in FIG. 6, the pseudo wiring pattern is also formed in the second layer 28 on the basis of the same rule as described above, and is formed by a dummy wiring part 52 composed of a pseudo wiring pattern (a deceptive wiring pattern) similar to the real wiring pattern 30. (52a, 52
, 52c,...) are embedded in the free space 38.
【0039】図6の実施の形態では、空き領域38の形
に応じて分岐パターンをもった直線パターンや屈曲パタ
ーンからなる疑似配線パターンを使用してダミー配線部
50が構成される。In the embodiment shown in FIG. 6, the dummy wiring section 50 is formed by using a pseudo wiring pattern composed of a straight pattern or a bent pattern having a branch pattern according to the shape of the empty area 38.
【0040】第1層22と第2層28とを重ね合わせ、
これを上から透視したとすると、図7のような配線パタ
ーンとなる。これらの配線パターンを比較すれば明らか
なように、ダミーパターンのない図9や図10に比べ
て、図5あるいは図6の方が、配線の込み具合が遙かに
多くなっていることが判る。したがって図9よりは図5
の方が、あるいは図10よりは図6の方が、配線パター
ンを解析する難度が遙かに高くなる。The first layer 22 and the second layer 28 are overlapped,
If this is seen through from above, a wiring pattern as shown in FIG. 7 is obtained. As is clear from comparison of these wiring patterns, it can be seen that the degree of wiring inclusion is much greater in FIG. 5 or FIG. 6 than in FIG. 9 or FIG. 10 without the dummy pattern. . Therefore, FIG.
6 or FIG. 6 is much more difficult to analyze the wiring pattern than FIG.
【0041】これは疑似配線パターンのパターン形状
が、実配線パターンのパターン形状と類似しているため
に、2焦点の顕微鏡などを使用して光学的にメタル配線
層を解析しようとしても、どのメタル配線層が正規の配
線層であるかを判別するのが困難になるからである。そ
して、タイル状のダミーパターンを使用する場合より
も、配線パターン自体が非常に複雑に入り組んでいるか
ら、図4の場合よりもパターン解析、回路解析が困難に
なる。Since the pattern shape of the pseudo wiring pattern is similar to the pattern shape of the actual wiring pattern, even if the metal wiring layer is analyzed optically using a bifocal microscope or the like, any metal This is because it is difficult to determine whether the wiring layer is a regular wiring layer. Since the wiring pattern itself is much more complicated than when a tiled dummy pattern is used, pattern analysis and circuit analysis are more difficult than in the case of FIG.
【0042】この疑似配線パターンを利用する場合に
は、エッチングなどの化学的手段を使用しても正規の配
線パターンを解析するのが困難になりなるから、不正コ
ピーなどを防止するための対抗手段として極めて有効で
ある。In the case of using this pseudo wiring pattern, it becomes difficult to analyze a proper wiring pattern even by using chemical means such as etching. Therefore, countermeasures for preventing illegal copying and the like. Is extremely effective.
【0043】このように、この発明によれば、元々通常
のメタル配線層の空き領域にダミー配線部を追加するだ
けであるから、エッチング処理するためのマスクの枚数
や製造時のプロセス数の増加がない。したがって、製造
コストや製造TAT(Turn Around Time)にはいっさい
影響しない。As described above, according to the present invention, only the dummy wiring portion is originally added to the empty area of the normal metal wiring layer, so that the number of masks for the etching process and the number of processes at the time of manufacturing are increased. There is no. Therefore, there is no influence on the manufacturing cost or the manufacturing TAT (Turn Around Time).
【0044】さらに一般的にメタル配線層の空き領域を
メタル層で埋めることは多層配線プロセスにおいて最も
重要である層表面の平坦化にも寄与することになる。ダ
ミー配線層を埋め込むことによってメタル表面の凹凸が
少なくなるからである。通常この課題に対処するために
化学的機械研磨(CMP)と呼ばれる特殊行程を適応し
ているので、ダミー配線層の追加によってこの特殊行程
を省くことができる場合があるからである。In general, filling a vacant region of a metal wiring layer with a metal layer also contributes to flattening of a layer surface which is most important in a multilayer wiring process. This is because embedding the dummy wiring layer reduces irregularities on the metal surface. This is because a special process called chemical mechanical polishing (CMP) is usually applied to address this problem, and this special process may be omitted by adding a dummy wiring layer.
【0045】この特殊行程を省ければ、半導体製造プロ
セスにおいて、固定費、製造工程数ともに低減できるこ
とになるから、大幅なコストダウンにつながることにな
る。If this special process is omitted, both the fixed cost and the number of manufacturing steps can be reduced in the semiconductor manufacturing process, leading to a significant cost reduction.
【0046】[0046]
【発明の効果】以上説明したように、この発明ではメタ
ル配線層の空き領域にダミー配線層を付加し、好ましく
はこれを多層配線構造としたものである。これによれ
ば、以下のような効果が得られる。 (1)ダミー配線層があるために、不正コピーを目的と
した顕微鏡などによる光学的な解析をきわめて困難にす
ることができる。 (2)化学的エッチングを手法とした不正解析にも対処
できる。 (3)メタル配線層の空き領域を利用してダミー配線層
を追加するので、マスク枚数や工程数ともに増加しない
ので、コストアップなしに不正コピーなどに対処できる
高い防御性を発揮できる。 (4)メタル配線層の空き領域にダミー配線層を追加す
ることによって、メタル配線層表面の平坦化を達成でき
るから、CMPなどの表面平坦化処理工程を省くことも
可能であり、この行程が省ける場合には、半導体製造プ
ロセスにおける固定の製造費や製造工程数ともに削減で
きるから半導体製造費の大幅なコストダウンを図ること
ができる。As described above, according to the present invention, a dummy wiring layer is added to a vacant area of a metal wiring layer, and preferably, the dummy wiring layer has a multilayer wiring structure. According to this, the following effects can be obtained. (1) Due to the presence of the dummy wiring layer, optical analysis using a microscope or the like for illegal copying can be made extremely difficult. (2) It is possible to cope with fraudulent analysis using chemical etching. (3) Since the dummy wiring layer is added by using the empty area of the metal wiring layer, the number of masks and the number of steps do not increase, so that a high defense that can cope with illegal copying without increasing the cost can be exhibited. (4) Since the surface of the metal wiring layer can be flattened by adding a dummy wiring layer to an empty area of the metal wiring layer, a surface flattening process such as CMP can be omitted. If it can be omitted, both the fixed manufacturing cost and the number of manufacturing steps in the semiconductor manufacturing process can be reduced, so that the semiconductor manufacturing cost can be significantly reduced.
【0047】したがってこの発明に係る半導体装置は、
多層配線構造を採用したLSIや超LSIなどの半導体
チップに適用して極めて好適である。Therefore, the semiconductor device according to the present invention
It is extremely suitable to be applied to a semiconductor chip such as an LSI or a super LSI employing a multilayer wiring structure.
【図1】この発明に係る半導体装置を多層配線構造の半
導体装置に適用したときの一実施の形態を示す概念的な
説明に使用される断面図である。FIG. 1 is a cross-sectional view used for conceptual explanation showing one embodiment when a semiconductor device according to the present invention is applied to a semiconductor device having a multilayer wiring structure.
【図2】多層配線構造の半導体装置に適用したときの一
実施の形態を示す第1層の配線パターン図である。FIG. 2 is a first-layer wiring pattern diagram showing an embodiment when applied to a semiconductor device having a multilayer wiring structure.
【図3】同様に、この発明を適用した第2層の配線パタ
ーン図である。FIG. 3 is also a wiring pattern diagram of a second layer to which the present invention is applied.
【図4】第1層と第2層とを重ね合わせたときの配線パ
ターンの透視図である。FIG. 4 is a perspective view of a wiring pattern when a first layer and a second layer are overlapped.
【図5】この発明に係る半導体装置を多層配線構造の半
導体装置に適用したときの他の実施の形態を示す第1層
の配線パターン図である。FIG. 5 is a first layer wiring pattern diagram showing another embodiment when the semiconductor device according to the present invention is applied to a semiconductor device having a multilayer wiring structure.
【図6】同様に、この発明を適用した第2層の配線パタ
ーン図である。FIG. 6 is also a wiring pattern diagram of a second layer to which the present invention is applied.
【図7】第1層と第2層とを重ね合わせたときの配線パ
ターンの透視図である。FIG. 7 is a perspective view of a wiring pattern when a first layer and a second layer are overlapped.
【図8】従来の多層配線構造の半導体装置における概念
的な説明に使用される断面図である。FIG. 8 is a cross-sectional view used for conceptual description of a conventional semiconductor device having a multilayer wiring structure.
【図9】この多層配線構造の半導体装置に設けられた第
1層の配線パターン図である。FIG. 9 is a wiring pattern diagram of a first layer provided in the semiconductor device having the multilayer wiring structure.
【図10】同様に、第2層の配線パターン図である。FIG. 10 is also a wiring pattern diagram of a second layer.
【図11】第1層と第2層とを重ね合わせたときの配線
パターンの透視図である。FIG. 11 is a perspective view of a wiring pattern when a first layer and a second layer are overlapped.
10・・・半導体装置(LSIチップ)、12・・・半
導体基板、14・・・回路素子部、22・・・多層配線
用の第1層、24・・・第1のメタル配線層(実配線パ
ターン)、28・・・第2層、30・・・第2のメタル
配線層、40,42・・・ダミー配線部(タイル状パタ
ーン部)、50,52・・・ダミー配線部(疑似配線パ
ターン)DESCRIPTION OF SYMBOLS 10 ... Semiconductor device (LSI chip), 12 ... Semiconductor substrate, 14 ... Circuit element part, 22 ... First layer for multilayer wiring, 24 ... First metal wiring layer (actual) ... Second wiring, 30... Second metal wiring layer, 40, 42... Dummy wiring part (tile-shaped pattern part), 50, 52. Wiring pattern)
Claims (5)
れる複数の回路素子間を接続するため、この半導体基板
上に形成された複数の多層メタル配線層とで構成され、 上記メタル配線層のうち上層部のメタル配線層には、こ
のメタル配線層に形成された実配線パターンの空き領域
を利用して多数のダミー配線部が形成されたことを特徴
とする半導体装置。1. A semiconductor device comprising: a semiconductor substrate; and a plurality of multilayer metal wiring layers formed on the semiconductor substrate for connecting a plurality of circuit elements formed on the semiconductor substrate. A semiconductor device, wherein a number of dummy wiring portions are formed in a metal wiring layer in an upper layer portion by utilizing an empty area of an actual wiring pattern formed in the metal wiring layer.
に上記ダミー配線部を形成するときには、上下のダミー
配線部が完全には重ならないように、相互の位置関係が
選定されたことを特徴とする請求項1記載の半導体装
置。2. The method according to claim 1, wherein when the dummy wiring portions are formed in the upper and lower metal wiring layers, a mutual positional relationship is selected so that the upper and lower dummy wiring portions do not completely overlap. The semiconductor device according to claim 1, wherein:
数のタイル状パターン部で構成されたことを特徴とする
請求項1記載の半導体装置。3. The semiconductor device according to claim 1, wherein said dummy wiring section is constituted by a plurality of tile-shaped pattern sections having the same shape.
ンと同一又は類似するダミー配線パターンであることを
特徴とする請求項1記載の半導体装置。4. The semiconductor device according to claim 1, wherein the dummy wiring section is a dummy wiring pattern that is the same as or similar to the actual wiring pattern.
ンのコンタクト部のパターンと同一のコンタクトパター
ン部であることを特徴とする請求項3記載の半導体装
置。5. The semiconductor device according to claim 3, wherein said dummy wiring portion is the same contact pattern portion as a pattern of a contact portion of said real wiring pattern.
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Application Number | Priority Date | Filing Date | Title |
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Publications (1)
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Country Status (1)
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