JP2001252863A - Method for polishing wafer - Google Patents

Method for polishing wafer

Info

Publication number
JP2001252863A
JP2001252863A JP2000062184A JP2000062184A JP2001252863A JP 2001252863 A JP2001252863 A JP 2001252863A JP 2000062184 A JP2000062184 A JP 2000062184A JP 2000062184 A JP2000062184 A JP 2000062184A JP 2001252863 A JP2001252863 A JP 2001252863A
Authority
JP
Japan
Prior art keywords
wafer
polishing
retainer ring
clearance
plate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2000062184A
Other languages
Japanese (ja)
Inventor
Takao Sakamoto
多可雄 坂本
Shinya Kawamoto
真也 川本
Katsuaki Kamitari
勝昭 神足
Katsuyoshi Kojima
勝義 小島
Masayoshi Saito
政義 斉藤
Yoshihiko Hoshi
義彦 星
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Coorstek KK
Original Assignee
Toshiba Ceramics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Ceramics Co Ltd filed Critical Toshiba Ceramics Co Ltd
Priority to JP2000062184A priority Critical patent/JP2001252863A/en
Priority to US09/798,980 priority patent/US6517422B2/en
Priority to TW090105318A priority patent/TWI221640B/en
Publication of JP2001252863A publication Critical patent/JP2001252863A/en
Pending legal-status Critical Current

Links

Classifications

    • BPERFORMING OPERATIONS; TRANSPORTING
    • B24GRINDING; POLISHING
    • B24BMACHINES, DEVICES, OR PROCESSES FOR GRINDING OR POLISHING; DRESSING OR CONDITIONING OF ABRADING SURFACES; FEEDING OF GRINDING, POLISHING, OR LAPPING AGENTS
    • B24B37/00Lapping machines or devices; Accessories
    • B24B37/27Work carriers
    • B24B37/30Work carriers for single side lapping of plane surfaces
    • B24B37/32Retaining rings

Landscapes

  • Engineering & Computer Science (AREA)
  • Mechanical Engineering (AREA)
  • Finish Polishing, Edge Sharpening, And Grinding By Specific Grinding Devices (AREA)
  • Mechanical Treatment Of Semiconductor (AREA)
  • Grinding Of Cylindrical And Plane Surfaces (AREA)

Abstract

PROBLEM TO BE SOLVED: To provide a method for polishing a wafer, capable of optimizing the effect of a retainer ring and preventing sagging of the peripheral part of the wafer. SOLUTION: In the method for polishing the wafer 4, slurry is dripped on a surface plate 3 fitted with a polishing cloth 2 and a plate 6 holding the wafer 4 is pressed and rotated in order to polish the surface of the wafer 4. The retainer ring 5 is mounted on the plate 6 in a manner such as to form clearance C in the peripheral part of the wafer 4 for the purpose of polishing the wafer 4 with the clearance C adjusted automatically.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【0001】[0001]

【発明の属する技術分野】本発明はウェーハの表面を研
磨するウェーハの研磨方法に係わり、特にウェーハの外
周部の過剰な研磨をなくしたウェーハの研磨方法に関す
る。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a wafer polishing method for polishing a wafer surface, and more particularly to a wafer polishing method for eliminating excessive polishing of the outer peripheral portion of a wafer.

【0002】[0002]

【従来の技術】半導体ウェーハを製造するには、多結晶
シリコンから、例えばチョクラルスキー法により単結晶
の半導体インゴットを作り、このインゴットをマルチワ
イヤソーなどにより所定の厚さにスライシングし、この
スライシングされた半導体ウェーハを研削装置により研
削し、さらに研磨装置により鏡面研磨して半導体ウェー
ハを製造する。
2. Description of the Related Art To manufacture a semiconductor wafer, a single-crystal semiconductor ingot is made from polycrystalline silicon by, for example, the Czochralski method, and the ingot is sliced to a predetermined thickness by a multi-wire saw or the like, and the sliced product is sliced. The semiconductor wafer thus obtained is ground by a grinding device and mirror-polished by a polishing device to produce a semiconductor wafer.

【0003】しかし、近年、半導体デバイスの高集積化
に伴い、半導体ウェーハに対する平坦度が要求されてお
り、鏡面研磨工程では、半導体ウェーハの外周部の過剰
な研磨(外周ダレ)が問題となっている。これは、研磨
布の沈込みによる影響が一因として考えられており、研
磨布自体の硬度化およびリテーナリング等で事前に研磨
布を押込むことにより、半導体ウェーハの研磨布への沈
込みを緩和する等の対策がなされている。
However, in recent years, as the degree of integration of semiconductor devices has increased, flatness of the semiconductor wafer has been required. In the mirror polishing step, excessive polishing (peripheral sag) of the outer periphery of the semiconductor wafer has become a problem. I have. This is thought to be due in part to the effect of the submersion of the polishing cloth, and the depression of the semiconductor wafer into the polishing cloth is performed by pressing the polishing cloth in advance by hardening the polishing cloth itself and retaining it. Measures such as mitigation have been taken.

【0004】このようなリテーナリングによる研磨効果
を得るためには、半導体ウェーハとリテーナリング間の
距離(クリアランス)が重要な要素の一つとなる。
In order to obtain such a polishing effect by the retainer ring, the distance (clearance) between the semiconductor wafer and the retainer ring is one of the important factors.

【0005】すなわち、静的解析によるリテーナリン
グ、半導体ウェーハ、研磨布の圧力分布シミュレーショ
ン結果を図8、図9に示すと、図8に示すようにクリア
ランスCが大きい場合には、リテーナリング12により
一度押潰された研磨布11は、研磨布11の圧縮弾性率
に基づくき、半導体ウェーハ13に接触するまでに形状
を回復するため、半導体ウェーハ13の周辺部13cの
圧力に大きな変化は生じず,この周辺部13cが研磨布
11から受ける反力は大きくなり、リテーナリング12
を設ける効果が得られない。図9に示すようにクリアラ
ンスCが小さい場合には、リテーナリング12により周
辺部13cが研磨布11から受ける反力は小さくなり、
リテーナリング12を設ける効果が十分に得られる。
More specifically, FIGS. 8 and 9 show the results of a static analysis of retainer ring, pressure distribution of a semiconductor wafer, and a polishing pad. As shown in FIG. 8, when the clearance C is large as shown in FIG. Once crushed, the polishing cloth 11 recovers its shape until it comes into contact with the semiconductor wafer 13 based on the compression elastic modulus of the polishing cloth 11, so that the pressure at the peripheral portion 13c of the semiconductor wafer 13 does not greatly change. The reaction force which the peripheral portion 13c receives from the polishing cloth 11 becomes large, and the retainer ring 12
Cannot be obtained. When the clearance C is small as shown in FIG. 9, the reaction force that the peripheral portion 13 c receives from the polishing pad 11 by the retainer ring 12 becomes small,
The effect of providing the retainer ring 12 is sufficiently obtained.

【0006】それ故、クリアランスを限りなく0に近づ
けることにより、リテーナ効果を最大限に得ることが可
能となるが、実際は半導体ウェーハの直径と同じリテー
ナリング内径に加工するのは、半導体ウェーハ直径のバ
ラツキ、さらにリテーナリング内径のバラツキを考慮す
ると困難である。
Therefore, it is possible to maximize the retainer effect by making the clearance as close to zero as possible. However, in practice, processing the retainer ring inside diameter that is the same as the diameter of the semiconductor wafer requires the diameter of the semiconductor wafer. It is difficult to consider the variation and the variation of the inner diameter of the retainer ring.

【0007】なお、リテーナリングを用いてウェーハの
面ダレを抑制する方法として、特開平5―326468
号公報があり、この公報記載の研磨方法は、ウェーハの
周縁にウェーハの仕上がり厚さよりも薄い厚さのリング
を装着した状態で研磨し、ウェーハの面ダレを抑制する
方法である。
Japanese Patent Laid-Open No. 5-326468 discloses a method of suppressing the surface sagging of a wafer by using a retainer ring.
The polishing method described in this publication is a method in which a wafer is polished in a state in which a ring having a thickness smaller than the finished thickness of the wafer is attached to a peripheral edge of the wafer, and a surface sag of the wafer is suppressed.

【0008】しかし、この開示の方法は、研磨工程中上
記クリアランスが一定であるので、クリアランスを限り
なく0に近づけることができず、リテーナ効果を最大限
に得ることができない。
However, according to the method of this disclosure, since the clearance is constant during the polishing process, the clearance cannot be brought close to zero as much as possible, and the retainer effect cannot be maximized.

【0009】[0009]

【発明が解決しようとする課題】そこで、リテーナリン
グの効果を最大限に発揮でき、ウェーハの周辺部のダレ
を防止できるウェーハの研磨方法が要望されていた。
Therefore, there has been a demand for a method of polishing a wafer capable of maximizing the effect of retainer ring and preventing sagging of a peripheral portion of the wafer.

【0010】本発明は上述した事情を考慮してなされた
もので、リテーナリングの効果を最大限に発揮でき、ウ
ェーハの周辺部のダレを防止できるウェーハの研磨方法
を提供することを目的とする。
SUMMARY OF THE INVENTION The present invention has been made in view of the above circumstances, and has as its object to provide a method of polishing a wafer which can maximize the effect of retainer ring and prevent sagging of the peripheral portion of the wafer. .

【0011】[0011]

【課題を解決するための手段】上記目的を達成するため
になされた本願請求項1の発明は、研磨布が設けられた
定盤上にスラリを滴下し、ウェーハを保持したプレート
を押圧、回転させることにより、前記ウェーハの表面を
研磨するウェーハの研磨方法において、前記プレートに
リテーナリングを前記ウェーハの周辺部にクリアランス
が形成されるように装着し、前記クリアランスを自動調
整しながら前記ウェーハを研磨することを特徴とするウ
ェーハの研磨方法であることを要旨としている。
Means for Solving the Problems According to the first aspect of the present invention, which has been made to achieve the above object, a slurry is dropped on a surface plate provided with a polishing cloth, and a plate holding a wafer is pressed and rotated. By doing so, in the wafer polishing method for polishing the surface of the wafer, a retainer ring is mounted on the plate so that a clearance is formed around the wafer, and the wafer is polished while automatically adjusting the clearance. The present invention is characterized in that the method is a polishing method for a wafer.

【0012】本願請求項2の発明では、上記クリアラン
スの自動調整は、ウェーハを保持するプレートに水の表
面張力を利用してリテーナリングを貼付けることにより
行うことを特徴とする請求項1に記載のウェーハの研磨
方法であることを要旨としている。
In the invention of claim 2 of the present application, the automatic adjustment of the clearance is performed by attaching a retainer ring to a plate holding a wafer by utilizing surface tension of water. The gist is that the method is a polishing method for a wafer.

【0013】[0013]

【発明の実施の形態】以下、本発明に係わるウェーハの
研磨方法の実施形態について添付図面を参照して説明す
る。
DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS An embodiment of a wafer polishing method according to the present invention will be described below with reference to the accompanying drawings.

【0014】図1に示すように、本発明に係わるウェー
ハの研磨方法に用いられる研磨装置1は、研磨布2が設
けられ回転駆動される定盤3と、研磨布2に押圧されて
研磨されるウェーハ、例えば半導体ウェーハ4がワック
スを用いて固定的に貼付けられ、さらに、この半導体ウ
ェーハ4との間にクリアランスCが形成されるようにリ
テーナリング5が貼付けられる研磨プレート6と、この
研磨プレート6を回転させる回転軸7とを有している。
As shown in FIG. 1, a polishing apparatus 1 used for a wafer polishing method according to the present invention is provided with a polishing plate 2 provided with a rotating platen 3 and a polishing plate 2 pressed against the polishing plate 2 to be polished. A polishing plate 6 on which a semiconductor wafer 4 such as a semiconductor wafer 4 is fixedly attached using wax, and a retainer ring 5 is attached so that a clearance C is formed between the polishing wafer 6 and the polishing plate 6. And a rotating shaft 7 for rotating the rotating shaft 6.

【0015】さらに、図2および図3に示すように、リ
テーナリング5の研磨プレート6への取付けは、水を用
い、水膜Wを形成し、この水膜Wの表面張力を利用して
行われ、移動可能になっており、また、半導体ウェーハ
4の周辺部4cとリテーナリング5間に形成されるクリ
アランスCは、リテーナリング5の動きにより、その幅
が変えられるようになっている。
Further, as shown in FIGS. 2 and 3, the retainer ring 5 is attached to the polishing plate 6 by using water to form a water film W and utilizing the surface tension of the water film W. The clearance C formed between the peripheral portion 4 c of the semiconductor wafer 4 and the retainer ring 5 can be changed by the movement of the retainer ring 5.

【0016】次に本発明に係わるウェーハの鏡面研磨方
法について説明する。
Next, a method for mirror polishing a wafer according to the present invention will be described.

【0017】図4(a)および(b)に示すように、半
導体ウェーハ4をワックスで研磨プレート6に固定保持
し、しかる後、半導体ウェーハ4の直径より若干大きい
内径を有するリテーナリング5を研磨プレート6に水を
用い、水膜Wを形成し、この水膜Wの表面張力を利用し
て貼付ける。この状態で研磨布2が設けられた定盤3上
に、シリカが分散されたたスラリを滴下し、押圧、回転
させることにより、半導体ウェーハ4の表面を研磨す
る。
As shown in FIGS. 4A and 4B, the semiconductor wafer 4 is fixedly held on a polishing plate 6 with wax, and thereafter, the retainer ring 5 having an inner diameter slightly larger than the diameter of the semiconductor wafer 4 is polished. A water film W is formed on the plate 6 using water, and is attached using the surface tension of the water film W. In this state, a slurry in which silica is dispersed is dropped on the surface plate 3 on which the polishing cloth 2 is provided, and the surface of the semiconductor wafer 4 is polished by pressing and rotating.

【0018】図5(a)および(b)に示すように、こ
の研磨工程において、半導体ウェーハ4における研磨布
2の進入側では、リテーナリング5が水の表面張力を利
用して貼付けられ、研磨プレート6に移動可能(回動可
能)であり、固定されていないため、研磨布2に押され
る形でリテーナリング5が押込まれ、半導体ウェーハ4
に接触する。これによりリテーナリング5と半導体ウェ
ーハ4の周辺部4c間のクリアランスCは限りなく0
(ベベリング幅まで)に近づき、リテーナ効果を最大限
に得ることができて、研磨布2から半導体ウェーハ4の
周辺部4cが大きな反力を受けることがなく、過剰な研
磨を防止でき、研磨過剰による半導体ウェーハ4の周辺
部4cのダレを防止することができる。
As shown in FIGS. 5 (a) and 5 (b), in this polishing step, a retainer ring 5 is adhered to the semiconductor wafer 4 on the entry side of the polishing cloth 2 by utilizing the surface tension of water. Since the retainer ring 5 is movable (rotatable) to the plate 6 and is not fixed, the retainer ring 5 is pushed by the polishing pad 2 and the semiconductor wafer 4
Contact Thus, the clearance C between the retainer ring 5 and the peripheral portion 4c of the semiconductor wafer 4 is infinitely zero.
(Up to the beveling width), the retainer effect can be maximized, the peripheral portion 4c of the semiconductor wafer 4 from the polishing pad 2 does not receive a large reaction force, and excessive polishing can be prevented. Of the peripheral portion 4c of the semiconductor wafer 4 can be prevented.

【0019】また、リテーナリング5の内径を半導体ウ
ェーハ4の直径に限界まで近づけて製造する必要もな
く、リテーナリング5の製造も容易であり、また、リテ
ーナリング5の着脱作業なども容易である。
Further, there is no need to manufacture the retainer ring 5 with the inner diameter approaching the limit of the diameter of the semiconductor wafer 4, so that the manufacture of the retainer ring 5 is easy, and the work of attaching and detaching the retainer ring 5 is also easy. .

【0020】さらに、研磨工程中のクリアランスCの自
動調整は、半導体ウェーハ4を保持する研磨プレート6
に、水の表面張力を利用してリテーナリング5を貼付け
ることで可能にしたので、別個に特別の部材を必要とせ
ず、容易にクリアランスCの自動調整が可能であり、さ
らに、半導体ウェーハ4を汚染する虞もない。
Further, the automatic adjustment of the clearance C during the polishing process is performed by using a polishing plate 6 for holding the semiconductor wafer 4.
In addition, since the retainer ring 5 is attached by utilizing the surface tension of water, the clearance C can be easily adjusted automatically without requiring a special member separately. There is no risk of contamination.

【0021】[0021]

【実施例】(1)試験目的:本発明に係わるウェーハの
研磨方法により研磨した半導体ウェーハの周辺部のダレ
状態を調べる。
DESCRIPTION OF THE PREFERRED EMBODIMENTS (1) Purpose of test: The sagging state of the peripheral portion of a semiconductor wafer polished by the wafer polishing method according to the present invention is examined.

【0022】(2)試験方法:ケミカルポリッシュ後の
半導体ウェーハを、図3に示すような本発明に係わるウ
ェーハの研磨方法により鏡面研磨加工した後、半導体ウ
ェーハの厚さを測定し、半導体ウェーハの等高線図を作
製する。従来の鏡面研磨方法により研磨した半導体ウェ
ーハについても等高線図を作製する。
(2) Test method: The semiconductor wafer after chemical polishing is mirror-polished by the wafer polishing method according to the present invention as shown in FIG. 3, and then the thickness of the semiconductor wafer is measured. Create a contour map. A contour map is also prepared for a semiconductor wafer polished by a conventional mirror polishing method.

【0023】(3)試験結果:結果を図6(実施例)お
よび図7(従来例)に示す。 ・図6に示すように、実施例は周辺部にダレが発生して
いない。 ・これに対して、図7に示すように、従来例は周辺部に
ダレ領域が見られる。
(3) Test results: The results are shown in FIG. 6 (Example) and FIG. 7 (Conventional example). As shown in FIG. 6, in the embodiment, no sag occurs in the peripheral portion. On the other hand, as shown in FIG. 7, in the conventional example, a sagging region is seen in the peripheral portion.

【0024】[0024]

【発明の効果】本発明に係わるウェーハの研磨方法によ
れば、リテーナリングの効果を最大限に発揮でき、ウェ
ーハの周辺部のダレを防止できる。
According to the method of polishing a wafer according to the present invention, the effect of the retainer ring can be maximized and sagging of the peripheral portion of the wafer can be prevented.

【0025】すなわち、研磨布が設けられた定盤上にス
ラリを滴下し、ウェーハを保持したプレートを押圧、回
転させることにより、ウェーハの表面を研磨するウェー
ハの研磨方法において、プレートにリテーナリングをウ
ェーハの周辺部にクリアランスンが形成されるように装
着し、クリアランスを自動調整しながらウェーハを研磨
するので、リテーナリングとウェーハ間のクリアランス
は限りなく0に近づき、リテーナ効果を最大限に得るこ
とができて、研磨布からウェーハの周辺部が大きな反力
を受けることがなく、過剰な研磨を防止でき、研磨過剰
による半導体ウェーハの周辺部のダレを防止することが
でき、また、リテーナリングの内径をウェーハの直径に
限界まで近づけて製造する必要もなく、リテーナリング
の製造も容易であり、さらに、リテーナリングの着脱作
業なども容易である。
That is, in a wafer polishing method in which a slurry is dropped on a surface plate provided with a polishing cloth, and a plate holding the wafer is pressed and rotated to polish the surface of the wafer, a retainer ring is attached to the plate. Attached so that a clearance is formed around the wafer, and polished the wafer while automatically adjusting the clearance, so that the clearance between the retainer ring and the wafer approaches zero as much as possible, maximizing the retainer effect. The peripheral portion of the wafer is not subjected to a large reaction force from the polishing cloth, so that excessive polishing can be prevented, dripping of the peripheral portion of the semiconductor wafer due to excessive polishing can be prevented, and retainer ring There is no need to manufacture the inner diameter as close as possible to the diameter of the wafer, and manufacturing of retainer rings is easy. Further, it is easy like attachment and detachment of the retainer ring.

【0026】また、研磨工程中のクリアランスの自動調
整は、ウェーハを保持する研磨プレートに、水の表面張
力を利用してリテーナリングを貼付けることで可能にし
たので、別個に特別の部材を必要とせず、容易にクリア
ランスの自動調整が可能であり、さらに、ウェーハを汚
染する虞もない。
Automatic adjustment of the clearance during the polishing process is made possible by attaching a retainer ring to the polishing plate holding the wafer by utilizing the surface tension of water, so that a special member is required separately. In this case, the clearance can be easily adjusted automatically, and there is no risk of contaminating the wafer.

【図面の簡単な説明】[Brief description of the drawings]

【図1】本発明に係わるウェーハの研磨方法に用いられ
る研磨装置の側面図。
FIG. 1 is a side view of a polishing apparatus used for a wafer polishing method according to the present invention.

【図2】本発明に係わるウェーハの研磨方法に用いられ
る研磨装置のリテーナリング装着状態を示す断面図。
FIG. 2 is a cross-sectional view showing a retainer ring mounted state of a polishing apparatus used in the wafer polishing method according to the present invention.

【図3】本発明に係わるウェーハの研磨方法に用いられ
る研磨装置の研磨プレートの平面図。
FIG. 3 is a plan view of a polishing plate of a polishing apparatus used in the wafer polishing method according to the present invention.

【図4】図4(a)および(b)は、本発明に係わるウ
ェーハの研磨方法における研磨開始時のリテーナリング
装着状態を示す要部拡大平面図および縦断面図。
FIGS. 4 (a) and 4 (b) are an enlarged plan view and a vertical cross-sectional view of a main part showing a retainer ring mounted state at the start of polishing in the wafer polishing method according to the present invention.

【図5】図5(a)および(b)は、本発明に係わるウ
ェーハの研磨方法における研磨中のリテーナリングの移
動状態を示す要部拡大平面図および縦断面図。
5 (a) and 5 (b) are an enlarged plan view and a longitudinal sectional view of a main part showing a state of movement of a retainer ring during polishing in a wafer polishing method according to the present invention.

【図6】本発明に係わるウェーハの研磨方法を用いて研
磨した半導体ウェーハの等高線図。
FIG. 6 is a contour diagram of a semiconductor wafer polished using the wafer polishing method according to the present invention.

【図7】従来のウェーハの研磨方法に用いて研磨した半
導体ウェーハの等高線図。
FIG. 7 is a contour diagram of a semiconductor wafer polished using a conventional wafer polishing method.

【図8】静的解析によるリテーナリング近傍に発生する
研磨布の圧力分布シミュレーション結果図(クリアラン
ス大の場合)。
FIG. 8 is a diagram showing a simulation result of a pressure distribution of a polishing pad generated near a retainer ring by static analysis (in the case of a large clearance).

【図9】静的解析によるリテーナリング近傍に発生する
研磨布の圧力分布シミュレーション結果図(クリアラン
ス小の場合)。
FIG. 9 is a view showing a simulation result of a pressure distribution of a polishing pad generated near a retainer ring by static analysis (in the case of a small clearance).

【符号の説明】[Explanation of symbols]

1 研磨装置 2 研磨布 3 定盤 4 半導体ウェーハ 4c 周辺部 5 リテーナリング 6 研磨プレート 7 回転軸 C クリアランス W 水膜 DESCRIPTION OF SYMBOLS 1 Polishing apparatus 2 Polishing cloth 3 Surface plate 4 Semiconductor wafer 4c Peripheral part 5 Retainer ring 6 Polishing plate 7 Rotation axis C Clearance W Water film

───────────────────────────────────────────────────── フロントページの続き (72)発明者 神足 勝昭 新潟県北蒲原郡聖籠町東港六丁目861番地 5 新潟東芝セラミックス株式会社内 (72)発明者 小島 勝義 神奈川県秦野市曽屋30番地 東芝セラミッ クス株式会社開発研究所内 (72)発明者 斉藤 政義 新潟県北蒲原郡聖籠町東港六丁目861番地 5 新潟東芝セラミックス株式会社内 (72)発明者 星 義彦 新潟県北蒲原郡聖籠町東港六丁目861番地 5 新潟東芝セラミックス株式会社内 Fターム(参考) 3C043 BA09 BC07 CC04 3C058 AB04 AC04 BA07 CB02 DA17 ──────────────────────────────────────────────────の Continuing on the front page (72) Inventor Katsuaki Kamashi 6-866-1, Higashiko, Seiro-cho, Kitakanbara-gun, Niigata 5 Inside Niigata Toshiba Ceramics Co., Ltd. (72) Inventor Katsuyoshi Kojima 30 Soya, Hadano-shi, Kanagawa Prefecture Inside the Corporate Development Laboratory (72) Inventor Masayoshi Saito 686-1 86, Higashiko, Seirocho, Kitakanbara-gun, Niigata Prefecture Inside Niigata Toshiba Ceramics Co., Ltd. (72) Yoshihiko Hoshi 6861-81, Higashiko, Seikocho, Kitakanbara-gun, Niigata Ceramics Co., Ltd. F term (reference) 3C043 BA09 BC07 CC04 3C058 AB04 AC04 BA07 CB02 DA17

Claims (2)

【特許請求の範囲】[Claims] 【請求項1】 研磨布が設けられた定盤上にスラリを滴
下し、ウェーハを保持したプレートを押圧、回転させる
ことにより、前記ウェーハの表面を研磨するウェーハの
研磨方法において、前記プレートにリテーナリングを前
記ウェーハの周辺部にクリアランスが形成されるように
装着し、前記クリアランスを自動調整しながら前記ウェ
ーハを研磨することを特徴とするウェーハの研磨方法。
1. A wafer polishing method for polishing a surface of a wafer by dropping a slurry on a surface plate provided with a polishing cloth and pressing and rotating a plate holding the wafer, wherein a retainer is provided on the plate. A method of polishing a wafer, comprising: mounting a ring on a peripheral portion of the wafer so as to form a clearance, and polishing the wafer while automatically adjusting the clearance.
【請求項2】 上記クリアランスの自動調整は、ウェー
ハを保持するプレートに水の表面張力を利用してリテー
ナリングを貼付けることにより行うことを特徴とする請
求項1に記載のウェーハの研磨方法。
2. The wafer polishing method according to claim 1, wherein the automatic adjustment of the clearance is performed by attaching a retainer ring to a plate holding the wafer using surface tension of water.
JP2000062184A 2000-03-07 2000-03-07 Method for polishing wafer Pending JP2001252863A (en)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2000062184A JP2001252863A (en) 2000-03-07 2000-03-07 Method for polishing wafer
US09/798,980 US6517422B2 (en) 2000-03-07 2001-03-06 Polishing apparatus and method thereof
TW090105318A TWI221640B (en) 2000-03-07 2001-03-07 Polishing apparatus and method thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2000062184A JP2001252863A (en) 2000-03-07 2000-03-07 Method for polishing wafer

Publications (1)

Publication Number Publication Date
JP2001252863A true JP2001252863A (en) 2001-09-18

Family

ID=18582226

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2000062184A Pending JP2001252863A (en) 2000-03-07 2000-03-07 Method for polishing wafer

Country Status (1)

Country Link
JP (1) JP2001252863A (en)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2016055385A (en) * 2014-09-10 2016-04-21 丸石産業株式会社 Holding pad

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2016055385A (en) * 2014-09-10 2016-04-21 丸石産業株式会社 Holding pad

Similar Documents

Publication Publication Date Title
US6672943B2 (en) Eccentric abrasive wheel for wafer processing
US8283252B2 (en) Method of manufacturing semiconductor wafer
US6352927B2 (en) Semiconductor wafer and method for fabrication thereof
JP3055401B2 (en) Work surface grinding method and device
JP4093793B2 (en) Semiconductor wafer manufacturing method and wafer
JPH09270401A (en) Polishing method of semiconductor wafer
US20010024877A1 (en) Cluster tool systems and methods for processing wafers
JP2002532898A (en) Semiconductor wafer processing incorporating post-surface damage.
JPH10180599A (en) Thin plate work surface grinding device and method thereof
US7695347B2 (en) Method and pad for polishing wafer
US5643405A (en) Method for polishing a semiconductor substrate
JP3924641B2 (en) Manufacturing method of semiconductor wafer
JP2000031099A (en) Fabrication of semiconductor wafer
US6599760B2 (en) Epitaxial semiconductor wafer manufacturing method
US20020052169A1 (en) Systems and methods to significantly reduce the grinding marks in surface grinding of semiconductor wafers
JP2002542613A (en) How to adjust a wafer polishing pad
US6517422B2 (en) Polishing apparatus and method thereof
EP2472571A2 (en) Wafer-supporting member, method for manufacturing same, and wafer-polishing unit comprising same
JP2001156030A (en) Grinding roller for semiconductor wafer and method for grinding semiconductor wafer using the same
JP4103808B2 (en) Wafer grinding method and wafer
JP2001252863A (en) Method for polishing wafer
TW426584B (en) Method of polishing semiconductor wafers
US20010023082A1 (en) Grind and single wafer etch process to remove metallic contamination in silicon wafers
JP3916212B2 (en) Manufacturing method of semiconductor wafer
JPH1131670A (en) Manufacture of semiconductor substrate

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20040726

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20040810

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20041221