JP2001251189A - A/d converter and semiconductor pressure sensor device - Google Patents
A/d converter and semiconductor pressure sensor deviceInfo
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Abstract
Description
【0001】[0001]
【発明の属する技術分野】本発明は、アナログ回路によ
り構成された積分回路とクロックパルス発生回路とを用
いたA/D変換器及びこのA/D変換器を用いた半導体
圧力センサ装置に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an A / D converter using an integrating circuit constituted by an analog circuit and a clock pulse generating circuit, and a semiconductor pressure sensor device using the A / D converter. is there.
【0002】[0002]
【従来の技術】マイクロコンピュータや水晶発振器を用
いるとA/D変換器の変換精度を高めることができるこ
とは分かっている。しかしながら最近の電子部品及びセ
ンサの価格についての低下要求は非常に強く、価格の点
からマイクロコンピュータや水晶発振器を用いることが
できない場合も多い。このような要求に応えるために
は、アナログ回路の積分回路やCR発振回路等からなる
水晶振動子を用いないクロックパルス発生回路を用いて
A/D変換器を構成せざるを得ない。2. Description of the Related Art It is known that the conversion accuracy of an A / D converter can be improved by using a microcomputer or a crystal oscillator. However, recent demands for lower prices for electronic components and sensors are very strong, and in many cases, microcomputers and crystal oscillators cannot be used in terms of price. In order to meet such demands, the A / D converter must be configured using a clock pulse generation circuit that does not use a crystal oscillator including an integration circuit of an analog circuit and a CR oscillation circuit.
【0003】[0003]
【発明が解決しようとする課題】しかしながらアナログ
回路の積分回路やCR発振回路等は、使用する部品の性
能によって出力に誤差やバラツキが発生するため、変換
精度を高めることは難しい。However, it is difficult to increase the conversion accuracy of an integrating circuit of an analog circuit, a CR oscillation circuit, or the like because errors and variations occur in the output depending on the performance of components used.
【0004】本発明の目的は、マイクロコンピュータを
用いることなく、簡単な構成で、変換精度を高めること
ができるA/D変換器を提供することにある。An object of the present invention is to provide an A / D converter capable of improving conversion accuracy with a simple configuration without using a microcomputer.
【0005】本発明の他の目的は、精度が高くしかも安
価な半導体圧力センサ装置を提供することにある。Another object of the present invention is to provide a semiconductor pressure sensor device which has high accuracy and is inexpensive.
【0006】[0006]
【課題を解決するための手段】本発明のA/D変換器
は、アナログ回路によって構成されて積分動作を行う積
分回路と、水晶振動子を用いずにアナログ回路によって
構成されて所定の周期のクロックパルスを発生するクロ
ックパルス発生回路と、予め定めた第1の基準電圧V1
とこの第1の基準電圧よりも高い第2の基準電圧V2を
発生する基準電圧発生回路と、第1及び第2のカウンタ
と、ゲートアレイからなる演算回路とを備えている。An A / D converter according to the present invention comprises an integrating circuit constituted by an analog circuit for performing an integrating operation, and an analog circuit constituted by an analog circuit without using a quartz oscillator and having a predetermined period. A clock pulse generating circuit for generating a clock pulse, and a predetermined first reference voltage V1
And a reference voltage generating circuit for generating a second reference voltage V2 higher than the first reference voltage, first and second counters, and an arithmetic circuit including a gate array.
【0007】第1のカウンタは、積分回路の出力、クロ
ックパルス発生回路の出力及び基準電圧発生回路の出力
を入力として、積分回路の出力が予め定めた第1の基準
電圧V1を超えてから第2の基準電圧V2に達するまで
の間に前記クロックパルス発生回路から出力される前記
クロックパルスの数Frefをカウントする。また第2の
カウンタは、積分回路の出力、第2の基準電圧V2より
も小さいデジタル変換の対象とするアナログ電圧Vm及
び基準電圧発生回路の出力とを入力として、積分回路の
出力が予め定めた第1の基準電圧V1を超えてからアナ
ログ電圧Vmに達するまでの間にクロックパルス発生回
路から出力されるクロックパルスの数Fmをカウントす
る。そして演算回路は、第2のカウンタでカウントした
カウント値Fmを第1のカウンタがカウントしたカウン
ト値Frefにより除した値Fm/Frefまたは第1のカウ
ンタでカウントしたカウント値Frefを第2のカウンタ
がカウントしたカウント値Fmにより除した値Fref/
Fmに係数kを乗算した値(Fm/Fref)×kまたは
(Fref/Fm)×kをアナログ電圧Vmのデジタル変
換値として出力する。なおこの演算回路をゲートアレイ
によって構成すると、必要な演算をマイクロコンピュー
タを用いずに実行することができて、しかもA/D変換
器を用いる装置の価格を下げることができる。The first counter receives the output of the integrating circuit, the output of the clock pulse generating circuit, and the output of the reference voltage generating circuit as inputs and waits until the output of the integrating circuit exceeds a predetermined first reference voltage V1. The number Fref of the clock pulses output from the clock pulse generation circuit until the reference voltage V2 reaches 2 is counted. The second counter receives the output of the integration circuit, the analog voltage Vm to be subjected to digital conversion smaller than the second reference voltage V2, and the output of the reference voltage generation circuit, and the output of the integration circuit is predetermined. The number Fm of clock pulses output from the clock pulse generation circuit during a period from when the voltage exceeds the first reference voltage V1 to when the voltage reaches the analog voltage Vm is counted. Then, the arithmetic circuit calculates the value Fm / Fref obtained by dividing the count value Fm counted by the second counter by the count value Fref counted by the first counter or the count value Fref counted by the first counter. The value Fref divided by the counted value Fm /
A value (Fm / Fref) × k or (Fref / Fm) × k obtained by multiplying Fm by a coefficient k is output as a digital conversion value of the analog voltage Vm. If this arithmetic circuit is constituted by a gate array, necessary arithmetic operations can be performed without using a microcomputer, and the price of an apparatus using an A / D converter can be reduced.
【0008】本発明では、共通の1つの積分回路の出力
とクロックパルス発生回路の出力を用いて第1及び第2
のカウンタでカウント動作を行い、しかも演算回路でF
m/FrefまたはFref/Fmの除算を行うため、共通の
積分回路及びクロックパルス発生回路が原因となって発
生する誤差または出力のバラツキを除算動作によって除
去することができる。したがってアナログ回路から構成
される積分回路及びクロックパルス発生回路を用いて
も、両回路の構成及び使用部品が原因になって発生する
A/D変換器の出力のバラツキを小さくすることができ
る。なお係数kは、使用する積分回路及びクロックパル
ス回路によって任意に定まる値である。In the present invention, the first and second signals are output using the output of one common integrator and the output of the clock pulse generator.
The counter performs the counting operation, and the arithmetic circuit
Since the division of m / Fref or Fref / Fm is performed, an error or variation in output caused by the common integration circuit and clock pulse generation circuit can be eliminated by the division operation. Therefore, even if an integrating circuit and a clock pulse generating circuit composed of analog circuits are used, it is possible to reduce variations in the output of the A / D converter caused by the configuration of both circuits and the components used. Note that the coefficient k is a value arbitrarily determined by the integration circuit and the clock pulse circuit used.
【0009】本発明のA/D変換器の用途は任意である
が、特に小形でしかも低価格のセンサの信号処理回路に
適している。例えば、半導体圧力センサのアナログ出力
電圧Vmをデジタル値に変換して出力するA/D変換器
を備えた半導体圧力センサ装置に、本発明のA/D変換
器を適用すると、装置の価格を大幅に下げることができ
る。Although the A / D converter of the present invention can be used in any applications, it is particularly suitable for a small-sized and low-cost sensor signal processing circuit. For example, if the A / D converter of the present invention is applied to a semiconductor pressure sensor device provided with an A / D converter that converts an analog output voltage Vm of a semiconductor pressure sensor into a digital value and outputs the digital value, the price of the device will be significantly increased. Can be lowered.
【0010】半導体圧力センサ装置では、温度の変動に
より半導体圧力センサの出力が変動する。そのためセン
サ出力に温度補償を行うのが一般的である。そこで温度
センサの出力をA/D変換する場合にも本発明を適用す
れば、センサの出力精度を更に上げることができる。そ
の場合には、半導体圧力センサの温度を測定して測定結
果を電圧値として出力する温度センサと、積分回路の出
力、クロックパルス発生回路の出力及び温度センサの出
力電圧を入力として、積分回路の出力が予め定めた第1
の基準電圧V1を超えてから温度センサの出力電圧に達
するまでの間にクロックパルス発生回路から出力される
クロックパルスの数Ftをカウントする第3のカウンタ
とを設ける。そしてゲートアレイからなる演算回路は、
第2のカウンタでカウントしたカウント値Fmを第1の
カウンタがカウントしたカウント値Frefにより除した
値Fm/Frefに係数kを乗算した値(Fm/Fref)×
kに、第3のカウンタでカウントした値Ftを第1のカ
ウンタがカウントしたカウント値Frefにより除した値
Ft/Frefを用いて補正してアナログ出力電圧Vmの
デジタル変換値として出力する。このようにすると温度
センサの測定値も補正されるため、半導体圧力センサ装
置の測定精度が更に向上する。[0010] In a semiconductor pressure sensor device, the output of the semiconductor pressure sensor fluctuates due to fluctuations in temperature. Therefore, temperature compensation is generally performed on the sensor output. Therefore, if the present invention is applied to the case where the output of the temperature sensor is A / D converted, the output accuracy of the sensor can be further improved. In this case, the temperature sensor that measures the temperature of the semiconductor pressure sensor and outputs the measurement result as a voltage value, and the output of the integration circuit, the output of the clock pulse generation circuit, and the output voltage of the temperature sensor as inputs, The output is a predetermined first
And a third counter that counts the number Ft of clock pulses output from the clock pulse generation circuit during a period from when the reference voltage V1 exceeds the reference voltage V1 to when the output voltage of the temperature sensor is reached. And the arithmetic circuit composed of the gate array is
A value (Fm / Fref) × (Fm / Fref) × Fm / Fref obtained by dividing the count value Fm counted by the second counter by the count value Fref counted by the first counter.
k is corrected using a value Ft / Fref obtained by dividing the value Ft counted by the third counter by the count value Fref counted by the first counter, and is output as a digital conversion value of the analog output voltage Vm. By doing so, the measurement value of the temperature sensor is also corrected, so that the measurement accuracy of the semiconductor pressure sensor device is further improved.
【0011】なお温度補正の方法は任意であるが、値
(Fm/Fref)×kに値Ft/Frefを加減算した値を
半導体圧力センサ装置の出力のデジタル変換値として出
力するようにしてもよい。このようにすると簡単に温度
補正を行える。Although the method of temperature correction is arbitrary, a value obtained by adding / subtracting the value Ft / Fref to the value (Fm / Fref) × k may be output as a digital conversion value of the output of the semiconductor pressure sensor device. . In this way, the temperature can be easily corrected.
【0012】[0012]
【発明の実施の形態】以下図面を参照して、本発明のA
/D変換器を適用した本尾発明の半導体圧力センサ装置
の実施の形態の一例について説明する。図1は本発明の
実施の形態の一例の構成を示すブロック図である。同図
において、1はアナログ回路によって構成され、所定の
一定周期T0で積分動作を繰り返す積分回路である。こ
の積分回路1としては、例えばオペアンプとコンデンサ
と抵抗体とを組み合わせて構成される公知の回路を用い
ることができる。積分回路1は、図2(A)に示すよう
に周期的な3角波を発生する。積分回路1の出力電圧V
は、時間tの関数としてt=0からT0の間にV=0か
らVmaxまでほぼリニアに増加し、t=T0でV=0に
戻る。積分回路1の出力は、この過程を周期的に繰り返
す。Vmax=A・T0の定数Aは電圧Vと時間tの直線
関係の立ち上がりの勾配である。BRIEF DESCRIPTION OF THE DRAWINGS FIG.
An example of an embodiment of the semiconductor pressure sensor device of the present invention to which the / D converter is applied will be described. FIG. 1 is a block diagram showing a configuration of an example of an embodiment of the present invention. In FIG. 1, reference numeral 1 denotes an integration circuit which is constituted by an analog circuit and repeats an integration operation at a predetermined constant period T0. As the integration circuit 1, for example, a known circuit configured by combining an operational amplifier, a capacitor, and a resistor can be used. The integration circuit 1 generates a periodic triangular wave as shown in FIG. Output voltage V of integration circuit 1
Increases substantially linearly from V = 0 to Vmax from t = 0 to T0 as a function of time t, and returns to V = 0 at t = T0. The output of the integrating circuit 1 repeats this process periodically. The constant A of Vmax = A · T0 is the rising slope of the linear relationship between the voltage V and the time t.
【0013】図1において、3は水晶振動子を用いずに
アナログ回路によって構成されて周期Tsのクロックパ
ルスを発生するクロックパルス発生回路である。この水
晶振動子を用いないクロックパルス発生回路3として
は、例えば公知のLC発振回路やCR発振回路を用いる
ことができる。In FIG. 1, reference numeral 3 denotes a clock pulse generating circuit which is constituted by an analog circuit without using a crystal oscillator and generates a clock pulse having a period Ts. As the clock pulse generation circuit 3 not using the crystal oscillator, for example, a known LC oscillation circuit or CR oscillation circuit can be used.
【0014】5は予め定めた第1の基準電圧V1と第1
の基準電圧V1よりも高い第2の基準電圧V2を発生す
る基準電圧発生回路である。この基準電圧発生回路5は
例えば複数の抵抗体を直列に接続した分圧回路からな
り、2つの分圧点から2種類の基準電圧V1及びV2を
出力する。2種の基準電圧V1、V2は、デジタル変換
の対象とするアナログ電圧Vmの下限値と上限値とを規
定する。Reference numeral 5 denotes a predetermined first reference voltage V1 and a first reference voltage V1.
Is a reference voltage generating circuit for generating a second reference voltage V2 higher than the reference voltage V1 of the first embodiment. The reference voltage generating circuit 5 is composed of, for example, a voltage dividing circuit in which a plurality of resistors are connected in series, and outputs two types of reference voltages V1 and V2 from two voltage dividing points. The two types of reference voltages V1 and V2 define a lower limit value and an upper limit value of the analog voltage Vm to be subjected to digital conversion.
【0015】6は公知の半導体圧力センサであり、A/
D変換の対象とするアナログ電圧Vmを出力する。また
スイッチ回路SW1は、基準電圧発生回路5から出力さ
れる第1及び第2の基準電圧V1及びV2を選択して第
1のコンパレータ7aに供給するものであり、トランジ
スタ等の半導体スイッチ回路により構成される。スイッ
チ回路SW1は、積分回路1の出力と同期して切り替わ
り、周期T0の間で積分回路1の出力電圧がV1に達す
る前には第1の基準電圧V1を選択しており、積分回路
1の出力電圧VがV1に達した後第2の基準電圧V2を
選択し、積分回路1の出力電圧Vが第2の基準電圧に達
した後に第1の基準電圧V1を選択するように構成され
ている。Reference numeral 6 denotes a known semiconductor pressure sensor,
An analog voltage Vm to be D-converted is output. The switch circuit SW1 selects the first and second reference voltages V1 and V2 output from the reference voltage generation circuit 5 and supplies the same to the first comparator 7a, and is configured by a semiconductor switch circuit such as a transistor. Is done. The switch circuit SW1 switches in synchronization with the output of the integration circuit 1, and selects the first reference voltage V1 before the output voltage of the integration circuit 1 reaches V1 during the period T0. The second reference voltage V2 is selected after the output voltage V reaches V1, and the first reference voltage V1 is selected after the output voltage V of the integration circuit 1 reaches the second reference voltage. I have.
【0016】またスイッチ回路SW2は基準電圧発生回
路5の第1の基準電圧V1を出力する出力端子と半導体
圧力センサ6の出力端子とを選択して、それぞれの出力
を第2のコンパレータ7bに選択的に出力する。スイッ
チ回路SW2もスイッチ回路SW1と同様に積分回路1
の出力と同期して切り替わり、スイッチ回路SW1と一
緒に第1の基準電圧V1を選択する。但し、スイッチ回
路SW2は積分回路1の出力電圧Vが第1の基準電圧V
1に達した後は、直ちに切換動作を行って半導体圧力セ
ンサ6の出力を第2のコンパレータ7bに出力する。そ
してスイッチSW2は、スイッチSW1が第2の基準電
圧V2の選択から第1の基準電圧V1の選択に切り替わ
るときに、それに同期して第1の基準電圧V1を選択す
る。The switch circuit SW2 selects the output terminal of the reference voltage generation circuit 5 for outputting the first reference voltage V1 and the output terminal of the semiconductor pressure sensor 6, and selects the respective outputs to the second comparator 7b. Output. The switch circuit SW2 also has an integration circuit 1 like the switch circuit SW1.
And switches in synchronism with the output of the switch circuit SW1 to select the first reference voltage V1 together with the switch circuit SW1. However, the output voltage V of the integration circuit 1 is equal to the first reference voltage V
After reaching 1, the switching operation is immediately performed to output the output of the semiconductor pressure sensor 6 to the second comparator 7b. Then, when the switch SW1 switches from selection of the second reference voltage V2 to selection of the first reference voltage V1, the switch SW2 selects the first reference voltage V1 in synchronization therewith.
【0017】第1のコンパレータ7aは、積分回路1の
出力電圧VとスイッチSW1からの信号(第1及び第2
の基準電圧V1及びV2)とを入力として両者を比較
し、図2(B)に示すような矩形波状の比較信号をS0
出力する。即ち第1のコンパレータ7aは、積分回路1
の出力電圧Vが第1の基準電圧V1を超えてから第2の
基準電圧V2に達するまでの間、論理値1を意味する比
較信号S0を出力し、それ以外の時間は論理値0の信号
を出力する。積分回路1の出力の1周期T0内で比較信
号S0が論理値1の状態になっている時間Trefは、Tr
ef=(V2−V1)/Aで求められる。The first comparator 7a outputs an output voltage V of the integration circuit 1 and a signal from the switch SW1 (first and second signals).
And the reference voltages V1 and V2) as inputs, and compares the two with each other to generate a rectangular wave comparison signal as shown in FIG.
Output. That is, the first comparator 7 a
Outputs a comparison signal S0 indicating a logical value 1 from the time when the output voltage V exceeds the first reference voltage V1 to the time when the output voltage V reaches the second reference voltage V2. Is output. The time Tref during which the comparison signal S0 is at the logical value 1 within one cycle T0 of the output of the integration circuit 1 is Tr
ef = (V2-V1) / A.
【0018】第2のコンパレータ7bには、積分回路1
の出力電圧VとスイッチSW2が選択した電圧信号(V
1,Vm)とが入力される。第2のコンパレータ7b
は、2つの入力電圧を比較して、図2(C)のような比
較信号S1を出力する。すなわち第2のコンパレータ7
bは、積分回路1の出力電圧Vが基準電圧V1を超えて
からアナログ電圧Vmに達するまでの間、論理値1の比
較信号S1を出力し、それ以外の時間は論理値0の信号
を出力する。積分回路1の出力の1周期T0内で比較信
号S1が論理値1の状態になっている時間Tmは、Tm
=(Vm−V1)/Aで求められる。The second comparator 7b includes an integrating circuit 1
Output voltage V and the voltage signal (V
1, Vm). Second comparator 7b
Compares two input voltages and outputs a comparison signal S1 as shown in FIG. That is, the second comparator 7
b outputs a comparison signal S1 having a logic value of 1 from the time when the output voltage V of the integration circuit 1 exceeds the reference voltage V1 until reaching the analog voltage Vm, and outputs a signal having a logic value 0 during other times. I do. The time Tm during which the comparison signal S1 is at the logical value 1 within one cycle T0 of the output of the integrating circuit 1 is Tm
= (Vm-V1) / A.
【0019】第1及び第2のコンパレータ7a及び7b
の出力は、それぞれ第1及び第2のカウンタ回路9a及
び9bに入力される。第1及び第2のカウンタ回路9a
及び9bには、それぞれクロックパルス発生回路3から
クロックパルス信号CPが入力される。第1及び第2の
カウンタ回路9a及び9bは、それぞれアンド回路AN
Da及びANDbとカウント手段CMa及びとCMbと
から構成されている。第1のカウンタ回路9aのアンド
回路ANDaには第1のコンパレータ7aからの比較信
号S0とクロックパルス発生回路3から出力された周期
Ts(<T0)のクロックパルス信号CPが入力され
る。アンド回路ANDaの出力信号は図2(D)のよう
な波形になる。即ち、第1のコンパレータ7aは、論理
値1の状態にある時間Tref内だけクロックパルス発生
回路3から出力されるクロックパルス信号CPを出力す
る。そしてカウント手段CMaは、この間に発生するパ
ルス数Frefをカウントし、これをデジタル値として出
力する。このFrefは次式のように表現することができ
る。First and second comparators 7a and 7b
Are input to the first and second counter circuits 9a and 9b, respectively. First and second counter circuits 9a
And 9b are supplied with a clock pulse signal CP from the clock pulse generation circuit 3, respectively. The first and second counter circuits 9a and 9b each include an AND circuit AN
Da and ANDb, and counting means CMa and CMb. The comparison signal S0 from the first comparator 7a and the clock pulse signal CP of the cycle Ts (<T0) output from the clock pulse generation circuit 3 are input to the AND circuit ANDa of the first counter circuit 9a. The output signal of the AND circuit ANDa has a waveform as shown in FIG. That is, the first comparator 7a outputs the clock pulse signal CP output from the clock pulse generation circuit 3 only during the time Tref in the state of the logical value 1. Then, the counting means CMa counts the number of pulses Fref generated during this time and outputs this as a digital value. This Fref can be expressed as the following equation.
【0020】 Fref=[(V2−V1)/(A・Ts)] (1) また第2のカウンタ回路9bのアンド回路ANDbには
第2のコンパレータ7bからの比較信号S1とクロック
パルス発生回路3からのクロックパルス信号CPとが入
力される。アンド回路ANDbの出力信号は図2(E)
のような波形になる。即ち、第2のコンパレータ7bか
ら入力される比較信号S1が論理値1の状態にある時間
Tmの間だけ、クロックパルス信号CPがアンド回路A
NDbから出力される。カウント手段CMbは、この時
間Tmの間にアンド回路ANDbから出力されるクロッ
クパルスの数Fmをカウントして、デジタル値として出
力する。ここでパルス数Fmは次式のように表現するこ
とができる。Fref = [(V2−V1) / (A · Ts)] (1) The AND circuit ANDb of the second counter circuit 9b has the comparison signal S1 from the second comparator 7b and the clock pulse generation circuit 3 Is input. The output signal of the AND circuit ANDb is shown in FIG.
It becomes a waveform like That is, the clock pulse signal CP is supplied to the AND circuit A only during the time Tm when the comparison signal S1 input from the second comparator 7b is in the state of the logical value 1.
Output from NDb. The counting means CMb counts the number Fm of clock pulses output from the AND circuit ANDb during this time Tm, and outputs a digital value. Here, the pulse number Fm can be expressed as the following equation.
【0021】 Fm=[(Vm−V1)/(A・Ts)] (2) 第1及び第2のカウンタ回路9a、9bの出力Fref、
Fmは積分回路1の1周期T0の間保持される。積分回
路1の1周期が終了し、三角波形の出力電圧Vが0にな
ると第1及び第2のカウンタ回路9a及び9bの出力は
0にリセットされる。なおこの例では、第1のコンパレ
ータ7aと第1のカウンタ9aとにより第1のカウンタ
10aが構成され、第2のコンパレータ7bと第2のカ
ウンタ9bとにより第2のカウンタ10bが構成されて
いる。Fm = [(Vm−V1) / (A · Ts)] (2) The outputs Fref of the first and second counter circuits 9a and 9b,
Fm is held during one cycle T0 of the integration circuit 1. When one cycle of the integration circuit 1 ends and the output voltage V of the triangular waveform becomes 0, the outputs of the first and second counter circuits 9a and 9b are reset to 0. In this example, a first counter 10a is configured by the first comparator 7a and the first counter 9a, and a second counter 10b is configured by the second comparator 7b and the second counter 9b. .
【0022】第1及び第2のカウンタ回路9a及び9b
の出力は、ゲートアレイによって構成された演算回路1
1に入力される。演算回路11は、第2のカウンタ9b
でカウントしたカウント値Fmを第1のカウンタ9aが
カウントしたカウント値Frefにより除した値Fm/Fr
efまたはこれに係数kを乗算した値(Fm/Fref)×
k、あるいは値Frefを値Fmにより除した値Fref/F
mまたはこれに係数kを乗算した値(Fref/Fm)×
kをアナログ電圧Vmのデジタル変換値として積分回路
1の1サイクル内に出力する。First and second counter circuits 9a and 9b
Output from the arithmetic circuit 1 constituted by a gate array
1 is input. The arithmetic circuit 11 includes a second counter 9b
Fm / Fr obtained by dividing the count value Fm counted by the above by the count value Fref counted by the first counter 9a.
ef or a value obtained by multiplying ef by a coefficient k (Fm / Fref) ×
k or value Fref / F obtained by dividing value Fref by value Fm
m or a value obtained by multiplying this by a coefficient k (Fref / Fm) ×
k is output as a digital conversion value of the analog voltage Vm within one cycle of the integration circuit 1.
【0023】ここでAD変換の出力としてFm/Fref
(またはFref/Fm)の比を用いる理由を説明する。
FmとFrefの値は、部品の性能のバラツキにより、
(1)式、(2)式に示すように積分回路1の定数Aと
クロックパルス発生回路3の出力の周期Tsが変わると
変動する。しかしながら、Fm/Frefの比をとるとこ
れらの定数は消去され、部品の性能のバラツキにより定
数Aと周期Tsが変動しても演算結果は変わらない。以
上の関係を用いると、 Vm−V1≒(Fm/Fref)(V2−V1) (3) の関係が成立する。第1及び第2の基準電圧V1、V2
が変動しないとすれば、、Vmの変換値は正しい。ここ
で「ほぼ等しい」の意味の等式≒の左辺と右辺の式は一
見デジタル数とアナログ変数が混合した式になってい
る。そこで等式の中のアナログ変数をデジタル数と同じ
有効数字の桁数の数値で書いたものとする。そうする
と、左辺と右辺はデジタル数になって、これらの間の等
式が近似的に成立する。以下全ての等号≒はそのような
意味を表現しているものとする。ここで例えば(V2−
V1)≒kのように(V2−V1)をデジタル値kで表
すと Vm−V1≒k(Fm/Fref) (4) よりV1を基準とするVmのデジタル変換値が求まる。
この変換値には積分回路の定数Aとクロック回路の周期
Tsの変動に起因する誤差は含まれない。Here, the output of AD conversion is Fm / Fref
The reason for using the ratio (or Fref / Fm) will be described.
The values of Fm and Fref depend on the dispersion of component performance.
As shown in the equations (1) and (2), the value changes when the constant A of the integration circuit 1 and the cycle Ts of the output of the clock pulse generation circuit 3 change. However, when the ratio of Fm / Fref is taken, these constants are erased, and the calculation result does not change even if the constant A and the period Ts fluctuate due to variations in the performance of components. Using the above relationship, the relationship of Vm−V1 ≒ (Fm / Fref) (V2−V1) (3) is established. First and second reference voltages V1, V2
Is unchanged, the converted value of Vm is correct. Here, the expressions on the left and right sides of the equation ≒ meaning “substantially equal” are seemingly mixed expressions of digital numbers and analog variables. Therefore, it is assumed that the analog variable in the equation is written with the same number of significant digits as the digital number. Then, the left side and the right side become digital numbers, and the equation between them approximately holds. Hereinafter, all the equal signs て い る express such a meaning. Here, for example, (V2-
When (V2−V1) is represented by a digital value k as in (V1) ≒ k, a digital conversion value of Vm based on V1 is obtained from Vm−V1 ≒ k (Fm / Fref) (4).
This converted value does not include an error caused by a change in the constant A of the integration circuit and the cycle Ts of the clock circuit.
【0024】図3は本発明の第2の実施の形態の構成を
示すブロック図である。この実施の形態では、図1のA
/D変換器に温度センサ13の信号をA/D変換する回
路と温度補償を行う演算機能を備えた演算回路11´を
備えている。その他の回路構成は図1に示したものと同
じであるため、同じ機能を果す回路ブロックに対しては
図1に付した符号と同じ符号を付して説明を省略する。FIG. 3 is a block diagram showing the configuration of the second embodiment of the present invention. In this embodiment, A in FIG.
The / D converter includes a circuit for A / D converting the signal of the temperature sensor 13 and a calculation circuit 11 'having a calculation function for performing temperature compensation. Since other circuit configurations are the same as those shown in FIG. 1, circuit blocks having the same functions are given the same reference numerals as those shown in FIG.
【0025】温度センサ13は、半導体圧力センサ6の
センサ素子を構成する半導体基板上に形成された拡散抵
抗体により構成されるものであり、半導体基板の温度変
化に応じてその抵抗値が変わることにより、温度の変化
に応じたアナログ信号を出力する。温度センサ13の出
力端子は、スイッチSW3の一方の接点に接続されてい
る。スイッチSW3の他方の接点には、基準電圧発生回
路5から出力される第1の基準電圧V1が入力される。
スイッチSW3は、スイッチSW1及びSW2と同期し
て、基準電圧発生回路5から出力される第1の基準電圧
V1と温度センサ13からの出力電圧Vtとを切り替え
る。スイッチ回路SW3もスイッチ回路SW1と同様に
積分回路1の出力と同期して切り替わり、スイッチ回路
SW1と一緒に第1の基準電圧V1を選択する。但し、
スイッチ回路SW3は積分回路1の出力電圧Vが第1の
基準電圧V1に達した後は、直ちに切換動作を行って温
度センサ13の出力を第3のコンパレータ7cに出力す
る。第3のコンパレタ7cは、積分回路1の出力電圧
[図4(A)]とスイッチSW3の出力を入力とする。
第3のコンパレータ7cは、積分回路1の出力電圧Vと
スイッチSW3から入力される信号(V1,Vt)とを
比較し、積分回路1の出力Vが基準電圧V1を超えてか
ら温度センサ13の出力電圧Vtに達するまでの間に論
理値1を意味する比較信号S2を出力し、それ以外の時
間は論理値0の信号を出力する。積分回路の1周期T0
内で比較信号S2が論理値1の状態にある時間Ttは、
Tt=(Vt−V1)/Aで求められる。The temperature sensor 13 is constituted by a diffusion resistor formed on a semiconductor substrate constituting a sensor element of the semiconductor pressure sensor 6, and its resistance value changes according to a temperature change of the semiconductor substrate. Outputs an analog signal corresponding to the change in temperature. The output terminal of the temperature sensor 13 is connected to one contact of the switch SW3. The first reference voltage V1 output from the reference voltage generation circuit 5 is input to the other contact of the switch SW3.
The switch SW3 switches between the first reference voltage V1 output from the reference voltage generation circuit 5 and the output voltage Vt from the temperature sensor 13 in synchronization with the switches SW1 and SW2. Similarly to the switch circuit SW1, the switch circuit SW3 switches in synchronization with the output of the integration circuit 1, and selects the first reference voltage V1 together with the switch circuit SW1. However,
After the output voltage V of the integration circuit 1 reaches the first reference voltage V1, the switch circuit SW3 immediately performs a switching operation and outputs the output of the temperature sensor 13 to the third comparator 7c. The third comparator 7c receives the output voltage of the integration circuit 1 (FIG. 4A) and the output of the switch SW3 as inputs.
The third comparator 7c compares the output voltage V of the integrating circuit 1 with the signals (V1, Vt) input from the switch SW3, and after the output V of the integrating circuit 1 exceeds the reference voltage V1, The comparison signal S2 meaning the logical value 1 is output until the output voltage Vt is reached, and the signal of the logical value 0 is output at other times. One cycle T0 of the integration circuit
The time Tt during which the comparison signal S2 is in the state of the logical value 1 is
Tt = (Vt-V1) / A
【0026】第3のコンパレータ7cの出力は第3のカ
ウンタ回路9c入力される。第3のカウンタ回路9c
は、第1及び第2のカウンタ回路9a及び9bと同様に
アンド回路とANDcとカウントウント手段CMcとか
ら構成されている。そして第3のカウンタ回路9cも第
1及び第2のカウンタ回路9a、9bと同様の働きをす
る。第3のカウンタ回路9cのアンド回路ANDcには
コンパレータ7cから出力される比較信号S2とクロッ
クパルス発生回路3から出力される周期Tsのクロック
パルス信号CPとが入力される。アンド回路ANDcの
出力信号は図4(C)のような出力波形になる。即ち、
コンパレータ7cから出力される比較信号S2が論理値
1の状態にある時間Tt内だけクロックパルス発生回路
3から入力されるパルス信号を出力する。カウント手段
CMcは、この時間Tt内に発生するパルス数Ftをカ
ウントする。このパルス数Ftは、次式のように表現す
ることができる。The output of the third comparator 7c is input to a third counter circuit 9c. Third counter circuit 9c
Is composed of an AND circuit, ANDc, and count-counting means CMc, like the first and second counter circuits 9a and 9b. Then, the third counter circuit 9c operates similarly to the first and second counter circuits 9a and 9b. The comparison signal S2 output from the comparator 7c and the clock pulse signal CP having the cycle Ts output from the clock pulse generation circuit 3 are input to the AND circuit ANDc of the third counter circuit 9c. The output signal of the AND circuit ANDc has an output waveform as shown in FIG. That is,
The pulse signal input from the clock pulse generation circuit 3 is output only during the time Tt when the comparison signal S2 output from the comparator 7c is in the state of the logical value 1. The counting means CMc counts the number of pulses Ft generated within the time Tt. This pulse number Ft can be expressed as the following equation.
【0027】Ft=[(Vt−V1)/(A・Ts)] 第1乃至第3のカウンタ回路9a〜9cの出力Fref、
Fm、Ftは積分回路1の出力の1周期T0の間保持さ
れる。積分回路1の出力の1周期が終了し、積分回路1
の三角波形の出力電圧Vが0になるとカウンタ回路9の
出力は0にリセットされる。なおこの例では、第3のコ
ンパレータ7cと第3のカウンタ回路9cとから第3の
カウンタ10cが構成されている。Ft = [(Vt−V1) / (A · Ts)] The output Fref of the first to third counter circuits 9a to 9c,
Fm and Ft are held during one cycle T0 of the output of the integration circuit 1. One cycle of the output of the integration circuit 1 ends, and the integration circuit 1
When the output voltage V of the triangular waveform becomes 0, the output of the counter circuit 9 is reset to 0. Note that, in this example, a third counter 10c is configured by the third comparator 7c and the third counter circuit 9c.
【0028】ゲートアレイから構成された演算回路11
´は、Fm/FrefとFt/Frefの計算する。それによ
って積分回路1のパラメータAとクロックパルス発生回
路3の周期Tsに起因するA/D変換の誤差が消去され
る。この点は図1の実施の形態の半導体圧力センサの出
力の処理と同じである。半導体圧力センサ6の特性が温
度の関数として変動するときはFm/Frefも温度の関
数になる。Ft/Frefは温度に対応しているからこの
ような温度依存性をFt/Frefを用いて、温度によっ
て圧力センサのデジタル変換値が変動しないように補償
することができる。特に狭い温度範囲では、Ft/Fre
fもFm/Frefも温度変化に関してリニアな関数になる
から、Fm/Fref±k×Ft/Fref、またはk×Fm
/Fref±Ft/Frefの形で温度補償を実現でき
る。Arithmetic circuit 11 composed of a gate array
'Calculates Fm / Fref and Ft / Fref. As a result, an A / D conversion error caused by the parameter A of the integration circuit 1 and the cycle Ts of the clock pulse generation circuit 3 is eliminated. This is the same as the output processing of the semiconductor pressure sensor according to the embodiment shown in FIG. When the characteristics of the semiconductor pressure sensor 6 vary as a function of temperature, Fm / Fref also becomes a function of temperature. Since Ft / Fref corresponds to temperature, such a temperature dependency can be compensated by using Ft / Fref so that the digital conversion value of the pressure sensor does not change with temperature. Especially in a narrow temperature range, Ft / Fre
Since both f and Fm / Fref are linear functions with respect to temperature change, Fm / Fref ± k × Ft / Fref or k × Fm
The temperature compensation can be realized in the form of / Fref ± Ft / Fref.
【0029】[0029]
【発明の効果】本発明によれば、共通の1つの積分回路
の出力とクロックパルス発生回路の出力を用いて第1及
び第2のカウンタでカウント動作を行い、しかも演算回
路でFm/FrefまたはFref/Fmの除算を行うため、
共通の積分回路及びクロックパルス発生回路が原因とな
って発生する誤差または出力のバラツキを除算動作によ
って除去することができる。したがってアナログ回路か
ら構成される積分回路及びクロックパルス発生回路を用
いても、両回路の構成及び使用部品が原因になって発生
するA/D変換器の出力のバラツキを小さくすることが
できる。According to the present invention, the count operation is performed by the first and second counters using the output of one common integrator and the output of the clock pulse generator, and Fm / Fref or Fm / Fref is calculated by the arithmetic circuit. To divide Fref / Fm,
An error or variation in output caused by the common integrator and clock pulse generator can be removed by a division operation. Therefore, even if an integrating circuit and a clock pulse generating circuit composed of analog circuits are used, it is possible to reduce variations in the output of the A / D converter caused by the configuration of both circuits and the components used.
【図1】本発明のA/D変換器を用いた半導体圧力セン
サ装置の実施の形態の一例の構成を示すブロック図であ
る。FIG. 1 is a block diagram showing a configuration of an example of an embodiment of a semiconductor pressure sensor device using an A / D converter of the present invention.
【図2】(A)〜(E)は図1の各部の出力波形を示す
図である。2 (A) to 2 (E) are diagrams showing output waveforms of each unit in FIG. 1;
【図3】本発明のA/D変換器を用いた半導体圧力セン
サ装置の第2の実施の形態の一例の構成を示すブロック
図である。FIG. 3 is a block diagram showing a configuration of an example of a second embodiment of a semiconductor pressure sensor device using an A / D converter according to the present invention.
【図4】(A)〜(E)は図3の各部の出力波形を示す
図である。4 (A) to 4 (E) are diagrams showing output waveforms of each unit in FIG. 3;
1 積分回路 3 クロック回路 5 基準電圧回路 6 圧力センサ SW1、SW2、SW3 スイッチ 7a〜7c 第1乃至第3のコンパレータ 9a〜9c 第1乃至第3のカウンタ回路 10a〜10c 第1乃至第3のカウンタ 11 演算回路 13 温度センサ Reference Signs List 1 integration circuit 3 clock circuit 5 reference voltage circuit 6 pressure sensor SW1, SW2, SW3 switch 7a to 7c first to third comparators 9a to 9c first to third counter circuits 10a to 10c first to third counters 11 arithmetic circuit 13 temperature sensor
Claims (4)
作を行う積分回路と、 水晶振動子を用いずにアナログ回路によって構成されて
所定の周期のクロックパルスを発生するクロックパルス
発生回路と、 予め定めた第1の基準電圧V1と前記第1の基準電圧よ
りも高い第2の基準電圧を発生する基準電圧発生回路
と、 前記積分回路の出力、前記クロックパルス発生回路の出
力及び前記基準電圧発生回路の出力を入力として、前記
積分回路の出力が予め定めた前記第1の基準電圧V1を
超えてから前記第2の基準電圧V2に達するまでの間に
前記クロックパルス発生回路から出力される前記クロッ
クパルスの数Frefをカウントする第1のカウンタト手
段と、 前記積分回路の出力、前記第2の基準電圧V2よりも小
さいデジタル変換の対象とするアナログ電圧Vm及び前
記基準電圧発生回路の出力とを入力として、前記積分回
路の出力が予め定めた前記第1の基準電圧V1を超えて
から前記アナログ電圧Vmに達するまでの間に前記クロ
ックパルス発生回路から出力される前記クロックパルス
の数Fmをカウントする第2のカウンタと、 前記第2のカウンタでカウントしたカウント値Fmを前
記第1のカウンタがカウントしたカウント値Frefによ
り除した値Fm/Frefまたは前記第1のカウンタでカ
ウントしたカウント値Frefを前記第2のカウンタがカ
ウントしたカウント値Fmにより除した値Fref/Fm
に係数kを乗算した値(Fm/Fref)×kまたは(Fr
ef/Fm)×kを前記アナログ電圧Vmのデジタル変換
値として出力するゲートアレイからなる演算回路とを具
備することを特徴とするA/D変換器。An integrated circuit configured to perform an integration operation by an analog circuit; a clock pulse generation circuit configured to generate a clock pulse of a predetermined cycle configured by an analog circuit without using a crystal oscillator; A first reference voltage V1 and a reference voltage generation circuit for generating a second reference voltage higher than the first reference voltage; an output of the integration circuit, an output of the clock pulse generation circuit, and a reference voltage generation circuit. With the output as an input, the clock pulse output from the clock pulse generation circuit between the time when the output of the integration circuit exceeds the predetermined first reference voltage V1 and the time when the output reaches the second reference voltage V2 A first count means for counting the number Fref, and an output of the integration circuit, which is a target of digital conversion smaller than the second reference voltage V2. With the analog voltage Vm and the output of the reference voltage generation circuit as inputs, the clock pulse is generated between the time when the output of the integration circuit exceeds the predetermined first reference voltage V1 and the time when the output reaches the analog voltage Vm. A second counter for counting the number Fm of the clock pulses output from the circuit; and a value Fm / Fref obtained by dividing a count value Fm counted by the second counter by a count value Fref counted by the first counter. Or a value Fref / Fm obtained by dividing the count value Fref counted by the first counter by the count value Fm counted by the second counter.
Multiplied by a coefficient k (Fm / Fref) × k or (Fr
ef / Fm) × k, and an arithmetic circuit comprising a gate array for outputting the analog voltage Vm as a digital conversion value.
mをデジタル値に変換して出力するA/D変換器を備え
た半導体圧力センサ装置であって、 前記A/D変換器が、 アナログ回路によって構成されて積分動作を行う積分回
路と、 水晶振動子を用いずにアナログ回路によって構成されて
所定の周期のクロックパルスを発生するクロックパルス
発生回路と、 予め定めた第1の基準電圧V1と前記第1の基準電圧及
び予想される前記アナログ出力電圧Vmの最大値よりも
高い第2の基準電圧を発生する基準電圧発生回路と、 前記積分回路の出力、前記クロックパルス発生回路の出
力及び前記基準電圧発生回路の出力を入力として、前記
積分回路の出力が予め定めた前記第1の基準電圧V1を
超えてから前記第2の基準電圧V2に達するまでの間に
前記クロックパルス発生回路から出力される前記クロッ
クパルスの数Frefをカウントする第1のカウンタと、 前記積分回路の出力、前記アナログ出力電圧Vm及び前
記基準電圧発生回路の出力とを入力として、前記積分回
路の出力が予め定めた前記第1の基準電圧V1を超えて
から前記アナログ出力電圧Vmに達するまでの間に前記
クロックパルス発生回路から出力される前記クロックパ
ルスの数Fmをカウントする第2のカウンタと、 前記第2のカウンタでカウントしたカウント値Fmを前
記第1のカウンタがカウントしたカウント値Frefによ
り除した値Fm/Frefまたは前記第1のカウンタでカ
ウントしたカウント値Frefを前記第2のカウンタがカ
ウントしたカウント値Fmにより除した値Fref/Fm
に係数kを乗算した値(Fm/Fref)×kまたは(Fr
ef/Fm)×kを前記アナログ出力電圧Vmのデジタル
変換値として出力するゲートアレイからなる演算回路と
を具備することを特徴とするA/D変換器。2. An analog output voltage V of a semiconductor pressure sensor.
A semiconductor pressure sensor device including an A / D converter that converts m into a digital value and outputs the digital value, wherein the A / D converter is configured by an analog circuit and performs an integration operation; A clock pulse generating circuit which is constituted by an analog circuit without using a clock signal and generates a clock pulse having a predetermined period; a first reference voltage V1, a predetermined first reference voltage, and the expected analog output voltage A reference voltage generation circuit for generating a second reference voltage higher than the maximum value of Vm; and an output of the integration circuit, an output of the clock pulse generation circuit, and an output of the reference voltage generation circuit, and The output from the clock pulse generation circuit during a period from when the output exceeds the predetermined first reference voltage V1 to when the output reaches the second reference voltage V2. A first counter that counts the number of lock pulses Fref, and an output of the integration circuit, the analog output voltage Vm, and an output of the reference voltage generation circuit. A second counter that counts the number Fm of the clock pulses output from the clock pulse generation circuit during a period from when the reference voltage V1 exceeds the analog output voltage Vm, and counting by the second counter. The value Fm / Fref obtained by dividing the counted value Fm thus obtained by the count value Fref counted by the first counter or the count value Fref counted by the first counter is divided by the count value Fm counted by the second counter. Value Fref / Fm
Multiplied by a coefficient k (Fm / Fref) × k or (Fr
ef / Fm) × k, and an arithmetic circuit comprising a gate array that outputs a digital conversion value of the analog output voltage Vm.
mをデジタル値に変換して出力するA/D変換器を備え
た半導体圧力センサ装置であって、 前記A/D変換器が、 アナログ回路によって構成されて積分動作を行う積分回
路と、 水晶振動子を用いずにアナログ回路によって構成されて
所定の周期のクロックパルスを発生するクロックパルス
発生回路と、 予め定めた第1の基準電圧V1と前記第1の基準電圧及
び予想される前記アナログ出力電圧Vmの最大値よりも
高い第2の基準電圧を発生する基準電圧発生回路と、 前記半導体圧力センサの温度を測定して測定結果を電圧
値として出力する温度センサと、 前記積分回路の出力、前記クロックパルス発生回路の出
力及び前記基準電圧発生回路の出力を入力として、前記
積分回路の出力が予め定めた前記第1の基準電圧V1を
超えてから前記第2の基準電圧V2に達するまでの間に
前記クロックパルス発生回路から出力される前記クロッ
クパルスの数Frefをカウントする第1のカウンタと、 前記積分回路の出力、前記アナログ出力電圧Vm及び前
記基準電圧発生回路の出力とを入力として、前記積分回
路の出力が予め定めた前記第1の基準電圧V1を超えて
から前記アナログ出力電圧Vmに達するまでの間に前記
クロックパルス発生回路から出力される前記クロックパ
ルスの数Fmをカウントする第2のカウンタと、 前記積分回路の出力、前記クロックパルス発生回路の出
力及び前記温度センサの出力電圧を入力として、前記積
分回路の出力が予め定めた前記第1の基準電圧V1を超
えてから前記温度センサの前記出力電圧に達するまでの
間に前記クロックパルス発生回路から出力される前記ク
ロックパルスの数Ftをカウントする第3のカウンタ
と、 前記第2のカウンタでカウントしたカウント値Fmを前
記第1のカウンタがカウントしたカウント値Frefによ
り除した値Fm/Frefに係数kを乗算した値(Fm/
Fref)×kに、前記第3のカウンタでカウントした値
Ftを前記第1のカウンタがカウントしたカウント値F
refにより除した値Ft/Frefを用いて補正して前記ア
ナログ出力電圧Vmのデジタル変換値として出力するゲ
ートアレイからなる演算回路とを具備していることを特
徴とする半導体圧力センサ装置。3. An analog output voltage V of a semiconductor pressure sensor.
A semiconductor pressure sensor device including an A / D converter that converts m into a digital value and outputs the digital value, wherein the A / D converter is configured by an analog circuit and performs an integration operation; A clock pulse generating circuit which is constituted by an analog circuit without using a clock signal and generates a clock pulse having a predetermined period; a first reference voltage V1, a predetermined first reference voltage, and the expected analog output voltage A reference voltage generation circuit that generates a second reference voltage higher than the maximum value of Vm; a temperature sensor that measures a temperature of the semiconductor pressure sensor and outputs a measurement result as a voltage value; an output of the integration circuit; With the output of the clock pulse generation circuit and the output of the reference voltage generation circuit as inputs, after the output of the integration circuit exceeds the predetermined first reference voltage V1, A first counter that counts the number Fref of the clock pulses output from the clock pulse generation circuit until the reference voltage V2 reaches 2. The output of the integration circuit, the analog output voltage Vm, and the reference voltage With the output of the generation circuit as an input, the clock pulse generation circuit outputs the output of the integration circuit from the clock pulse generation circuit until the output of the integration circuit exceeds the predetermined first reference voltage V1 and reaches the analog output voltage Vm. A second counter that counts the number Fm of clock pulses, and an output of the integration circuit, an output of the clock pulse generation circuit, and an output voltage of the temperature sensor as inputs, and the output of the integration circuit is the first counter. From the clock pulse generating circuit during a period from when the reference voltage V1 exceeds the reference voltage V1 to when the output voltage of the temperature sensor reaches the output voltage. A third counter for counting the number Ft of the clock pulses to be obtained; and a coefficient Fm / Fref obtained by dividing a count value Fm counted by the second counter by a count value Fref counted by the first counter. (Fm /
Fref) × k, the value Ft counted by the third counter is replaced by the count value F counted by the first counter.
a semiconductor pressure sensor device comprising: an arithmetic circuit including a gate array that corrects using the value Ft / Fref divided by ref and outputs the result as a digital conversion value of the analog output voltage Vm.
f)×kに前記値Ft/Frefを加減算した値を前記デジ
タル変換値として出力することを特徴とする請求項3に
記載の半導体圧力センサ装置。4. The arithmetic circuit according to claim 1, wherein the value (Fm / Fre
4. The semiconductor pressure sensor device according to claim 3, wherein a value obtained by adding / subtracting the value Ft / Fref to f) × k is output as the digital conversion value. 5.
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