JP2001249826A

JP2001249826A - システムｌｓｉ開発支援システムとその開発支援用プログラムを記録した記録媒体

Info

Publication number: JP2001249826A
Application number: JP2000063308A
Authority: JP
Inventors: Kenji Mogi; 建二茂木; Ryohei Tanaka; 良平田中; Toshimitsu Nakao; 俊充中尾
Original assignee: ROORAN KK; Daihen Corp
Current assignee: ROORAN KK; Daihen Corp
Priority date: 2000-03-03
Filing date: 2000-03-03
Publication date: 2001-09-14

Abstract

(57)【要約】【課題】システムＬＳＩの開発支援システムにおい
て、ＦＰＧＡ等の論理集積回路上に構築したシステムＬ
ＳＩ全体の実機テストができるようにして、システムＬ
ＳＩのテストを効率化し、システムＬＳＩの開発期間の
短縮化を図る。【解決手段】スキャン・パスの定義情報に基づいて、
ＶＨＤＬレベルのスキャン・パスのロジックを生成する
ようにした（＃８）。このため、システムＬＳＩの動作
検証に必要とされるレジスタやメモリに対するスキャン
・パスの定義情報を入力することにより、システムＬＳ
Ｉ全体の動作検証用のスキャン・パスを構築することが
でき、これらのスキャン・パスを介してシステムＬＳＩ
全体の実機テストを行うことができる（＃１３）。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、フィールド・プロ
グラマブル・ゲート・アレイ（以下、ＦＰＧＡと略
す）、プログラマブル・ロジック・デバイス（以下、Ｐ
ＬＤと略す）等の再プログラミング可能な論理集積回路
上に構築されるシステムＬＳＩの開発を支援するための
システムに係わり、特に、システムＬＳＩのテスト効率
の向上と開発期間の短縮化を図る技術に関するものであ
る。

【０００２】

【従来の技術】従来、ＡＳＩＣ（Application Specific
Integrated Circuit)の分野では、ＣＰＵコアを備えた
システムＬＳＩの構成を採り、複雑な解析処理について
は、ＣＰＵコア内部のプログラムで処理する方式を採る
ものが多い。このＡＳＩＣ上におけるシステムＬＳＩの
開発を支援するために、各半導体メーカは、システムＬ
ＳＩの開発支援システムを提供している。この種の開発
支援システムにおいて、ＣＰＵコア中のマイクロ・プロ
セッサの代わりにインサーキット・エミュレータ（以
下、ＩＣＥという）を接続して、このＩＣＥを用いてＣ
ＰＵコア周辺のハードウェアが完成する前にＣＰＵコア
の動作記述プログラムの実機テストを行う方式を採用し
たものがある。

【０００３】

【発明が解決しようとする課題】しかしながら、上記の
ような従来のシステムＬＳＩの開発支援システムでは、
実機テストの対象がシステムＬＳＩ上のＣＰＵコアの動
作記述プログラムに限定されるため、システムＬＳＩ全
体の実機テストを行うことができない。これに対して、
半導体メーカが製造した既成のシステムＬＳＩについて
は、システムＬＳＩ内の順序回路にテスト・モード用の
パスであるスキャン・パスを通して、１つのシフトレジ
スタとしても動作するように設計しておき、このシフト
機能を用いて、外部から順序回路中のフリップフロップ
の値を任意に制御・観測するスキャン・パス方式でシス
テムＬＳＩ全体の実機テストを行うものがある（例え
ば、特開平１０−１４３３９０号公報等参照）。しか
し、このような従来のスキャン・パス方式によるシステ
ムＬＳＩ全体の実機テストは、半導体メーカが設計段階
で回路内のフリップフロップについてのスキャン・パス
構成を作成しておくことにより実現可能となるものであ
るため、ユーザが開発現場でＦＰＧＡやＰＬＤのような
再書き込み可能な論理集積回路に任意に論理を書き込む
ことによって構築したシステムＬＳＩの実機テストには
使用することができない。このため、このようなシステ
ムＬＳＩの検証は、ＰＣ（Personal Computer)やＥＷＳ
（Engineering Work Station) を用いた論理シミュレー
ションやタイミング・シミュレーションによりシステム
ＬＳＩを構成する各ユーザ・ロジックを個別に検証して
いくという非効率な方法で行わざるを得ず、従って、シ
ステムＬＳＩの開発に長期間を要してしまうという問題
があった。

【０００４】本発明は、上述した問題点を解決するため
になされたものであり、ＦＰＧＡ等の論理集積回路上に
構築したシステムＬＳＩ全体の実機テストを行うことが
できるようにして、システムＬＳＩのテストを効率化
し、システムＬＳＩの開発期間を短縮することが可能な
システムＬＳＩの開発支援システムを提供することを目
的とする。

【０００５】

【課題を解決するための手段】上記目的を達成するため
に請求項１の発明は、コンピュータを用いてＦＰＧＡ等
の論理集積回路上に構築されるＣＰＵコア内蔵のシステ
ムＬＳＩの開発を支援するためのシステムＬＳＩ開発支
援システムにおいて、システムＬＳＩを構成するＣＰＵ
コア等のユーザ・ロジック回路のレジスタやメモリとコ
ンピュータとの間のデータの入出力用パスであるスキャ
ン・パスを作成するためのスキャン・パス作成手段と、
スキャン・パス作成手段により作成されたスキャン・パ
スとコンピュータとの間のデータの入出力を行うための
インタフェース手段とを備え、スキャン・パス作成手段
は、ユーザにより入力されたスキャン・パスの定義情報
に応じて、スキャン・パスの基になるハードウェア記述
言語レベルのスキャン・パスのソースを生成し、そのソ
ースからスキャン・パスを作成するものである。

【０００６】上記構成においては、スキャン・パス作成
手段が、ユーザにより入力されたスキャン・パスの定義
情報に基づいて、スキャン・パスの基になるハードウェ
ア記述言語レベルのスキャン・パスのソースを生成する
ようにしたので、ユーザが、システムＬＳＩを構成する
各ユーザ・ロジック回路のレジスタやメモリの中で、シ
ステムＬＳＩの動作検証に必要であると判断したレジス
タやメモリに対するスキャン・パスの定義情報を入力す
ることにより、スキャン・パス作成手段がシステムＬＳ
Ｉの動作検証用のスキャン・パスを作成する。これによ
り、ユーザは、インタフェース手段を用いてコンピュー
タ側からシステムＬＳＩの動作検証に必要なレジスタや
メモリのデータの確認や、レジスタやメモリへのテスト
・データの設定を行うことができ、従って、システムＬ
ＳＩ全体の実機テストを行うことができる。

【０００７】また、ＣＰＵコアのデータパスや命令体系
のカスタマイズを行うためのカスタマイズ手段をさらに
備えることが望ましい。これにより、ユーザが、このカ
スタマイズ手段を用いてシステムＬＳＩ上の他のユーザ
・ロジック回路の仕様に応じて、ＣＰＵコアのデータパ
スや命令体系のカスタマイズを行うことができる。ま
た、ユーザが、カスタマイズ手段によりカスタマイズさ
れた後のＣＰＵコアのレジスタやメモリに対するスキャ
ン・パスの定義情報を入力することにより、スキャン・
パス作成手段がこの定義情報に対応したスキャン・パス
を作成するので、カスタマイズ後のＣＰＵコアの実機テ
ストを行うことができる。

【０００８】また、ＣＰＵコアの動作記述プログラムの
デバッガをさらに備え、インタフェース手段は、論理集
積回路上にＣＰＵコア等のユーザ・ロジック回路の実機
テスト用のデバッグ・モジュールを有し、デバッガは、
ＣＰＵコアの動作記述プログラムをコンピュータ内でシ
ミュレートする機能と、デバッグ・モジュールをインサ
ーキット・エミュレータとして利用してＣＰＵコアの動
作記述プログラムをエミュレートする機能とを有すると
共に、これらシミュレート機能とエミュレート機能とを
切り替える機能を持つことが望ましい。これにより、ユ
ーザが同じデバッガを用いてＣＰＵコアの動作記述プロ
グラムのシミュレートとエミュレートとを行うことがで
きるので、動作記述プログラムのシミュレート時とエミ
ュレート時におけるオペレーションを統一することがで
き、また、デバッガによるシミュレート結果の出力形式
とエミュレート結果の出力形式とを統一化することによ
り、シミュレート結果とエミュレート結果とを容易に比
較することができる。

【０００９】また、請求項４の発明は、コンピュータに
よってＦＰＧＡ等の論理集積回路上に構築されるＣＰＵ
コア内蔵のシステムＬＳＩの開発を支援するためのプロ
グラムを記録した記録媒体であって、このプログラム
を、請求項１乃至請求項３のいずれかに記載のシステム
ＬＳＩ開発支援システムのプログラムとしたものであ
る。この構成においては、コンピュータにプログラムを
読み取らせることにより、上記と同様な作用を得ること
ができる。

【００１０】

【発明の実施の形態】以下、本発明の一実施形態による
システムＬＳＩ開発支援システムについて図面を参照し
て説明する。図１に本実施形態によるシステムＬＳＩ開
発支援システムの概略を示す。このシステムＬＳＩ開発
支援システム１は、集積回路の一種であるＦＰＧＡ（Fi
eld Programmable Gate Array)２上に構築されるＣＰＵ
コア内蔵のシステムＬＳＩの開発を支援するためのもの
であり、ＣＤ−ＲＯＭ６からインストールされたシステ
ムＬＳＩ開発支援ツール（図４参照）に基づいて動作す
る。システムＬＳＩ開発支援システム１は、ＦＰＧＡ２
の一部に配置されたユーザ・ロジック回路用のデバッグ
・モジュールＡＳＨ（Adaptive Scan Handler:適用型走
査処理部：以下、ＡＳＨと略す) （請求項における実機
テスト用のデバッグ・モジュール）３と、システムＬＳ
Ｉを構成する各ユーザ・ロジック回路の基になるハード
ウェア記述言語レベルのロジックの生成や論理合成及び
ＣＰＵコア（図２参照）の動作記述プログラムのテスト
等を行うためのパーソナル・コンピュータ（以下、パソ
コンと略す）５と、パソコン５から送られてきたコマン
ドの内容に従ってＡＳＨ３とパソコン５との間のデータ
の送受信を行うインタフェース装置（Adaptive Scan Ag
ent Pod ：以下、ＡＳＡＰと略す）４とから構成され
る。また、パソコン５には、ＣＰＵコアのカスタマイズ
用のプログラム、ＣＰＵコアの動作記述プログラムに対
するデバッガ、ＦＰＧＡ２上のユーザ・ロジック回路に
テスト用のパス（以下、スキャン・パスという）を作成
するためのプログラム等が格納されている。このプログ
ラムは、ＣＤ−ＲＯＭ６からインストールされたもので
ある。

【００１１】次に、図２（ａ）（ｂ）を参照して、従来
のＣＰＵコア開発支援システムを用いた実機テストと、
本実施形態によるシステムＬＳＩ開発支援システム１を
用いた実機テストとを比較して説明する。図中の斜線の
部分は、それぞれの開発支援システムを用いた場合にお
けるパソコン５から観察・制御することが可能なユーザ
・ロジック回路を示す。図２（ａ）に示されるように、
従来のＣＰＵコア開発支援システム１０１では、インサ
ーキット・エミュレータ（In-Circuit Emulator:ＩＣ
Ｅ) １０３を用いてＣＰＵコア１１１の動作記述プログ
ラムの実機デバッグを行うことは可能であったが、シス
テムＬＳＩ１０８上のＩＰ１１２やメモリ１１３の動作
を検証することはできなかった。これに対して、本実施
形態によるシステムＬＳＩ開発支援システム１は、上述
したように、パソコン５内にスキャン・パス構築用のプ
ログラム（図４に示されるスキャン・パス構築ツール４
３に相当）を有しており、ユーザは、このスキャン・パ
ス構築用プログラムを用いてＣＰＵコア１１等の各ユー
ザ・ロジック回路に実機テスト用のスキャン・パスを自
由に構築することができる。従って、図２（ｂ）に示さ
れるように、ユーザは、このスキャン・パスとＡＳＨ３
とを介して、システムＬＳＩ８を構成するＣＰＵコア１
１、ＩＰ１２、メモリ１３等の各ユーザ・ロジック回路
の実機テストを行うことができる。また、ＡＳＨ３は、
ＣＰＵコア１１に対するインサーキット・エミュレータ
としても機能するので、ユーザは、このＡＳＨ３を用い
て、ＣＰＵコア１１の動作記述プログラムの実機デバッ
グを行うこともできる。なお、図２（ｂ）では、ＡＳＡ
Ｐ４の図示を省いている。

【００１２】次に、システムＬＳＩ開発支援システム
（以下、開発支援システムと略す）１の詳細構成につい
て図３を参照して説明する。上述したように、開発支援
システム１は、パソコン５、ＡＳＡＰ４及びＡＳＨ３よ
り構成される。このパソコン５は、パソコン５全体の制
御を行うＣＰＵ２２と、ＣＤ−ＲＯＭ６に格納された各
種のプログラムやデータを読み取るためのＣＤ−ＲＯＭ
ドライブ２３と、システムＬＳＩ開発支援ツール２１や
他の各種ファイル２４を格納するためのハード・ディス
ク２５と、ハード・ディスク２５に格納された各種プロ
グラム等を一時的に格納するための高速アクセス可能な
メモリ２６と、キーボードやマウス等よりなる入力部２
７と、ディスプレイやプリンタ等よりなる表示部２８と
を備えている。また、パソコン５はＲＳ−２３２Ｃイン
タフェースによる通信を行うための通信ドライバ２９を
有しており、この通信ドライバ２９はＡＳＡＰ４に接続
される。ＡＳＡＰ４は、パソコン５と通信を行うための
通信ドライバ３１と、パソコン５より送られてきた大ま
かなコマンドを解析してＡＳＨ３に対する詳細なコマン
ドを発行するコントローラ部３２と、コントローラ部３
２から受け取ったコマンドの内容に応じてＡＳＨ３に対
するデータの送受信を行うＴＡＰ（Test Access Port）
コントローラ部３３とより構成される。このＴＡＰコン
トローラ部３３は、ＴＡＰと呼ばれる図示されていない
バウンダリ・スキャン・テスト用の専用端子を備えてお
り、この専用端子を用いてＡＳＨ３との信号の送受信を
行う。ＴＡＰは、ＡＳＨ３からのデータを入力するため
のＴＤＩ（Test Data Input)、ＡＳＨ３へデータを出力
するためのＴＤＯ（Test Data Output) 、テスト制御状
態を設定するＴＭＳ（Test Mode Select）、及びテスト
用クロックを入力するＴＣＫ（Test Clock）の４本の専
用端子からなる。また、ＡＳＨ３は、ＡＳＡＰ４側のＴ
ＡＰコントローラ部３３との信号の送受信を行うための
ＴＡＰコントローラ部３４と、パソコン５から発行され
たコマンドに従ってＴＡＰコントローラ部３４と接続す
るパスを切り替えるパス・コントローラ部３５と、ＣＰ
Ｕコア１１、ＩＰ１２又はメモリ１３の内部のメモリや
レジスタに対するデータの取り込み・更新用のパスであ
るスキャン・パス３６ａ，３６ｂ，３６ｃとより構成さ
れる。

【００１３】上記パソコン５とＡＳＡＰ４との間のデー
タ伝送は、ＲＳ−２３２Ｃインタフェースにより行われ
るが、ＡＳＡＰ４とＡＳＨ３との間のデータ伝送は、バ
ウンダリ・スキャン・テスト用のＪＴＡＧインタフェー
スにより行われる。請求項におけるインタフェース手段
は、パソコン５の通信ドライバ２９、ＡＳＡＰ４及びＡ
ＳＨ３より構成される。

【００１４】次に、図４を参照して、開発支援システム
１の中核を成すシステムＬＳＩ開発支援ツール（以下、
開発支援ツールと略す）２１について説明する。開発支
援ツール２１は、ＣＰＵコア１１のレジスタや命令のカ
スタマイズを行うためのＣＰＵコア・カスタマイズツー
ル４１と、ＣＰＵコア１１の動作記述プログラム用のデ
バッガ４２と、ＣＰＵコア１１等のユーザ・ロジック回
路内部のメモリやレジスタに対してスキャン・パスを構
築するためのスキャン・パス構築ツール４３（請求項に
おけるスキャン・パス作成手段）とより構成される。Ｃ
ＰＵコア・カスタマイズツール４１は、ＣＰＵコア１１
の本体回路のＶＨＤＬ(VHSIC HardwareDescription Lan
guage）レベルのソースであるＣＰＵコアＶＨＤＬ元ソ
ース４４と、ＣＰＵコア１１の動作記述プログラム用ア
センブラの文法則を簡易言語で記述したアセンブラ元ソ
ース４５と、ＣＰＵコア１１のレジスタや命令のカスタ
マイズ用の情報を入力するためのＣＰＵコア変更入力ツ
ール４６と、ＣＰＵコア変更入力ツール４６を用いて入
力されたカスタマイズ情報とアセンブラ元ソース４５と
に基づいてＣＰＵコア１１の動作記述プログラム用のア
センブラを生成するアセンブラ生成用ツール４７と、Ｃ
ＰＵコア変更入力ツール４６を用いて入力されたカスタ
マイズ情報に基づいてＣＰＵコアＶＨＤＬ元ソース４４
の更新を行うＶＨＤＬ更新部４８とよりなる。デバッガ
４２は、ＣＰＵコア１１の動作記述プログラムをステッ
プ単位で逐次解釈実行するインタープリターであるシミ
ュレート部４９と、システムＬＳＩ８の実機テストの際
にＡＳＨ３に対する制御コマンドの発行やＡＳＨ３から
のコマンド実行結果の受け取り等を行う実機制御部５０
とからなる。ユーザは、システムＬＳＩ８の実機テスト
の際に、実機制御部５０の機能を用いることで、スキャ
ン・パス３６ａ，３６ｂ，３６ｃに対応したレジスタや
メモリのデータの観測・制御のみならず、ＣＰＵコア１
１の動作記述プログラムのエミュレーションを行うこと
もできる。すなわち、実機制御部５０は、ＡＳＨ３をＣ
ＰＵコア１１に対するインサーキット・エミュレータと
して用いた際のパソコン５側のエミュレーション・プロ
グラムとしても機能する。この開発支援ツール２１は、
図３に示されるＣＤ−ＲＯＭ６からインストールされた
ものであり、請求項４におけるシステムＬＳＩ開発支援
用プログラムに相当する。

【００１５】次に、図５乃至図７を参照して、開発支援
システム１を用いたＣＰＵコア１１の開発処理全体の流
れについて説明する。本開発支援システム１は、ＦＰＡ
Ｇ２上の種々のＩＰ１２の仕様に応じたＣＰＵコア１１
のカスタマイズと、カスタマイズしたＣＰＵコア１１を
含むシステムＬＳＩ８全体の検証を目的としたものであ
る。一般にターゲットとなるＩＰ１２の仕様に応じてＣ
ＰＵコア１１に要求される機能は異なる。従って、ＦＰ
ＡＧ２上のＩＰ１２の仕様に応じてＣＰＵコア１１のア
ーキテクチャ及び動作記述プログラムを変更することが
望ましい。また、ＣＰＵコア１１のアーキテクチャ及び
動作記述プログラムを変更した場合には、動作記述プロ
グラム用のアセンブリ言語の仕様とこのアセンブリ言語
に対するアセンブラを変更する必要がある。本開発支援
システム１は、このようなＩＰ１２の仕様に応じたＣＰ
Ｕコア１１のカスタマイズとカスタマイズしたＣＰＵコ
ア１１を含むシステムＬＳＩ８全体の検証を可能とする
ものである。具体的には、図５に示されるように、ユー
ザが、ターゲットとなるＩＰ１２に応じて、ＣＰＵコア
１１内のレジスタと命令の追加・変更・削除の仕様を決
定し（＃１）、この仕様に応じて、図６に示されるカス
タマイズ画面５１からＣＰＵコア１１のレジスタとアセ
ンブリ言語の命令との定義を入力する（＃２）。この定
義入力が完了すると、ＶＨＤＬ更新部４８（図４）が、
これらの定義情報とＣＰＵコアＶＨＤＬ元ソース４４
（図４）とに基づいて、ＣＰＵコア本体のＶＨＤＬソー
スを更新し、また、アセンブラ生成用ツール４７（図
４）が、これらの定義情報と簡易言語で記述したアセン
ブラ元ソース４５（図４）とに基づいて、Ｃ言語で記述
したアセンブラのソース・プログラムを生成する（＃
３）。ユーザは、このアセンブラのソース・プログラム
をコンパイルすることにより、所望のアセンブラのオブ
ジェクト・プログラム（以下、単にアセンブラという）
を得ることができる（＃４）。そして、ユーザが、ＣＰ
Ｕコア３の動作記述プログラムのソース・プログラムを
作成して（＃５）、この動作記述プログラムのソース・
プログラムを＃４で作成したアセンブラでアセンブルす
ると（＃６）、アセンブラは、動作記述プログラムのオ
ブジェクト・プログラムを作成すると共に、動作記述プ
ログラムのソース・プログラム中の種々のラベル６０
（図７参照）に基づいて、オフライン・デバッグ用のシ
ンボル・テーブルを出力する。

【００１６】次に、ユーザは、図７に示されるデバッグ
用画面５６を用いてオフライン・デバッグを開始し（＃
７）、シミュレート部４９（図４）のインタープリター
機能を用いて、動作記述プログラムのソース・プログラ
ム中の各命令を１ステップ毎に実行して、動作記述プロ
グラムの検証を行う。そして、オフライン・デバッグが
完了すると、ユーザは、実機テストに備えて、ＣＰＵコ
ア１１等のユーザ・ロジック回路内のレジスタやメモリ
に対応したスキャン・パス３６ａ，３６ｂ，３６ｃ（以
下、総称する場合はスキャン・パス３６という）の定義
情報を入力し、スキャン・パス構築ツール４３（図４）
を用いて、この定義情報に対応したスキャン・パス３６
とパス・コントローラ部３５（図３）とのＶＨＤＬレベ
ルのソースを生成する（＃８）。ユーザが、このスキャ
ン・パス３６をＣＰＵコア１１等のユーザ・ロジック回
路内のレジスタやメモリに接続して、このスキャン・パ
ス３６とパス・コントローラ部３５との接続関係を定義
すると、スキャン・パス構築ツール４３は、この接続定
義情報に基づいて、スキャン・パス３６とパス・コント
ローラ部３５との接続関係についてのＶＨＤＬ形式の最
上位コネクション・ファイルを生成する（＃９）。次
に、ユーザは、ターゲットとなるＩＰ１２のＶＨＤＬレ
ベルのソースの作成を行って（＃１０）、このＩＰ１２
のソースと、ＶＨＤＬ更新部４８が更新したＣＰＵコア
１１のソースと、メモリ１３のソースと、スキャン・パ
ス３６のソースと、パス・コントローラ部３５のソース
と、＃９で作成した最上位コネクション・ファイル等と
の論理合成を行う（＃１１）。そして、ユーザは、図１
に示されるように、ＡＳＡＰ１５を介してＦＰＧＡ２と
パソコン５とを接続して、＃６の処理でアセンブルして
作成した動作記述プログラムのオブジェクト・プログラ
ムと＃９の処理で論理合成した結果とをＦＰＧＡ２にダ
ウンロードする（＃１２）。次に、ユーザは、パソコン
５とＦＰＧＡ２とを接続したままの状態で、パソコン５
からＦＰＧＡ２上のＣＰＵコア１１等のユーザ・ロジッ
ク回路内のレジスタやメモリに対するデータの送受信を
行うことにより、ＣＰＵコア１１の動作記述プログラム
のオンライン・デバッグとシステムＬＳＩ８全体の実機
テストとを行う（＃１３）。なお、「オンライン・デバ
ッグ」と「実機テスト」とは、同義であるが、以降の説
明では、「オンライン・デバッグ」の語を主としてＣＰ
Ｕコア１１の動作記述プログラムについての実機テスト
を指すものとして用いる。

【００１７】次に、上記＃２及び＃３で説明したＣＰＵ
コア１１のカスタマイズ処理について詳述する。ＣＰＵ
コア１１のカスタマイズを行う場合には、一般に、ＣＰ
Ｕコア１１内のレジスタやＣＰＵコア１１の動作記述プ
ログラムで使用可能な命令の動作を変更する必要があ
る。ＣＰＵコア変更入力ツール４６（図４）は図６に示
されるＣＰＵコア１１のカスタマイズ用の画面５１を有
しており、ユーザは、このカスタマイズ用画面５１中の
レジスタ定義画面５２と命令定義画面５３とを用いて、
ＣＰＵコア１１内のレジスタのカスタマイズと、ＣＰＵ
コア１１の動作記述プログラムで使用可能なアセンブリ
言語の命令のカスタマイズとを行うことができる。ユー
ザは、レジスタのカスタマイズを行う場合には、レジス
タ定義画面５２からレジスタの追加・変更・削除の情報
（以下、レジスタ定義情報という）を入力し、また、ア
センブリ言語の命令のカスタマイズを行う場合には、命
令定義画面５３からアセンブリ言語の命令の追加・変更
・削除の情報（以下、命令定義情報という）を入力す
る。ユーザが、これらの定義情報の入力を終了し、マウ
スを用いて設定ボタン５４をクリックすると、ＶＨＤＬ
更新部４８（図４）が、これらの定義情報に基づいて、
ＣＰＵコア１１のＶＨＤＬレベルのソースの更新を行
い、また、アセンブラ生成用ツール４７（図４）が、こ
れらの定義情報に基づいて、ＣＰＵコア１１の動作記述
プログラム用のアセンブラのソース・プログラムを生成
する。また、シミュレート部４９がこれらの定義情報に
基づいて動作可能な状態となる。

【００１８】次に、上記図５中の＃７のオフライン・デ
バッグ処理について詳述する。ＣＰＵコア１１の動作記
述プログラムのデバッグには、シミュレート部４９（図
４）を用いたオフライン・デバッグと実機制御部５０を
用いたオンライン・デバッグとがあり、ユーザは、デバ
ッガ４２に対してオフライン・デバッグとオンライン・
デバッグのいずれを行うかを指示することにより、シミ
ュレート部４９の持つシミュレート機能と実機制御部５
０の持つエミュレート機能とを切り替えて使用すること
が可能である。デバッガ４２は、図７に示されるデバッ
グ用画面５６を有しており、ユーザは、この画面５６の
プルダウン・メニュー５７からオフライン・デバッグへ
の切り替えを指示することにより、オフライン・デバッ
グを開始することが可能となる。ユーザは、オフライン
・デバッグ時に、デバッグ用画面５６のプルダウン・メ
ニュー５７からデバッガ設定画面５８、アセンブル指示
画面５９、図示されていないエディタ画面等を呼び出し
て、ブレイクポイントの設定等のデバッガに対する指
示、ＣＰＵコア１１の動作記述プログラムの修正、修正
した動作記述プログラムのアセンブル等の処理を行うこ
とができる。ユーザは、シミュレート部４９の有するイ
ンタープリターを用いて、動作記述プログラムをステッ
プ単位で逐次解釈実行させることで、動作記述プログラ
ムのオフライン・デバッグを行うことができる。オフラ
イン・デバッグ時におけるデバッガ４２の機能は、ブレ
イクポイントの設定、トレース、メモリダンプ、メモリ
書き換え等の通常のデバッガの機能と基本的に同様であ
る。但し、通常のデバッガの機能と異なる点は、ＦＰＧ
Ａ２内の他のＩＰ１２からの入力をシミュレートするこ
とができる点である。従って、ユーザは、このデバッガ
４２を用いてＣＰＵコア１１にＩＰ１２からのデータが
発生した場合の検証を行うことができる。また、ユーザ
がアセンブル指示画面５９から動作記述プログラムのア
センブルを指示すると、図５中の＃４で作成したアセン
ブラは、動作記述プログラム中のラベル６０を、処理部
（以下、プログラム・セグメントという）のラベルとデ
ータ部（以下、データ・セグメントという）のラベルと
に分類して、各セグメント毎にラベルの集合からなるシ
ンボル・テーブルを作成する。デバッガ４２（図４）中
のシミュレート部４９は、これらのシンボル・テーブル
を参照することで、インタープリターによる動作記述プ
ログラムの解釈実行時に、プログラム・セグメントのラ
ベルとデータ・セグメントのラベルとを容易に判別する
ことができる。なお、シミュレート部４９は、図６中の
レジスタ定義画面５２と命令定義画面５３とから入力さ
れた情報に基づいて動作する。

【００１９】上記図５中の＃１３の実機テストを行う場
合には、ユーザは、図７に示されるデバッグ用画面５６
のプルダウン・メニュー５７からオンライン・デバッグ
への切り替えを指示することにより、ＣＰＵコア１１の
動作記述プログラムのオンライン・デバッグを開始する
ことができる。ユーザは、オンライン・デバッグ時に
は、実機制御部５０（図４）の持つエミュレート機能を
用いて、ＦＰＧＡ２上のＣＰＵコア１１内にダウンロー
ドした動作記述プログラムを実行させて、実行の前後に
おけるＣＰＵコア１１等のレジスタやメモリのデータ値
の設定・観測等を行う方法により、ＦＰＧＡ２上のＣＰ
Ｕコア１１の動作記述プログラムの検証を行うことがで
きる。詳細は後述するが、オンライン・デバッグ時にお
けるデバッガ４２の機能は、オフライン・デバッグ時に
おけるデバッガ４２の機能とほぼ同様であり、また、オ
ンライン・デバッグ時とオフライン・デバッグ時とにお
けるデバッガ４２のオペレーションは基本的に同じであ
る。

【００２０】次に、上記図５中の＃１３の実機テスト時
におけるＦＰＧＡ２内の各モジュール間のデータの流れ
について図８を参照して説明する。ＴＡＰコントローラ
部３４は、ＡＳＡＰ４から送信される図示していないＴ
ＭＳ信号（上述のＴＭＳ端子から出力された信号）に基
づいてステータスを遷移させる。このＴＡＰコントロー
ラ部３４は、そのステータスに応じて、メイン・コント
ローラ３８内のＩＲ（Instraction Register) に対する
スキャン・パス（インストラクション・レジスタ・スキ
ャン・パス）３９にアクセスを行うか、ＣＰＵコア１１
等のＦＰＧＡ２上のユーザ・ロジック回路内のレジスタ
やメモリに対するスキャン・パス３６ａ，３６ｂ，３６
ｃにアクセスを行うかを決定する。ＴＡＰコントローラ
部３４は、メイン・コントローラ３８内のＩＲにコマン
ドを送る場合には、ＡＳＡＰ４から送信されたＴＤＯ信
号（ＴＤＯ端子から出力された信号）を、ＩＲ−ＴＤＯ
信号としてインストラクション・レジスタ・スキャン・
パス３９に出力し、また、メイン・コントローラ３８内
のＩＲの内容を読み込む場合には、インストラクション
・レジスタ・スキャン・パス３９から出力されたＩＲ−
ＴＤＩ信号をＴＤＩ信号（ＴＤＩ端子への入力信号）と
してＡＳＡＰ４へ送信する。また、ＴＡＰコントローラ
部３４は、ＣＰＵコア１１等のユーザ・ロジック回路内
のレジスタやメモリにシリアルデータを送る場合には、
ＡＳＡＰ４から送信されたＴＤＯ信号をＤＲ（Data Reg
ister)−ＴＤＯ信号としてスキャン・パス３６ａ，３６
ｂ，３６ｃに出力し、また、ＣＰＵコア１１等のユーザ
・ロジック回路内のレジスタやメモリの内容を読み込む
場合には、スキャン・パス３６ａ，３６ｂ，３６ｃから
出力されたＤＲ−ＴＤＩ信号をＴＤＩ信号（ＴＤＩ端子
への入力信号）としてＡＳＡＰ４へ送信する。

【００２１】ユーザが、ＡＳＡＰ４からアクセス可能な
スキャン・パス３６ａ，３６ｂ，３６ｃの切り替えを行
う場合には、パソコン５より発行した”ＳＥＬ−ＳＣＡ
Ｎ−ＰＡＴＨ”コマンド（後記表１参照）をＡＳＡＰ４
とＴＡＰコントローラ部３４とを介してインストラクシ
ョン・レジスタ・スキャン・パス３９に送り、メイン・
コントローラ３８によりこのコマンドを実行させる。こ
れにより、メイン・コントローラ３８からセレクト・ス
キャン・モジュール３７に対してスキャン・パス切替信
号が送信されて、ＡＳＡＰ４からアクセス可能なスキャ
ン・パス３６ａ，３６ｂ，３６ｃが切り替えられる。ま
た、ＣＰＵコア１１等のユーザ・ロジック回路とメイン
・コントローラ３８との間には、ユーザ・ロジック回路
の実機テストの際に通常モードとデバッグモードとを切
り替えるためのＨＡＬＴ信号用の信号線が設けられてい
る。

【００２２】本開発支援システム１では、ユーザがスキ
ャン・パス構築ツール４３（図４）を用いてシステムＬ
ＳＩ８中の各ユーザ・ロジック回路に対するスキャン・
パス３６を作成することができる。ユーザは、このスキ
ャン・パス３６を介してカスタマイズしたＣＰＵコア１
１を含むシステムＬＳＩ全体の検証を行うことができ
る。以下に、システムＬＳＩ８中の各ユーザ・ロジック
回路に対するスキャン・パス３６の作成方法について説
明する。スキャン・パス３６の回路の作成は、パソコン
５内のスキャン・パス構築ツール４３が自動生成したス
キャン・パス３６のＶＨＤＬレベルのロジックに基づい
て行われる。

【００２３】図９に図５中の＃８に示されるスキャン・
パス３６等のＶＨＤＬレベルのソースの生成処理の流れ
を示す。ユーザは、スキャン・パス３６のロジック生成
に先立って、パソコン５の入力部２７（図３）を用いて
スキャン・パス３６についての各種定義情報を入力す
る。すなわち、ユーザは、最初に、作成するスキャン・
パス数Ｎを設定して（＃２１）、以下、Ｎ個分のスキャ
ン・パスについての定義情報を入力する（＃２２〜＃３
２）。具体的には、まず、各スキャン・パス３６のデー
タビット長の入力を行う（＃２４）。そして、ＡＳＡＰ
４から送信されたデータをスキャン・パス３６を介して
ユーザ・ロジック回路内のレジスタやメモリに書き込み
可能とする場合、つまり、ライト・コントロールを有り
とする場合には（＃２５でＹＥＳ）、ユーザは、スキャ
ン・パス３６のアクセス対象がレジスタのときは（＃２
６でＹＥＳ）、スキャン・パス３６のＶＨＤＬソースコ
ードを生成するための入力パラメタとして、ライト制御
フラグ（図１１中の６７参照）付きのレジスタ用スキャ
ン・パスの定義情報を入力する（＃２７）。また、スキ
ャン・パス３６のアクセス対象がメモリのときは（＃２
６でＮＯ）、ユーザは、パラメタとして、ライト制御フ
ラグ付きのメモリ用スキャン・パスの定義情報を入力す
る（＃２８）。

【００２４】これに対して、ＡＳＡＰ４から送信された
データをスキャン・パス３６を介してユーザ・ロジック
回路内のレジスタやメモリに書き込まず、ユーザ・ロジ
ック回路内のレジスタやメモリのデータをスキャン・パ
ス３６を介して読み取ることだけを可能としたい場合、
つまり、ライト・コントロールを無しとする場合には
（＃２５でＮＯ）、ユーザは、アクセス対象がレジスタ
のときは（＃２９でＹＥＳ）、スキャン・パス３６のＶ
ＨＤＬソースコードを生成するための入力パラメタとし
て、ライト制御フラグ無しのレジスタ用スキャン・パス
の定義情報を入力し（＃３０）、また、アクセス対象が
メモリのときは（＃２９でＮＯ）、ライト制御フラグ無
しのメモリ用スキャン・パスの定義情報を入力する（＃
３１）。そして、ユーザが全てのスキャン・パス３６に
ついての定義情報の入力を終了すると（＃２３でＮ
Ｏ）、パソコン５内のスキャン・パス構築ツール４３
は、入力された各スキャン・パス３６の定義情報に基づ
いて、Ｎ個のスキャン・パス３６とこれらに対応したセ
レクト・スキャン・モジュール３７とメイン・コントロ
ーラ３８とについてのＶＨＤＬソースコードを生成する
（＃３３）。

【００２５】次に、上記＃２４乃至＃３１で行われる各
スキャン・パス３６の定義処理について図１０及び図１
１を参照して詳述する。図１０は、パソコン５上で行わ
れるスキャン・パス３６の定義処理と、その定義内容に
基づいて作成されるスキャン・パス３６のロジックとの
関係を示す。各スキャン・パス３６を定義するための項
目としては、以下の６つの項目がある。入力バス６３の数（各スキャン・パス３６が読み込み
可能なレジスタ又はメモリの数に相当）出力バス６４の数（各スキャン・パス３６から書き込
み可能なレジスタ又はメモリの数に相当）各レジスタ（又はメモリ）に対して書き込みを行うか
否かの指定（ライト制御の使用／未使用）各レジスタ（又はメモリ）のデータを読み込むか否か
の指定各入出力バス６３，６４のバス幅スキャン・パスのアクセス対象をレジスタとするかメ
モリとするかの指定上記の〜の定義項目に基づいて、スキャン・パス３
６を構成する、データ部６１とコントロール部６２とか
ら成るロジックが生成される。また、コントロール部６
２から出力されるｗｅ（ｗｒｉｔｅｅｎａｂｌｅ）信
号の線の数は、各スキャン・パス３６から書き込み可能
なレジスタ又はメモリの数と等しい。

【００２６】次に、図１１を参照して上記〜の定義
項目に基づいてスキャン・パス構築ツール４３により自
動生成されたスキャン・パス３６のデータ・フォーマッ
トについて説明する。図１１の（例１）に示されるよう
に、１つのスキャン・パス３６によるアクセス対象が３
つのレジスタＡ，Ｂ，Ｃである場合には、スキャン・パ
ス３６は、アクセス対象となるそれぞれのレジスタＡ，
Ｂ，Ｃのビット数に対応した３組のデータ・エリア６６
と、ライト制御ビット６７とより構成される。３つのラ
イト制御ビット６７は、左から順にそれぞれ各レジスタ
Ａ，Ｂ，Ｃに対する書き換えの可否の情報を格納するビ
ットであり、図に示される各ライト制御ビット６７中
の”ｃ”は、各ライト制御ビット６７に対応するレジス
タが書き換え可能であることを示す。（例１）の場合
は、左端と右端のライト制御ビット６７が”ｃ”となっ
ているので、それぞれのライト制御ビット６７に対応し
たレジスタＡとレジスタＣが書き換え可能である。各ラ
イト制御ビット６７の値は、実際には、各レジスタＡ，
Ｃに対して書き込みを行う場合に”１”となり、各レジ
スタＡ，Ｃのデータの読み込みのみを行う場合に”０”
となる。また、（例２）に示されるように、１つのレジ
スタＤのみにアクセスする場合には、スキャン・パス３
６は、１組のデータ・エリア６６とライト制御ビット６
７とより構成される。

【００２７】次に、上記（例２）のスキャン・パス３６
を作成する際に入力する定義項目〜の値と、これら
の定義内容に基づいて生成されるスキャン・パス３６の
ロジックとについて図１２及び図１３を参照して説明す
る。これらの図に示されるように、上記（例２）のスキ
ャン・パス３６を作成する場合には、各定義項目〜
に、入力バス数：１出力バス数：１書き込み：有り読み込み：有りバス幅：１６ビットスキャン・パスのアクセス対象：レジスタといった情報を入力する。スキャン・パス３６を上記
〜のように定義したことにより、これらの図に示され
るように、バス幅が１６ビットの１本の入力バスＤＩＮ
と、１本の出力バスＤＯＵＴとが生成される。また、上
記に書き込み有りを設定し、上記の出力バス数とし
て１を設定したことにより、コントロール部６２にｗｅ
信号用の端子が１つ生成される。さらにまた、図１２に
示されるように、データ部６１にはＴＡＰコントローラ
部３４からのコントロール信号であるUPDATE,CAPTURE,S
HIFT,TCKの各信号を入力するための端子が設けられる。
また、図１３に示されるように、スキャン・パス３６内
にはシフトレジスタ６８、一時格納用レジスタ７０及び
これらの間のデータの伝送用のバス６９が生成され、シ
フトレジスタ６８の図示で上下の位置には、ＡＳＡＰ４
からシフトレジスタ６８へ送られるデータであるＤＲ−
ＴＤＯの入力用端子と、シフトレジスタ６８からＡＳＡ
Ｐ４へ送られるデータであるＤＲ−ＴＤＩの出力用端子
とが生成される。

【００２８】次に、上記のようにして作成されたスキャ
ン・パス３６のロジックをユーザ・ロジック回路に組み
込む方法について説明する。スキャン・パス３６の組み
込みは、ユーザ・ロジック回路内のレジスタやメモリと
スキャン・パス３６とをマルチプレクサを介して接続す
る方法により行われる。図１４にスキャン・パス３６と
ユーザ・ロジック回路内のレジスタ７１との接続方法を
示す。図中のＤｉｎは、ユーザ・ロジック回路内の他の
レジスタやメモリからのデータ入力用のバスを示し、Ｄ
ｏｕｔは、ユーザ・ロジック回路内の他のレジスタやメ
モリへのデータ出力用のバスを示す。レジスタ７１は、
４つの端子を持っており、このうちＤ端子はＤｉｎのバ
スからのデータ入力用の端子、Ｑ端子はＤｏｕｔのバス
へのデータ出力用の端子、ｅｎａ端子はイネーブル信号
入力用の端子、ｃｌｋ端子はクロック信号入力用の端子
である。

【００２９】上記〜の定義項目に従ってスキャン・
パス構築ツール４３により自動生成されたレジスタ用の
スキャン・パス３６とレジスタ７１とを接続するには、
図１４の下段の「組み込み後」に示されるように、スキ
ャン・パス３６のデータ部６１をマルチプレクサ７２ａ
の’１’のチャネルを介してレジスタ７１のＤ端子と接
続し、ユーザ・ロジック回路内の他のレジスタやメモリ
からのデータ入力用バスＤｉｎをマルチプレクサ７２ａ
の’０’のチャネルを介してレジスタ７１のＤ端子と接
続する。また、スキャン・パス３６のコントロール部６
２をマルチプレクサ７２ｂの’１’のチャネルを介して
レジスタ７１のｅｎａ端子と接続し、デバッグモード以
外の時（通常モード時）のレジスタ７１に対するイネー
ブル信号の信号線を、マルチプレクサ７２ｂの’０’の
チャネルを介してレジスタ７１のｅｎａ端子と接続す
る。さらにまた、Ｑ端子からの出力用のＤｏｕｔバスを
分岐させて、Ｑ端子とスキャン・パス３６のデータ部６
１とを接続する。また、マルチプレクサ７２ａ，７２ｂ
にＨＡＬＴ信号が送られた場合、すなわちデバッグモー
ド時には、マルチプレクサ７２ａ，７２ｂのチャネルが
共に’１’に切り換わり、逆に、マルチプレクサ７２
ａ，７２ｂにＨＡＬＴ信号が送られない場合、すなわち
通常モード時には、マルチプレクサ７２ａ，７２ｂのチ
ャネルが共に’０’に切り換わるように設定する。

【００３０】スキャン・パス３６とレジスタ７１とを上
記のように接続したことにより、デバッグモード時に
は、スキャン・パス３６のコントロール部６２からレジ
スタ７１のｅｎａ端子にｗｅ信号が送られて、スキャン
・パス３６のデータ部６１の内容がマルチプレクサ７２
ａを介してレジスタ７１に書き込まれると共に、このレ
ジスタ７１の内容がＤｏｕｔ端子からスキャン・パス３
６やユーザ・ロジック回路内の他のメモリやレジスタに
送られる。これに対して、通常モード時には、レジスタ
７１のｅｎａ端子にｌｏａｄ信号が送られて、ユーザ・
ロジック回路内の他のレジスタやメモリからの入力デー
タがＤｉｎのバスとマルチプレクサ７２ａを介してレジ
スタ７１にロードされると共に、このレジスタ７１の内
容がＤｏｕｔ端子からユーザ・ロジック回路内の他のメ
モリやレジスタに送られる。

【００３１】次に、図１５を参照してスキャン・パス３
６とユーザ・ロジック回路内のメモリとの接続方法を説
明する。メモリ７３は、５つの端子を持っており、この
うちＡｄｒ端子はユーザ・ロジック回路内の他のメモリ
やレジスタのアドレスの入力用端子、Ｄｉｎ端子はユー
ザ・ロジック回路内の他のメモリやレジスタからのデー
タ入力用の端子、ｗｅ端子はライト・イネーブル信号入
力用の端子、ｃｌｋ端子はクロック信号入力用の端子、
Ｄｏｕｔ端子はユーザ・ロジック回路内の他のメモリや
レジスタへのデータ出力用の端子である。スキャン・パ
ス構築ツール４３により自動生成されたスキャン・パス
３６とメモリ７３とを接続するには、図１５の下段の
「組み込み後」に示されるように、スキャン・パス３６
のデータ部６１中のアドレスエリア６１ａのビットをマ
ルチプレクサ７２ｃの’１’のチャネルを介してメモリ
７３のＡｄｒ端子と接続し、ユーザ・ロジック回路内の
他のメモリやレジスタ用のアドレスバスをマルチプレク
サ７２ｃの’０’のチャネルを介してメモリ７３のＡｄ
ｒ端子と接続する。また、スキャン・パス３６のデータ
部６１中のデータエリア６１ｂのビットをマルチプレク
サ７２ｄの’１’のチャネルを介してメモリ７３のＤｉ
ｎ端子と接続し、ユーザ・ロジック回路内の他のメモリ
やレジスタからのデータ入力用のバスをマルチプレクサ
７２ｄの’０’のチャネルを介してメモリ７３のＤｉｎ
端子と接続する。さらにまた、スキャン・パス３６のコ
ントロール部６２をマルチプレクサ７２ｅの’１’のチ
ャネルを介してメモリ７３のｗｅ端子と接続し、通常モ
ード時のメモリ７３に対するライト・イネーブル信号の
信号線をマルチプレクサ７２ｅの’０’のチャネルを介
してメモリ７３のｗｅ端子と接続する。また、マルチプ
レクサ７２ｃ，７２ｄ，７２ｅにＨＡＬＴ信号が送られ
た場合、すなわちデバッグモード時には、マルチプレク
サ７２ｃ，７２ｄ，７２ｅのチャネルが全て’１’に切
り換わり、逆に、マルチプレクサ７２ｃ，７２ｄ，７２
ｅにＨＡＬＴ信号が送られない場合、すなわち通常モー
ド時には、マルチプレクサ７２ｃ，７２ｄ，７２ｅのチ
ャネルが全て’０’に切り換わるように設定する。

【００３２】スキャン・パス３６とメモリ７３とを上記
のように接続したことにより、デバッグモード時には、
スキャン・パス３６のコントロール部６２からメモリ７
３のｗｅ端子にｗｅ信号が送られて、スキャン・パス３
６のデータエリア６１ｂのデータが、マルチプレクサ７
２ｄを介して、アドレスエリア６１ａのアドレスに対応
したメモリ７３上のエリアに書き込まれると共に、同じ
データが、メモリ７３のＤｏｕｔ端子からユーザ・ロジ
ック回路内の他のレジスタ又はメモリとスキャン・パス
３６とに送られる。これに対して、通常モード時には、
メモリ７３のｗｅ端子にｗｅ信号が送られて、データバ
スから送られたデータが、マルチプレクサ７２ｄを介し
て、アドレスバスから送られたアドレスに対応したメモ
リ７３上のエリアに書き込まれると共に、同じデータ
が、メモリ７３のＤｏｕｔ端子からユーザ・ロジック回
路内の他のレジスタ又はメモリとスキャン・パス３６と
に送られる。

【００３３】次に、図１６のフローチャートを参照し
て、図５中の＃９に示されるスキャン・パス３６の接続
方法とＶＨＤＬ形式の最上位コネクション・ファイルの
生成処理について説明する。ユーザは、ユーザ・ロジッ
ク回路内への各スキャン・パス３６の組み込みが完了す
ると（＃４１）、このスキャン・パス３６とセレクト・
スキャン・モジュール３７とメイン・コントローラ３８
との接続関係をバッカス記号法を用いて定義する（＃４
２）。

【００３４】すなわち、図９の＃３３のＶＨＤＬソース
生成処理の結果、図１７に示されるように、各スキャン
・パス３６ａ，３６ｂ，３６ｃに対応した入出力用の端
子８１乃至８６、各ユーザ・ロジック回路に対応したコ
ントロール信号（ＨＡＬＴ信号）入力用の端子８７乃至
８９、セレクト・スキャン・モジュール３７側の各スキ
ャン・パス３６ａ，３６ｂ，３６ｃに対する入出力用の
端子７４乃至７９、及びメイン・コントローラ３８から
各スキャン・パス３６ａ，３６ｂ，３６ｃへのコントロ
ール信号出力用の端子８０に対応したＶＨＤＬ形式のコ
ードが生成されるので、ユーザは、これらの端子のコー
ドを用いて各端子間の接続関係を記述したソースを作成
する。パソコン５のスキャン・パス構築ツール４３は、
バッカス記号法により記述されたソースのコンパイラを
有しており、ユーザがバッカス記号法により作成したソ
ースを入力すると、このコンパイラを用いて上記の接続
関係のソースの内容を解析して、スキャン・パス３６と
セレクト・スキャン・モジュール３７とメイン・コント
ローラ３８との接続関係についてのＶＨＤＬ形式の最上
位コネクション・ファイルを生成する（＃４３）。

【００３５】次に、ユーザは、図１４及び図１５に示さ
れる方法でユーザ・ロジック回路に組み込まれたスキャ
ン・パス３６と、図９の＃３３において生成したＶＨＤ
Ｌ形式のセレクト・スキャン・モジュール３７及びメイ
ン・コントローラ３８と、上記＃４３で作成したＶＨＤ
Ｌ形式の最上位コネクション・ファイルとに基づいて、
ユーザ・ロジック回路と共にスキャン・パス３６を含む
ＡＳＨ３の論理合成、論理シミュレーション、配置配線
設計等を行った後、配置配線設計に応じたユーザ・ロジ
ック回路とＡＳＨ３とのＦＰＧＡ２への実装を行う。こ
の実装後のＦＰＧＡ２をパソコン５及びＡＳＡＰ４と接
続することにより、ユーザ・ロジック回路に対する実機
テストを行うことができるようになる。

【００３６】次に、上記図５中の＃１３の実機テストに
含まれるＣＰＵコア１１の動作記述プログラムのオンラ
イン・デバッグについて説明する。このＣＰＵコア１１
の動作記述プログラムのオンライン・デバッグは、ＡＳ
Ｈ３をインサーキット・エミュレータとして利用し、実
機制御部５０（図４）をＣＰＵコア１１の動作記述プロ
グラムのエミュレーション・プログラムとして用いるこ
とにより実現される。

【００３７】図１８にＡＳＨ３の詳細構成を示す。ＡＳ
Ｈ３は、ＴＡＰコントローラ部３４、セレクト・スキャ
ン・モジュール３７、メイン・コントローラ３８、イン
ストラクション・レジスタ・スキャン・パス３９、及び
製品ＩＤ等が記憶されたＩＤレジスタ９５より構成され
る。また、メイン・コントローラ３８は、ＡＳＨ３全体
の動作の制御を行うＡＳＨコントローラ９１と、デバッ
グ用画面５６（図７）から設定されたプログラム・カウ
ンタの値に基づいてＣＰＵコア１１にＨＡＬＴ信号を発
行するためのブレイクポイント・コントローラ９２と、
デバッグ用画面５６から設定されたアドレスの値に基づ
いてＣＰＵコア１１にＨＡＬＴ信号を発行するウォッチ
ポイント・コントローラ９３とより構成される。ＡＳＨ
コントローラ９１は、デバッガ４２（図４）とＡＳＨ３
との間の情報交換用のレジスタであるインストラクショ
ン・レジスタ９４を持つ。ブレイクポイント・コントロ
ーラ９２は、ブレイクポイントとなるプログラム・カウ
ンタの値を格納するためのブレイクポイント・レジスタ
９２ａ〜９２ｈを有する。また、ウォッチポイント・コ
ントローラ９３は、ウォッチポイントとなるアドレスの
値を格納するためのウォッチポイント・レジスタ９３ａ
〜９３ｄを有する。

【００３８】ユーザは、上記ＡＳＨ３内のＴＡＰコント
ローラ部３４を介してＡＳＨコントローラ９１に対する
コマンド送信とＣＰＵコア１１内のレジスタやメモリに
対するアクセスとを行うことができる。すなわち、ユー
ザがデバッグ用画面５６からＡＳＨコントローラ９１に
対するコマンド送信を指示した場合には、ＴＡＰコント
ローラ部３４は、ＡＳＡＰ４側のＴＡＰコントローラ部
３３（図３）から送信されるＴＭＳ信号に基づき、イン
ストラクション・レジスタ・スキャン・パス３９を介し
てインストラクション・レジスタ９４にコマンドをセッ
トする。また、ユーザがデバッグ用画面５６からＣＰＵ
コア１１内のレジスタやメモリに対する読み書きを行う
ように指示した場合には、ＡＳＡＰ４側のＴＡＰコント
ローラ部３３（図３）から送信されるＴＭＳ信号に基づ
き、スキャン・パス３６ｂ（図８）を介してＣＰＵコア
１１内のレジスタやメモリに対するアクセスを行う。

【００３９】上記ＡＳＨ３は、ユーザがデバッグ用画面
５６から設定した情報に基づきＣＰＵコア１１に対して
以下の各制御を行うことができる。プログラム・カウンタによるブレイクユーザがデバッグ用画面５６からブレイクポイントを設
定すると、ＡＳＨコントローラ９１が、このブレイクポ
イントをブレイクポイント・コントローラ９２にセット
する。ブレイクポイント・コントローラ９２は、設定さ
れたプログラム・カウンタの値とＣＰＵコア１１のプロ
グラム・カウンタの値とが一致した時点で、自動的にＣ
ＰＵコア１１に対してＨＡＬＴ信号を発行してＣＰＵコ
ア１１にブレイクをかける。ユーザは、ブレイクポイン
トを最大８ポイントまで設定することができる。ウォッチポイントによるブレイクユーザがデバッグ用画面５６からウォッチポイントを設
定すると、ＡＳＨコントローラ９１が、このウォッチポ
イントをウォッチポイント・コントローラ９３にセット
する。ウォッチポイント・コントローラ９３は、設定さ
れたウォッチポイントのアドレス値と動作記述プログラ
ムの更新対象となるデータのアドレス値とが一致する
と、自動的にデータ・メモリ（ＳＲＡＭ）中の該当アド
レスのデータをチェックして、該当アドレスのデータが
前回更新時のデータと変化した時点で、自動的にＣＰＵ
コア１１に対してＨＡＬＴ信号を発行してＣＰＵコア１
１にブレイクをかける。ユーザは、ブレイクポイントを
最大４ポイントまで設定することができる。ステップ実行ユーザがデバッグ用画面５６からステップ実行を指示す
ると、ＡＳＨコントローラ９１は、ＣＰＵコア１１のシ
ステム・クロックの１サイクル分だけ動作記述プログラ
ムを実行する。強制停止ユーザがデバッグ用画面５６から強制停止を指示する
と、ＡＳＨコントローラ９１は、この指示に従ってＣＰ
Ｕコア１１にＨＡＬＴ信号を発行し、ＣＰＵコア１１に
よる動作記述プログラムの処理を停止させる。リスタートユーザがデバッグ用画面５６からリスタートを指示する
と、ＡＳＨコントローラ９１は、停止した地点から動作
記述プログラムの処理を再開する。リセットユーザがデバッグ用画面５６からリセットを指示する
と、ＡＳＨコントローラ９１は、ＣＰＵコア１１のプロ
グラム・カウンタの値を初期化する。メモリダンプユーザがデバッグ用画面５６からデータ・メモリ（ＳＲ
ＡＭ）又はプログラム・メモリ（ＰＲＡＭ）中の確認し
たいデータのアドレスを指定してメモリダンプの実行を
指示すると、ＡＳＨコントローラ９１が、ユーザの指示
内容に基づいて、セレクト・スキャン・モジュール３７
に指示を与えて、ダンプの対象となるメモリを切り替
え、また、ＴＡＰコントローラ３４がメモリ中の該当す
るアドレスのデータを読み出す。メモリ書き込みユーザがデバッグ用画面５６からデータ・メモリ（ＳＲ
ＡＭ）又はプログラム・メモリ（ＰＲＡＭ）中の設定を
行いたいデータのアドレスを指定してメモリ書き込みを
指示すると、ＡＳＨコントローラ９１が、ユーザの指示
内容に基づいて、セレクト・スキャン・モジュール３７
に指示を与えて、書き込みの対象となるメモリを切り替
え、ＴＡＰコントローラ部３４がメモリ中の該当するア
ドレスにデータを書き込む。内部レジスタの読み込みと更新ユーザがデバッグ用画面５６から設定を行いたいレジス
タを指定してこのレジスタの読み込み又は更新を指示す
ると、ＡＳＨコントローラ９１が、ユーザが指定した指
示内容に基づいて、セレクト・スキャン・モジュール３
７に指示を与えて、書き込みの対象を該当のレジスタに
切り替え、ＴＡＰコントローラ部３４が該当のレジスタ
に対するデータの読み込み又は書き込みを行う。

【００４０】上記の各制御機能は、ユーザがデバッグ用
画面５６から設定した情報に基づいて、デバッガ４２
（図４）が、表１に示されるコマンドをインストラクシ
ョン・レジスタ９４に送出することで、実現される。

【００４１】

【表１】

【００４２】次に、上記図１８に示されるインストラク
ション・レジスタ９４について図１９を参照して説明す
る。インストラクション・レジスタ９４は、デバッガ４
２（図４）から送られたコマンドを格納するためのコマ
ンドレジスタ９４ａ、レジスタ７１（図１４）やメモリ
７３（図１５）に対するデータの入出力用のデータレジ
スタ９４ｂ、ＡＳＨ３のステータスをデバッガ４２に伝
達するためのステータスレジスタ９４ｃ、及びデバッガ
４２とＡＳＨコントローラ９１との間で読み書きの確認
をするためのＲＥＡＤ／ＷＲＩＴＥレジスタ９４ｄより
構成される。ステータスレジスタ９４ｃは、図には示し
ていないが、デバッガ４２に対する割り込みの発生の有
無を表す割り込みステータス用ビット、ＨＡＬＴしたブ
レイクポイントを表すブレイクポイント・ステータス用
ビット、ＨＡＬＴしたウォッチポイントを表すウォッチ
ポイント・ステータス用ビット等から構成される。ま
た、ＲＥＡＤ／ＷＲＩＴＥレジスタ９４ｄは、デバッガ
用ビット９４ｅとＡＳＨ用ビット９４ｆとより構成さ
れ、これらのビット９４ｅ，９４ｆを介してデバッガ４
２とＡＳＨコントローラ９１とのコマンド又はステータ
スの確認が行われる。

【００４３】上記デバッガ４２とＡＳＨコントローラ９
１との確認処理は、具体的には、以下のようにして行わ
れる。デバッガ４２とＡＳＨコントローラ９１との間で
送受信されるデータ（以下、これを電文という）のフォ
ーマットは、インストラクション・レジスタ９４のフォ
ーマットと同じであり、デバッガ４２は、電文中のコマ
ンドレジスタ９４ａに相当するエリアにコマンドをセッ
トする際に、電文中のデバッガ用ビット９４ｅに相当す
るエリアに１をセットする。ＡＳＨコントローラ９１
は、デバッガ４２から送信された電文をインストラクシ
ョン・レジスタ９４に格納すると、このインストラクシ
ョン・レジスタ９４中のデバッガ用ビット９４ｅの内容
をチェックして、このビット９４ｅに１がセットされて
いると、インストラクション・レジスタ９４に格納され
たコマンドが有効であると判断して、このコマンドの実
行を行うと共に、コマンド実行後にデバッガ用ビット９
４ｅに０をセットする。従って、パソコン５側のデバッ
ガ４２は、ＴＡＰコントローラ部３４とインストラクシ
ョン・レジスタ・スキャン・パス３９とを介してＡＳＨ
コントローラ９１側のインストラクション・レジスタ９
４のデバッガ用ビット９４ｅの内容を読み込むことによ
り、ＡＳＨコントローラ９１がコマンドを実行したか否
かを判断することができる。すなわち、デバッガ４２
は、デバッガ用ビット９４ｅが１であれば、ＡＳＨコン
トローラ９１がコマンドを実行していないと判断し、デ
バッガ用ビット９４ｅが０であれば、ＡＳＨコントロー
ラ９１がコマンドを実行したと判断する。また、ＡＳＨ
コントローラ９１は、ＡＳＨ３のステータスが変化する
と、ステータスレジスタ９４ｃ（図１９）の内容を更新
して、ＡＳＨ用ビット９４ｆに１をセットする。パソコ
ン５側のデバッガ４２は、ＴＡＰコントローラ部３４と
インストラクション・レジスタ・スキャン・パス３９と
を介してＡＳＨコントローラ９１側のインストラクショ
ン・レジスタ９４を読み込んで、ＡＳＨ用ビット９４ｆ
の内容をチェックすることにより、ＡＳＨ３のステータ
スが変化したか否かを判断することができる。すなわ
ち、デバッガ４２は、ＡＳＨ用ビット９４ｆが０であれ
ば、ＡＳＨ３のステータスが変化していないと判断し、
ＡＳＨ用ビット９４ｆが１であれば、ＡＳＨ３のステー
タスが変化したと判断すると共に、このステータス変化
の判断後に、ＡＳＨ用ビット９４ｆを０クリアする。Ａ
ＳＨコントローラ９１は、このＡＳＨ用ビット９４ｆが
１である限り、デバッガ４２がステータスの変化を認識
していないと判断して、ステータスレジスタ９４ｃの内
容を更新しない。

【００４４】図２０に上記のデバッガ４２とＡＳＨコン
トローラ９１との確認方法を利用した実際のデバッグ処
理の具体例を示す。図中のＩＲは、インストラクション
・レジスタ９４のことを示す。ユーザがデバッグ用画面
５６から図１８中のブレイクポイント・レジスタ９２ａ
〜９２ｈにブレイクポイントとなるプログラム・カウン
タの値をセットすると、デバッガ４２は、ＡＳＨ３に対
する電文中のコマンドレジスタ９４ａに相当するエリア
には表１に示される”ＳＥＴ−ＢＲＥＡＫ”コマンド
を、デバッガ用ビット９４ｅに相当するエリアには１を
セットして、この電文をＡＳＨ３に送出する（Ｓ１）。
ＡＳＨ３内のＴＡＰコントローラ部３４がこの電文をイ
ンストラクション・レジスタ９４に書き込むと、ＡＳＨ
コントローラ９１は、インストラクション・レジスタ９
４の内容を解読して、指定されたブレイクポイント・レ
ジスタ９２ａ〜９２ｈにブレイクポイントとなるプログ
ラム・カウンタの値をセットした後に、インストラクシ
ョン・レジスタ９４内のデバッガ用ビット９４ｅを０ク
リアする（Ｓ１１）。デバッガ４２は、ＴＡＰコントロ
ーラ部３４とインストラクション・レジスタ・スキャン
・パス３９とを介してインストラクション・レジスタ９
４を読み込んで、デバッガ用ビット９４ｅが０クリアさ
れたことを認識すると、次のユーザからの指示を待つ。
そして、ユーザがデバッグ用画面５６から動作記述プロ
グラムの実行開始を指示すると、電文中のコマンドレジ
スタ９４ａに相当するエリアに”ＲＵＮ”コマンドを、
デバッガ用ビット９４ｅに相当するエリアに１をセット
して、この電文をＡＳＨ３に送出する（Ｓ２）。ＴＡＰ
コントローラ部３４がこの電文をインストラクション・
レジスタ９４に書き込むと、ＡＳＨコントローラ９１
は、インストラクション・レジスタ９４の内容を解読し
て、”ＲＵＮ”コマンドを実行し（Ｓ１２）、ＣＰＵコ
ア１１に対するＨＡＬＴ信号に０をセットして、ＣＰＵ
コア１１のモードを通常モードに切り替える（Ｓ２
１）。そして、インストラクション・レジスタ９４内の
デバッガ用ビット９４ｅを０クリアする。

【００４５】ＣＰＵコア１１内の図示していないプログ
ラム・カウンタの値が、上記Ｓ１１でセットされたブレ
イクポイント・レジスタ９２ａ〜９２ｈ内のいずれかの
プログラム・カウンタの値と一致すると、ＡＳＨコント
ローラ９１は、動作記述プログラムの処理を停止させる
ために、ＣＰＵコア１１に対するＨＡＬＴ信号に１をセ
ットして、ＣＰＵコア１１のモードをデバッグモードに
切り替える（Ｓ１３，Ｓ２２）。そして、ステータスレ
ジスタ９４ｃ（図１９）にブレイクポイントを検出した
旨の情報をセットし、ＡＳＨ用ビット９４ｆに１をセッ
トする。デバッガ４２は、インストラクション・レジス
タ９４を読み込んで、ＡＳＨ用ビット９４ｆの内容をチ
ェックし（Ｓ３）、ＡＳＨ用ビット９４ｆの値が１であ
れば、ステータスレジスタ９４ｃの内容をチェックし
て、デバッグ用画面５６にブレイクポイントを検出した
旨を表示すると共に、インストラクション・レジスタ９
４内のＡＳＨ用ビット９４ｆを０クリアする。ユーザ
は、デバッグ用画面５６にブレイクポイントを検出した
旨が表示されると、ＣＰＵコア１１がデバッグモードに
切り替わったと判断して、動作記述プログラムが正常に
動作していることを確認するために、ＡＳＨ３側のＴＡ
Ｐコントローラ部３４と接続するスキャン・パス３６
を、表示したいレジスタ７１やメモリ７３に対応したス
キャン・パス３６に切り替える。具体的には、ユーザが
デバッグ用画面５６からスキャン・パス３６の切り替え
を指示すると、デバッガ４２は、ＡＳＨ３に対する電文
中のコマンドレジスタ９４ａに相当するエリアに”ＳＥ
Ｌ−ＳＣＡＮ−ＰＡＴＨ”コマンドを、デバッガ用ビッ
ト９４ｅに相当するエリアに１をセットして、この電文
をＡＳＨ３に送出する（Ｓ４）。ＴＡＰコントローラ部
３４がこの電文をインストラクション・レジスタ９４に
書き込むと、ＡＳＨコントローラ９１は、インストラク
ション・レジスタ９４の内容を解読して、セレクト・ス
キャン・モジュール３７に指示を与え、ＴＡＰコントロ
ーラ部３４と接続するスキャン・パス３６を切り替えた
後に、インストラクション・レジスタ９４内のデバッガ
用ビット９４ｅを０クリアする（Ｓ１４）。ユーザは、
デバッグ用画面５６上でスキャン・パスの切り替えを確
認すると、デバッグ用画面５６から所望のレジスタ７１
やメモリ７３（以下、ＤＲ（DATA REGISTOR)と総称す
る）を指定してこのＤＲに対する読み込みや更新の指示
を与える（Ｓ５）。ＴＡＰコントローラ部３４は、この
指示に基づいて、指定されたＤＲに対応したスキャン・
パス３６へのアクセスを行う（Ｓ１５）。このスキャン
・パス３６へのアクセスは、後述するＴＡＰコントロー
ラ部３４のＤＲに対する読み込み・更新機能を利用して
行われる。

【００４６】ユーザは、デバッグ用画面５６上で所望の
ＤＲのデータの確認や、所望のＤＲに対するデータの書
き込み完了の確認を行った後に、システムクロックの１
サイクル分だけ動作記述プログラムを実行して、他のＤ
Ｒに対するデータの読み込み・更新処理を行いたいと判
断した場合には、デバッグ用画面５６からデバッガ４２
に対してその旨の指示を与える。デバッガ４２は、ユー
ザからの指示内容に基づいて、ＡＳＨ３に対する電文中
のコマンドレジスタ９４ａに相当するエリアに”ＳＴＥ
Ｐ”コマンドを、デバッガ用ビット９４ｅに相当するエ
リアに１をセットして、この電文をＡＳＨ３に送出する
（Ｓ６）。ＴＡＰコントローラ部３４がこの電文をイン
ストラクション・レジスタ９４に書き込むと、ＡＳＨコ
ントローラ９１は、インストラクション・レジスタ９４
の内容を解読して、”ＳＴＥＰ”コマンドを実行し（Ｓ
１６）、ＣＰＵコア１１に対するＨＡＬＴ信号に０をセ
ットして、ＣＰＵコア１１のモードを通常モードに切り
替える（Ｓ２３）。そして、インストラクション・レジ
スタ９４内のデバッガ用ビット９４ｅを０クリアする。
次に、ＡＳＨコントローラ９１は、システムクロックの
１サイクル分の処理の完了を確認すると、動作記述プロ
グラムの処理を停止させるために、ＣＰＵコア１１に対
するＨＡＬＴ信号に１をセットして、ＣＰＵコア１１の
モードをデバッグモードに切り替える（Ｓ１７，Ｓ２
４）。そして、インストラクション・レジスタ９４内の
ステータスレジスタ９４ｃに割り込みが発生した旨の情
報を、ＡＳＨ用ビット９４ｆに１をそれぞれセットす
る。デバッガ４２は、インストラクション・レジスタ９
４を読み込んで、ＡＳＨ用ビット９４ｆの内容をチェッ
クし（Ｓ７）、ＡＳＨ用ビット９４ｆの値が１であれ
ば、ステータスレジスタ９４ｃの内容をチェックして、
デバッグ用画面５６に動作記述プログラムの処理を停止
した旨を表示すると共に、インストラクション・レジス
タ９４内のＡＳＨ用ビット９４ｆを０クリアする。

【００４７】ユーザは、デバッグ用画面５６に動作記述
プログラムの処理を停止した旨が表示されると、デバッ
グ用画面５６からデバッガ４２に対してＴＡＰコントロ
ーラ部３４と接続するＤＲを切り替えるように指示を与
える。デバッガ４２とＡＳＨコントローラ９１とは、ユ
ーザからの指示に基づいて、上記Ｓ４及びＳ１４と同様
な処理を行って、ＴＡＰコントローラ部３４と接続する
スキャン・パス３６を切り替える（Ｓ８，Ｓ１８）。ユ
ーザは、デバッグ用画面５６上でスキャン・パスの切り
替えを確認すると、デバッグ用画面５６から所望のＤＲ
を指定してこのＤＲに対する読み込みや更新の指示を与
える（Ｓ９）。ＴＡＰコントローラ部３４は、この指示
に基づいて、指定されたＤＲに対応したスキャン・パス
３６へのアクセスを行う（Ｓ１９）。ユーザは、デバッ
グ用画面５６上で所望のＤＲのデータの確認や、所望の
ＤＲに対するデータの書き込み完了の確認を終えると、
デバッグ用画面５６から再び動作記述プログラムの実行
開始を指示する。デバッガ４２とＡＳＨコントローラ９
１とは、ユーザからの指示に従い、上記Ｓ２及びＳ１２
と同様な処理を行い（Ｓ１０，Ｓ２０）、ＣＰＵコア１
１に対するＨＡＬＴ信号に０をセットして、ＣＰＵコア
１１のモードを通常モードに切り替える（Ｓ２５）。そ
して、ＡＳＨコントローラ９１は、ＣＰＵコア内部のプ
ログラム・カウンタの値が、上記Ｓ１１でセットしたブ
レイクポイント・レジスタ９２ａ〜９２ｈ内のいずれか
のプログラム・カウンタの値と一致するか、ウォッチポ
イント・レジスタ９３ａ〜９３ｄに格納されたアドレス
に対応したデータ・メモリ中のデータが変化するまで、
ＣＰＵコア１１に対するＨＡＬＴ信号を０のままにし
て、ＣＰＵコア１１による動作記述プログラムの処理を
続行させる。

【００４８】次に、図２１を参照して、ＴＡＰコントロ
ーラ部３４によるインストラクション・レジスタ（Ｉ
Ｒ）９４とＤＲとに対する読み込み・更新の処理につい
て説明する。ＴＡＰコントローラ部３４は、ＡＳＡＰ４
側のＴＡＰコントローラ部３３（図３）から送信される
ＴＭＳ信号とＴＣＫ信号とに基づいて、図中のＳＴ１乃
至ＳＴ１２に示されるステートを遷移させることで、図
２０中のＳ１５及びＳ１９に示されるＣＰＵコア１１内
のＤＲに対するアクセス処理とＩＲ９４に対するアクセ
ス処理とを行う。ＴＡＰコントローラ部３４のステート
の遷移の仕方は、ＴＣＫ信号の立ち上がりエッジにおけ
るＴＭＳ信号の値に基づいて決定される。具体的には、
ＴＡＰコントローラ部３４は、ＡＳＡＰ４側のＴＡＰコ
ントローラ部３３から送信されるＴＭＳ信号が１の間
は、ＳＴ１の状態を維持して、ＡＳＨ３内の各種データ
の初期化（Reset)を行う。そして、ＴＭＳ信号が０に変
化すると、ＳＴ２の待機状態に遷移し、ＴＭＳ信号が再
び１に変化すると、ＳＴ３のステートに遷移する。ＴＡ
Ｐコントローラ部３４は、次のＴＣＫ信号の立ち上がり
エッジにおけるＴＭＳ信号の値が０であれば、アクセス
対象がＤＲであると判断して、ＳＴ４のステートに遷移
して、スキャン・パス３６の張られているＤＲの内容を
シフトレジスタ６８（図１３）内に取り込む。そして、
次のＴＣＫ信号の立ち上がりエッジにおけるＴＭＳ信号
の値が０であれば、ＳＴ５のステートに遷移して、ＴＭ
Ｓ信号の値が０の間は、シフトレジスタ６８内のデータ
を１クロックに１ずつシフトさせて、ＳＴ４のステート
で取り込んだデータをＤＲ−ＴＤＩ（図１３）からＡＳ
ＡＰ４側に送信すると共に、ＡＳＡＰ４側から送信され
た更新用のデータをＤＲ−ＴＤＯ（図１３）に転送す
る。ＴＭＳ信号が１に変化すると、ＴＡＰコントローラ
部３４は、ＳＴ６のステートに遷移して、シフトレジス
タ６８のデータのシフトを終了させる。そして、ＴＭＳ
信号が１のままであれば、ＳＴ２の待機状態に戻るが、
ＴＭＳ信号が０に変化した場合には、ＳＴ７のステート
に遷移して、シフトレジスタ６８のデータの内容をスキ
ャン・パス３６の張られているＤＲに書き込んで更新す
る。

【００４９】これに対して、ＴＡＰコントローラ部３４
は、ＳＴ３のステートの時に、次のＴＣＫ信号の立ち上
がりエッジにおけるＴＭＳ信号の値が１であれば、アク
セス対象がＩＲ９４であると判断してＳＴ８のステート
に遷移し、次のＴＣＫ信号の立ち上がりエッジにおける
ＴＭＳ信号の値が０であれば、ＳＴ９のステートに遷移
して、ＩＲ９４の内容をインストラクション・レジスタ
・スキャン・パス３９に取り込む。さらに、次のＴＣＫ
信号の立ち上がりエッジにおけるＴＭＳ信号の値が０の
ままであれば、ＳＴ１０のステートに遷移して、ＴＭＳ
信号の値が０の間は、インストラクション・レジスタ・
スキャン・パス３９内のデータを１クロックに１ずつシ
フトさせて、ＩＲ９４に格納されたＡＳＨ３内のステー
タス等をＡＳＡＰ４側に送信すると共に、ＡＳＡＰ４側
から送信されたコマンド等をＩＲ９４に取り込む。そし
て、ＴＭＳ信号が１に変化すると、ＴＡＰコントローラ
部３４は、ＳＴ１１のステートに遷移して、インストラ
クション・レジスタ・スキャン・パス３９のデータのシ
フトを終了させる。そして、ＴＭＳ信号が１のままであ
れば、ＳＴ２の待機状態に戻るが、ＴＭＳ信号が０に変
化した場合には、ＳＴ１２のステートに遷移して、イン
ストラクション・レジスタ・スキャン・パス３９のデー
タの内容をＩＲ９４に書き込んで更新する。

【００５０】上述したように、本実施形態によるシステ
ムＬＳＩ開発支援システム１によれば、スキャン・パス
構築ツール４３が、ユーザにより入力されたスキャン・
パスの定義情報に基づいて、スキャン・パスの基になる
ＶＨＤＬレベルのスキャン・パス３６のロジックを生成
するようにしたので、ユーザが、システムＬＳＩ８を構
成する各ユーザ・ロジック回路のレジスタ７１やメモリ
７３の中で、システムＬＳＩの動作検証に必要であると
判断したレジスタ７１やメモリ７３に対するスキャン・
パス３６の定義情報を入力することにより、スキャン・
パス構築ツール４３が、システムＬＳＩ８の動作検証用
のスキャン・パス３６を構築する。これにより、ユーザ
は、パソコン５側からＡＳＡＰ４とＡＳＨ３とを介して
システムＬＳＩ８の動作検証に必要なレジスタ７１やメ
モリ７３のデータの確認や、レジスタ７１やメモリ７３
へのテスト・データの設定を行うことができ、従って、
システムＬＳＩ８全体の実機テストを行うことができ
る。

【００５１】本発明は、上記実施形態に限られるもので
はなく、様々な変形が可能である。例えば、上記実施形
態では、本発明をＦＰＧＡに適用したものを示したが、
本発明をＰＬＤ（Programmable Logic Device)等の他の
集積回路に適用してもよい。また、上記実施形態では、
ＡＳＡＰ４をパソコン５の外部に設けた例を示したが、
ＡＳＡＰをボード化して、パソコン内部のスロットに格
納する形態にしてもよい。

【００５２】

【発明の効果】以上のように請求項１の発明によれば、
ユーザにより入力されたスキャン・パスの定義情報に基
づいて、スキャン・パスの基になるハードウェア記述言
語レベルのスキャン・パスのロジックを生成するように
したので、ユーザがシステムＬＳＩの動作検証用のスキ
ャン・パスを容易に作成することができる。これによ
り、ユーザが、このスキャン・パスを介してコンピュー
タ側からシステムＬＳＩのレジスタやメモリの値を任意
に制御・観測する方法でシステムＬＳＩ全体の実機テス
トを行うことができるので、従来のシステムＬＳＩ内の
各ユーザ・ロジックを個別に検証していく方法に比べ
て、システムＬＳＩのテスト効率を高め、システムＬＳ
Ｉの開発期間を短縮することができる。

【００５３】また、ＣＰＵコアのデータパスや命令体系
のカスタマイズを行うためのカスタマイズ手段をさらに
備えたものとすることにより、ユーザが、このカスタマ
イズ手段を用いてシステムＬＳＩ上の他のユーザ・ロジ
ック回路の仕様に応じて、ＣＰＵコアのデータパスや命
令体系のカスタマイズを行うことができる。また、この
ようにＣＰＵコアのカスタマイズを行った場合でも、ユ
ーザが、カスタマイズされた後のＣＰＵコアのレジスタ
やメモリに対するスキャン・パスの定義情報を入力する
ことにより、この定義情報に対応したスキャン・パスの
ロジックを得ることができるので、このスキャン・パス
を用いてカスタマイズ後のＣＰＵコアを含むシステムＬ
ＳＩ全体の実機テストを効率的に行うことができる。

【００５４】また、デバッガにＣＰＵコアの動作記述プ
ログラムをコンピュータ内でシミュレートする機能と、
デバッグ・モジュールをインサーキット・エミュレータ
として利用してＣＰＵコアの動作記述プログラムをエミ
ュレートする機能とを持たせて、これらシミュレート機
能とエミュレート機能とを切り替えて使用できるように
したことにより、ユーザが同じデバッガを用いてＣＰＵ
コアの動作記述プログラムのシミュレートとエミュレー
トとを行うことができる。これにより、動作記述プログ
ラムのシミュレート時とエミュレート時におけるオペレ
ーションを統一化することができ、また、デバッガによ
るシミュレート結果の出力形式とエミュレート結果の出
力形式とを統一化することにより、シミュレート結果と
エミュレート結果とを容易に比較することができる。従
って、ＣＰＵコアの動作記述プログラムの検証に要する
時間を短縮して、システムＬＳＩの開発期間の短縮化を
図ることができる。

【００５５】また、請求項４の発明によれば、コンピュ
ータにプログラムを読み取らせることにより、上記に記
載の発明と同等の効果を得ることができる。

【図面の簡単な説明】

【図１】本発明の一実施形態によるシステムＬＳＩ開
発支援システムの概略を示す図である。

【図２】（ａ）（ｂ）は上記システムＬＳＩ開発支援
システムを用いた実機テストと、従来のＣＰＵコア開発
支援システムを用いた実機テストとを比較した図であ
る。

【図３】上記システムＬＳＩ開発支援システムの詳細
構成を示す図である。

【図４】上記システムＬＳＩ開発支援システムの中核
を成すシステムＬＳＩ開発支援ツールの機能ブロック図
である。

【図５】上記システムＬＳＩ開発支援システムによる
ＣＰＵコアの開発処理のフローチャートである。

【図６】上記システムＬＳＩ開発支援ツールの有する
ＣＰＵコアのカスタマイズ用画面を示す図である。

【図７】上記システムＬＳＩ開発支援ツールの有する
デバッガ用画面を示す図である。

【図８】上記システムＬＳＩ開発支援システムにおけ
るＦＰＧＡ内の各モジュール間のデータの流れを示す図
である。

【図９】上記システムＬＳＩ開発支援システムにおけ
るスキャン・パス等の生成処理のフローチャートであ
る。

【図１０】上記システムＬＳＩ開発支援システムにお
けるスキャン・パスの定義処理と、それにより作成され
るスキャン・パスのロジックとの関係を示す図である。

【図１１】図９の定義処理に基づいて自動生成された
スキャン・パスのデータ・フォーマットを示す図であ
る。

【図１２】上記スキャン・パスのロジックを示す図で
ある。

【図１３】上記スキャン・パスのロジックを機能ブロ
ック単位で示した図である。

【図１４】上記スキャン・パスとユーザ・ロジック回
路内のレジスタとの接続方法（組み込み前と組み込み
後）を示す図である。

【図１５】上記スキャン・パスとユーザ・ロジック回
路内のメモリとの接続方法（組み込み前と組み込み後）
を示す図である。

【図１６】上記スキャン・パスの接続方法と最上位コ
ネクション・ファイルの生成処理のフローチャートであ
る。

【図１７】上記スキャン・パスとセレクト・スキャン
・モジュールとメイン・コントローラの接続用端子を示
す図である。

【図１８】ＡＳＨの詳細構成を示す図である。

【図１９】上記ＡＳＨ内のインストラクション・レジ
スタを示す図である。

【図２０】実際のデバッグ処理の具体例を示す図であ
る。

【図２１】ＴＡＰコントローラ部のステート遷移を示
す図である。

【符号の説明】

１システムＬＳＩ開発支援システム２ＦＰＧＡ（論理集積回路）３ＡＳＨ（デバッグ・モジュール、インタフェー
ス手段）４ＡＳＡＰ（インタフェース手段）５パソコン６ＣＤ−ＲＯＭ（システムＬＳＩ開発支援用プロ
グラムを記録した記録媒体）８システムＬＳＩ１１ＣＰＵコア２１システムＬＳＩ開発支援ツール（システムＬＳ
Ｉ開発支援用プログラム）２９通信ドライバ（インタフェース手段）３６スキャン・パス４１ＣＰＵコア・カスタマイズツール（カスタマイ
ズ手段）４２デバッガ４３スキャン・パス構築ツール（スキャン・パス作
成手段）

───────────────────────────────────────────────────── フロントページの続き (72)発明者田中良平大阪市淀川区田川２丁目１番11号株式会社ダイヘン内 (72)発明者中尾俊充大阪市北区東天満１丁目４番16号株式会社ローラン内Ｆターム(参考） 5B046 AA08 BA02 BA09 GA01 JA05 5B048 AA20 BB02 CC18

Claims

【特許請求の範囲】

【請求項１】コンピュータを用いてＦＰＧＡ等の論理
集積回路上に構築されるＣＰＵコア内蔵のシステムＬＳ
Ｉの開発を支援するためのシステムＬＳＩ開発支援シス
テムにおいて、前記システムＬＳＩを構成する前記ＣＰＵコア等のユー
ザ・ロジック回路のレジスタやメモリと前記コンピュー
タとの間のデータの入出力用パスであるスキャン・パス
を作成するためのスキャン・パス作成手段と、前記スキャン・パス作成手段により作成されたスキャン
・パスと前記コンピュータとの間のデータの入出力を行
うためのインタフェース手段とを備え、前記スキャン・パス作成手段は、ユーザにより入力され
たスキャン・パスの定義情報に応じて、スキャン・パス
の基になるハードウェア記述言語レベルのスキャン・パ
スのソースを生成し、そのソースからスキャン・パスを
作成することを特徴とするシステムＬＳＩ開発支援シス
テム。
【請求項２】前記ＣＰＵコアのデータパスや命令体系
のカスタマイズを行うためのカスタマイズ手段をさらに
備えたことを特徴とする請求項１に記載のシステムＬＳ
Ｉ開発支援システム。
【請求項３】前記ＣＰＵコアの動作記述プログラムの
デバッガをさらに備え、前記インタフェース手段は、前記論理集積回路上に前記
ＣＰＵコア等のユーザ・ロジック回路の実機テスト用の
デバッグ・モジュールを有し、前記デバッガは、前記ＣＰＵコアの動作記述プログラム
を前記コンピュータ内でシミュレートする機能と、前記
デバッグ・モジュールをインサーキット・エミュレータ
として利用して前記ＣＰＵコアの動作記述プログラムを
エミュレートする機能とを有すると共に、これらシミュ
レート機能とエミュレート機能とを切り替える機能を持
つことを特徴とする請求項１又は請求項２に記載のシス
テムＬＳＩ開発支援システム。
【請求項４】コンピュータによってＦＰＧＡ等の論理
集積回路上に構築されるＣＰＵコア内蔵のシステムＬＳ
Ｉの開発を支援するためのプログラムを記録した記録媒
体であって、該プログラムは、請求項１乃至請求項３のいずれかに記
載のシステムＬＳＩ開発支援システムのプログラムであ
ることを特徴とするシステムＬＳＩ開発支援用プログラ
ムを記録した記録媒体。