JP2001237320A - 半導体回路のソフトエラー率の計算方法 - Google Patents
半導体回路のソフトエラー率の計算方法Info
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- JP2001237320A JP2001237320A JP2000048439A JP2000048439A JP2001237320A JP 2001237320 A JP2001237320 A JP 2001237320A JP 2000048439 A JP2000048439 A JP 2000048439A JP 2000048439 A JP2000048439 A JP 2000048439A JP 2001237320 A JP2001237320 A JP 2001237320A
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- soft error
- circuit
- transistor
- calculating
- semiconductor circuit
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- Design And Manufacture Of Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【課題】半導体回路のソフトエラー率の計算方法に関
し、半導体回路全体としてのソフトエラー率の計算を効
率的に行い、半導体回路全体としてのソフトエラー率の
計算の高速化を図る。 【解決手段】ソフトエラー率を計算する対象である半導
体回路のネットリストを読み込み、読み込んだネットリ
ストからラッチ回路を構成するトランジスタを抽出し、
抽出したラッチ回路を構成するトランジスタについての
みソフトエラー率の計算に必要な回路シミュレーション
を行う。
し、半導体回路全体としてのソフトエラー率の計算を効
率的に行い、半導体回路全体としてのソフトエラー率の
計算の高速化を図る。 【解決手段】ソフトエラー率を計算する対象である半導
体回路のネットリストを読み込み、読み込んだネットリ
ストからラッチ回路を構成するトランジスタを抽出し、
抽出したラッチ回路を構成するトランジスタについての
みソフトエラー率の計算に必要な回路シミュレーション
を行う。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体回路に起き
るソフトエラー現象の頻度を示すソフトエラー率を高速
に計算する方法に関する。
るソフトエラー現象の頻度を示すソフトエラー率を高速
に計算する方法に関する。
【０００２】
【従来の技術】半導体素子が誤動作を起こす原因の一つ
としてソフトエラー現象がある。図６はソフトエラー現
象のメカニズムを説明するための概略的断面図であり、
半導体素子内部を高エネルギー荷電粒子が通過すると、
その軌跡に沿って電子正孔対が発生する。この電子正孔
対がノイズ電流としてＭＯＳトランジスタのソースある
いはドレインに流れ込むことにより回路が誤動作する。
これがソフトエラー現象のメカニズムであり、高エネル
ギー荷電粒子の由来は、半導体素子材料中の放射性元素
の崩壊により発生するα粒子、あるいは、宇宙線起源の
中性子がシリコン（Ｓi ）原子核と反応して発生する各
種のイオンである。
としてソフトエラー現象がある。図６はソフトエラー現
象のメカニズムを説明するための概略的断面図であり、
半導体素子内部を高エネルギー荷電粒子が通過すると、
その軌跡に沿って電子正孔対が発生する。この電子正孔
対がノイズ電流としてＭＯＳトランジスタのソースある
いはドレインに流れ込むことにより回路が誤動作する。
これがソフトエラー現象のメカニズムであり、高エネル
ギー荷電粒子の由来は、半導体素子材料中の放射性元素
の崩壊により発生するα粒子、あるいは、宇宙線起源の
中性子がシリコン（Ｓi ）原子核と反応して発生する各
種のイオンである。
【０００３】ソフトエラー対策として、α粒子に対して
は、半導体素子材料の高純度化などの対策をとることが
できるが、中性子に対しては、ソフトエラーによる電圧
変動を小さくするために容量を付加する等、回路の工夫
を行う以外に有効な手立てはない。回路の工夫を行うに
は、ソフトエラー率を予測できる手段が必要である。デ
バイスシミュレータは、ソフトエラ−率を計算するため
の有効なツールであり、トランジスタ単体レベルでのソ
フトエラー現象の解析には非常に有効である。しかしな
がら、回路全体としてのソフトエラー耐性を評価するに
は、トランジスタ単体レベルの解析だけでは不十分であ
り、問題になりそうな最小限の回路を取り出して回路シ
ミュレーションを行い、回路全体としてのソフトエラー
率を計算する必要がある。
は、半導体素子材料の高純度化などの対策をとることが
できるが、中性子に対しては、ソフトエラーによる電圧
変動を小さくするために容量を付加する等、回路の工夫
を行う以外に有効な手立てはない。回路の工夫を行うに
は、ソフトエラー率を予測できる手段が必要である。デ
バイスシミュレータは、ソフトエラ−率を計算するため
の有効なツールであり、トランジスタ単体レベルでのソ
フトエラー現象の解析には非常に有効である。しかしな
がら、回路全体としてのソフトエラー耐性を評価するに
は、トランジスタ単体レベルの解析だけでは不十分であ
り、問題になりそうな最小限の回路を取り出して回路シ
ミュレーションを行い、回路全体としてのソフトエラー
率を計算する必要がある。
【０００４】回路シミュレータとして広く用いられてい
るものにＨＳＰＩＣＥがある。この回路シミュレータを
動かすにはネットリストと呼ばれるファイルが必要であ
る。このファイルには、トランジスタや抵抗やコンデン
サ等の相互の結線情報が記述されている。このファイル
を回路シミュレータ中に取り込み、ソフトエラー率を計
算するには、発生した電子正孔対がソ−ス・ドレインに
流れ込む時の時間変動をノイズ電流としてモデル化し、
過渡解析を行う必要がある。しかしながら、回路シミュ
レーションを行う始めの段階では、回路中のどのトラン
ジスタがソフトエラーに対して弱いか、通常は分からな
い。したがって、全てのトランジスタに対して過渡解析
を行う必要があることになる。
るものにＨＳＰＩＣＥがある。この回路シミュレータを
動かすにはネットリストと呼ばれるファイルが必要であ
る。このファイルには、トランジスタや抵抗やコンデン
サ等の相互の結線情報が記述されている。このファイル
を回路シミュレータ中に取り込み、ソフトエラー率を計
算するには、発生した電子正孔対がソ−ス・ドレインに
流れ込む時の時間変動をノイズ電流としてモデル化し、
過渡解析を行う必要がある。しかしながら、回路シミュ
レーションを行う始めの段階では、回路中のどのトラン
ジスタがソフトエラーに対して弱いか、通常は分からな
い。したがって、全てのトランジスタに対して過渡解析
を行う必要があることになる。
【０００５】
【発明が解決しようとする課題】このように、全てのト
ランジスタに対して過渡解析を行う方法では、回路に含
まれるトランジスタの数が増大した場合に、トランジス
タの数に比例して計算時間が増大してしまう。たとえ
ば、トランジスタ数Ｎが１０００で、１個のトランジス
タに要する過渡解析の時間Ｔを１０秒とすると、全ての
トランジスタの過渡解析に必要な時間Ｔall は、 となってしまう。因子２は、１個のトランジスタあたり
ソースとドレインについて計算を実行する必要があるこ
とを反映させるためのものである。
ランジスタに対して過渡解析を行う方法では、回路に含
まれるトランジスタの数が増大した場合に、トランジス
タの数に比例して計算時間が増大してしまう。たとえ
ば、トランジスタ数Ｎが１０００で、１個のトランジス
タに要する過渡解析の時間Ｔを１０秒とすると、全ての
トランジスタの過渡解析に必要な時間Ｔall は、 となってしまう。因子２は、１個のトランジスタあたり
ソースとドレインについて計算を実行する必要があるこ
とを反映させるためのものである。
【０００６】本発明は、かかる点に鑑み、半導体回路全
体としてのソフトエラー率の計算を効率的に行い、半導
体回路全体としてのソフトエラー率の計算の高速化を図
ることができるようにした半導体回路のソフトエラー率
の計算方法を提供することを目的とする。
体としてのソフトエラー率の計算を効率的に行い、半導
体回路全体としてのソフトエラー率の計算の高速化を図
ることができるようにした半導体回路のソフトエラー率
の計算方法を提供することを目的とする。
【０００７】
【課題を解決するための手段】本発明の半導体回路のソ
フトエラー率の計算方法は、半導体回路からラッチ回路
を構成するトランジスタを抽出し、抽出したトランジス
タについてのみソフトエラーシミュレーションを行うと
いうものである。
フトエラー率の計算方法は、半導体回路からラッチ回路
を構成するトランジスタを抽出し、抽出したトランジス
タについてのみソフトエラーシミュレーションを行うと
いうものである。
【０００８】本発明によれば、半導体回路からソフトエ
ラー耐性が小さい部分であるラッチ回路を構成するトラ
ンジスタを抽出し、抽出したトランジスタについてのみ
ソフトエラーシミュレーションを行うとしているので、
半導体回路全体としてのソフトエラー率の計算を効率的
に行うことができる。
ラー耐性が小さい部分であるラッチ回路を構成するトラ
ンジスタを抽出し、抽出したトランジスタについてのみ
ソフトエラーシミュレーションを行うとしているので、
半導体回路全体としてのソフトエラー率の計算を効率的
に行うことができる。
【０００９】
【発明の実施の形態】図１は本発明の一実施形態を示す
フローチャートであり、本発明の一実施形態は、ソフト
エラー率を計算する対象である半導体回路のネットリス
トを読み込み（ステップＰ１）、読み込んだネットリス
トからラッチ回路を構成するトランジスタを抽出し（ス
テップＰ２）、抽出したラッチ回路を構成するトランジ
スタについてのみソフトエラー率の計算に必要な回路シ
ミュレーションを行う（ステップＰ３）というものであ
る。
フローチャートであり、本発明の一実施形態は、ソフト
エラー率を計算する対象である半導体回路のネットリス
トを読み込み（ステップＰ１）、読み込んだネットリス
トからラッチ回路を構成するトランジスタを抽出し（ス
テップＰ２）、抽出したラッチ回路を構成するトランジ
スタについてのみソフトエラー率の計算に必要な回路シ
ミュレーションを行う（ステップＰ３）というものであ
る。
【００１０】読み込んだネットリストからラッチ回路を
構成するトランジスタを抽出する工程（ステップＰ２）
は、次のステップＱ１〜Ｑ３を実行することにより達成
することができる。
構成するトランジスタを抽出する工程（ステップＰ２）
は、次のステップＱ１〜Ｑ３を実行することにより達成
することができる。
【００１１】ステップＱ１：読み込んだネットリストか
ら、或る特定のトランジスタを選択し、そのドレイン又
はソースが他のトランジスタのゲートに接続されている
か否かを調べる。
ら、或る特定のトランジスタを選択し、そのドレイン又
はソースが他のトランジスタのゲートに接続されている
か否かを調べる。
【００１２】ステップＱ２：ステップＱ１で選択したト
ランジスタのドレイン又はソースが他のトランジスタの
ゲートに接続されている場合には、ステップＱ１で選択
したトランジスタのドレイン又はソースがゲートに接続
されている他のトランジスタに注目し、この注目したト
ランジスタのドレイン又はソースがステップＱ１で選択
したトランジスタのゲートに接続されているか否かを調
べる。
ランジスタのドレイン又はソースが他のトランジスタの
ゲートに接続されている場合には、ステップＱ１で選択
したトランジスタのドレイン又はソースがゲートに接続
されている他のトランジスタに注目し、この注目したト
ランジスタのドレイン又はソースがステップＱ１で選択
したトランジスタのゲートに接続されているか否かを調
べる。
【００１３】ステップＱ３：ステップＱ２で注目したト
ランジスタのドレイン又はソースがステップＱ１で選択
したトランジスタのゲートに接続されている場合には、
フィードバックループが存在し、ラッチ回路が存在する
ことになるので、このラッチ回路を構成するステップＱ
１で選択したトランジスタ及びステップＱ２で注目した
トランジスタを記憶する。
ランジスタのドレイン又はソースがステップＱ１で選択
したトランジスタのゲートに接続されている場合には、
フィードバックループが存在し、ラッチ回路が存在する
ことになるので、このラッチ回路を構成するステップＱ
１で選択したトランジスタ及びステップＱ２で注目した
トランジスタを記憶する。
【００１４】このような手順を全てのトランジスタにつ
いて行うことにより、ラッチ回路を構成する全てのトラ
ンジスタを抽出することができる。たとえば、図２にお
いて、まず、トランジスタ１０を選択した場合には、ト
ランジスタ１０のドレインＤ１又はソースＳ１が他のト
ランジスタのゲートに接続されているか否かを調べる
（ステップＱ１）。
いて行うことにより、ラッチ回路を構成する全てのトラ
ンジスタを抽出することができる。たとえば、図２にお
いて、まず、トランジスタ１０を選択した場合には、ト
ランジスタ１０のドレインＤ１又はソースＳ１が他のト
ランジスタのゲートに接続されているか否かを調べる
（ステップＱ１）。
【００１５】この例では、ドレインＤ１がトランジスタ
１１のゲートＧ２に接続されているので、次に、トラン
ジスタ１１に注目し、トランジスタ１１のドレインＤ２
又はソースＳ２がトランジスタ１０のゲートに接続され
ているか否かを調べる（ステップＱ２）。
１１のゲートＧ２に接続されているので、次に、トラン
ジスタ１１に注目し、トランジスタ１１のドレインＤ２
又はソースＳ２がトランジスタ１０のゲートに接続され
ているか否かを調べる（ステップＱ２）。
【００１６】この例では、トランジスタ１１のドレイン
Ｄ２がトランジスタ１０のゲートＧ１に接続されている
ので、トランジスタ１０、１１をラッチ回路を構成する
トランジスタとして抽出することができる（ステップＱ
３）。同様にして、トランジスタ１２、１３もラッチ回
路を構成するトランジスタとして抽出することができ
る。
Ｄ２がトランジスタ１０のゲートＧ１に接続されている
ので、トランジスタ１０、１１をラッチ回路を構成する
トランジスタとして抽出することができる（ステップＱ
３）。同様にして、トランジスタ１２、１３もラッチ回
路を構成するトランジスタとして抽出することができ
る。
【００１７】図３及び図４は読み込んだネットリストか
らラッチ回路を構成するトランジスタを抽出する具体的
方法を示すフローチャートである。但し、S_name1、D_n
ame1、G_name1及びitr は最初に選択されるトランジス
タ（ステップＱ１で選択されるトランジスタ）のソース
名、ドレイン名、ゲート名及び添字、D_flug(itr）はド
レインがフローティング（接地されてもいないし、電源
にも接続されていない）かどうかのフラグ、S_flug(it
r）はソースがフローティングかどうかのフラグ、S_nam
e2、D_name2、G_name2及びjtr は２番目に選択されるト
ランジスタ（ステップＱ２で選択されるトランジスタ）
のソース名、ドレイン名、ゲート名、添字、Ntr は全ト
ランジスタ数である。
らラッチ回路を構成するトランジスタを抽出する具体的
方法を示すフローチャートである。但し、S_name1、D_n
ame1、G_name1及びitr は最初に選択されるトランジス
タ（ステップＱ１で選択されるトランジスタ）のソース
名、ドレイン名、ゲート名及び添字、D_flug(itr）はド
レインがフローティング（接地されてもいないし、電源
にも接続されていない）かどうかのフラグ、S_flug(it
r）はソースがフローティングかどうかのフラグ、S_nam
e2、D_name2、G_name2及びjtr は２番目に選択されるト
ランジスタ（ステップＱ２で選択されるトランジスタ）
のソース名、ドレイン名、ゲート名、添字、Ntr は全ト
ランジスタ数である。
【００１８】なお、ソフトエラー率の計算に必要な回路
シミュレーションには、抽出したトランジスタに接続さ
れている端子に電荷量を設定し、前記端子の電位変化を
計算する工程が含まれ、また、前記端子に設定する電荷
量を微小量ずつ増加させて、前記端子の電位変化を計算
した場合において、前記端子の始状態時と終状態時の電
位差が始めて所定値以上となったとき、前記端子に設定
した電荷量をソフトエラーを起こす臨界電荷量とする判
定が含まれる。
シミュレーションには、抽出したトランジスタに接続さ
れている端子に電荷量を設定し、前記端子の電位変化を
計算する工程が含まれ、また、前記端子に設定する電荷
量を微小量ずつ増加させて、前記端子の電位変化を計算
した場合において、前記端子の始状態時と終状態時の電
位差が始めて所定値以上となったとき、前記端子に設定
した電荷量をソフトエラーを起こす臨界電荷量とする判
定が含まれる。
【００１９】図５は本発明の一実施形態の効果を説明す
るための回路図であり、図５に示す半導体回路には、３
０個のトランジスタが存在しているが、この場合、全て
のトランジスタに過渡解析を実行してソフトエラー率を
計算すると、２０分程度の時間を必要とするが、本発明
の一実施形態により、ラッチ回路１４を構成する４個の
トランジスタ１５〜１８を抽出し、これら４個のトラン
ジスタについてのみソフトエラー率の計算に必要な回路
シミュレーションを行うと、ソフトエラー率の計算に必
要な時間は数分で足りる。
るための回路図であり、図５に示す半導体回路には、３
０個のトランジスタが存在しているが、この場合、全て
のトランジスタに過渡解析を実行してソフトエラー率を
計算すると、２０分程度の時間を必要とするが、本発明
の一実施形態により、ラッチ回路１４を構成する４個の
トランジスタ１５〜１８を抽出し、これら４個のトラン
ジスタについてのみソフトエラー率の計算に必要な回路
シミュレーションを行うと、ソフトエラー率の計算に必
要な時間は数分で足りる。
【００２０】このように、本発明の一実施形態によれ
ば、ソフトエラー率を計算する対象である半導体回路の
ネットリストを読み込み、読み込んだネットリストから
ラッチ回路を構成するトランジスタを抽出し、抽出した
ラッチ回路を構成するトランジスタについてのみソフト
エラー率の計算に必要な回路シミュレーションを行うと
しているので、半導体回路全体としてのソフトエラー率
の計算を効率的に行うことができ、半導体回路全体とし
てのソフトエラー率の計算の高速化を図ることができ
る。なお、本発明の一実施形態は、ＨＳＰＩＣＥだけで
なく、その他の回路シミュレータにも適用可能である。
ば、ソフトエラー率を計算する対象である半導体回路の
ネットリストを読み込み、読み込んだネットリストから
ラッチ回路を構成するトランジスタを抽出し、抽出した
ラッチ回路を構成するトランジスタについてのみソフト
エラー率の計算に必要な回路シミュレーションを行うと
しているので、半導体回路全体としてのソフトエラー率
の計算を効率的に行うことができ、半導体回路全体とし
てのソフトエラー率の計算の高速化を図ることができ
る。なお、本発明の一実施形態は、ＨＳＰＩＣＥだけで
なく、その他の回路シミュレータにも適用可能である。
【００２１】
【発明の効果】以上のように、本発明によれば、半導体
回路からソフトエラー耐性が小さい部分であるラッチ回
路を構成するトランジスタを抽出し、抽出したトランジ
スタについてのみソフトエラーシミュレーションを行う
としているので、回路全体としてのソフトエラー率の計
算を効率的に行うことができ、回路全体としてのソフト
エラー率の計算の高速化を図ることができる。
回路からソフトエラー耐性が小さい部分であるラッチ回
路を構成するトランジスタを抽出し、抽出したトランジ
スタについてのみソフトエラーシミュレーションを行う
としているので、回路全体としてのソフトエラー率の計
算を効率的に行うことができ、回路全体としてのソフト
エラー率の計算の高速化を図ることができる。
【図１】本発明の一実施形態を示すフローチャートであ
る。
る。
【図２】読み込んだネットリストからラッチ回路を構成
するトランジスタを抽出する方法を説明するための回路
図である。
するトランジスタを抽出する方法を説明するための回路
図である。
【図３】読み込んだネットリストからラッチ回路を構成
するトランジスタを抽出する具体的方法を示すフローチ
ャートである。
するトランジスタを抽出する具体的方法を示すフローチ
ャートである。
【図４】読み込んだネットリストからラッチ回路を構成
するトランジスタを抽出する具体的方法を示すフローチ
ャートである。
するトランジスタを抽出する具体的方法を示すフローチ
ャートである。
【図５】本発明の一実施形態の効果を説明するための回
路図である。
路図である。
【図６】ソフトエラー現象のメカニズムを説明するため
の概略的断面図である。
の概略的断面図である。
（図２） １０〜１３ トランジスタ Ｓ１、Ｓ２ ソース Ｄ１、Ｄ２ ドレイン Ｇ１、Ｇ２ ゲート （図５） １４ ラッチ回路 １５〜１８ トランジスタ
フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 21/336
Claims (3)
- 【請求項１】半導体回路からラッチ回路を構成するトラ
ンジスタを抽出し、抽出したトランジスタについてのみ
ソフトエラーシミュレーションを行うことを特徴とする
半導体回路のソフトエラー率の計算方法。 - 【請求項２】前記ソフトエラーシミュレーションには、
前記抽出したトランジスタに接続されている端子に電荷
量を設定し、前記端子の電位変化を計算する工程を含ん
でいることを特徴とする請求項１記載の半導体回路のソ
フトエラー率の計算方法。 - 【請求項３】前記端子に設定する電荷量を微小量ずつ増
加させて前記端子の電位変化を計算した場合において、
前記端子の始状態時と終状態時の電位差が始めて所定値
以上となったとき、前記端子に設定した電荷量をソフト
エラーを起こす臨界電荷量とすることを特徴とする請求
項２記載の半導体回路のソフトエラー率の計算方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000048439A JP2001237320A (ja) | 2000-02-25 | 2000-02-25 | 半導体回路のソフトエラー率の計算方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000048439A JP2001237320A (ja) | 2000-02-25 | 2000-02-25 | 半導体回路のソフトエラー率の計算方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001237320A true JP2001237320A (ja) | 2001-08-31 |
Family
ID=18570522
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000048439A Withdrawn JP2001237320A (ja) | 2000-02-25 | 2000-02-25 | 半導体回路のソフトエラー率の計算方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001237320A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100704333B1 (ko) | 2004-03-25 | 2007-04-10 | 가부시끼가이샤 르네사스 테크놀로지 | 반도체 디바이스 평가 지원 방법 및 장치, 컴퓨터 판독가능한 기록 매체 |
| JP2009059315A (ja) * | 2007-09-03 | 2009-03-19 | Nec Corp | エラー信号パルス幅の計算方法及び計算装置 |
-
2000
- 2000-02-25 JP JP2000048439A patent/JP2001237320A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100704333B1 (ko) | 2004-03-25 | 2007-04-10 | 가부시끼가이샤 르네사스 테크놀로지 | 반도체 디바이스 평가 지원 방법 및 장치, 컴퓨터 판독가능한 기록 매체 |
| JP2009059315A (ja) * | 2007-09-03 | 2009-03-19 | Nec Corp | エラー信号パルス幅の計算方法及び計算装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20070501 |