JP2001237272A - 半導体装置及びこれを用いた電子装置 - Google Patents

半導体装置及びこれを用いた電子装置

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semiconductor device
brazing material
thick film
chip
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Yasutoshi Kurihara
保敏 栗原
Tsuneo Endo
恒雄 遠藤
Mamoru Iizuka
守 飯塚
Kenji Koyama
賢治 小山
Mikio Negishi
幹夫 根岸
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Hitachi Ltd
Renesas Eastern Japan Semiconductor Inc
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Hitachi Ltd
Hitachi Tohbu Semiconductor Ltd
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  • Electric Connection Of Electric Components To Printed Circuits (AREA)
  • Manufacturing Of Printed Wiring (AREA)
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Abstract

(57)【要約】 【課題】 チップ部品を載置部材にろう付けして固着す
る際の過剰な界面反応を抑制し、製造時あるいは運転時
の熱的及び機械的変化によるろう付け部の破損を防止
し、製造歩留りや信頼性の高い半導体装置とこれを用い
た電子装置。 【解決手段】 半導体装置30は、チップ部品12〜1
4が載置部材5に設けられたCu厚膜配線4上に、Snから
なるろう材またはSn、Sb、Ag、Cu、Ni、P、Bi、Zn、A
u、Inの群から選択された2種以上の物質からなるろう
材により固着され、このろう材とCu厚膜配線4とは、両
者間に設けられたAg-Pt厚膜導体層、Ni導体層またはPt
導体層4aを介して接合されている。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、半導体装置及びこ
れを用いた電子装置に係り、特に、チップ部品を載置部
材にろう材で固着する構造を有する半導体装置及びこれ
を用いた電子装置に関する。
【0002】
【従来の技術】一般に、ハイプリッドICは、このIC
を構成する抵抗、コンデンサ、封止型半導体素子、フリ
ップフロップチップ等のチップ部品を、例えば、厚膜配
線を設けたアルミナ基板のような載置部材上に、融点の
比較的低いろう材により接着して構成されている。この
種のハイプリッドIC等に使用する接着のためのろう材
に関する従来技術として、例えば、特開昭61−269
998号公報に記載された技術が知られている。この従
来技術は、Ag: 1wt%〜30wt%及びSb: 0.5wt%〜25wt%の一
方または両方の金属を含有し、残部がSnであるSn合金半
田に関するものである。そして、この従来技術による半
田材は、半田の酸素含有量を5ppm以下、平均結晶粒径を
3μmに調整することにより半田の熱疲労性を向上させる
ことができるものである。
【0003】また、他の従来技術として、例えば、特開
昭61−92797号公報に記載された技術が知られて
いる、この従来技術は、Sb: 5wt%〜10wt%、Ni: 0.55wt%
〜5wt%を含み、残部がSnからなるSn-Sb系合金半田に関
するものである。そして、この従来技術による半田材
は、Cu-Sn 金属間化合物の生成が抑えられるため、半田
接続部の接合強度や信頼性の向上を図ることができるも
のである。
【0004】また、さらに他の従来技術として、例え
ば、特開昭59−189096号公報に記載された技術
が知られている。この従来技術は、Zn: 5〜15wt%,Bi: 3
〜20wt% を含み、残部がSnからなる半田合金に関するも
のである。この従来技術による半田材は、Znの添加によ
り接着強度や溶融温度を制御することができるものある
と共に、Biの添加により半田の流動性や濡れ性を改善す
ることができる。
【0005】さらに、ハイプリッドIC等に関する従来
技術として、江崎史郎等による“銅厚膜技術によるマイ
クロ波ハイブリッドIC用基板”と題する論文(第3回マ
イクロエレクトロニクスシンポジウム論文集、 pp.149-
152, 1989)に記載された技術が知られている。この従来
技術は、96% アルミナ基板に酸化ルテニウム系抵抗ペー
スト及び金系導体ペーストを印刷後 850℃の空気中で焼
成し、その後、銅系Cuペーストによりスルーホール及び
配線パターンを印刷し、後 600℃の窒素中で焼成したマ
イクロ波ハイブリッドIC用基板に関するものである。こ
の従来技術による配線基板は、前述の従来技術として説
明したSnを主成分とするろう材で所定のチップ部品を搭
載して、ハイブリッドICとしての機能を果たす回路を形
成することが可能なものである。
【0006】
【発明が解決しようとする課題】Pbを含む半田材は、従
来から多くの半導体装置に用いられてきたが、最近、環
境保全の観点から、その使用を避けるアプローチがなさ
れている。前述で従来技術として説明したSnを主成分と
する3種のろう材は、Pbを含有しておらず、前述したよ
うな観点に沿った材料になり得る。これらのSnを主成分
とするろう材が前述した従来技術のハイブリッドIC装置
に適用された場合、解決しなければならない次に説明す
るような問題点を有している。
【0007】Snを主成分とするろう材は、Snを多量に含
む溶融ろう材中にCu厚膜導体層を溶解消失させてしま
い、このため、このCu厚膜導体層が本来の電気的役割や
チップ部品の固定用担体としての役割を果たし得なくな
るという問題点を有している。これは、Cu厚膜導体層が
多孔質であって、Snを主成分とするろう材との接触面積
が大きいため、接触界面における溶解反応が進行しやす
いことにより生じるものである。
【0008】また、Snを主成分とするろう材は、Cu厚膜
導体層を完全に消失させない場合でも、高温の稼働条件
の環境下にさらされた場合、Snを主成分とするろう材と
残余のCu厚膜導体との固相拡散が促進され、Cu厚膜導体
層がCuとSnとを主成分とする合金あるいは金属間化合物
に変化する。このような合金あるいは金属間化合物は、
それ自体脆く、アルミナ等のセラミックス基板との接合
力も弱い。この結果、Snを主成分とするろう材を用いる
接着は、固着されていたチップ部品が基板から剥離し
て、所期の回路機能を維持することができなくなるとい
う問題点を生じる。
【0009】さらに、Snを多量に含んだろう材、例え
ば、Sn-5wt%Sb のろう材は、ヤング率:4500kgf/mm2,降
伏応力:3.56kgf/mm2及び加工硬化係数:77.9なる物性
(いずれも25℃における値)を示すことから明らかなよ
うに、従来から半導体実装の分野で用いられてきたPb-S
n 系のろう材に比較して、剛性が高く、脆い性質を有し
ている。これに加えて、Snを多量に含んだろう材は、Cu
を含む導体層との接着に使用した場合、CuとSnとを主成
分とする合金あるいは金属間化合物が生成されやすい分
だけろう材自体の脆性が高くなるという問題点を有して
いる。この場合、熱的歪をろう材自体の塑性変形により
吸収することは困難であり、少しでも過大な歪が作用す
るとろう材自体にクラックを生ずる(主要な破壊モード
は徐々に進行する金属疲労による破壊ではなく、脆性材
料に似たクラックの発生による破壊である)。
【0010】前述したように、従来技術として説明した
Snを主成分として多量に含んだろう材は、半導体装置の
ろう付け接合部に所定の信頼性を持たせることが極めて
困難であるという問題点を有している。
【0011】これに対して、Pb-Sn系ろう材、例えば、P
b-60wt%Snのろう材は、ヤング率:3000 kgf/mm2,降伏応
力:2.37kgf/mm2及び加工硬化係数:51.9なる物性(いずれ
も25℃における値)を有し、半導体装置の稼働時におけ
る熱的歪をろう材自体の塑性変形で吸収することがで
き、これにより、半導体装置の所定の信頼性を維持させ
ることができる(主要な破壊モードは疲労である)。
【0012】前述した点が、Snを多量に含んだろう材を
適用した半導体装置に特有な新たな問題点であり、Pb-S
n 系のろう材を適用したろう付け接合体の場合には見ら
れなかった事項である。
【0013】前述で説明したSnを多量に含むろう材及び
このろう材を用いる固着の問題点は、半導体基体が表面
に導体配線を設けた載置部材上にSnを多量に含むろう材
で固着した部分を有する半導体装置においても、克服し
なければならない重要な点である。
【0014】本発明の目的は、前述した従来技術の問題
点を解決し、チップ部品を載置部材にろう付けして固着
する際の過剰な界面反応を抑制し、製造時あるいは運転
時の熱的及び機械的変化によるろう付け部の破損を防止
した製造歩留りや信頼性の高い半導体装置及びこれを用
いた電子装置を提供することにある。
【0015】
【課題を解決するための手段】本発明によれば、前記目
的は、チップ部品載置部材にチップ部品をろう付けして
構成される半導体装置において、前記チップ部品が、前
記チップ部品載置部材に設けられたCu厚膜配線上にSnか
らなるろう材、または、Sn、Sb、Ag、Cu、Ni、P、Bi、Z
n、Au、Inの群から選択された2種以上の物質からなる
ろう材により固着され、該ろう材と前記Cu厚膜配線と
が、両者間に設けられたAg-Pt 導体層、Ni導体層または
Pt導体層を介して接合されていることにより達成され
る。
【0016】また、前記目的は、前記チップ部品載置部
材がアルミナ、ガラスセラミックスまたは窒化アルミニ
ウムセラミックスからなることにより達成される。
【0017】さらに、前記目的は、前述した構成を有す
る半導体装置を負荷に給電を行う回路、または、高周波
信号を扱う回路等に組み込んでする電子装置を構成する
ことにより達成される。
【0018】
【発明の実施の形態】以下、本発明による半導体装置及
びこれを用いた電子装置の実施形態を図面により詳細に
説明する。
【0019】図1は本発明の第1の実施形態による半導
体装置を説明する斜視図及び断面図、図2はチップ部品
搭載部の断面構造を示す図である。図1、図2におい
て、1は半導体基体チップ、2はCuベース板、3’はろ
う材、4はCu厚膜導体、5はアルミナセラミックス基
板、6、6’はAlワイヤ、7は端子、8は樹脂モール
ド、10は制御回路、11は厚膜抵抗、12はICチップ
基体、13はコンデンサチップ、14はガラススリーブ
型ツェナーダイオードチップ、30は半導体装置であ
る。
【0020】本発明第1の実施形態による半導体装置3
0は、図1(a)、図1(b)、図2に示すように構成
されている。すなわち、図示半導体装置30は、Siから
なるパワー半導体基体チップ1としてIGBT(Insulat
ed Gate Bipolar Transistor)チップを使用している。
このIGBTチップ1は、厚さ:1mmのCuベース板2の
上に図示しないろう材により固着されている。この際、
ろう付けは還元雰囲気中で 270℃程度に加熱してなされ
る。Cuベース板2の表面には、図示しないNiめっき(厚
さ:3μm〜7μm)が施されている。また、Cuベース板2上
には、配線層としての図示しない厚膜Ag-Pt 導体を設け
た載置部材としてのアルミナセラミックス基板5が図示
しないシリコーン樹脂接着剤により取り付けられてい
る。
【0021】アルミナセラミックス基板5には、第1導
体層としてのCu厚膜導体4が設けられ、このCu厚膜導体
4を介して、厚膜抵抗11、ICチップ基体12、コンデ
ンサチップ13、ガラススリーブ型ツェナーダイオード
チップ14等のチップ部品が後述する第2導体層4aを
介してろう材3’により固着されており、IGBTチッ
プ1を制御する制御回路10が形成されている。IGB
Tチップ1のエミッタ電極及びゲート電極は、直径300
μmのAlワイヤ6により制御回路10と電気的に接続さ
れている。IGBTチップ1のコレクタ電極は、Cuベー
ス板2とAlワイヤ6’とを経由して端子7と電気的に接
続されている。制御回路10もAlワイヤ6’により端子
7と電気的に接続されている。端子7は、Cuベース板2
と同質の材料からなり、その表面には図示しないNiめっ
き(厚さ: 3〜7μm)が施されいる。Cuベース板2は、そ
の母材がCu材である場合、母材が表面に露出した状態で
あってもよいが、より高い品質を保持するために、Ni,
Au,Ag等のめっきを施しておくことが望ましい。また、
Cu厚膜導体層4上には、Ag-Pt 厚膜導体層またはNi導体
層からなる第2導体層4aが設けられ、ろう材3’は、
第2導体層4aを介して第1導体層4と接合されてい
る。
【0022】前述したような概略構造を有する半導体装
置30のアッセンブリは、図1(b)に破線で示すよう
に、IGBTチップ1の搭載部、チップ部品が取り付け
られたアルミナ基板5の搭載部、Alワイヤ6及び6’が
完全に封止されるように、Cuベース板2及び端子7の一
部を含めてエポキシ樹脂等の樹脂により樹脂モールド8
が施される。
【0023】前述でも説明したように、また、図2に示
すように、チップ部品搭載部の載置部材としてのアルミ
ナ基板5の一方の主面には、Cu厚膜導体層4が設けられ
ている。導体層4は、アルミナ基板5上にCuペースト組
成物を印刷し、これを 900℃の温度で窒素雰囲気中で焼
成することにより得ることができる。第1導体層4のチ
ップ部品搭載部には、Ag-Pt厚膜ペーストを印刷した後9
00℃の温度で空気中で焼成して得ることのできる第2導
体層4aとして、Ag-1wt%Pt 導体層が設けられている。
この場合、第2導体層4aの厚さは2μmに調整されてい
る。第2導体層4aとしてのAg-1wt%Pt 導体層は、めっ
き法で形成したNi導体層(例えば、厚さ3μm)やPt厚膜
ペーストの焼成によるPt厚膜導体層(例えば、厚さ2μ
m)等により代替されてもよい。
【0024】第2導体層4aとしてのこれらの材質は、
当然のことながら、Snを主成分とするろう材と第1導体
層4との反応を抑制する観点から選択される。また、第
2導体層4aの厚さは、ろう材3’によりチップ部品を
ろう付け(ろう付け温度:250±10℃)して搭載した場合
に、完全に消失した状態ににらないようにする観点から
選択される。また、厚膜抵抗11は、抵抗ペースト組成
物を印刷した後、900℃の温度で窒素雰囲気中で焼成す
ることにより得ることができる。この厚膜抵抗11は、
必要であればチップ抵抗体で代替してもよい。さらに、
必要ならば、アルミナ基板5上に、導体層4や厚膜抵抗
11を保護するためのオーバコートガラス層を設けても
よい。
【0025】チップ部品のろう付けは、導体層4の所望
部に組成Sn-3wt% Ag-0.8 wt%Cuの合金粉末を含有するろ
う材ペースト組成物を印刷した後、その印刷部にICチッ
プ基体12、コンデンサチップ13、ガラススリーブ型
ツェナーダイオードチップ14、必要ならば厚膜抵抗1
1の代替品としてのチップ抵抗体等のチップ部品をセッ
トし、温度 250±10℃に加熱してチップ部品をろう付け
固着することにより行われる。前述のろう材ペースト組
成物は、最終的にはろう材3’となる。また、厚膜抵抗
11は、必要に応じてレーザトリミングによる抵抗値の
調整が施される。IGBTチップ1の制御回路10は、
前述のようにして形成することができる。
【0026】図3は溶融したろう材槽中にディップした
場合のCu厚膜導体層の残留厚さについて説明する図、図
4は溶融したろう材槽中にディップした場合の Ag-Pt厚
膜導体層の残留厚さについて説明する図、図5は溶融し
たろう材槽中にディップした場合の Ag-Pt厚膜導体層及
びNi導体層の溶解量を説明する図、図6はチップ部品を
搭載したろう付け部における金属のデプスプロファイル
について説明する図、図7は温度サイクル試験によるIC
チップ基体の断線不良の発生状況を説明する図である。
以下、図3〜図7を参照して、前述で説明した本発明の
実施形態による半導体装置のろう付け部の各種の特性に
ついて説明する。
【0027】図3には、チップ部品をろう付け搭載した
場合の第2導体層であるAg-1wt%Pt導体層の消失厚さを
示している。ここで用いた試料の配線層は、アルミナ基
板5上に第1導体層4としてのCu厚膜導体層(厚さ:12
μm)と、第2導体層4aとを順次形成したものであ
る。そして、この配線上にろう材ペーストを印刷した
後、チップ部品の載置及びトンネル炉中の通炉(250℃)
によりろう付けを行った。また、第2導体層4aとし
て、Ag-1wt%Pt 厚膜導体層、Niめっき層、Pt厚膜導体層
の3種類が設けられている。第2導体層4aの初期厚さ
は、図3の中に示した値に調整されている。
【0028】図3に示す棒グラフAはろう材がSnの場
合、棒グラフBはろう材がSn-3.5wt%Agの場合、そし
て、棒グラフCはろう材がSn-5wt% Sbの場合のそれぞれ
を示している。これらのグラフから判るように、いずれ
の場合も、第2導体層4aの消失厚さは0.5μm以下であ
り、第2導体層4aの残余の厚さには充分な余裕があ
る。従って、前述の本発明の実施形態は、ろう材が直接
第1導体層4としてのCu厚膜導体層と接することがな
く、第1導体層4としてのCu厚膜導体層が消失すること
はない。この理由は、第2導体層4aがろう材による第
1導体層4との溶解反応を抑制する障壁層としての役割
を有することによるためである。
【0029】前述したろう材に代えて、Sn-3.5wt%Ag、S
n-3wt%Ag-0.8wt%Cu で代表されるような他のSn-Ag系の
ろう材、Sn-5wt%Sb-0.6wt%Ni-0.05wt%Pで代表されるよ
うな他のSn-Sb系のろう材、Sn-58 wt%Biで代表されるよ
うなSn-Bi系のろう材、Sn-0.7wt%Cuで代表されるような
Sn-Cu系のろう材、Sn-52wt%Inで代表されるようなSn-In
系のろう材、Sn-9wt%Znで代表されるようなSn-Zn系のろ
う材、In-10wt%Agで代表されるようなIn-Ag系のろう
材、あるいは、Au-20wt%Snで代表されるようなAu-Sn系
のろう材に置き換えても、第2導体層4aの消失厚さは
図3により説明して場合のものと同様の傾向を示した。
【0030】本発明の実施形態において、第2導体層4
aを設ける目的は、チップ部品をろう付け搭載した際に
導体層4が直接ろう材層と接触して生ずる反応を抑制す
ることにあり、この意味で、第2導体層4aはその役割
を充分に果たしているということができる。
【0031】図4には、溶融したろう材槽中にディップ
した場合の第2導体層としてのAg-Pt 厚膜導体層の残留
厚さと第2導体層に含まれるPtの濃度との関係を示して
いる。ここで用いた試料の配線層は、アルミナ基板5上
に第1導体層4としてのCu厚膜導体層(厚さ:12μm)
と、第2導体層4aとしてのAg-Pt厚膜導体層(厚さ:12
μm)を順次形成したものである。この試料を、組成Sn-
3.5wt%Ag、Sn及びSn-5wt%Sbの3種類の溶融ろう材中に
ディップ(条件:260℃×2min)した。
【0032】図4から判るように、Ptを含有しないAg厚
膜導体層(Pt濃度:0wt%)の場合、第2導体層4aの残留
厚さは0μmであり、導体層4aはろう材中に溶解して消
失してしまっている。第2導体層に含まれるPt濃度を増
加していくと、第2導体層がろう材中に溶解、消失する
量が少なくなり、残留厚さが厚くなる。この傾向は、Pt
濃度約1wt%までの範囲で顕著であり、Pt濃度約1wt%以上
となると、溶解及び消失する量が極めて少なくなり、初
期厚さ(12±1μm)と極めて近似した厚さを確保すること
ができる。
【0033】前述したろう材に代えて、Snからなるろう
材、Sn-3.5wt%Ag、Sn-3wt%Ag-0.8wt%Cuで代表されるよ
うな他のSn-Ag系のろう材、Sn-5wt%Sb-0.6wt%Ni-0.05wt
%Pで代表されるような他のSn-Sb系のろう材、Sn-58wt%B
iで代表されるようなSn-Bi系のろう材、Sn-0.7wt%Cuで
代表されるようなSn-Cu系のろう材、Sn-52wt%Inで代表
されるようなSn-In系のろう材、Sn-9wt%Znで代表される
ような Sn-Zn系のろう材、In-10wt%Agで代表されるよう
な In-Ag系のろう材、あるいは、Au-20wt%Snで代表され
るような Au-Sn系のろう材に置き換えても、残留厚さは
図4の場合と同様な傾向を示した。また、前述したSn
系、Sn-Ag系、Sn-Sb系、Sn-Bi系、Sn-Cu系、Sn-In系、S
n-Zn系、In-Ag系、あるいは、Au-Sn系の各ろう材を任意
に組み合わせたろう材3’とした場合も、第2導体層4
aの残留厚さはほぼ同様であった。
【0034】ここで、Ag-Pt 厚膜導体層4aは、ろう材
3’による溶融、消失がCu厚膜導体層4にまで及ぶのb
sを防止する意味で設けられるものであるため、この観
点から、初期厚さ12μmの導体層4aが残留厚さ 2μmま
での溶融消失まで許容される場合、導体層4aのPt濃度
は0.2wt% 以上であればよいことが判る。
【0035】図5には、溶融したろう材槽中にディップ
した場合の第2導体層としてのPt厚膜導体層及びNi導体
層の溶解量とディップ時間との関係を示している。図5
における曲線Aは導体層4aがNiめっき層、曲線Bは導
体層4aPt厚膜層の場合である。図5に示す曲線A、B
から判るように、いずれの場合も、溶解量はディップ時
間と共に増加するが、ディップ時間が3minの場合、溶解
量を約0.25μm に抑えることができる。また、Niめっき
層の初期厚さが 3μm、Pt厚膜層の初期厚さが2μmであ
れば、ディップ時間20minと過酷な条件の下でも溶融ろ
う材とCu導体層4とが直接接触する状態を回避すること
ができる。
【0036】図6には、チップ部品を搭載したろう付け
部における金属のデプスプロファイルを示している。こ
の分析は、SIMS(Secondary Ion Mass Spectroscopy)に
よるものである。また、図に示すCuは、アルミナ基板5
上に形成した第1導体層4としてのCu厚膜導体層、Ag及
びPtは、第2導体層4aとしての Ag-1wt%Pt厚膜導体
層、Niは、第2導体層4aとしてのNiめっき層、Snはろ
う材3’をそれぞれ代表した成分である。また、使用し
た試料は、チップ部品を 250℃でろう付けした後、175
℃で1000hの高温放置試験を行ったものである。また、
試料は、Cu厚膜導体層4(厚さ:12μm)上に Ag-1wt%Pt厚
膜導体層4aあるいはNiめっき層4aが形成されたもの
であり、ろう付け直後の第2導体層4aの厚さは、 Ag-
1wt%Pt導体の場合、11.8μm(初期厚さ:12μm)、Niめっ
き導体の場合、11.5μm(初期厚さ:12μm)であった。こ
のことは、ろう付け工程での第2導体層4aの溶融消失
がほとんど生じていないことを意味する。
【0037】高温放置試験後のプロファイルについて、
先ず、図6の上段に示す第2導体層4aが Ag-1wt%Pt厚
膜の場合に注目する。第1導体層4としてのCuや、第2
導体層4aとしてのAg及びPt、ろう材3’としてのSnの
プロファイルには、試験によってSnと相互作用を生じた
形跡は認められない。また、Snは、Cu厚膜導体層4の領
域にはもちろんのこと、第2導体層4aとしての Ag-1w
t%Pt厚膜の領域にもほとんど侵入していない。このこと
は、Ag-Pt 合金がSnの侵入あるいはSnとの相互反応に対
する耐力に優れ、Snとの合金化を抑える作用を有するこ
とを示唆している。
【0038】また、図6の中段に示す第2導体層4aと
してNiめっき層を適用した場合も同様であり、Snは、Cu
厚膜導体層4の領域にはもちろんのこと、第2導体層4
aとしてのNiめっき層の領域にもほとんど侵入していな
い。このことは、NiがSnの侵入あるいはSnとの相互反応
に対する耐力に優れ、Snとの合金化を抑える作用を有す
ることを示唆している。なお、図6には第2導体層4a
がPt厚膜導体層である場合について示していないが、こ
の場合にも、Ag-1wt%Pt 厚膜4aを設けた場合と同様の
優れた相互反応抑制効果を示した。
【0039】前述で説明した第2導体層4aの形成試料
によれば、ろう付け後は勿論のこと、引き続いて実施さ
れた175℃×1000hの高温放置試験後においても、第1導
体層4とろう材3’とが反応することはない。この結
果、Cu厚膜導体層4がSnを多量に含む溶融ろう材3’中
に溶解して消失し、この導体層が本来の電気的役割やチ
ップ部品の固定用担体としての役割を果たし得なくなる
という問題点を解決することができる。また、半導体装
置30が高温の稼働条件の下にさらされた場合でも、Sn
を主成分とするろう材3’とCu厚膜導体層4との固相拡
散が促進され、Cu厚膜導体層4がCuとSnとを主成分とす
る合金あるいは金属間化合物に変化することはない。
【0040】前述した本発明の実施形態は、前記合金あ
るいは金属間化合物自体が脆性を有することや、前記合
金あるいは金属間化合物の生成に基づくアルミナ等のセ
ラミックス基板5とCu厚膜導体層4との間の接合力が低
下し、固着したチップ部品の基板からの剥離、Cu厚膜導
体層4自体の断線等により所期の回路機能が維持されな
くなるという問題点を解決することができた。
【0041】図6の下段には、第2導体層4aを設けず
に、第1導体層4上に直接ろう材によりチップ部品を搭
載した場合の例を示しており、この場合、Snが、Cu厚膜
導体層4の領域に浸入すると共に、Cuが、ろう材である
Snの内部にも侵入してしまっていることが判る。この場
合のCu厚膜導体層は、初期厚さ 12μmに形成されたもの
である。チップ部品のろう付けを終了した段階で、Cu厚
膜導体層は厚さ1.5μmとわずかではあるが層状をなして
残存していた。しかし、175℃×1000hの高温放置試験後
において、Cu厚膜導体層4は基板5上に層状をなしては
存在せず、Snはアルミナ基板の表面領域まで、そして、
Cuはろう材の側に深く侵入しいる。このことは、ろう付
け後にCu厚膜導体層が残存していたとしても、導体層が
ろう材と直接接触した状態のもとでは、高温放置試験に
よってSnとCuとの相互反応が進行し、Cu導体層が層状の
形態を失ってしまうことを示唆している。
【0042】前述で説明した高温放置試験における傾向
は、ろう材3’がSn-3.5wt% Agである場合についてのも
のであるが、ろう材3’が前述した各種のろう材に置き
換えられた場合でも同様の結果が得られており、第2導
体層4aの有無による差はSn-3.5wt%Ag の場合と同様に
歴然としている。すなわち、前述したろう材に代えて、
Snからなるろう材、Sn-3.5wt%Ag、Sn-3wt%Ag-0.8wt%Cu
で代表されるような他のSn-Ag系のろう材、Sn-5wt%Sb-
0.6wt%Ni-0.05wt%Pで代表されるような他のSn-Sb系のろ
う材、Sn-58wt%Biで代表されるようなSn-Bi系のろう
材、Sn-0.7wt%Cuで代表されるようなSn-Cu系のろう材、
Sn-52wt%Inで代表されるようなSn-In系のろう材、Sn-9w
t%Znで代表されるようなSn-Zn系のろう材、In-10wt%Ag
で代表されるようなIn-Ag系のろう材、あるいは、Au-20
wt%Snで代表されるようなAu-Sn系のろう材に置き換えて
も、残留厚さは図4により説明した場合と同様な傾向を
示すことが確認できた。また、前述のSn系、Sn-Ag系、S
n-Sb系、Sn-Bi系、Sn-Cu系、Sn-In系、Sn-Zn系、In-Ag
系、Au-Sn系の各ろう材を任意に組み合わせてろう材
3’とした場合にも、図6で説明したと同様なプロファ
イルの傾向が確認されている。
【0043】図7には、温度サイクル試験によるICチッ
プ基体の断線不良の発生状況を示している。図7に示す
曲線Aは、図1、図2により説明した本発明の実施形態
を試料とし、ICチップ基体12を第2導体層4aとして
のAg-1wt%Pt 厚膜導体層を介して第1導体層4としての
Cu厚膜導体層に半田付け接合した場合の曲線、曲線B
は、比較試料として、第1導体層4としてのCu厚膜導体
層上にICチップ基体を直接半田付け搭載したものの場合
の曲線である。いずれの試料も、ろう材3’としてSn-
3.5wt% Agを用いている。
【0044】曲線Aに注目すると、断線は、温度サイク
ル試験3000回までは見られず、それ以降で生じている。
断線の要因は、ろう材3’のバンプのクラック破壊であ
る。これに対して曲線Bの場合、温度サイクル試験の約
300回から断線を生じている。この場合も、断線は、ろ
う材バンプのクラック破壊である。
【0045】前述で説明したように、本発明の実施形態
による半導体装置の試料の場合、比較試料より約1桁高
い信頼性を有している。この理由は、比較試料の場合、
ICチップ基体(Si、熱膨張率:3.5ppm/℃)とアルミナ基板
(熱膨張率:7.5ppm/℃)の熱膨張率差により、温度変化に
基づく熱歪がろう材バンプに作用するためである。この
場合、過大な熱歪の作用により、Sn-Cu 系金属間化合物
あるいは合金を含むSnを多量に含むろう材に特有な脆性
のため、バンプは、塑性変形による歪を吸収し得ない状
態のままでバンプ自体にクラックを生ずる。このクラッ
クは、Pb-Sn 系ろう材より速く進展し、その先端は、バ
ンプの内部領域にほとんど留まらず、バンプ領域を貫通
した状態(完全な断線状態)になりやすい。このことが、
比較試料の信頼性が低い主な理由である。
【0046】一方、本発明の実施形態による半導体装置
は、前述の構造試料の各種の試験の結果から判るよう
に、ろう材の脆性を一層高めるSn-Cu 系金属間化合物あ
るいは合金を含まないため、ろう材バンプの変形に基づ
く歪の吸収効果を得ることができ、クラックの発生や貫
通を大幅に抑制することができる。このことが、本発明
の実施形態が、信頼性の向上が図られる主な理由であ
り、半導体装置のろう付け接合部に所定の信頼性を持た
せることが極めて困難であるという問題点を克服するこ
とのできる理由でもある。
【0047】前述で説明したように、温度サイクル試験
における傾向は、ろう材3’としてSn-3.5wt% Agである
場合についてのものであるが、ろう材3’が前述した各
種のろう材に置き換えられた場合でも同様の結果が得ら
れており、第2導体層4aの有無による差はSn-3.5wt%
Agの場合と同様に歴然としている。また、ICチップ基体
12が他のチップ部品1、11(チップ抵抗体)、13、
14の場合であっても同様の結果が得られている。
【0048】さて、図1に示す本発明の実施形態による
半導体装置において、IGBTチップ1や制御回路10
等を封止するモールド用エポキシ樹脂8は、フィラーと
してSiO2(溶融シリカ、結晶シリカ)やZnO 粉末を添加し
たフェノール硬化型エポキシ樹脂が用いられる。この場
合、フィラーの添加量は、所望の熱膨張率及びモールド
処理温度に応じて50%〜90%の範囲の任意の組成を選ぶこ
とが可能である。また、モールド用として、ゴム変性エ
ポキシ樹脂を用いてもよい。これらの樹脂は、生産性、
経済性の観点からトランスファモールド法によることが
望ましい。しかし、所望の耐水性、電気性能、信頼性等
を満たす範囲では、ポッティング法により封止すること
も可能である。
【0049】次に、図1、図2により説明した本発明の
実施形態による半導体装置をパワー半導体素子基体とそ
の電気的動作を制御する制御回路とを搭載した半導体装
置として構成し、この半導体装置を自動車用点火装置に
応用した第1の応用例について詳細に説明する。
【0050】自動車用点火装置としての半導体装置は、
図1、図2により説明したと同様な構造を有し、半導体
基体チップ1としてのパワー半導体素子であるIGBT
チップ基体1とその電気的動作を制御する制御回路10
とを搭載した半導体装置30として構成されている。Si
からなるIGBTチップ基体1(チップサイズ: 5×5×
0.25mm)は、厚さ1mm、面積約25mm×20mmのCuベース板
2上に組成Sn-5wt%Sb-0.6wt%Ni-0.05wt%P の図示しない
ろう材により固着されている。Cuベース板2の表面に
は、厚さ3μm〜7μmのNiめっき(図示を省略)が施されて
いる。この際のろう付けは、厚さ200μm、サイズ5mm×5
mmのシート状の前述のろう材3をチップ基体1とベース
板2との間に積層し、この積層体を水素添加の窒素雰囲
気中で270±10℃に加熱することにより実施した。
【0051】一方、厚さ約12μmの第1導体層としてのC
u厚膜導体層(シート抵抗:2.5mΩ/□)4、厚膜抵抗11
及び図示しないオーバコートガラス層を設け、さらに後
述するチップ部品をろう付け搭載する部分の第1導体層
4上に第2導体層4aとしてのAg-1wt%Pt 厚膜導体層
(図示を省略、厚さ:12μm)を設けた、サイズ:19mm×10m
m×0.8mm の載置部材としてのアルミナセラミックス基
板5を用意した。次いで、前述の第2導体層4aに対応
する領域に、最終的にろう材3’となる組成Sn-3wt%Ag-
0.8wt%Cuのろう材粉末を含有したペーストを印刷し、こ
の印刷部にICチップ基体12、コンデンサチップ13、
ガラススリーブ型ツェナーダイオードチップ14等のチ
ップ部品を載置し、空気中で 250±10℃に加熱した。
【0052】これにより、各チップ部品12〜14や厚
膜抵抗11は、ろう材3’によりAg-1wt%Pt 厚膜導体層
4aやCu厚膜導体層4と電気的に接続され、アルミナ基
板5上にIGBTチップ基体1の動作を制御するための
制御回路10が形成された。ろう付け後のAg-1wt%Pt導
体層4aは11.5μmとわずかに溶解、消失している。し
かし、この溶解、消失によって第1導体層4が悪影響を
受けることはなく、Cu厚膜導体層4は初期と同一の 12
μmの厚さに保持されている。このアルミナ基板5は、
シリコーン樹脂接着剤(図示を省略)により、Cuベース板
2上に取り付けられる。IGBTチップ1のエミッタ電
極及びゲート電極は、直径300μmのAlワイヤ6により制
御回路10と電気的に連絡されている。IGBTチップ
1のコレクタ電極は、Cuベース板2とAlワイヤ6’を経
由して端子7と電気的に連絡されている。また、制御回
路10も、Alワイヤ6’により端子7と電気的に連絡さ
れている。端子7は、Cuベース板2と同質の材料からな
り、その表面には、図示しないNiめっき(3μm〜7μm)が
施されいる。
【0053】前述で説明した組成Sn-3wt%Ag-0.8wt%Cuな
るろう材3’の代替材料としては、Snからなるろう材、
Sn-3.5wt%Ag、 Sn-3wt%Ag-0.8wt%Cuで代表されるような
他のSn-Ag系のろう材、Sn-5wt%Sb-0.6wt%Ni-0.05wt%P
で代表されるような他のSn-Sb系のろう材、Sn-58wt%Bi
で代表されるようなSn-Bi系のろう材、Sn-0.7wt%Cuで代
表されるようなSn-Cu系のろう材、Sn-52wt%Inで代表さ
れるようなSn-In系のろう材、Sn-9wt%Znで代表されるよ
うなSn-Zn系のろう材、In-10wt%Agで代表されるようなI
n-Ag系のろう材、あるいは、Au-20wt%Snで代表されるよ
うなAu-Sn系ろう材等の合金材料を挙げることができ
る。また、前述のSn系、Sn-Ag系、Sn-Sb系、Sn-Bi系、S
n-Cu系、Sn-In系、Sn-Zn系、In-Ag系、Au-Sn系の各合金
材を任意に組み合わせたろう材も、前述したろう材3’
の代替材料として使用することができる。このようなろ
う材を用いた場合でも、各チップ部品を基板5に載置す
るのに何らの支障を生じないだけでなく、組成Sn-3wt%A
g-0.8wt%Cuを持つろう材3’を用いた場合に得られる後
述の利点や効果を得ることができる。
【0054】前述で説明したような概略構造を有するア
ッセンブリは、図1(b)に破線で示すように、IGB
Tチップ1の搭載部、チップ部品が取り付けられたアル
ミナ基板5の搭載部、及び、Alワイヤ6及び6’が完全
に封止されるように、Cuベース板2及び端子7の一部を
含めてエポキシ樹脂8によりトランスファモールドが施
される。エポキシ樹脂8は、熱膨張率:16ppm/℃、ガラ
ス転移点: 155℃、体積抵抗率:9×1015Ω・m(RT)、曲げ
強度:53kgf/mm2、曲げ弾性率:1600 kgf/mm2の特性を有
している。トランスファモールドは、180℃のもとで実
施し、次いで150℃のもとで2hの熱処理を施して樹脂の
硬化を促進させた。
【0055】以上のようにして製作された本発明の実施
形態の第1の応用例としての半導体装置30は、生産時
の不良発生率が0.001%以下(製品歩留り:99.999%)であっ
た。ここでいう不良とは、半導体装置30の製作過程で
制御回路10における回路断線を生ずることにより、半
導体装置30が所定の回路機能を所持しないまま生産さ
れた状態をいう。このように低い不良率が得られた理由
としては、ろう付けによる導体層4の溶解及び消失が抑
制され、チップ部品搭載部の電気的接続が確実になされ
たことが寄与している。一方、Cu導体層上に第2導体層
を設けていない載置部材としての基板にチップ部品を搭
載した比較例としての半導体装置は、その不良発生率が
約1%であった。この主要な原因は、ろう付けによる導体
層の溶解及び消失が促進されたため、チップ部品搭載部
の電気的接続が不充分であったことによる。
【0056】図8は温度サイクル試験によるコンデンサ
チップろう付け部のインピーダンスの推移を説明する図
であり、以下、図8を参照して、コンデンサチップろう
付け部の信頼性について説明する。図8において、曲線
Aは前述で説明した本発明の実施形態による半導体装置
30の第1の応用例についてのコンデンサチップろう付
け部のインピーダンスの推移曲線、曲線Bは比較用とし
ての半導体装置(Cu厚膜導体上に第2導体層を設けない
基板にチップ部品を搭載)についてのコンデンサチップ
ろう付け部のインピーダンスの推移曲線である。ここで
のインピーダンスは、コンデンサチップ13のろう付け
部3’を含む第1導体層4間の値である。従って、ろう
付け部にクラック等の破壊が生じると、見かけのインピ
ーダンスが増大することになる。
【0057】図8を参照すると、本発明の実施形態によ
る半導体装置30の場合、曲線Aに示すように、そのイ
ンピーダンスは、温度サイクル数が5000回までの試験で
初期値と等価な値に維持されている。そして、5000回終
了後のろう付け部の断面を調べた結果、第2導体層4a
の厚さは11.5μm、第1導体層4の厚さは12μmであり、
ろう付け直後の値と同等であった。また、ろう付け部
3’及び導体層4、4aのいずれにもクラック等の破壊
は見られなかった。前述のように、本発明の実施形態に
よる半導体装置30は、優れた信頼性が確保されている
ものであることが確認された。
【0058】一方、比較用としての半導体装置の場合
は、曲線Bに示すように、そのインピーダンスは、温度
サイクル数が30回を過ぎると上昇を生じている。このこ
とは、導電性を阻害する破壊がろう付け部あるいは導体
層のいずれかに生じたことを意味する。そして、温度サ
イクル数 500回終了後に、比較用としての半導体装置を
分解し、ろう付け部の断面を調べた結果、基板5上にわ
ずかに残っていた導体層とろう材層とが基板5から剥離
していた。この状況から、インピーダンスの上昇は、導
体層のクラックによるものと推定される。
【0059】また、前述した本発明の実施形態による半
導体装置30及び比較用としての半導体装置におけるコ
ンデンサチップ13のろう付け部のせん断強度を比較し
た。せん断強度は、本発明の実施形態による半導体装置
30の場合3.5 kgであるのに対し、比較用としての半導
体装置の場合1.3 kgであり、大きな相違が観測され
た。また、この試験による破壊は、本発明の実施形態に
よる半導体装置30の場合、ろう材3’の領域で生じて
いたのに対し、比較用としての半導体装置の場合、アル
ミナ基板とろう材との界面で生じていた。
【0060】図9、図10は前述した本発明の実施形態
による半導体装置30の第1の応用例の回路例を示す図
であり、以下、これらの回路例について説明する。図
9、図10において、13Aはサージ保護素子であり、
他の符号は、図1の場合と同一である。
【0061】図9に示す回路例において、IGBT素子
1のエミッタ及びゲートは、制御回路10と電気的に接
続され、素子1の動作は、この回路10により制御され
る。制御回路10は、抵抗11、ICチップ基体12、コ
ンデンサ13、その他の多くの素子により構成され、こ
れらの素子は、Cu厚膜導体層4により接続されている。
IGBT素子1と制御回路10からはそれぞれ端子7が
引き出されている。半導体装置30は、IGBT素子1
とそれを制御する制御回路10とから構成され、自動車
用エンジン点火装置のコイルへ給電するために用いられ
る。また、図10に示す回路例も、図9の回路例の場合
と同様に自動車用エンジン点火装置のコイルへ給電する
ために用いられる。この場合の制御回路10は、サージ
保護素子13Aやダイオード14も搭載されて構成され
ている。
【0062】前述した図9、図10に示すような回路構
成を有する半導体装置30は、最高周囲温度 120℃の環
境の下で自動車用エンジンを点火するのに使用された。
この半導体装置30は、第1導体層としてのCu厚膜導体
層上に第2導体層4aとしてのAg-1wt%Pt 厚膜導体層を
設け、この第2導体層4aを介してチップ部品をろう付
け(ろう材3’の組成:Sn-3wt%Ag-0.8 wt%Cu)しているた
め、前述したように極めて信頼性の高いもので、解決す
べき課題の欄で説明した全ての問題点が解決されてい
る。この結果、この半導体装置は、自動車の走行距離10
万キロメートルに相当する稼働においても、その回路機
能を維持することが確認された。
【0063】次に、図1、図2により説明した本発明の
実施形態による半導体装置をパワー半導体素子基体とそ
の電気的動作を制御する制御回路とを搭載した半導体装
置として構成し、この半導体装置を自動車用点火装置に
応用する第2の応用例について詳細に説明する。
【0064】第2の応用例である自動車用点火装置とし
ての半導体装置は、図1、図2により説明したと同様な
構造を有し、半導体基体チップ1としてのパワー半導体
素子基体1とその電気的動作を制御する制御回路10を
搭載した半導体装置30として構成されている。そし
て、この例は、第2導体層4aとして、厚さ3μmのNi層
をめっき法により形成している。これ以外の他の構成
は、前述で説明した第1の応用例の場合と同一である。
この例において、ろう付け終了後の第2導体層4aとし
てのNi層の厚さは2.7μm、Cu厚膜導体層4の厚さは12μ
m であり、初期値と同一であった。
【0065】前述した第2の応用例による半導体装置3
0は、製造時の不良発生率が0.001%以下であった。この
ように低い不良率が得られたのは、ろう付けによる導体
層4の溶解及び消失が第2導体層4aとしてのNi層の存
在により抑制され、チップ部品搭載部の電気的接続が確
実になされたことによる。
【0066】この第2の応用例においても、前述した応
用例の場合と同様に温度サイクル試験によるコンデンサ
チップろう付け部のインピーダンスの推移を追跡した。
その結果、この応用例の半導体装置30は、インピーダ
ンスが温度サイクル数が5000回までの試験で初期値と等
価な値に維持されていた。温度サイクル数5000回の終了
後のろう付け部の断面を調べた結果、第2導体層4aの
厚さは2.7μm、第1導体層4の厚さは 12μmであり、ろ
う付け直後の値と同等であった。また、ろう付け部3’
及び導体層4,4aのいずれにもクラック等の破壊は見
られなかった。以上のように、この第2の応用例におけ
る半導体装置30も、優れた信頼性が確保されているこ
とが確認された。
【0067】また、前述で説明した第2の応用例の半導
体装置30の他の例におけるコンデンサチップ13のろ
う付け部のせん断強度を測定した。その結果、せん断強
度は3.5 kgと前述した最初の応用例の場合と同等で、こ
の試験による破壊はろう材3’の領域で生じていた。
【0068】前述で説明した本発明の第1の実施形態に
よる半導体装置30の第2の応用例は、図9により説明
したと同一の回路が形成されている。IGBT素子1の
エミッタ及びゲートは制御回路10と電気的に接続さ
れ、素子1の動作はこの回路10により制御される。制
御回路10は、抵抗11、ICチップ基体12、コンデン
サ13、その他の素子が搭載され、これらの素子は、Cu
厚膜導体層4により接続されている。IGBT素子1と
制御回路10とからはそれぞれ端子7が引き出されてい
る。半導体装置30はIGBT素子1とそれを制御する
制御回路10とから構成され、自動車用エンジン点火装
置のコイルへ給電するのに用いられた。このような回路
から構成された半導体装置30は、最高周囲温度120℃
の環境の下で自動車用エンジンを点火するのに使用され
た。この半導体装置30は、自動車の走行距離10万キロ
メートルに相当する稼働においても、その回路機能を維
持することが確認された。
【0069】次に、図1、図2により説明した本発明の
実施形態による半導体装置をパワー半導体素子基体とそ
の電気的動作を制御する制御回路とを搭載した半導体装
置として構成し、この半導体装置を自動車用点火装置に
応用した第3の応用例について説明する。
【0070】自動車用点火装置としての半導体装置の第
3の応用例は、図1、図2により説明したと同様な構造
を有し、半導体基体チップ1としてのパワー半導体素子
であるIGBTチップ基体1とその電気的動作を制御す
る制御回路10とを搭載した半導体装置30として構成
されている。そして、この第3の応用例は、第2導体層
4aとして、厚さ0.3μmのPt層をマスク蒸着法により形
成し、これ以外の他の構成を、前述した第1の応用例と
同一とした。この第3の応用例は、ろう付け終了後のPt
層4aの厚さが0.29μm、Cu厚膜導体層4の厚さが初期
値と同一の12μmであった。
【0071】前述のように構成される半導体装置30の
第3の応用例は、製造時の不良発生率が0.001%以下であ
った。このように低い不良率が得られた理由は、ろう付
けによる導体層4の溶解及び消失が第2導体層4aとし
てのPt層の存在により抑制され、チップ部品搭載部の電
気的接続が確実になされたことが挙げられる。
【0072】この第3の応用例に対しても、前述した第
1の応用例の場合と同様な温度サイクル試験によるコン
デンサチップのろう付け部のインピーダンスの推移を追
跡した。この結果、第3の応用例は、インピーダンスが
温度サイクル数5000回までの試験で初期値と等価な値に
維持されていた。そして、5000回終了後のろう付け部の
断面を調べた結果、第2導体層4aの厚さは 0.29μm、
第1導体層4の厚さは12μmであり、ろう付け直後の値
と同等であった。また、ろう付け部3’及び導体層4、
4aのいずれにもクラック等の破壊は見られなかった。
前述したように、前述した半導体装置30の第3の応用
例は、優れた信頼性を確保しているものであることが確
認された。
【0073】また、前述した第3の応用例におけるコン
デンサチップ13のろう付け部のせん断強度を測定し
た。その結果、コンデンサチップ13のろう付け部のせ
ん断強度は、3.5kg であり、前述した第1の応用例の場
合と同等であった。そして、この試験による破壊は、ろ
う材3’の領域で生じていた。
【0074】前述で説明した本発明の実施形態による半
導体装置30の応用例は、図9に示した回路が形成されて
いる。この回路は、IGBT素子1のエミッタ及びゲー
トが制御回路10と電気的に接続され、素子1の動作が
この回路10により制御される。制御回路10は、抵抗
11、ICチップ基体12、コンデンサ13が基板5に搭
載されて構成され、これらの素子は、Cu厚膜導体層4に
より接続されている。IGBT素子1と制御回路10と
からはそれぞれ端子7が引き出されている。応用例3の
半導体装置30は、IGBT素子1とそれを制御する制
御回路10とにより構成され、自動車用エンジン点火装
置のコイルへ給電を行う回路として用いられた。この回
路から構成された半導体装置30は、最高周囲温度 120
℃の環境の下で自動車用エンジンを点火するのに使用さ
れた結果、自動車の走行距離10万キロメートルに相当す
る稼働においても、その回路機能を維持することを確認
することができた。
【0075】図11は本発明の第2の実施形態による半
導体装置の構造を説明する断面図、図12は図11に示
す半導体装置の入力電圧波形及び出力電圧波形を示す図
であり、以下、図11、図12を参照して、パワー半導
体基体と制御回路とを同一基板上に搭載した高周波電圧
増幅回路を有する半導体装置とこれを用いた電子装置に
ついて説明する。図11において、3’はろう材、4A
はCu厚膜導体層、4a、4’aは Ag-1wt%Pt厚膜導体層
であり、他の符号は図1、図2の場合と同一である。
【0076】図11に示すパワー半導体素子基体1とそ
の周辺回路素子を搭載した半導体装置30は、載置部材
としてのアルミナ基板(37mm×12mm×0.8mm)5の一方の
主面側に厚さ約12μmの第1導体層としてのCu厚膜導体
層(シート抵抗:2.5mΩ/□)4と厚膜抵抗体11とを形
成し、これら導体層4と厚膜抵抗体11との所定部に図
示しないオーバコートガラス層を設け、他方の主面側に
厚さ約 12μmの第1導体層としてのCu厚膜導体層(シー
ト抵抗:2.5mΩ/□)4’を形成し、導体層4及び4’を
接続するスルーホールCu厚膜導体(シート抵抗:2.5mΩ/
□)4Aを形成して構成されている。
【0077】そして、第1導体層4の後述するチップ部
品をろう付け搭載する部分には、第2導体層としてのAg
-1wt%Pt厚膜導体層(シート抵抗:1.5mΩ/□、厚さ:10μ
m)4aが設けられている。また、他方の主面側の第1導
体層としてのCu厚膜導体層4’の後述するCuベース板2
とろう付けされる部分にも、第2導体層としてのAg-1wt
%Pt厚膜導体層(シート抵抗:1.5mΩ/□、厚さ:10μm)
4’aが設けられている。そして、図示半導体装置は、
第2導体層4a上に、最終的にろう材3となる組成Sn-3
wt%Ag-0.8wt%Cuのろう材粉末を含有したペーストを印刷
し、この印刷部にSiからなるMOSFETチップ基体
1、コンデンサチップ13、ガラススリーブ型ダイオー
ドチップ14等のチップ部品を搭載して空気中で250±1
0℃ に加熱して形成される。
【0078】さらに、図示半導体装置は、図示しないNi
めっき(厚さ:3μm〜7μm) を施したCuベース板2上に組
成Sn-52wt%Inのろう材3’により基板5を固着し、パワ
ー半導体素子基体1と導体層4との間に直径 35μmのAu
細線6を熱圧着ボンディングし、導体層4と端子7との
間に直径 35μmのAu細線6’を熱圧着ボンディングし
て、所定の高周波電圧増幅回路として構成された。この
増幅回路は、最終的に図11に破線で示すように、エポ
キシ樹脂8によるトランスファモールドが施されてい
る。エポキシ樹脂8は、熱膨張率:16ppm/℃、ガラス転
移点:155℃、体積抵抗率:9×1015Ω・m(RT)、曲げ強度:
3×1015kgf/mm2、曲げ弾性率:1600kgf/mm2である特性を
有している。トランスファモールドは180℃のもとで実
施し、次いで150℃のもとで2hの熱処理を施して樹脂の
硬化を促進させた。
【0079】図11に示す本発明の第2の実施形態によ
る半導体装置30は、-40〜125℃の温度サイクルを2000
回与える試験を行った後も、MOSFETチップ基体
1、コンデンサチップ13、ガラススリーブ型ダイオー
ドチップ14等のチップ部品搭載部における第2導体層
4a、第1導体層4、ろう材3には何らの異常もみられ
なかった。並行して、半導体装置30に150℃の高温放
置試験(2000h)を施したが、チップ部品の基板5からの
剥離、導体層4、4aの断線、回路機能の劣化等は観測
されなかった。また、上記高温放置試験による基板5と
Cuベース板2との間の剥離も観測されなかった。
【0080】本発明の第2の実施形態による半導体装置
は、前述したように、以上のように優れた信頼性を有す
るものであることが確認された。この理由は、ろう材3
と第1導体層4との間に第2導体層4aが介在している
ことによるものであり、第2導体層4aが、ろう材3に
よる第1導体層4の溶解、消失を抑制し、SnとCuとによ
り構成される合金あるいは金属間化合物の生成を抑える
ためである。
【0081】図11により説明した高周波電圧増幅回路
としての半導体装置の入力電圧波形及び出力電圧波形を
図12に示している。この例では、入力電圧0.7Vに対し
て、出力電圧 35Vが得られており、50倍のゲインが得ら
れた。また、出力電圧波形も立上がり及び立下がり共に
0.2ns以下の時定数を示している。この結果は、前述の
半導体装置30が、250MHz帯の高周波電圧制御用として
実用可能なことを示唆している。この半導体装置30を
画素3000×3000のテレビジョン装置に組み込んだ結果、
テレビジョン装置は高精細な画像を表示することができ
た。
【0082】次に、図11により説明した本発明の第2
の実施形態による半導体装置をパワー半導体素子基体と
その電気的動作を制御する制御回路とを搭載した半導体
装置として構成し、この半導体装置を高周波電圧増幅回
路に応用した第4の応用例について説明する。
【0083】この応用例は、窒化アルミニウムセラミッ
クス基板5上にパワー半導体素子基体1とその周辺回路
素子とを搭載した半導体装置30として構成され、図1
1と同様の断面構造を有している。そして、第4の応用
例としての半導体半導体30は、載置部材としての窒化
アルミニウム基板(37mm×12mm×0.8mm)5の一方の主面
側に厚さ約12μmの第1導体層としてのCu厚膜導体層(シ
ート抵抗:2.5mΩ/□)4と厚膜抵抗体11とを形成し、
これらの導体層4と厚膜抵抗体11の所定部に図示しな
いオーバコートガラス層を設け、他方の主面側に厚さ約
12μmの第1導体層としてのCu厚膜導体層(シート抵抗:
2.5mΩ/□)4’を形成し、さらに、導体層4及び4’を
接続するスルーホールCu厚膜導体(シート抵抗:2.5mΩ/
□)4Aが形成されて構成されている。
【0084】第1導体層4の後述するチップ部品をろう
付け搭載する部分には、第2導体層としてのAg-1wt%Pt
厚膜導体層(シート抵抗:1.5mΩ/□,厚さ:10μm)4aが
設けられている。また、他方の主面側の第1導体層とし
てのCu厚膜導体層4’の後述するCuベース板2とろう付
けされる部分にも、第2導体層としての Ag-1wt%Pt厚膜
導体層(シート抵抗:1.5mΩ/□,厚さ:10μm)4’aが設
けられている。ろう付けは、第2導体層4上に、最終的
にろう材3となる組成Sn-3wt%Ag-0.8wt%Cuのろう材粉末
を含有したペーストを印刷し、この印刷部にSiからなる
MOSFETチップ基体1、コンデンサチップ13、ガ
ラススリーブ型ダイオードチップ14等のチップ部品を
搭載して空気中で 250±10℃に加熱して行われた。引き
続き、図示しないNiめっき(厚さ:3μm〜7μm)を設けた
Cuベース板2上に組成Sn-52wt%Inのろう材3’により基
板5を固着し、パワー半導体素子基体1と導体層4との
間を直径 35μmのAu細線6により熱圧着ボンディング
し、また、導体層4と端子7との間を直径 35μmのAu細
線6’により熱圧着ボンディングして、所定の高周波電
圧増幅回路を構成した。この第4の応用例による増幅回
路は、最終的に図11に破線で示すように、エポキシ樹
脂8によるトランスファモールドが施される。エポキシ
樹脂8は、熱膨張率:16ppm/℃、ガラス転移点:155℃、
体積抵抗率:9×1015Ω・mRT)、曲げ強度:3×1015kgf/mm
2、曲げ弾性率:1600kgf/mm2の特性を有している。トラ
ンスファモールドは、180℃の下で実施され、次いで150
℃の下で2hの熱処理を施して樹脂の硬化を促進させた。
【0085】前述したような第4の応用例としての半導
体装置30に-40〜125℃の温度サイクルを2000回与えた
が、MOSFETチップ基体1、コンデンサチップ1
3、ガラススリーブ型ダイオードチップ14等のチップ
部品搭載部における第2導体層4a、第1導体層4、ろ
う材3には何らの異常もみられなかった。また、並行し
て、前述の第4の応用例としての半導体装置30に150
℃の高温放置試験(2000h)を施したが、チップ部品の基
板5からの剥離、導体層4,4aの断線、回路機能の劣
化等は観測されなかった。さらに、前述の高温放置試験
による基板5とCuベース板2との間の剥離も観測されな
かった。前述した第4の応用例が、前述のような優れた
信頼性が得られた理由は、前述した第3の応用例の場合
と同様な理由によるものである。
【0086】また、前述した第4の応用例としての半導
体装置30の入力電圧波形及び出力電圧波形を調べた。
この結果、半導体装置30は、入力電圧0.7Vに対して、
出力電圧 35Vが得られ、50倍のゲインを得ることができ
た。また、出力電圧波形も立上がり及び立下がりともに
0.2ns以下の時定数を示している。この結果は、前述の
半導体装置30が、本発明の第2の実施形態の場合と同
様に、250MHz帯の高周波電圧制御用として実用可能なこ
とを示唆している。この半導体装置30を画素3000×30
00のテレビジョン装置に組み込んだ結果、テレビジョン
装置は高精細な画像を表示することができた。
【0087】次に、図11により説明した本発明の第2
の実施形態による半導体装置をパワー半導体素子基体と
その電気的動作を制御する制御回路とを搭載した半導体
装置として構成し、この半導体装置を高周波電圧増幅回
路に応用した第5の応用例について説明する。
【0088】この応用例は、ガラスセラミックス(Al2O3
・6SiO2)からなる基板上にパワー半導体基体と制御回路
を搭載した高周波電圧増幅回路を構成したものである。
この第5の応用例は、ガラスセラミックス基板5上にパ
ワー半導体素子基体1とその周辺回路素子とを搭載して
構成され、図11により説明したものと同様の断面構造
を有している。この応用例は、載置部材としてのガラス
セラミックス基板(37mm×12mm×0.8mm)5の一方の主面
側に厚さ約12μmの第1導体層としてのCu厚膜導体層(シ
ート抵抗:2.5mΩ/□)4と厚膜抵抗体11とを形成し、
これらの導体層4と厚膜抵抗体11との所定部に図示し
ないオーバコートガラス層を設け、他方の主面側に厚さ
約12μmの第1導体層としてのCu厚膜導体層(シート抵
抗:2.5mΩ/□)4’を形成し、そして導体層4及び4’
を接続するスルーホールCu厚膜導体(シート抵抗:2.5m
Ω/□)4Aが形成されている。第1導体層4の後述す
るチップ部品をろう付け搭載する部分には、第2導体層
としてのAg-1wt%Pt厚膜導体層(シート抵抗:1.5mΩ/□,
厚さ:10μm)4aを設けられている。また、他方の主面
側の第1導体層としてのCu厚膜導体層4’の後述するCu
ベース板2とろう付けされる部分にも、第2導体層とし
てのAg-1wt%Pt厚膜導体層(シート抵抗:1.5mΩ/□、厚
さ:10μm)4’aが設けられている。
【0089】このろう付けは、第2導体層4上に、最終
的にろう材3となる組成Sn-3wt%Ag-0.8wt%Cuのろう材粉
末を含有したペーストを印刷し、この印刷部にSiからな
るMOSFETチップ基体1、コンデンサチップ13、
そしてガラススリーブ型ダイオードチップ14等のチッ
プ部品を搭載して空気中で 250±10℃に加熱して行っ
た。引き続き、図示しないNiめっき(厚さ:3μm〜7μm)
を設けたCu板2上に組成Sn-52wt%Inのろう材3’により
基板5を固着し、パワー半導体素子基体1と導体層4と
の間に直径 35μmのAu細線6を熱圧着ボンディングし、
さらに、導体層4と端子7との間に直径 35μmのAu細線
6’を熱圧着ボンディングして、第5の応用例としての
所定の高周波電圧増幅回路を構成した。この増幅回路
は、最終的に図11に破線で示すように、エポキシ樹脂
8によるトランスファモールドが施される。エポキシ樹
脂8は、熱膨張率:16ppm/℃、 ガラス転移点:155℃、体
積抵抗率:9×1015Ω・m(RT)、曲げ強度:3×1015kgf/m
m2、曲げ弾性率:1600kgf/mm2の特性を有している。トラ
ンスファモールドは、180℃の下で実施され、次いで150
℃の下で2hの熱処理を施して樹脂の硬化を促進させた。
【0090】前述した本発明の第2の実施形態による半
導体装置30の第5の応用例としての増幅回路は、-40
〜125℃の温度サイクル試験を2000回行った後、MOS
FETチップ基体1、コンデンサチップ13、ガラスス
リーブ型ダイオードチップ14等のチップ部品搭載部に
おける第2導体層4a、第1導体層4、ろう材3には何
らの異常もみられなかった。また、並行して、前述の第
5の応用例としての半導体装置30に150℃の高温放置
試験(2000h)を施したが、チップ部品の基板5からの剥
離、導体層4,4aの断線、回路機能の劣化等は観測さ
れなかった。さらに、前述の高温放置試験による基板5
とCuベース板2との間の剥離も観測されなかった。前述
した第5の応用例が、前述のような優れた信頼性が得ら
れた理由は、前述した第3の応用例の場合と同様な理由
によるものである。
【0091】また、前述した第5の応用例としての半導
体装置30の入力電圧波形及び出力電圧波形を調べた。
この結果、半導体装置30は、入力電圧0.7Vに対して、
出力電圧 35Vが得られ、50倍のゲインを得ることができ
た。また、出力電圧波形も立上がり及び立下がりともに
0.2ns以下の時定数を示している。この結果は、前述の
半導体装置30が、本発明の第2の実施形態の場合と同
様に、250MHz帯の高周波電圧制御用として実用可能なこ
とを示唆している。この半導体装置30を画素3000×30
00のテレビジョン装置に組み込んだ結果、テレビジョン
装置は高精細な画像を表示することができた。
【0092】以上、本発明による半導体装置の実施形態
を詳細に説明したきたが、本発明は実施形態の記載に限
定されるものではなく、その記述の範囲内において種々
に変更可能である。
【0093】前述で説明した本発明の実施形態による半
導体装置30は、種々の電子装置における電気回路に組
み込んで使用することができる。そして、半導体装置3
0が種々の装置の電気回路に組み込まれて使用される場
合の装置として、例えば、次のような装置を挙げること
ができる。
【0094】すなわち、(1)半導体装置が負荷に給電
を行うために利用され回転装置に給電する電気回路に組
み込まれて使用され、回転装置の回転速度を制御する装
置、あるいは、それ自体が移動するシステム、例えば、
電車、エレベーター、エスカレーター、ベルトコンベア
等に回転装置と共に組み込まれて移動システムの移動速
度を制御する装置、(2)前述の回転装置に給電する電
気回路がインバータ回路である装置、(3)半導体装置
が流体を撹拌または流動させる装置に組み込まれて、被
撹拌物または被流動物の移動速度を制御する装置、
(4)半導体装置が物体を加工する装置に組み込まれ
て、被加工物の研削速度を制御する装置、(5)半導体
装置が発光装置、例えば、蛍光灯等に組み込まれて、光
量やちらつきを制御する装置、(6)半導体装置が出力
周波数50Hzないし30kHzで作動する装置、等である。
【0095】前述した本発明の実施形態及び応用例にお
いて、半導体基体1になり得る素材は、Si(4.2ppm/
℃)、Ge(5.8ppm/℃)、GaAs(6.5ppm/℃)、GaP(5.3ppm/
℃)、SiC(3.5ppm/℃)等である。本発明は、これらの素
材からなる半導体素子を搭載することに何らの制約もな
い。そして、半導体基体は、サイリスタ、トランジス
タ、IC等の前述した実施形態に記載されていない電気的
機能を有する素子であってよい。また、基板5上に形成
された厚膜抵抗11は、チップ抵抗に置き換えられても
よい。
【0096】図13は前述した本発明の第1、第2の実
施形態の変形例の構造を説明する断面図である。図の符
号は図1、図2、図11の場合と同一である。
【0097】図13(a)に示す例は、基板5上に第1
導体層4が形成され、第2導体層4aが第1導体層4の
領域から第1導体層4が形成されていない基板5の領域
に向けて延長して設けられ、チップ部品としてのコンデ
ンサチップ13が延長された第2導体層4a上にろう材
3’によりろう付けされた構造としたものである。ま
た、図13(b)に示す例は、基板5上に形成された第
1導体層4の全面に第2導体層4aが設けられ、チップ
部品としてのコンデンサチップ13が第2導体層4a上
にろう材3’によりろう付けされた構造としたものであ
る。
【0098】
【発明の効果】以上説明したように本発明によれば、チ
ップ部品を載置部材にろう付けして固着する際の過剰な
界面反応を抑制し、製造時あるいは運転時の熱的及び機
械的変化によるろう付け部の破損を防止した製造歩留り
や信頼性の高い半導体装置及びこれを用いた電子装置を
提供することができる。
【図面の簡単な説明】
【図1】本発明の第1の実施形態による半導体装置を説
明する斜視図及び断面図である。
【図2】図1におけるチップ部品搭載部の断面構造を示
す図である。
【図3】溶融したろう材槽中にディップした場合のCu厚
膜導体層の残留厚さについて説明する図である。
【図4】溶融したろう材槽中にディップした場合の Ag-
Pt厚膜導体層の残留厚さについて説明する図である。
【図5】溶融したろう材槽中にディップした場合の Ag-
Pt厚膜導体層及びNi導体層の溶解量を説明する図であ
る。
【図6】チップ部品を搭載したろう付け部における金属
のデプスプロファイルについて説明する図である。
【図7】温度サイクル試験によるICチップ基体の断線不
良の発生状況を説明する図である。
【図8】温度サイクル試験によるコンデンサチップろう
付け部のインピーダンスの推移を説明する図である。
【図9】本発明の実施形態による半導体装置の回路例を
示す図である。
【図10】本発明の実施形態による半導体装置の他の回
路例を示す図である。
【図11】本発明の第2の実施形態による半導体装置の
構造を説明する断面図である。
【図12】図11に示す半導体装置の入力電圧波形及び
出力電圧波形を示す図である。
【図13】前述した本発明の第1、第2の実施形態の変
形例の構造を説明する断面図である。
【符号の説明】
1 半導体基体チップ 2 Cuベース板 3、3’ ろう材 4 Cu厚膜導体 4a、4’a Ag-1wt%Pt厚膜導体層 4A Cu厚膜導体層 5 アルミナセラミックス基板 6、6’ AlまたはAuワイヤ 7 端子 8 樹脂モールド 10 制御回路 11 厚膜抵抗 12 ICチップ基体 13 コンデンサチップ 13A サージ保護素子 14 ガラススリーブ型ツェナーダイオードチップ 30 半導体装置
フロントページの続き (51)Int.Cl.7 識別記号 FI テーマコート゛(参考) H05K 3/34 512 H01L 21/92 621Z // B23K 35/26 310 23/12 B H (72)発明者 遠藤 恒雄 長野県小諸市大字柏木190番地 株式会社 日立製作所半導体グループ内 (72)発明者 飯塚 守 長野県小諸市大字柏木190番地 株式会社 日立製作所半導体グループ内 (72)発明者 小山 賢治 長野県小諸市大字柏木190番地 株式会社 日立製作所半導体グループ内 (72)発明者 根岸 幹夫 埼玉県入間郡毛呂山町旭台15番地 日立東 部セミコンダクタ株式会社内 Fターム(参考) 5E319 AA03 BB11 5E343 AA02 AA24 BB16 BB44 BB49 BB54 BB55 BB72 CC01 DD03 GG16 5F044 KK04 KK13 KK18 LL01 RR01

Claims (3)

    【特許請求の範囲】
  1. 【請求項1】 チップ部品載置部材にチップ部品をろう
    付けして構成される半導体装置において、前記チップ部
    品は、前記チップ部品載置部材に設けられたCu厚膜配線
    上にSnからなるろう材、または、Sn、Sb、Ag、Cu、Ni、
    P、Bi、Zn、Au、Inの群から選択された2種以上の物質
    からなるろう材により固着され、該ろう材と前記Cu厚膜
    配線とは、両者間に設けられたAg-Pt 導体層、Ni導体層
    またはPt導体層を介して接合されていることを特徴とす
    る半導体装置。
  2. 【請求項2】 前記チップ部品載置部材がアルミナ、ガ
    ラスセラミックスまたは窒化アルミニウムセラミックス
    からなることを特徴とする請求項1記載の半導体装置。
  3. 【請求項3】 請求項1または2記載の半導体装置が、
    負荷に給電を行う回路、または、高周波信号を扱う回路
    に組み込まれたことを特徴とする電子装置。
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Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB2383552A (en) * 2001-12-28 2003-07-02 Matsushita Electric Ind Co Ltd Use of a barrier layer on a Cu substrate when using a Sn-Bi alloy as solder
GB2383551A (en) * 2001-12-28 2003-07-02 Matsushita Electric Ind Co Ltd Use of a barrier layer on a Cu substrate when using a Sn-Zn alloy as solder
JP2006179538A (ja) * 2004-12-21 2006-07-06 Hitachi Ltd 半導体パワーモジュール
US7224066B2 (en) * 2003-08-26 2007-05-29 Sanyo Electric Co., Ltd. Bonding material and circuit device using the same
CN100384309C (zh) * 2003-02-05 2008-04-23 松下电器产业株式会社 焊接方法、通过该焊接方法连接的元件和连接结构
CN117316830A (zh) * 2023-11-28 2023-12-29 成都高投芯未半导体有限公司 一种半导体封装系统及控制方法

Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB2383552A (en) * 2001-12-28 2003-07-02 Matsushita Electric Ind Co Ltd Use of a barrier layer on a Cu substrate when using a Sn-Bi alloy as solder
GB2383551A (en) * 2001-12-28 2003-07-02 Matsushita Electric Ind Co Ltd Use of a barrier layer on a Cu substrate when using a Sn-Zn alloy as solder
US6814276B2 (en) 2001-12-28 2004-11-09 Matsushita Electric Industrial Co., Ltd. Process for soldering and connecting structure
GB2383552B (en) * 2001-12-28 2005-03-02 Matsushita Electric Ind Co Ltd Process for soldering and connecting structure
GB2383551B (en) * 2001-12-28 2005-03-02 Matsushita Electric Ind Co Ltd Process for soldering and connecting structure
US6871775B2 (en) 2001-12-28 2005-03-29 Matsushita Electric Industrial Co., Ltd. Process for soldering and connecting structure
CN100384309C (zh) * 2003-02-05 2008-04-23 松下电器产业株式会社 焊接方法、通过该焊接方法连接的元件和连接结构
US7224066B2 (en) * 2003-08-26 2007-05-29 Sanyo Electric Co., Ltd. Bonding material and circuit device using the same
JP2006179538A (ja) * 2004-12-21 2006-07-06 Hitachi Ltd 半導体パワーモジュール
CN117316830A (zh) * 2023-11-28 2023-12-29 成都高投芯未半导体有限公司 一种半导体封装系统及控制方法
CN117316830B (zh) * 2023-11-28 2024-02-02 成都高投芯未半导体有限公司 一种半导体封装系统及控制方法

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