JP2001230260A - Semiconductor device and manufacturing method thereof - Google Patents

Semiconductor device and manufacturing method thereof

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JP2001230260A
JP2001230260A JP2000035128A JP2000035128A JP2001230260A JP 2001230260 A JP2001230260 A JP 2001230260A JP 2000035128 A JP2000035128 A JP 2000035128A JP 2000035128 A JP2000035128 A JP 2000035128A JP 2001230260 A JP2001230260 A JP 2001230260A
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JP
Japan
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collector
diode
layer
semiconductor device
transistor
Prior art date
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Application number
JP2000035128A
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Japanese (ja)
Inventor
Nobuo Nagano
暢雄 永野
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NEC Corp
Original Assignee
NEC Corp
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Publication date
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Abstract

PROBLEM TO BE SOLVED: To reduce a layout area of a semiconductor device where a transistor device and a diode element are subjected to wiring connection. SOLUTION: A diode is formed in a part of a collector lead-out part of a transistor.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【発明の属する技術分野】本発明はバイポーラトランジ
スタと前記バイポーラトランジスタのコレクタに接続し
たダイオード素子を有する半導体装置とその製造方法に
関する。
The present invention relates to a semiconductor device having a bipolar transistor, a diode element connected to the collector of the bipolar transistor, and a method of manufacturing the same.

【従来の技術】以下、明細書の従来技術の説明におい
て、NPN型の化合物半導体ヘテロ接合バイポーラHB
Tトランジスタを例にとり説明する。化合物HBTはそ
の優れた高周波特性や高い電流駆動能力により、10G
b/sを超える光通信用の超高周波アナログIC、超高
速ディジタルICや携帯電話用高出力素子をはじめとす
るマイクロ波、ミリ波モノリシック集積回路(MMI
C)の構成素子に適用可能である。ところで、HBTで
はその高周波特性において比較的強いコレクタ−エミッ
タ間電圧依存性を有するが、HBT集積回路では、トラ
ンジスタの高速性を最大限引き出すために、最適なコレ
クタ−エミッタ間電圧にバイアスする必要がある。そこ
で、レベルシフト用のダイオードを用いて、コレクタ−
エミッタ間電圧を調整する。図4(a)はトランジスタ
のコレクタ−ベース端子を短絡してベース−エミッタ接
合ダイオード素子を構成し、トランジスタのコレクタ端
子に接続することによりレベルシフトした例の回路構成
図である。また、図5は図4(a)のベース−エミッタ
接合を用いたPN接合ダイオードとトランジスタ素子を
配線ルールに従ってレイアウトした例である。トランジ
スタ素子はエミッタトップ型のNPN型のHBTがトラ
ンジスタの真性領域11に形成され、それ以外の半導体
領域は水素イオンまたはボロンイオン注入等を用いて高
抵抗化される。エミッタ電極7、ベース電極8、コレク
タ電極9はそれぞれコンタクトスルーホールを通して配
線12と接続している。ダイオード素子は、トランジス
タのコレクタ−ベース端子間は短絡して形成されてい
る。ベース−エミッタ接合を用いたPNダイオードのサ
イズは、トランジスタ素子のサイズと同様である。また
図4(b)のように、不要なコレクタ電極部分を除去し
てベース−エミッタ接合を用いたPNダイオードを構成
することもできるが、エミッタ及びベースの真性部分の
構造はほぼ同様であるため、ダイオード素子のサイズは
トランジスタ素子とほぼ同様なサイズとなる。図6は従
来のトランジスタ素子を上からみた上面図である。また
図7は、図6に示される従来のトランジスタ素子の各部
分の断面構造図である。ただし、見やすくするために、
配線12とコンタクトスルーホール13は省略してあ
る。図7(a)は図6のa−a’部の断面構造図であ
る。これはトランジスタ部分で、GaAsからなる半導体基
板6上にn+型GaAsからなるコレクタコンタクト層5、
n型GaAsからなるコレクタ層4、p+型GaAsからなるベ
ース層3、n型AlGaAsからなるエミッタ層2、n+型InG
aAsからなるエミッタコンタクト層1が形成され、コレ
クタコンタクト層5上にAuGe-Ni-Auからなるコレクタ電
極19、ベース層3上にTi-Pt-Auからなるベース電極
8、エミッタコンタクト層1上にWSiからなるエミッタ
電極7が形成されたメサ型のトランジスタ素子構造であ
る。図7(c)は図6のc−c’部の断面構造図であ
り、図7(b)は図6のb−b’部の断面構造図であ
る。この構造では、コレクタが下部層にあるため、コレ
クタと上部の配線を結合するために、コレクタ引き出し
部分が必要である。この場合は、コレクタコンタクト層
5,コレクタ電極19がコレクタ引き出し部分に相当す
る。ベース−コレクタ接合を用いたダイオードや、ショ
トキー接触ダイオードを新たに製造する場合は、ダイオ
ードに縦形のHBTのエピタキシャル層構造の一部を用
いて形成するため、そのダイオードの下部層からの引き
出し部分の面積がさらに必要となり、ダイオード素子の
有効な素子サイズの低減は困難である。
2. Description of the Related Art Hereinafter, in the description of the prior art in the specification, an NPN type compound semiconductor heterojunction bipolar HB will be described.
A description will be given taking a T transistor as an example. Compound HBT has a high frequency of 10G due to its excellent high-frequency characteristics and high current drive capability.
Microwave and millimeter-wave monolithic integrated circuits (MMI) including ultra-high-frequency analog ICs for optical communication exceeding b / s, ultra-high-speed digital ICs, and high-output devices for mobile phones
It is applicable to the component C). By the way, the HBT has a relatively strong collector-emitter voltage dependence in its high-frequency characteristics. However, in the HBT integrated circuit, it is necessary to bias the collector-emitter voltage to an optimum voltage in order to maximize the high-speed operation of the transistor. is there. Therefore, using a diode for level shift, the collector
Adjust the voltage between emitters. FIG. 4A is a circuit configuration diagram of an example in which a collector-base terminal of a transistor is short-circuited to form a base-emitter junction diode element, and the level is shifted by connecting to a collector terminal of the transistor. FIG. 5 shows an example in which a PN junction diode and a transistor element using the base-emitter junction of FIG. 4A are laid out according to a wiring rule. In the transistor element, an emitter-top type NPN-type HBT is formed in the intrinsic region 11 of the transistor, and the other semiconductor regions are increased in resistance by using hydrogen ion or boron ion implantation or the like. The emitter electrode 7, the base electrode 8, and the collector electrode 9 are connected to the wiring 12 through contact through holes, respectively. The diode element is formed by short-circuiting between the collector and base terminals of the transistor. The size of the PN diode using the base-emitter junction is similar to the size of the transistor element. Also, as shown in FIG. 4B, a PN diode using a base-emitter junction can be formed by removing an unnecessary collector electrode portion, but the structures of the intrinsic portions of the emitter and the base are almost the same. The size of the diode element is substantially the same as the size of the transistor element. FIG. 6 is a top view of a conventional transistor element as viewed from above. FIG. 7 is a sectional structural view of each part of the conventional transistor element shown in FIG. However, for readability,
The wiring 12 and the contact through hole 13 are omitted. FIG. 7A is a sectional structural view taken along the line aa ′ in FIG. This is a transistor portion, on a semiconductor substrate 6 made of GaAs, a collector contact layer 5 made of n + -type GaAs,
Collector layer 4 made of n-type GaAs, base layer 3 made of p + -type GaAs, emitter layer 2 made of n-type AlGaAs, n + -type InG
An emitter contact layer 1 made of aAs is formed, a collector electrode 19 made of AuGe-Ni-Au is formed on the collector contact layer 5, a base electrode 8 made of Ti-Pt-Au is formed on the base layer 3, and an emitter contact layer 1 is formed on the emitter contact layer 1. This is a mesa-type transistor element structure in which an emitter electrode 7 made of WSi is formed. FIG. 7C is a cross-sectional structural view taken along the line cc ′ in FIG. 6, and FIG. 7B is a cross-sectional structural view taken along the line bb ′ in FIG. In this structure, since the collector is in the lower layer, a collector lead portion is required to connect the collector and the upper wiring. In this case, the collector contact layer 5 and the collector electrode 19 correspond to a collector lead portion. When a diode using a base-collector junction or a Schottky contact diode is newly manufactured, a part of a vertical HBT epitaxial layer structure is used for the diode, so that a portion of the diode drawn from the lower layer is used. An additional area is required, and it is difficult to reduce the effective element size of the diode element.

【発明が解決しようとする課題】前述したように図5の
レベルシフトダイオード素子とトランジスタ回路のレイ
アウト例では、トランジスタと大差ないサイズのダイオ
ード素子を、配線ルールに従って配線接続するので、そ
れらのレイアウト面積はトランジスタ素子のサイズの2
倍以上の面積を要する。これはチップサイズの増大につ
ながる。高速動作を狙ったHBT回路では、配線の引き
回しが長くなるため、配線長の増大による配線遅延が大
きくなり、回路の高速動作が阻害される。このようにト
ランジスタの高速性を最大限に引き出すために、レベル
シフトダイオードを用いるが、ダイオード素子のサイズ
がトランジスタ素子と比較して決して小さくないため
に、チップサイズの増大および配線長が長くなり、配線
遅延により回路の高速性が阻害されるというトレードオ
フの関係が存在する。
As described above, in the layout example of the level shift diode element and the transistor circuit shown in FIG. 5, diode elements having a size substantially equal to that of the transistor are connected by wiring according to the wiring rule. Is the size of the transistor element 2
Requires twice or more area. This leads to an increase in chip size. In an HBT circuit aiming at high-speed operation, the length of wiring becomes long, so that a wiring delay due to an increase in wiring length increases, and high-speed operation of the circuit is hindered. As described above, a level shift diode is used to maximize the speed of the transistor.However, since the size of the diode element is not smaller than that of the transistor element, the chip size increases and the wiring length increases, There is a trade-off relationship that the high-speed performance of the circuit is hindered by the wiring delay.

【課題を解決するための手段】本発明の半導体装置は、
バイポーラトランジスタと、前記バイポーラトランジス
タのコレクタに接続したダイオード素子を有する半導体
装置において、前記コレクタから引き出されたコレクタ
引き出し部分を有し、前記コレクタ引き出し部分の一部
にダイオード構造を有することを特徴とする。さらに、
前記コレクタ引き出し部分は前記コレクタと上部の配線
とを結合することが望ましい。さらに、前記バイポーラ
トランジスタは半導体基板上にコレクタ層、ベース層、
エミッタ層の順に積層されていることが望ましい。前記
ダイオード構造はショットキー接触ダイオードであるこ
とが望ましい。さらに、前記ショットキー接触ダイオー
ドが前記コレクタ層の一部をイオン注入による高抵抗化
で絶縁分離した領域の上に金属層をショットキー接合し
て形成されていることが望ましい。または、前記ダイオ
ード構造はPN接合ダイオードであることが望ましい。
さらに、前記PN接合ダイオードが前記コレクタ層の一
部をイオン注入による高抵抗化で絶縁分離した領域の上
に前記コレクタ層とは逆の導電型の半導体層を成長させ
て形成されていることが望ましい。本願発明の半導体装
置の製造方法は、バイポーラトランジスタと、前記バイ
ポーラトランジスタのコレクタに接続したダイオード素
子を有する半導体装置の製造方法において、前記バイポ
ーラトランジスタのコレクタ層の一部をイオン注入によ
る高抵抗化で絶縁分離する工程と、前記絶縁分離した領
域の上に金属層をショットキー接合してショットキー接
触ダイオードを形成する工程とを含むことを特徴とす
る。また、本願発明の他の半導体装置の製造方法は、バ
イポーラトランジスタと、前記バイポーラトランジスタ
のコレクタに接続したダイオード素子を有する半導体装
置の製造方法において、前記バイポーラトランジスタの
コレクタ層の一部をイオン注入による高抵抗化で絶縁分
離する工程と、前記絶縁分離した領域の上に前記コレク
タ層とは逆の導電型の半導体層を成長させてPN接合ダ
イオードを形成する工程とを含むことを特徴とする。本
発明の半導体装置によれば、トランジスタ素子のコレク
タ引き出し部分の一部にダイオードを形成するため、ト
ランジスタ素子1個分の面積でトランジスタ素子とダイ
オード素子を形成することができ、素子のレイアウト面
積の低減と、配線長の大幅な短縮が可能で、回路の高速
動作に有利である。
According to the present invention, there is provided a semiconductor device comprising:
In a semiconductor device having a bipolar transistor and a diode element connected to a collector of the bipolar transistor, the semiconductor device has a collector leading portion drawn from the collector, and a part of the collector leading portion has a diode structure. . further,
It is preferable that the collector lead portion couples the collector with an upper wiring. Further, the bipolar transistor has a collector layer, a base layer,
It is desirable that the layers are stacked in the order of the emitter layer. Preferably, the diode structure is a Schottky contact diode. Further, it is desirable that the Schottky contact diode is formed by Schottky junction of a metal layer on a region where a part of the collector layer is insulated and separated by increasing the resistance by ion implantation. Alternatively, the diode structure is preferably a PN junction diode.
Further, the PN junction diode may be formed by growing a semiconductor layer of a conductivity type opposite to that of the collector layer on a region where a part of the collector layer is insulated and separated by increasing the resistance by ion implantation. desirable. The method of manufacturing a semiconductor device according to the present invention is a method of manufacturing a semiconductor device having a bipolar transistor and a diode element connected to a collector of the bipolar transistor, wherein a part of the collector layer of the bipolar transistor is made to have a high resistance by ion implantation. The method includes a step of insulating and isolating, and a step of forming a Schottky contact diode by Schottky bonding a metal layer on the insulated area. Another method of manufacturing a semiconductor device according to the present invention is a method of manufacturing a semiconductor device having a bipolar transistor and a diode element connected to a collector of the bipolar transistor, wherein a part of the collector layer of the bipolar transistor is formed by ion implantation. A step of forming a PN junction diode by growing a semiconductor layer having a conductivity type opposite to that of the collector layer on the region where the insulation is separated, by increasing the resistance. According to the semiconductor device of the present invention, since the diode is formed in a part of the collector lead-out portion of the transistor element, the transistor element and the diode element can be formed in the area of one transistor element, and the layout area of the element can be reduced. It is possible to reduce the wiring length and the wiring length, which is advantageous for high-speed operation of the circuit.

【発明の実施の形態】以下、実施の形態の説明では、ト
ランジスタ素子としてエミッタトップ型のNPN型のH
BTを例にとり、説明を行う。図1は、本発明の第一の
実施例によるコレクタ引き出し部分の一部の領域にダイ
オード素子を含むHBTトランジスタ素子を上面から見
た上面図である。トランジスタの真性領域とショットキ
ー接触ダイオードの真性領域は高抵抗化イオン注入され
ない領域11であり、それ以外の半導体領域は水素イオ
ン注入またはボロンイオン注入等を用いて高抵抗化され
ている。トランジスタの真性領域とショトキー接触ダイ
オードの真性領域は、高抵抗化させた半導体領域により
電気的に素子間分離され、コレクタ電極9により双方が
接続している。ショットキー接触ダイオードは、ショッ
トキー電極15とその下の半導体層から形成されてい
る。そして、図示していないが、HBTトランジスタ素
子およびショットキー接触ダイオードは上部を絶縁膜で
覆われ、ベース電極8、エミッタ電極7そしてショット
キー電極15には、絶縁膜に開けられたコンタクトスル
ーホール13を通して、金メッキなどによる配線12が
接続される。図2は、図1に示されるコレクタ引き出し
部分の一部の領域にダイオード素子を含むHBTトラン
ジスタ素子の各部分の断面構造図である。ただし、見や
すくするために、配線12とコンタクトスルーホール1
3は省略してある。図2(a)は図1のa−a’部の断
面構造図である。これはトランジスタの真性部分で、Ga
Asからなる半導体基板6上にn+型GaAsからなるコレクタ
コンタクト層5、n型GaAsからなるコレクタ層4、p+型G
aAsよりなるベース層3、n型AlGaAsからなるエミッタ層
2、n+型InGaAsからなるエミッタコンタクト層1が順次
形成され、コレクタコンタクト層5上にAuGe-Ni-Auから
なるコレクタ電極9が形成され、ベース層3上にエミッ
タ層2やエミッタコンタクト層1とSiO2からなるエミッ
タ絶縁膜側壁を隔ててTi-Pt-Auからなるベース電極8が
形成され、n+型InGaAsからなるエミッタコンタクト層1
の上にWSiからなるエミッタ電極7が形成されたメサ型
のトランジスタ素子構造である。図2(c)は図1のc
−c’部の断面構造図である。これはトランジスタのコ
レクタ引き出し部分の一部の領域に形成されたショトキ
ー接触ダイオードの構造図である。n型GaAsからなるコ
レクタ層4上にWSiからなる電極金属15をショトキー
接触で形成して、ショットキー接触ダイオードを形成し
ている。また、n+型GaAsからなるコレクタコンタクト層
5にコレクタ電極金属9によりオーミック電極が形成さ
れ、このコレクタ電極金属9を通してトランジスタの真
性部分とショットキー接触ダイオードは接続される。ま
た図2(b)は図1のb−b’部の断面構造図であり、
トランジスタとダイオードの構造図であるが、トランジ
スタ真性部分とダイオードの真性部分は、イオン注入に
よる高抵抗化された領域10により電気的に分離されて
いる。本発明による構造では、コレクタ層4と上部の配
線12を結合するコレクタ引き出し部分は、トランジス
タ真性部分のコレクタコンタクト層5,コレクタ電極金
属9,ダイオードの真性部分のコレクタコンタクト層
5,ショトキー接触ダイオード素子から構成されてい
る。すなわち、コレクタ引き出し部分の一部にダイオー
ド素子が形成されている。この構造によると、従来のよ
うにトランジスタとダイオードを別々に形成してそれぞ
れの下部層からの引き出し部分をフォトレジスト工程に
より配線金属で接続する場合と比較して、大幅に占有面
積を低減できる。 図3の素子構造図は本発明による第
二の実施例である。第一の実施例と相違する点は、トラ
ンジスタのコレクタ引き出し部分の一部のダイオード素
子が、n型GaAsからなるコレクタ層4上に選択再成長プ
ロセスを用いてp型GaAsからなる再成長層16を成長し
て形成されたPN接合ダイオードであることである。図
3(a)のa−a’部の断面構造図はトランジスタの真
性部分であり、図2のa−a’部分と同様である。図3
(c)のc−c’部の断面構造では、N型のコレクタ層
4上に選択再成長プロセスによりP型半導体層16を再
成長しP型半導体にオーミック接触可能なTi-Pt-Auから
なるオーミック電極金属17を形成して、PN接合ダイ
オードを形成する。第二の実施例では、N型の半導体領
域も選択再成長プロセスにより製造することができる。
ダイオード素子のレベルシフト電圧は、ダイオードのオ
ン電圧で表わされるが、PN接合ダイオードが通電する
ための順方向のオン電圧は、通常IC回路で用いる電流範
囲数(mAから十数mAの電流域)では、PN半導体の拡散
電位(ΦD)で次のように表現される。 ΦD = ( kT/q )・lN ( NA・ND / Ni ) (式1) (NAはアクセプタ濃度、NDはドナー濃度、Niは真性
キャリア濃度である。)これより再成長するN型半導体
層のドーピング濃度およびP型半導体層のドーピング濃
度によりレベルシフト電圧を調整設定することが可能
で、本素子構造を用いた集積回路の素子設定電圧を細か
く調整可能となり、回路の高速動作化に有利となる。
BEST MODE FOR CARRYING OUT THE INVENTION In the following description of embodiments, an NPN type H of an emitter top type is used as a transistor element.
A description will be given using BT as an example. FIG. 1 is a top view of an HBT transistor element including a diode element in a part of a collector lead-out portion according to a first embodiment of the present invention, as viewed from above. The intrinsic region of the transistor and the intrinsic region of the Schottky contact diode are regions 11 in which high resistance ion implantation is not performed, and the other semiconductor regions are increased in resistance using hydrogen ion implantation, boron ion implantation, or the like. The intrinsic region of the transistor and the intrinsic region of the Schottky contact diode are electrically separated from each other by a semiconductor region having increased resistance, and are connected to each other by a collector electrode 9. The Schottky contact diode is formed from the Schottky electrode 15 and the semiconductor layer thereunder. Although not shown, the HBT transistor element and the Schottky contact diode are covered at the top with an insulating film, and the base electrode 8, the emitter electrode 7, and the Schottky electrode 15 have contact through holes 13 formed in the insulating film. The wiring 12 is connected by gold plating or the like. FIG. 2 is a sectional structural view of each part of the HBT transistor element including a diode element in a partial region of the collector lead-out part shown in FIG. However, in order to make it easier to see, the wiring 12 and the contact through hole 1
3 is omitted. FIG. 2A is a sectional structural view taken along the line aa ′ in FIG. This is the intrinsic part of the transistor, Ga
On a semiconductor substrate 6 made of As, a collector contact layer 5 made of n + type GaAs, a collector layer 4 made of n-type GaAs, p + type G
A base layer 3 composed of aAs, an emitter layer 2 composed of n-type AlGaAs, and an emitter contact layer 1 composed of n + -type InGaAs are sequentially formed. On the collector contact layer 5, a collector electrode 9 composed of AuGe-Ni-Au is formed. A base electrode 8 made of Ti-Pt-Au is formed on the base layer 3 with the emitter layer 2 or the emitter contact layer 1 and a side wall of the emitter insulating film made of SiO 2 therebetween, and the emitter contact layer 1 made of n + type InGaAs is formed.
On which a emitter electrode 7 made of WSi is formed. FIG. 2 (c) is the same as FIG.
It is sectional drawing of the -c 'part. This is a structural diagram of a Schottky contact diode formed in a partial area of a collector lead portion of a transistor. An electrode metal 15 made of WSi is formed by Schottky contact on a collector layer 4 made of n-type GaAs to form a Schottky contact diode. An ohmic electrode is formed on the collector contact layer 5 made of n + -type GaAs by the collector electrode metal 9, and the intrinsic portion of the transistor is connected to the Schottky contact diode through the collector electrode metal 9. FIG. 2B is a sectional structural view taken along the line bb ′ of FIG.
FIG. 2 is a structural view of a transistor and a diode, wherein an intrinsic portion of the transistor and an intrinsic portion of the diode are electrically separated by a region 10 whose resistance is increased by ion implantation. In the structure according to the present invention, the collector lead portion connecting the collector layer 4 and the upper wiring 12 is composed of the collector contact layer 5 of the transistor intrinsic portion, the collector electrode metal 9, the collector contact layer 5 of the diode intrinsic portion, and the Schottky contact diode element. It is composed of That is, the diode element is formed in a part of the collector lead portion. According to this structure, the occupied area can be greatly reduced as compared with the conventional case where the transistor and the diode are separately formed and the lead portions from the respective lower layers are connected by the wiring metal by the photoresist process. FIG. 3 shows a second embodiment of the present invention. The difference from the first embodiment is that a part of the diode element in the collector lead portion of the transistor is formed on the collector layer 4 made of n-type GaAs by using a selective regrowth process to form a regrown layer 16 made of p-type GaAs. To form a PN junction diode. The cross-sectional structural view taken along the line aa ′ in FIG. 3A is the intrinsic portion of the transistor, and is similar to the line aa ′ in FIG. FIG.
In the cross-sectional structure taken along the line cc ′ in (c), the P-type semiconductor layer 16 is regrown on the N-type collector layer 4 by a selective regrowth process, and Ti-Pt-Au that can make ohmic contact with the P-type semiconductor is used. The ohmic electrode metal 17 is formed to form a PN junction diode. In the second embodiment, an N-type semiconductor region can also be manufactured by a selective regrowth process.
The level shift voltage of the diode element is represented by the on-voltage of the diode, and the forward on-voltage for energizing the PN junction diode is the number of current ranges normally used in IC circuits (current range from mA to tens of mA). Is expressed as follows by the diffusion potential (Φ D ) of the PN semiconductor. Φ D = (kT / q) · lN (N A · N D / N i 2) ( Equation 1) (N A is the acceptor concentration, N D is the donor concentration, N i is the intrinsic carrier concentration.) From this The level shift voltage can be adjusted and set by the doping concentration of the regrown N-type semiconductor layer and the doping concentration of the P-type semiconductor layer, and the element setting voltage of the integrated circuit using the present element structure can be finely adjusted. This is advantageous for high-speed operation.

【発明の効果】従来のトランジスタ素子のサイズと大差
ないダイオード素子を配線接続する場合、トランジスタ
の2倍以上のレイアウトエリアを要していたが、本発明
によるトランジスタはコレクタ引き出し部分の一部にダ
イオードを形成できるため、トランジスタ素子1個分の
レイアウト面積でトランジスタ素子とダイオード素子を
形成可能である。このように、トランジスタ素子とダイ
オード素子のレイアウト面積を1/2以下にできるた
め、チップサイズおよび他素子との接続配線長の短縮が
可能となり、本素子構造を用いたICの高速化に非常に有
利である。
According to the present invention, when wiring a diode element which is not much different from the size of a conventional transistor element, a layout area twice or more as large as that of the transistor is required. Can be formed, a transistor element and a diode element can be formed with a layout area for one transistor element. As described above, since the layout area of the transistor element and the diode element can be reduced to 1/2 or less, the chip size and the length of the connection wiring with other elements can be reduced, which is very useful for increasing the speed of an IC using this element structure. It is advantageous.

【図面の簡単な説明】[Brief description of the drawings]

【図1】 本発明によるコレクタ引き出し部分の一部の
領域にダイオード素子を含むHBTトランジスタ素子を
上面から見た上面図
FIG. 1 is a top view of an HBT transistor element including a diode element in a partial region of a collector lead-out portion according to the present invention as viewed from above.

【図2】 本発明によるコレクタ引き出し部分の一部の
領域にショットキー接触ダイオードを含むHBTトラン
ジスタ素子の第一の実施例の断面構造図
FIG. 2 is a sectional structural view of a first embodiment of an HBT transistor element including a Schottky contact diode in a part of a collector lead-out portion according to the present invention;

【図3】 本発明によるコレクタ引き出し部分の一部の
領域にダイオード素子を含むHBTトランジスタ素子の
第二の実施例の断面構造図
FIG. 3 is a sectional structural view of a second embodiment of an HBT transistor element including a diode element in a partial region of a collector lead-out portion according to the present invention;

【図4】 レベルシフトダイオードを用いたバイポーラ
トランジスタの回路構成図
FIG. 4 is a circuit configuration diagram of a bipolar transistor using a level shift diode.

【図5】 従来のレベルシフトダイオードを用いたHB
Tトランジスタ素子を上面から見た上面図
FIG. 5 shows an HB using a conventional level shift diode.
Top view of T transistor element viewed from above

【図6】 従来のHBTトランジスタ素子を上面から見
た上面図
FIG. 6 is a top view of a conventional HBT transistor element viewed from above.

【図7】 従来のHBTトランジスタ素子の断面構造図FIG. 7 is a sectional structural view of a conventional HBT transistor element.

【符号の説明】[Explanation of symbols]

1 エミッタコンタクト層 2 エミッタ層 3 ベース層 4 コレクタ層 5 コレクタコンタクト層 6 半導体基板 7 エミッタ電極 8 ベース電極 9,19 コレクタ電極 10 イオン注入により高抵抗化された半導体領域 11 素子真性領域を規定する高抵抗化イオン注入され
ない領域 12 配線 13 コンタクトスルーホール 14 エミッタ絶縁膜側壁 15 ショトキー電極 16 再成長層 17 オーミック電極 20,30 ダイオードの順方向側の端子 21,31 コレクタ端子 22,32 ベース端子 23,33 エミッタ端子
REFERENCE SIGNS LIST 1 Emitter contact layer 2 Emitter layer 3 Base layer 4 Collector layer 5 Collector contact layer 6 Semiconductor substrate 7 Emitter electrode 8 Base electrode 9, 19 Collector electrode 10 Semiconductor region whose resistance has been increased by ion implantation 11 High device defining element intrinsic region Regions where resistive ion implantation is not performed 12 Wiring 13 Contact through hole 14 Emitter insulating film side wall 15 Schottky electrode 16 Regrowth layer 17 Ohmic electrode 20, 30 Forward terminal of diode 21, 31 Collector terminal 22, 32 Base terminal 23, 33 Emitter terminal

Claims (9)

【特許請求の範囲】[Claims] 【請求項1】バイポーラトランジスタと、前記バイポー
ラトランジスタのコレクタに接続したダイオード素子を
有する半導体装置において、前記コレクタから引き出さ
れたコレクタ引き出し部分を有し、前記コレクタ引き出
し部分の一部にダイオード構造を有することを特徴とす
る半導体装置。
In a semiconductor device having a bipolar transistor and a diode element connected to a collector of the bipolar transistor, the semiconductor device has a collector lead portion drawn from the collector, and a part of the collector lead portion has a diode structure. A semiconductor device characterized by the above-mentioned.
【請求項2】前記コレクタ引き出し部分は前記コレクタ
と上部の配線とを結合することを特徴とする請求項1記
載の半導体装置。
2. The semiconductor device according to claim 1, wherein said collector lead portion connects said collector with an upper wiring.
【請求項3】前記バイポーラトランジスタは半導体基板
上にコレクタ層、ベース層、エミッタ層の順に積層され
ていることを特徴とする請求項1または2記載の半導体
装置。
3. The semiconductor device according to claim 1, wherein said bipolar transistor is laminated on a semiconductor substrate in the order of a collector layer, a base layer, and an emitter layer.
【請求項4】前記ダイオード構造はショットキー接触ダ
イオードであることを特徴とする請求項1〜3記載の半
導体装置。
4. The semiconductor device according to claim 1, wherein said diode structure is a Schottky contact diode.
【請求項5】前記ショットキー接触ダイオードが前記コ
レクタ層の一部をイオン注入による高抵抗化で絶縁分離
した領域の上に金属層をショットキー接合して形成され
ていることを特徴とする請求項4記載の半導体装置。
5. The Schottky contact diode according to claim 1, wherein a metal layer is formed by Schottky junction on a region where a part of the collector layer is insulated and separated by high resistance by ion implantation. Item 5. The semiconductor device according to item 4.
【請求項6】前記ダイオード構造はPN接合ダイオード
であることを特徴とする請求項1〜3記載の半導体装
置。
6. The semiconductor device according to claim 1, wherein said diode structure is a PN junction diode.
【請求項7】前記PN接合ダイオードが前記コレクタ層
の一部をイオン注入による高抵抗化で絶縁分離した領域
の上に前記コレクタ層とは逆の導電型の半導体層を成長
させて形成されていることを特徴とする請求項6記載の
半導体装置。
7. The PN junction diode is formed by growing a semiconductor layer having a conductivity type opposite to that of the collector layer on a region where a part of the collector layer is insulated and separated by increasing resistance by ion implantation. 7. The semiconductor device according to claim 6, wherein:
【請求項8】バイポーラトランジスタと、前記バイポー
ラトランジスタのコレクタに接続したダイオード素子を
有する半導体装置の製造方法において、前記バイポーラ
トランジスタのコレクタ層の一部をイオン注入による高
抵抗化で絶縁分離する工程と、前記絶縁分離した領域の
上に金属層をショットキー接合してショットキー接触ダ
イオードを形成する工程とを含むことを特徴とする半導
体装置の製造方法。
8. A method for manufacturing a semiconductor device having a bipolar transistor and a diode element connected to the collector of the bipolar transistor, wherein a part of the collector layer of the bipolar transistor is insulated and separated by increasing the resistance by ion implantation. Forming a Schottky contact diode by Schottky bonding a metal layer on the insulated region.
【請求項9】バイポーラトランジスタと、前記バイポー
ラトランジスタのコレクタに接続したダイオード素子を
有する半導体装置の製造方法において、前記バイポーラ
トランジスタのコレクタ層の一部をイオン注入による高
抵抗化で絶縁分離する工程と、前記絶縁分離した領域の
上に前記コレクタ層とは逆の導電型の半導体層を成長さ
せてPN接合ダイオードを形成する工程とを含むことを
特徴とする半導体装置の製造方法。
9. A method for manufacturing a semiconductor device having a bipolar transistor and a diode element connected to a collector of the bipolar transistor, wherein a part of a collector layer of the bipolar transistor is insulated and separated by increasing resistance by ion implantation. Growing a semiconductor layer of the opposite conductivity type to the collector layer on the insulated region to form a PN junction diode.
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* Cited by examiner, † Cited by third party
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CN109390331A (en) * 2017-08-08 2019-02-26 株式会社村田制作所 Semiconductor device
WO2020225896A1 (en) * 2019-05-09 2020-11-12 三菱電機株式会社 Rectifier circuit, dc power supply synthesizing circuit, and full-wave rectifier circuit

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