JP2001223596A - 信号切替装置 - Google Patents
信号切替装置Info
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- JP2001223596A JP2001223596A JP2000029316A JP2000029316A JP2001223596A JP 2001223596 A JP2001223596 A JP 2001223596A JP 2000029316 A JP2000029316 A JP 2000029316A JP 2000029316 A JP2000029316 A JP 2000029316A JP 2001223596 A JP2001223596 A JP 2001223596A
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Abstract
(57)【要約】
【課題】 簡単な構成で、複数の通信回線の切り替えを
することができる信号切替装置を提供することを課題と
する。 【解決手段】 信号切替装置は、送信データ信号TXD
および通信制御信号RTSまたはDTRを各入力端子に
入力し、通信制御信号のレベルに応じて、送信データ信
号のレベルを複数の出力端子に出力信号として順次出力
し、任意の出力信号をシリアルデータ通信出力とするデ
コーダ1と、デコーダ1の他の出力信号をラッチ信号と
して、通信制御信号のいずれかをシフトクロック信号ま
たはデータ信号として各入力端子に入力し、シフトクロ
ック信号によりデータ信号のレベルを順次シフトすると
共に、ラッチ信号によりデータ信号がラッチされ、出力
端子から所定のパラレルデータ出力を出力するシフトレ
ジスタ2とを備える。
することができる信号切替装置を提供することを課題と
する。 【解決手段】 信号切替装置は、送信データ信号TXD
および通信制御信号RTSまたはDTRを各入力端子に
入力し、通信制御信号のレベルに応じて、送信データ信
号のレベルを複数の出力端子に出力信号として順次出力
し、任意の出力信号をシリアルデータ通信出力とするデ
コーダ1と、デコーダ1の他の出力信号をラッチ信号と
して、通信制御信号のいずれかをシフトクロック信号ま
たはデータ信号として各入力端子に入力し、シフトクロ
ック信号によりデータ信号のレベルを順次シフトすると
共に、ラッチ信号によりデータ信号がラッチされ、出力
端子から所定のパラレルデータ出力を出力するシフトレ
ジスタ2とを備える。
Description
【0001】
【発明の属する技術分野】本発明は、例えば、映像切替
システムにおいて、コンピュータで複数のVTR(ビデ
オテープレコーダー)に接続されたシリアルインターフ
ェースなどの通信回線の切り替え、切り替えた映像信号
をモニタに出力するための信号切替装置に関するもので
ある。
システムにおいて、コンピュータで複数のVTR(ビデ
オテープレコーダー)に接続されたシリアルインターフ
ェースなどの通信回線の切り替え、切り替えた映像信号
をモニタに出力するための信号切替装置に関するもので
ある。
【0002】
【従来の技術】従来、複数のVTRを制御するためにパ
ーソナルコンピュータ(PC)からVTRへパラレル信
号を出力するには、パーソナルコンピュータ(PC)に
専用の拡張ボード(カード)を増設するか、パラレル出
力ポートとしてプリンタ出力ポートを使用していた。
ーソナルコンピュータ(PC)からVTRへパラレル信
号を出力するには、パーソナルコンピュータ(PC)に
専用の拡張ボード(カード)を増設するか、パラレル出
力ポートとしてプリンタ出力ポートを使用していた。
【0003】この場合、パーソナルコンピュータ(P
C)などの端末装置側においてできるだけ簡単なハード
ウエアで複数のシリアル通信(RS−232CやRS−
422A)を切り替えたいという要求があった。
C)などの端末装置側においてできるだけ簡単なハード
ウエアで複数のシリアル通信(RS−232CやRS−
422A)を切り替えたいという要求があった。
【0004】また、Windows NTなどのオペレ
ーティングシステム(OS)では、ハードウエアコント
ロールのためにデバイスドライバが必要となるが、この
デバイスドライバの開発は困難なことが多いため、パラ
レルポート拡張カードなどを簡単に端末装置にインスト
ールすることができない場合があった。一方で、RS−
232CのポートにアクセスするためのAPI(App
lication Programming Inte
rface)はOSに標準で搭載されているので、特別
なツールは必要ないため、積極的にこの機能を使いたい
という要求があった。
ーティングシステム(OS)では、ハードウエアコント
ロールのためにデバイスドライバが必要となるが、この
デバイスドライバの開発は困難なことが多いため、パラ
レルポート拡張カードなどを簡単に端末装置にインスト
ールすることができない場合があった。一方で、RS−
232CのポートにアクセスするためのAPI(App
lication Programming Inte
rface)はOSに標準で搭載されているので、特別
なツールは必要ないため、積極的にこの機能を使いたい
という要求があった。
【0005】また、通常、パーソナルコンピュータ(P
C)のシリアル通信ポートは、多くても2つ、最近の機
種では1つしか搭載されていないので、複数のシリアル
通信を使用する場合には、通信回線の切り替えが必要と
なっていた。
C)のシリアル通信ポートは、多くても2つ、最近の機
種では1つしか搭載されていないので、複数のシリアル
通信を使用する場合には、通信回線の切り替えが必要と
なっていた。
【0006】また、パーソナルコンピュータ(PC)の
シリアル通信用のコネクタに接続されている出力ポート
は、TXD(Transmit Data:送信データ
信号)、DTR(Data Terminal Rea
dy:送信準備信号)、およびRTS(Request
To Send:送信要求信号)の3本しかないた
め、そのままでは複雑な回線切替の制御を行うことがで
きなかった。
シリアル通信用のコネクタに接続されている出力ポート
は、TXD(Transmit Data:送信データ
信号)、DTR(Data Terminal Rea
dy:送信準備信号)、およびRTS(Request
To Send:送信要求信号)の3本しかないた
め、そのままでは複雑な回線切替の制御を行うことがで
きなかった。
【0007】また、市販の多ポート通信用ボード(また
はカード)は一般的に高価であり、しかも制御も複雑で
あった。
はカード)は一般的に高価であり、しかも制御も複雑で
あった。
【0008】このような要求に対応するため、本発明の
出願人は、先に、RS−232C回線を介して複数のビ
デオを切り替える特開平11−232729号公報記載
のVTRコントロールシステムを提案している。
出願人は、先に、RS−232C回線を介して複数のビ
デオを切り替える特開平11−232729号公報記載
のVTRコントロールシステムを提案している。
【0009】
【発明が解決しようとする課題】しかし、上述した従来
のVTRコントロールシステムでは、簡易な信号の切り
替えをするだけでよい場合であっても、高度のソフトウ
エアの開発技術が必要であったり、ソフトウエアのデバ
ッグのために高価な機材を用いなくてはならないという
不都合があった。
のVTRコントロールシステムでは、簡易な信号の切り
替えをするだけでよい場合であっても、高度のソフトウ
エアの開発技術が必要であったり、ソフトウエアのデバ
ッグのために高価な機材を用いなくてはならないという
不都合があった。
【0010】そこで、本発明は、かかる点に鑑みてなさ
れたものであり、簡単な構成で、複数の通信回線の切り
替えをすることができる信号切替装置を提供することを
課題とする。
れたものであり、簡単な構成で、複数の通信回線の切り
替えをすることができる信号切替装置を提供することを
課題とする。
【0011】
【課題を解決するための手段】本発明の信号切替装置
は、送信データ信号、通信制御信号を用いて、所定のシ
リアルデータ通信出力と、パラレルデータ出力を切り替
える信号切替装置において、送信データ信号および通信
制御信号を各入力端子に入力し、通信制御信号のレベル
に応じて、送信データ信号のレベルを複数の出力端子に
出力信号として順次出力し、任意の出力信号をシリアル
データ通信出力とするデコーダ手段と、デコーダ手段の
他の出力信号をラッチ信号として、通信制御信号のいず
れかをシフトクロック信号またはデータ信号として各入
力端子に入力し、シフトクロック信号によりデータ信号
のレベルを順次シフトすると共に、ラッチ信号によりデ
ータ信号がラッチされ、出力端子から所定のパラレルデ
ータ出力を出力するパラレル出力手段とを備え、通信制
御信号のレベルに応じて、任意のシリアルデータ通信出
力とパラレルデータ出力とを切り替えるものである。
は、送信データ信号、通信制御信号を用いて、所定のシ
リアルデータ通信出力と、パラレルデータ出力を切り替
える信号切替装置において、送信データ信号および通信
制御信号を各入力端子に入力し、通信制御信号のレベル
に応じて、送信データ信号のレベルを複数の出力端子に
出力信号として順次出力し、任意の出力信号をシリアル
データ通信出力とするデコーダ手段と、デコーダ手段の
他の出力信号をラッチ信号として、通信制御信号のいず
れかをシフトクロック信号またはデータ信号として各入
力端子に入力し、シフトクロック信号によりデータ信号
のレベルを順次シフトすると共に、ラッチ信号によりデ
ータ信号がラッチされ、出力端子から所定のパラレルデ
ータ出力を出力するパラレル出力手段とを備え、通信制
御信号のレベルに応じて、任意のシリアルデータ通信出
力とパラレルデータ出力とを切り替えるものである。
【0012】従って本発明によれば、以下の作用をす
る。デコーダ手段は、送信データ信号および送信要求信
号または送信準備信号などの通信制御信号を各入力端子
に入力し、通信制御信号のレベルに応じて、送信データ
信号のレベルを複数の出力端子に出力信号として順次出
力し、任意の出力信号をシリアルデータ通信出力とす
る。
る。デコーダ手段は、送信データ信号および送信要求信
号または送信準備信号などの通信制御信号を各入力端子
に入力し、通信制御信号のレベルに応じて、送信データ
信号のレベルを複数の出力端子に出力信号として順次出
力し、任意の出力信号をシリアルデータ通信出力とす
る。
【0013】また、パラレル出力手段は、デコーダ手段
の他の出力信号をラッチ信号として、通信制御信号のい
ずれか、ここでは送信要求信号をシフトクロック信号、
送信準備信号をデータ信号として各入力端子に入力し、
シフトクロック信号によりデータ信号のレベルを順次シ
フトすると共に、ラッチ信号によりデータ信号がラッチ
され、出力端子から所定のパラレルデータ出力を出力す
る。
の他の出力信号をラッチ信号として、通信制御信号のい
ずれか、ここでは送信要求信号をシフトクロック信号、
送信準備信号をデータ信号として各入力端子に入力し、
シフトクロック信号によりデータ信号のレベルを順次シ
フトすると共に、ラッチ信号によりデータ信号がラッチ
され、出力端子から所定のパラレルデータ出力を出力す
る。
【0014】なお、映像切替システムにおいて、パーソ
ナルコンピュータと信号切替装置とはシリアル信号が伝
送される1本のシリアル通信線により接続され、信号切
替装置の被制御装置切り替え用の出力端子と被制御装置
とが、シリアル通信線により接続される。
ナルコンピュータと信号切替装置とはシリアル信号が伝
送される1本のシリアル通信線により接続され、信号切
替装置の被制御装置切り替え用の出力端子と被制御装置
とが、シリアル通信線により接続される。
【0015】このようにして、この信号切替装置は、デ
コーダ手段により、送信要求信号または送信準備信号の
通信制御信号のレベルに応じて、任意のシリアルデータ
通信出力とパラレルデータ出力とをそれぞれ独立して切
り替える。
コーダ手段により、送信要求信号または送信準備信号の
通信制御信号のレベルに応じて、任意のシリアルデータ
通信出力とパラレルデータ出力とをそれぞれ独立して切
り替える。
【0016】この信号切替装置は、この送信データ信
号、送信要求信号および送信準備信号を使用して、切り
替えのためにデータの再転送をすることなく、各系統で
独立してシリアル通信の切り替えを行い、独立してパラ
レルデータを作り出す。
号、送信要求信号および送信準備信号を使用して、切り
替えのためにデータの再転送をすることなく、各系統で
独立してシリアル通信の切り替えを行い、独立してパラ
レルデータを作り出す。
【0017】
【発明の実施の形態】本実施の形態の信号切替装置は、
例えば、映像切替システムにおいて適用されるものであ
って、特に、RS−232Cなどのシリアル通信ライン
の通信制御信号とデコーダを組み合わせて、独立したシ
リアル通信回線の切り替えと、パラレル出力の制御を行
うものである。
例えば、映像切替システムにおいて適用されるものであ
って、特に、RS−232Cなどのシリアル通信ライン
の通信制御信号とデコーダを組み合わせて、独立したシ
リアル通信回線の切り替えと、パラレル出力の制御を行
うものである。
【0018】ここで、映像切替システムは、図示はしな
いが、パーソナルコンピュータ(PC)と、切替器と、
複数のVTRと、セレクタと、テレビモニタとを有して
構成され、1台のパーソナルコンピュータ(PC)で切
替器を介して複数のVTRを切り替え、切り替えに応じ
た映像/音声信号をセレクタを介してテレビモニタへ出
力するものである。本実施の形態の信号切替装置は切替
器に相当するものである。
いが、パーソナルコンピュータ(PC)と、切替器と、
複数のVTRと、セレクタと、テレビモニタとを有して
構成され、1台のパーソナルコンピュータ(PC)で切
替器を介して複数のVTRを切り替え、切り替えに応じ
た映像/音声信号をセレクタを介してテレビモニタへ出
力するものである。本実施の形態の信号切替装置は切替
器に相当するものである。
【0019】図11は、本実施の形態の信号切替装置を
適用した映像/音声切替スイッチャーを示す図である。
図11Aにおいて、フロントパネル110には内部回路
の電源電圧の投入を行う電源スイッチ111と、入力信
号に対する出力信号の各クロスポイントにおける切り替
えを行う切替スイッチ112とが設けられている。
適用した映像/音声切替スイッチャーを示す図である。
図11Aにおいて、フロントパネル110には内部回路
の電源電圧の投入を行う電源スイッチ111と、入力信
号に対する出力信号の各クロスポイントにおける切り替
えを行う切替スイッチ112とが設けられている。
【0020】図11Bにおいて、リアパネル113には
ビデオ/オーディオ入力端子114−1と、ビデオ/オ
ーディオ出力端子114−2と、リファレンスビデオ入
力端子115と、パラレルリモート端子116と、S映
像入力端子117−1と、S映像出力端子117−2
と、ACインレット118とが設けられている。
ビデオ/オーディオ入力端子114−1と、ビデオ/オ
ーディオ出力端子114−2と、リファレンスビデオ入
力端子115と、パラレルリモート端子116と、S映
像入力端子117−1と、S映像出力端子117−2
と、ACインレット118とが設けられている。
【0021】ここで、パラレルリモート端子116は上
述した映像切替システムにおけるセレクタのコントロー
ルパネルと接続されるパラレル出力用端子である。
述した映像切替システムにおけるセレクタのコントロー
ルパネルと接続されるパラレル出力用端子である。
【0022】また、ビデオ/オーディオ入出力端子はす
べて同軸ケーブル用端子であり、パラレルリモート端子
116はマルチピン端子(25ピン)である。
べて同軸ケーブル用端子であり、パラレルリモート端子
116はマルチピン端子(25ピン)である。
【0023】図11Cはリモート端子のピン配列を示
し、図11Dはリモート端子のピン名称を示している。
なお、上述した映像切替システムにおいて、VTRに接
続されるセレクタ内部のコントロールパネル側から選択
する動作モードをリモートモードといい、VTR内部の
信号処理部であるDSP(デジタルシグナルプロセッサ
ー)側から選択する動作モードをローカルモードとい
う。ここでは、リモートモードにおけるセレクタ内部の
コントロールパネルへの制御信号を示している。
し、図11Dはリモート端子のピン名称を示している。
なお、上述した映像切替システムにおいて、VTRに接
続されるセレクタ内部のコントロールパネル側から選択
する動作モードをリモートモードといい、VTR内部の
信号処理部であるDSP(デジタルシグナルプロセッサ
ー)側から選択する動作モードをローカルモードとい
う。ここでは、リモートモードにおけるセレクタ内部の
コントロールパネルへの制御信号を示している。
【0024】なお、図示はしないが、映像切替システム
において、パーソナルコンピュータ(PC)とスイッチ
ャー(切替器)とはシリアル信号が伝送される1本のR
S−232C通信線により接続され、スイッチャー(切
替器)のVTR切り替え用の複数のRS−232C出力
端子と複数のVTRとが、複数本(最大8本)のRS−
232C通信線により接続される。
において、パーソナルコンピュータ(PC)とスイッチ
ャー(切替器)とはシリアル信号が伝送される1本のR
S−232C通信線により接続され、スイッチャー(切
替器)のVTR切り替え用の複数のRS−232C出力
端子と複数のVTRとが、複数本(最大8本)のRS−
232C通信線により接続される。
【0025】また、図示はしないが、内部にパーソナル
コンピュータ(PC)に相当するマイクロコンピュータ
を内蔵しているスイッチャー(切替器)では、パーソナ
ルコンピュータ(PC)および接続用のRS−232C
通信線は必要がないが、以下の説明は、パーソナルコン
ピュータ(PC)とスイッチャー(切替器)とがRS−
232C通信線で接続される場合についてのみ説明す
る。
コンピュータ(PC)に相当するマイクロコンピュータ
を内蔵しているスイッチャー(切替器)では、パーソナ
ルコンピュータ(PC)および接続用のRS−232C
通信線は必要がないが、以下の説明は、パーソナルコン
ピュータ(PC)とスイッチャー(切替器)とがRS−
232C通信線で接続される場合についてのみ説明す
る。
【0026】さらに、スイッチャー(切替器)におい
て、パーソナルコンピュータ(PC)から1つのシリア
ル通信信号が複数(最大8本)にS/P(シリアル/パ
ラレル)変換された信号が出力されるパラレルリモート
端子116と、セレクタのコントロールパネルとはコン
トロール線により接続されている。
て、パーソナルコンピュータ(PC)から1つのシリア
ル通信信号が複数(最大8本)にS/P(シリアル/パ
ラレル)変換された信号が出力されるパラレルリモート
端子116と、セレクタのコントロールパネルとはコン
トロール線により接続されている。
【0027】なお、図示はしないが、RS−232C端
子は、マルチピン構成(9ピンまたは12ピン)となっ
ている。
子は、マルチピン構成(9ピンまたは12ピン)となっ
ている。
【0028】このように、上述したスイッチャーは、8
入力(INPUT 1〜8)に対してそれぞれ2系統の
出力(OUTPUT 1/2)切り替えと、各系統の出
力をそれぞれ無効(OFF)にすることも可能である。
従って、最低でも、(8+1)×2=18ビットのパラ
レル出力までを要求される可能性が出てきた。
入力(INPUT 1〜8)に対してそれぞれ2系統の
出力(OUTPUT 1/2)切り替えと、各系統の出
力をそれぞれ無効(OFF)にすることも可能である。
従って、最低でも、(8+1)×2=18ビットのパラ
レル出力までを要求される可能性が出てきた。
【0029】また、上述した映像切替システムにおい
て、このスイッチャーに接続する複数のVTRについて
も、シリアルインターフェースの方式がRS−232C
とRS−422Aとを混在して使用したいという要求も
あったため、従来の技術に示した特開平11−2327
29号公報記載のVTRコントロールシステムの図10
のSP変換器の改良として、図12のシリアル通信回路
およびパラレル出力回路を開発した。
て、このスイッチャーに接続する複数のVTRについて
も、シリアルインターフェースの方式がRS−232C
とRS−422Aとを混在して使用したいという要求も
あったため、従来の技術に示した特開平11−2327
29号公報記載のVTRコントロールシステムの図10
のSP変換器の改良として、図12のシリアル通信回路
およびパラレル出力回路を開発した。
【0030】この図12に示すシリアル通信回路および
パラレル出力回路は、本実施の形態の信号切替装置を説
明する前の前提となるものである。図12が従来のSP
変換器と異なる点は送信の際にRS−232C用のアナ
ログマルチプレクサ122−1およびRS−422A用
のアナログマルチプレクサ122−3のイネーブル端子
Eの有効/無効の選択切り替えを、DTR信号とシフト
レジスタ121−1出力(QD)の2信号のオアゲート
127−1の出力およびDTR信号とシフトレジスタ1
21−1出力(QH)の2信号のオアゲート127−2
の出力を用いている点と、受信の際にRS−232C用
のアナログマルチプレクサ122−2またはRS−42
2A用のアナログマルチプレクサ122−4の受信信号
を抵抗器128−1および抵抗器128−2を介して1
本のラインで受信している点である。
パラレル出力回路は、本実施の形態の信号切替装置を説
明する前の前提となるものである。図12が従来のSP
変換器と異なる点は送信の際にRS−232C用のアナ
ログマルチプレクサ122−1およびRS−422A用
のアナログマルチプレクサ122−3のイネーブル端子
Eの有効/無効の選択切り替えを、DTR信号とシフト
レジスタ121−1出力(QD)の2信号のオアゲート
127−1の出力およびDTR信号とシフトレジスタ1
21−1出力(QH)の2信号のオアゲート127−2
の出力を用いている点と、受信の際にRS−232C用
のアナログマルチプレクサ122−2またはRS−42
2A用のアナログマルチプレクサ122−4の受信信号
を抵抗器128−1および抵抗器128−2を介して1
本のラインで受信している点である。
【0031】このようなシリアル通信回路およびパラレ
ル出力回路は、以下のような動作をする。図12におい
て、シフトレジスタ121−1は送信の際にRS−23
2C用のアナログマルチプレクサ122−1およびRS
−422A用のアナログマルチプレクサ122−3のス
イッチの選択の動作をし、受信の際にRS−232C用
のアナログマルチプレクサ122−2およびRS−42
2A用のアナログマルチプレクサ122−4の動作をす
る。
ル出力回路は、以下のような動作をする。図12におい
て、シフトレジスタ121−1は送信の際にRS−23
2C用のアナログマルチプレクサ122−1およびRS
−422A用のアナログマルチプレクサ122−3のス
イッチの選択の動作をし、受信の際にRS−232C用
のアナログマルチプレクサ122−2およびRS−42
2A用のアナログマルチプレクサ122−4の動作をす
る。
【0032】また、シフトレジスタ121−2は、図1
1Dに示したスイッチャーのパラレルリモートピンのS
ELECT1−1〜1−8までの選択制御を行い、シフ
トレジスタ121−3は、図11Dに示したリモートピ
ンのSELECT2−1〜2−8までの選択制御を行
い、シフトレジスタ121−4は、図11Dに示したリ
モートピンのSELECT1・OFFとSELECT2
・OFFの選択制御を行う。
1Dに示したスイッチャーのパラレルリモートピンのS
ELECT1−1〜1−8までの選択制御を行い、シフ
トレジスタ121−3は、図11Dに示したリモートピ
ンのSELECT2−1〜2−8までの選択制御を行
い、シフトレジスタ121−4は、図11Dに示したリ
モートピンのSELECT1・OFFとSELECT2
・OFFの選択制御を行う。
【0033】シフトレジスタ121にデータをセットす
る手順は、まず、LCKをハイレベルHにする(DTR
は−12V)。ここでクロックを立ち上げてもSCKを
ハイレベルHに固定しているので、前回と同じデータが
ラッチされているため問題はない。次に、DATA(T
XD)とSCK(RTS)を使ってデータをシフトす
る。32ビット転送が終わったらLCKをハイレベルH
からローレベルL、さらにハイレベルHとして、ラッチ
させる。
る手順は、まず、LCKをハイレベルHにする(DTR
は−12V)。ここでクロックを立ち上げてもSCKを
ハイレベルHに固定しているので、前回と同じデータが
ラッチされているため問題はない。次に、DATA(T
XD)とSCK(RTS)を使ってデータをシフトす
る。32ビット転送が終わったらLCKをハイレベルH
からローレベルL、さらにハイレベルHとして、ラッチ
させる。
【0034】調歩同期式(UART)通信を行う場合
は、シフトレジスタ121をコントロールして、RS−
232Cならシフトレジスタ121−1の出力QDをロ
ーレベルL、RS−422Aならシフトレジスタ121
−1の出力QHをローレベルLにする。
は、シフトレジスタ121をコントロールして、RS−
232Cならシフトレジスタ121−1の出力QDをロ
ーレベルL、RS−422Aならシフトレジスタ121
−1の出力QHをローレベルLにする。
【0035】そして、シフトレジスタ121−1のLC
KをローレベルLにする(DTRは12V)。
KをローレベルLにする(DTRは12V)。
【0036】これにより、オアゲート127−1または
オアゲート127−2を介して、選択したいRS−23
2C用のアナログマルチプレクサ122−1またはRS
−422A用のアナログマルチプレクサ122−3のイ
ネーブル端子_E(ただし、_*はアクティブローを示
す。なお、回路図中では上付バーで図示する。)がロー
レベルLとなり、イネーブル端子Eが有効に切り替えら
れる。
オアゲート127−2を介して、選択したいRS−23
2C用のアナログマルチプレクサ122−1またはRS
−422A用のアナログマルチプレクサ122−3のイ
ネーブル端子_E(ただし、_*はアクティブローを示
す。なお、回路図中では上付バーで図示する。)がロー
レベルLとなり、イネーブル端子Eが有効に切り替えら
れる。
【0037】なお、このとき、SCK(RTS)はシフ
ト時以外はハイレベルHに保っておく。
ト時以外はハイレベルHに保っておく。
【0038】なお、パワーオン直後、シフトレジスタ1
21に値が転送されるまで、場合によっては双方の、受
信の際のRS−232C用のアナログマルチプレクサ1
22−2またはRS−422A用のアナログマルチプレ
クサ122−4の受信信号がぶつかってしまうことが考
えられるので、異なる抵抗値の抵抗器128−1および
抵抗器128−2を介して簡易的に1本のラインで受信
している。
21に値が転送されるまで、場合によっては双方の、受
信の際のRS−232C用のアナログマルチプレクサ1
22−2またはRS−422A用のアナログマルチプレ
クサ122−4の受信信号がぶつかってしまうことが考
えられるので、異なる抵抗値の抵抗器128−1および
抵抗器128−2を介して簡易的に1本のラインで受信
している。
【0039】なお、ぶつかる条件は、シフトレジスタ1
21−1の出力QDがローレベルLかつ出力QHがロー
レベルLかつLCKがローレベルLのときのみである。
21−1の出力QDがローレベルLかつ出力QHがロー
レベルLかつLCKがローレベルLのときのみである。
【0040】なお、送信データ信号TXDは、電圧+5
〜+15Vのときに2進データ値で「0」、電圧−5〜
−15Vのときに2進データ値で「1」となる。すなわ
ち、ロジックレベルでは、「0」の場合にローレベル
L、「1」の場合にハイレベルHとなる。
〜+15Vのときに2進データ値で「0」、電圧−5〜
−15Vのときに2進データ値で「1」となる。すなわ
ち、ロジックレベルでは、「0」の場合にローレベル
L、「1」の場合にハイレベルHとなる。
【0041】また、通信制御信号である送信要求信号R
TSおよび送信準備信号DTRは、電圧+5〜+15V
のときに「オン」、電圧−5〜−15Vのときに「オ
フ」となる。すなわち、ロジックレベルでは、「オン」
の場合にローレベルL、「オフ」の場合にハイレベルH
となる。
TSおよび送信準備信号DTRは、電圧+5〜+15V
のときに「オン」、電圧−5〜−15Vのときに「オ
フ」となる。すなわち、ロジックレベルでは、「オン」
の場合にローレベルL、「オフ」の場合にハイレベルH
となる。
【0042】また、送信データ信号TXDは、通信して
いない時間帯はハイレベルHのアイドル状態を保持し、
通信開始と共にローレベルLのスタートビットを先頭
に、例えば、「10000010」の8ビットのデータ
ビットを転送し、この後、ハイレベルHの1ビットのス
トップビットを転送するようになっている。
いない時間帯はハイレベルHのアイドル状態を保持し、
通信開始と共にローレベルLのスタートビットを先頭
に、例えば、「10000010」の8ビットのデータ
ビットを転送し、この後、ハイレベルHの1ビットのス
トップビットを転送するようになっている。
【0043】このとき、通信制御信号である送信要求信
号RTSおよび送信準備信号DTRは、RS−232C
通信制御線により接続されている切替器に対して、パー
ソナルコンピュータ(PC)がデータ通信の準備ができ
ているかどうかを通知するために用意されている。
号RTSおよび送信準備信号DTRは、RS−232C
通信制御線により接続されている切替器に対して、パー
ソナルコンピュータ(PC)がデータ通信の準備ができ
ているかどうかを通知するために用意されている。
【0044】図12の回路は、この3つの送信データ信
号TXD、送信要求信号RTSおよび送信準備信号DT
Rを使用して、切替器でシリアル通信の切り替えおよび
パラレルデータを作り出すものである。
号TXD、送信要求信号RTSおよび送信準備信号DT
Rを使用して、切替器でシリアル通信の切り替えおよび
パラレルデータを作り出すものである。
【0045】次に、RS−232CとRS−422Aの
切り替え手順を説明する。図12のシリアル通信回路お
よびパラレル出力においてはシフトレジスタ121のL
CK端子(DTR)とアナログマルチプレクサ122の
イネーブル端子_Eとを共用しているので、手順を間違
えると誤った状態になってしまうので注意が必要であ
る。逆に、シフトレジスタ121のLCK端子(DT
R)とアナログマルチプレクサ122のイネーブル端子
_Eとを共用しているので、TXD,DTRおよびRT
Sの3本の信号線のみでシフトレジスタ121とアナロ
グマルチプレクサ122のコントロールを行いかがら、
同時にUART(調歩同期式)通信を可能とすることが
できる。
切り替え手順を説明する。図12のシリアル通信回路お
よびパラレル出力においてはシフトレジスタ121のL
CK端子(DTR)とアナログマルチプレクサ122の
イネーブル端子_Eとを共用しているので、手順を間違
えると誤った状態になってしまうので注意が必要であ
る。逆に、シフトレジスタ121のLCK端子(DT
R)とアナログマルチプレクサ122のイネーブル端子
_Eとを共用しているので、TXD,DTRおよびRT
Sの3本の信号線のみでシフトレジスタ121とアナロ
グマルチプレクサ122のコントロールを行いかがら、
同時にUART(調歩同期式)通信を可能とすることが
できる。
【0046】第1に、シフトレジスタ121に転送デー
タTXDを転送する。RS−232Cのときはシフトレ
ジスタ121−1の出力QDをローレベルL、RS−4
22Aのときはシフトレジスタ121−1の出力QHを
ローレベルLにすることを考慮しながら、シフトレジス
タ121−1のLCKをハイレベルHにして、シフトレ
ジスタ121−1のDATAとSCKをコントロールし
て4つのアナログマルチプレクサ122−1〜122−
4に合計32ビットを転送する。
タTXDを転送する。RS−232Cのときはシフトレ
ジスタ121−1の出力QDをローレベルL、RS−4
22Aのときはシフトレジスタ121−1の出力QHを
ローレベルLにすることを考慮しながら、シフトレジス
タ121−1のLCKをハイレベルHにして、シフトレ
ジスタ121−1のDATAとSCKをコントロールし
て4つのアナログマルチプレクサ122−1〜122−
4に合計32ビットを転送する。
【0047】このとき、DATAはSCKの立ち上がり
でシフトされる。SCKは32ビットシフト後、ハイレ
ベルHの状態に保っておくようにする。シフト終了後、
LCKをハイレベルHからローレベルL、さらにハイレ
ベルHとして、ラッチする。SCK(RTS)はラッチ
後ハイレベルHの状態に保っておく。
でシフトされる。SCKは32ビットシフト後、ハイレ
ベルHの状態に保っておくようにする。シフト終了後、
LCKをハイレベルHからローレベルL、さらにハイレ
ベルHとして、ラッチする。SCK(RTS)はラッチ
後ハイレベルHの状態に保っておく。
【0048】第2に、送信データ信号TXDまたは受信
データ信号RXD用アナログマルチプレクサ122を選
択する。シフトレジスタ121−1の出力QDまたはQ
HのどちらかがローレベルLになっている。そこで、オ
アゲート127につながっているLCK端子をローレベ
ルLにする。その結果、選択されている方のアナログマ
ルチプレクサ122のイネーブル端子_Eがローレベル
Lになり、アナログマルチプレクサ122が送信データ
信号TXDまたは受信データ信号RXDのラインに接続
される。
データ信号RXD用アナログマルチプレクサ122を選
択する。シフトレジスタ121−1の出力QDまたはQ
HのどちらかがローレベルLになっている。そこで、オ
アゲート127につながっているLCK端子をローレベ
ルLにする。その結果、選択されている方のアナログマ
ルチプレクサ122のイネーブル端子_Eがローレベル
Lになり、アナログマルチプレクサ122が送信データ
信号TXDまたは受信データ信号RXDのラインに接続
される。
【0049】第3に、RS−232CかRS−422A
の通信を行う。選択されているインターフェース方式の
アナログマルチプレクサ122を介して通信をすること
ができる。なお、この間もSCKはハイレベルHに保っ
ておくようにする。
の通信を行う。選択されているインターフェース方式の
アナログマルチプレクサ122を介して通信をすること
ができる。なお、この間もSCKはハイレベルHに保っ
ておくようにする。
【0050】第4に、新しい転送データTXDをシフト
レジスタ121に転送する。まず最初にシフトレジスタ
121のLCKをハイレベルHにする。シフトレジスタ
のSCKはハイレベルHのままだったので、ここでLC
KをハイレベルHにしても同じ第1の手順で求められた
値がシフトレジスタ121にラッチされる。続いて第1
の手順で送信データを転送する。
レジスタ121に転送する。まず最初にシフトレジスタ
121のLCKをハイレベルHにする。シフトレジスタ
のSCKはハイレベルHのままだったので、ここでLC
KをハイレベルHにしても同じ第1の手順で求められた
値がシフトレジスタ121にラッチされる。続いて第1
の手順で送信データを転送する。
【0051】なお、RS−232CまたはRS−422
Aの回線を切り替えるときも、シフトレジスタ121−
2による、図11Dに示したスイッチャーのパラレルリ
モートピンのSELECT1−1〜1−8までの選択制
御、シフトレジスタ121−3による、図11Dに示し
たリモートピンのSELECT2−1〜2−8までの選
択制御、シフトレジスタ121−4による、図11Dに
示したリモートピンのSELECT1・OFFとSEL
ECT2・OFFの選択制御の選択情報を再送する必要
がある。
Aの回線を切り替えるときも、シフトレジスタ121−
2による、図11Dに示したスイッチャーのパラレルリ
モートピンのSELECT1−1〜1−8までの選択制
御、シフトレジスタ121−3による、図11Dに示し
たリモートピンのSELECT2−1〜2−8までの選
択制御、シフトレジスタ121−4による、図11Dに
示したリモートピンのSELECT1・OFFとSEL
ECT2・OFFの選択制御の選択情報を再送する必要
がある。
【0052】同様に、上述したスイッチャーの選択だけ
を変えるときも、RS−232CまたはRS−422A
の回線の切り替え設定情報を再送する必要がある。ま
た、上述したり理由により、シフトレジスタ121−1
の出力QDおよびQHを同時にローレベルLにしないよ
うにする必要がある。
を変えるときも、RS−232CまたはRS−422A
の回線の切り替え設定情報を再送する必要がある。ま
た、上述したり理由により、シフトレジスタ121−1
の出力QDおよびQHを同時にローレベルLにしないよ
うにする必要がある。
【0053】このようにして、上述した図12のシリア
ル通信回路およびパラレル出力を用いることにより、R
S−232CおよびRS−422Aを混在して使用する
場合において、RS−232Cのインターフェースケー
ブルにVTRが8台、RS−422Aのインターフェー
スケーブルにVTRが8台まで接続可能となる。
ル通信回路およびパラレル出力を用いることにより、R
S−232CおよびRS−422Aを混在して使用する
場合において、RS−232Cのインターフェースケー
ブルにVTRが8台、RS−422Aのインターフェー
スケーブルにVTRが8台まで接続可能となる。
【0054】また、従来に比べて、シフトレジスタ12
1を増設しているので、図11に示したスイッチャーの
機能を充分にコントロールすることができる。
1を増設しているので、図11に示したスイッチャーの
機能を充分にコントロールすることができる。
【0055】しかし、上述した図12のシリアル通信回
路およびパラレル出力を用いた場合には、以下のような
不都合がある。
路およびパラレル出力を用いた場合には、以下のような
不都合がある。
【0056】第1に、調歩同期式の出力切り替え用のス
イッチであるアナログマルチプレクサの出力を切り替え
るだけでよい場合にも、パラレルポートの出力用のシフ
トレジスタにシリアル出力用のデータを転送する必要が
あるという不都合がある。
イッチであるアナログマルチプレクサの出力を切り替え
るだけでよい場合にも、パラレルポートの出力用のシフ
トレジスタにシリアル出力用のデータを転送する必要が
あるという不都合がある。
【0057】第2に、逆に、パラレルポートの出力用の
シフトレジスタに対する制御により、パラレルポートの
出力パターンを切り替えるだけのためにも、調歩同期式
の出力切り替え用のスイッチであるアナログマルチプレ
クサにパラレル出力用のデータを転送する必要があると
いう不都合がある。
シフトレジスタに対する制御により、パラレルポートの
出力パターンを切り替えるだけのためにも、調歩同期式
の出力切り替え用のスイッチであるアナログマルチプレ
クサにパラレル出力用のデータを転送する必要があると
いう不都合がある。
【0058】第3に、調歩同期式のシリアルインターフ
ェースのRS−232Cの系統と、RS−422Aの系
統を単純に切り替えるだけのためにも、すべてのデータ
を転送し直す必要があるという不都合がある。
ェースのRS−232Cの系統と、RS−422Aの系
統を単純に切り替えるだけのためにも、すべてのデータ
を転送し直す必要があるという不都合がある。
【0059】第4に、シフトレジスタ121−1のQD
出力とQH出力を同時にローレベルLにしてしまうと、
RS−232CとRS−422Aの双方に送信データT
XDが出力されてしまうという不都合があった。
出力とQH出力を同時にローレベルLにしてしまうと、
RS−232CとRS−422Aの双方に送信データT
XDが出力されてしまうという不都合があった。
【0060】特に、電源投入時はシフトレジスタの出力
が不定なので、上述したように外部からのシリアル通信
線がぶつかっても大丈夫なように、双方の受信ラインに
抵抗器などを接続しておく必要があるという不都合があ
った。
が不定なので、上述したように外部からのシリアル通信
線がぶつかっても大丈夫なように、双方の受信ラインに
抵抗器などを接続しておく必要があるという不都合があ
った。
【0061】上述した第1、第2および第3の点の何れ
の場合も、あるブロックだけ切り替えたい場合でも、す
べてのビット(上述した例では32ビット)すべてを転
送する必要があるため、プログラム上多少の処理時間の
無駄を生じてしまう。切り替えスピードが要求されない
用途では、図12の例でも充分実用になるが、さらに上
述した3点を改良した本実施の形態の信号切替装置につ
いて以下に説明する。
の場合も、あるブロックだけ切り替えたい場合でも、す
べてのビット(上述した例では32ビット)すべてを転
送する必要があるため、プログラム上多少の処理時間の
無駄を生じてしまう。切り替えスピードが要求されない
用途では、図12の例でも充分実用になるが、さらに上
述した3点を改良した本実施の形態の信号切替装置につ
いて以下に説明する。
【0062】まず、上述した各点の不都合を解決するに
あたって、回路規模が大きくなってしまっては構成が複
雑になり、コストが上昇するため、ここでは、できるだ
け同じIC(集積回路)の個数で改良することを考えて
いる。
あたって、回路規模が大きくなってしまっては構成が複
雑になり、コストが上昇するため、ここでは、できるだ
け同じIC(集積回路)の個数で改良することを考えて
いる。
【0063】上述した図12に示した回路では、アナロ
グマルチプレクサの選択を行う回路にオアゲートを使用
していたが、以下に示す本実施の形態では、オアゲート
のICに替えて、デコーダICを用いただけで、ICの
個数を同じくして、上述した各点の不都合を解決するよ
うにした。
グマルチプレクサの選択を行う回路にオアゲートを使用
していたが、以下に示す本実施の形態では、オアゲート
のICに替えて、デコーダICを用いただけで、ICの
個数を同じくして、上述した各点の不都合を解決するよ
うにした。
【0064】図1は、本実施の形態の信号切替装置の構
成図である。図1において、信号切替装置は、パーソナ
ルコンピュータ(PC)のシリアル通信用のコネクタに
接続されている出力ポートから出力される、RTS(R
equest To Send:送信要求信号)、DT
R(Data Terminal Ready:送信準
備信号)、およびTXD(Transmit Dat
a:送信データ信号)の3本のラインに対して設けら
れ、インバーターで構成されるRS−232Cレシーバ
ー3、4、5と、シリアル通信およびパラレル出力のコ
ントロールを行うデコーダ1と、インバーターで構成さ
れ外部機器への出力用のRS−232Cドライバー6
と、パラレルコントロール機器への出力用のシフトレジ
スタ2とを有して構成される。
成図である。図1において、信号切替装置は、パーソナ
ルコンピュータ(PC)のシリアル通信用のコネクタに
接続されている出力ポートから出力される、RTS(R
equest To Send:送信要求信号)、DT
R(Data Terminal Ready:送信準
備信号)、およびTXD(Transmit Dat
a:送信データ信号)の3本のラインに対して設けら
れ、インバーターで構成されるRS−232Cレシーバ
ー3、4、5と、シリアル通信およびパラレル出力のコ
ントロールを行うデコーダ1と、インバーターで構成さ
れ外部機器への出力用のRS−232Cドライバー6
と、パラレルコントロール機器への出力用のシフトレジ
スタ2とを有して構成される。
【0065】ここで、デコーダ1は、送信データ信号お
よび送信要求信号RTSまたは送信準備信号DTRなど
の通信制御信号を各入力端子A,B,_G(ただし、_
*はアクティブローを示す。)に入力し、通信制御信号
のレベルに応じて、送信データ信号のレベルを複数の出
力端子_Y0,_Y1,_Y2,_Y3に出力信号とし
て順次出力し、任意の出力信号_Y0をシリアルデータ
通信出力とするものである。
よび送信要求信号RTSまたは送信準備信号DTRなど
の通信制御信号を各入力端子A,B,_G(ただし、_
*はアクティブローを示す。)に入力し、通信制御信号
のレベルに応じて、送信データ信号のレベルを複数の出
力端子_Y0,_Y1,_Y2,_Y3に出力信号とし
て順次出力し、任意の出力信号_Y0をシリアルデータ
通信出力とするものである。
【0066】また、シフトレジスタ2は、デコーダ1の
他の出力信号_Y3をラッチ信号_LCKとして、通信
制御信号のいずれか、ここでは送信要求信号RTSをシ
フトクロック信号_SCK、送信準備信号DTRをデー
タ信号DATAとして各入力端子_LCK,_SCK,
DATAに入力し、シフトクロック信号_SCKにより
データ信号DATAのレベルを順次シフトすると共に、
ラッチ信号_LCKによりデータ信号DATAがラッチ
され、出力端子QA,QB,QC,QD,QE,QF,
QG,QHから所定のパラレルデータ出力を出力する。
他の出力信号_Y3をラッチ信号_LCKとして、通信
制御信号のいずれか、ここでは送信要求信号RTSをシ
フトクロック信号_SCK、送信準備信号DTRをデー
タ信号DATAとして各入力端子_LCK,_SCK,
DATAに入力し、シフトクロック信号_SCKにより
データ信号DATAのレベルを順次シフトすると共に、
ラッチ信号_LCKによりデータ信号DATAがラッチ
され、出力端子QA,QB,QC,QD,QE,QF,
QG,QHから所定のパラレルデータ出力を出力する。
【0067】なお、映像切替システムにおいて、パーソ
ナルコンピュータ(PC)と信号切替装置とはシリアル
信号が伝送される1本のRS−232C通信線により接
続され、信号切替装置のVTR切り替え用のRS−23
2C出力端子とVTRとが、RS−232C通信線によ
り接続される。
ナルコンピュータ(PC)と信号切替装置とはシリアル
信号が伝送される1本のRS−232C通信線により接
続され、信号切替装置のVTR切り替え用のRS−23
2C出力端子とVTRとが、RS−232C通信線によ
り接続される。
【0068】このようにして、本実施の形態の信号切替
装置は、デコーダ1により、送信要求信号RTSまたは
送信準備信号DTRの通信制御信号のレベルに応じて、
任意のシリアルデータ通信出力_Y0とパラレルデータ
出力QA,QB,QC,QD,QE,QF,QG,QH
とを切り替える。
装置は、デコーダ1により、送信要求信号RTSまたは
送信準備信号DTRの通信制御信号のレベルに応じて、
任意のシリアルデータ通信出力_Y0とパラレルデータ
出力QA,QB,QC,QD,QE,QF,QG,QH
とを切り替える。
【0069】本実施の形態の信号切替装置は、この3つ
の送信データ信号TXD、送信要求信号RTSおよび送
信準備信号DTRを使用して、切り替えのためにデータ
の再転送をすることなく、各系統で独立してシリアル通
信の切り替えを行い、独立してパラレルデータを作り出
すことができる。
の送信データ信号TXD、送信要求信号RTSおよび送
信準備信号DTRを使用して、切り替えのためにデータ
の再転送をすることなく、各系統で独立してシリアル通
信の切り替えを行い、独立してパラレルデータを作り出
すことができる。
【0070】図2は、デコーダ(74XX139)1の
機能表である。図2において、結論づけられるのは、第
1に、AとBの組み合わせで、_Y0〜_Y3出力の何
れか1つの出力のみがローレベルLとなり、第2に、A
とBの組み合わせで選択した、_Y0〜_Y3出力は_
Gの論理をそのまま出力する(_GがローレベルLなら
_YはローレベルL、_GがハイレベルHなら_Yもハ
イレベルHになる)ということである。
機能表である。図2において、結論づけられるのは、第
1に、AとBの組み合わせで、_Y0〜_Y3出力の何
れか1つの出力のみがローレベルLとなり、第2に、A
とBの組み合わせで選択した、_Y0〜_Y3出力は_
Gの論理をそのまま出力する(_GがローレベルLなら
_YはローレベルL、_GがハイレベルHなら_Yもハ
イレベルHになる)ということである。
【0071】この2つの機能を使い分けることで、後述
するように、データの選択または選択されたデータの転
送に用いることができる。
するように、データの選択または選択されたデータの転
送に用いることができる。
【0072】図3は、デコーダ(74XX139)1の
ブロックであり、図4は、デコーダ(74XX139)
1のピン配置である。図4に示すように、このICに
は、図3に示すデコーダ(74XX139)が2組内蔵
されている。
ブロックであり、図4は、デコーダ(74XX139)
1のピン配置である。図4に示すように、このICに
は、図3に示すデコーダ(74XX139)が2組内蔵
されている。
【0073】図5は、シフトレジスタ(74XX59
5)2の機能表である。図5において、第1に、データ
信号DATAがローレベルLで、シフトクロック信号_
SCKの立ち上がりで出力QA〜QHではローレベルL
がシフトレジスタにシフトされ、第2に、データ信号D
ATAがハイレベルHで、シフトクロック信号_SCK
の立ち上がりで出力QA〜QHではハイレベルHがシフ
トレジスタにシフトされる。また、第3に、シフトクロ
ック信号_SCKの立ち下がりで出力QA〜QHではシ
フトレジスタに変化はない。
5)2の機能表である。図5において、第1に、データ
信号DATAがローレベルLで、シフトクロック信号_
SCKの立ち上がりで出力QA〜QHではローレベルL
がシフトレジスタにシフトされ、第2に、データ信号D
ATAがハイレベルHで、シフトクロック信号_SCK
の立ち上がりで出力QA〜QHではハイレベルHがシフ
トレジスタにシフトされる。また、第3に、シフトクロ
ック信号_SCKの立ち下がりで出力QA〜QHではシ
フトレジスタに変化はない。
【0074】また、第4に、ラッチ信号_LCKの立ち
上がりで出力QA〜QHではシフトレジスタのデータが
8ビットラッチに記憶(出力)され、第5に、ラッチ信
号_LCKの立ち下がりで出力QA〜QHではデータラ
ッチに変化はない。
上がりで出力QA〜QHではシフトレジスタのデータが
8ビットラッチに記憶(出力)され、第5に、ラッチ信
号_LCKの立ち下がりで出力QA〜QHではデータラ
ッチに変化はない。
【0075】このように構成された本実施の形態の信号
切替装置の動作を以下に説明する。図1において、シフ
トレジスタ2にデータを転送する場合には、データ信号
DATA(送信準備信号DTR)とシフトクロック信号
_SCK(送信要求信号RTS)をコントロールして、
1ビットずつシフトしていく。
切替装置の動作を以下に説明する。図1において、シフ
トレジスタ2にデータを転送する場合には、データ信号
DATA(送信準備信号DTR)とシフトクロック信号
_SCK(送信要求信号RTS)をコントロールして、
1ビットずつシフトしていく。
【0076】なお、ここでは送信準備信号DTRをデー
タ信号DATAに、送信要求信号RTSをシフトクロッ
ク信号_SCKに割り当てているが、この逆にしても良
い。
タ信号DATAに、送信要求信号RTSをシフトクロッ
ク信号_SCKに割り当てているが、この逆にしても良
い。
【0077】シフトした状態で、デコーダ1の_G(送
信データ信号TXD)をハイレベルHに保っておくこと
で、_Y0〜_Y3はハイレベルHのままとなるので、
図1中のデコーダ1出力の_Y0〜_Y3はハイレベル
Hを保っていることになる。
信データ信号TXD)をハイレベルHに保っておくこと
で、_Y0〜_Y3はハイレベルHのままとなるので、
図1中のデコーダ1出力の_Y0〜_Y3はハイレベル
Hを保っていることになる。
【0078】次に、シフトレジスタ2にデータをラッチ
するときに、デコーダ1の入力A=ハイレベルH、入力
B=ハイレベルHの状態にして、入力_Gをハイレベル
HからローレベルL、さらにハイレベルHと変化させる
ことで、出力_Y3も同じくハイレベルHからローレベ
ルL、さらにハイレベルHと変化するため、シフトレジ
スタ2のラッチ信号_LCKにパルスが加わり、このパ
ルスの立ち上がりでラッチ動作が行われる。
するときに、デコーダ1の入力A=ハイレベルH、入力
B=ハイレベルHの状態にして、入力_Gをハイレベル
HからローレベルL、さらにハイレベルHと変化させる
ことで、出力_Y3も同じくハイレベルHからローレベ
ルL、さらにハイレベルHと変化するため、シフトレジ
スタ2のラッチ信号_LCKにパルスが加わり、このパ
ルスの立ち上がりでラッチ動作が行われる。
【0079】次に、デコーダ1の入力A=ローレベル
L、入力B=ローレベルLの状態にすると、入力_Gは
出力_Y0にそのまま出力されるので、送信データ信号
TXDを通常の調歩同期式シリアル通信として使用する
と、出力_Y0からはそのまま送信データ信号TXDラ
インからのデータが出力されるので、外部機器にRS−
232Cシリアルインターフェースのデータとして通信
することができる。
L、入力B=ローレベルLの状態にすると、入力_Gは
出力_Y0にそのまま出力されるので、送信データ信号
TXDを通常の調歩同期式シリアル通信として使用する
と、出力_Y0からはそのまま送信データ信号TXDラ
インからのデータが出力されるので、外部機器にRS−
232Cシリアルインターフェースのデータとして通信
することができる。
【0080】図6は、シフトレジスタにデータ転送し
て、ラッチするタイミングを示すタイミングチャートで
ある。図6ロに示すAと図6ハに示すBを共にハイレベ
ルHにすることで、図6トに示す_Y3に図6イに示す
_Gが出力される。_Gをシフトレジスタ2のラッチ信
号_LCKとして使用する。この_Y3の_G出力の
間、調歩同期通信に使用する_Y0はハイレベルHに保
たれる。
て、ラッチするタイミングを示すタイミングチャートで
ある。図6ロに示すAと図6ハに示すBを共にハイレベ
ルHにすることで、図6トに示す_Y3に図6イに示す
_Gが出力される。_Gをシフトレジスタ2のラッチ信
号_LCKとして使用する。この_Y3の_G出力の
間、調歩同期通信に使用する_Y0はハイレベルHに保
たれる。
【0081】図7は、RS−232C通信信号を出力す
る際の状態を示すタイミングチャートである。図7にお
いて、図7ロに示すAと図7ハに示すBを共にローレベ
ルLにすることで、図7ニに示す_Y0に図7イに示す
_Gが出力される。_Gを調歩同期通信として使用する
回路に、_Y0を接続しておくことで、図7ホに示す_
Y1,図7ヘに示す_Y2,図7トに示す_Y3に影響
を与えることなく、通信をすることができる。
る際の状態を示すタイミングチャートである。図7にお
いて、図7ロに示すAと図7ハに示すBを共にローレベ
ルLにすることで、図7ニに示す_Y0に図7イに示す
_Gが出力される。_Gを調歩同期通信として使用する
回路に、_Y0を接続しておくことで、図7ホに示す_
Y1,図7ヘに示す_Y2,図7トに示す_Y3に影響
を与えることなく、通信をすることができる。
【0082】このように、デコーダ1の入力AおよびB
の組み合わせで出力_Yを使い分けることができる。
の組み合わせで出力_Yを使い分けることができる。
【0083】さて、上述した図1に示したデコーダ1に
おいて、まだ使っていない出力_Y1と_Y2とがあ
る。この2つの出力は、入力AとBとの組み合わせで、
_Y0のようにRS−232Cのシリアル通信ラインを
そのまま伝送することにも使うことができるし、また、
_Y3のようにラッチ信号_LCKを生成するために用
いることもできる。
おいて、まだ使っていない出力_Y1と_Y2とがあ
る。この2つの出力は、入力AとBとの組み合わせで、
_Y0のようにRS−232Cのシリアル通信ラインを
そのまま伝送することにも使うことができるし、また、
_Y3のようにラッチ信号_LCKを生成するために用
いることもできる。
【0084】そこで、次に一例として、図8に、デコー
ダ1の出力_Y0をRS−232Cのシリアル通信デー
タ用、_Y1をRS−422Aのシリアル通信データ
用、_Y2をシリアル通信回線の切り替えシフトレジス
タのラッチ信号用、_Y3をパラレル出力ポートの切り
替えシフトレジスタのラッチ信号用として用いた場合の
シリアル通信とパラレル出力の切替回路を示す。
ダ1の出力_Y0をRS−232Cのシリアル通信デー
タ用、_Y1をRS−422Aのシリアル通信データ
用、_Y2をシリアル通信回線の切り替えシフトレジス
タのラッチ信号用、_Y3をパラレル出力ポートの切り
替えシフトレジスタのラッチ信号用として用いた場合の
シリアル通信とパラレル出力の切替回路を示す。
【0085】図8は、シリアル通信とパラレル出力の切
替回路である。図10にパラレル制御ポートを示す。図
8において、切替回路は、パーソナルコンピュータ(P
C)のシリアル通信用のコネクタに接続されている出力
ポートから出力される、送信要求信号RTS、送信準備
信号DTR、および送信データ信号TXDの3本のライ
ンに対して設けられ、インバーターで構成されるRS−
232Cレシーバー80−1、80−2、80−3と、
アナログマルチプレクサ83にイネーブル信号S1,S
2を供給するデコーダ81−1と、アナログマルチプレ
クサ83−1にRS−232C通信データS3を供給ま
たはアナログマルチプレクサ83−3にRS−422A
通信データS4を供給し、シフトレジスタ82にシリア
ル通信切替ラッチ信号S5を供給し、シフトレジスタ1
00にパラレル出力切替ラッチ信号S6を供給するデコ
ーダ81−2とを有して構成される。
替回路である。図10にパラレル制御ポートを示す。図
8において、切替回路は、パーソナルコンピュータ(P
C)のシリアル通信用のコネクタに接続されている出力
ポートから出力される、送信要求信号RTS、送信準備
信号DTR、および送信データ信号TXDの3本のライ
ンに対して設けられ、インバーターで構成されるRS−
232Cレシーバー80−1、80−2、80−3と、
アナログマルチプレクサ83にイネーブル信号S1,S
2を供給するデコーダ81−1と、アナログマルチプレ
クサ83−1にRS−232C通信データS3を供給ま
たはアナログマルチプレクサ83−3にRS−422A
通信データS4を供給し、シフトレジスタ82にシリア
ル通信切替ラッチ信号S5を供給し、シフトレジスタ1
00にパラレル出力切替ラッチ信号S6を供給するデコ
ーダ81−2とを有して構成される。
【0086】また、切替回路は、アナログマルチプレク
サ83−1,83−2にスイッチデータS7を供給し、
アナログマルチプレクサ83−3,83−4にスイッチ
データS8を供給するシフトレジスタ82を有して構成
される。
サ83−1,83−2にスイッチデータS7を供給し、
アナログマルチプレクサ83−3,83−4にスイッチ
データS8を供給するシフトレジスタ82を有して構成
される。
【0087】また、切替回路は、イネーブル信号S1に
より有効となり、RS−232C通信データS3をスイ
ッチデータS7により複数系統に切り替えて出力するア
ナログマルチプレクサ83−1と、インバーターで構成
され外部機器への出力用のRS−232Cドライバー8
4−1〜84−8とを有して構成される。
より有効となり、RS−232C通信データS3をスイ
ッチデータS7により複数系統に切り替えて出力するア
ナログマルチプレクサ83−1と、インバーターで構成
され外部機器への出力用のRS−232Cドライバー8
4−1〜84−8とを有して構成される。
【0088】また、切替回路は、イネーブル信号S1に
より有効となり、RS−232C通信データS3をスイ
ッチデータS7により複数系統から切り替えて入力する
アナログマルチプレクサ83−2と、インバーターで構
成され外部機器からの入力用のRS−232Cレシーバ
ー85−1〜85−8とを有して構成される。
より有効となり、RS−232C通信データS3をスイ
ッチデータS7により複数系統から切り替えて入力する
アナログマルチプレクサ83−2と、インバーターで構
成され外部機器からの入力用のRS−232Cレシーバ
ー85−1〜85−8とを有して構成される。
【0089】また、切替回路は、イネーブル信号S2に
より有効となり、RS−422A通信データS4をスイ
ッチデータS8により複数系統に切り替えて出力するア
ナログマルチプレクサ83−3と、インバーターで構成
され外部機器への出力用のRS−422Aドライバー8
6−1〜86−8とを有して構成される。
より有効となり、RS−422A通信データS4をスイ
ッチデータS8により複数系統に切り替えて出力するア
ナログマルチプレクサ83−3と、インバーターで構成
され外部機器への出力用のRS−422Aドライバー8
6−1〜86−8とを有して構成される。
【0090】また、切替回路は、イネーブル信号S2に
より有効となり、RS−422A通信データS4をスイ
ッチデータS8により複数系統から切り替えて入力する
アナログマルチプレクサ83−4と、インバーターで構
成され外部機器からの入力用のRS−422Aレシーバ
ー87−1〜87−8とを有して構成される。
より有効となり、RS−422A通信データS4をスイ
ッチデータS8により複数系統から切り替えて入力する
アナログマルチプレクサ83−4と、インバーターで構
成され外部機器からの入力用のRS−422Aレシーバ
ー87−1〜87−8とを有して構成される。
【0091】また、切替回路は、RS−232Cまたは
RS−422A受信データをパーソナルコンピュータ
(PC)へ供給するためのRS−232Cドライバー8
8を有して構成される。
RS−422A受信データをパーソナルコンピュータ
(PC)へ供給するためのRS−232Cドライバー8
8を有して構成される。
【0092】また、切替回路は、パラレル出力切替ラッ
チ信号S6、送信要求信号RTSまたは送信準備信号D
TRによりデータシフトまたはデータラッチを行ってパ
ラレル制御ポート101から外部のスイッチコントロー
ル部へパラレル出力をするシフトレジスタ100を有し
て構成される。
チ信号S6、送信要求信号RTSまたは送信準備信号D
TRによりデータシフトまたはデータラッチを行ってパ
ラレル制御ポート101から外部のスイッチコントロー
ル部へパラレル出力をするシフトレジスタ100を有し
て構成される。
【0093】ここで、デコーダ81−2は図1における
デコーダ1に相当し、送信データ信号、および送信要求
信号RTSまたは送信準備信号DTRなどの通信制御信
号を各入力端子A,B,_G(ただし、_*はアクティ
ブローを示す。)に入力し、通信制御信号のレベルに応
じて、送信データ信号のレベルを複数の出力端子_Y
0,_Y1,_Y2,_Y3に出力信号として順次出力
し、任意の出力信号_Y0,_Y1をシリアルデータ通
信出力とするものである。
デコーダ1に相当し、送信データ信号、および送信要求
信号RTSまたは送信準備信号DTRなどの通信制御信
号を各入力端子A,B,_G(ただし、_*はアクティ
ブローを示す。)に入力し、通信制御信号のレベルに応
じて、送信データ信号のレベルを複数の出力端子_Y
0,_Y1,_Y2,_Y3に出力信号として順次出力
し、任意の出力信号_Y0,_Y1をシリアルデータ通
信出力とするものである。
【0094】また、シフトレジスタ100は図1におけ
るシフトレジスタ2に相当し、デコーダ81−2の他の
出力信号_Y3(パラレル出力切替ラッチ信号S6)を
ラッチ信号_LCKとして、通信制御信号のいずれか、
ここでは送信要求信号RTSをデータ信号DATAとし
て、送信準備信号DTRをシフトクロック信号_SCK
として各入力端子_LCK,_SCK,DATAに入力
し、シフトクロック信号_SCKによりデータ信号DA
TAのレベルを順次シフトすると共に、ラッチ信号_L
CKによりデータ信号DATAがラッチされ、出力端子
QA,QB,QC,QD,QE,QF,QG,QHから
所定のパラレルデータ出力を出力する。
るシフトレジスタ2に相当し、デコーダ81−2の他の
出力信号_Y3(パラレル出力切替ラッチ信号S6)を
ラッチ信号_LCKとして、通信制御信号のいずれか、
ここでは送信要求信号RTSをデータ信号DATAとし
て、送信準備信号DTRをシフトクロック信号_SCK
として各入力端子_LCK,_SCK,DATAに入力
し、シフトクロック信号_SCKによりデータ信号DA
TAのレベルを順次シフトすると共に、ラッチ信号_L
CKによりデータ信号DATAがラッチされ、出力端子
QA,QB,QC,QD,QE,QF,QG,QHから
所定のパラレルデータ出力を出力する。
【0095】このように構成された切替回路のデータ転
送手順を以下に説明する。まず、第1に、送信データ信
号TXDをハイレベルHにして、デコーダ81−2の入
力_GをハイレベルHにする。
送手順を以下に説明する。まず、第1に、送信データ信
号TXDをハイレベルHにして、デコーダ81−2の入
力_GをハイレベルHにする。
【0096】次に、第2に、送信準備信号DTR(CL
OCK)と送信要求信号RTS(DATA)をコントロ
ールして、デコーダ81−2の入力AとBのレベルを変
化させることにより、シリアル通信用シフトレジスタ8
2またはパラレル出力用シフトレジスタ100にデータ
を転送する。シリアル通信用シフトレジスタ82および
パラレル出力用シフトレジスタ100はCLOCKの立
ち上がりでデータがシフトされる。
OCK)と送信要求信号RTS(DATA)をコントロ
ールして、デコーダ81−2の入力AとBのレベルを変
化させることにより、シリアル通信用シフトレジスタ8
2またはパラレル出力用シフトレジスタ100にデータ
を転送する。シリアル通信用シフトレジスタ82および
パラレル出力用シフトレジスタ100はCLOCKの立
ち上がりでデータがシフトされる。
【0097】第3に、シリアル通信用のシフトレジスタ
82にデータをラッチしたい場合は、CLOCK=ロー
レベルL、DATA=ハイレベルHにした後、送信デー
タ信号TXDラインをハイレベルHからローレベルL、
さらにハイレベルHと変化させる。パラレル出力用シフ
トレジスタ100にデータをラッチしたい場合は、CL
OCK=ハイレベルH、DATA=ハイレベルHにした
後、送信データ信号TXDラインをハイレベルHからロ
ーレベルL、さらにハイレベルHと変化させる。
82にデータをラッチしたい場合は、CLOCK=ロー
レベルL、DATA=ハイレベルHにした後、送信デー
タ信号TXDラインをハイレベルHからローレベルL、
さらにハイレベルHと変化させる。パラレル出力用シフ
トレジスタ100にデータをラッチしたい場合は、CL
OCK=ハイレベルH、DATA=ハイレベルHにした
後、送信データ信号TXDラインをハイレベルHからロ
ーレベルL、さらにハイレベルHと変化させる。
【0098】第4に、RS−232Cのシリアル通信回
線を使いたいときは、CLOCK=ローレベルL、DA
TA=ローレベルLにして、送信データ信号TXDライ
ンを使って、調歩同期式の通信を行う。RS−422A
のシリアル通信回線を使いたいときは、CLOCK=ハ
イレベルH、DATA=ローレベルLにして、送信デー
タ信号TXDラインを使って、調歩同期式の通信を行
う。
線を使いたいときは、CLOCK=ローレベルL、DA
TA=ローレベルLにして、送信データ信号TXDライ
ンを使って、調歩同期式の通信を行う。RS−422A
のシリアル通信回線を使いたいときは、CLOCK=ハ
イレベルH、DATA=ローレベルLにして、送信デー
タ信号TXDラインを使って、調歩同期式の通信を行
う。
【0099】なお、図8の切替回路の動作上の特徴とし
て以下の点がある。まず、RS−232C用のアナログ
マルチプレクサ83−1,83−2と、RS−422A
用のアナログマルチプレクサ83−3,83−4は、双
方ともイネーブル端子_E=ローレベルLでイネーブル
(有効)状態となる。イネーブル端子_Eへ供給される
イネーブル信号S1,S2は、デコーダ81−1の出力
_Y0と_Y1に割り当てられているので、双方が同時
にローレベルLになることはないので、RS−232C
用のアナログマルチプレクサ83−1,83−2と、R
S−422A用のアナログマルチプレクサ83−3,8
3−4とが同時にイネーブル状態になることはない。
て以下の点がある。まず、RS−232C用のアナログ
マルチプレクサ83−1,83−2と、RS−422A
用のアナログマルチプレクサ83−3,83−4は、双
方ともイネーブル端子_E=ローレベルLでイネーブル
(有効)状態となる。イネーブル端子_Eへ供給される
イネーブル信号S1,S2は、デコーダ81−1の出力
_Y0と_Y1に割り当てられているので、双方が同時
にローレベルLになることはないので、RS−232C
用のアナログマルチプレクサ83−1,83−2と、R
S−422A用のアナログマルチプレクサ83−3,8
3−4とが同時にイネーブル状態になることはない。
【0100】また、デコーダ81−2の出力_Y2(シ
リアル通信用シフトレジスタ82へのシリアル通信切替
ラッチ信号S5)または_Y3(パラレル出力用シフト
レジスタ100へのパラレル出力切替ラッチ信号S6)
が選択されているときは、_Y0および_Y1は共にハ
イレベルHに固定されるので、上述した第3の転送手順
で送信データ信号TXDラインをハイレベルHからロー
レベルL、さらにハイレベルHと変化させても、RS−
232CまたはRS−422Aのシリアル通信ラインに
何等影響はない。
リアル通信用シフトレジスタ82へのシリアル通信切替
ラッチ信号S5)または_Y3(パラレル出力用シフト
レジスタ100へのパラレル出力切替ラッチ信号S6)
が選択されているときは、_Y0および_Y1は共にハ
イレベルHに固定されるので、上述した第3の転送手順
で送信データ信号TXDラインをハイレベルHからロー
レベルL、さらにハイレベルHと変化させても、RS−
232CまたはRS−422Aのシリアル通信ラインに
何等影響はない。
【0101】また、デコーダ81−2の出力_Y2でシ
リアル通信用シフトレジスタ82へのシリアル通信切替
ラッチ信号S5を選択、または_Y3でパラレル出力用
シフトレジスタ100へのパラレル出力切替ラッチ信号
S6を選択することができるので、シリアル通信用シフ
トレジスタ82とパラレル出力用シフトレジスタ100
を独立でコントロールすることが可能となる。
リアル通信用シフトレジスタ82へのシリアル通信切替
ラッチ信号S5を選択、または_Y3でパラレル出力用
シフトレジスタ100へのパラレル出力切替ラッチ信号
S6を選択することができるので、シリアル通信用シフ
トレジスタ82とパラレル出力用シフトレジスタ100
を独立でコントロールすることが可能となる。
【0102】従って、シリアル通信時は8ビット(接続
をずらせば6ビット)、パラレルだけなら24ビットの
転送で済む(32ビット転送する必要がない)。
をずらせば6ビット)、パラレルだけなら24ビットの
転送で済む(32ビット転送する必要がない)。
【0103】なお、上述した第3の転送手順で送信デー
タ信号TXDラインをハイレベルHからローレベルL、
さらにハイレベルHと変化させたときに、シリアル通信
用のシフトレジスタ82またはパラレル出力用シフトレ
ジスタ100にデータがラッチされるので、変化させる
前に、不用意にCLOCK(DTR)ラインを立ち上げ
ないように注意する必要がある。これは、CLOCK
(DTR)ラインを立ち上げてしまうと、その回数分だ
け上述したシフトレジスタのデータのシフト動作が進ん
でしまうためである。
タ信号TXDラインをハイレベルHからローレベルL、
さらにハイレベルHと変化させたときに、シリアル通信
用のシフトレジスタ82またはパラレル出力用シフトレ
ジスタ100にデータがラッチされるので、変化させる
前に、不用意にCLOCK(DTR)ラインを立ち上げ
ないように注意する必要がある。これは、CLOCK
(DTR)ラインを立ち上げてしまうと、その回数分だ
け上述したシフトレジスタのデータのシフト動作が進ん
でしまうためである。
【0104】この際、上述したシフトレジスタにおいて
一度ラッチ動作をしてしまえば、自由にCLOCK(D
TR)ラインとDATA(RTS)ラインをデコーダ8
1−2の入力AおよびBに対するコントロールとして使
用することが可能となる。
一度ラッチ動作をしてしまえば、自由にCLOCK(D
TR)ラインとDATA(RTS)ラインをデコーダ8
1−2の入力AおよびBに対するコントロールとして使
用することが可能となる。
【0105】また、上述した第4の転送手順で、RS−
232Cのシリアル通信回線とRS−422Aのシリア
ル通信回線の選択もデコーダ81−2の出力_Y0およ
び_Y1を用いて行っているので、アナログマルチプレ
クサ83における切替出力チャンネル(1〜8)が変わ
らない限りRS−232CとRS−422Aの選択は、
DATA(デコーダ81−2の入力B)=ローレベルL
に固定しておいて、CLOCK(デコーダ81−2の入
力A)=ローレベルL、またはハイレベルHにするだけ
で、送信データ信号TXDラインを使って、調歩同期式
の通信を行うことが可能となる。
232Cのシリアル通信回線とRS−422Aのシリア
ル通信回線の選択もデコーダ81−2の出力_Y0およ
び_Y1を用いて行っているので、アナログマルチプレ
クサ83における切替出力チャンネル(1〜8)が変わ
らない限りRS−232CとRS−422Aの選択は、
DATA(デコーダ81−2の入力B)=ローレベルL
に固定しておいて、CLOCK(デコーダ81−2の入
力A)=ローレベルL、またはハイレベルHにするだけ
で、送信データ信号TXDラインを使って、調歩同期式
の通信を行うことが可能となる。
【0106】また、後述する図9に示したように、RS
−232Cのシリアル通信回線とRS−422Aのシリ
アル通信回線の切り替えに、イネーブル端子_Eにより
イネーブル(有効)とディスイネーブル(無効)とを切
り替えられるアナログマルチプレクサ83を使用するの
で、送信データ信号TXDラインを直接アナログマルチ
プレクサ83に接続して、構成および処理を簡略化する
ようにしてもよい。また、上述した図10に示したよう
に、パラレル出力用のシフトレジスタ100を100−
1,100−2,100−3のように、パラレル制御ポ
ートに対応して自由にパラレル信号ラインを増設するこ
とができるので、事実上無制限に組み合わせ回路や順序
回路を構成して制御することが可能となる。
−232Cのシリアル通信回線とRS−422Aのシリ
アル通信回線の切り替えに、イネーブル端子_Eにより
イネーブル(有効)とディスイネーブル(無効)とを切
り替えられるアナログマルチプレクサ83を使用するの
で、送信データ信号TXDラインを直接アナログマルチ
プレクサ83に接続して、構成および処理を簡略化する
ようにしてもよい。また、上述した図10に示したよう
に、パラレル出力用のシフトレジスタ100を100−
1,100−2,100−3のように、パラレル制御ポ
ートに対応して自由にパラレル信号ラインを増設するこ
とができるので、事実上無制限に組み合わせ回路や順序
回路を構成して制御することが可能となる。
【0107】図9は、他のシリアル通信とパラレル出力
の切替回路である。図9の切替回路が図8と異なる点
は、デコーダ91−2の任意の出力信号_Y0,_Y1
に替えて、送信データ信号TXDを直接、RS−232
C通信データS13またはRS−422A通信データS
14としてアナログマルチプレクサ93−1およびアナ
ログマルチプレクサ93−3に出力し、送信要求信号R
TSまたは送信準備信号DTRなどの通信制御信号のレ
ベルに応じて、イネーブル信号S1,S2によりアナロ
グマルチプレクサ93−1,93−2またはアナログマ
ルチプレクサ93−3,93−4を選択的に有効または
無効とする点である。
の切替回路である。図9の切替回路が図8と異なる点
は、デコーダ91−2の任意の出力信号_Y0,_Y1
に替えて、送信データ信号TXDを直接、RS−232
C通信データS13またはRS−422A通信データS
14としてアナログマルチプレクサ93−1およびアナ
ログマルチプレクサ93−3に出力し、送信要求信号R
TSまたは送信準備信号DTRなどの通信制御信号のレ
ベルに応じて、イネーブル信号S1,S2によりアナロ
グマルチプレクサ93−1,93−2またはアナログマ
ルチプレクサ93−3,93−4を選択的に有効または
無効とする点である。
【0108】このようにして、図8および図9の切替回
路において、RS−232Cの系統とRS−422Aの
系統をそれぞれ8回路の中から独立に選択することがで
き、特に、図9においては、イネーブル端子_Eにイネ
ーブル信号S1,S2を供給することでRS−232C
の系統のアナログマルチプレクサ93−1,93−2ま
たはRS−422Aの系統のアナログマルチプレクサ9
3−3,93−4を選択的に有効または無効とするた
め、送信データ信号TXDを直接アナログマルチプレク
サ93−1,93−3に入力しても問題がない。なお、
データの選択のためのスイッチに74XX4051以外
のICを使用する場合や、RS−232C通信データS
13またはRS−422A通信データS14のシリアル
通信ラインを別の用途に流用する場合は図8のように接
続すればよい。
路において、RS−232Cの系統とRS−422Aの
系統をそれぞれ8回路の中から独立に選択することがで
き、特に、図9においては、イネーブル端子_Eにイネ
ーブル信号S1,S2を供給することでRS−232C
の系統のアナログマルチプレクサ93−1,93−2ま
たはRS−422Aの系統のアナログマルチプレクサ9
3−3,93−4を選択的に有効または無効とするた
め、送信データ信号TXDを直接アナログマルチプレク
サ93−1,93−3に入力しても問題がない。なお、
データの選択のためのスイッチに74XX4051以外
のICを使用する場合や、RS−232C通信データS
13またはRS−422A通信データS14のシリアル
通信ラインを別の用途に流用する場合は図8のように接
続すればよい。
【0109】これにより、上述した図12の回路で生じ
る不都合が解決されていることを以下のように確認す
る。まず、第1および第2の点は、デコーダ81−2,
91−2の入力AとBの選択で、シリアル通信回線用の
シフトレジスタ82、92か、パラレル出力用のシフト
レジスタ100のどちらかを選択してラッチをかけてデ
ータを保持して出力することができるので、独立して値
を設定することが可能となっていることが分かる。
る不都合が解決されていることを以下のように確認す
る。まず、第1および第2の点は、デコーダ81−2,
91−2の入力AとBの選択で、シリアル通信回線用の
シフトレジスタ82、92か、パラレル出力用のシフト
レジスタ100のどちらかを選択してラッチをかけてデ
ータを保持して出力することができるので、独立して値
を設定することが可能となっていることが分かる。
【0110】シリアル通信回線のアナログマルチプレク
サのスイッチのみをコントロールする場合は、8ビット
(接続をつめれば6ビット)のみを転送するだけでよ
い。
サのスイッチのみをコントロールする場合は、8ビット
(接続をつめれば6ビット)のみを転送するだけでよ
い。
【0111】また、24ビットパラレル出力を設定する
場合も、その24ビットのみを転送してラッチすること
が可能になっている。
場合も、その24ビットのみを転送してラッチすること
が可能になっている。
【0112】従って、必要なシリアル通信回線またはパ
ラレル出力のみを選択してラッチの再設定ができるの
で、上述した第1および第2の点が解決されていること
が分かる。
ラレル出力のみを選択してラッチの再設定ができるの
で、上述した第1および第2の点が解決されていること
が分かる。
【0113】また、第3の点は、デコーダ81−2,9
1−2の入力AとBの選択のみを変えるだけで、出力_
Y0と_Y1を自由にコントロールすることが可能なの
で、シフトレジスタを制御することなく、瞬時に送信デ
ータ信号TXDをRS−232CまたはRS−422A
のシリアル通信回線につなぎ替えることができる。
1−2の入力AとBの選択のみを変えるだけで、出力_
Y0と_Y1を自由にコントロールすることが可能なの
で、シフトレジスタを制御することなく、瞬時に送信デ
ータ信号TXDをRS−232CまたはRS−422A
のシリアル通信回線につなぎ替えることができる。
【0114】なお、図8、図9では、2系統をRS−2
32CまたはRS−422Aのシリアル通信回線とに使
い分けたが、RS−232Cを2系統(16回線すべて
RS−232C)、RS−422A(16回線すべてR
S−422A)という組み合わせでも良い。
32CまたはRS−422Aのシリアル通信回線とに使
い分けたが、RS−232Cを2系統(16回線すべて
RS−232C)、RS−422A(16回線すべてR
S−422A)という組み合わせでも良い。
【0115】第4の点は、RS−232C用のアナログ
マルチプレクサ83−1,83−2、93−1,93−
2またはRS−422A用のアナログマルチプレクサ8
3−3,83−4、93−3,93−4のアナログスイ
ッチのイネーブル端子_Eにそれぞれデコーダ81,9
1の出力_Y0,_Y1からイネーブル信号S1、S
2、S11、S12が供給されているので、図2に示し
たデコーダ(74XX139)ICの仕様としてイネー
ブル信号S1、S2、S11、S12が同時にローレベ
ルLとなることは絶対にないので、解決されていること
が分かる。
マルチプレクサ83−1,83−2、93−1,93−
2またはRS−422A用のアナログマルチプレクサ8
3−3,83−4、93−3,93−4のアナログスイ
ッチのイネーブル端子_Eにそれぞれデコーダ81,9
1の出力_Y0,_Y1からイネーブル信号S1、S
2、S11、S12が供給されているので、図2に示し
たデコーダ(74XX139)ICの仕様としてイネー
ブル信号S1、S2、S11、S12が同時にローレベ
ルLとなることは絶対にないので、解決されていること
が分かる。
【0116】なお、上述した本実施の形態では、信号切
替装置は映像切替システムにおけるVTRとの接続の場
合を説明したが、RS−232CまたはRS−422A
インターフェースからコントロールすることが可能な測
定器、計測器、リモートコントロールユニットを順に制
御するような場合にも流用することができる。
替装置は映像切替システムにおけるVTRとの接続の場
合を説明したが、RS−232CまたはRS−422A
インターフェースからコントロールすることが可能な測
定器、計測器、リモートコントロールユニットを順に制
御するような場合にも流用することができる。
【0117】このように、本実施の形態の信号切替装置
においては、デコーダやシフトレジスタは、汎用ICの
みで構成されるので、余計なICが必要とならないた
め、設計が比較的容易になる。また、この場合、マイク
ロコンピュータなどが内蔵されていないスイッチャーな
どの信号切替装置では、例えば、付加的に不要輻射など
の対策を考えることができるようになる。
においては、デコーダやシフトレジスタは、汎用ICの
みで構成されるので、余計なICが必要とならないた
め、設計が比較的容易になる。また、この場合、マイク
ロコンピュータなどが内蔵されていないスイッチャーな
どの信号切替装置では、例えば、付加的に不要輻射など
の対策を考えることができるようになる。
【0118】また、本実施の形態の信号切替装置のすべ
ての制御は、パーソナルコンピュータ(PC)のソフト
ウエアに従うので、信号切替装置単体で見れば、デバッ
グなどの作業が必要ないため、短期間で設計を行うこと
ができる。
ての制御は、パーソナルコンピュータ(PC)のソフト
ウエアに従うので、信号切替装置単体で見れば、デバッ
グなどの作業が必要ないため、短期間で設計を行うこと
ができる。
【0119】また、本実施の形態の信号切替装置は、簡
単な構成であるので、容易にFPGA(Field P
rogrammable Gate Array)化、
PLD(Programmable Logic De
vice)化、ゲートアレイ化が可能となる。これによ
り、コストを低下させ、小型化を図ることができる。
単な構成であるので、容易にFPGA(Field P
rogrammable Gate Array)化、
PLD(Programmable Logic De
vice)化、ゲートアレイ化が可能となる。これによ
り、コストを低下させ、小型化を図ることができる。
【0120】また、本実施の形態の信号切替装置は、パ
ラレル出力端子を独立に制御することが可能になったの
で、そのパラレル出力の組み合わせや順序を工夫するこ
とにより、ほぼ無限の機能(処理スピードが問題になら
ない程度で)を搭載することも可能である。
ラレル出力端子を独立に制御することが可能になったの
で、そのパラレル出力の組み合わせや順序を工夫するこ
とにより、ほぼ無限の機能(処理スピードが問題になら
ない程度で)を搭載することも可能である。
【0121】また、本実施の形態の信号切替装置は、図
11に示した映像/音声切替スイッチャーのコントロー
ルに適用する場合を想定したので、図10に示すように
パラレル制御ポート101は24ビットだけしか設けな
かったが、シフトレジスタ100をさらに何段も増設す
ることにより、いくらでもビット数を増やすことが可能
である。
11に示した映像/音声切替スイッチャーのコントロー
ルに適用する場合を想定したので、図10に示すように
パラレル制御ポート101は24ビットだけしか設けな
かったが、シフトレジスタ100をさらに何段も増設す
ることにより、いくらでもビット数を増やすことが可能
である。
【0122】また、本実施の形態の信号切替装置は、図
10に示したパラレル制御ポート101の先に、例えば
さらにパラレル制御ポートを拡張するPPI(パラレル
・ペリフェラル・インターフェース)のようなICを接
続することで、増設することも可能である。
10に示したパラレル制御ポート101の先に、例えば
さらにパラレル制御ポートを拡張するPPI(パラレル
・ペリフェラル・インターフェース)のようなICを接
続することで、増設することも可能である。
【0123】また、本実施の形態の信号切替装置は、デ
コーダの出力_Y0〜_Y3を使った信号選択について
も、RS−232Cの複数系統の切り替えのためのラッ
チ信号、RS−422Aの複数系統の切り替えのための
ラッチ信号、RS−232CまたはRS−422Aのシ
リアル通信方式の切り替えのためのイネーブル信号、パ
ラレル出力用のラッチ信号の4つの機能として使用した
が、この組み合わせに限らず、必要に応じて、入れ替え
て使用したり、他の機能のために_Y0〜_Y3を独立
した4つの信号として応用することもできる。
コーダの出力_Y0〜_Y3を使った信号選択について
も、RS−232Cの複数系統の切り替えのためのラッ
チ信号、RS−422Aの複数系統の切り替えのための
ラッチ信号、RS−232CまたはRS−422Aのシ
リアル通信方式の切り替えのためのイネーブル信号、パ
ラレル出力用のラッチ信号の4つの機能として使用した
が、この組み合わせに限らず、必要に応じて、入れ替え
て使用したり、他の機能のために_Y0〜_Y3を独立
した4つの信号として応用することもできる。
【0124】
【発明の効果】この発明の信号切替装置は、送信データ
信号、通信制御信号を用いて、所定のシリアルデータ通
信出力と、パラレルデータ出力を切り替える信号切替装
置において、送信データ信号および通信制御信号を各入
力端子に入力し、通信制御信号のレベルに応じて、送信
データ信号のレベルを複数の出力端子に出力信号として
順次出力し、任意の出力信号をシリアルデータ通信出力
とするデコーダ手段と、デコーダ手段の他の出力信号を
ラッチ信号として、通信制御信号のいずれかをシフトク
ロック信号またはデータ信号として各入力端子に入力
し、シフトクロック信号によりデータ信号のレベルを順
次シフトすると共に、ラッチ信号によりデータ信号がラ
ッチされ、出力端子から所定のパラレルデータ出力を出
力するパラレル出力手段と、を備え、通信制御信号のレ
ベルに応じて、任意のシリアルデータ通信出力とパラレ
ルデータ出力とを切り替えるので、3つの送信データ信
号、通信制御信号を使用して、切り替えのためにデータ
の再転送をすることなく、各系統で独立してシリアル通
信の切り替えを行い、独立してパラレルデータを作り出
すことができるという効果を奏する。
信号、通信制御信号を用いて、所定のシリアルデータ通
信出力と、パラレルデータ出力を切り替える信号切替装
置において、送信データ信号および通信制御信号を各入
力端子に入力し、通信制御信号のレベルに応じて、送信
データ信号のレベルを複数の出力端子に出力信号として
順次出力し、任意の出力信号をシリアルデータ通信出力
とするデコーダ手段と、デコーダ手段の他の出力信号を
ラッチ信号として、通信制御信号のいずれかをシフトク
ロック信号またはデータ信号として各入力端子に入力
し、シフトクロック信号によりデータ信号のレベルを順
次シフトすると共に、ラッチ信号によりデータ信号がラ
ッチされ、出力端子から所定のパラレルデータ出力を出
力するパラレル出力手段と、を備え、通信制御信号のレ
ベルに応じて、任意のシリアルデータ通信出力とパラレ
ルデータ出力とを切り替えるので、3つの送信データ信
号、通信制御信号を使用して、切り替えのためにデータ
の再転送をすることなく、各系統で独立してシリアル通
信の切り替えを行い、独立してパラレルデータを作り出
すことができるという効果を奏する。
【0125】また、この発明の信号切替装置は、上述に
おいて、通信制御信号は、送信要求信号および送信準備
信号であるので、送信要求信号および送信準備信号の組
み合わせをデコーダ手段で切り替えることができ、簡単
な構成で多様な信号の切り替えを行うことができるとい
う効果を奏する。
おいて、通信制御信号は、送信要求信号および送信準備
信号であるので、送信要求信号および送信準備信号の組
み合わせをデコーダ手段で切り替えることができ、簡単
な構成で多様な信号の切り替えを行うことができるとい
う効果を奏する。
【0126】また、この発明の信号切替装置は、上述に
おいて、任意のシリアルデータ通信出力を選択的に複数
系統出力する複数のスイッチ手段と、デコーダ手段のさ
らに他の出力信号をラッチ信号として、通信制御信号の
いずれかをシフトクロック信号またはデータ信号として
各入力端子に入力し、シフトクロック信号によりデータ
信号のレベルを順次シフトすると共に、ラッチ信号によ
りデータ信号がラッチされ、出力端子から出力される所
定のパラレルデータ出力を複数のスイッチ手段の選択制
御信号として出力する選択制御手段と、を備え、通信制
御信号のレベルに応じて、選択制御信号により複数のス
イッチ手段から複数系統のシリアルデータ通信出力を選
択的に出力するので、通信制御信号のみで各ブロックを
選択して、シリアル通信の機能を損なうことなく、複数
系統のシリアル通信の切り替えを独立して行うことがで
きるという効果を奏する。
おいて、任意のシリアルデータ通信出力を選択的に複数
系統出力する複数のスイッチ手段と、デコーダ手段のさ
らに他の出力信号をラッチ信号として、通信制御信号の
いずれかをシフトクロック信号またはデータ信号として
各入力端子に入力し、シフトクロック信号によりデータ
信号のレベルを順次シフトすると共に、ラッチ信号によ
りデータ信号がラッチされ、出力端子から出力される所
定のパラレルデータ出力を複数のスイッチ手段の選択制
御信号として出力する選択制御手段と、を備え、通信制
御信号のレベルに応じて、選択制御信号により複数のス
イッチ手段から複数系統のシリアルデータ通信出力を選
択的に出力するので、通信制御信号のみで各ブロックを
選択して、シリアル通信の機能を損なうことなく、複数
系統のシリアル通信の切り替えを独立して行うことがで
きるという効果を奏する。
【0127】また、この発明の信号切替装置は、上述に
おいて、デコーダ手段からパラレル出力手段へのラッチ
信号または選択制御手段へのラッチ信号を用いて、通信
制御信号のレベルに応じて、パラレル出力手段のパラレ
ルデータ出力と選択制御手段の選択制御信号の出力とを
各々独立に制御するので、通信制御信号のみでシリアル
通信の選択またはパラレル出力をそれぞれ独立して行う
ことができるという効果を奏する。
おいて、デコーダ手段からパラレル出力手段へのラッチ
信号または選択制御手段へのラッチ信号を用いて、通信
制御信号のレベルに応じて、パラレル出力手段のパラレ
ルデータ出力と選択制御手段の選択制御信号の出力とを
各々独立に制御するので、通信制御信号のみでシリアル
通信の選択またはパラレル出力をそれぞれ独立して行う
ことができるという効果を奏する。
【0128】また、この発明の信号切替装置は、上述に
おいて、通信制御信号を各入力端子に入力し、通信制御
信号のレベルに応じて、送信データ信号のレベルを複数
の出力端子に出力信号として順次出力し、任意の出力信
号を複数のスイッチ手段のシリアルデータ通信出力の有
効または無効を選択するイネーブル信号を出力するイネ
ーブル手段を設け、デコーダ手段の任意の出力信号に替
えて、送信データ信号を直接シリアルデータ通信出力と
して複数のスイッチ手段に出力し、通信制御信号のレベ
ルに応じて、イネーブル信号により複数のスイッチ手段
を選択的に有効または無効とするので、送信データ信号
ラインを直接スイッチ手段に接続して、構成および処理
を簡略化することができるという効果を奏する。
おいて、通信制御信号を各入力端子に入力し、通信制御
信号のレベルに応じて、送信データ信号のレベルを複数
の出力端子に出力信号として順次出力し、任意の出力信
号を複数のスイッチ手段のシリアルデータ通信出力の有
効または無効を選択するイネーブル信号を出力するイネ
ーブル手段を設け、デコーダ手段の任意の出力信号に替
えて、送信データ信号を直接シリアルデータ通信出力と
して複数のスイッチ手段に出力し、通信制御信号のレベ
ルに応じて、イネーブル信号により複数のスイッチ手段
を選択的に有効または無効とするので、送信データ信号
ラインを直接スイッチ手段に接続して、構成および処理
を簡略化することができるという効果を奏する。
【図1】本実施の形態の信号切替装置の構成図である。
【図2】デコーダ(74XX139)の機能表である。
【図3】デコーダ(74XX139)のブロックであ
る。
る。
【図4】デコーダ(74XX139)のピン配置であ
る。
る。
【図5】デコーダ(74XX595)の機能表である。
【図6】シフトレジスタにデータ転送してラッチするタ
イミングを示すタイミングチャートであり、図6イはデ
コーダの入力_G信号、図6ロはデコーダの入力A信
号、図6ハはデコーダの入力B信号、図6ニはデコーダ
の出力_Y0信号、図6ホはデコーダの出力_Y1信
号、図6ヘはデコーダの出力_Y2信号、図6トはデコ
ーダの出力_Y3信号である。
イミングを示すタイミングチャートであり、図6イはデ
コーダの入力_G信号、図6ロはデコーダの入力A信
号、図6ハはデコーダの入力B信号、図6ニはデコーダ
の出力_Y0信号、図6ホはデコーダの出力_Y1信
号、図6ヘはデコーダの出力_Y2信号、図6トはデコ
ーダの出力_Y3信号である。
【図7】RS−232C通信信号を出力する際の状態を
示すタイミングチャートであり、図7イはデコーダの入
力_G信号、図7ロはデコーダの入力A信号、図7ハは
デコーダの入力B信号、図7ニはデコーダの出力_Y0
信号、図7ホはデコーダの出力_Y1信号、図7ヘはデ
コーダの出力_Y2信号、図7トはデコーダの出力_Y
3信号である。
示すタイミングチャートであり、図7イはデコーダの入
力_G信号、図7ロはデコーダの入力A信号、図7ハは
デコーダの入力B信号、図7ニはデコーダの出力_Y0
信号、図7ホはデコーダの出力_Y1信号、図7ヘはデ
コーダの出力_Y2信号、図7トはデコーダの出力_Y
3信号である。
【図8】シリアル通信とパラレル出力の切替回路を示す
図である。
図である。
【図9】他のシリアル通信とパラレル出力の切替回路を
示す図である。
示す図である。
【図10】パラレル制御ポートを示す図である。
【図11】映像/音声切替スイッチャーを示す図であ
り、図11Aはフロントパネル、図11Bはリアパネ
ル、図11Cはリモート端子のピン配列、図11Dはリ
モート端子のピン名称である。
り、図11Aはフロントパネル、図11Bはリアパネ
ル、図11Cはリモート端子のピン配列、図11Dはリ
モート端子のピン名称である。
【図12】前提となるシリアル通信およびパラレル出力
の切替回路を示す図である。
の切替回路を示す図である。
1……デコーダ、2……シフトレジスタ、3〜5……R
S−232Cレシーバー、6……RS−232Cドライ
バー、81……デコーダ、82……シフトレジスタ、8
3……アナログマルチプレクサ、84〜87……RS−
232Cドライバー、88……RS−232Cドライバ
ー、91……デコーダ、92……シフトレジスタ、93
……アナログマルチプレクサ、94〜97……RS−2
32Cドライバー、98……RS−232Cドライバ
ー、100シフトレジスタ、RTS……送信要求信号、
DTR……送信準備信号、TXD……送信データ信号
S−232Cレシーバー、6……RS−232Cドライ
バー、81……デコーダ、82……シフトレジスタ、8
3……アナログマルチプレクサ、84〜87……RS−
232Cドライバー、88……RS−232Cドライバ
ー、91……デコーダ、92……シフトレジスタ、93
……アナログマルチプレクサ、94〜97……RS−2
32Cドライバー、98……RS−232Cドライバ
ー、100シフトレジスタ、RTS……送信要求信号、
DTR……送信準備信号、TXD……送信データ信号
Claims (5)
- 【請求項1】 送信データ信号、通信制御信号を用い
て、所定のシリアルデータ通信出力と、パラレルデータ
出力を切り替える信号切替装置において、 上記送信データ信号および上記通信制御信号を各入力端
子に入力し、上記通信制御信号のレベルに応じて、上記
送信データ信号のレベルを複数の出力端子に出力信号と
して順次出力し、任意の上記出力信号をシリアルデータ
通信出力とするデコーダ手段と、 上記デコーダ手段の他の出力信号をラッチ信号として、
上記通信制御信号のいずれかをシフトクロック信号また
はデータ信号として各入力端子に入力し、シフトクロッ
ク信号によりデータ信号のレベルを順次シフトすると共
に、ラッチ信号によりデータ信号がラッチされ、出力端
子から所定のパラレルデータ出力を出力するパラレル出
力手段と、 を備え、上記通信制御信号のレベルに応じて、任意のシ
リアルデータ通信出力とパラレルデータ出力とを切り替
えることを特徴とする信号切替装置。 - 【請求項2】 請求項1記載の信号切替装置において、 上記通信制御信号は、送信要求信号および送信準備信号
であることを特徴とする信号切替装置。 - 【請求項3】 請求項1記載の信号切替装置において、 上記任意のシリアルデータ通信出力を選択的に複数系統
出力する複数のスイッチ手段と、 上記デコーダ手段のさらに他の出力信号をラッチ信号と
して、上記通信制御信号のいずれかをシフトクロック信
号またはデータ信号として各入力端子に入力し、シフト
クロック信号によりデータ信号のレベルを順次シフトす
ると共に、ラッチ信号によりデータ信号がラッチされ、
出力端子から出力される所定のパラレルデータ出力を上
記複数のスイッチ手段の選択制御信号として出力する選
択制御手段と、 を備え、上記通信制御信号のレベルに応じて、上記選択
制御信号により上記複数のスイッチ手段から複数系統の
上記シリアルデータ通信出力を選択的に出力することを
特徴とする信号切替装置。 - 【請求項4】 請求項3記載の信号切替装置において、 上記デコーダ手段から上記パラレル出力手段へのラッチ
信号または上記選択制御手段へのラッチ信号を用いて、
上記通信制御信号のレベルに応じて、上記パラレル出力
手段のパラレルデータ出力と上記選択制御手段の選択制
御信号の出力とを各々独立に制御することを特徴とする
信号切替装置。 - 【請求項5】 請求項3記載の信号切替装置において、 上記通信制御信号を各入力端子に入力し、上記通信制御
信号のレベルに応じて、上記送信データ信号のレベルを
複数の出力端子に出力信号として順次出力し、任意の上
記出力信号を上記複数のスイッチ手段の上記シリアルデ
ータ通信出力の有効または無効を選択するイネーブル信
号を出力するイネーブル手段を設け、 上記デコーダ手段の任意の出力信号に替えて、上記送信
データ信号を直接シリアルデータ通信出力として上記複
数のスイッチ手段に出力し、上記通信制御信号のレベル
に応じて、上記イネーブル信号により上記複数のスイッ
チ手段を選択的に有効または無効とすることを特徴とす
る信号切替装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000029316A JP2001223596A (ja) | 2000-02-07 | 2000-02-07 | 信号切替装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000029316A JP2001223596A (ja) | 2000-02-07 | 2000-02-07 | 信号切替装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2001223596A true JP2001223596A (ja) | 2001-08-17 |
Family
ID=18554595
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2000029316A Pending JP2001223596A (ja) | 2000-02-07 | 2000-02-07 | 信号切替装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2001223596A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8002370B2 (en) | 2004-04-07 | 2011-08-23 | Canon Kabushiki Kaisha | Serial data transfer method, electric device, and printing apparatus |
-
2000
- 2000-02-07 JP JP2000029316A patent/JP2001223596A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8002370B2 (en) | 2004-04-07 | 2011-08-23 | Canon Kabushiki Kaisha | Serial data transfer method, electric device, and printing apparatus |
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