JP2001218163A

JP2001218163A - データ受信装置及び方法

Info

Publication number: JP2001218163A
Application number: JP2000027417A
Authority: JP
Inventors: Hiroshi Okawa; 寛大川; Hiroshi Higuchi; 浩樋口; Ichiro Tanji; 一郎丹治
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 2000-01-31
Filing date: 2000-01-31
Publication date: 2001-08-10

Abstract

(57)【要約】【課題】送信されるストリームが何倍速であっても、
ストリームを処理する。【解決手段】フレームを順次受信してフレーム開始情
報Ｓ２及びデータ開始情報Ｓ３をＳＤＴＩＣＰデコーダ
２で検出し、データをデータブロックごとにメモリ部４
に記憶し、データブロックの記憶位置を示すデータアド
レス情報及びフレームの先頭に位置するデータブロック
の記憶位置を示すフレーム先頭アドレス情報を生成し、
次のフレーム開始情報が検出されたことに応じ、次のフ
レーム先頭アドレス情報に基づいてメモリ部４に記憶さ
れたデータブロックを読み出す処理をするメモリコント
ローラ部３を備える。各データブロックをデータアドレ
ス情報を参照して順次読み出し、フレーム開始情報を検
出したら、読み出しているデータブロックの次のフレー
ムの先頭に位置するデータブロックを読み出す。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、複数のデータブロ
ックからなるデータと付加情報とからなるフレームを伝
送するデータ受信装置及び方法に関する。

【０００２】

【従来の技術】放送業界等で採用されているディジタル
データ伝送フォーマットとして、ＳＤＴＩ（Serial Dig
ital Transfer Interface）規格（ＳＭＰＴＥ−３０５
Ｍ）が知られている。このＳＤＴＩ規格は、非圧縮の画
像データのみならず、各種データを伝送することができ
るディジタルデータ伝送フォーマットである。このＳＤ
ＴＩ規格は、既存のＳＤＩ（Serial Digital Interfac
e）規格が圧縮データの伝送を規定していないのに対し
て、圧縮データを伝送することができる。このようなＳ
ＤＴＩ規格において、伝送するデータの種類に応じた規
格が作成されており、ＭＰＥＧ（Moving Picture Exper
ts Group）方式による圧縮データを伝送するディジタル
伝送フォーマットとしてＳＤＴＩＣＰ（Serial Digital
Transfer Interface Content Package）規格が知られ
ている（ＳＭＰＴＥ３２６Ｍ）。

【０００３】ＳＤＴＩＣＰ規格は、ＳＤＴＩ規格で規定
するパケット構成を更に限定した規格であり、主として
各種データを挿入するためのペイロード部分の構成を規
定している。このＳＤＴＩＣＰ規格は、広く使用されて
いるＳＤＩ規格に準じたインフラを使用して、ＭＰＥＧ
規格に準じて圧縮された映像データ、音声データ、付加
データ等を伝送することを規定している。

【０００４】このＳＤＴＩＣＰ規格では、複数のデータ
ブロックをＭＰＥＧ方式で圧縮して単一のフレームに含
めることができ、フレームに含ませるデータブロックの
数を増減させることにより、任意の倍速でデータの伝送
を行うことができる。

【０００５】

【発明が解決しようとする課題】例えばＶＴＲ（Video
Tape Recoder）装置間で画像データを伝送して、一方の
ＶＴＲ装置と他方のＶＴＲ装置とで画像データのダビン
グをするとき等には、フレーム内に複数のデータブロッ
クを格納して伝送を行うことにより高速ダビングを行う
ことがある。しかし、従来では、高速で画像データを伝
送する際に、受信側の機器が高速で伝送される画像デー
タの処理を実行する能力が無いときには画像データのダ
ビングをすることができなかった。

【０００６】更に、図１２に示すように、ＶＴＲ装置１
０１Ａ〜ＶＴＲ装置１０１Ｅがネットワーク上で接続さ
れている場合、ＶＴＲ装置１０１Ａが４倍速まで対応で
きる機種であり、３倍速でデータストリームを各ＶＴＲ
装置１０１Ｂ〜１０１Ｅに送信したとする。このとき、
３倍速ストリームまで対応可能なＶＴＲ装置１０１Ｃ及
び４倍速ストリームまで対応可能なＶＴＲ装置１０１Ｅ
は、３倍速のデータストリームが送信されても、内部で
データブロックを受信してモニタ１０２Ｃ及びモニタ１
０２Ｅに画像を表示することができる。

【０００７】しかし、２倍速ストリームまで対応可能な
ＶＴＲ装置１０１Ｂ及び１倍速ストリームまで対応可能
なＶＴＲ装置１０１Ｄでは、送信される３倍速ストリー
ムに対応できないために、送信された３倍速ストリーム
に対する処理を実行することができず、モニタ１０２Ｂ
及びモニタ１０２Ｄに画像を表示することができない。
したがって、ＶＴＲ装置１０１Ｂ及びＶＴＲ装置１０１
Ｄでは、伝送されているストリームの内容を観測するこ
とができなかった。

【０００８】ＶＴＲ装置１０１ＡからＶＴＲ装置１０１
Ｄに４倍速ストリームを送信したときのＶＴＲ装置１０
１Ｄの処理について図１３を参照して説明する。

【０００９】ＶＴＲ装置１０１Ｄには、第ｎフレーム、
第（ｎ＋１）フレーム、第（ｎ＋２）フレームの順で４
倍速ストリームがＶＴＲ装置１０１Ａから送信される。
ここで、各フレームには４つのデータブロックが格納さ
れており、ＶＴＲ装置１０１Ｄには１フレーム期間に４
つのデータブロックが送信される。このような４倍速ス
トリームを受信したとき、ＶＴＲ装置１０１Ｄは、第ｎ
フレームの第１〜第４データブロック（１／４〜４／
４）を図示しないメモリのアドレス（１１）〜（１４）
に格納し、第（ｎ＋１）フレームの第１〜第４データブ
ロック（１／４〜４／４）をメモリのアドレス（２１）
〜（２４）に格納し、第（ｎ＋２）フレームの第１〜第
４データブロック（１／４〜４／４）を再度メモリのア
ドレス（１１）〜（１４）に格納する。

【００１０】ここで、ＶＴＲ装置１０１Ｄは１倍速対応
であることから、第ｎフレームの受信が完了した時刻ｔ
₁₁以降にアドレス（１１）からメモリに記憶したデータ
ブロックを読み出し、第（ｎ＋１）フレームを受信して
いる期間に第ｎフレームの第１ブロックを読み出す。次
いで、第（ｎ＋２）フレームを受信している期間（時刻
ｔ₁₂以降）に第ｎフレームの第２ブロックを読み出す。
すると、第（ｎ＋２）フレームをメモリに書き込むとき
のアドレス（１２）と、第ｎフレームの第２ブロックを
メモリから読み出すときのアドレス（１２）とが同一と
なり、書き込みアドレスと読み出しアドレスとが一致す
る期間Ｔが発生してしまう。したがって、ＶＴＲ装置１
０１Ｄでは、４倍速ストリームが送信されても、表示す
ることができないことになる。

【００１１】そこで、本発明は、上述したような実情に
鑑みて提案されたものであり、送信されるストリームが
何倍速であっても、ストリームを処理することができる
データ受信装置及び方法を提供することを目的とする。

【００１２】

【課題を解決するための手段】本発明に係るデータ受信
装置は、上述の課題を解決するために、付加情報と複数
のデータブロックのデータとからなるフレームを順次受
信し、付加情報からフレームの開始位置を示すフレーム
開始情報、各データブロックの開始位置を示すデータ開
始情報を検出する検出手段と、上記検出手段で受信した
データを、データブロックごとに記憶するデータ記憶手
段と、上記データ記憶手段に書き込まれたデータブロッ
クの記憶位置を示すデータアドレス情報及びフレームの
先頭に位置するデータブロックの記憶位置を示すフレー
ム先頭アドレス情報を保持するアドレス保持手段と、上
記アドレス保持手段に記録されたデータアドレス情報に
基づいて、上記データ記憶手段に記憶されたデータブロ
ックを順次読み出す出力手段と、上記検出手段からのフ
レーム開始情報に応じ、上記アドレス保持手段で保持さ
れたフレーム先頭アドレス情報に基づいて、上記出力手
段で読み出すデータブロックを次のフレームのデータブ
ロックに更新するように制御する出力制御手段とを備え
る。

【００１３】このように構成されたデータ受信装置は、
各データブロックをデータアドレス情報を参照して順次
読み出し、フレーム開始情報が検出されたら、読み出し
ているデータブロックの次のフレームの先頭に位置する
データブロックを読み出す。

【００１４】本発明に係るデータ受信方法は、上述の課
題を解決するために、付加情報と複数のデータブロック
のデータとからなるフレームを順次受信し、付加情報か
らフレームの開始位置を示すフレーム開始情報、各複数
のデータブロックの開始位置を示すデータ開始情報を検
出し、上記検出手段で受信したデータを、データブロッ
クごとにメモリに記憶し、上記メモリに書き込んだデー
タブロックの記憶位置を示すデータアドレス情報及びフ
レームの先頭に位置するデータブロックの記憶位置を示
すフレーム先頭アドレス情報を生成し、上記データアド
レス情報に基づいて上記メモリに記憶したデータブロッ
クを読み出し、次のフレーム開始情報を検出したことに
応じ、次のフレーム先頭アドレス情報に基づいて上記メ
モリに記憶したデータブロックを読み出す。

【００１５】このようなデータ受信方法は、各データブ
ロックをデータアドレス情報を参照して順次読み出し、
フレーム開始情報を検出したら、読み出しているデータ
ブロックの次のフレームの先頭に位置するデータブロッ
クを読み出す。

【００１６】

【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照しながら詳細に説明する。

【００１７】本発明は、例えば図１に示すようなデータ
受信装置１に適用される。このデータ受信装置１は、デ
ータ送信装置２０と接続され、データストリームが送信
されるものである。ここで、上記データ送信装置２０は
例えばカメラ装置で撮像した映像データを記録するＶＴ
Ｒ（Video Tape Recoder）装置であり、上記データ受信
装置１はデータ送信装置２０からのデータストリームを
ダビングするＶＴＲ装置であり、データ送信装置２０と
データ受信装置１とが伝送ケーブル等の伝送媒体を介し
て接続される。

【００１８】このようなデータ送信装置２０とデータ受
信装置１との間のデータ伝送は、ＳＤＩ（Serial Digit
al Interface）規格及びＳＤＴＩ（Serial Digital Tra
nsfer Interface）規格に基づいてＳＭＰＴＥ（Society
of Motion Picture and Television Engineers、映画
テレビ技術者協会）で規格化されたＳＤＴＩＣＰ（Seri
al Digital Transfer Interface−Content Package）規
格に従って行われる。

【００１９】先ず、上記ＳＤＴＩＣＰ規格に従って伝送
されるフレームデータ（以下、ＳＤＴＩＣＰフレームと
呼ぶ。）のフレーム構造について説明する。

【００２０】データ送信装置２０とデータ受信装置１と
の間で送受信される１フレームにおけるＳＤＴＩＣＰデ
ータのフォーマットは、ＮＴＳＣ（National Televisio
n System Committee）５２５方式の場合には、図２に示
すように、水平方向に１７１６ワード、垂直方向に５２
５ラインのフィールドで構成され、水平方向に、後述す
るペイロード領域の終了を示す終了同期符号（ＥＡＶ
（End of Active Video））が格納される４ワードの終
了同期符号領域と、ヘッダデータ、音声データや補助デ
ータ等が格納される２６８ワードのアンシラリ（ＡＮ
Ｃ）領域と、後述するペイロード領域の開始を示す開始
同期符号（ＳＡＶ（ＳｔａｒｔｏｆＡｃｔｉｖｅ
Ｖｉｄｅｏ））が格納される４ワードの開始同期符号領
域と、映像データ等が格納される１４４０ワードのペイ
ロード領域とを備え、垂直方向に、１フレームを構成す
る奇数フィールドと偶数フィールドとを分割して備え
る。

【００２１】また、１フレームにおけるＳＤＴＩＣＰフ
レームは、ＰＡＬ（ＰｈａｓｅＡｌｔｅｒｎａｔｉｏ
ｎｂｙＬｉｎｅ）６２５方式の場合には、同図中括
弧内の数字に示すように、水平方向に１７２８ワード、
垂直方向に６２５ラインで構成され、水平方向に、４ワ
ードの開始同期符号領域（ＥＡＶ）と、２８０ワードの
アンシラリ領域（ＡＮＣ）と、４ワードの開始同期符号
領域（ＳＡＶ）と、１４４０ワードのペイロード（ＰＡ
Ｄ）領域とを備え、垂直方向に、１フレームを構成する
例えば奇数フィールドである第１のフィールドと例えば
偶数フィールドである第２のフィールドとを分割して備
える。

【００２２】上記終了同期符号領域（ＥＡＶ）には、ペ
イロード領域の終了を示す終了同期符号が格納される。

【００２３】上記開始同期符号領域（ＳＡＶ）には、ペ
イロード領域の開始を示す開始同期符号が格納される。

【００２４】上記アンシラリ領域には、５３ワード（１
ワード：１０ビット）のアンシラリデータが格納され
る。このアンシラリ領域には、図３に示すように、先頭
から補助信号フラグ（ＡＤＦ（Ancillary Data Fla
g））、第１のデータＩＤ情報（ＤＩＤ（Data ID））、
１ワードの第２のデータＩＤ情報（ＳＤＩＤ（Secondar
y Data ID））、データ量情報（Data Count）、ライン
番号情報（Line Number 0、Line Number 1）、ライン番
号用誤り訂正情報（Ｌ．Ｎ．ＣＲＣ）、ストリーム識別
情報（Code&AAI）、送信先アドレス情報（Destination
Address）、送信元アドレス情報（Source Address）、
ブロックタイプ情報（Block Type）、誤り訂正符号位置
情報（CRC Flag）、データ拡張フラグ（Data Extension
Flag）、ヘッダ誤り訂正情報（Header CRC）、チェッ
クサム（Ｃｈｅｃｋｓｕｍ）とからなる。これらのう
ち、補助信号フラグ、データＩＤ、データカウント及び
チェックサムは、ＳＭＰＴＥ−２５９Ｍで規格化されて
いるＳＤＩ（Serial Digital Interface）の規定にした
がうものである。

【００２５】上記補助信号フラグ（ＡＤＦ（Ancillary
Data Flag））は、アシンラリデータの開始を示す３ワ
ードの符号データからなる。この補助信号フラグは、値
として、１６進数で「０００」、「３ＦＦ」、「３Ｆ
Ｆ」と表現される。

【００２６】第１のデータＩＤ情報（ＤＩＤ（Data I
D））、第２のデータＩＤ情報（ＳＤＩＤ（Secondary D
ata ID））は、それぞれ、値として、１６進数で「１４
０ｈ」、「１０１ｈ」と表現される。

【００２７】データ量情報（Data Count）は、実質のヘ
ッダデータ長、すなわち、補助信号フラグ、データＩ
Ｄ、データカウント及びチェックサムを除いた部分のデ
ータ長を示すものであり、具体的には４６ワードを示す
１６進数で「２２Ｅｈ」と表現される。

【００２８】ライン番号情報（Line Number）は、フレ
ーム内のライン番号を示すデータからなる。

【００２９】ライン番号用誤り訂正情報（Ｌ．Ｎ．ＣＲ
Ｃ）は、ライン番号情報についての誤り訂正符号からな
る。

【００３０】ストリーム識別情報（Code&AAI）は、ペイ
ロード領域に格納されるデータの種類を示すコード（４
ビット）と、送信先アドレス情報及び送信元アドレス情
報のフォーマットを示すＡＡＩ（３ビット）とからな
る。このストリーム識別情報は、ペイロード領域に圧縮
データか非圧縮データかを示す情報からなる。

【００３１】送信先アドレス情報（Destination Addres
s）はデータを送信する宛先のアドレスを示し、送信元
アドレス情報（Source Address）はデータを送信する送
信元のアドレスを示す。

【００３２】ブロックタイプ情報（Block Type）は、ペ
イロード領域に格納されるデータの分割方法を示すデー
タからなる。このブロックタイプ情報は、具体的には、
上位２ビットがペイロードが固定長又は可変長を示すと
ともに、ＥＣＣ（Error Correction Code）の有無を指
定し、下位６ビットでペイロード領域に格納されるデー
タブロックの数を示す。

【００３３】誤り訂正符号位置情報（CRC Flag）は、ペ
イロード領域にＣＲＣが付加されているか否かを識別す
るものであり、ＣＲＣがペイロード領域の末尾に付加さ
れている場合には、値として、１６進数で「１０１ｈ」
と表現され、ＣＲＣがペイロード部に付加されていない
場合には、値として、１６進数で「１００ｈ」と表現さ
れる。

【００３４】データ拡張フラグ（Data Extension Fla
g）は、拡張用予備データにデータがあるか否かを識別
するものであり、拡張用予備データにデータがない場合
には、デフォルト値として、１６進数表示で「２００
ｈ」を格納する。

【００３５】ヘッダ誤り訂正情報（Header CRC）、コー
ドから拡張用予備データまでの１０ビット幅全てを対象
とし、拡張のために値が未定義である。このヘッダ誤り
検出符号に対する生成多項式は、ラインナンバ誤り検出
符号と同一である。

【００３６】チェックサムは、フレームのデータのチェ
ックサムによる誤り検出に用いられるものである。

【００３７】ペイロード領域には、図２に示すように、
１フィールド内に、各フィールドの構成を示す制御情報
やメタデータ等が格納されるシステムアイテム（SYSTE
M）、ビデオデータが格納されるビデオアイテム（VIDE
O）、オーディオデータが格納されるオーディオアイテ
ム（AUDIO）、補助データが格納される補助アイテム（A
UXILIARY）が格納される。このペイロード領域には、少
なくともシステムアイテムが格納され、必要に応じてビ
デオアイテム、オーディオアイテム、補助アイテムが格
納される。なお、以下の説明では、ペイロード領域の１
つのフィールドに格納されるシステムアイテム、ビデオ
アイテム、オーディオアイテム、補助アイテムを単に
「データブロック」と呼ぶ。ここで、上記データブロッ
クは、１つのフィールドにオーディオアイテムや補助ア
イテムが格納されている必要はなく、単にシステムアイ
テムとビデオアイテムのみが１つのフィールドに格納さ
れている場合を含む。

【００３８】図２に示すＳＤＴＩＣＰフレームでは、１
つのフィールドに１つのデータブロックが格納されてい
る１倍速のデータストリーム構造となっている。これに
対し、２倍速のデータストリームは、図４に示すよう
に、第１フィールド及び第２フィールドにそれぞれデー
タブロックが格納され、１フレーム内に２つのデータブ
ロックが格納されるＳＤＴＩＣＰフレームからなるスト
リームである。更に、３倍速のデータストリームは１つ
のフレームに３つのデータブロックが格納されたフレー
ム構造のストリームであり、４倍速のデータストリーム
は１つのフレームに４つのデータブロックが格納された
フレーム構造のストリームである。

【００３９】このような構造のＳＤＴＩＣＰフレームを
受信するデータ受信装置１は、図１に示すように、ＳＤ
ＴＩＣＰデコーダ２、メモリコントローラ部３、メモリ
部４、入出力制御部５、データ処理部６からなる。

【００４０】このデータ受信装置１には、図５に示すよ
うな形態でデータ送信装置２０からＳＤＴＩＣＰストリ
ームが送信される。例えば４倍速のＳＤＴＩＣＰストリ
ームを受信するときには、データ受信装置１は、第ｎフ
レーム〜第（ｎ＋２）フレームに亘り１フレーム期間内
に第１データブロック、第２データブロック、第３デー
タブロック、第４データブロックを受信する。また、
３．５倍速のＳＤＴＩＣＰストリームを受信するときに
は、データ受信装置１は、第ｎフレームで第１データブ
ロック〜第４データブロックまで受信し、第（ｎ＋１）
フレームで第５データブロック〜第７データブロックの
３つのデータブロックを受信し、第（ｎ＋２）フレーム
で再度４つのデータブロックを受信する。更に、１．３
３倍速のＳＤＴＩＣＰストリームを受信するときには、
データ受信装置１は、第ｎフレームで第１データブロッ
ク及び第２データブロックを受信し、第（ｎ＋１）フレ
ームで第３データブロックを受信し、第（ｎ＋２）フレ
ームで第４データブロックを受信する。更に、１倍速の
ＳＤＴＩＣＰストリームを受信するときには、データ受
信装置１は、第ｎフレームで第１データブロックを受信
し、第（ｎ＋１）フレームで第２データブロックを受信
し、第（ｎ＋２）フレームで第３データブロックを受信
する。更に、０．５倍速のＳＤＴＩＣＰストリームを受
信するときには、データ受信装置１は、第ｎフレームで
第１データブロックを受信し、第（ｎ＋１）フレームで
はデータブロックの送信が無く、第（ｎ＋２）フレーム
で第２データブロックを受信する。

【００４１】このようにデータ送信装置２０からＳＤＴ
ＩＣＰストリームが送信されるデータ受信装置１におい
て、ＳＤＴＩＣＰデコーダ２は、上述したようにデータ
送信装置２０からシリアルでＳＤＴＩＣＰストリームが
送信される。このＳＤＴＩＣＰデコーダ２は、ＳＤＴＩ
ＣＰストリームを解釈して、アンシラリ領域、ペイロー
ド領域を分離するとともに、タイミングパルス（フレー
ムパルス、スタートパルス）を生成するデコード処理を
する。このＳＤＴＩＣＰデコーダ２は、データブロック
と付加された補助データとを分離して、データブロック
Ｓ１をメモリコントローラ部３に供給する。

【００４２】ＳＤＴＩＣＰデコーダ２は、受信したＳＤ
ＴＩＣＰストリームのアンシラリ領域の先頭に格納され
る補助信号フラグ（ＡＤＦ）を検出してＳＤＴＩＣＰフ
レームの開始を示すフレームパルスを生成する。このＳ
ＤＴＩＣＰデコーダ２は、生成したフレームパルスＳ２
をメモリコントローラ部３に供給する。

【００４３】また、ＳＤＴＩＣＰデコーダ２は、開始同
期符号ＳＡＶを検出することにより、ペイロード領域
（データブロック）の開始を示すスタートパルスを生成
する。このＳＤＴＩＣＰデコーダ２は、生成したスター
トパルスＳ３をメモリコントローラ部３に供給する。

【００４４】このＳＤＴＩＣＰデコーダ２は、４つのデ
ータブロックが格納された４倍速のＳＤＴＩＣＰストリ
ームが入力されたときには、図６に示すように、第ｎフ
レームを受信したことに応じてフレームパルスＳ２を発
生させ、第ｎフレームの１フレーム期間内に、ＳＡＶを
検出する毎にスタートパルスＳ３を発生させる。

【００４５】メモリコントローラ部３は、ＳＤＴＩＣＰ
デコーダ２からのフレームパルスＳ２及びスタートパル
スＳ３を用いて、データブロックＳ１をメモリ部４に書
き込み制御する。また、このメモリコントローラ部３
は、後段の入出力制御部５からのデータ要求パルスＳ１
１に基づいて、メモリ部４に書き込まれたデータブロッ
クを読み込んでデータブロックＳ１２を入出力制御部５
に出力する。

【００４６】このとき、メモリコントローラ部３は、デ
ータ要求パルスＳ１１が入力されたとき、出力するデー
タブロックが存在するときにはその旨を示すデータ確認
情報（Data Ack）Ｓ１３を入出力制御部５に返信する。
一方、データ要求パルスに対して出力するデータブロッ
クが存在しないときには、データ確認情報Ｓ１３を返信
しない。ここで、入出力制御部５に出力するデータブロ
ックが存在しないときとは、ＳＤＴＩＣＰデコーダ２で
受信するＳＤＴＩＣＰストリームが２倍速であり、入出
力制御部５が３倍速に対応したデータ要求パルスＳ１１
を発行した場合や、受信したＳＤＴＩＣＰフレーム内に
データブロックが存在しない場合等が挙げられる。

【００４７】このメモリコントローラ部３は、図７に示
すように構成される。このメモリコントローラ部３は、
受信したデータブロックＳ１の管理をする制御部１１
と、データブロック用レジスタ１２、フレームポインタ
用レジスタ１３とを備える。

【００４８】制御部１１は、ＳＤＴＩＣＰデコーダ２か
らデータブロックＳ１が入力されるとともに、動作クロ
ックとなるフレームパルスＳ２及びスタートパルスＳ３
が入力される。この制御部１１は、フレームパルスＳ２
を動作クロックとして動作するフレームカウンタ１１ａ
と、スタートパルスＳ３を動作クロックとして動作する
データブロックカウンタ１１ｂとを内蔵している。

【００４９】この制御部１１は、フレームパルスＳ２を
検出することに応じて、フレームカウンタ１１ａで保持
するカウンタ値を１だけ増加させる処理をする。これに
より、制御部１１は、フレームパルスＳ２が発生したと
きに受信したＳＤＴＩＣＰフレームが何番目に受信した
ＳＤＴＩＣＰフレームかを認識する。

【００５０】また、制御部１１は、スタートパルスＳ３
を検出することに応じて、データブロックカウンタ１１
ｂで保持するカウンタ値を１だけ増加させる処理をす
る。これにより、制御部１１は、スタートパルスＳ３が
発生したときに受信したデータブロックが何番目に受信
したデータブロックかを認識する。また、制御部１１
は、スタートパルスＳ３が送信されたことに応じて、デ
ータブロックカウンタ１１ｂで保持しているカウンタ値
をリセットする。

【００５１】これにより、制御部１１は、フレームカウ
ンタ１１ａを参照して第何番目のＳＤＴＩＣＰフレーム
かを認識し、データブロックカウンタ１１ｂを参照して
当該ＳＤＴＩＣＰフレーム内での何番目のデータブロッ
クかを認識する。

【００５２】入出力制御部５は、メモリ部４に格納され
たデータブロックを読み出すためのデータ要求パルスを
発行する。この入出力制御部５は、後段のデータ処理部
６の能力に応じてデータ要求パルスＳ１１を発行する。
すなわち、この入出力制御部５は、データ処理部６の対
応可能な倍速に基づいてデータ要求パルスＳ１１を発行
する。この入出力制御部５は、データ要求パルスＳ１１
をメモリコントローラ部３に供給する。

【００５３】データ処理部６は、入出力制御部５からの
データブロックを用いた処理をする。このデータ処理部
６は、例えばＭＰＥＧ方式に従って圧縮されたデータブ
ロックをデコードして表示する。

【００５４】つぎに、メモリコントローラ部３の動作に
ついて説明する。

【００５５】ＳＤＴＩＣＰデコーダ２からのデータブロ
ックＳ１をメモリ部４に書き込むとき、制御部１１は、
データブロックＳ１が入力されることに応じてデータブ
ロックＳ１をメモリ部４に書き込むとともに、スタート
パルスＳ３が入力される毎にデータブロックＳ１を書き
込んだメモリ部４内のアドレス情報をデータブロック用
レジスタ１２のレジスタ（０）〜レジスタ（７）に順次
格納する。

【００５６】また、この制御部１１は、フレームパルス
Ｓ２が入力された後、最初に入力されたデータブロック
Ｓ１のアドレス情報をフレームポインタ用レジスタ１３
のフレームポインタ（０）、フレームポインタ（１）に
順次格納する。ここで、フレームポインタ用レジスタ１
３のフレームポインタ（０）及びフレームポインタ
（１）に格納されるアドレス情報は、データブロック用
レジスタ１２に格納されるアドレス情報のいずれかと同
じとなる。

【００５７】制御部１１は、フレームパルスＳ２間に一
回もスタートパルスＳ３が入力されなかったことによ
り、ＳＤＴＩＣＰデコーダ２でＳＤＴＩＣＰストリーム
を受信しなかったと判定したときには、フレームポイン
タ用レジスタ１３には実在しないアドレスを格納する。

【００５８】このような制御部１１は、例えばＳＤＴＩ
ＣＰデコーダ２に４倍速のＳＤＴＩＣＰストリームが入
力されたときには、フレームパルスＳ２間に４回のスタ
ートパルスＳ３が入力される。この制御部１１は、第ｎ
フレーム、第（ｎ＋１）フレームが入力されたことをフ
レームカウンタ１１ａにより認識し、第ｎフレーム内の
第１データブロック〜第４データブロックが入力され、
第（ｎ＋１）フレーム内の第１データブロック〜第４デ
ータブロックが入力されたことをデータブロックカウン
タ１１ｂにより認識する。

【００５９】制御部１１は、第ｎフレームの第１データ
ブロックをメモリ部４のアドレス（１１）に書き込むと
ともに、データブロック用レジスタ１２のレジスタ
（０）及びフレームポインタ用レジスタ１３のフレーム
ポインタ（０）にアドレス（１１）を書き込む。

【００６０】次に、制御部１１は、第ｎフレームの第２
〜第４データブロックをメモリ部４のアドレス（１２）
〜（１４）に書き込むとともに、データブロック用レジ
スタ１２のレジスタ（１）〜（３）にアドレス（１２）
〜（１４）を書き込む。

【００６１】次に、制御部１１は、第（ｎ＋１）フレー
ムの第１データブロックをメモリ部４のアドレス（２
１）に書き込むとともに、データブロック用レジスタ１
２のレジスタ（４）及びフレームポインタ用レジスタ１
３のフレームポインタ（１）にアドレス（２１）を格納
する。次に、制御部１１は、第ｎフレームの第２〜第４
データブロックをメモリ部４のアドレス（２２）〜（２
４）に書き込むとともに、データブロック用レジスタ１
２のレジスタ（５）〜（７）にアドレス（２２）〜（２
４）を格納する。これにより、制御部１１は、メモリ部
４の内部構成を図８に示すようにすることができ、フレ
ームポインタ用レジスタ１３にＳＤＴＩＣＰフレームの
先頭のデータブロックのアドレス情報を格納し、データ
ブロック用レジスタ１２に各データブロックのアドレス
情報を格納する。

【００６２】メモリ部４に書き込まれたデータブロック
を読み出して、入出力制御部５に出力するとき、先ず、
制御部１１は、入出力制御部５側からデータ要求パルス
Ｓ１１が入力される。制御部１１は、データ要求パルス
Ｓ１１が入力される毎に、データブロック用レジスタ１
２の先頭（レジスタ（０））に格納されているアドレス
情報を読み出し、読み出したアドレス情報に格納されて
いるデータブロックをメモリ部４から読み出して入出力
制御部５に出力する。これにより、制御部１１は、内部
のリードポインタのベースアドレスをレジスタ（０）か
らレジスタ（１）に更新する。そして、次にデータ要求
パルスＳ１１が入力されたときには、レジスタ（１）を
読み込んでメモリ部４からデータブロックを読み出して
入出力制御部５に出力する。

【００６３】また、この制御部１１は、受信したＳＤＴ
ＩＣＰストリームを受信してメモリ部４にデータブロッ
クを書き込んでいるときにおいて、ＳＤＴＩＣＰデコー
ダ２からフレームパルスＳ２が入力されたら、次に読み
出すデータブロックのアドレス情報を、フレームポイン
タから読み出すことにより、次のフレームにジャンプす
る。すなわち、制御部１１は、フレームパルスＳ２が入
力される毎に、読み出すフレームを更新し、前のフレー
ムで読み出すべきデータブロックからジャンプして更新
したフレームの先頭に位置するデータブロックを入出力
制御部５に出力する。

【００６４】具体的には、図９に示すように、４倍速の
ＳＤＴＩＣＰストリームをＳＤＴＩＣＰデコーダ２で受
信し、１倍速で読み出すとき、制御部１１は、第ｎフレ
ームの第１〜第４データブロック（１／４〜４／４）を
メモリ部４のアドレス（１１）〜（１４）に書き込むと
ともに、アドレス（１１）〜（１４）をレジスタ（０）
〜（３）に格納し、フレームポインタ（０）にアドレス
（１１）を格納する。

【００６５】次に、制御部１１は、第ｎフレームに含ま
れる全データブロックをメモリ部４に書き込んだ後、時
刻ｔ₁で入出力制御部５からデータ要求パルスＳ１１が
入力されたことに応じて、レジスタ（０）に格納されて
いるアドレス（１１）を読み出して第ｎフレームの第１
データブロックを読み出す（図１０のステップＳＴ
１）。

【００６６】また、制御部１１は、時刻ｔ₁から第（ｎ
＋１）フレームの受信が開始されたことに応じて、第
（ｎ＋１）フレームの第１〜第４データブロック（１／
４〜４／４）をメモリ部４のアドレス（２１）〜（２
４）に書き込むとともに、アドレス（２１）〜（２４）
をレジスタ（３）〜（７）に格納し、フレームポインタ
（１）にアドレス（２１）を格納する。

【００６７】更に、制御部１１には、第（ｎ＋１）フレ
ームを受信したことに応じたフレームパルスＳ２が入力
されたことに応じて（図１０のステップＳＴ２）、次に
読み出すデータブロックのアドレスを、フレームポイン
タ（１）に格納されたアドレス（２１）に設定する（図
１０のステップＳＴ３）。

【００６８】次に、アドレス（１１）に格納されたデー
タブロックの読み出しが終了した後に、データ要求パル
スＳ１１が入力されたときには（図１０のステップＳＴ
４）、制御部１１は、アドレス（２１）に書き込まれた
データブロックを読み出す（図１０のステップＳＴ
５）。

【００６９】これにより、データ受信装置１は、４倍速
でＳＤＴＩＣＰストリームを受信してメモリ部４に書き
込んだときであっても、フレームパルスＳ２が入力され
る毎に読み出すアドレスを次のフレームのアドレスとす
ることができるので、読み出しアドレスと書き込みアド
レスが同一となるようなことが無く、１倍速でしか読み
込み処理をすることができなくても、４倍速で送信され
たＳＤＴＩＣＰストリームを読み出してデータの内容を
観測することができる。

【００７０】このように構成されたデータ受信装置１
は、図１１に示すように、３倍速のＳＤＴＩＣＰストリ
ームに対応していないＶＴＲ装置Ｂ及びＶＴＲ装置Ｄに
内蔵され、図９及び図１０を用いて説明した処理を実行
することにより、２倍速の読み出し及び１倍速の読み出
しを実行することができる。したがって、このデータ受
信装置１によれば、処理可能な倍速以上の倍速のＳＤＴ
ＩＣＰストリームが送信された場合であっても、ＳＤＴ
ＩＣＰストリームの内容をモニタリングすることができ
る。

【００７１】なお、受信するＳＤＴＩＣＰストリームが
０．５倍速であるときには図５に示すようにデータブロ
ックが含まれないＳＤＴＩＣＰフレームが存在すること
になるが、ＭＰＥＧ方式でデコードするデータ処理部６
では、通常、入出力制御部５から入力されるデータブロ
ックが存在しないときであっても、同じ画像を表示する
ので、表示が途切れるようなことはない。

【００７２】

【発明の効果】以上詳細に説明したように、本発明に係
るデータ受信装置及び方法は、各データブロックをデー
タアドレス情報を参照して順次読み出し、フレーム開始
情報が検出されたら、読み出しているデータブロックの
次のフレームの先頭に位置するデータブロックを読み出
すので、送信されるストリームが何倍速であっても、ス
トリームを処理することができる。

【図面の簡単な説明】

【図１】本発明を適用したデータ受信装置の構成を示す
ブロック図である。

【図２】本発明を適用したデータ受信装置で受信する１
倍速のＳＤＴＩＣＰストリームのデータ構成を説明する
ための図である。

【図３】ＳＤＴＩＣＰストリームのアンシラリ領域のデ
ータ構成を説明するための図である。

【図４】本発明を適用したデータ受信装置で受信する２
倍速のＳＤＴＩＣＰストリームのデータ構成を説明する
ための図である。

【図５】本発明を適用したデータ受信装置でＳＤＴＩＣ
Ｐストリームを受信する形態を説明するための図であ
る。

【図６】本発明を適用したデータ受信装置で４倍速のＳ
ＤＴＩＣＰストリームを受信したときのデータブロッ
ク、フレームパルス、スタートパルスの関係を説明する
ための図である。

【図７】本発明を適用したデータ受信装置に含まれるメ
モリコントローラ部の構成を示すブロック図である。

【図８】本発明を適用したデータ受信装置で４倍速のＳ
ＤＴＩＣＰストリームを受信したときのメモリ部に格納
されるデータブロックとアドレス情報との関係を説明す
るための図である。

【図９】本発明を適用したデータ受信装置で４倍速のＳ
ＤＴＩＣＰストリームを受信して１倍速で読み出す処理
を示すタイミングチャートである。

【図１０】本発明を適用したデータ受信装置でデータブ
ロックをメモリ部から読み出すときのメモリコントロー
ラ部の処理手順を示すフローチャートである。

【図１１】本発明を適用したデータ受信装置で３倍速の
ＳＤＴＩＣＰストリームを２倍速に対応したＶＴＲ装置
及び１倍速に対応したＶＴＲ装置で受信してモニタリン
グすることができることを説明するための図である。

【図１２】従来において、３倍速のＳＤＴＩＣＰストリ
ームを２倍速に対応したＶＴＲ装置及び１倍速に対応し
たＶＴＲ装置で受信してモニタリングすることができな
いことを説明するための図である。

【図１３】従来において、４倍速のＳＤＴＩＣＰストリ
ームを受信して１倍速で読み出す処理を示すタイミング
チャートである。

【符号の説明】

１データ受信装置、２ＳＤＴＩＣＰデコーダ、３
メモリコントローラ部、４メモリ部、５入出力制御
部、１１制御部、１２データブロック用レジスタ、
１３フレームポインタ用レジスタ

Claims

【特許請求の範囲】

【請求項１】付加情報と複数のデータブロックのデー
タとからなるフレームを順次受信し、付加情報からフレ
ームの開始位置を示すフレーム開始情報、各データブロ
ックの開始位置を示すデータ開始情報を検出する検出手
段と、上記検出手段で受信したデータを、データブロックごと
に記憶するデータ記憶手段と、上記データ記憶手段に書き込まれたデータブロックの記
憶位置を示すデータアドレス情報及びフレームの先頭に
位置するデータブロックの記憶位置を示すフレーム先頭
アドレス情報を保持するアドレス保持手段と、上記アドレス保持手段に記録されたデータアドレス情報
に基づいて、上記データ記憶手段に記憶されたデータブ
ロックを順次読み出す出力手段と、上記検出手段からのフレーム開始情報に応じ、上記アド
レス保持手段で保持されたフレーム先頭アドレス情報に
基づいて、上記出力手段で読み出すデータブロックを次
のフレームのデータブロックに更新するように制御する
出力制御手段とを備えることを特徴とするデータ受信装
置。
【請求項２】付加情報と複数のデータブロックのデー
タとからなるフレームを順次受信し、付加情報からフレームの開始位置を示すフレーム開始情
報、各データブロックの開始位置を示すデータ開始情報
を検出し、上記検出手段で受信したデータを、データブロックごと
にメモリに記憶し、上記メモリに書き込んだデータブロックの記憶位置を示
すデータアドレス情報及びフレームの先頭に位置するデ
ータブロックの記憶位置を示すフレーム先頭アドレス情
報を生成し、上記データアドレス情報に基づいて上記メモリに記憶し
たデータブロックを読み出し、次のフレーム開始情報を検出したことに応じ、次のフレ
ーム先頭アドレス情報に基づいて上記メモリに記憶した
データブロックを読み出すことを特徴とするデータ受信
方法。