JP2001201532A - Method and apparatus for testing semiconductor device - Google Patents

Method and apparatus for testing semiconductor device

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JP2001201532A
JP2001201532A JP2000009113A JP2000009113A JP2001201532A JP 2001201532 A JP2001201532 A JP 2001201532A JP 2000009113 A JP2000009113 A JP 2000009113A JP 2000009113 A JP2000009113 A JP 2000009113A JP 2001201532 A JP2001201532 A JP 2001201532A
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Abstract

PROBLEM TO BE SOLVED: To provide a method for testing a semiconductor device capable of testing a semiconductor device outputting a reference clock DQS, used for data delivery, simultaneously to data reading, with high accuracy in a short period. SOLUTION: A timing for rising and falling of a reference clock outputted simultaneously with data read from a semiconductor device is read by plural signal reading circuit sampling acting with strobe pulse consisting of polyphase pulse having slight phase difference, and the timing for rising and falling of the reference clock is prescribed by a phase number of the polyphase pulse detecting a changing point, and the phase number is memorized by a memory 32. During testing, the data read from the semiconductor device is read by the timing determined by the phase number and it is judged whether there is a changing point or not with the timing so that quality of the semiconductor device is evaluated.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【0001】[0001]

【発明の属する技術分野】この発明は高速で書き込み、
および読み出しが可能なメモリを装備した半導体デバイ
スを試験する場合に用いて好適な半導体デバイス試験方
法およびこの試験方法を用いて動作する半導体デバイス
試験装置に関する。
BACKGROUND OF THE INVENTION 1. Field of the Invention
The present invention relates to a semiconductor device test method suitable for testing a semiconductor device equipped with a readable memory and a semiconductor device test apparatus that operates using the test method.

【0002】[0002]

【従来の技術】半導体で構成されるメモリの品種の中に
はクロックと共にデータを入力しクロックに同期して半
導体デバイスへデータを書き込み、クロックと共にクロ
ックに同期したデータが半導体デバイスから出力され、
このクロックのタイミングを利用してデータの受渡しを
行うメモリが存在する。図10にこの種のメモリの読み
出し時の様子を示す。図10Aに示すDA、DB、DC
…は半導体デバイスから出力されるデータ(ある1つの
ピンから出力されたデータ)を示す。TD1、TD2…
は各テストサイクルを示す。図10Bに示すDQSはメ
モリから出力されるクロックを示す。データDA、D
B、DC…はこのクロックDQSに同期して半導体デバ
イスから出力される。このクロックは実用されている状
態では他の回路にデータDA、DB、DC…を受け渡す
際の同期信号(データストローブ)として利用される。
2. Description of the Related Art Some types of memories composed of semiconductors receive data together with a clock, write data to a semiconductor device in synchronization with the clock, and output data synchronized with the clock together with the clock from the semiconductor device.
There is a memory that transfers data using the timing of this clock. FIG. 10 shows a state of this type of memory at the time of reading. DA, DB, DC shown in FIG. 10A
Indicate data output from the semiconductor device (data output from a certain pin). TD1, TD2 ...
Indicates each test cycle. DQS shown in FIG. 10B indicates a clock output from the memory. Data DA, D
Are output from the semiconductor device in synchronization with the clock DQS. This clock is used as a synchronization signal (data strobe) when transferring data DA, DB, DC... To other circuits in a practical state.

【0003】この種の半導体デバイスを試験する場合の
試験項目の一つに、各クロックDQS(以下このクロッ
クを基準クロックと称す)の立上りおよび立下りのタイ
ミングから、データの変化点までの時間差(位相差)d
I1、dI2、dI3…を測定する項目がある。これら
の時間差dI1、dI2、dI3…が例えば極力短い程
応答が速く優れた特性を持つデバイスとして評価され
る。この時間差の長短によって被試験半導体デバイスの
グレードが決定される。
One of the test items for testing this type of semiconductor device is a time difference (from the rising and falling timing of each clock DQS (hereinafter referred to as a reference clock)) to the data change point. Phase difference) d
There are items for measuring I1, dI2, dI3,. The time differences dI1, dI2, dI3,... Are evaluated as devices having, for example, as fast response and excellent characteristics as possible as short as possible. The grade of the semiconductor device under test is determined by the length of the time difference.

【0004】被試験半導体デバイスから出力される基準
クロックDQSは実用されている状態ではクロック源で
生成されたクロックが半導体デバイスに印加され、この
クロックが半導体デバイスの内部の回路に配給され、こ
のクロックに同期してデータが出力される。従って、試
験装置で試験を行う場合にも試験装置側から被試験半導
体デバイスにクロックを印加し、そのクロックが被試験
半導体デバイスの内部を通り、データと共にデータ受渡
しのための基準クロックとして出力される。従って、こ
の基準クロックの立上りと立下りのタイミングを測定
し、この計測した立上りと立下りのタイミングからデー
タDA、DB、DC…の変化点までの時間dI1、dI
2、dI3…を測定することになる。
In a practical state, a clock generated by a clock source is applied to a semiconductor device as a reference clock DQS output from the semiconductor device under test, and the clock is distributed to a circuit inside the semiconductor device. Data is output in synchronization with. Therefore, even when a test is performed by the test apparatus, a clock is applied to the semiconductor device under test from the test apparatus side, and the clock passes through the inside of the semiconductor device under test and is output together with data as a reference clock for data transfer. . Therefore, the rising and falling timings of the reference clock are measured, and the times dI1, dI from the measured rising and falling timings to the changing points of the data DA, DB, DC.
2, dI3... Will be measured.

【0005】上述したように半導体デバイスから出力さ
れる基準クロックはその半導体デバイスの内部を通過し
て出力されるため、その立上りのタイミングおよび立下
りのタイミングは個々の半導体デバイスの内部及び温度
等の外的環境の影響を大きく受け、図11に示すように
各半導体デバイスごとに基準クロックDQS1、DQS
2、DQS3…の位相に差が発生する現象が見られる。
さらに位相の差は各半導体デバイスの違いによるものに
加えて、半導体デバイスの内部でもアクセスするメモリ
のアドレスの違い、時間の経過(熱的な変化)に従って
変動するいわゆるジッタJが発生する現象も見られる。
As described above, since the reference clock output from the semiconductor device is output after passing through the inside of the semiconductor device, the rising timing and the falling timing are determined by the internal timing of each semiconductor device and the temperature and the like. Due to the influence of the external environment, the reference clocks DQS1 and DQS1
2, a phenomenon in which a difference occurs in the phase of DQS3.
Furthermore, in addition to the difference in phase between the semiconductor devices, the difference in the address of the memory accessed inside the semiconductor device, and the phenomenon that a so-called jitter J that fluctuates with the passage of time (thermal change) is also observed. Can be

【0006】従って、基準クロックDQSの立上りのタ
イミングおよび立下りのタイミングからデータDA、D
B、DC…の変化点までの時間dI1、dI2、dI3
…を正確に測定するためには、先ず半導体デバイスから
出力される基準クロックDQSの立上りのタイミングお
よび立下りのタイミングを正確に測定しなければならな
い。このため、従来は半導体デバイス試験装置に装備し
ている信号読み取り回路のストローブパルスの印加タイ
ミングを漸次移動させ、基準クロックDQSの立上りお
よび立下りのタイミングを測定し、その測定結果を使っ
て時間dI1、dI2、dI3…を測定している。
Therefore, the data DA and D are determined from the rising and falling timings of the reference clock DQS.
Times dI1, dI2, dI3 until change points of B, DC,...
In order to accurately measure the timing, first, the rising timing and the falling timing of the reference clock DQS output from the semiconductor device must be accurately measured. For this reason, conventionally, the application timing of the strobe pulse of the signal reading circuit provided in the semiconductor device test apparatus is gradually moved, the rising and falling timing of the reference clock DQS is measured, and the time dI1 , DI2, dI3...

【0007】図12に従来用いられている基準クロック
DQSの立上りおよび立下りのタイミングを測定するた
めの部分の構成を示す。レベル比較器10は一対の電圧
比較器CP1とCP2によって構成され、これら一対の
電圧比較器CP1とCP2により被試験半導体デバイス
DUTが出力する基準クロックDQSの論理値が正規の
電圧条件を満たしているか否かを判定する。電圧比較器
CP1は基準クロックDQSのH論理の電圧値が正規の
電圧値VOH以上であるか否かを判定する。また電圧比
較器CP2は基準クロックDQSのL論理側の電圧値が
正規の電圧VOL以下であるか否かを判定する。
FIG. 12 shows a configuration of a portion for measuring the rising and falling timings of a conventionally used reference clock DQS. The level comparator 10 includes a pair of voltage comparators CP1 and CP2. The pair of voltage comparators CP1 and CP2 determine whether the logic value of the reference clock DQS output from the semiconductor device under test DUT satisfies a normal voltage condition. Determine whether or not. The voltage comparator CP1 determines whether or not the H logic voltage value of the reference clock DQS is equal to or higher than the normal voltage value VOH. Further, the voltage comparator CP2 determines whether the voltage value on the L logic side of the reference clock DQS is equal to or lower than the normal voltage VOL.

【0008】これらの判定結果を信号読取回路11に入
力し、この信号読取回路11で基準クロックDQSの立
上りのタイミングおよび立下りのタイミングを測定す
る。信号読取回路11はストローブパルスSTBの印加
タイミング毎にそのとき入力されている論理値を読み取
る動作を実行する。ストローブパルスSTBは各テスト
サイクル毎に少しずつ位相差(τT)が与えられて印加
される。つまり、テストサイクル毎にストローブパルス
STBが信号読取回路11に1個ずつ与えられて電圧比
較器CP1およびCP2の出力の状態を読み取る動作を
実行する。
The results of these determinations are input to a signal reading circuit 11, and the signal reading circuit 11 measures the rising timing and falling timing of the reference clock DQS. The signal reading circuit 11 performs an operation of reading the logical value input at that time for each application timing of the strobe pulse STB. The strobe pulse STB is applied with a slight phase difference (τT) given for each test cycle. That is, the strobe pulse STB is supplied to the signal reading circuit 11 one by one in each test cycle, and the operation of reading the output states of the voltage comparators CP1 and CP2 is executed.

【0009】論理比較器12は信号読取回路11が出力
する論理値と予め定めた期待値(図の例ではH論理)と
を比較し、信号読取回路11が出力する論理値が期待値
と一致した時点でパス(良)を表わすパス信号PAを出
力する。レベル比較器10の出力がH論理に反転したこ
とを読み取ったストローブパルスSTB1の発生タイミ
ング(ストローブパルスSTBの発生タイミングは既
知)から時間T1を知り基準クロックDQSの立上りの
タイミングを決定する。
The logic comparator 12 compares the logic value output from the signal reading circuit 11 with a predetermined expected value (H logic in the example in the figure), and the logic value output from the signal reading circuit 11 matches the expected value. At this point, a path signal PA indicating a path (good) is output. The time T1 is known from the generation timing of the strobe pulse STB1 (the generation timing of the strobe pulse STB is known) which reads that the output of the level comparator 10 has been inverted to H logic, and the rising timing of the reference clock DQS is determined.

【0010】基準クロックDQSの立下りのタイミング
を検出する場合はストローブパルスSTBの発生は基準
クロックDQSのH論理に立上ったタイミングより後の
タイミングで発生を開始し、立上りの検出と同様に電圧
比較器CP2の出力がH論理に反転した状態を読み取っ
たストローブパルスにより立下りのタイミングを決定す
る。
When detecting the falling timing of the reference clock DQS, the generation of the strobe pulse STB starts at a timing later than the timing when the reference clock DQS rises to the H logic, and similarly to the detection of the rising. The fall timing is determined by the strobe pulse reading the state in which the output of the voltage comparator CP2 is inverted to H logic.

【0011】[0011]

【発明が解決しようとする課題】上述したように、従来
は基準クロックDQSの発生タイミングを半導体試験装
置に装備している信号読取回路11とこの信号読取回路
11に印加するストローブパルスSTBを用いたタイミ
ング測定手段を利用して測定しているから基準クロック
DQSの立上りおよび立下りのタイミングを測定するだ
けでもテストサイクルTDを何サイクルも繰り返し実行
しなくてはならないため、時間が掛かる欠点がある。
As described above, the generation timing of the reference clock DQS is conventionally determined by using the signal reading circuit 11 provided in the semiconductor test apparatus and the strobe pulse STB applied to the signal reading circuit 11. Since the measurement is performed using the timing measuring means, the test cycle TD has to be repeatedly executed many times even if only the rising and falling timings of the reference clock DQS are measured.

【0012】しかも、基準クロックDQSの立上りおよ
び立下りのタイミングの測定は試験すべき全てのアドレ
スあるいは発熱によるジッタの影響を回避する場合には
試験パターンの開始から終了までの全てにわたって測定
しなければならないから、基準クロックの立上りおよび
立下りのタイミングを測定するには長い時間が必要とな
る。基準クロックDQSの立上りおよび立下りのタイミ
ングを測定する時間を短くする方法としてはストローブ
パルスSTBに与える位相差τTを粗く採り、テストサ
イクルの実行回数を減らすことも考えられるが、ストロ
ーブパルスSTBに与える位相差τTを粗く変化させる
と、基準クロックDQSの立上りおよび立下りのタイミ
ング測定の精度が低下し、この結果として基準クロック
DQSとデータDA、DB、DC…の変化点までの時間
dI1、dI2、dI3…の測定結果の信頼性が低下す
る欠点がある。
Moreover, the rise and fall timings of the reference clock DQS must be measured over the entire period from the start to the end of the test pattern in order to avoid the influence of jitter due to all addresses to be tested or heat generation. Therefore, it takes a long time to measure the rising and falling timings of the reference clock. As a method of shortening the time for measuring the rising and falling timings of the reference clock DQS, it is conceivable to roughly take the phase difference τT applied to the strobe pulse STB to reduce the number of test cycle executions. When the phase difference τT is roughly changed, the accuracy of the timing measurement of the rise and fall of the reference clock DQS decreases, and as a result, the time dI1, dI2, t1 to the change point of the reference clock DQS and the data DA, DB, DC. There is a disadvantage that the reliability of the measurement results of dI3.

【0013】この発明の目的は極めて短時間にしかも精
度良く基準クロックの立上りおよび立下りのタイミング
を測定することができる半導体デバイス試験方法と、こ
の試験方法を利用した半導体デバイス試験装置を提供し
ようとするものである。
An object of the present invention is to provide a semiconductor device test method capable of measuring the rise and fall timings of a reference clock in a very short time and with high accuracy, and a semiconductor device test apparatus using the test method. Is what you do.

【0014】[0014]

【課題を解決するための手段】この発明の請求項1で
は、被試験デバイスから出力されるデータに付随してこ
のデータの受渡しに供する基準クロックが出力され、こ
の基準クロックのタイミングとデータの変化点までの時
間を計測し、この時間の計測値に応じて被試験デバイス
を評価する半導体デバイス試験装置において、各テスト
サイクル毎に予め基準クロックが出力されるタイミング
を被試験アドレスの全てにわたって計測し記憶すると共
に、記憶した各テストサイクルの計測結果をデータの変
化点までの時間を計測するための基準位相位置と決定す
る半導体デバイス試験方法を提案する。
According to the first aspect of the present invention, a reference clock for delivering the data is output accompanying the data output from the device under test, and the timing of the reference clock and the change in the data are output. In a semiconductor device test apparatus that measures time to a point and evaluates a device under test in accordance with the measured value of this time, the timing at which a reference clock is output in advance for each test cycle is measured over all of the addresses under test. A semiconductor device test method is proposed in which a stored measurement result of each test cycle is determined as a reference phase position for measuring a time until a data change point.

【0015】この発明の請求項2では、請求項1記載の
半導体デバイス試験方法において、各テストサイクル毎
に各テストサイクルの所定の位相位置から順次わずかず
つ位相差が与えられた多相パルスを発生させ、この多相
パルスを基準クロックの発生タイミングを検出するため
の信号読み取り回路のストローブパルスとして利用する
ことにより、基準クロックの変化点を検出したストロー
ブパルスの相番号によって基準クロックの変化点を計測
する半導体デバイス試験方法を提案する。
According to a second aspect of the present invention, in the semiconductor device testing method according to the first aspect, a multi-phase pulse having a slight phase difference is sequentially generated from a predetermined phase position of each test cycle in each test cycle. By using this multi-phase pulse as the strobe pulse of the signal reading circuit for detecting the generation timing of the reference clock, the change point of the reference clock is measured by the phase number of the strobe pulse at which the change point of the reference clock is detected. We propose a method for testing semiconductor devices.

【0016】この発明の請求項3では、請求項1記載の
半導体デバイス試験方法において、基準クロックの変化
点を検出したストローブパルスの相番号は、被試験半導
体デバイスの被試験アドレスに対応したアドレスを具備
したメモリに記憶され、被試験半導体デバイスを試験す
る際にはメモリの被試験半導体デバイスに印加されるア
ドレスに対応したアドレスから相番号を読み出し、この
読み出した相番号によりデータの論理値を読み取るタイ
ミングを決定する様にした半導体デバイス試験方法を提
案する。
According to a third aspect of the present invention, in the semiconductor device testing method according to the first aspect, the phase number of the strobe pulse at which the change point of the reference clock is detected is an address corresponding to the address under test of the semiconductor device under test. When testing the semiconductor device under test stored in the provided memory, a phase number is read from an address corresponding to an address applied to the semiconductor device under test in the memory, and a logical value of data is read based on the read phase number. We propose a semiconductor device test method that determines the timing.

【0017】この発明の請求項4では、請求項1記載の
半導体デバイス試験方法において、基準クロックの変化
点を検出したストローブパルスの相番号は被試験半導体
デバイスに印加されるテストパターンの発生順序を表す
アドレスに対応したアドレスを持つメモリに記憶され、
被試験半導体デバイスを試験する際にはメモリの被試験
半導体デバイスに印加されるテストパターンの発生順序
を表わすアドレスから相番号を読み出し、この読み出し
た相番号によりデータの論理値を読み取るタイミングを
決定する様にした半導体デバイス試験方法を提案する。
According to a fourth aspect of the present invention, in the semiconductor device testing method according to the first aspect, the phase number of the strobe pulse at which the change point of the reference clock is detected determines the order of generation of the test pattern applied to the semiconductor device under test. Stored in a memory having an address corresponding to the address to be represented,
When testing the semiconductor device under test, a phase number is read from an address indicating the order of generation of test patterns applied to the semiconductor device under test in the memory, and a timing for reading a logical value of data is determined based on the read phase number. We propose a method for testing semiconductor devices.

【0018】この発明の請求項5では、請求項1記載の
半導体デバイス試験方法において、基準クロックの変化
点を検出した相番号に対応付けして予め設定したタイミ
ングでストローブパルスを発生させ、このストローブパ
ルスのタイミングにより被試験半導体デバイスが出力す
るデータの論理値を読み取る様にした半導体デバイス試
験方法を提案する。この発明の請求項6では、被試験半
導体デバイスが出力するデータの論理値をストローブパ
ルスの印加タイミングに従って読み取るデータ読み取り
回路と、被試験半導体デバイスが出力する基準クロック
の発生タイミングを計測するために設けられた複数の信
号読み取り回路と、この複数の信号読み取り回路のそれ
ぞれにわずかずつ位相差が与えられた多相パルスで構成
されるストローブパルスを印加する多相パルス発生手段
と、複数の信号読み取り回路のそれぞれが読み取った結
果を期待値と比較する複数の比較判定手段と、この複数
の比較判定手段の判定結果を基準クロックの変化点を検
出したストローブパルスの相番号に変換する変換手段
と、この変換手段が変換した相番号を被試験半導体デバ
イスに印加したアドレスに対応したアドレスに記憶する
メモリと、このメモリに記憶された相番号が読み出され
る毎に、この相番号に対応したストローブパルスの発生
タイミングを設定するタイミング選択回路と、このタイ
ミング選択回路に設定されたタイミング設定値に従って
データ読み取り回路に印加するストローブパルスを生成
するストローブパルス発生回路と、によって構成した半
導体デバイス試験装置を提案する。
According to a fifth aspect of the present invention, in the semiconductor device test method according to the first aspect, a strobe pulse is generated at a preset timing in association with a phase number at which a change point of the reference clock is detected. A semiconductor device test method is proposed in which a logic value of data output from a semiconductor device under test is read at a pulse timing. According to a sixth aspect of the present invention, a data reading circuit for reading a logical value of data output from a semiconductor device under test in accordance with a strobe pulse application timing, and a data reading circuit provided for measuring a generation timing of a reference clock output from the semiconductor device under test. A plurality of signal reading circuits, a plurality of signal reading circuits, a multi-phase pulse generating means for applying a strobe pulse composed of a multi-phase pulse having a slight phase difference to each of the plurality of signal reading circuits, and a plurality of signal reading circuits A plurality of comparing and judging means for comparing the result read by each of these with an expected value; a converting means for converting the judgment result of the plurality of comparing and judging means into a phase number of a strobe pulse detecting a change point of the reference clock; An address corresponding to the address applied to the semiconductor device under test with the phase number converted by the conversion means. Memory, a timing selection circuit for setting the generation timing of the strobe pulse corresponding to the phase number each time the phase number stored in the memory is read, and a timing setting set in the timing selection circuit A semiconductor device test apparatus comprising a strobe pulse generating circuit for generating a strobe pulse to be applied to a data reading circuit according to a value is proposed.

【0019】この発明の請求項7では、被試験半導体デ
バイスが出力するデータをストローブパルスの印加タイ
ミングに従って読み取るデータ読み取り回路と、被試験
半導体デバイスが出力する基準クロックの発生タイミン
グを計測するために設けられた複数の信号読み取り回路
と、この複数の信号読み取り回路のそれぞれにわずかず
つ位相差が与えられた多相パルスで構成されるストロー
ブパルスを印加する多相パルス発生手段と、複数の信号
読み取り回路のそれぞれが読み取った結果を期待値と比
較する複数の比較判定手段と、この複数の比較判定手段
の判定結果を基準クロックの変化点を検出したストロー
ブパルスの相番号に変換する変換手段と、この変換手段
が変換した相番号を被試験半導体デバイスに印加したテ
ストパターンの発生順序を表すアドレスに対応したアド
レスに記憶するメモリと、このメモリに記憶された相番
号が読み出される毎に、この相番号に対応したストロー
ブパルスの発生タイミングを設定するタイミング選択回
路と、このタイミング選択回路に設定されたタイミング
設定値に従ってデータ読み取り回路に印加するストロー
ブパルスを生成するストローブ発生回路と、によって構
成した半導体デバイス試験装置を提案する。
According to a seventh aspect of the present invention, there is provided a data reading circuit for reading data output from a semiconductor device under test in accordance with the application timing of a strobe pulse, and a circuit for measuring the generation timing of a reference clock output from the semiconductor device under test. A plurality of signal reading circuits, a plurality of signal reading circuits, a multi-phase pulse generating means for applying a strobe pulse composed of a multi-phase pulse having a slight phase difference to each of the plurality of signal reading circuits, and a plurality of signal reading circuits A plurality of comparing and judging means for comparing the result read by each of these with an expected value; a converting means for converting the judgment result of the plurality of comparing and judging means into a phase number of a strobe pulse detecting a change point of the reference clock; Generation of a test pattern in which the phase number converted by the conversion means is applied to the semiconductor device under test. A memory for storing at an address corresponding to an address indicating an order, a timing selection circuit for setting a generation timing of a strobe pulse corresponding to the phase number each time the phase number stored in the memory is read; The present invention proposes a semiconductor device test apparatus including a strobe generating circuit that generates a strobe pulse to be applied to a data reading circuit according to a timing set value set in a circuit.

【0020】この発明の請求項8では、請求項6または
7記載の半導体デバイス試験装置の何れかにおいて、多
相パルス発生手段は遅延時間がわずかずつ異なる複数の
遅延素子によって構成され、これら複数の遅延素子にパ
ルスを印加してわずかずつ位相差が与えられた多相パル
スを発生させる半導体デバイス試験装置を提案する。こ
の発明の請求項9では、請求項6または7記載の半導体
デバイス試験装置の何れかにおいて、多相パルス発生手
段は同一遅延時間を持つ複数の遅延素子を縦続接続し、
この縦続接続した複数の遅延素子の各接続点から多相パ
ルスを得る構成とした半導体デバイス試験装置を提案す
る。
According to an eighth aspect of the present invention, in any one of the semiconductor device test apparatuses according to the sixth and seventh aspects, the multi-phase pulse generating means is constituted by a plurality of delay elements having slightly different delay times. We propose a semiconductor device test apparatus that applies a pulse to a delay element to generate a multi-phase pulse with a small phase difference. According to a ninth aspect of the present invention, in any one of the semiconductor device test apparatuses according to the sixth or seventh aspect, the multi-phase pulse generating means cascade-connects a plurality of delay elements having the same delay time,
The present invention proposes a semiconductor device test apparatus configured to obtain a multiphase pulse from each connection point of a plurality of cascade-connected delay elements.

【0021】この発明の請求項10では、請求項6また
は7記載の半導体デバイス試験装置の何れかにおいて、
複数の比較判定手段は多相パルスで構成されるストロー
ブパルスの遅延時間が短い側から順にその比較判定結果
を次に遅延時間が長い比較判定手段に出力し、各比較判
定手段は各前段の比較判定結果と不一致を検出した比較
判定手段のみから有効とする判定結果を出力させ、この
有効とする判定結果の出力ビット位置を基準クロックの
変化点を検出したストローブパルスの相番号に変換する
構成とした半導体デバイス試験装置を提案する。
According to a tenth aspect of the present invention, in any one of the semiconductor device test apparatuses according to the sixth and seventh aspects,
The plurality of comparison / judgment means sequentially outputs the result of the comparison judgment to the comparison / judgment means having the next longer delay time from the side having the shortest delay time of the strobe pulse composed of the multi-phase pulse. A configuration in which the validity determination result is output only from the comparison determination means that has detected a mismatch with the determination result, and the output bit position of the validity determination result is converted into a phase number of a strobe pulse in which a change point of the reference clock is detected. We propose a test device for semiconductor devices.

【0022】[0022]

【作用】この発明による半導体デバイス試験方法によれ
ば、多相パルスを使って基準クロックの立上りおよび立
下りのタイミングを測定するから、1テストサイクルの
時間内で基準クロックの立上りまたは立下りのタイミン
グを測定することができる。しかも多相パルスに与える
位相差を小さく採ることにより、基準クロックDQSの
立上りおよび立下りのタイミング測定精度を高く採るこ
とができる。従って、短時間にしかも精度良く基準クロ
ックの立上りおよび立下りのタイミングを測定でき、こ
の結果として基準クロックDQSとデータDA、DB、
DC…の変化点までの測定結果を短時間に得ることがで
き、しかも信頼性を向上できる利点が得られる。
According to the semiconductor device testing method of the present invention, the rise and fall timings of the reference clock are measured using the multi-phase pulses, so that the rise or fall timing of the reference clock can be measured within one test cycle. Can be measured. Moreover, by adopting a small phase difference given to the multi-phase pulse, the timing measurement accuracy of the rise and fall of the reference clock DQS can be made high. Therefore, the rising and falling timings of the reference clock can be measured in a short time and with high accuracy. As a result, the reference clock DQS and the data DA, DB,
It is possible to obtain a measurement result up to the change point of DC in a short time and to obtain an advantage that reliability can be improved.

【0023】[0023]

【発明の実施の形態】図1はこの発明による半導体デバ
イス試験方法を用いて動作する半導体デバイス試験装置
の要部の構成を示す。図1に示すこの発明の要部を説明
する前に念のために図2を用いて一般的な半導体デバイ
スを試験する試験装置の概要を説明する。図中TESは
半導体デバイス試験装置の全体を示す。半導体デバイス
試験装置TESは主制御器13と、パターン発生器1
4、タイミング発生器15、波形フォーマッタ16、論
理比較器12、ドライバ17、信号読取回路11、不良
解析メモリ18、論理振幅基準電圧源19、比較基準電
圧源21、デバイス電源22等により構成される。尚、
ここでは図12に示したレベル比較器10は信号読取回
路11に含まれているものとして示している。
FIG. 1 shows a configuration of a main part of a semiconductor device test apparatus which operates using a semiconductor device test method according to the present invention. Before describing the main part of the present invention shown in FIG. 1, an outline of a test apparatus for testing a general semiconductor device will be described with reference to FIG. 2 just in case. In the figure, TES indicates the entire semiconductor device test apparatus. The semiconductor device test apparatus TES includes a main controller 13 and a pattern generator 1
4. Timing generator 15, waveform formatter 16, logical comparator 12, driver 17, signal reading circuit 11, failure analysis memory 18, logical amplitude reference voltage source 19, comparison reference voltage source 21, device power supply 22, etc. . still,
Here, the level comparator 10 shown in FIG. 12 is shown as being included in the signal reading circuit 11.

【0024】主制御器13は一般にコンピュータシステ
ムによって構成され、利用者が作成した試験プログラム
に従って主にパターン発生器14とタイミング発生器1
5を制御し、パターン発生器14から試験パターンデー
タを発生させ、この試験パターンデータを波形フォーマ
ッタ16で実波形を持つ試験パターン信号に変換し、こ
の試験パターン信号を論理振幅基準電圧源19で設定し
た振幅値を持った波形に電圧増幅するドライバ17を通
じて被試験半導体デバイスDUTに印加し記憶させる。
The main controller 13 is generally constituted by a computer system, and mainly comprises a pattern generator 14 and a timing generator 1 according to a test program created by a user.
5, the test pattern data is generated from the pattern generator 14, the test pattern data is converted into a test pattern signal having an actual waveform by the waveform formatter 16, and the test pattern signal is set by the logical amplitude reference voltage source 19. The voltage is applied to the semiconductor device under test DUT through the driver 17 that amplifies the voltage to a waveform having the determined amplitude value and stored.

【0025】被試験半導体デバイスDUTから読み出し
た応答信号は信号読取回路11でその論理値を読み取
る。論理比較器12は信号読取回路11で読み取った論
理値がパターン発生器14から出力される期待値と比較
し、期待値と不一致が発生した場合は、その読み出した
アドレスのメモリセルに不良があるものと判定し、不良
発生毎に不良解析メモリ18に不良アドレスを記憶し、
試験終了時点で例えば不良セルの救済が可能か否かを判
定する。
The logical value of the response signal read from the semiconductor device under test DUT is read by the signal reading circuit 11. The logical comparator 12 compares the logical value read by the signal reading circuit 11 with the expected value output from the pattern generator 14, and when a mismatch occurs with the expected value, the memory cell at the read address has a defect. The failure address is stored in the failure analysis memory 18 every time a failure occurs.
At the end of the test, for example, it is determined whether the defective cell can be remedied.

【0026】図2は1ピン分の試験装置の構成を示すが
現実には、この構成が被試験半導体デバイスDUTのピ
ン数分は設けられ、各ピン毎にテストパターンの入力
と、被試験半導体デバイスDUTの応答信号の取り込み
が実行される。この発明では図1に示すように、基準ク
ロックDQSを出力するピンPNに対してレベル比較器
10と、多相パルス発生器30と、複数の信号読取回路
TC1、TC2、TC3、TC4、TC5…と、複数の
比較判定手段PF1、PF2、PF3、PF4、PF5
…と、これらの比較判定手段PF1、PF2、PF3、
PF4、PF5…の判定結果を多相パルスの相番号に変
換する変換手段31と、この相番号を記憶するメモリ3
2と、テスト時にメモリ32から読み出した相番号か
ら、ストローブパルスSTBの発生タイミングを選択し
て出力するタイミング選択回路33と、このタイミング
選択回路33で選択したタイミングでストローブパルス
STBを発生させるストローブ発生回路34とを設けた
構成とした半導体デバイス試験装置を提案するものであ
る。
FIG. 2 shows the configuration of a test apparatus for one pin. In reality, this configuration is provided for the number of pins of the semiconductor device under test DUT, and a test pattern input and a semiconductor test device are provided for each pin. The response signal of the device DUT is captured. In the present invention, as shown in FIG. 1, a level comparator 10, a polyphase pulse generator 30, and a plurality of signal reading circuits TC1, TC2, TC3, TC4, TC5... And a plurality of comparison / determination means PF1, PF2, PF3, PF4, PF5
, And these comparison / determination means PF1, PF2, PF3,
Conversion means 31 for converting the determination results of PF4, PF5... Into phase numbers of polyphase pulses, and a memory 3 for storing the phase numbers
2, a timing selection circuit 33 for selecting and outputting the generation timing of the strobe pulse STB from the phase number read from the memory 32 during the test, and a strobe generation for generating the strobe pulse STB at the timing selected by the timing selection circuit 33 The present invention proposes a semiconductor device test apparatus having a configuration provided with a circuit 34.

【0027】多相パルス発生器30はこの例では遅延時
間がわずかずつ異なる値に設定された複数の遅延素子D
Y1、DY2、DY3、DY4、DY5…によって構成
した場合を示す。各遅延素子DY1、DY2、DY3、
DY4、DY5…の遅延時間に例えば100PS(ピコ
秒)ずつの時間差を持たせることにより、100PSの
時間差を持つ多相パルスを発生させることができる。図
3Bに多相パルスの一例を示す。テストサイクルTDの
所定の位相位置から例えば100PSずつ、位相差が与
えられた多相パルスP1、P2、P3、P4…が信号読
取回路TC1、TC2、TC3、TC4、TC5…の各
ストローブパルスの入力端子に与えられる。
In this example, the polyphase pulse generator 30 includes a plurality of delay elements D whose delay times are set to slightly different values.
.., YY, DY2, DY3, DY4, DY5,. Each delay element DY1, DY2, DY3,
By making the delay time of DY4, DY5,... Have a time difference of, for example, 100 PS (picoseconds), a multi-phase pulse having a time difference of 100 PS can be generated. FIG. 3B shows an example of the multi-phase pulse. The multi-phase pulses P1, P2, P3, P4... Each having a phase difference of, for example, 100 PS from a predetermined phase position of the test cycle TD are input to the strobe pulses of the signal reading circuits TC1, TC2, TC3, TC4, TC5. Terminal.

【0028】信号読取回路TC1、TC2、TC3、T
C4、TC5…の各入力端子にはレベル比較器10から
レベル比較結果を入力する。図1では、基準クロックD
QSの立上りのタイミングを測定する場合の構成を示
す。従って、信号読取回路TC1、TC2、TC3、T
C4、TC5…の各入力端子にはH論理側のレベル比較
を行う電圧比較器CP1の出力を入力している。基準ク
ロックDQSの立下り側のタイミングを測定する構成は
図1では省略しているが、その構成は図1に示す構成と
同様であり、その場合はL論理側のレベル比較を行う電
圧比較器CP2の出力を多相パルスで読み込む構成とさ
れる。
Signal reading circuits TC1, TC2, TC3, T
The level comparison result from the level comparator 10 is input to each input terminal of C4, TC5,. In FIG. 1, the reference clock D
The configuration when measuring the rising timing of QS is shown. Therefore, the signal reading circuits TC1, TC2, TC3, T
The output of the voltage comparator CP1 for performing level comparison on the H logic side is input to each input terminal of C4, TC5,. Although the configuration for measuring the falling timing of the reference clock DQS is omitted in FIG. 1, the configuration is the same as the configuration shown in FIG. 1, in which case a voltage comparator that performs level comparison on the L logic side The output of CP2 is read by a multi-phase pulse.

【0029】図3に基準クロックDQSの立上りのタイ
ミングを測定する様子を、また図4に基準クロックDQ
Sの立下りのタイミングを測定する様子を示す。図3A
及び図4Aは被試験半導体デバイスDUTの基準クロッ
クを出力するピンPNから出力される基準クロックDQ
Sの波形を示す。レベル比較器10を構成する電圧比較
器CP1には比較電圧VOHが与えられ、基準クロック
DQSのレベルが比較電圧VOHより高くなると電圧比
較器CP1はH論理を出力する。
FIG. 3 shows how the rising timing of the reference clock DQS is measured, and FIG.
7 shows how the timing of falling of S is measured. FIG. 3A
4A shows a reference clock DQ output from a pin PN for outputting a reference clock of a semiconductor device under test DUT.
5 shows a waveform of S. The comparison voltage VOH is applied to the voltage comparator CP1 constituting the level comparator 10, and when the level of the reference clock DQS becomes higher than the comparison voltage VOH, the voltage comparator CP1 outputs H logic.

【0030】従って電圧比較器CP1がH論理を出力し
た後に多相パルスで構成されるストローブパルスが印加
されると、その信号読取回路はH論理を出力する。比較
判定手段PF1、PF2、PF3、PF4、PF5…は
それぞれ期待値(この例ではH論理)と信号読取回路T
C1、TC2、TC3、TC4、TC5…の各読み取り
結果とを比較し、信号読取回路TC1、TC2、TC
3、TC4、TC5…の出力とH論理の期待値とが一致
すると一致を表わすH論理を出力する。
Therefore, when a strobe pulse composed of a multi-phase pulse is applied after the voltage comparator CP1 outputs H logic, the signal reading circuit outputs H logic. The comparison determination means PF1, PF2, PF3, PF4, PF5,... Each have an expected value (H logic in this example) and a signal reading circuit T.
C1, TC2, TC3, TC4, TC5... Are compared with each other, and the signal reading circuits TC1, TC2, TC
If the output of TC3, TC4, TC5,... Matches the expected value of H logic, H logic indicating the coincidence is output.

【0031】各比較判定手段PF1、PF2、PF3、
PF4、PF5…は更に前段(多相パルスの相順序が1
つ若い番号の比較判定手段)の比較判定手段の判定結果
と、自己の信号読み取り結果とを比較し、前段の比較判
定結果と自己の信号読み取り結果との間に不一致が発生
した状態で有効と判定し、有効を表わす判定結果を出力
する。図3及び図4の例では比較判定手段PF4が有効
を表わすH論理の判定結果を出力した場合を示す。
Each of the comparison / determination means PF1, PF2, PF3,
PF4, PF5... Are further upstream (the phase sequence of the polyphase pulse is 1).
The comparison result of the comparison judgment means of the next lower number is compared with the own signal reading result, and it is determined that the comparison result of the preceding stage and the own signal reading result are valid when there is a mismatch. Judge and output a judgment result indicating validity. The examples of FIGS. 3 and 4 show a case where the comparison / determination means PF4 outputs a determination result of H logic indicating validity.

【0032】図5に比較判定手段の一例としてPF4の
具体的な構成の一例を示す。図5では基準クロックDQ
Sの立下りのタイミングを測定する回路にも兼用できる
構成とした場合を示す。従って、電圧比較器CP2の出
力側に信号読み取り回路TC4´を接続し、信号読取回
路TC4とTC4´のストローブ入力端子には図3及び
図4に示した多相パルスP4及びTC4´がストローブ
パルスとして与えられる。
FIG. 5 shows an example of a specific configuration of the PF4 as an example of the comparison determining means. In FIG. 5, the reference clock DQ
A case is shown in which the circuit can also be used as a circuit for measuring the falling timing of S. Therefore, the signal reading circuit TC4 'is connected to the output side of the voltage comparator CP2, and the strobe input terminals of the signal reading circuits TC4 and TC4' receive the strobe pulses P4 and TC4 'shown in FIGS. Given as

【0033】比較判定手段PF4は期待値EXPと信号
読取回路TC4及びTC4´の出力とを比較するゲート
G1とG2及びこれらのゲートG1、G2の出力の論理
和をとるオアゲートG3と、このオアゲートG3の出力
と前段の比較判定結果との不一致を検出する不一致検出
ゲートG4とによって構成することができる。基準クロ
ックDQSの立上りのタイミングは電圧比較器CP1
と、信号読取回路TC4と、ゲートG1と、オアゲート
G3と、不一致検出ゲートG4とからなる系路で検出す
ることができる。基準クロックDQSの立ち上がりのタ
イミングを測定する場合の期待値としてはH論理が与え
られ、立下りのタイミングを検出する場合の期待値とし
てはL論理が設定される。H論理の期待値が設定される
ことにより、ゲートG1が有効となり、このゲートG1
は信号読取回路TC4の出力がH論理に反転するか否か
を監視する。
The comparing / determining means PF4 compares the expected value EXP with the outputs of the signal reading circuits TC4 and TC4 ', the gates G1 and G2, the OR gate G3 which takes the logical sum of the outputs of these gates G1 and G2, and the OR gate G3 And an inconsistency detection gate G4 for detecting an inconsistency between the output of the first stage and the comparison result of the preceding stage. The rising timing of the reference clock DQS is determined by the voltage comparator CP1.
, The signal reading circuit TC4, the gate G1, the OR gate G3, and the mismatch detection gate G4. H logic is given as the expected value when measuring the rising timing of the reference clock DQS, and L logic is set as the expected value when detecting the falling timing. When the expected value of the H logic is set, the gate G1 becomes valid, and this gate G1
Monitors whether or not the output of the signal reading circuit TC4 is inverted to H logic.

【0034】信号読取回路TC4の出力がH論理に反転
するとゲートG1の出力もH論理に反転し、そのH論理
はオアゲートG3を通して不一致検出ゲートG4に入力
される。不一致検出ゲートG4は例えば排他的論理和回
路によって構成することができ、その一方の入力端子に
は前段の比較判定結果P/Fが与えられる。前段の比較
判定結果P/FがH論理でなく、自己の信号読取回路T
C4の読み取り結果がH論理に反転した場合にだけ不一
致検出ゲートG4はH論理を出力する。このH論理の出
力は図1に示す変換手段31に入力されると共に、次段
の比較判定手段、ここではPF5に供給される。次段の
比較判定手段PF5では自己の信号読取回路PC5がH
論理を出力するが前段の比較判定手段PF4からH論理
が入力されているから不一致の検出結果は出力されず、
L論理が出力される。
When the output of the signal reading circuit TC4 is inverted to the H logic, the output of the gate G1 is also inverted to the H logic, and the H logic is input to the mismatch detection gate G4 through the OR gate G3. The non-coincidence detection gate G4 can be constituted by, for example, an exclusive OR circuit. One input terminal of the non-coincidence detection gate G4 is provided with the comparison / determination result P / F of the preceding stage. The comparison / determination result P / F of the preceding stage is not H logic, and its own signal reading circuit T
Only when the read result of C4 is inverted to H logic, the mismatch detection gate G4 outputs H logic. The output of the H logic is input to the conversion means 31 shown in FIG. 1 and is also supplied to the comparison determination means of the next stage, here PF5. In the comparison determination means PF5 of the next stage, its own signal reading circuit PC5
Although the logic is output, the detection result of mismatch is not output because the H logic is input from the comparison determination means PF4 in the preceding stage.
L logic is output.

【0035】この結果、基準クロックDQSのレベルが
レベル比較のために設けた比較電圧VOHを越えた時点
から最初に多相パルスが与えられた比較判定手段のみが
H論理を出力することになる。尚、初段の比較判定手段
PF1の不一致検出ゲートG4には前段の比較判定結果
としてL論理を与える。これにより自己の信号読取回路
TC1がH論理を出力するとH論理の不一致検出信号を
出力し、テストサイクルTDの初期において基準クロッ
クDQSが立上ったことを検出する。
As a result, only the comparison determination means to which the multi-phase pulse is applied first from the time when the level of the reference clock DQS exceeds the comparison voltage VOH provided for level comparison outputs H logic. Note that L logic is given to the mismatch detection gate G4 of the first-stage comparison / judgment means PF1 as a comparison judgment result of the first-stage. As a result, when its own signal reading circuit TC1 outputs H logic, it outputs an H logic mismatch detection signal, and detects that the reference clock DQS has risen at the beginning of the test cycle TD.

【0036】変換手段31は各比較判定手段PF1、P
F2、PF3、PF4、PF5…の比較判定結果を取り
込んで、可及的に小さいビット数のデータに変換する。
つまり、この発明では比較判定手段PF1、PF2、P
F3、PF4、PF5…の各判定結果が有効となる信号
読取回路の読み取り結果を与えた多相パルスの相番号に
変換する構成とした点を特徴とするものである。図6に
変換手段31の変換アルゴリズムを示す。信号読取回路
TC1、TC2…と比較判定手段PF1、PF2…はデ
バイスのスペックに対して測定精度を十分満足すること
のできるストローブ間隔で設定できるだけの個数を設け
ることが望ましいが、ここでは8個の比較判定手段PF
1〜PF8が存在するものとして示している。8個の比
較判定手段PF1〜PF8の何れか一つがH論理(図で
は1で示す)を出力すると、そのビット位置を数値1〜
8に変換し、更にその数値から「1」を減算し、その減
算結果をこの例では4ビットの数値データD0〜D7に
変換した場合を示す。4ビットの数値データD0〜D7
は多相パルスP1〜P8の相順序を表わす番号として取
り扱うことができる。4ビットにより0〜15の16相
分の番号に変換することができ、この相番号をメモリ3
2に記憶させる。
The conversion means 31 is provided with each of the comparison and judgment means PF1, P
F2, PF3, PF4, PF5... Are fetched and converted into data with the smallest possible number of bits.
That is, according to the present invention, the comparison determination means PF1, PF2, P
It is characterized in that the reading result of the signal reading circuit in which the respective judgment results of F3, PF4, PF5... Become valid is converted into the phase number of the given multiphase pulse. FIG. 6 shows a conversion algorithm of the conversion means 31. It is desirable to provide as many signal reading circuits TC1, TC2... And comparison judging means PF1, PF2... As possible with strobe intervals that can sufficiently satisfy the measurement accuracy with respect to device specifications. Comparison judgment means PF
1 to PF8 are shown as being present. When one of the eight comparison / determination means PF1 to PF8 outputs H logic (indicated by 1 in the figure), the bit position is set to a numerical value 1 to
8 and further subtracts “1” from the numerical value. In this example, the result is converted to 4-bit numerical data D0 to D7. 4-bit numerical data D0 to D7
Can be handled as a number representing the phase sequence of the polyphase pulses P1 to P8. It can be converted into a number for 16 phases from 0 to 15 by using 4 bits.
Store it in 2.

【0037】このように例えば8ビットの比較判定結果
を4ビットの相番号データに変換することにより、メモ
リ32の記憶空量を小さくできる利点が得られる。図1
に示す実施例ではパターン発生器14から被試験半導体
デバイスDUTに印加するX、Yアドレスを必要に応じ
てアドレス変換回路35で適当なアドレス(メモリ32
の構成に適したアドレス)に変換し、被試験半導体デバ
イスDUTに印加するアドレスと対応したアドレスに各
測定値を記憶させる。従って、メモリ32は被試験半導
体デバイスDUTの試験すべきアドレスつまり、被試験
アドレスに対応した全てのアドレス空間を装備している
ものとする。
As described above, for example, by converting an 8-bit comparison result into 4-bit phase number data, an advantage that the storage space of the memory 32 can be reduced can be obtained. FIG.
In the embodiment shown in FIG. 2, the X and Y addresses applied from the pattern generator 14 to the semiconductor device under test DUT are appropriately converted by the address conversion circuit 35 as necessary (the memory 32).
And the measured values are stored in the addresses corresponding to the addresses to be applied to the semiconductor device under test DUT. Therefore, it is assumed that the memory 32 has addresses to be tested of the semiconductor device under test DUT, that is, all address spaces corresponding to the addresses to be tested.

【0038】被試験半導体デバイスDUTを試験するに
先立って、被試験半導体デバイスの被試験アドレスの全
てに渡って書き込み、読み出しを実行し、その読み出し
時に出力される基準クロックDQSの立上り及び立下り
のタイミングを被試験半導体デバイスDUTに印加した
各アドレス毎に測定し、その測定の結果として得られる
多相パルスの相番号をメモリ32に記憶する。尚、基準
クロックDQSの立下りのタイミングの測定は図4に示
すように多相パルスP1、P2、P3、P4、P5…の
位相を、一定量ずつ基準クロックDQSの立下り側に遅
延させて行われる。
Prior to testing the semiconductor device under test DUT, writing and reading are executed over all the addresses under test of the semiconductor device under test, and the rising and falling of the reference clock DQS output at the time of reading are executed. The timing is measured for each address applied to the semiconductor device under test DUT, and the phase number of the polyphase pulse obtained as a result of the measurement is stored in the memory 32. The falling timing of the reference clock DQS is measured by delaying the phases of the multiphase pulses P1, P2, P3, P4, P5... By a fixed amount toward the falling side of the reference clock DQS as shown in FIG. Done.

【0039】基準クロックDQSの立上りまたは立下り
のタイミングを測定し、その測定結果をメモリ32に取
り込んだ状態で被試験半導体デバイスDUTの試験を開
始する。被試験半導体デバイスDUTを試験する場合、
被試験半導体デバイスDUTの各アドレスからデータを
読み出すのと平行してメモリ32からそのアドレスをア
クセスした場合に出力された基準クロックDQSの立上
りまたは立下りのタイミングに相当する測定結果(多相
パルスの相番号)を読み出す。読み出された測定結果は
図1に示したタイミング選択回路33に入力され、この
タイミング選択回路33で、被試験半導体デバイスDU
Tから読み出されるデータを読み取るための信号読取回
路11に与えるストローブパルスSTBの印加タイミン
グを選択する。
The rise or fall timing of the reference clock DQS is measured, and the test of the semiconductor device under test DUT is started in a state where the measurement result is stored in the memory 32. When testing a semiconductor device under test DUT,
Measurement results corresponding to the rising or falling timing of the reference clock DQS output when the address is accessed from the memory 32 in parallel with reading data from each address of the semiconductor device under test DUT Phase number). The read measurement result is input to the timing selection circuit 33 shown in FIG.
The application timing of the strobe pulse STB to be applied to the signal reading circuit 11 for reading data read from T is selected.

【0040】図7にタイミング選択回路33の概要を示
す。タイミング選択回路33はストローブパルスSTB
の発生タイミングを記憶したタイミングメモリ33A
と、このタイミングメモリ33Aに記憶した発生タイミ
ングの何れかをメモリ32から読み出される測定結果に
したがって選択するセレクタ33Bとによって構成され
る。タイミングメモリ33Aには例えば200PS、3
00PS、400PS、500PS…の16種類の時間
値が記憶されている。この時間値は各テストサイクルT
Dの初期位相位置からの時間値に対応しており、測定し
た基準クロックDQSの立上りまたは立下りのタイミン
グを指し示している。この時間値で与えられるタイミン
グがこれから測定しようとするデータの変化点までの時
間dI1,dI2,dI3…を測定する基準位相位置と
なる。この時間値をメモリ32に取り込んである測定結
果に従って選択し、その選択された時間値をストローブ
発生回路34に入力する。
FIG. 7 shows an outline of the timing selection circuit 33. The timing selection circuit 33 outputs the strobe pulse STB
Memory 33A storing the occurrence timing of
And a selector 33B for selecting any of the generation timings stored in the timing memory 33A according to the measurement result read from the memory 32. The timing memory 33A has, for example, 200 PS, 3
16 time values of 00PS, 400PS, 500PS ... are stored. This time value is calculated for each test cycle T
It corresponds to the time value from the initial phase position of D, and indicates the timing of the rise or fall of the measured reference clock DQS. The timing given by this time value becomes a reference phase position for measuring the time dI1, dI2, dI3... Until the data change point to be measured. This time value is selected according to the measurement result stored in the memory 32, and the selected time value is input to the strobe generation circuit 34.

【0041】ストローブ発生回路34ではタイミング選
択回路33から入力された時間値に被試験半導体デバイ
スDUTから読み出されるデータの変化点までの時間
(予定値)を加算または減算し、その演算結果のタイミ
ングでストローブパルスSTBを発生し、このストロー
ブパルスSTBを信号読取回路11に印加して被試験半
導体デバイスDUTから読み出されるデータの読取を実
行させ、そのストローブパルスのタイミングでデータの
変化点が存在するか否かを試験する。
The strobe generation circuit 34 adds or subtracts the time (planned value) up to the change point of the data read from the semiconductor device under test DUT to the time value input from the timing selection circuit 33, and at the timing of the calculation result. A strobe pulse STB is generated, and the strobe pulse STB is applied to the signal reading circuit 11 to read data read from the semiconductor device under test DUT. Whether or not a data change point exists at the timing of the strobe pulse is determined. To test.

【0042】つまり、半導体デバイスの設計者は基準ク
ロックDQSの立上り又は立下りのタイミングから半導
体デバイスより読み出されるデータの変化点までの時間
を予め設計値として把握している。従って、基準クロッ
クDQSの立上り及び立下りのタイミングを予め測定
し、そのタイミングを既知の値にしておくことにより基
準クロックDQSの立上り及び立下りのタイミングか
ら、予定した時間の範囲内にデータの変化点が存在した
か否かを試験すれば正確な検査を実施することができる
ことになる。
That is, the designer of the semiconductor device knows in advance the time from the rising or falling timing of the reference clock DQS to the change point of the data read from the semiconductor device as a design value. Therefore, the rising and falling timings of the reference clock DQS are measured in advance, and the timing is set to a known value, so that the data changes within a predetermined time range from the rising and falling timings of the reference clock DQS. Testing for the presence or absence of a point will enable an accurate test to be performed.

【0043】上述では、被試験半導体デバイスDUTの
各アドレス毎に基準クロックDQSの立上り又は立下り
のタイミングを測定する実施例について説明したが、半
導体デバイスが例えば動作開始からの時間(例えば熱に
よるドリフト)に対応して基準クロックDQSの立上
り、又は立下りのタイミングが漸次変動する現象に関し
ても、この発明を適用することにより熱によるドリフト
を考慮した試験を実施することができる。
In the above description, the embodiment in which the rising or falling timing of the reference clock DQS is measured for each address of the semiconductor device under test DUT has been described. ), The rise and fall timings of the reference clock DQS gradually vary, by applying the present invention, it is possible to carry out a test in consideration of thermal drift.

【0044】図8はその実施例を示す。この実施例では
パターン発生器14から出力される試験パターンのサイ
クル数を計数するサイクルカウンタ36を設け、このサ
イクルカウンタ36によって試験パターンの何サイクル
目を試験しているかを計数させ、その計数値をアドレス
変換回路35でメモリ32のアドレス信号に変換し、こ
のアドレス信号でメモリ32をアクセスする構成とした
場合を示す。従って、試験に先立って、予め試験パター
ン(試験プログラム)の開始から終了までの間の全ての
読み出しモードにおいて、半導体デバイスDUTから出
力される基準クロックDQSの立上り、又は立下りのタ
イミング位置を測定し、この測定結果をメモリ32に取
り込む。基準クロックDQSの立上り又は立下りのタイ
ミングを試験パターンの開始から終了するまでの全てに
わたって測定した状態で試験を開始する。この試験中に
メモリ32から基準クロックDQSの立上り又は立下り
のタイミングの測定結果を読み出し、この測定結果を用
いて被試験デバイスから読み出されるデータを読み取る
ためのストローブパルスのタイミングを決定することに
より、時間の経過に従って基準クロックDQSのタイミ
ングが漸次変動しても、その変動に追従してデータを読
み取るタイミングも変化し、熱によるドリフトを考慮し
た試験を実施することができる。
FIG. 8 shows the embodiment. In this embodiment, a cycle counter 36 for counting the number of cycles of the test pattern output from the pattern generator 14 is provided. The cycle counter 36 counts which cycle of the test pattern is being tested. A case is shown in which the address conversion circuit 35 converts the data into an address signal of the memory 32 and accesses the memory 32 with the address signal. Therefore, prior to the test, in all the read modes from the start to the end of the test pattern (test program), the rising or falling timing position of the reference clock DQS output from the semiconductor device DUT is measured in advance. This measurement result is loaded into the memory 32. The test is started in a state where the rising or falling timing of the reference clock DQS is measured over the entire period from the start to the end of the test pattern. By reading the measurement result of the rising or falling timing of the reference clock DQS from the memory 32 during this test, and determining the timing of the strobe pulse for reading the data read from the device under test using this measurement result, Even if the timing of the reference clock DQS gradually changes with the passage of time, the timing at which data is read changes in accordance with the change, and a test can be performed in consideration of drift due to heat.

【0045】図9は多相パルス発生手段30の変形実施
例を示す。この実施例では、わずかな遅延時間を持つ遅
延素子DY1、DY2、DY3、DY4、DY5…を縦
続接続し、その各接続点からわずかずつ位相差が与えら
れた多相パルスを発生させる構成とした場合を示す。
FIG. 9 shows a modified embodiment of the polyphase pulse generating means 30. In this embodiment, delay elements DY1, DY2, DY3, DY4, DY5... Having a slight delay time are connected in cascade, and a polyphase pulse with a slight phase difference is generated from each connection point. Show the case.

【0046】[0046]

【発明の効果】以上説明したようにこの発明によれば図
3、図4に示した多相パルスP1、P2、P3、P4、
P5…及びP1´、P2´、P3´、P4´、P5´…
を用いることにより1テストサイクルTDの時間内で基
準クロックDQSの立上り又は立下りのタイミングを測
定するから従来と比較して極めて短時間に基準クロック
DQSの立上り又は立下りのタイミングを測定すること
ができる。この結果としてこの種の半導体デバイスを短
時間にかつ精度良く試験することができ、試験装置の運
用効果を高めることができる利点が得られる。
As described above, according to the present invention, the multi-phase pulses P1, P2, P3, P4, and P4 shown in FIGS.
P5 ... and P1 ', P2', P3 ', P4', P5 '...
Is used to measure the rise or fall timing of the reference clock DQS within one test cycle TD, so that the rise or fall timing of the reference clock DQS can be measured in an extremely short time as compared with the related art. it can. As a result, this kind of semiconductor device can be tested in a short time and with high accuracy, and the advantage that the operational effect of the test apparatus can be enhanced can be obtained.

【0047】また、基準クロックDQSの立上り又は立
下りのタイミングの測定結果を多相パルスの相番号に変
換したから、データのビット数を小さくすることができ
る。この結果としてメモリ32の記憶容量を小さくでき
るから本回路の追加におけるコスト増を最小限にするこ
とができる。
Since the measurement result of the rising or falling timing of the reference clock DQS is converted into the phase number of the multi-phase pulse, the number of data bits can be reduced. As a result, the storage capacity of the memory 32 can be reduced, thereby minimizing the cost increase in adding this circuit.

【図面の簡単な説明】[Brief description of the drawings]

【図1】この発明による半導体デバイス試験方法を用い
て動作する半導体デバイス試験装置の一実施例を示すブ
ロック図。
FIG. 1 is a block diagram showing one embodiment of a semiconductor device test apparatus that operates using a semiconductor device test method according to the present invention.

【図2】一般的な半導体デバイス試験装置の概要を説明
するためのブロック図。
FIG. 2 is a block diagram for explaining an outline of a general semiconductor device test apparatus.

【図3】図1に示したこの発明による半導体デバイス試
験装置の要部の動作を説明するためのタイミングチャー
ト。
FIG. 3 is a timing chart for explaining the operation of the main part of the semiconductor device test apparatus according to the present invention shown in FIG. 1;

【図4】図3に示したタイミングチャートの他の例を説
明するための同様のタイミングチャート。
FIG. 4 is a similar timing chart for explaining another example of the timing chart shown in FIG. 3;

【図5】図1に示したこの発明による半導体デバイス試
験装置に用いた比較判定手段の構成の一例を説明するた
めのブロック図。
FIG. 5 is a block diagram for explaining an example of the configuration of a comparison / determination means used in the semiconductor device test apparatus according to the present invention shown in FIG. 1;

【図6】図5に示した比較判定手段の動作を説明するた
めの図。
FIG. 6 is a diagram for explaining the operation of the comparison / determination means shown in FIG. 5;

【図7】図1に示したこの発明による半導体デバイス試
験装置に用いたタイミング選択回路の構成を説明するた
めのブロック図。
FIG. 7 is a block diagram for explaining a configuration of a timing selection circuit used in the semiconductor device test apparatus according to the present invention shown in FIG. 1;

【図8】図1に示したこの発明による半導体デバイス試
験装置の変形実施例を示すブロック図。
FIG. 8 is a block diagram showing a modification of the semiconductor device test apparatus according to the present invention shown in FIG. 1;

【図9】この発明による半導体デバイス試験装置の更に
他の変形実施例を示すブロック図。
FIG. 9 is a block diagram showing still another modified embodiment of the semiconductor device test apparatus according to the present invention.

【図10】この発明で試験しようとする半導体デバイス
の特徴を説明するためのタイミングチャート。
FIG. 10 is a timing chart for explaining characteristics of a semiconductor device to be tested in the present invention.

【図11】図10で説明した半導体デバイスが持つ問題
点を説明するためのタイミングチャート。
FIG. 11 is a timing chart for explaining problems of the semiconductor device described in FIG. 10;

【図12】半導体デバイス試験装置に装備されているレ
ベル比較器と、信号読取回路を説明するためのブロック
図。
FIG. 12 is a block diagram for explaining a level comparator and a signal reading circuit provided in the semiconductor device test apparatus.

【図13】図12に示したレベル比較器と信号読取回路
の動作を説明するためのタイミングチャート。
FIG. 13 is a timing chart for explaining operations of the level comparator and the signal reading circuit shown in FIG.

【符号の説明】[Explanation of symbols]

DQS 基準クロック DUT 被試験半導体デバイス 10 レベル比較器 CP1、CP2 電圧比較器 11 信号読取回路 TC1…TC5 信号読取回路 PF1…PF5 比較判定手段 12 論理比較器 P1…P6 多相パルス 30 多相パルス発生器 31 変換手段 32 メモリ 33 タイミング選択回路 34 ストローブ発生回路 35 アドレス変換回路 DQS Reference Clock DUT Semiconductor Device Under Test 10 Level Comparator CP1, CP2 Voltage Comparator 11 Signal Reading Circuit TC1 ... TC5 Signal Reading Circuit PF1 ... PF5 Comparison Judging Means 12 Logical Comparator P1 ... P6 Multiphase Pulse 30 Multiphase Pulse Generator 31 conversion means 32 memory 33 timing selection circuit 34 strobe generation circuit 35 address conversion circuit

Claims (10)

    【特許請求の範囲】[Claims]
  1. 【請求項1】 被試験デバイスから出力されるデータに
    付随してこのデータの受渡しに供する基準クロックが出
    力され、この基準クロックのタイミングと上記データの
    変化点までの時間を計測し、この時間の計測値に応じて
    被試験デバイスを評価する半導体デバイス試験装置にお
    いて、 各テストサイクル毎に予め上記基準クロックが出力され
    るタイミングを被試験アドレスの全てにわたって計測し
    記憶すると共に、記憶した各テストサイクルの計測結果
    を上記データの変化点までの時間を計測するための基準
    位相位置と決定することを特徴とする半導体デバイス試
    験方法。
    1. A reference clock for delivering the data is output along with the data output from the device under test, and the timing of the reference clock and the time until the data change point are measured. In a semiconductor device test apparatus for evaluating a device under test in accordance with a measured value, a timing at which the reference clock is output is measured and stored for all test addresses in advance for each test cycle, and the stored test cycle of each test cycle is measured. A method for testing a semiconductor device, comprising: determining a measurement result as a reference phase position for measuring a time until a change point of the data.
  2. 【請求項2】 請求項1記載の半導体デバイス試験方法
    において、所定の位相位置から順次わずかずつ位相差が
    与えられた多相パルスを発生させ、この多相パルスを上
    記基準クロックの発生タイミングを検出するための信号
    読み取り回路のストローブパルスとして利用することに
    より、上記基準クロックの変化点を検出したストローブ
    パルスの相番号によって上記基準クロックの変化点を計
    測することを特徴とする半導体デバイス試験方法。
    2. A semiconductor device test method according to claim 1, wherein a multi-phase pulse having a small phase difference is sequentially generated from a predetermined phase position, and the generation timing of the reference clock is detected from the multi-phase pulse. A method for measuring a change point of the reference clock by using a phase number of a strobe pulse that detects the change point of the reference clock by using the signal as a strobe pulse of a signal reading circuit for performing the operation.
  3. 【請求項3】 請求項1記載の半導体デバイス試験方法
    において、上記基準クロックの変化点を検出したストロ
    ーブパルスの相番号は、被試験半導体デバイスの被試験
    アドレスに対応したアドレスを具備したメモリに記憶さ
    れ、被試験半導体デバイスを試験する際には上記メモリ
    の被試験半導体デバイスに印加されるアドレスに対応し
    たアドレスから上記相番号を読み出し、この読み出した
    相番号により上記データの論理値を読み取るタイミング
    を決定することを特徴とする半導体デバイス試験方法。
    3. The semiconductor device test method according to claim 1, wherein the phase number of the strobe pulse at which the change point of the reference clock is detected is stored in a memory having an address corresponding to the address under test of the semiconductor device under test. When testing the semiconductor device under test, the phase number is read from an address corresponding to the address applied to the semiconductor device under test in the memory, and the read timing of reading the logical value of the data is determined by the read phase number. A method for testing a semiconductor device, comprising:
  4. 【請求項4】 請求項1記載の半導体デバイス試験方法
    において、上記基準クロックの変化点を検出したストロ
    ーブパルスの相番号は被試験半導体デバイスに印加され
    るテストパターンの発生順序を表すアドレスに対応した
    アドレスを持つメモリに記憶され、被試験半導体デバイ
    スを試験する際には上記メモリの被試験半導体デバイス
    に印加されるテストパターンの発生順序を表わすアドレ
    スから上記相番号を読み出し、この読み出した相番号に
    より上記データの論理値を読み取るタイミングを決定す
    ることを特徴とする半導体デバイス試験方法。
    4. The semiconductor device test method according to claim 1, wherein the phase number of the strobe pulse at which the change point of the reference clock is detected corresponds to an address indicating the order of generation of the test pattern applied to the semiconductor device under test. When testing a semiconductor device under test stored in a memory having an address, the phase number is read from an address indicating the order of generation of test patterns applied to the semiconductor device under test in the memory. A method for testing a semiconductor device, comprising determining a timing for reading a logical value of the data.
  5. 【請求項5】 請求項1記載の半導体デバイス試験方法
    において、上記基準クロックの変化点を検出した相番号
    に対応付けして予め設定したタイミングでストローブパ
    ルスを発生させ、このストローブパルスのタイミングに
    より被試験半導体デバイスが出力するデータの論理値を
    読み取ることを特徴とする半導体デバイス試験方法。
    5. The semiconductor device test method according to claim 1, wherein a strobe pulse is generated at a preset timing in association with the phase number at which the reference clock change point is detected, and the strobe pulse is generated by the timing of the strobe pulse. A semiconductor device test method, comprising reading a logical value of data output by a test semiconductor device.
  6. 【請求項6】 A、被試験半導体デバイスが出力するデ
    ータの論理値をストローブパルスの印加タイミングに従
    って読み取るデータ読み取り回路と、 B、上記被試験半導体デバイスが出力する基準クロック
    の発生タイミングを計測するために設けられた複数の信
    号読み取り回路と、 C、この複数の信号読み取り回路のそれぞれにわずかず
    つ位相差が与えられた多相パルスで構成されるストロー
    ブパルスを印加する多相パルス発生手段と、 D、上記複数の信号読み取り回路のそれぞれが読み取っ
    た結果を期待値と比較する複数の比較判定手段と、 E、この複数の比較判定手段の判定結果を上記基準クロ
    ックの変化点を検出したストローブパルスの相番号に変
    換する変換手段と、 F、この変換手段が変換した相番号を被試験半導体デバ
    イスに印加したアドレスに対応したアドレスに記憶する
    メモリと、 G、このメモリに記憶された相番号が読み出される毎
    に、この相番号に対応したストローブパルスの発生タイ
    ミングを設定するタイミング選択回路と、 H、このタイミング選択回路に設定されたタイミング設
    定値に従って上記データ読み取り回路に印加するストロ
    ーブパルスを生成するストローブ発生回路と、によって
    構成したことを特徴とする半導体デバイス試験装置。
    6. A data reading circuit for reading a logical value of data output from a semiconductor device under test in accordance with a strobe pulse application timing; and B, for measuring a generation timing of a reference clock output from the semiconductor device under test. C; a multi-phase pulse generating means for applying a strobe pulse composed of a multi-phase pulse having a slight phase difference to each of the plurality of signal reading circuits; E, a plurality of comparison / determination means for comparing the results read by each of the plurality of signal reading circuits with an expected value; and E, a determination result of the plurality of comparison / determination means based on a strobe pulse which detects a change point of the reference clock. Converting means for converting to a phase number; F, marking the phase number converted by the converting means on the semiconductor device under test. G, a memory for storing at an address corresponding to the selected address; G, a timing selection circuit for setting a generation timing of a strobe pulse corresponding to the phase number each time the phase number stored in the memory is read; A semiconductor device test apparatus comprising: a strobe generating circuit that generates a strobe pulse to be applied to the data reading circuit according to a timing set value set in a timing selecting circuit.
  7. 【請求項7】 A、被試験半導体デバイスが出力するデ
    ータをストローブパルスの印加タイミングに従って読み
    取るデータ読み取り回路と、 B、上記被試験半導体デバイスが出力する基準クロック
    の発生タイミングを計測するために設けられた複数の信
    号読み取り回路と、 C、この複数の信号読み取り回路のそれぞれにわずかず
    つ位相差が与えられた多相パルスで構成されるストロー
    ブパルスを印加する多相パルス発生手段と、 D、上記複数の信号読み取り回路のそれぞれが読み取っ
    た結果を期待値と比較する複数の比較判定手段と、 E、この複数の比較判定手段の判定結果を上記基準クロ
    ックの変化点を検出したストローブパルスの相番号に変
    換する変換手段と、 F、この変換手段が変換した相番号を被試験半導体デバ
    イスに印加したテストパターンの発生順序を表すアドレ
    スに対応したアドレスに記憶するメモリと、 G、このメモリに記憶された相番号が読み出される毎
    に、この相番号に対応したストローブパルスの発生タイ
    ミングを設定するタイミング選択回路と、 H、このタイミング選択回路に設定されたタイミング設
    定値に従って上記データ読み取り回路に印加するストロ
    ーブパルスを生成するストローブ発生回路と、によって
    構成したことを特徴とする半導体デバイス試験装置。
    7. A data reading circuit for reading data output from a semiconductor device under test in accordance with a strobe pulse application timing; and B, provided for measuring the generation timing of a reference clock output from the semiconductor device under test. A plurality of signal reading circuits; C; a polyphase pulse generating means for applying a strobe pulse composed of a multiphase pulse having a slight phase difference to each of the plurality of signal reading circuits; A plurality of comparing and judging means for comparing the result read by each of the signal reading circuits with the expected value; and E, the judgment result of the plurality of comparing and judging means to the phase number of the strobe pulse detecting the change point of the reference clock. Conversion means for converting; F; a phase number converted by the conversion means applied to the semiconductor device under test; G, a memory for storing at an address corresponding to the address indicating the order of generation of the strobe pattern, and G, a timing selection for setting the generation timing of the strobe pulse corresponding to the phase number each time the phase number stored in the memory is read out A semiconductor device test apparatus comprising: a circuit; and H, a strobe generating circuit that generates a strobe pulse to be applied to the data reading circuit according to a timing set value set in the timing selecting circuit.
  8. 【請求項8】 請求項6または7記載の半導体デバイス
    試験装置の何れかにおいて、 上記多相パルス発生手段は遅延時間がわずかずつ異なる
    複数の遅延素子によって構成され、これら複数の遅延素
    子にパルスを印加してわずかずつ位相差が与えられた多
    相パルスを発生させることを特徴とする半導体デバイス
    試験装置。
    8. The semiconductor device test apparatus according to claim 6, wherein said multi-phase pulse generating means comprises a plurality of delay elements having slightly different delay times, and a pulse is applied to said plurality of delay elements. A semiconductor device test apparatus, which generates a multi-phase pulse that is applied with a slight phase difference.
  9. 【請求項9】 請求項6または7記載の半導体デバイス
    試験装置の何れかにおいて、 多相パルス発生手段は同一遅延時間を持つ複数の遅延素
    子を縦続接続し、この縦続接続した複数の遅延素子の各
    接続点から多相パルスを得る構成としたことを特徴とす
    る半導体デバイス試験装置。
    9. The semiconductor device test apparatus according to claim 6, wherein the multi-phase pulse generating means cascade-connects a plurality of delay elements having the same delay time. A semiconductor device test apparatus wherein a multi-phase pulse is obtained from each connection point.
  10. 【請求項10】 請求項6または7記載の半導体デバイ
    ス試験装置の何れかにおいて、 上記複数の比較判定手段は上記多相パルスで構成される
    ストローブパルスの遅延時間が短い側から順にその比較
    判定結果を次に遅延時間が長い比較判定手段に出力し、
    各比較判定手段は各前段の比較判定結果と不一致を検出
    した比較判定手段のみから有効とする判定結果を出力さ
    せ、この有効とする判定結果の出力ビット位置を上記基
    準クロックの変化点を検出したストローブパルスの相番
    号に変換する構成としたことを特徴とする半導体デバイ
    ス試験装置。
    10. The semiconductor device test apparatus according to claim 6, wherein said plurality of comparison / judgment means includes a result of the comparison / judgment in ascending order of a delay time of a strobe pulse composed of said multi-phase pulse. Is output to the comparison and determination means having the next longer delay time,
    Each comparing and judging means outputs a judging result to be valid only from the comparing and judging means which has detected inconsistency with the comparison judging result of each preceding stage. A semiconductor device test apparatus characterized in that it is configured to convert to a phase number of a strobe pulse.
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