JP2001196371A - Copper wiring board, producing method therefor and liquid crystal display device - Google Patents
Copper wiring board, producing method therefor and liquid crystal display deviceInfo
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、電子素子用基板と
その製造方法にかかわり、特に低抵抗の銅を配線材料や
電極材料等の導電材料に使用した銅配線基板の銅パター
ンの耐酸化性、耐薬品性の改善に関するものである。ま
た、この銅配線基板を利用した液晶表示装置に関するも
のである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a substrate for an electronic device and a method of manufacturing the same, and particularly to the oxidation resistance of a copper pattern of a copper wiring substrate using low-resistance copper as a conductive material such as a wiring material and an electrode material. And improvement of chemical resistance. The present invention also relates to a liquid crystal display device using the copper wiring board.
【０００２】[0002]
【従来の技術】近年、パーソナルコンピューターの表示
装置等に液晶表示装置が多用されている。液晶表示装置
は一対の基板間に液晶を封入し、基板に液晶駆動用回路
やバックライト、カラーフィルター等の付帯要素を装着
することによって構成されている。液晶表示装置では多
数の画素を使用して任意の文字や図形を高精度で表示で
きるアクティブマトリクス方式が利用されている。アク
ティブマトリクス方式の液晶駆動用回路の一例として
は、薄膜トランジスタ（ Thin Film Transistor：ＴＦ
Ｔ ）方式が知られている。図６と図７は液晶表示装置
に使用する一般的なボトムゲート型の薄膜トランジスタ
５を備えた、従来の銅配線基板の構造の一例を示す図で
ある。図６は平面図を示し、図７（Ａ）、図７（Ｂ）は
図６のＹ−Ｙ’に沿ったそれぞれ薄膜トランジスタ部
分、ゲート配線部分及びソース端子部の断面構造を説明
する図である。図６に示すように表面が絶縁性の基板２
の上に走査線３と信号線４がマトリックス状に配線され
ている。この走査線３と信号線４に囲まれた領域が画素
１８である。各画素１８には薄膜トランジスタ５が設け
られている。2. Description of the Related Art In recent years, liquid crystal display devices have been widely used for display devices of personal computers. A liquid crystal display device is configured by sealing liquid crystal between a pair of substrates, and mounting ancillary elements such as a liquid crystal driving circuit, a backlight, and a color filter on the substrates. 2. Description of the Related Art In a liquid crystal display device, an active matrix system capable of displaying an arbitrary character or figure with high accuracy using a large number of pixels is used. An example of an active matrix type liquid crystal driving circuit is a thin film transistor (TF).
T) method is known. 6 and 7 are views showing an example of the structure of a conventional copper wiring substrate provided with a general bottom gate type thin film transistor 5 used for a liquid crystal display device. FIG. 6 is a plan view, and FIGS. 7A and 7B are diagrams illustrating a cross-sectional structure of a thin film transistor portion, a gate wiring portion, and a source terminal portion along YY ′ in FIG. . As shown in FIG. 6, the substrate 2 has an insulating surface.
The scanning lines 3 and the signal lines 4 are wired in a matrix. A region surrounded by the scanning lines 3 and the signal lines 4 is a pixel 18. Each pixel 18 is provided with a thin film transistor 5.
【０００３】薄膜トランジスタ５はアルミニウム、クロ
ム、タンタルあるいはこれらの合金などの導電材料から
なる走査線３と、この走査線３から引き出して設けたゲ
ート電極１５上にゲート絶縁膜１６を設け、このゲート
絶縁膜１６の上にアモルファスシリコン（ａ−Ｓｉ）か
らなる半導体能動膜１０をゲート電極１５に対向させて
設け、半導体能動膜１０の両側の上部側には、リンなど
のドナーとなる不純物を高濃度にドープしたアモルファ
スシリコンなどから成るオーミックコンタクト膜１２，
１３が載置されている。さらに半導体能動膜１０の上部
には、オーミックコンタクト膜１２，１３の上に一部重
なるようにしてアルミニウム、クロム、タンタルあるい
はこれらの合金などの導電材料からなるソース電極８と
ドレイン電極９とを相互に対向させて設けている。ま
た、ドレイン電極９の一端ではコンタクトホール５３に
おいて、インジウム錫酸化物 （ Indium Tin Oxide：Ｉ
ＴＯ）、インジウム亜鉛酸化物（ Indium Zinc Oxide：
ＩＺＯ）等からなる透明な画素電極１９と接続されてい
る。走査線３と信号線４の一端にはそれぞれ走査線３の
端子部５１及び信号線４の端子部５２が設けられ、パッ
シベーション膜１７には金属配線まで達するコンタクト
ホールを設けてコンタクトホール内面に金属酸化物導電
体５０を被着させ、金属配線と接触させることにより走
査線３の端子部５１あるいは信号線４の端子部５２を形
成している。The thin film transistor 5 is provided with a scanning line 3 made of a conductive material such as aluminum, chromium, tantalum or an alloy thereof, and a gate insulating film 16 on a gate electrode 15 extending from the scanning line 3. A semiconductor active film 10 made of amorphous silicon (a-Si) is provided on the film 16 so as to be opposed to the gate electrode 15, and an impurity serving as a donor such as phosphorus is doped on the upper side on both sides of the semiconductor active film 10 with a high concentration. Ohmic contact film 12 made of amorphous silicon doped with
13 are placed. Further, a source electrode 8 and a drain electrode 9 made of a conductive material such as aluminum, chromium, tantalum, or an alloy thereof are formed on the semiconductor active film 10 so as to partially overlap the ohmic contact films 12 and 13. Are provided to face each other. At one end of the drain electrode 9, in the contact hole 53, indium tin oxide (Idium tin oxide: I) is used.
TO), Indium Zinc Oxide:
It is connected to a transparent pixel electrode 19 made of IZO) or the like. A terminal 51 of the scanning line 3 and a terminal 52 of the signal line 4 are provided at one end of the scanning line 3 and the signal line 4, respectively. A contact hole reaching the metal wiring is provided in the passivation film 17, and a metal is formed on the inner surface of the contact hole. The terminal portion 51 of the scanning line 3 or the terminal portion 52 of the signal line 4 is formed by depositing the oxide conductor 50 and making contact with the metal wiring.
【０００４】そしてこれらゲート絶縁膜１６、ソース電
極８及びドレイン電極９などの上には、パッシベーショ
ン膜１７が設けられている。パッシベーション膜１７の
上には配向膜（図示せず）が形成され、この配向膜に接
して液晶が封入されてアクティブマトリクス液晶装置が
構成されている。画素電極１９を通して液晶分子に電界
を印加することによって液晶分子の配向制御を行うよう
になっている。A passivation film 17 is provided on the gate insulating film 16, the source electrode 8, the drain electrode 9, and the like. An orientation film (not shown) is formed on the passivation film 17, and liquid crystal is sealed in contact with the orientation film to constitute an active matrix liquid crystal device. By applying an electric field to the liquid crystal molecules through the pixel electrode 19, the alignment of the liquid crystal molecules is controlled.
【０００５】図６と図７に示した薄膜トランジスタ基板
を製造する方法の一例としては、例えば、まずアルミニ
ウム、クロム、タンタル等の導電性金属から成るターゲ
ットを使用し、該ターゲットに直流電圧を印加するスパ
ッタ法などの薄膜形成手段を用いて、ガラス等の透明絶
縁性の基板２の上にアルミニウム、クロム、タンタル等
の導電性金属薄膜を形成する。次いで、フォトリソグラ
フィーにより基板２上のゲート電極及び走査線３形成以
外の場所の導電性金属薄膜を除去してゲート電極１５を
形成した後、ＣＶＤ等の薄膜形成手段を利用してＳｉＯ
2 やＳｉＮx から成るゲート絶縁膜１６、半導体能動膜
１０を形成する。次いで、これらの上に前述のスパッタ
法とフォトリソグラフィー等を利用してオーミックコン
タクト膜１２，１３、ソース電極８とドレイン電極９を
形成し、次いで形成したソース電極８とドレイン電極９
の所定の位置にマスクをしてオーミックコンタクト膜の
一部を除去して、オーミックコンタクト膜を分割した
後、ＣＶＤ法等により、パッシベイション膜１７を形成
して薄膜トランジスタを具備した銅配線基板１が得られ
る。As an example of a method of manufacturing the thin film transistor substrate shown in FIGS. 6 and 7, for example, first, a target made of a conductive metal such as aluminum, chromium, or tantalum is used, and a DC voltage is applied to the target. A conductive metal thin film such as aluminum, chromium, and tantalum is formed on a transparent insulating substrate 2 such as glass using a thin film forming means such as a sputtering method. Next, the gate electrode 15 is formed by removing the conductive metal thin film at a place other than the formation of the gate electrode and the scanning line 3 on the substrate 2 by photolithography, and then forming the SiO 2 by using a thin film forming means such as CVD.
A gate insulating film 16 and a semiconductor active film 10 made of SiN 2 or SiN x are formed. Next, the ohmic contact films 12 and 13 and the source electrode 8 and the drain electrode 9 are formed thereon by using the above-described sputtering method and photolithography, and then the formed source electrode 8 and the drain electrode 9 are formed.
After a part of the ohmic contact film is removed by using a mask at a predetermined position to divide the ohmic contact film, a passivation film 17 is formed by a CVD method or the like to form a copper wiring substrate 1 having a thin film transistor. Is obtained.
【０００６】近年液晶表示装置の動作の高速化が要求さ
れるようになり、走査線、信号線、ゲート電極、ソース
電極及びドレイン電極などの導電部の導電材料における
信号伝達の遅延が問題になってきた。この問題を解決す
る手段として、従来導電材料として使用されてきたアル
ミニウム、クロム、タンタル等の導電性金属に代えて、
より低抵抗で安価な金属である銅（Ｃｕ）を利用するこ
とが提案されている。例えばタンタル、アルミニウム、
クロムの比抵抗はそれぞれＴａ：１２．４×１０-3Ωｃ
ｍ、Ａｌ：２．６６×１０-3Ωｃｍ、Ｃｒ：１３×１０
-3Ωｃｍであるのに対して銅はＣｕ：１．６７×１０-3
Ωｃｍと低い比抵抗を有している。In recent years, there has been a demand for a high-speed operation of a liquid crystal display device, and a delay in signal transmission in a conductive material of a conductive portion such as a scanning line, a signal line, a gate electrode, a source electrode and a drain electrode has become a problem. Have been. As a means for solving this problem, aluminum, chromium, and tantalum, which have been conventionally used as conductive materials, are replaced with conductive metals.
It has been proposed to use copper (Cu), which is a low-resistance and inexpensive metal. For example, tantalum, aluminum,
The specific resistance of chromium is Ta: 12.4 × 10 −3 Ωc.
m, Al: 2.66 × 10 −3 Ωcm, Cr: 13 × 10
Cu is 1.67 × 10 −3 while Cu is −3 Ωcm.
It has a low specific resistance of Ωcm.
【０００７】導電材料として銅を利用する場合、銅の酸
化防止策をとる必要がある。銅表面が空気中の酸素や水
分に触れると表面にＣｕＯやＣｕ2Ｏ 等の酸化層が形成
される。これらの酸化層は不動態とはならないので内部
まで酸化が進行し、導電材料としての銅の比抵抗が増大
してしまい、低抵抗であるという銅の利点が失われてし
まう。従って銅配線の表面を露出させることのないよう
に、何らかの酸化防止層が必要である。銅表面の酸化を
防止するために、半導体分野で一般にパッシベイション
膜として使用されている酸化珪素質の保護膜を酸化防止
層として使用すると、珪素と銅との間で原子の相互拡散
が起こり、銅の比抵抗が増大してしまうので酸化珪素質
の保護膜は得策ではない。例えばソース電極を銅薄膜か
ら構成して、酸化防止膜を酸化珪素質膜で構成した場合
には、ソース電極と酸化防止膜の間で珪素と銅との原子
の相互拡散が起こる。珪素がソース電極中に拡散すると
ソース電極の抵抗が上昇して、薄膜トランジスタの作動
が阻害される結果を招く。When copper is used as the conductive material, it is necessary to take measures to prevent oxidation of copper. When the copper surface comes into contact with oxygen or moisture in the air, an oxide layer such as CuO or Cu 2 O is formed on the surface. Since these oxide layers do not become passivated, oxidation proceeds to the inside, the specific resistance of copper as a conductive material increases, and the advantage of copper having low resistance is lost. Therefore, some antioxidant layer is required so that the surface of the copper wiring is not exposed. If a silicon oxide protective film, which is generally used as a passivation film in the semiconductor field, is used as an antioxidant layer to prevent oxidation of the copper surface, interdiffusion of atoms between silicon and copper occurs. However, since the specific resistance of copper increases, it is not advisable to use a silicon oxide protective film. For example, when the source electrode is formed of a copper thin film and the antioxidant film is formed of a silicon oxide film, interdiffusion of silicon and copper atoms occurs between the source electrode and the antioxidant film. When silicon diffuses into the source electrode, the resistance of the source electrode increases, resulting in the operation of the thin film transistor being hindered.
【０００８】酸化珪素と銅との間の原子の相互拡散を防
止する手段として、酸化珪素と銅との間にチタン、タン
タル、アルミニウム、クロム等の金属薄膜を形成して、
バリア層とする方法が利用されている。ところが、銅は
タンタル、アルミニウム、クロム等の金属に比較して耐
薬品性が弱く、薬品を使用して金属薄膜をエッチングし
て配線パターンを形成する工程で、バリア層であるタン
タル、アルミニウム、クロム等の金属薄膜をエッチング
加工する前に、銅薄膜の方が先にエッチングされてしま
い、線細りや断線を起こすという問題がある。As means for preventing interdiffusion of atoms between silicon oxide and copper, a metal thin film of titanium, tantalum, aluminum, chromium or the like is formed between silicon oxide and copper.
A method of forming a barrier layer is used. However, copper has a lower chemical resistance than metals such as tantalum, aluminum, and chromium, and in the process of etching a metal thin film using a chemical to form a wiring pattern, the barrier layers tantalum, aluminum, and chromium are used. There is a problem that the copper thin film is etched first before etching the metal thin film such as that described above, resulting in line thinning and disconnection.
【０００９】銅配線を大気との接触から遮断し、エッチ
ング加工で使用するエッチャントから保護するために、
酸化珪素質膜に代わるものとしてインジウム錫酸化物
（ＩＴＯ）やインジウム亜鉛酸化物（ＩＺＯ）等の金属
酸化物導電体が挙げられる。通常、これらの金属酸化物
導電体は液晶表示装置において透明画素電極として使用
されるものである。金属酸化物導電体は銅との間で原子
の相互拡散を起こさないので、透明画素電極として使用
する他に、銅配線に対する保護膜としても有効である。
例えば、銅配線からなる走査線や信号線の端子部分に金
属酸化物導電体からなるキャップ層を設けておけば、大
気中の酸素や水分によって銅配線が酸化されることはな
く、銅配線の比抵抗が高くなることはない。従って、銅
薄膜からなる走査線や信号線の端子部分に金属酸化物導
電体からなるキャップ層を設けることは、接続端子部に
おいて接触抵抗の低い良好な接続を維持するためには有
効な手段である。In order to shield the copper wiring from contact with the atmosphere and protect it from the etchant used in the etching process,
As a substitute for the silicon oxide film, a metal oxide conductor such as indium tin oxide (ITO) or indium zinc oxide (IZO) can be given. Usually, these metal oxide conductors are used as transparent pixel electrodes in liquid crystal display devices. Since the metal oxide conductor does not cause mutual diffusion of atoms with copper, it is effective not only as a transparent pixel electrode but also as a protective film for copper wiring.
For example, if a cap layer made of a metal oxide conductor is provided on a terminal portion of a scanning line or a signal line made of a copper wiring, the copper wiring is not oxidized by oxygen or moisture in the air, and The specific resistance does not increase. Therefore, providing a cap layer made of a metal oxide conductor on a terminal portion of a scanning line or a signal line made of a copper thin film is an effective means for maintaining a good connection with low contact resistance at a connection terminal portion. is there.
【００１０】薄膜トランジスタ基板の製造工程では、ス
パッタ法等を利用して基板全面にわたって金属薄膜を形
成した後、フォトリソグラフィーを利用して走査線、信
号線、ゲート電極、ソース・ドレイン電極、容量電極等
の金属導体部分を所定のパターンに加工する。しかし、
銅配線の部位によって保護膜の種類が異なる場合には、
フォトリソグラフィー工程でのエッチング方法も異なる
ので製造工程が煩雑となって好ましくない。どの銅配線
部位でも同じ構成をしていれば、同じ方法でパターニン
グできるので都合がよい。In the process of manufacturing a thin film transistor substrate, a metal thin film is formed over the entire surface of the substrate using a sputtering method or the like, and then scanning lines, signal lines, gate electrodes, source / drain electrodes, capacitance electrodes, etc. are formed using photolithography. Is processed into a predetermined pattern. But,
If the type of protective film differs depending on the copper wiring,
Since the etching method in the photolithography process is also different, the manufacturing process is complicated, which is not preferable. If the same configuration is used in any of the copper wiring portions, patterning can be performed by the same method, which is convenient.
【００１１】[0011]
【発明が解決しようとする課題】本発明の目的は、例え
ば液晶表示装置として利用する薄膜トランジスタ基板に
用いる銅配線基板において、金属導電材料として銅を使
用するにあたり、銅を大気から隔離して酸化を防止し、
しかも銅と元素の相互拡散を起こさず安定であり、かつ
銅配線パターンのエッチング加工に際して、同一のエッ
チング方法で全ての銅配線パターンのエッチング加工を
可能にする手段を提供することである。又、本発明のも
う一つの目的は、銅配線基板を使用した低電力で作動
し、信号遅延のない液晶表示装置を提供することにあ
る。SUMMARY OF THE INVENTION An object of the present invention is to use copper as a metal conductive material in, for example, a thin film transistor substrate used as a liquid crystal display device. Prevent,
Further, it is an object to provide a means which is stable without causing mutual diffusion of copper and elements, and enables all the copper wiring patterns to be etched by the same etching method when etching the copper wiring pattern. It is another object of the present invention to provide a liquid crystal display using a copper wiring board, which operates at low power and has no signal delay.
【００１２】[0012]
【課題を解決するための手段】上記目的を達成するた
め、本発明では絶縁性の基板上に形成した銅配線パター
ンを、該銅配線の表面に金属酸化物導電体を形成した積
層配線パターンとし、該銅配線と該金属酸化物導電体の
前記基板への投影形状がほぼ同一である銅配線基板とし
た。すなわち、基板上の金属導体部分を全て銅と金属酸
化物導電体との積層配線パターンとした。本発明で利用
できる金属酸化物導電体としては、インジウム錫酸化物
（ Indiumu Tin Oxide：ＩＴＯ）、インジウム亜鉛酸化
物（ Indiumu Zinc Oxide： ＩＺＯ）、インジウム錫亜
鉛酸化物（Indiumu Tin Zinc Oxide： ＩＴＺＯ） 等が
挙げられる。該銅配線パターンの銅配線と金属酸化物導
電体の基板への投影形状がほぼ同一であるということ
は、該銅配線パターンを形成する際に銅薄膜と金属酸化
物導電体薄膜とを同一のパターンマスクを使用して形成
するためである。従ってどの部位の銅配線パターンにお
いても銅配線と金属酸化物導電体の基板への投影形状が
ほぼ同一となる。このような構造の積層配線パターンと
することにより、銅配線の酸化を防ぎ、原子の相互拡散
による弊害も防止でき、しかも銅配線パターンの加工に
際して同一のパターンマスクを用いて、どの部位の銅配
線パターンでも同一のエッチャントを使用して加工する
ことができ、工程の簡素化がはかれる利点を有する。In order to achieve the above-mentioned object, in the present invention, a copper wiring pattern formed on an insulating substrate is used as a laminated wiring pattern in which a metal oxide conductor is formed on the surface of the copper wiring. And a copper wiring substrate having the same shape of the copper wiring and the metal oxide conductor projected onto the substrate. That is, all the metal conductor portions on the substrate were formed as a laminated wiring pattern of copper and a metal oxide conductor. Examples of the metal oxide conductor usable in the present invention include indium tin oxide (ITO), indium zinc oxide (IZO), and indium tin zinc oxide (ITZO). And the like. The fact that the copper wiring pattern and the metal oxide conductor have substantially the same projected shape on the substrate means that the copper thin film and the metal oxide conductor thin film are the same when forming the copper wiring pattern. This is for forming using a pattern mask. Therefore, in any part of the copper wiring pattern, the shape of the copper wiring and the metal oxide conductor projected onto the substrate are substantially the same. By using a laminated wiring pattern having such a structure, it is possible to prevent oxidation of copper wiring and prevent adverse effects due to interdiffusion of atoms. Even the pattern can be processed using the same etchant, which has the advantage of simplifying the process.
【００１３】本発明の銅配線基板は、前記積層配線パタ
ーンを薄膜トランジスタの走査線または／および信号線
として利用し、かつ該積層配線パターンの金属酸化物導
電体をゲート端子または／およびソース端子として利用
したものである。この銅配線基板は、原子の相互拡散に
より走査線または／および信号線を構成する銅配線の抵
抗値が上がる恐れもなく、また、端子部が酸化されて接
触抵抗が上昇する恐れもなくて安定した動作がもたらさ
れる。In the copper wiring board of the present invention, the laminated wiring pattern is used as a scanning line and / or a signal line of a thin film transistor, and the metal oxide conductor of the laminated wiring pattern is used as a gate terminal and / or a source terminal. It was done. This copper wiring board is stable because there is no fear that the resistance value of the copper wiring constituting the scanning line and / or the signal line is increased due to mutual diffusion of atoms, and there is no possibility that the contact resistance is increased due to oxidation of the terminal portion. Operation.
【００１４】本発明の銅配線基板は、前記積層配線パタ
ーンをドレイン電極およびソース電極として利用したも
のであり、銅配線がチタン層を介して該薄膜トランジス
タの半導体能動膜に接している。銅配線と半導体能動膜
との間にチタン層を挟むことにより原子の相互拡散を防
ぐことができ、銅配線及び半導体能動膜の双方とも悪影
響を受けることはない。In the copper wiring board of the present invention, the laminated wiring pattern is used as a drain electrode and a source electrode, and the copper wiring is in contact with the semiconductor active film of the thin film transistor via a titanium layer. By interposing the titanium layer between the copper wiring and the semiconductor active film, interdiffusion of atoms can be prevented, and neither the copper wiring nor the semiconductor active film is adversely affected.
【００１５】本発明の銅配線基板では、前記金属酸化物
導電体としてインジウム錫、インジウム亜鉛酸化物又は
インジウム錫亜鉛酸化物を使用した。電気導電率が高
く、比抵抗が低く、かつ銅に対して安定だからである。
特に、金属酸化物導電体としてのインジウム錫亜鉛の酸
化物は、塩酸のような弱酸でエッチング加工が可能で、
他の部材に対する影響が少なく好適である。In the copper wiring board of the present invention, indium tin, indium zinc oxide or indium tin zinc oxide is used as the metal oxide conductor. This is because the electric conductivity is high, the specific resistance is low, and it is stable to copper.
In particular, the oxide of indium tin zinc as a metal oxide conductor can be etched with a weak acid such as hydrochloric acid,
It is suitable because it has little influence on other members.
【００１６】本発明の銅配線基板の製造方法は、基板上
に銅薄膜と金属酸化物導電体薄膜を順次成膜した後、同
一パターンのマスクを使用して該銅薄膜と金属酸化物導
電体薄膜をエッチングしてパターニングし、基板への投
影形状がほぼ同一である積層配線パターンとする方法を
採用した。いかなる部位の銅配線パターンでも同一のエ
ッチャントの組み合せを使用して加工できるので、加工
工程が簡素化できる利点を有する。エッチングに際して
は、銅薄膜用のエッチャントとしては過硫酸アンモニウ
ム溶液又はペルオキソ−硫酸−水素カリウム（ＫＨＳＯ
5 ）とフッ酸とを含有する溶液が、金属酸化物導電体膜
用のエッチャントとしは塩酸水溶液ないしは塩酸水溶液
に硝酸を添加した水溶液が使用できる。ペルオキソ−硫
酸−水素カリウムの濃度は０．０８ないし２．０ｍｏｌ
／ｌであることが好ましい。また、上記エッチング剤中
のペルオキソ−硫酸−水素カリウムに対するフッ酸の濃
度が０．０５ないしは２．０ｍｏｌ／ｌの範囲内になる
ように調節されていることが好ましい。また、上記エッ
チング剤は、酢酸を含有していることが膜への濡れ性を
向上できる点で好ましく、上記エッチング剤中のペルオ
キソ−硫酸−水素カリウムに対する酢酸の重量比が１０
ないしは７５ｗｔ％の範囲内になるように調節されてい
ることが好ましい。According to the method of manufacturing a copper wiring board of the present invention, a copper thin film and a metal oxide conductor thin film are sequentially formed on a substrate, and then the copper thin film and the metal oxide conductor are formed using the same pattern of mask. A method was employed in which a thin film was etched and patterned to form a laminated wiring pattern having substantially the same projected shape on the substrate. Since any portion of the copper wiring pattern can be processed using the same combination of etchants, there is an advantage that the processing steps can be simplified. At the time of etching, an etchant for a copper thin film is ammonium persulfate solution or potassium peroxo-sulfate-hydrogen (KHSO).
As a solution containing 5 ) and hydrofluoric acid, an etchant for a metal oxide conductive film can be an aqueous solution of hydrochloric acid or an aqueous solution obtained by adding nitric acid to an aqueous solution of hydrochloric acid. The concentration of potassium peroxo-sulfate-hydrogen is 0.08 to 2.0 mol
/ L is preferable. Preferably, the concentration of hydrofluoric acid with respect to potassium peroxo-sulfate-hydrogen in the etching agent is adjusted to be in the range of 0.05 to 2.0 mol / l. The etching agent preferably contains acetic acid in that the wettability to the film can be improved, and the weight ratio of acetic acid to peroxo-sulfuric acid-potassium hydrogen in the etching agent is 10%.
Preferably, it is adjusted to be within the range of 75 wt%.
【００１７】本発明の液晶表示装置は、互いに対向する
１対の基板の一方の基板に本発明の銅配線基板を用いた
ものである。本発明の銅配線基板を用いることにより、
比抵抗の低い銅の使用が可能となり、信号の遅延が無く
安定した動作の液晶表示装置が簡単な方法で得られるよ
うになる。The liquid crystal display device of the present invention uses the copper wiring substrate of the present invention as one of a pair of substrates facing each other. By using the copper wiring board of the present invention,
Copper having a low specific resistance can be used, and a liquid crystal display device that operates stably without signal delay can be obtained by a simple method.
【００１８】[0018]
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて説明する。 （第１の実施形態）図１は本発明に係わる銅配線基板を
用いた薄膜トランジスタ基板の一例を示す図で、ボトム
ゲート型の薄膜トランジスタ基板の主要部の断面構造を
示す図である。図において表面が絶縁性の基板２の表面
に走査線３、信号線４、薄膜トランジスタ５、ドレイン
配線６、容量電極７等が形成されている。走査線３は、
銅薄膜パターン３ａとＩＴＺＯ薄膜パターン３ｂの積層
配線パターンからなっている。信号線４は、銅薄膜パタ
ーン４ａとＩＴＺＯ薄膜パターン４ｂの積層配線パター
ンからなっている。ドレイン配線６は、銅薄膜パターン
６ａとＩＴＺＯ薄膜パターン６ｂの積層配線パターンか
らなっている。容量電極７は、銅薄膜パターン７ａとＩ
ＴＺＯ薄膜パターン７ｂの積層配線パターンからなって
いる。Embodiments of the present invention will be described below with reference to the drawings. (First Embodiment) FIG. 1 is a view showing an example of a thin film transistor substrate using a copper wiring substrate according to the present invention, and is a view showing a cross-sectional structure of a main part of a bottom gate type thin film transistor substrate. In FIG. 1, a scanning line 3, a signal line 4, a thin film transistor 5, a drain wiring 6, a capacitor electrode 7, and the like are formed on a surface of a substrate 2 having an insulating surface. Scan line 3 is
It is composed of a laminated wiring pattern of a copper thin film pattern 3a and an ITZO thin film pattern 3b. The signal line 4 is composed of a laminated wiring pattern of a copper thin film pattern 4a and an ITZO thin film pattern 4b. The drain wiring 6 is composed of a laminated wiring pattern of a copper thin film pattern 6a and an ITZO thin film pattern 6b. The capacitor electrode 7 is composed of the copper thin film pattern 7a and I
It is composed of a laminated wiring pattern of the TZO thin film pattern 7b.
【００１９】薄膜トランジスタ５は、銅薄膜パターン１
５ａとＩＴＺＯ薄膜パターン１５ｂの積層配線パターン
からなるゲート電極１５の上に、窒化珪素からなるゲー
ト絶縁膜１６を設け、このゲート絶縁膜１６の上にアモ
ルファスシリコン（ａ−Ｓｉ）からなる半導体能動膜１
０をゲート電極１５に対向させて設けてある。半導体能
動膜１０の両側の上部側には、リンなどのドナーとなる
不純物を高濃度にドープしたアモルファスシリコンなど
から成るオーミックコンタクト膜１２，１３が載置され
ている。さらにオーミックコンタクト膜１２，１３の上
にはオーミックコンタクト膜１２，１３の上に一部重な
るようにして、バリア層としてのチタン膜１１を介して
銅薄膜パターン８ａとＩＴＺＯ薄膜パターン８ｂの積層
配線パターンからなるソース電極８及び銅薄膜パターン
９ａとＩＴＺＯ薄膜パターン９ｂの積層配線パターンか
らなるドレイン電極９が形成されている。ソース電極８
の一端は同じく銅パターン４ａとＩＴＺＯパターン４ｂ
の積層配線パターンからなる信号線４につながってお
り、ドレイン電極９の一端は同じく銅パターン６ａとＩ
ＴＺＯパターン６ｂの積層配線パターンからなるドレイ
ン配線６につながっている。そしてドレイン配線６の他
端はゲート絶縁膜１６を挟んで容量電極７と向き合って
おり、蓄積容量４５を形成している。この容量電極７も
銅薄膜パターン７ａとＩＴＺＯ薄膜パターン７ｂの積層
配線パターンから構成されている。The thin film transistor 5 has a copper thin film pattern 1
A gate insulating film 16 made of silicon nitride is provided on a gate electrode 15 made of a laminated wiring pattern of 5a and an ITZO thin film pattern 15b, and a semiconductor active film made of amorphous silicon (a-Si) is provided on the gate insulating film 16. 1
0 is provided to face the gate electrode 15. On the upper sides on both sides of the semiconductor active film 10, ohmic contact films 12 and 13 made of amorphous silicon or the like doped with a donor impurity such as phosphorus at a high concentration are mounted. Further, a laminated wiring pattern of the copper thin film pattern 8a and the ITZO thin film pattern 8b is formed on the ohmic contact films 12 and 13 so as to partially overlap the ohmic contact films 12 and 13 via the titanium film 11 as a barrier layer. And a drain electrode 9 formed of a laminated wiring pattern of a copper thin film pattern 9a and an ITZO thin film pattern 9b. Source electrode 8
One end is also copper pattern 4a and ITZO pattern 4b
And one end of the drain electrode 9 is also connected to the copper pattern 6a and I
It is connected to the drain wiring 6 composed of the laminated wiring pattern of the TZO pattern 6b. The other end of the drain wiring 6 faces the capacitor electrode 7 with the gate insulating film 16 interposed therebetween, forming a storage capacitor 45. This capacitor electrode 7 is also formed of a laminated wiring pattern of a copper thin film pattern 7a and an ITZO thin film pattern 7b.
【００２０】上記の如く本実施の態様における走査線
３、信号線４、ドレイン配線６、容量電極７及び薄膜ト
ランジスタ５のソース電極８、ドレイン電極９、ゲート
電極１５等の導電性金属部分は全て銅薄膜パターンとＩ
ＴＺＯ薄膜パターンの積層配線パターンから構成されて
いる。そして銅薄膜パターンとＩＴＺＯ薄膜パターンの
基板面に対する投影形状はほぼ同一である。また、信号
線４、ドレイン配線６及び薄膜トランジスタ５のソース
電極８、ドレイン電極９等の銅薄膜とゲート絶縁膜とが
接する部分あるいは銅薄膜と半導体能動膜とが接する部
分では、銅薄膜とゲート絶縁膜又は半導体能動膜との間
にチタン膜を介在させて銅薄膜への原子の拡散を防止
し、トランジスタの性能劣化を防止している。As described above, in the present embodiment, the conductive metal parts such as the scanning line 3, the signal line 4, the drain wiring 6, the capacitance electrode 7, the source electrode 8, the drain electrode 9, and the gate electrode 15 of the thin film transistor 5 are all made of copper. Thin film pattern and I
It is composed of a laminated wiring pattern of a TZO thin film pattern. The projected shapes of the copper thin film pattern and the ITZO thin film pattern on the substrate surface are substantially the same. In a portion where the copper thin film and the gate insulating film such as the signal line 4, the drain wiring 6 and the source electrode 8 and the drain electrode 9 of the thin film transistor 5 are in contact with each other or where the copper thin film and the semiconductor active film are in contact with each other, the copper thin film and the gate insulating film are in contact. A titanium film is interposed between the film and the semiconductor active film to prevent diffusion of atoms into the copper thin film, thereby preventing performance degradation of the transistor.
【００２１】次に、上記の薄膜トランジスタを有する銅
配線基板を製造する方法の一例を説明する。 （１−１）走査線、ゲート電極及び容量電極の形成 例えば、まず銅から成るターゲットを使用し、該銅ター
ゲットに直流電圧を印加する直流スパッタ法を用いて、
透明絶縁性ガラスからなる基板２の全面に銅薄膜を形成
する。次いで、ターゲットを銅からＩＴＺＯに変えて銅
薄膜と同様にスパッタ法によりＩＴＺＯ薄膜を銅薄膜表
面の全面に形成する。次に、ＩＴＺＯ薄膜表面にフォト
レジストを塗布し、基板２上の走査線３、ゲート電極１
５及び容量電極７を形成する場所を遮蔽する所定形状の
マスクを使用して露光して、所定形状のパターンを設け
る。次いで塩酸とペルオキソ−硫酸−水素カリウムとフ
ッ酸との混合水溶液を使用して、不要部分のＩＴＺＯ薄
膜と銅薄膜を除去し、所定形状の走査線３、ゲート電極
１５及び容量電極７を形成する。Next, an example of a method for manufacturing a copper wiring board having the above-described thin film transistor will be described. (1-1) Formation of Scan Line, Gate Electrode, and Capacitance Electrode For example, first, a target made of copper is used, and a DC sputtering method of applying a DC voltage to the copper target is used.
A copper thin film is formed on the entire surface of the substrate 2 made of transparent insulating glass. Next, the target is changed from copper to ITZO, and an ITZO thin film is formed on the entire surface of the copper thin film by sputtering in the same manner as the copper thin film. Next, a photoresist is applied to the surface of the ITZO thin film, and the scanning lines 3 and the gate electrodes 1 on the substrate 2 are formed.
Exposure is performed using a mask having a predetermined shape that shields a place where the capacitor electrode 5 and the capacitor electrode 7 are to be formed to provide a pattern having a predetermined shape. Next, unnecessary portions of the ITZO thin film and the copper thin film are removed by using a mixed aqueous solution of hydrochloric acid, peroxo-sulfuric acid-potassium hydrogen, and hydrofluoric acid to form scanning lines 3, gate electrodes 15, and capacitor electrodes 7 having predetermined shapes. .
【００２２】（１−２）ゲート絶縁膜及び半導体能動膜
の形成 スパッタ成膜室内をＳｉＨ4 ＋ Ｏ2 混合ガス雰囲気と
し、ターゲット電極にダミー電極を装着して高周波電圧
を印加してプラズマを発生させ、走査線３、ゲート電極
１５及び容量電極７を形成した基板の表面に二酸化珪素
から成るゲート絶縁膜１６を形成する。次いで、 スパ
ッタ成膜室内をＳｉＨ4 ＋ Ｈ2 混合ガス雰囲気とし、
ターゲット電極にダミー電極を装着したままターゲット
電極に高周波電流を印加し、ゲート絶縁膜１６の上にア
モルファスシリコン（ａ-Ｓｉ） からなる半導体能動膜
１０を形成する。 （１−３）オーミックコンタクト膜の形成 スパッタ成膜室内をアルゴンガス雰囲気とし、ターゲッ
ト電極に ａ-Ｓｉ：ｎ + 生成用のリンドープシリコンか
らなるシリコンターゲットを装着し、ターゲットに高周
波電流を印加し、半導体能動膜１０上にａ-Ｓｉ：ｎ+か
らなるオーミックコンタクト膜を形成する。 （１−４）半導体能動膜及びオーミックコンタクト膜の
パターニング オーミックコンタクト膜の表面にレジストを塗布した
後、所定の形状にパターンマスクを使用して露光し、エ
ッチングにより半導体能動膜１０とオーミックコンタク
ト膜の不要部分を除去するパターニングを施して、図１
に示すようにゲート電極１５と向かい合う位置にアイラ
ンド状の半導体能動膜１０とオーミックコンタクト膜１
２，１３を得る。(1-2) Gate insulating film and semiconductor active film
Of SiH in the sputtering chamberFour + OTwo Mixed gas atmosphere
And attach a dummy electrode to the target
Is applied to generate plasma, and the scanning line 3, the gate electrode
Silicon dioxide on the surface of the substrate on which
Is formed. Then the spa
SiH inside the film deposition chamberFour + HTwo In a mixed gas atmosphere,
With the dummy electrode attached to the target electrode
A high-frequency current is applied to the electrodes, and
Semiconductor active film made of morphous silicon (a-Si)
Form 10. (1-3) Formation of ohmic contact film The sputtering film formation chamber was set to an argon gas atmosphere, and the target was formed.
A-Si: n + Phosphorus-doped silicon for production?
High silicon around the target
Wave current is applied and a-Si: n is formed on the semiconductor active film 10.+Or
An ohmic contact film is formed. (1-4) of semiconductor active film and ohmic contact film
Patterning A resist was applied on the surface of the ohmic contact film.
After that, it is exposed to a predetermined shape using a pattern mask,
Ohmic contact with semiconductor active film 10 by etching
1 is patterned to remove unnecessary portions of the film.
As shown in FIG.
Semiconductor active film 10 and ohmic contact film 1
Obtain 2,13.
【００２３】（１−５）チタンバリア層の形成 オーミックコンタクト膜１２，１３を形成した基板の表
面に、チタンターゲットを使用したスパッタ成膜法によ
りチタン膜を形成する。次いで、信号線４、ドレイン配
線６、ソース電極８及びドレイン電極９が配置される位
置に所定形状のチタン膜を残して、他の不要部分のチタ
ン膜を除去するパターニングを施す。このようにして信
号線４、ドレイン配線６、ソース電極８及びドレイン電
極９が配置される位置に、所定形状のチタン膜１１から
なるバリア層を形成する。(1-5) Formation of Titanium Barrier Layer On the surface of the substrate on which the ohmic contact films 12 and 13 are formed, a titanium film is formed by a sputtering film forming method using a titanium target. Next, patterning is performed to remove the titanium film in other unnecessary portions while leaving the titanium film in a predetermined shape at positions where the signal line 4, the drain wiring 6, the source electrode 8 and the drain electrode 9 are arranged. In this way, a barrier layer made of a titanium film 11 having a predetermined shape is formed at a position where the signal line 4, the drain wiring 6, the source electrode 8 and the drain electrode 9 are arranged.
【００２４】（１−６）ソース電極及びドレイン電極用
の銅薄膜と金属酸化物導電体薄膜の形成 上記基板の表面に（１−１）に記載した走査線、ゲート
電極及び容量電極の形成方法と同様にして、ソース電極
及びドレイン電極用の銅薄膜と金属酸化物導電体膜をス
パッタ成膜する。次いで、銅薄膜と金属酸化物導電体薄
膜を前記と同様の方法でパターニング処理して所定形状
の信号線４、ドレイン配線６、ソース電極８及びドレイ
ン電極９を得る。最後にパッシベーション膜１７を形成
して薄膜トランジスタ５を搭載した銅配線基板１を得
る。本実施の形態では、チタン膜１１と銅薄膜とを別々
に加工する例を示したが、これらの積層膜を一括してエ
ッチング処理しても良い。この際には、ペルオキソ−硫
酸−水素カリウム（ＫＨＳＯ5 ）とフッ酸とを含有する
水溶液からなるエッチング剤を用いて、上記積層膜に一
括エッチングを施すことができる。ここで用いたエッチ
ング剤中のペルオキソ−硫酸−水素カリウムの濃度は、
０．０８ないしは２．０ｍｏｌ／ｌであることが好まし
い。また、上記エッチング剤中のペルオキソ−硫酸−水
素カリウムに対するフッ酸の濃度が０．０５ないしは
２．０ｍｏｌ／ｌの範囲内になるように調製されている
ことが好ましい。また、上記エッチング剤は、酢酸を含
有していることが積層膜への濡れ性を向上できる点で好
ましく、上記エッチング剤中のペルオキソ−硫酸−水素
カリウムに対する酢酸の重量比が１０ないしは７５ｗｔ
％の範囲内になるように調製されていることが好まし
い。(1-6) Formation of Copper Thin Film and Metal Oxide Conductive Thin Film for Source and Drain Electrodes The method of forming the scanning line, gate electrode and capacitor electrode described in (1-1) on the surface of the substrate Similarly, a copper thin film for a source electrode and a drain electrode and a metal oxide conductor film are formed by sputtering. Next, the copper thin film and the metal oxide conductor thin film are patterned by the same method as described above to obtain the signal line 4, the drain wiring 6, the source electrode 8 and the drain electrode 9 having a predetermined shape. Finally, a passivation film 17 is formed to obtain the copper wiring board 1 on which the thin film transistor 5 is mounted. In the present embodiment, an example in which the titanium film 11 and the copper thin film are separately processed has been described, but these stacked films may be collectively etched. In this case, the above-mentioned laminated film can be subjected to collective etching using an etching agent comprising an aqueous solution containing peroxo-sulfuric acid-potassium hydrogen hydrogen (KHSO 5 ) and hydrofluoric acid. The concentration of peroxo-sulfuric acid-potassium hydrogen in the etching agent used here is:
It is preferably 0.08 to 2.0 mol / l. Preferably, the concentration of hydrofluoric acid with respect to potassium peroxo-sulfate-hydrogen in the etching agent is adjusted to be in the range of 0.05 to 2.0 mol / l. The etching agent preferably contains acetic acid in that the wettability to the laminated film can be improved, and the weight ratio of acetic acid to peroxo-sulfuric acid-potassium hydrogen in the etching agent is 10 to 75 wt.
% Is preferably prepared.
【００２５】このようにして得られた本発明の銅配線基
板は、銅配線が大気から隔離されているので端子部で銅
が酸化されることが無く、又、絶縁膜との原子の相互拡
散も防げるので、銅配線の電気抵抗が高くなることもな
い。又、製造工程も簡略化されるので液晶表示装置用の
薄膜トランジスタ基板として有用である。In the copper wiring board of the present invention thus obtained, since the copper wiring is isolated from the atmosphere, the copper is not oxidized at the terminals, and the interdiffusion of atoms with the insulating film is prevented. Therefore, the electrical resistance of the copper wiring does not increase. Further, since the manufacturing process is simplified, it is useful as a thin film transistor substrate for a liquid crystal display device.
【００２６】（第２の実施の形態）図２と図３は本発明
に係わる液晶表示装置の主要部を示す図で、図２は平面
配置を示し、図３は図２のＸ−Ｘ’線に沿った液晶表示
装置の薄膜トランジスタ部と画素部の断面構造を説明す
る図である。図３において上の基板２０と下の基板２１
が互いに所定の間隔（セルギャップ）をおいて平行に対
向配置され、基板２０と２１の間に液晶層２２が設けら
れ、基板２０と２１の外側には偏光板２３，２４が配置
されている。基板２０，２１と液晶層２２及び偏光板２
３，２４とを組み合わせることにより、液晶セル２５が
構成されている。(Second Embodiment) FIGS. 2 and 3 are views showing a main part of a liquid crystal display device according to the present invention. FIG. 2 shows a planar arrangement, and FIG. 3 shows XX 'in FIG. FIG. 4 is a diagram illustrating a cross-sectional structure of a thin film transistor portion and a pixel portion of a liquid crystal display device along a line. In FIG. 3, the upper substrate 20 and the lower substrate 21
Are disposed facing each other in parallel at a predetermined interval (cell gap), a liquid crystal layer 22 is provided between the substrates 20 and 21, and polarizing plates 23 and 24 are disposed outside the substrates 20 and 21. . Substrates 20, 21, liquid crystal layer 22, and polarizing plate 2
The liquid crystal cell 25 is configured by combining the liquid crystal cells 3 and 24 with each other.
【００２７】平面的には図２に示すとおり、一方の基板
２１上にマトリックス状に複数の走査線４１と信号線４
２が形成され、走査線４１と信号線４２に囲まれた領域
に線状のコモン電極２６，２６と、線状の画素電極２７
とが形成されている。複数の走査線４１は所定の間隔を
保って互いに平行に配置され、走査線４１に沿って平行
に同一平面上にコモン配線４３が形成されている。走査
線４１と信号線４２に囲まれた各領域に、コモン配線４
３から直角に２本の線状のコモン電極２６，２６が延
び、これら２本のコモン電極２６，２６の先端部が、隣
接する他の走査線の近傍で互いの連結されている。コモ
ン配線４３とコモン電極２６に囲まれた部分が画素４８
である。As shown in FIG. 2, a plurality of scanning lines 41 and signal lines 4 are arranged in a matrix on one substrate 21 in plan view.
2 are formed, and linear common electrodes 26 and 26 and linear pixel electrodes 27 are formed in a region surrounded by the scanning lines 41 and the signal lines 42.
Are formed. The plurality of scanning lines 41 are arranged in parallel with each other at a predetermined interval, and the common wiring 43 is formed on the same plane in parallel along the scanning lines 41. Each area surrounded by the scanning lines 41 and the signal lines 42 has a common wiring 4
Two linear common electrodes 26, 26 extend at right angles from 3, and the tips of the two common electrodes 26, 26 are connected to each other in the vicinity of another adjacent scanning line. A portion surrounded by the common wiring 43 and the common electrode 26 is a pixel 48
It is.
【００２８】断面構造を見ると、図３のとおり基板２１
上にはゲート電極３１、コモン電極２６を覆ってゲート
絶縁膜２８が形成され、ゲート絶縁膜２８上にＴＦＴの
半導体能動膜３５、ソース電極３２及びドレイン電極３
３並びに画素電極２７が形成されている。走査線４１の
信号線４２との交差部近傍がゲート電極３１となり、こ
のゲート電極３１の上にゲート絶縁膜２８を介して半導
体能動膜３５を左右両側から挟んだ状態で、ソース電極
３２とドレイン電極３３が設けられて薄膜トランジスタ
３０を構成している。Looking at the sectional structure, as shown in FIG.
A gate insulating film 28 is formed on the gate insulating film 28 so as to cover the gate electrode 31 and the common electrode 26. The semiconductor active film 35 of the TFT, the source electrode 32 and the drain electrode 3 are formed on the gate insulating film 28.
3 and a pixel electrode 27 are formed. The vicinity of the intersection of the scanning line 41 with the signal line 42 becomes the gate electrode 31. The source electrode 32 and the drain electrode are placed on the gate electrode 31 with the semiconductor active film 35 interposed between the left and right sides via the gate insulating film 28. The electrode 33 is provided to constitute the thin film transistor 30.
【００２９】前記ソース電極３２は信号線４２に接続さ
れ、ドレイン電極３３は容量電極部４７に接続されてい
る。この容量電極部４７から前記線状のコモン電極２６
に平行な線状の画素電極２７が延び、画素電極２７の一
端はコモン配線２６上に絶縁膜を介して形成されたもう
一つの容量電極部４６に接続されている。二ヶ所の容量
電極部４６，４７の下には、ゲート絶縁膜２８を介して
容量電極（図示略）が配置されている。画素４８は線状
の画素電極２７によって二分され、画素電極２７の両側
に位置している。The source electrode 32 is connected to a signal line 42, and the drain electrode 33 is connected to a capacitor electrode 47. From the capacitance electrode portion 47, the linear common electrode 26 is formed.
A linear pixel electrode 27 extends in parallel with the other, and one end of the pixel electrode 27 is connected to another capacitance electrode portion 46 formed on the common wiring 26 via an insulating film. Capacitance electrodes (not shown) are arranged below the two capacitance electrode portions 46 and 47 via the gate insulating film 28. The pixel 48 is bisected by the linear pixel electrode 27, and is located on both sides of the pixel electrode 27.
【００３０】この実施形態の液晶表示装置では、下の基
板２１の液晶層側と上の基板２０の液晶層側に配向膜
（図示省略）が設けられ、各配向膜は画素電極２７の長
手方向に沿った方向に配向処理が施されている。このよ
うな配向処理によって基板２０，２１間に存在する液晶
層２２の液晶分子は、電界が作用していない状態で長軸
を画素電極２７の長手方向に平行にした状態でホモジニ
アス配列されるようになっている。In the liquid crystal display device of this embodiment, alignment films (not shown) are provided on the liquid crystal layer side of the lower substrate 21 and on the liquid crystal layer side of the upper substrate 20, and each alignment film is formed in the longitudinal direction of the pixel electrode 27. The orientation process is performed in the direction along. By such an alignment treatment, the liquid crystal molecules of the liquid crystal layer 22 existing between the substrates 20 and 21 are homogeneously arranged with the long axis parallel to the longitudinal direction of the pixel electrode 27 in a state where no electric field is applied. It has become.
【００３１】また、この実施形態の液晶表示装置では、
上の偏光板２３の偏向軸の方向は画素電極２７の長手方
向と平行な方向に向けられ、下の偏光板２４の偏向軸の
方向は画素電極２７の長手方向と直角な方向に向けられ
ている。また、図３に示すように薄膜トランジスタ３０
の上部に位置する上の基板２０の液晶層側には、ブラッ
クマスク３４が配置してある。このブラックマスク３４
は、表示に寄与しない薄膜トランジスタ部分や走査線部
分あるいは信号線部分を覆い隠すためのものである。Further, in the liquid crystal display device of this embodiment,
The direction of the deflection axis of the upper polarizing plate 23 is oriented in a direction parallel to the longitudinal direction of the pixel electrode 27, and the direction of the deflection axis of the lower polarizing plate 24 is oriented in a direction perpendicular to the longitudinal direction of the pixel electrode 27. I have. Further, as shown in FIG.
A black mask 34 is arranged on the liquid crystal layer side of the upper substrate 20 located on the upper side. This black mask 34
Is for covering a thin film transistor portion, a scanning line portion, or a signal line portion which does not contribute to display.
【００３２】この実施形態の液晶表示装置の構造では、
スイッチング素子である薄膜トランジスタの作動によっ
てコモン電極２６と画素電極２７の間に電圧を印加する
か否かを切り換えることにより、光透過非透過を切り換
える方式をとっている。コモン電極２６と画素電極２７
の間に電圧を印加した場合には、液晶分子を上下に基板
間で９０度捻った状態（明状態）にすることができる。
また、コモン電極２６と画素電極２７の間に電圧を印加
しない場合には、液晶分子を配向膜の配向方向に沿った
ホモジニアス配列（暗状態）にすることができる。In the structure of the liquid crystal display device of this embodiment,
A method of switching between light transmission and non-transmission by switching whether or not to apply a voltage between the common electrode 26 and the pixel electrode 27 by the operation of a thin film transistor which is a switching element is adopted. Common electrode 26 and pixel electrode 27
When a voltage is applied during this period, the liquid crystal molecules can be turned up and down 90 degrees between the substrates (bright state).
When no voltage is applied between the common electrode 26 and the pixel electrode 27, the liquid crystal molecules can be arranged in a homogeneous arrangement (dark state) along the alignment direction of the alignment film.
【００３３】また、画素電極２７の一端の一部とこれに
絶縁膜２８を挟んで対峙するコモン配線４３の一部に設
けた容量電極（図示略）をオーバーラップして設けるこ
とで、両者間に蓄積容量４５を形成する。この蓄積容量
で液晶表示装置に生じる寄生容量の一部を打ち消すこと
ができ、フリッカや焼き付きの原因となる印加電圧の非
対称性が小さくなり、表示品質が向上する。Further, a part of one end of the pixel electrode 27 and a capacitor electrode (not shown) provided on a part of the common wiring 43 opposed to the pixel electrode 27 with the insulating film 28 interposed therebetween are provided so as to overlap each other. Then, a storage capacitor 45 is formed. With this storage capacitance, a part of the parasitic capacitance generated in the liquid crystal display device can be canceled out, the asymmetry of the applied voltage that causes flicker and burn-in is reduced, and the display quality is improved.
【００３４】この実施形態の液晶表示装置においては、
下の基板２１に接して設けた走査線４１、ゲート電極３
１、コモン電極２６、容量電極（図示略）は全て銅薄膜
パターン（４１ａ、３１ａ、２６ａ）とＩＴＯ膜パター
ン（４１ｂ、３１ｂ、２６ｂ）との積層配線パターンか
ら構成してある。また、ゲート絶縁膜２８上に設けた信
号線４２、ソース電極３２、ドレイン電極３３、ドレイ
ン配線、画素電極２７は全て銅薄膜パターン（４２ａ、
３２ａ、３３ａ、２７ａ）とＩＴＯ膜パターン（４２
ｂ、３２ｂ、３３ｂ、２７ｂ）との積層配線パターンか
ら構成してある。さらに、ゲート絶縁膜２８の上に形成
する薄膜トランジスタ３０の構成要素であるソース電極
３２、ドレイン電極３３及びドレイン配線については、
ゲート絶縁膜２８と銅薄膜パターン（３２ａ、３３ａ）
との間にバリア層としてチタン膜３８，３９を介在させ
てある。In the liquid crystal display device of this embodiment,
The scanning line 41 and the gate electrode 3 provided in contact with the lower substrate 21
1. The common electrode 26 and the capacitor electrode (not shown) are all formed of a laminated wiring pattern of a copper thin film pattern (41a, 31a, 26a) and an ITO film pattern (41b, 31b, 26b). Further, the signal line 42, the source electrode 32, the drain electrode 33, the drain wiring, and the pixel electrode 27 provided on the gate insulating film 28 are all copper thin film patterns (42a,
32a, 33a, 27a) and the ITO film pattern (42
b, 32b, 33b, 27b). Further, regarding the source electrode 32, the drain electrode 33, and the drain wiring which are components of the thin film transistor 30 formed on the gate insulating film 28,
Gate insulating film 28 and copper thin film pattern (32a, 33a)
And titanium films 38 and 39 as a barrier layer.
【００３５】図４に走査線４１の断面構造を示す。基板
２１に接して走査線４１の銅薄膜パターン４１ａを形成
し、その表面全面に走査線４１のＩＴＯ膜パターン４１
ｂを形成してある。基板２１の表面に設けるゲート電極
３１、コモン電極２６及び容量電極（図示略）も全て同
じ構造に構成する。図５に信号線４２の断面構造を示
す。信号線４２は基板２１又は基板２１上に設けたゲー
ト絶縁膜２８の表面に形成する。銅配線を基板２１又は
基板２１上に直接接する状態で設けると、ゲート絶縁膜
２８の珪素と銅とが元素の相互拡散を起こし、薄膜トラ
ンジスタの性能に悪影響を及ぼす。従って、原子の相互
拡散を防止するため、基板２１又はゲート絶縁膜２８と
銅薄膜パターン４２ａとの間にバリア層として例えばチ
タン膜３８を介在させる。チタン膜３８の厚さは約５０
０〜１０００オングストローム程度あれば十分である。
ドレイン配線や画素電極２７並びにソース電極３２やド
レイン電極３３も全て同じ構造に構成する。本実施の形
態においても、金属酸化物導電体薄膜としてＩＴＺＯを
用いることができることはいうまでもない。FIG. 4 shows a sectional structure of the scanning line 41. A copper thin film pattern 41a of the scanning line 41 is formed in contact with the substrate 21 and the ITO film pattern 41 of the scanning line 41 is formed on the entire surface thereof.
b is formed. The gate electrode 31, the common electrode 26, and the capacitor electrode (not shown) provided on the surface of the substrate 21 are all configured to have the same structure. FIG. 5 shows a cross-sectional structure of the signal line 42. The signal line 42 is formed on the surface of the substrate 21 or the gate insulating film 28 provided on the substrate 21. If the copper wiring is provided in direct contact with the substrate 21 or the substrate 21, silicon and copper of the gate insulating film 28 cause mutual diffusion of elements, which adversely affects the performance of the thin film transistor. Therefore, in order to prevent mutual diffusion of atoms, for example, a titanium film 38 is interposed as a barrier layer between the substrate 21 or the gate insulating film 28 and the copper thin film pattern 42a. The thickness of the titanium film 38 is about 50
About 0 to 1000 angstroms is sufficient.
The drain wiring, the pixel electrode 27, and the source electrode 32 and the drain electrode 33 are all configured to have the same structure. Also in this embodiment, it is needless to say that ITZO can be used as the metal oxide conductor thin film.
【００３６】このように薄膜トランジスタ基板の金属導
電体部分を銅薄膜とＩＴＯ膜の積層配線パターンとする
ことにより、導電体部分の電気抵抗が低くなり動作電力
の低減と信号遅延の解消に寄与するものとなる。また、
この実施の態様では画素４８がコモン電極２６と画素電
極２７に囲まれた部分にあるので、コモン電極２６と画
素電極２７は特に透明にする必要はなく、銅電極が有効
に利用できる。By forming the metal conductor portion of the thin film transistor substrate as a laminated wiring pattern of a copper thin film and an ITO film in this manner, the electric resistance of the conductor portion is reduced, thereby contributing to a reduction in operating power and elimination of signal delay. Becomes Also,
In this embodiment, since the pixel 48 is located in a portion surrounded by the common electrode 26 and the pixel electrode 27, the common electrode 26 and the pixel electrode 27 do not need to be particularly transparent, and a copper electrode can be effectively used.
【００３７】上記の薄膜トランジスタ基板は、前述の第
１の実施の形態で説明した方法と同一の方法で製造でき
るので、薄膜トランジスタ部分の形成方法の詳細な説明
は省略する。図３に示すように２枚の基板２０，２１を
使用し、基板２０にはブラックマスク３４を形成した後
配向膜を形成し、基板２１には薄膜トランジスタとそれ
に付随する駆動回路を形成した後配向膜を形成し、それ
ぞれの基板の配向膜に配向処理を施す。配向処理を施し
た２枚の基板をセルギャップ形成用のビーズを介して対
向配置した状態で周囲を封止剤により接合して液晶セル
を組み立て、セルギャップ内に液晶を注入する。最後に
液晶セルの基板外側に偏光板を配して液晶表示装置が完
成する。Since the above-described thin film transistor substrate can be manufactured by the same method as that described in the first embodiment, a detailed description of the method of forming the thin film transistor portion will be omitted. As shown in FIG. 3, two substrates 20 and 21 are used, a black mask 34 is formed on the substrate 20 and an alignment film is formed on the substrate 20, and a thin film transistor and a driving circuit associated therewith are formed on the substrate 21 and the alignment is performed. A film is formed, and an alignment process is performed on the alignment film of each substrate. A liquid crystal cell is assembled by joining the two substrates having been subjected to the alignment treatment in a state where they are opposed to each other with beads for forming a cell gap therebetween, using a sealing agent, and a liquid crystal is injected into the cell gap. Finally, a polarizing plate is arranged outside the substrate of the liquid crystal cell to complete the liquid crystal display device.
【００３８】[0038]
【発明の効果】本発明の銅配線基板は導電部が銅と金属
酸化物導電体との積層配線パターンからなり、基板に対
する銅と金属酸化物導電体の投影形状がほぼ同一に形成
してある。このため、銅薄膜を大気から隔離して酸化を
防止すると共に、銅と基板あるいは絶縁膜との間の元素
の相互拡散を起こさずに安定であり、かつ積層配線パタ
ーンのエッチング加工に際して、同一のエッチング方法
で全ての積層配線パターンの加工が可能となる。本発明
の銅配線基板を液晶表示装置の薄膜トランジスタ基板と
して使用すれば、導電体部分の電気抵抗が低くなり動作
電力の低減と信号遅延の解消に寄与するものとなる。本
発明の銅配線基板の製造方法に依れば、基板上に銅薄膜
と金属酸化物導電体膜を順次成膜した後、同一パターン
のマスクを使用して該銅薄膜と金属酸化物導電体膜をパ
ターニングして、基板への投影形状がほぼ同一である配
線パターンを得ることができる。いかなる部位の積層配
線パターンでも同一のマスクとエッチャントを使用して
加工できるので、加工工程が簡素化できる利点を有す
る。また、本発明の液晶表示装置は銅と金属酸化物導電
体との積層配線パターンからなる導電体を有しているの
で、動作電力が低減し信号遅延のない高性能な液晶表示
装置が達成される。According to the copper wiring board of the present invention, the conductive portion is formed of a laminated wiring pattern of copper and a metal oxide conductor, and the projected shapes of the copper and the metal oxide conductor on the substrate are substantially the same. . Therefore, the copper thin film is isolated from the atmosphere to prevent oxidation, is stable without causing interdiffusion of elements between copper and the substrate or the insulating film, and is the same when etching the laminated wiring pattern. All the laminated wiring patterns can be processed by the etching method. When the copper wiring substrate of the present invention is used as a thin film transistor substrate of a liquid crystal display device, the electric resistance of a conductor portion is reduced, which contributes to a reduction in operating power and a elimination of signal delay. According to the method for manufacturing a copper wiring board of the present invention, after a copper thin film and a metal oxide conductor film are sequentially formed on a substrate, the copper thin film and the metal oxide conductor are By patterning the film, a wiring pattern whose projection shape on the substrate is almost the same can be obtained. Since any layered wiring pattern can be processed using the same mask and etchant, there is an advantage that the processing steps can be simplified. Further, since the liquid crystal display device of the present invention has a conductor composed of a laminated wiring pattern of copper and a metal oxide conductor, a high-performance liquid crystal display device with reduced operating power and no signal delay is achieved. You.
【図１】 本発明の銅配線基板の断面構造の一部を示す
図である。FIG. 1 is a diagram showing a part of a cross-sectional structure of a copper wiring board of the present invention.
【図２】 本発明の銅配線基板を使用した薄膜トランジ
スタ基板の平面構造を説明する図である。FIG. 2 is a diagram illustrating a planar structure of a thin film transistor substrate using the copper wiring substrate of the present invention.
【図３】 図２の薄膜トランジスタ基板の断面構造を説
明する図である。FIG. 3 is a diagram illustrating a cross-sectional structure of the thin film transistor substrate of FIG.
【図４】 図２の薄膜トランジスタ基板の走査線部の断
面構造を説明する図である。4 is a diagram illustrating a cross-sectional structure of a scanning line portion of the thin film transistor substrate of FIG.
【図５】 図２の薄膜トランジスタ基板の信号配線部の
断面構造を説明する図である。5 is a diagram illustrating a cross-sectional structure of a signal wiring portion of the thin film transistor substrate of FIG.
【図６】 従来の薄膜トランジスタ基板の構造の一例を
示す平面図である。FIG. 6 is a plan view showing an example of the structure of a conventional thin film transistor substrate.
【図７】 図６の薄膜トランジスタ基板の断面構造を説
明する図である。7 is a diagram illustrating a cross-sectional structure of the thin film transistor substrate of FIG.
１・・・銅配線基板、２・・・基板、３・・・走査線、４・・・信号
線、５・・・ 薄膜トランジスタ、６・・・ドレイン配線、７・
・・容量電極、８・・・ソース電極、９・・・ドレイン電極、１
０・・・半導体能動膜、１１・・・チタン膜、１２，１３・・・
オーミックコンタクト膜、１５・・・ゲート電極、１６・・・
ゲート絶縁膜、１７・・・ パッシベーション膜、１８・・・
画素、１９・・・画素電極、２０，２１・・・基板、２２・・・
液晶層、２３，２４・・・偏光板、２５・・・液晶セル、２６
・・・コモン電極、２７・・・画素電極、２８・・・ゲート絶縁
膜、３０・・・ 薄膜トランジスタ、３１・・・ ゲート電極、
３２・・・ソース電極、３３・・・ドレイン電極、３５・・・ 半
導体能動膜、３６，３７・・・オーミックコンタクト膜、
３８，３９・・・チタン膜、４０・・・薄膜トランジスタ基
板、４１・・・走査線、４２・・・信号線、４３・・・コモン配
線、４６，４７・・・容量電極部、５０・・・ 金属酸化物導
電体、５１，５２・・・端子部、５３・・・コンタクトホー
ル、DESCRIPTION OF SYMBOLS 1 ... Copper wiring board, 2 ... Substrate, 3 ... Scan line, 4 ... Signal line, 5 ... Thin film transistor, 6 ... Drain wiring, 7
..Capacitance electrode, 8 ... Source electrode, 9 ... Drain electrode, 1
0 ... semiconductor active film, 11 ... titanium film, 12,13 ...
Ohmic contact film, 15 ... gate electrode, 16 ...
Gate insulating film, 17 ... Passivation film, 18 ...
Pixel, 19 ... Pixel electrode, 20, 21 ... Substrate, 22 ...
Liquid crystal layer, 23, 24: polarizing plate, 25: liquid crystal cell, 26
... common electrode, 27 ... pixel electrode, 28 ... gate insulating film, 30 ... thin film transistor, 31 ... gate electrode,
32 ... source electrode, 33 ... drain electrode, 35 ... semiconductor active film, 36, 37 ... ohmic contact film,
38, 39 ... titanium film, 40 ... thin film transistor substrate, 41 ... scanning line, 42 ... signal line, 43 ... common wiring, 46, 47 ... capacitance electrode part, 50 ... -Metal oxide conductors, 51, 52 ... terminal portions, 53 ... contact holes,
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 21/336 Ｈ０１Ｌ 21/88 Ｒ Ｈ０５Ｋ 1/09 29/78 ６１２Ｃ ６１６Ｕ ６１７Ｌ ６２７Ｃ Ｆターム(参考） 2H092 GA25 GA42 HA06 HA12 HA19 JA26 JA40 JA44 JA47 JB24 JB33 KA18 KB04 MA05 MA15 NA15 NA27 4E351 BB01 BB23 BB24 BB29 BB35 DD04 DD31 DD35 GG13 5C094 AA22 AA43 BA03 BA43 CA19 CA23 DA14 DA15 EA04 EA07 EA10 EB02 FB12 FB15 GB10 5F033 HH11 HH18 HH35 HH38 MM05 MM08 MM13 PP15 QQ08 QQ10 QQ19 VV06 VV15 5F110 AA03 AA16 AA26 BB01 CC07 DD02 EE02 EE07 EE14 EE37 EE44 FF02 FF03 FF30 GG02 GG15 GG45 HK02 HK04 HK07 HK09 HK16 HK22 HK25 HK33 HM17 HM19 NN72 QQ02 QQ05 QQ08 QQ09 ──────────────────────────────────────────────────の Continued on the front page (51) Int.Cl. 7 Identification symbol FI Theme coat ゛ (Reference) H01L 21/336 H01L 21/88 R H05K 1/09 29/78 612C 616U 617L 627C F-term (Reference) 2H092 GA25 GA42 HA06 HA12 HA19 JA26 JA40 JA44 JA47 JB24 JB33 KA18 KB04 MA05 MA15 NA15 NA27 4E351 BB01 BB23 BB24 BB29 BB35 DD04 DD31 DD35 GG13 5C094 AA22 AA43 BA03 BA43 CA19 CA23 DA14 DA15 EA04 EA07 H10 EB10 H11 EB10 FB10 PP15 QQ08 QQ10 QQ19 VV06 VV15 5F110 AA03 AA16 AA26 BB01 CC07 DD02 EE02 EE07 EE14 EE37 EE44 FF02 FF03 FF30 GG02 GG15 GG45 HK02 HK04 HK07 HK09 HK16 HK22 HK25 Q19 HM17 Q08
Claims (6)
銅配線を有し、該銅配線の表面に金属酸化物導電体を具
備しており、該銅配線と該金属酸化物導電体の前記基板
への投影形状がほぼ同一で、該銅配線と該金属酸化物導
電体が積層配線パターンをなしていることを特徴とする
銅配線基板。1. A semiconductor device comprising: a copper wiring on a substrate having at least an insulating surface; and a metal oxide conductor on a surface of the copper wiring, wherein the copper wiring and the metal oxide conductor A copper wiring board, wherein the copper wiring and the metal oxide conductor form a laminated wiring pattern with substantially the same shape projected onto the substrate.
成された薄膜トランジスタの走査線または／および信号
線であり、かつ該積層配線パターンの金属酸化物導電体
がゲート端子または／およびソース端子であることを特
徴とする請求項１に記載の銅配線基板。2. The laminated wiring pattern is a scanning line and / or a signal line of a thin film transistor formed on the substrate, and the metal oxide conductor of the laminated wiring pattern is a gate terminal and / or a source terminal. The copper wiring board according to claim 1, wherein:
成された薄膜トランジスタのドレイン電極およびソース
電極であり、該積層配線パターンの銅配線がチタン膜を
介して該薄膜トランジスタの半導体能動膜に接している
ことを特徴とする請求項１に記載の銅配線基板。3. The laminated wiring pattern is a drain electrode and a source electrode of a thin film transistor formed on the substrate, and a copper wiring of the laminated wiring pattern is in contact with a semiconductor active film of the thin film transistor via a titanium film. The copper wiring board according to claim 1, wherein:
錫、インジウム亜鉛またはインジウム錫亜鉛の酸化物か
らなることを特徴とする請求項１に記載の銅配線基板。4. The copper wiring board according to claim 1, wherein said metal oxide conductor is made of indium tin, indium zinc or an oxide of indium tin zinc.
銅薄膜と金属酸化物導電体薄膜を順次成膜した後、同一
パターンのマスクを使用して該銅薄膜と金属酸化物導電
体薄膜をエッチングして、銅と金属酸化物導電体との積
層配線パターンを形成することを特徴とする銅配線基板
の製造方法。5. A copper thin film and a metal oxide conductor thin film are sequentially formed on a substrate having at least an insulating surface, and then the copper thin film and the metal oxide conductor thin film are formed using a mask having the same pattern. A method for manufacturing a copper wiring board, comprising forming a multilayer wiring pattern of copper and a metal oxide conductor by etching.
持しており、該１対の基板の一方の基板が請求項１に記
載の銅配線基板であることを特徴とする液晶表示装置。6. A liquid crystal display device, wherein a liquid crystal is sandwiched between a pair of substrates facing each other, and one of the pair of substrates is the copper wiring substrate according to claim 1. .
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|---|---|---|---|
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Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4238956B2 (en) |
Cited By (28)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2003098641A1 (en) * | 2002-05-17 | 2003-11-27 | Idemitsu Kousan Co., Ltd. | Wiring material and wiring board using the same |
| WO2004027740A1 (en) * | 2002-09-20 | 2004-04-01 | Semiconductor Energy Laboratory Co., Ltd. | Display device and manufacturing method thereof |
| US6777333B2 (en) | 2002-09-09 | 2004-08-17 | Matsushita Electric Industrial Co., Ltd. | Method for fabricating semiconductor device |
| KR100465487B1 (en) * | 2002-03-12 | 2005-01-13 | 주식회사 방산테크노로지 | Detecting System of the gun having door fixation Apparatus |
| JP2006148040A (en) * | 2004-11-17 | 2006-06-08 | Samsung Electronics Co Ltd | Thin film transistor display panel and method for manufacturing the same |
| JP2006148050A (en) * | 2004-10-21 | 2006-06-08 | Seiko Epson Corp | Thin film transistor, electro-optical device and electronic equipment |
| US7094684B2 (en) | 2002-09-20 | 2006-08-22 | Semiconductor Energy Laboratory Co., Ltd. | Manufacturing method of semiconductor device |
| JP2008066678A (en) * | 2006-09-11 | 2008-03-21 | Samsung Electronics Co Ltd | Wiring structure, wiring forming method, thin-film transistor substrate and manufacturing method thereof |
| JP2011070200A (en) * | 2009-09-25 | 2011-04-07 | Beijing Boe Optoelectronics Technology Co Ltd | Array substrate and method for manufacturing the same |
| US7943933B2 (en) | 2007-06-20 | 2011-05-17 | Kobe Steel, Ltd. | Thin film transistor substrate and display device with oxygen-containing layer |
| US8174660B2 (en) | 2008-01-22 | 2012-05-08 | Samsung Electronics Co., Ltd. | Metal line, method of forming the same, and a display using the same |
| JP2012151382A (en) * | 2011-01-21 | 2012-08-09 | Mitsubishi Electric Corp | Thin-film transistor, active matrix substrate, and method of manufacturing them |
| US8383437B2 (en) | 2011-04-01 | 2013-02-26 | Samsung Display Co., Ltd. | Echtant and method for manufacturing display device using the same |
| US8535997B2 (en) | 2008-07-03 | 2013-09-17 | Kobe Steel, Ltd. | Wiring structure, thin film transistor substrate, method for manufacturing thin film transistor substrate, and display device |
| WO2014153853A1 (en) * | 2013-03-25 | 2014-10-02 | 合肥京东方光电科技有限公司 | Thin film transistor and manufacturing method thereof, array substrate and display device |
| US8853695B2 (en) | 2006-10-13 | 2014-10-07 | Kobe Steel, Ltd. | Thin film transistor substrate including source-drain electrodes formed from a nitrogen-containing layer or an oxygen/nitrogen-containing layer |
| CN104201179A (en) * | 2008-12-05 | 2014-12-10 | 株式会社半导体能源研究所 | Semiconductor device |
| WO2015064468A1 (en) * | 2013-10-30 | 2015-05-07 | 三菱瓦斯化学株式会社 | Etching liquid and etching method for oxide consisting essentially of zinc, tin and oxygen |
| WO2015087466A1 (en) * | 2013-12-10 | 2015-06-18 | 株式会社Ｊｏｌｅｄ | Thin film transistor substrate and production method for thin film transistor substrate |
| CN105161502A (en) * | 2015-08-24 | 2015-12-16 | 京东方科技集团股份有限公司 | Array substrate and fabrication method thereof, and display device |
| JP2017054926A (en) * | 2015-09-09 | 2017-03-16 | 凸版印刷株式会社 | Wiring board, semiconductor device and liquid crystal display device |
| JP2017175153A (en) * | 2010-02-26 | 2017-09-28 | 株式会社半導体エネルギー研究所 | Semiconductor device |
| JP2019047077A (en) * | 2017-09-07 | 2019-03-22 | 株式会社ジャパンディスプレイ | Display |
| WO2019100492A1 (en) * | 2017-11-21 | 2019-05-31 | 深圳市华星光电半导体显示技术有限公司 | Back channel-etched tft substrate and preparation method therefor |
| JP2020008862A (en) * | 2012-11-28 | 2020-01-16 | 株式会社半導体エネルギー研究所 | Display device manufacture method |
| JP2020046677A (en) * | 2009-08-07 | 2020-03-26 | 株式会社半導体エネルギー研究所 | Display device |
| JP2021061424A (en) * | 2013-06-21 | 2021-04-15 | 株式会社半導体エネルギー研究所 | Semiconductor device |
| US12033867B2 (en) | 2010-02-26 | 2024-07-09 | Semiconductor Energy Laboratory Co., Ltd. | Method for manufacturing semiconductor device |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2017103977A1 (en) | 2015-12-14 | 2017-06-22 | 堺ディスプレイプロダクト株式会社 | Wiring board, tft substrate, method for manufacturing wiring board, and method for manufacturing tft substrate |
| CN107968095A (en) * | 2017-11-21 | 2018-04-27 | 深圳市华星光电半导体显示技术有限公司 | Carry on the back channel etch type TFT substrate and preparation method thereof |
-
2000
- 2000-01-12 JP JP2000004057A patent/JP4238956B2/en not_active Expired - Lifetime
Cited By (56)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100465487B1 (en) * | 2002-03-12 | 2005-01-13 | 주식회사 방산테크노로지 | Detecting System of the gun having door fixation Apparatus |
| CN100365737C (en) * | 2002-05-17 | 2008-01-30 | 出光兴产株式会社 | Wiring material and wiring board using the same |
| WO2003098641A1 (en) * | 2002-05-17 | 2003-11-27 | Idemitsu Kousan Co., Ltd. | Wiring material and wiring board using the same |
| US6777333B2 (en) | 2002-09-09 | 2004-08-17 | Matsushita Electric Industrial Co., Ltd. | Method for fabricating semiconductor device |
| US7781772B2 (en) | 2002-09-20 | 2010-08-24 | Semiconductor Energy Laboratory Co., Ltd. | Display device and manufacturing method thereof |
| US8450851B2 (en) | 2002-09-20 | 2013-05-28 | Semiconductor Energy Laboratory Co., Ltd. | Display device and manufacturing method thereof |
| US7094684B2 (en) | 2002-09-20 | 2006-08-22 | Semiconductor Energy Laboratory Co., Ltd. | Manufacturing method of semiconductor device |
| US7102231B2 (en) | 2002-09-20 | 2006-09-05 | Semiconductor Energy Laboratory Co., Ltd. | Display device and manufacturing method thereof |
| US10090373B2 (en) | 2002-09-20 | 2018-10-02 | Semiconductor Energy Laboratory Co., Ltd. | Display device and manufacturing method thereof |
| US8749061B2 (en) | 2002-09-20 | 2014-06-10 | Semiconductor Energy Laboratory Co., Ltd. | Display device and manufacturing method thereof |
| US7417256B2 (en) | 2002-09-20 | 2008-08-26 | Semiconductor Energy Laboratory Co., Ltd. | Display device and manufacturing method thereof |
| US7585761B2 (en) | 2002-09-20 | 2009-09-08 | Semiconductor Energy Laboratory Co., Ltd. | Manufacturing method of semiconductor device |
| WO2004027740A1 (en) * | 2002-09-20 | 2004-04-01 | Semiconductor Energy Laboratory Co., Ltd. | Display device and manufacturing method thereof |
| US7897973B2 (en) | 2002-09-20 | 2011-03-01 | Semiconductor Energy Laboratory Co., Ltd. | Display device and manufacturing method thereof |
| US9622345B2 (en) | 2002-09-20 | 2017-04-11 | Semiconductor Energy Laboratory Co., Ltd. | Display device and manufacturing method thereof |
| US9082768B2 (en) | 2002-09-20 | 2015-07-14 | Semiconductor Energy Laboratory Co., Ltd. | Display device and manufacturing method thereof |
| US9847386B2 (en) | 2002-09-20 | 2017-12-19 | Semiconductor Energy Laboratory Co., Ltd. | Display device and manufacturing method thereof |
| JP2006148050A (en) * | 2004-10-21 | 2006-06-08 | Seiko Epson Corp | Thin film transistor, electro-optical device and electronic equipment |
| US9431426B2 (en) | 2004-11-17 | 2016-08-30 | Samsung Display Co., Ltd. | Thin film transistor array panel including layered line structure and method for manufacturing the same |
| US8372701B2 (en) | 2004-11-17 | 2013-02-12 | Samsung Display Co., Ltd. | Thin film transistor array panel including layered line structure and method for manufacturing the same |
| US9111802B2 (en) | 2004-11-17 | 2015-08-18 | Samsung Display Co., Ltd. | Thin film transistor array panel including layered line structure and method for manufacturing the same |
| US8637869B2 (en) | 2004-11-17 | 2014-01-28 | Samsung Display Co., Ltd. | Thin film transistor array panel including layered line structure and method for manufacturing the same |
| JP2006148040A (en) * | 2004-11-17 | 2006-06-08 | Samsung Electronics Co Ltd | Thin film transistor display panel and method for manufacturing the same |
| JP2008066678A (en) * | 2006-09-11 | 2008-03-21 | Samsung Electronics Co Ltd | Wiring structure, wiring forming method, thin-film transistor substrate and manufacturing method thereof |
| US8853695B2 (en) | 2006-10-13 | 2014-10-07 | Kobe Steel, Ltd. | Thin film transistor substrate including source-drain electrodes formed from a nitrogen-containing layer or an oxygen/nitrogen-containing layer |
| US7943933B2 (en) | 2007-06-20 | 2011-05-17 | Kobe Steel, Ltd. | Thin film transistor substrate and display device with oxygen-containing layer |
| US8174660B2 (en) | 2008-01-22 | 2012-05-08 | Samsung Electronics Co., Ltd. | Metal line, method of forming the same, and a display using the same |
| US8535997B2 (en) | 2008-07-03 | 2013-09-17 | Kobe Steel, Ltd. | Wiring structure, thin film transistor substrate, method for manufacturing thin film transistor substrate, and display device |
| CN104201179A (en) * | 2008-12-05 | 2014-12-10 | 株式会社半导体能源研究所 | Semiconductor device |
| JP2020046677A (en) * | 2009-08-07 | 2020-03-26 | 株式会社半導体エネルギー研究所 | Display device |
| JP2021039354A (en) * | 2009-08-07 | 2021-03-11 | 株式会社半導体エネルギー研究所 | Display device |
| JP7079307B2 (en) | 2009-08-07 | 2022-06-01 | 株式会社半導体エネルギー研究所 | Display device |
| JP2011070200A (en) * | 2009-09-25 | 2011-04-07 | Beijing Boe Optoelectronics Technology Co Ltd | Array substrate and method for manufacturing the same |
| US10304696B2 (en) | 2010-02-26 | 2019-05-28 | Semiconductor Energy Laboratory Co., Ltd. | Method for manufacturing semiconductor device |
| US11682562B2 (en) | 2010-02-26 | 2023-06-20 | Semiconductor Energy Laboratory Co., Ltd. | Method for manufacturing semiconductor device |
| US11049733B2 (en) | 2010-02-26 | 2021-06-29 | Semiconductor Energy Laboratory Co., Ltd. | Method for manufacturing semiconductor device |
| US12033867B2 (en) | 2010-02-26 | 2024-07-09 | Semiconductor Energy Laboratory Co., Ltd. | Method for manufacturing semiconductor device |
| JP2018133583A (en) * | 2010-02-26 | 2018-08-23 | 株式会社半導体エネルギー研究所 | Semiconductor device |
| JP2017175153A (en) * | 2010-02-26 | 2017-09-28 | 株式会社半導体エネルギー研究所 | Semiconductor device |
| JP2012151382A (en) * | 2011-01-21 | 2012-08-09 | Mitsubishi Electric Corp | Thin-film transistor, active matrix substrate, and method of manufacturing them |
| US8383437B2 (en) | 2011-04-01 | 2013-02-26 | Samsung Display Co., Ltd. | Echtant and method for manufacturing display device using the same |
| JP2020008862A (en) * | 2012-11-28 | 2020-01-16 | 株式会社半導体エネルギー研究所 | Display device manufacture method |
| WO2014153853A1 (en) * | 2013-03-25 | 2014-10-02 | 合肥京东方光电科技有限公司 | Thin film transistor and manufacturing method thereof, array substrate and display device |
| JP7019791B2 (en) | 2013-06-21 | 2022-02-15 | 株式会社半導体エネルギー研究所 | Semiconductor device |
| JP2021061424A (en) * | 2013-06-21 | 2021-04-15 | 株式会社半導体エネルギー研究所 | Semiconductor device |
| CN105659365A (en) * | 2013-10-30 | 2016-06-08 | 三菱瓦斯化学株式会社 | Etching liquid and etching method for oxide consisting essentially of zinc, tin and oxygen |
| JPWO2015064468A1 (en) * | 2013-10-30 | 2017-03-09 | 三菱瓦斯化学株式会社 | Etching solution and etching method of oxide substantially consisting of zinc, tin and oxygen |
| WO2015064468A1 (en) * | 2013-10-30 | 2015-05-07 | 三菱瓦斯化学株式会社 | Etching liquid and etching method for oxide consisting essentially of zinc, tin and oxygen |
| JP6019507B2 (en) * | 2013-12-10 | 2016-11-02 | 株式会社Ｊｏｌｅｄ | THIN FILM TRANSISTOR SUBSTRATE AND METHOD FOR PRODUCING THIN FILM TRANSISTOR SUBSTRATE |
| WO2015087466A1 (en) * | 2013-12-10 | 2015-06-18 | 株式会社Ｊｏｌｅｄ | Thin film transistor substrate and production method for thin film transistor substrate |
| CN105161502A (en) * | 2015-08-24 | 2015-12-16 | 京东方科技集团股份有限公司 | Array substrate and fabrication method thereof, and display device |
| JP2017054926A (en) * | 2015-09-09 | 2017-03-16 | 凸版印刷株式会社 | Wiring board, semiconductor device and liquid crystal display device |
| JP7029907B2 (en) | 2017-09-07 | 2022-03-04 | 株式会社ジャパンディスプレイ | Display device |
| JP2019047077A (en) * | 2017-09-07 | 2019-03-22 | 株式会社ジャパンディスプレイ | Display |
| US10355035B2 (en) | 2017-11-21 | 2019-07-16 | Shenzhen China Star Optoelectronics Semiconductor Display Technology Co., Ltd. | Manufacturing method of back-channel-etched (BCE) thin film transistor (TFT) substrate |
| WO2019100492A1 (en) * | 2017-11-21 | 2019-05-31 | 深圳市华星光电半导体显示技术有限公司 | Back channel-etched tft substrate and preparation method therefor |
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