JP2001195346A

JP2001195346A - 並列に転送寸法計算と無効化決定を実行するデータ転送コントローラ

Info

Publication number: JP2001195346A
Application number: JP2000371837A
Authority: JP
Inventors: Agaruwara Singiv; アガルワラサンジブ; Iain Robertson; ロバートソンイアイン; David A Comisky; エイ、コミスキイデビッド
Original assignee: Texas Instruments Inc
Current assignee: Texas Instruments Inc
Priority date: 1999-12-07
Filing date: 2000-12-06
Publication date: 2001-07-19
Also published as: EP1111512A2; EP1111512A3; US6658503B1

Abstract

(57)【要約】【課題】ハブ及びポート付き転送コントローラ内で並
列に転送寸法計算と書込み無効化を行い複雑な転送立上
げプロセスを容易にしかつ転送を効率化する。【解決手段】レジスタ５０１はポートについてデフォ
ルト・バースト寸法を記憶し、レジスタ５１２は次のデ
ータ・アドレスを記憶する。レジスタ５０９は転送され
る残存データの転送カウントを記憶し、レジスタ５２０
はデータ転送寸法を記憶する。第１比較器５０８はデフ
ォルト・バースト寸法と転送カウントとのうち最小のも
のを決定し、ユニット５０２はデフォルト・バースト寸
法相当アドレスの最下位ビットの数の２の補数を形成す
る。第２比較器５０６は２の補数と第１比較器５０８の
出力とのうちの最小のものを決定し、第３比較器５２１
は第２比較器５０６の出力がデータ転送寸法と等しいと
きデータ転送寸法の次のデータ・アドレスでデータ転送
を動作可能とし、そうでなければ転送を無効にする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明の技術分野は、ディジ
タル信号処理、特にディジタル信号処理システム内のデ
ータ転送の制御に関する。

【０００２】ディジタル信号処理（ＤＳＰ）は、マイク
ロコントローラ及びマイクロプロセッサによって遂行さ
れる汎用処理とは著しく異なる。１つの重要な相違は、
実時間データ処理に対する厳格な要件である。例えば、
モデム応用で、ことごとくのサンプルを処理することが
絶対に要求される。単一のデータ点の喪失であっても、
ディジタル信号処理応用を失敗させる原因になるおそれ
がある。データ・サンプルの処理は汎用処理に普通のタ
スク実行及びブロック処理のモデルについてなお行われ
ることがある一方、ディジタル信号プロセッサ・システ
ム内の実データの動きはシステムの厳格実時間要件を固
守しなければならない。

【０００３】結果として、ディジタル信号プロセッサ・
システムは、集積されかつ効率的直接メモリ・アクセス
（ＤＭＡ）装置（ｅｎｇｉｎｅ）に高度に依存してい
る。直接メモリ・アクセス・コントローラは、周辺装置
及びディジタル信号プロセッサ自体からの転送リクエス
トを実時間に処理する責任を有する。直接メモリ・アク
セスによる全てのデータの動きは、システムの実時間要
件を満たすために中央処理ユニット（ＣＰＵ）の介入を
伴わずに起こる能力がなければならい。すなわち、中央
処理ユニットはソフトウェア・タスク実行モデルで動作
することがありこのようなモデルではタスクのスケジュ
ールはそのタスクが、操作するデータ流が要求する程に
は厳密に制御されないので、直接メモリ・アクセス装置
は、システム内の全ての実時間データ流要件を満たす任
務を負担しなければならない。

【０００４】初期の直接メモリ・アクセスは、集中転送
コントローラのいくつかのバージョンに逐次発展し、最
近になってハブ及びポート付き転送コントローラ・アー
キテクチャに発展している。ハブ及びポート付き転送コ
ントローラ・アーキテクチャは、「ハブ及びポート付き
転送コントローラ・アーキテクチャ（ＴＲＡＮＳＦＥＲ
ＣＯＮＴＲＯＬＬＥＲＷＩＴＨＨＵＢＡＮＤ
ＰＯＲＴＳＡＲＣＨＩＴＥＣＴＵＲＥ）」と題する１
９９９年４月１０日に出願された英国特許出願第９９０
９１９６．９号に説明されている。

【０００５】最初の転送コントローラ・モジュールは、
テキサス・インスツルメンツ（ＴｅｘａｓＩｎｓｔｕ
ｒｕｍｅｎｔｓ）からのＴＭＳ３３０Ｃ８０ディジタル
信号プロセッサ用に開発された。その転送コントローラ
は、在来コントローラの直接メモリ・アクセス機能を、
キャッシュ及び長距離データ転送にサービスするために
要求される、直接外部アクセスとまた呼ばれる、４つの
ディジタル信号プロセッサと単一のＲＩＳＣ（縮小命令
セット・コンピュータ（ｒｅｄｕｃｅｄｉｎｓｔｒｕ
ｃｔｉｏｎｓｅｔｃｏｍｐｕｔｅｒ））プロセッサ
とからなアドレス発生論理機能と合体したものである。

【０００６】ＴＭＳ３３０Ｃ８０ディジタル信号プロセ
ッサの転送コントローラ・アーキテクチャは、単一の組
のアドレス発生及びパラメータ・レジスタのみが要求さ
れるという点で直接メモリ・アクセスと根本的に異なっ
ている。先行技術の直接メモリ・アクセス・ユニット
は、多数のチャネルの多数の組を必要とした。しかしな
がら、単一の組のレジスタは、全ての直接メモリ・アク
セス・リクエスタ（ｒｅｑｕｅｓｔｏｒｓ）によって利
用することができる。直接メモリ・アクセス・リクエス
トは、プロセッサ装置の周辺装置のコード化入力の組を
経由して転送コントローラへ通知される。更に、ディジ
タル信号プロセッサの各々は、リクエストを転送コント
ローラに提出することができる。外部コード化入力は、
「外部開始パケット転送（ｅｘｔｅｒｎａｌｌｙｉｎ
ｉｔｉａｔｅｄｐａｃｋｅｔｔｒａｎｓｆｅｒ；
ＸＰＴ）」と呼ばれる。ディジタル信号プロセッサによ
って開始された転送は、「パケット転送（ｐａｃｋｅｔ
ｔｒａｎｓｆｅｒ；ＰＴ）」と称する。ＲＩＳＣプ
ロセッサは、パケット転送リクエストを転送コントロー
ラに提出することができる。

【０００７】ハブ及びポート付き転送コントローラは、
いくつかの新着想概念を導入した。第１は、均一パイプ
ライ方式であった。ハブ及びポート付き転送コントロー
ラ・アーキテクチャを含む新ディジタル信号プロセッサ
装置は多数の外部ポートを含み、これらのポートの全て
はハブと同等に見える。それゆえ、周辺装置とメモリを
ハブに影響することなく自由に交換することがある。第
２の新着想は、転送の同時実行の概念である。すなわ
ち、Ｎまでの転送が装置の多数ポート上で並列に起こる
ことがあり、ここにＮはハブ及びポート・コア付き転送
コントローラ内のチャネルの数である。ハブ及びポート
・コア付き転送コントローラ内の各チャネルは、機能的
には単に１組のレジスタである。レジスタのこの組は、
現在の送信元アドレス及び現在の宛先アドレス、転送に
関する語カウント、その他のパラメータを追跡する。各
チャネルは同等であり、それゆえ、ハブ及びポート付き
転送コントローラによって維持されるチャネルの数は、
高度にスケーラブルである。

【０００８】最後に、ハブ及びポート付き転送コントロ
ーラは、専用待ち行列メモリ内で転送を待合せ行列させ
る機構を含む。ＴＭＳ３２０Ｃ８０転送コントローラ
は、一度にプロセッサ当たり１つの転送未処理を許し
た。ハブ及びポート付き転送コントローラによって与え
られる待ち行列メモリを通して、プロセッサは、ディジ
タル信号プロセッサを機能停止させないうちは、待ち行
列メモリ寸法までの多くのリクエストを発することもで
きる。

【０００９】

【発明が解決しようとする課題及び課題を解決するため
の手段】ハブ及びポート付き転送コントローラは、
「「ハブ及びポート付き転送コントローラ・アーキテク
チャ（ＴＲＡＮＳＦＥＲＣＯＮＴＲＯＬＬＥＲＷＩ
ＴＨＨＵＢＡＮＤＰＯＲＴＳＡＲＣＨＩＴＥＣＴ
ＵＲＥ）」と題する１９９９年４月１０日に出願された
英国特許出願第９９０９１９６．９号の後、実現化にお
いて数々の重大な改善を受けてきた。１つのこのような
改善は、並列に転送寸法計算及び無効化（ａｎｎｕｌｍ
ｅｎｔ）決定を使用することである。この技術なしで
は、転送を立ち上げるプロセスは、もっと複雑でかつ非
効率的な試行錯誤方法論を引き起こし、これはプロセッ
サ・サイクルの余りにも大きな喪失を伴うことになる。

【００１０】

【発明の実施の形態】ハブ及びポート付き転送コントロ
ーラ・アーキテクチャは、ディジタル信号プロセッサ・
チップ全体を通してデータを効率的に通過させるために
最適化されている。図１は、ハブ及びポート付き転送コ
ントローラ（ＴＣＨＰ）の主特徴のブロック図を例示す
る。コントローラは、単一ハブ・ユニット１００及び多
数のポート１１１から１１５を含む。

【００１１】ハブ及びポート付き転送コントローラは１
組のノード１１７を有する転送リクエスト・バスと一緒
に機能し、これらの転送リクエスト・バス・ノード１１
７は転送リクエスト・パケットを入力１０３に運び込
む。これらのノードは転送リクエスタ・ノード１１６か
ら転送リクスト・パケットを個別に受信し、これらの転
送リクエスタ・ノード１１６はプロセッサ・メモリ・ノ
ード又はデータを送受するその他のオンチップ機能であ
る。

【００１２】次に、転送コントローラは、リクエスタ・
ノード１１６でデータを読み出す又は書き込むために、
追加のバス、すなわち、１組のノード１１８を有するデ
ータ転送バスを使用する。データ転送バスは、特別内部
メモリ・ポート１１５から命令、書込みデータ、読み出
しデータを運び、かつ入力１０４でデータ・ルータ１５
０を経由して転送コントローラ・ハブに読み出しデータ
を返す。

【００１３】転送コントローラは、その前端部分（ｆｒ
ｏｎｔ−ｅｎｄｐｏｒｔｉｏｎ）でその入力１０３に
転送リクエスト・パケットの形で転送リクエストを受信
するリクエスト待ち行列マネージャ１０１を有する。リ
クススト待ち行列マネージャ１０１は、必要に応じてリ
クエスト・パケットを優先付けし、記憶し、ディスパッ
チする。

【００１４】リクエスト待ち行列マネージャ１０１は、
転送コントローラ・ハブ・ユニット１００内でチャネル
・リクエスト・レジスタ１２０に接続し、レジスタ１２
０はデータ転送リクエスト・パケットを受信しかつそれ
らを処理する。このプロセスで、リクエスト待ち行列マ
ネージャ１０１は、まず転送リクエスト・パケットを優
先順位付けしかつそれらをＮチャネル・リクエスト・レ
ジスタ１２０の１つに割り当る。Ｎチャネル・レジスタ
１２０の各々は、優先順位レベルを表す。

【００１５】転送リクエスト・パケットの直接処理に利
用可能なチャネルがないならば、パケットを待ち行列マ
ネージャ・メモリ１０２に記憶する。待ち行列メモリ１
０２は、好適には、ランダム・アクセス・メモリ（ＲＡ
Ｍ）である。次いで、チャネルが後で利用可能になった
時に、転送リクエスト・パケットが割り当てられる。チ
ャネル・レジスタは送信元制御パイプライン１３０及び
宛先制御パイプライン１４０とインタフェースし、これ
らのパイプラインは実効的には送信元（書込み）動作及
び宛先（読出し）動作に対するアドレス計算ユニットで
ある。

【００１６】これらのパイプラインからの出力は、転送
コントローラ・ポート入出力サブシステム１１０を通し
てＭ個のポートに放送（ｂｒｏａｄｃａｓｔ）される。
入出力サブシステム１１０は１組のハブ・インタフェー
ス・ユニットを含み、これらのインタフェース・ユニッ
トはＭ個のありうる外部ポート・ユニットを駆動する。
このような外部ポートが４個外部ポート１１１から１１
４として図１に示してある。これらの外部ポート・ユニ
ット（応用ユニットとまた称する）は、主プロセッサ・
クロック周波数又は異なった外部装置クロック周波数の
どちらかでクロックされる。外部装置クロック周波数は
主プロセッサ・クロック周波数より低いかまたは高くて
も良い。ポートがそれ自体の周波数で動作するならば、
コア・クロックとの同期が必要である。

【００１７】ポートでの読出し書込み動作の例として、
外部ポート１１２からの読出し、これに続く外部ポート
１１４への書込みを考えよう。まず送信元制御パイプラ
イン１３０は、読出しに対してポート１１２をアドレス
指定する。データは、データ・ルータ１５０を通して転
送コントローラ・ハブに返される。その後のサイクル
で、宛先制御パイプライン１４０は、ポート１１４をア
ドレス指定しかつデータをポート１１４に書き込む。こ
こに説明する外部ポートは、転送リクエストを開始する
のではなく、チップ上の何処かでリクエストされた読出
し及び書込みに単に参加する。プロセッサ・メモリ（転
送リクエスタ）ノード１１６が係わる読出し動作及び書
込み動作は、転送リクエスト・バス・ノード１１７上の
転送リクエスト・パケットとして開始される。待ち行列
マネージャ１０１は、これらのパケットを上に説明した
ように処理する。その後のサイクルに、送信元パイプラ
イン出力（読出し命令／アドレス）が発生され、これが
データ転送バス・ノード１１８への内部メモリポートに
読出しの形で渡される。この命令は、データ転送バス上
をパイプライン様式で１つのノードから他のノードへ進
行する。アドレス指定されたプロセッサ・ノードに到達
すると、読出しリクエストに引き起こされて、プロセッ
サ・メモリ・ノードは、データ・ルータ１５０へ返すた
めに読み出したデータをバス上に載せる。その後のサイ
クルに、宛先パイプライン出力は、対応する書込み命令
及びデータを内部メモリ・ポートに渡しかつアドレス指
定されたプロセッサ・ノードに書込みのためにデータ転
送バスに載せる。

【００１８】チャネル・パラメータ・レジスタ１０５及
びポート・パラメータ・レジスタ１０６は、転送コント
ローラ・ハブ・パイプライン１３０、１４０が任意の転
送を処理するために必要な全てのパラメータ・データば
かりでなく状態情報を保持する。両パイプライン１３
０、１４０は、記憶情報の或るものを共用する。他の部
分は、１つのパイプライン又は他のパイプラインに明確
に関係する。

【００１９】図２は、リクエスト待ち行列マネージャ１
０１の転送コントローラ・ハブ・ユニット境界とのイン
タフェースを例示し、特にリクエスト待ち行列マネージ
ャはチャネル・リクエスト・レジスタ２００、チャネル
・パラメータ・レジスタ１０５、ポート・パラメータ・
レジスタ１０６と通信する。チャネル・パラメータ・レ
ジスタ１０５及びポート・パラメータ・レジスタ１０６
は、例えば、転送の型式、モード情報、状態に関する決
定的なデータ、及び転送プロセスに決定的な多くの他の
情報を記憶する。

【００２０】チャネル・リクエスト・レジスタ２００
は、読出し／事前書込み（ｐｒｅ−ｗｒｉｔｅ）命令２
２１を発生するために送信元制御パイプライン１３０に
使用される情報を渡す。同様に、チャネル・リクエスト
・レジスタ２００は、書込み命令／書込みデータ語２２
２を発生するために宛先制御パイプライン１４０に使用
される情報を渡す。ポートからの読出し応答データ１０
４は、データ・ルータ１５０を経由して宛先パイプライ
ン１４０へ返される。

【００２１】図３は、転送コントローラ実施の際の可能
なパイプラインを例示する。表１は、好適実施の形態に
おけるパイプライン・ステージ中に遂行した特定タスク
を示す。特定の実施で、１以上のステージを組み合わす
ことがあるが、個別パイプライン・ステージに対するタ
スクは本質的に表１に示すとおりである。

【００２２】

【表１】

【００２３】チャネル・リクエスト・レジスタ２００
は、読出し／事前書込み命令２２１を発生するために送
信元パイプライン・ステージ３０１から３０６に使用さ
れる情報を渡す。同様に、チャネル・リクエスト・レジ
スタ２００は、書込み命令／書込みデータ語２２２を発
生するために宛先パイプライン・ステージ３１１から３
１５に使用される情報を渡す。ポートからの読出し応答
データ１０４は、データ・ルータ１５０を経由して宛先
パイプラインへ返される。

【００２４】本発明は、比較的早期のハブ及びポート付
きコントローラ・アーキテクチャの時代中全面的には開
発されなかった重要な技術を説明する。この極めて重要
な技術は、無効化決定と並列に転送寸法計算を行うこと
を解決する。転送コントローラ・ハブ１００は、「ポー
ト作動可能」更新と「アドレス／書込みカウンタ」更新
との間の差によって決定される多サイクル分待機するよ
りはむしろ、待ち行列を完全に利用するためにそれ自体
のカウンタの組を必要とする。転送コントローラのパイ
プラインＭステージは、現在の待ち行列カウンタ値を使
用し、かつどのポート及びどんな型式の動作がパイプラ
インＰステージで選択されたかに基づいて新値を発生す
る。また、考慮に入れるのは、ポートから登録されたパ
イプラインＱステージからの待ち行列カウンタ増分信号
ばかりでなく、パイプラインＡステージからの増分の結
果動作を無効にするならばこれらの増分である。これら
のカウンタは、ポート・パラメータ・レジスタ内部で、
毎サイクル更新されかつ、簡明な様式で毎サイクル登録
される。

【００２５】ハブ及びポート付き転送コントローラ発信
元制御パイプライン１３０及び宛先制御パイプライン１
４０は、最少限のハードウェア・コストで以て最適性能
を生じるように設計される。ハブ及びポート付き転送コ
ントローラは、チップ・コアの高い内部クロック周波数
で運転することができる一方、全ての付属メモリの合計
帯域幅の多くを維持することができる。これは、結局、
ステージ当たり少量の論理を有する深いパイプライン、
異なったポート間で転送を同時に遂行する方法、及びよ
り高い帯域幅を維持するためにそれらのポート内の変化
に敏速に反応する方法を必要とする。

【００２６】図３を再び参照すると、特に触れたよう
に、転送コントローラ・ハブ１００は、２つのパイプラ
イン、すなわち、ステージ３０１から３０６を備えた発
信元制御パイプライン１３０、及びステージ３１１から
３１６を備えた宛先制御パイプライン１４０を有する。
基本的に、各パイプラインに６つの論理ステージがあ
り、それらの各々は設計要件及び能力が許すに従って１
サイクル以上に区分される。発信元制御パイプライン１
３０の６つの論理ステージは、Ｑステージ３０１、Ｍス
テージ３０２、Ｐステージ３０３、Ａ０ステージ３０
４、Ａ１ステージ３０５、Ｃステージ３０６である。宛
先制御パイプライン１４０の６つの論理ステージは、Ｑ
ステージ３１１、Ｍステージ３１２、Ｐステージ３１
３、Ａ０ステージ３１４、Ａ１ステージ３１５、Ｃステ
ージ３１６である。

【００２７】宛先制御パイプライン１４０は、発信元ポ
ートからデータを受信しかつ宛先ポートへ書込み命令デ
ータ２２２を出力する。いったん、データ・ルータ・ユ
ニット１５０がデータを得ると、データの組を直ちに出
力することができない可能性がある。これが起こるなら
ば、宛先制御パイプライン１４０は、その書込み命令を
無効にし、データ・ルータ・ユニット１５０に既に記憶
されているデータを保持しなければならない。宛先制御
パイプラインＡ１ステージ３１５で、無効化検出ユニッ
トは、書込み命令を無効にさせることになりそうな全て
の場合を検査する。

【００２８】宛先制御パイプラインＱステージ３１１、
Ｍステージ３１２、Ｐステージ３１３がチャネル多重化
を遂行する間に、パイプラインＡ０ステージ３１４及び
Ａ１ステージ３１５は、実際に、アドレス計算を遂行
し、転送情報を更新し、かつポートに対する次の書込み
命令を発生する。Ａ０ステージ３１４及びＡ１ステージ
３１５の主目標は、転送書込みの現在の状態を取り上
げ、その転送での次の書込みの状態を計算し、かつポー
トへ現在情報を発送することである。

【００２９】宛先制御パイプラインＡ０ステージ及びＡ
１ステージのアドレス発生は非常に複雑であり、これら
を詳細に論じる前に本明細書に与えた簡単化バージョン
を概観することは有用である。遂行される転送の寸法が
与えられるならば、アドレス及び語数は、各アドレス・
ユニットの要求された出力でありかつこれらの出力は選
択されたチャネルを更新する。ハブ及びポート付き転送
コントローラ内のアドレス発生の複雑性は、通常の線形
（ｌｉｎｅａｒ）転送及び二次元転送の両方に適応する
必要のために増す。

【００３０】図４は、発信元アドレス計算及び宛先アド
レス計算用ハードウェアを例示する。通常の線形転送
は、単純な単一語転送又は一次元語転送である。これら
は、簡明な様式で進行するアドレス発生を伴う。発信元
アドレス／語カウント計算ユニットは、発信元ベース・
アドレス・レジスタ４００、発信元転送寸法（間隔）ア
ドレス・レジスタ４０１、発信元語数ベース・レジスタ
４０２を含む。発信元アドレス加算ユニット４０３は、
発信元ベース・アドレス・レジスタ４００の内容を発信
元転送寸法（間隔）アドレス・レジスタ４０１の内容に
加算することによって次の発信元アドレスを計算し、か
つ和を発信元アドレス・ベース・レジスタ４００に記憶
する。発信元語数加算ユニット４０４は、転送寸法アド
レス・レジスタ４０１の内容を語数ベース・レジスタ４
０２の内容から減算することによって残存語数を計算
し、かつ差を発信元語数ベース・レジスタ４０２に記憶
する。宛先アドレス／語数計算ユニットは、同じ基本ハ
ードウェアを含み、かつ同様な方法で動作する。宛先ア
ドレス／語数計算ユニットは、宛先ベース・アドレス・
レジスタ４００、宛先転送寸法（間隔）アドレス・レジ
スタ４０１、宛先語数ベース・レジスタ４０２を含む。
宛先アドレス加算ユニット４０３は、宛先ベース・アド
レス・レジスタ４００の内容を宛先転送寸法（間隔）ア
ドレス・レジスタ４０１の内容に加算することによって
次の宛先アドレスを計算し、かつ和を宛先アドレス・ベ
ース・レジスタ４００に記憶する。宛先語数加算ユニッ
ト４０４は、転送寸法レジスタ４０１の内容を語数ベー
ス・レジスタ４０２の内容から減算することによって残
存語数を計算し、かつ差を宛先語数ベース・レジスタ４
０２に記憶する。

【００３１】二次元（２−Ｄ）転送では、それぞれ、或
る数の同寸法の行と、各行の長さと、行の数と、語カウ
ント、行カウント、行ピッチの各パラメータによって決
定された第１語オフセット値とを転送する。二次元転送
は、次の順列で起こることがある。すなわち、オンチッ
プ一次元（１−Ｄ）メモリ転送からオフチップ二次元
（２−Ｄ）メモリ転送、オフチップ二次元メモリ転送か
らオンチップ一次元メモリ転送、オフチップ二次元転送
からオフチップ二次元転送。二次元転送では、チャネル
がパッチ調節サイクルを遂行し、転送寸法４０１は行ピ
ッチ４１１になりかつ語カウント４０２は行カウント４
１２になる。行カウント減分は、最左入力４１４として
−１を有する加算ユニット４０４を使用する。サイザ
（ｓｉｚｅｒ）ユニット４０５はまた、二次元転送に係
わる追加パラメータ及び追加動作に適応するために追加
ハードウェアを有する。

【００３２】図４の一般アドレス・ユニットは、遂行さ
れる転送の寸法が与えられるならば、選択されたチャネ
ルに対してアドレス及びエレメント・カウントを更新す
るために必要な計算を遂行する。加算ユニット４０３及
び４０４は、チャネルがポートへ命令を送信中であるか
又は多次元転送に対するパッチ調節サイクルを遂行中で
あるかに依存して、２つの異なった動作を各々遂行する
ことができる。ハブ及びポート付き転送コントローラが
逆／固定アドレス指定を遂行中であることを転送リクエ
スト・パケット内の方向フィールドが表示するならば、
加算ユニット４０３は、入力アドレスから転送寸法を減
算する。そうでなければ、加算ユニット４０３は、入力
アドレスに転送寸法を加算する。加算ユニット４０４
は、残存エレメント・カウントから転送寸法を減算す
る。個別レジスタは、宛先ベース・アドレス・レジスタ
４００及び宛先転送寸法アドレス・レジスタ４０１に必
要でない。アドレス及びエレメント・カウントは、読出
し用レジスタ・ファイル発信元／エレメント・カウント
から、又は書込み用宛先アドレス／エレメント・カウン
トから来ることができる。

【００３３】図５は、次の転送寸法計算と書込みを無効
化決定を並列に行うプロセスのステップを例示する。転
送を開始するとき、転送コントローラ・ハブ１００は、
転送がどれほど大きいものであり得るか決定しなければ
ならない。リクエストされた転送の合計転送エレメント
寸法Ｎ_ETOTは、１つのポートから他のポートへの完全転
送としてリクエストされているエレメント／語の合計数
である。この合計転送は数Ｎの個別転送からなり、これ
らの個別転送は数Ｎ_EXのエレメントを有し、この数はエ
レメント間で異っており、特に最初の転送と最後の転送
とでは変動することがある。Ｎ_EXの最大値はＮ_DBURとラ
ベルされ、これは好適にはデフォルト・バースト寸法で
ある。デフォルト・バースト寸法は、１バースト内で転
送されるエレメントの正規数（ｎｏｒｍａｌｎｕｍｂ
ｅｒ）である。これら個々の転送寸法Ｎ_EIからＮ_EMまで
の和は、合計転送エレメント寸法Ｎ_ETOTである。転送さ
れる各エレメントは、一意開始アドレスを有する。転送
の個別部分Ｎ_EXは、バーストの境界であってもなくても
よい所与のアドレスで開始するＮ_EXに等しい転送寸法を
有するバーストで起こることになる。

【００３４】図５は、並列に行われるバースト寸法計算
と無効化決定をブロック図の形で例示する。デフォルト
・バースト寸法レジスタ５０１を省略時バースト寸法Ｎ
_DBUR５０５で初期化する。この省略時バースト寸法Ｎ
_DBUR５０５は、ポート及びそのポートに接続された装置
によって典型的に変動することになる。このデフォルト
・バースト寸法Ｎ_DBUR５０５をまた転送寸法レジスタ５
２０に初期的にロードする。合計転送エレメント寸法Ｎ
_ETOT５００を転送カウント・レジスタ５０９に初期的に
ロードする。データ転送開始アドレス５１５をアドレス
・レジスタ５１２に初期的にロードする。

【００３５】実転送の転送寸法Ｎ_EXに３つのファクタが
影響する。これらは、すなわち、（１）宛先ポートに
ついてデフォルト・バースト寸法レジスタ５０１に記憶
したデフォルト・バースト寸法Ｎ_DBUR、（２）転送カ
ウント・レジスタ５０９に記憶した転送する残存エレメ
ントの数。（３）デフォルト・バースト寸法に対する
アドレスの整列である。

【００３６】この最後の項目は、いかに逐次転送をバー
スト境界上に整列させることができるか決定するために
アドレスの最下位ビットを検査することを必要とする。
一般に、データ転送内の最初のアクセスは、デフォルト
・バースト寸法よりも小さい。これは、アドレスがバー
スト境界に最初の整列していないならば、いえる。バー
スト・データ転送はかなり効率的であるので、可能な限
り敏速にアドレスを整列させるのが有利である。また、
データ転送内の最後のアクセスは、デフォルト・バース
ト寸法Ｎ_DBURよりも小さいことがある。これは、転送が
バースト境界上で終了しないならば、いえる。

【００３７】アドレスによって許される最大転送寸法
は、Ｔ_MAX５０４である。これを、アドレス最下位ビッ
ト５０７の適当な数５０２の２の補数を取ることによっ
て決定する。適当な数５０２をデフォルト・バースト寸
法レジスタ５０１によって決定する。デフォルト・バー
スト寸法は、そのポートに接続された内部装置又は外部
装置次第でポート間で変動できることに注意されたい。
したがって、デフォルト・バースト寸法レジスタ５０１
は、現在のデータ転送の宛先ポートに対するデフォルト
・バースト寸法でロードされた読出し書込みレジスタで
ある。例えば、デフォルト・バースト寸法Ｎ_DBUR５０５
が８つのエレメントであるならば、アドレスの最下位ビ
ット５０１の数は３である。それゆえ、２の補数ユニッ
ト５０３は、アドレス最下位ビット５０７の３最下位ビ
ットの２の補数を形成する。デフォルト・バースト寸法
Ｎ_DBUR５０５が１６エレメントならば、アドレスの最下
位ビット５０１の数は４である。ここに或るいくつかの
特定例を挙げる。デフォルト・バースト寸法Ｎ_DBUR５０
５が８でありかつアドレスの３最下位ビットが００１な
らば、７エレメントを転送することができる。デフォル
ト・バースト寸法Ｎ_DB _UR５０５が８でありかつアドレス
の３最下位ビットが１０１ならば、３エレメントを転送
することができる。デフォルト・バースト寸法Ｎ_DBUR５
０５が１６でありかつアドレスの４最下位ビットが１０
００ならば、８エレメントを転送することができる。２
の補数ユニット５０３は、最大バースト寸法までの幅の
減算ユニットを必要とする。バースト寸法は、ポートか
らポートへ変動可能であるので、アドレス・ビットの数
５０２によって決定される或る条件付きマスキングをま
た必要とする。

【００３８】並列に、比較器５０８は、デフォルト・バ
ースト寸法レジスタ５０１からのデフォルト・バースト
寸法Ｎ_RBUR５０５又は転送カウント・レジスタ５０９か
らの残存エレメントの数Ｎ_EREMのうち小さい方を選択す
る。その結果をＴ_SM５１８とラベルする。デフォルト・
バースト寸法Ｎ_DBUR５０５は２の整数べきであるので、
比較器５０８は、転送カウント・レジスタ５０９からの
残存エレメント・カウントの最上位ビットの適当な数に
ついてのゼロ検出器、及び或るいくつかのマルチプレク
サを含むことができる。比較器５０６は、計算された次
の転送寸法を決定する。比較器５０６は、Ｔ_SM５１８と
Ｔ_MAX５０４を比較しかつこれら２値のうちの小さい方
を選択する。この小さい方の値Ｔ_NEXT５１９を実転送寸
法Ｔ_ACT５１７として転送寸法レジスタ５２０に記憶す
る。

【００３９】実転送寸法Ｔ_ACT５１７の決定に続いて、
アドレス及び語カウントを更新する。アドレス・インク
レメンタ５１３は、実転送寸法Ｔ_ACT５１７をアドレス
・レジスタ５１２内の現在のアドレスに加算する。転送
カウント・デクレメンタ５１０は、実転送寸法Ｔ_ACT５
１７を転送カウント・レジスタ５０９内の残存エレメン
トの数から減算する。これは、次の転送に対して準備す
る。ハブ及びポート付き転送コントローラは、実転送寸
法Ｔ_ACT５１７を使用して、アドレス増分及びエレメン
ト転送カウント減分を遂行する。最初、実転送寸法は、
デフォルト・バースト寸法Ｎ_DBUR５０５である。このア
ドレス更新及びエレメント・カウント更新中、ハブ及び
ポート付きコントローラは、レジスタ５２０に記憶する
かつ実転送寸法Ｔ_ACT５１７となる次の転送寸法Ｔ_NEXT
５１９を、ブロック５０２、５０３、５０８、５０９、
５０６を使用して計算する。

【００４０】比較器５２１は、実転送寸法Ｔ_ACT５１７
を計算した次の転送寸法Ｔ_NEXT５１９と比較する。実転
送寸法Ｔ_ACT５１７が計算した次の転送寸法Ｔ_NEXT５１
９と合致するならば、書込み動作は正規に進行する。実
転送寸法Ｔ_ACT５１７が計算した次の転送寸法Ｔ_NEXT５
１９と合致しなければ、書込み動作を無効にする。転送
カウント・レジスタ５２０を計算した次の転送寸法Ｔ
_NEXT５１９で以て更新する。無効にする際、無効化信号
５２２は、書込み動作、アドレス・レジスタ５１２の更
新、転送カウント・レジスタ５０９の更新を禁止する。
転送寸法レジスタ５２０を計算した次の転送寸法Ｔ_NEXT
５１９で以て更新するまで無効化条件は残存する。その
後、比較器５２１は合致を検出し、及び無効化信号５２
２は非能動に移行する。デフォルト・バースト寸法と合
致しない転送寸法を使用して成功するとき常に、転送寸
法レジスタ５２０をデフォルト・バースト寸法Ｎ_DBUR５
０５で以て再初期化する。これは、次の転送に対して合
致を見る公算が最も高い。アドレス／カウント調節と、
タンデムでなくて並列に転送寸法計算を遂行することに
よって、信号サイクル・スループットが可能である。

【００４１】１例を考える。アドレスが最初はバースト
寸法境界上にないと想定する。転送エレメント寸法Ｎ
_ETOTが省略時バースト寸法Ｎ_DBUR５０５の少なくとも数
倍であり、かつ転送がバースト境界上で終了しないとま
た想定する。最初のアクセスを遂行する企図は無効にさ
れる。なぜならば転送寸法レジスタ５２０は初期設定値
Ｎ_DBUR５０５を保持しかつこの企図した転送寸法は計算
した次の転送寸法Ｔ_NEXT５１９と合致しない（Ｔ_ACT＝
Ｎ_DBURはＴ_NEXTに等しくない）からである。次いで、転
送寸法レジスタ５２０を、計算した次の転送寸法Ｔ_NEXT
５１９で更新する。次の企図で、アクセスは成功する。
なぜならば使用した実転送寸法Ｔ_ACT５１７は計算した
次の転送寸法Ｔ_NEXT５１９と合致するからである。成功
転送は、転送レジスタ５２０をデフォルト・バースト寸
法Ｎ_DBUR５０５で更新させる。アドレス・レジスタ５１
２及び転送カウント・レジスタ５０９をまた、更新す
る。次のいくつかのアクセスが無効にされることなく進
行する。なぜならば転送寸法がデフォルト・バースト寸
法に等しい（Ｔ_ACT＝Ｔ_NEXT＝Ｎ_DBUR）からである。最
終アクセスは、最初無効にされる。なぜならば計算した
次の転送寸法Ｔ_NEXT５１９は残存転送カウントに等しく
かつデフォルト・バースト寸法Ｎ_DBUR５０５ではないか
らである。転送カウントを、Ｎ_DBURよりも小さいかつ残
存する、より少数のエレメントに等しい計算した次の転
送寸法Ｔ_NEXT（Ｔ_NEXT＝Ｎ_EREM）で以て更新する。最終
アクセスは、転送寸法Ｔ_ACT＝Ｎ_EREMで以て成功裡に完
了する。次いで、転送カウントをデフォルト・バースト
寸法で以て更新して、次の合計転送Ｎ_ETOTに対して準備
完了する。

【００４２】以上の説明に関して更に以下の項を開示す
る。

【００４３】（１）各々がデフォルト・バースト寸法
を有する複数のポートと、所定ポートの前記デフォルト
・バースト寸法を記憶するデフォルト・バースト寸法レ
ジスタと、次のデータ・アドレスを記憶するアドレス・
レジスタであって、データ転送開始アドレスを初期的に
記憶する前記アドレス・レジスタと、転送される残存デ
ータの転送カウントを記憶する転送カウント・レジスタ
であって、前記データ転送の語の数である語カウントを
初期的に記憶する前記転送カウント・レジスタと、デー
タ転送寸法を記憶する転送寸法レジスタであって、前記
デフォルト・バースト寸法レジスタに記憶された前記デ
フォルト・バースト寸法に等しいデータ転送寸法を初期
的に記憶する前記転送寸法レジスタと、前記デフォルト
・バースト寸法レジスタに接続された第１入力と、前記
転送カウント・レジスタに接続された第２入力と、前記
デフォルト・バースト寸法と前記転送カウントとのうち
の最小のものを供給する出力とを有する第１比較器と、
前記デフォルト・バースト寸法レジスタと前記アドレス
・レジスタとに接続された２の補数ユニットであって、
前記アドレス・レジスタに記憶された前記アドレスの最
下位ビットの数の２の補数を形成し、前記最下位ビット
の数は前記デフォルト・バースト寸法に相当する前記２
の補数ユニットと、前記２の補数ユニットに接続された
第１入力と、前記第１比較器に接続された第２入力と、
前記２の補数と前記第１比較器の前記出力とのうちの最
小のものを発生する出力とを有する第２比較器と、前記
第２比較器の前記出力に接続された第１入力と、前記転
送寸法レジスタに接続された第２入力とを有する第３比
較器であって、データ転送サイクルで動作して、前記第
２比較器の前記出力が前記データ転送寸法と等しいと
き、いずれものデータ転送サイクルに、前記データ転送
寸法に等しい量で、前記次のデータ・アドレスで、デー
タ転送を動作可能とし、かつ前記第２比較器の前記出力
が前記データ転送寸法に等しくないとき、いずれものデ
ータ転送サイクルにデータ転送を無効にする前記第３比
較器と、を含むデータ転送コントローラ。

【００４４】（２）第１項記載のデータ転送コントロ
ーラであって、前記アドレス・レジスタに接続された第
１入力と、前記転送寸法レジスタに接続された第２入力
と、前記アドレス・レジスタに接続された出力とを有す
るアドレス加算器であって、前記第３比較器に接続さ
れ、かつ前記次のデータ・アドレスに前記データ転送寸
法を加算し、かつ前記第２比較器の前記出力が前記デー
タ転送寸法に等しいとき、いずれものデータ転送サイク
ルに前記アドレス・レジスタに和を記憶する前記アドレ
ス加算器と、前記転送カウント・レジスタに接続された
第１入力と、前記転送寸法レジスタに接続された第２入
力と、前記転送カウント・レジスタに接続された出力と
を有する転送カウント減算器であって、前記第３比較器
に接続され、かつ前記転送カウントから前記データ転送
寸法を減算し、かつ前記第２比較器の前記出力が前記デ
ータ転送寸法に等しいとき、いずれものデータ転送サイ
クルに前記転送カウント・レジスタに差を記憶する前記
転送カウント減算器と、を更に含むデータ転送コントロ
ーラ。

【００４５】（３）第１項記載のデータ転送コントロ
ーラにおいて、前記転送寸法レジスタは、次のデータ転
送サイクルに前記転送寸法レジスタに前記第２比較器の
前記出力を記憶するために前記第２比較器の前記出力に
接続されているデータ転送コントローラ。

【００４６】（４）第１項記載のデータ転送コントロ
ーラにおいて、前記転送寸法レジスタは、前記第２比較
器の前記出力が前記データ転送寸法に等しくかつ前記デ
ータ転送寸法が前記デフォルト・バースト寸法に等しく
ないとき、いずれものデータ転送サイクルに続く次のデ
ータ転送サイクルに前記転送寸法レジスタに前記デフォ
ルト・バースト寸法を記憶するために前記デフォルト・
バースト寸法レジスタに接続されているデータ転送コン
トローラ。

【００４７】（５）ハブ及びポート付き転送コントロ
ーラは、並列に寸法計算と書込み無効化とを採用する。
デフォルト・バースト寸法レジスタ５０１は、ポートに
ついてデフォルト・バースト寸法を記憶する。アドレス
・レジスタ５１２は、次のデータ・アドレスを記憶しか
つデータ転送開始アドレスを初期的に記憶する。転送カ
ウント・レジスタ５０９は、転送される残存データの転
送カウントを記憶しかつデータ転送の語の数を初期的に
記憶する。転送寸法レジスタ５２０は、データ転送寸法
を記憶しかつデフォルト・バースト寸法を初期的に記憶
する。第１比較器５０８は、デフォルト・バースト寸法
と転送カウントとのうち最小のものを決定する。２の補
数ユニット５０２は、デフォルト・バースト寸法に相当
する前記アドレス・レジスタに記憶された前記アドレス
の最下位ビットの数の２の補数を形成する。第２比較器
５０６は、２の補数と前記第１比較器の出力とのうちの
最小のものを決定する。第３比較器５２１は、前記第２
比較器の出力がデータ転送寸法と等しいときデータ転送
寸法の次のデータ・アドレスで前記データを動作可能と
しかつそうでなければデータ転送を無効にする。この技
術は、暴力的非効率的プロセッサ・サイクルの危険を伴
わずに複雑な転送を立ち上げるプロセスを容易にする。
無効化決定は、１組のデータを直ちに出力することがで
きずかつ宛先制御パイプラインが書込み命令の実行を延
期する場合を検出できるようにする。

【図面の簡単な説明】

【図１】本発明の実施例によるハブ及びポート付き転送
コントローラ・アーキテクチャの基本原理的特徴の機能
ブロック図である。

【図２】本発明の実施例による待ち行列マネージャの転
送コントローラ・ハブ・ユニットとのインタフェースの
ブロック図である。

【図３】本発明の実施例による転送コントローラ送信元
パイプライン及び宛先操作可能パイプラインのブロック
図である。

【図４】本発明の実施例によるソース・アドレス及び語
カウント計算ユニットのブロック図である。

【図５】本発明の実施例により並列に行われるバースト
寸法計算及び無効化決定を例示するブロック図である。

【符号の説明】

１００転送コントローラ・ハブ・ユニット１０１リクエスト待ち行列マネージャ１０２行列マネージャ・メモリ１０３（ハブ・ユニット）入力１０４（ハブ・ユニット）入力、呼出し応答データ１０５チャネル・パラメータ・レジスタ１０６ポート・パラメータ・レジスタ１１０転送コントローラ入出力サブシステム１１１〜１１４ポート１１６プロセッサ・メモリ・ノード１１７転送リクエスタ・バス・ノード１１８データ・転送バス・ノード１２０Ｎチャネル・リクエスト・レジスタ１３０送信元制御パイプライン１４０宛先制御パイプライン１５０データ・ルータ・ユニット２００チャネル・リクエスト・レジスタ４００発信元ベース・アドレス・レジスタ４０１発信元転送寸法アドレス・レジスタ４０２発信元カウント・ベース・レジスタ４０３発信元アドレス加算ユニット４０４発信元語カウント加算ユニット４０５サイザ・ユニット４０６優先順位付けユニット５００合計転送エレメント・カウント５０１省略時バースト寸法レジスタ５０３２の補数ユニット５０５省略時バースト寸法５０６比較器５０７アドレス最下位ビット５０８比較器５０９転送カウント・レジスタ５１０転送カウント・デクレメンタ５１２アドレス・レジスタ５１７実転送寸法５１３アドレス・インクレメンタ５１９計算された次の転送寸法５２０転送寸法レジスタ５２１比較器

───────────────────────────────────────────────────── フロントページの続き (72)発明者イアインロバートソンイギリス国ベドフォードシャー、グランジレーン、10 (72)発明者デビッドエイ、コミスキイアメリカ合衆国テキサス、プラノ、ウィンページレーン 812

Claims

【特許請求の範囲】

【請求項１】各々がデフォルト・バースト寸法を有す
る複数のポートと、所定ポートの前記デフォルト・バースト寸法を記憶する
デフォルト・バースト寸法レジスタと、次のデータ・アドレスを記憶するアドレス・レジスタで
あって、データ転送開始アドレスを初期的に記憶する前
記アドレス・レジスタと、転送される残存データの転送カウントを記憶する転送カ
ウント・レジスタであって、前記データ転送の語の数で
ある語カウントを初期的に記憶する前記転送カウント・
レジスタと、データ転送寸法を記憶する転送寸法レジスタであって、
前記デフォルト・バースト寸法レジスタに記憶された前
記デフォルト・バースト寸法に等しいデータ転送寸法を
初期的に記憶する前記転送寸法レジスタと、前記デフォルト・バースト寸法レジスタに接続された第
１入力と、前記転送カウント・レジスタに接続された第
２入力と、前記デフォルト・バースト寸法と前記転送カ
ウントとのうちの最小のものを供給する出力とを有する
第１比較器と、前記デフォルト・バースト寸法レジスタと前記アドレス
・レジスタとに接続された２の補数ユニットであって、
前記アドレス・レジスタに記憶された前記アドレスの最
下位ビットの数の２の補数を形成し、前記最下位ビット
の数は前記デフォルト・バースト寸法に相当する前記２
の補数ユニットと、前記２の補数ユニットに接続された第１入力と、前記第
１比較器に接続された第２入力と、前記２の補数と前記
第１比較器の前記出力とのうちの最小のものを発生する
出力とを有する第２比較器と、前記第２比較器の前記出力に接続された第１入力と、前
記転送寸法レジスタに接続された第２入力とを有する第
３比較器であって、データ転送サイクルで動作して、前
記第２比較器の前記出力が前記データ転送寸法と等しい
とき、いずれものデータ転送サイクルに、前記データ転
送寸法に等しい量で、前記次のデータ・アドレスで、デ
ータ転送を動作可能とし、かつ前記第２比較器の前記出
力が前記データ転送寸法に等しくないとき、いずれもの
データ転送サイクルにデータ転送を無効にする前記第３
比較器とを含むデータ転送コントローラ。