JP2001184023A - Display device and its driving method - Google Patents

Display device and its driving method

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JP2001184023A
JP2001184023A JP36479299A JP36479299A JP2001184023A JP 2001184023 A JP2001184023 A JP 2001184023A JP 36479299 A JP36479299 A JP 36479299A JP 36479299 A JP36479299 A JP 36479299A JP 2001184023 A JP2001184023 A JP 2001184023A
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JP
Japan
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electrode
potential difference
voltage
discharge
pulse
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Application number
JP36479299A
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Japanese (ja)
Inventor
Junpei Hashiguchi
Kazuo Ohira
Hidehiko Shoji
Shunichi Wakabayashi
一雄 大平
秀彦 庄司
淳平 橋口
俊一 若林
Original Assignee
Matsushita Electric Ind Co Ltd
松下電器産業株式会社
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Publication date
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Abstract

PROBLEM TO BE SOLVED: To provide a display device capable of performing address discharge stably with a low voltage and its driving method. SOLUTION: In this display device, the barrier potential difference between a scanning electrode 12 and a sustaining electrode 13 is adjusted and, also, the barrier potential difference between the scanning electrode 12 and an address electrode 11 is adjusted independently from this adjustment by applying a setup pulse SP to the scanning electrode 12 and by applying a setup pulse ST to the sustaining electrode 13 in a setup period prior to a first subfield.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【0001】[0001]

【発明の属する技術分野】本発明は、放電を制御するこ
とにより画像を表示する表示装置およびその駆動方法に
関する。
[0001] 1. Field of the Invention [0002] The present invention relates to a display device for displaying an image by controlling discharge and a driving method thereof.

【0002】[0002]

【従来の技術】PDP(プラズマディスプレイパネル)
を用いたプラズマディスプレイ装置は、薄型化および大
画面化が可能であるという利点を有する。このプラズマ
ディスプレイ装置では、ガス放電の際の発光を利用する
ことにより画像を表示している。
2. Description of the Related Art PDP (Plasma Display Panel)
Is advantageous in that it can be made thinner and have a larger screen. In this plasma display device, an image is displayed by utilizing light emission at the time of gas discharge.

【0003】図16は、従来のプラズマディスプレイ装
置の主としてPDPの構成を示す模式図である。
FIG. 16 is a schematic diagram mainly showing a configuration of a PDP of a conventional plasma display device.

【0004】図16に示すように、PDP1は、複数の
アドレス電極11、複数のスキャン電極12および複数
のサステイン電極13を含む。複数のアドレス電極11
は、画面の垂直方向に配列され、複数のスキャン電極1
2および複数のサステイン電極13は、画面の水平方向
に配列されている。複数のサステイン電極13は共通に
接続されている。アドレス電極11、スキャン電極12
およびサステイン電極13の各交点に放電セルが形成さ
れている。各放電セルが画面上の画素を構成する。
As shown in FIG. 16, the PDP 1 includes a plurality of address electrodes 11, a plurality of scan electrodes 12, and a plurality of sustain electrodes 13. Multiple address electrodes 11
Are arranged in the vertical direction of the screen, and a plurality of scan electrodes 1
The two and a plurality of sustain electrodes 13 are arranged in the horizontal direction of the screen. The plurality of sustain electrodes 13 are commonly connected. Address electrode 11, scan electrode 12
A discharge cell is formed at each intersection of the sustain electrode 13. Each discharge cell forms a pixel on the screen.

【0005】アドレスドライバ202は、画像データに
応じて複数のアドレス電極11を駆動する。スキャンド
ライバ203は、複数のスキャン電極12を順に駆動す
る。サステインドライバ204は、複数のサステイン電
極13を共通に駆動する。
[0005] An address driver 202 drives a plurality of address electrodes 11 according to image data. The scan driver 203 drives the plurality of scan electrodes 12 in order. The sustain driver 204 drives the plurality of sustain electrodes 13 in common.

【0006】図17は、AC型PDPにおける3電極面
放電セルの模式的断面図である。図17に示す放電セル
14においては、表面ガラス基板101上に対になるス
キャン電極12およびサステイン電極13が画面の水平
方向に形成され、それらのスキャン電極12およびサス
テイン電極13は、透明誘電体層102および保護層1
03により覆われている。一方、表面ガラス基板101
に対向する裏面ガラス基板104上にはアドレス電極1
1が画面の垂直方向に形成され、アドレス電極11上に
は透明誘電体層105が形成されている。透明誘電体層
105上には蛍光体106が塗布されている。
FIG. 17 is a schematic sectional view of a three-electrode surface discharge cell in an AC type PDP. In the discharge cell 14 shown in FIG. 17, a pair of scan electrode 12 and sustain electrode 13 are formed on the front glass substrate 101 in the horizontal direction of the screen, and the scan electrode 12 and the sustain electrode 13 are formed of a transparent dielectric layer. 102 and protective layer 1
03. On the other hand, the surface glass substrate 101
The address electrode 1 is formed on the back glass substrate 104 facing the
1 is formed in the vertical direction of the screen, and a transparent dielectric layer 105 is formed on the address electrode 11. A phosphor 106 is applied on the transparent dielectric layer 105.

【0007】この放電セル14では、アドレス電極11
とスキャン電極12との間に書き込みパルスを印加する
ことによりアドレス電極11とスキャン電極12との間
でアドレス放電が発生する。その後、スキャン電極12
とサステイン電極13との間に交互に反転する周期的な
維持パルスを印加することによりスキャン電極12とサ
ステイン電極13との間で維持放電が行われる。
In the discharge cell 14, the address electrode 11
An address discharge is generated between the address electrode 11 and the scan electrode 12 by applying a write pulse between the address electrode 11 and the scan electrode 12. Then, the scan electrode 12
The sustain discharge is performed between the scan electrode 12 and the sustain electrode 13 by applying a periodic sustain pulse that is alternately inverted between the scan electrode 12 and the sustain electrode 13.

【0008】AC型PDPにおける階調表示駆動方式と
しては、ADS(Address and Display-period Separat
ed; アドレス・表示期間分離)方式が用いられている。
図18は、ADS方式を説明するための図である。図1
8の縦軸は、第1ラインから第mラインまでのスキャン
電極の走査方向(垂直走査方向)を示し、横軸は、時間
を示す。
As a gradation display driving method in an AC type PDP, an ADS (Address and Display-period Separat) is used.
ed; address / display period separation) method is used.
FIG. 18 is a diagram for explaining the ADS method. FIG.
The vertical axis of 8 indicates the scanning direction (vertical scanning direction) of the scan electrodes from the first line to the m-th line, and the horizontal axis indicates time.

【0009】ADS方式では、1フィールド(1/60
秒=16.67ms)を複数のサブフィールドに時間的
に分割する。例えば、8ビットで256階調表示を行う
場合には、1フィールドを8つのサブフィールドに分割
する。また、各サブフィールドは、点灯セル選択のため
のアドレス放電が行われるアドレス期間と、表示のため
の維持放電が行われる維持期間とに分離される。
In the ADS system, one field (1/60)
(Seconds = 16.67 ms) is temporally divided into a plurality of subfields. For example, when performing 256 gradation display with 8 bits, one field is divided into eight subfields. Each subfield is divided into an address period in which an address discharge for selecting a lighting cell is performed and a sustain period in which a sustain discharge for display is performed.

【0010】図18の例では、1フィールドが4つのサ
ブフィールドSF1〜SF4に時間的に分割されてい
る。サブフィールドSF1はアドレス期間AD1と維持
期間SUS1とに分離され、サブフィールドSF2はア
ドレス期間AD2と維持期間SUS2とに分離され、サ
ブフィールドSF3はアドレス期間AD3と維持期間S
US3とに分離され、サブフィールドSF4はアドレス
期間AD4と維持期間SUS4とに分離されている。
In the example of FIG. 18, one field is temporally divided into four subfields SF1 to SF4. Subfield SF1 is divided into an address period AD1 and a sustain period SUS1, subfield SF2 is divided into an address period AD2 and a sustain period SUS2, and subfield SF3 is divided into an address period AD3 and a sustain period S1.
The subfield SF4 is divided into an address period AD4 and a sustain period SUS4.

【0011】ADS方式では、各サブフィールドで第1
ラインから第mラインまでPDPの全面にアドレス放電
による走査が行われ、全面のアドレス放電の終了時に維
持放電が行われる。すなわち、維持期間はアドレス期間
を除く期間に設定される。そのため、1フィールド中に
占める維持期間の割合は30%程度と小さくなり、高輝
度化に限界がある。
[0011] In the ADS system, the first in each subfield
Scanning by address discharge is performed on the entire surface of the PDP from the line to the m-th line, and sustain discharge is performed at the end of the address discharge on the entire surface. That is, the sustain period is set to a period excluding the address period. Therefore, the ratio of the sustaining period in one field is as small as about 30%, and there is a limit to increasing the luminance.

【0012】そこで、PDPの高輝度化を図るために、
アドレス・サステイン同時駆動方式(信学技報:TECHNI
CAL REPORT OF IEICE.EID96-71,ED96-149,SDM96-175(19
97-01),pp-19-24 )が提案されている。図19は、アド
レス・サステイン同時駆動方式を説明するための図であ
る。図19の縦軸は第1ラインから第mラインまでのス
キャン電極の走査方向(垂直走査方向)を示し、横軸は
時間を示す。
In order to increase the brightness of the PDP,
Address and sustain simultaneous drive method (IEICE: TECHNI
CAL REPORT OF IEICE.EID96-71, ED96-149, SDM96-175 (19
97-01), pp-19-24) have been proposed. FIG. 19 is a diagram for explaining the address / sustain simultaneous driving method. The vertical axis in FIG. 19 indicates the scanning direction (vertical scanning direction) of the scan electrodes from the first line to the m-th line, and the horizontal axis indicates time.

【0013】アドレス・サステイン同時駆動方式では、
各ラインごとにアドレス放電に続いて維持放電が開始さ
れる。図19の例では、1フィールドが4つのサブフィ
ールドSF1〜SF4に時間的に分割され、各サブフィ
ールドSF1〜SF4がそれぞれアドレス期間AD1〜
AD4と維持期間SUS1〜SUS4とを含む。
In the address / sustain simultaneous driving method,
The sustain discharge is started after the address discharge for each line. In the example of FIG. 19, one field is temporally divided into four subfields SF1 to SF4, and each of the subfields SF1 to SF4 has an address period AD1 to AD4.
AD4 and sustain periods SUS1 to SUS4.

【0014】各サブフィールドSF1〜SF4におい
て、各ラインごとにアドレス期間AD1〜AD4に続い
て維持期間SUS1〜SUS4が設定されている。その
ため、各フィールドのほぼ全てが維持期間となり、高輝
度化が可能となる。
In each of the subfields SF1 to SF4, sustain periods SUS1 to SUS4 are set for each line following the address periods AD1 to AD4. Therefore, almost all of the fields are in the sustain period, and high luminance can be achieved.

【0015】図20は、従来のアドレス・サステイン同
時駆動方式による各電極の駆動電圧を示すタイミングチ
ャートである。図20では、サステイン電極13、第n
ライン〜第n+3ラインのスキャン電極12およびアド
レス電極11の駆動電圧が示されている。ここで、nは
任意の整数である。
FIG. 20 is a timing chart showing the drive voltage of each electrode according to the conventional simultaneous address and sustain drive method. In FIG. 20, the sustain electrode 13 and the n-th
The drive voltages of the scan electrode 12 and the address electrode 11 in the (line) to (n + 3) th lines are shown. Here, n is an arbitrary integer.

【0016】図20において、サステイン電極13に
は、一定周期でサステインパルスPsuが印加される。
アドレス期間には、スキャン電極12に書き込みパルス
Pwが印加される。この書き込みパルスPwに同期して
アドレス電極11に書き込みパルスPwaが印加され
る。スキャン電極12に印加される書き込みパルスPw
は、210Vから0Vへ変化して210Vに戻り、アド
レス電極11に印加される書き込みパルスPwaは21
0Vから340Vへ変化して210Vへ戻る。この結
果、スキャン電極12とアドレス電極11との間にはア
ドレス放電電圧として340Vの電圧が印加される。
In FIG. 20, a sustain pulse Psu is applied to the sustain electrode 13 at a constant period.
During the address period, a write pulse Pw is applied to the scan electrode 12. A write pulse Pwa is applied to the address electrode 11 in synchronization with the write pulse Pw. Write pulse Pw applied to scan electrode 12
Changes from 210V to 0V and returns to 210V, and the write pulse Pwa applied to the address electrode 11 becomes 21V.
It changes from 0V to 340V and returns to 210V. As a result, a voltage of 340 V is applied between the scan electrode 12 and the address electrode 11 as an address discharge voltage.

【0017】アドレス電極11に印加される書き込みパ
ルスPwaのオン/オフは、表示する画像の各画素に応
じて制御される。書き込みパルスPwと書き込みパルス
Pwaとが同時に印加されると、スキャン電極12とア
ドレス電極11との交点の放電セルでアドレス放電が発
生し、その放電セルが点灯する。
The ON / OFF of the write pulse Pwa applied to the address electrode 11 is controlled according to each pixel of an image to be displayed. When the write pulse Pw and the write pulse Pwa are applied simultaneously, an address discharge occurs at a discharge cell at the intersection of the scan electrode 12 and the address electrode 11, and the discharge cell is turned on.

【0018】アドレス期間後の維持期間には、スキャン
電極12に一定周期で維持パルスPscが印加される。
スキャン電極12に印加される維持パルスPscの位相
は、サステイン電極13に印加されるサステインパルス
Psuの位相に対して180度ずれている。この場合、
アドレス放電で点灯した放電セルにおいてのみ維持放電
が発生する。
In the sustain period after the address period, a sustain pulse Psc is applied to the scan electrode 12 at a constant period.
The phase of the sustain pulse Psc applied to the scan electrode 12 is shifted from the phase of the sustain pulse Psu applied to the sustain electrode 13 by 180 degrees. in this case,
Sustain discharge occurs only in the discharge cells lit by the address discharge.

【0019】各サブフィールドの終了時には、スキャン
電極12に消去パルスPeが印加される。それにより、
各放電セルの壁電荷が消滅し、維持放電が終了する。消
去パルスPeの印加後、次のサブフィールドの開始前ま
での間にスキャン電極12に一定周期で休止パルスPr
が印加される。消去パルスPeの印加から次のサブフィ
ールドの開始までの期間を休止期間と呼ぶ。
At the end of each subfield, an erase pulse Pe is applied to the scan electrode 12. Thereby,
The wall charge of each discharge cell disappears, and the sustain discharge ends. After application of the erasing pulse Pe, before the start of the next subfield, the pause pulse Pr is applied to the scan electrode 12 at a constant period.
Is applied. A period from the application of the erasing pulse Pe to the start of the next subfield is called a pause period.

【0020】[0020]

【発明が解決しようとする課題】上記のように、従来の
PDP装置では、アドレス期間において、書き込みパル
スPwによりスキャン電極12を接地電位に保持して、
アドレス電極11に正極性の書き込みパルスPwaを印
加し、書き込みパルスPwの電圧と書き込みパルスPw
aの電圧とを加算した電圧をアドレス放電電圧としてア
ドレス電極11とスキャン電極12との間に印加してい
る。このため、アドレス電極11に印加すべき電圧が非
常に大きくなり、高精細な画像を表示するために画素を
構成する放電セルの数が多くなるほど、多数の書き込み
パルスPwaが印加されることとなり、PDP装置の消
費電力を増大させる。また、このような高電圧に耐え得
る駆動回路を通常の製造プロセスを用いて集積化するの
は困難である。
As described above, in the conventional PDP device, the scan electrode 12 is held at the ground potential by the write pulse Pw during the address period.
A positive write pulse Pwa is applied to the address electrode 11, and the voltage of the write pulse Pw and the write pulse Pw
The voltage obtained by adding the voltage of “a” is applied between the address electrode 11 and the scan electrode 12 as an address discharge voltage. For this reason, the voltage to be applied to the address electrode 11 becomes extremely large, and as the number of discharge cells constituting a pixel for displaying a high-definition image increases, a larger number of write pulses Pwa are applied. Increase the power consumption of the PDP device. In addition, it is difficult to integrate a driving circuit that can withstand such a high voltage by using a normal manufacturing process.

【0021】また、"A New High Speed Driving Method
for ac-PDP"(信学技報:TECHNICAL REPORT OF IEICE.
EID98-261(1999-03),pp-147-150 )には、スキャン電極
とサステイン電極との間で壁電位差を調整するために1
フィールドに1回セットアップ期間を設けることが開示
されている。しかしながら、このようなスキャン電極と
サステイン電極との間の壁電位差の調整だけでは、アド
レス電極とスキャン電極との間で行われるアドレス放電
に十分に適した壁電位差に調整することができず、低い
電圧でアドレス放電を安定に行うことはできない。
Also, "A New High Speed Driving Method"
for ac-PDP "(Technical Report of IEICE.
EID98-261 (1999-03), pp-147-150) includes a method for adjusting a wall potential difference between a scan electrode and a sustain electrode.
It is disclosed that a setup period is provided once in a field. However, such adjustment of the wall potential difference between the scan electrode and the sustain electrode alone cannot adjust the wall potential difference sufficiently suitable for the address discharge performed between the address electrode and the scan electrode. Address discharge cannot be performed stably with voltage.

【0022】本発明の目的は、低い電圧でアドレス放電
を安定に行うことができる表示装置およびその駆動方法
を提供することである。
An object of the present invention is to provide a display device capable of stably performing an address discharge at a low voltage and a driving method thereof.

【0023】[0023]

【課題を解決するための手段】(1)第1の発明 第1の発明に係る表示装置は、第1の方向に配列される
複数の第1の電極と、第1の方向と交差する第2の方向
に配列される複数の第2の電極と、複数の第1の電極と
それぞれ対になるように配列される複数の第3の電極
と、第1の電極と第2の電極とによるアドレス放電の前
に、第1の電極と第3の電極との間の壁電位差を調整す
るとともに、第1の電極と第3の電極との間の壁電位差
の調整と独立して第1の電極と第2の電極との間の壁電
位差を調整する調整手段とを備えるものである。
Means for Solving the Problems (1) First invention A display device according to a first invention has a plurality of first electrodes arranged in a first direction and a first electrode intersecting the first direction. A plurality of second electrodes arranged in two directions, a plurality of third electrodes arranged to be paired with the plurality of first electrodes, and a first electrode and a second electrode. Prior to the address discharge, the wall potential difference between the first electrode and the third electrode is adjusted, and the first potential is adjusted independently of the adjustment of the wall potential difference between the first electrode and the third electrode. Adjusting means for adjusting the wall potential difference between the electrode and the second electrode.

【0024】本発明に係る表示装置においては、アドレ
ス放電の前に第1の電極と第3の電極との間の壁電位差
を調整するとともに、この調整と独立して第1の電極と
第2の電極との間の壁電位差を調整しているので、第1
の電極と第3の電極との間の壁電位差および第1の電極
と第2の電極との間の壁電位差を所望の値に高精度に調
整することができる。したがって、第1ないし第3の電
極に形成される壁電荷をアドレス放電に最適な状態に調
整することができ、低い電圧でアドレス放電を安定に行
うことができる。
In the display device according to the present invention, the wall potential difference between the first electrode and the third electrode is adjusted before the address discharge, and the first electrode and the second electrode are adjusted independently of this adjustment. Since the wall potential difference between the first electrode and the second electrode is adjusted,
The wall potential difference between the first electrode and the third electrode and the wall potential difference between the first electrode and the second electrode can be adjusted to desired values with high accuracy. Therefore, the wall charges formed on the first to third electrodes can be adjusted to an optimum state for the address discharge, and the address discharge can be stably performed at a low voltage.

【0025】(2)第2の発明 第2の発明に係る表示装置は、第1の発明に係る表示装
置の構成において、調整手段は、アドレス放電が行われ
るアドレス期間の前のセットアップ期間において、第1
の電極と第3の電極との間の壁電位差を調整するととも
に、第1の電極と第3の電極との間の壁電位差の調整と
独立して第1の電極と第2の電極との間の壁電位差を調
整するセットアップ調整手段を含むものである。
(2) Second invention In the display device according to the second invention, in the configuration of the display device according to the first invention, the adjusting means is arranged such that, in the setup period before the address period in which the address discharge is performed, First
The wall potential difference between the first electrode and the third electrode is adjusted, and the adjustment of the wall potential difference between the first electrode and the third electrode is performed independently of the adjustment of the wall potential difference between the first electrode and the second electrode. And setup adjustment means for adjusting the wall potential difference between the two.

【0026】この場合、アドレス期間の前のセットアッ
プ期間に第1の電極と第3の電極との間の壁電位差およ
び第1の電極と第2の電極との間の壁電位差を調整して
いるので、壁電荷の調整後すぐにアドレス放電を行うこ
とができ、外乱等の影響を受けることなく、よりアドレ
ス放電に適した状態でアドレス放電を行うことができ
る。
In this case, the wall potential difference between the first electrode and the third electrode and the wall potential difference between the first electrode and the second electrode are adjusted during the setup period before the address period. Therefore, the address discharge can be performed immediately after the adjustment of the wall charge, and the address discharge can be performed in a state more suitable for the address discharge without being affected by disturbance or the like.

【0027】(3)第3の発明 第3の発明に係る表示装置は、第2の発明に係る表示装
置の構成において、セットアップ調整手段は、第1の電
極と第3の電極との間および第1の電極と第2の電極と
の間に互いに干渉しない第1および第2の微弱放電をそ
れぞれ行わせることにより第1の電極と第3の電極との
間および第1の電極と第2の電極との間に壁電荷を蓄積
する壁電荷蓄積手段と、第1の電極と第3の電極との間
に第1の微弱放電と逆極性の第3の微弱放電を行わせる
ことにより第1の電極と第3の電極との間の壁電荷を減
少させ、第3の微弱放電と異なる期間に第1の電極と第
2の電極との間に第2の微弱放電と逆極性の第4の微弱
放電を行わせることにより第1の電極と第2の電極との
間の壁電荷を減少させる壁電荷減少手段とを含むもので
ある。
(3) Third invention In the display device according to the third invention, in the configuration of the display device according to the second invention, the setup adjusting means includes a device between the first electrode and the third electrode, and By causing the first and second weak discharges not to interfere with each other between the first electrode and the second electrode, respectively, the first and second weak discharges are performed between the first and third electrodes and between the first and second electrodes. A wall charge accumulating means for accumulating wall charges between the first and third electrodes, and a third weak discharge having a polarity opposite to that of the first weak discharge between the first electrode and the third electrode. The wall charge between the first electrode and the third electrode is reduced, and a second weak discharge having a polarity opposite to that of the second weak discharge is provided between the first electrode and the second electrode during a period different from the third weak discharge. Wall charge reduction means for reducing the wall charge between the first electrode and the second electrode by causing the weak discharge of (4). Is included.

【0028】この場合、互いに干渉しない微弱放電によ
り、第1の電極と第3の電極との間および第1の電極と
第2の電極との間に壁電荷を徐々に蓄積した後、第1の
電極と第3の電極との間の壁電荷を徐々に減少させ、こ
れとは別個に第1の電極と第2の電極との間の壁電荷を
徐々に減少させることができる。したがって、第1の電
極と第3の電極との間の壁電位差および第1の電極と第
2の電極との間の壁電位差を互いに独立して細かく調整
することができるので、より高精度に各電極間の壁電位
差をアドレス放電に適した状態にすることができる。ま
た、微弱放電では、非常に弱い発光しか発生しないた
め、黒表示の輝度レベルが上昇することがなく、表示画
面のコントラストを悪化させることがない。
In this case, the wall charges are gradually accumulated between the first electrode and the third electrode and between the first electrode and the second electrode by weak discharges that do not interfere with each other, and then the first discharge is performed. The wall charge between the first electrode and the third electrode can be gradually reduced, and separately from this, the wall charge between the first electrode and the second electrode can be gradually reduced. Therefore, the wall potential difference between the first electrode and the third electrode and the wall potential difference between the first electrode and the second electrode can be finely adjusted independently of each other. The wall potential difference between the electrodes can be set to a state suitable for address discharge. Further, since only weak light emission is generated in the weak discharge, the luminance level of black display does not increase and the contrast of the display screen does not deteriorate.

【0029】(4)第4の発明 第4の発明に係る表示装置は、第1の発明に係る表示装
置の構成において、調整手段は、アドレス放電が行われ
るアドレス期間の前のセットアップ期間において、第1
の電極と第2の電極との間の壁電位差を調整する第1の
調整手段と、アドレス期間の後に行われる維持放電を停
止させる消去放電により第1の電極と第3の電極との間
の壁電位差を調整する第2の調整手段とを含むものであ
る。
(4) Fourth Invention In a display device according to a fourth invention, in the configuration of the display device according to the first invention, the adjusting means is arranged such that the adjusting means is arranged so that, in a setup period before an address period in which an address discharge is performed, First
First adjusting means for adjusting a wall potential difference between the first electrode and the second electrode, and an erasing discharge for stopping a sustain discharge performed after the address period. Second adjusting means for adjusting the wall potential difference.

【0030】この場合、第1の電極と第2の電極との間
の壁電位差の調整をアドレス期間の前のセットアップ期
間に行い、第1の電極と第3の電極との間の壁電位差の
調整をアドレス期間の後の消去放電により行うことがで
きるので、他方の調整による放電の影響を受けることな
く、各調整を高精度に行うことができ、より高精度にア
ドレス放電に適した状態にすることができる。
In this case, the adjustment of the wall potential difference between the first electrode and the second electrode is performed in the setup period before the address period, and the adjustment of the wall potential difference between the first electrode and the third electrode is performed. Since the adjustment can be performed by the erase discharge after the address period, each adjustment can be performed with high accuracy without being affected by the discharge by the other adjustment, and a state more suitable for the address discharge can be achieved with higher accuracy. can do.

【0031】(5)第5の発明 第5の発明に係る表示装置は、第1〜第4のいずれかの
発明に係る表示装置の構成において、第1の調整手段
は、第1の電極と第2の電極との間に他に干渉しない微
弱放電を行わせることにより第1の電極と第2の電極と
の間に壁電荷を蓄積する壁電荷蓄積手段と、第1の電極
と第2の電極との間に上記微弱放電と逆極性の微弱放電
を行わせることにより第1の電極と第2の電極との間の
壁電荷を減少させる壁電荷減少手段とを含み、第2の調
整手段は、第1の電極に印加する消去パルスを変化させ
て第1の電極と第3の電極との間の壁電位差を調整する
消去パルス印加手段を含むものである。
(5) Fifth Invention A display device according to a fifth invention is the display device according to any one of the first to fourth inventions, wherein the first adjusting means comprises a first electrode and a first electrode. Wall charge accumulating means for accumulating wall charges between the first electrode and the second electrode by causing a weak discharge that does not interfere with the second electrode; A wall charge reduction means for reducing a wall charge between the first electrode and the second electrode by causing a weak discharge having a polarity opposite to that of the weak discharge between the first and second electrodes. The means includes an erase pulse applying means for changing an erase pulse applied to the first electrode to adjust a wall potential difference between the first electrode and the third electrode.

【0032】この場合、他に干渉しない微弱放電によ
り、第1の電極と第2の電極との間に壁電荷を徐々に蓄
積した後、第1の電極と第2の電極との間の壁電荷を徐
々に減少させ、第1の電極と第2の電極との間の壁電位
差を他に影響させることなく細かく調整することができ
るとともに、第1の電極に印加する消去パルスを変化さ
せることにより第1の電極と第3の電極との間の壁電位
差を調整することができる。したがって、第1の電極と
第2の電極との間の壁電位差および第1の電極と第3の
電極との間の壁電位差を独立して調整することができ、
より高精度にアドレス放電に適した状態にすることがで
きる。また、第1の電極と第3の電極との間の壁電位差
の調整を第1の電極に印加する消去パルスを変化させる
ことにより行っているので、簡略な構成で第1の電極と
第3の電極との間の壁電位差の調整を行うことができ
る。さらに、第1の電極と第2の電極との間の壁電位差
の調整における微弱放電では、非常に弱い発光しか発生
しないため、黒表示の輝度レベルが上昇することがな
く、表示画面のコントラストを悪化させることがない。
In this case, the wall charge is gradually accumulated between the first electrode and the second electrode by a weak discharge that does not interfere with the other, and then the wall charge between the first electrode and the second electrode is reduced. A method for gradually reducing the electric charge and finely adjusting the wall potential difference between the first electrode and the second electrode without affecting the other, and changing the erase pulse applied to the first electrode. Thereby, the wall potential difference between the first electrode and the third electrode can be adjusted. Therefore, the wall potential difference between the first electrode and the second electrode and the wall potential difference between the first electrode and the third electrode can be independently adjusted,
A state suitable for address discharge can be achieved with higher accuracy. In addition, since the adjustment of the wall potential difference between the first electrode and the third electrode is performed by changing the erase pulse applied to the first electrode, the first electrode and the third electrode have a simple configuration. Adjustment of the wall potential difference between the electrodes can be performed. Further, in the weak discharge in the adjustment of the wall potential difference between the first electrode and the second electrode, only a very weak light emission is generated, so that the brightness level of the black display does not increase and the contrast of the display screen is reduced. Does not worsen.

【0033】(6)第6の発明 第6の発明に係る表示装置は、第3または第5の発明に
係る表示装置の構成において、壁電荷蓄積手段および壁
電荷減少手段は、ランプ波形を有する駆動パルスを第1
の電極に印加することにより微弱放電を発生させるもの
である。
(6) Sixth invention A display device according to a sixth invention is the display device according to the third or fifth invention, wherein the wall charge accumulation means and the wall charge reduction means have a ramp waveform. First drive pulse
A weak discharge is generated by applying a voltage to the electrodes.

【0034】この場合、一定速度で変化するランプ波形
により微弱放電を安定に行うことができるので、壁電位
差の調整をより安定に行うことができる。
In this case, since the weak discharge can be stably performed by the ramp waveform changing at a constant speed, the adjustment of the wall potential difference can be performed more stably.

【0035】(7)第7の発明 第7の発明に係る表示装置は、第3または第5の発明に
係る表示装置の構成において、壁電荷蓄積手段および壁
電荷減少手段は、放電開始電圧を越えない範囲で急峻に
変化し、その後緩やかに変化する波形を有する駆動パル
スを第1の電極に印加することにより微弱放電を発生さ
せるものである。
(7) Seventh Invention In the display device according to the seventh invention, in the configuration of the display device according to the third or fifth invention, the wall charge accumulating unit and the wall charge reducing unit are configured to set a discharge starting voltage. A weak discharge is generated by applying a drive pulse having a waveform that changes sharply within a range that does not exceed the range and thereafter changes gradually to the first electrode.

【0036】この場合、放電開始電圧を越えない範囲で
は駆動パルスを急峻に変化させ、その後駆動パルスを緩
やかに変化させることにより微弱放電を発生させること
ができるので、微弱放電を発生させるまでの期間を短縮
することができ、より短い調整期間で壁電位差の調整を
安定に行うことができる。
In this case, a weak discharge can be generated by abruptly changing the drive pulse within a range not exceeding the discharge start voltage, and then gradually changing the drive pulse. Can be reduced, and the adjustment of the wall potential difference can be stably performed in a shorter adjustment period.

【0037】(8)第8の発明 第8の発明に係る表示装置は、第3または第5の発明に
係る表示装置の構成において、壁電荷蓄積手段および壁
電荷減少手段は、指数関数的に変化量が減少する波形を
有する駆動パルスを第1の電極に印加することにより微
弱放電を発生させるものである。
(8) Eighth Invention In the display device according to the eighth invention, in the configuration of the display device according to the third or fifth invention, the wall charge accumulating means and the wall charge reducing means have an exponential function. A weak discharge is generated by applying a drive pulse having a waveform whose change amount decreases to the first electrode.

【0038】この場合、指数関数的に変化量が減少する
波形により、微弱放電が発生しない間は急峻に変化させ
て時間短縮を図り、微弱放電が行われる間は緩やかに変
化させて微弱放電を安定に行わせることができるので、
より短い調整期間で壁電位差の調整を安定に行うことが
できるとともに、コンデンサおよび抵抗等による充放電
波形を用いることができ、回路構成をより簡略化するこ
とができる。
In this case, the waveform is reduced exponentially so that the time is reduced by sharply changing the time when no weak discharge is generated, and gradually changed during the weak discharge. Because it can be performed stably,
The wall potential difference can be stably adjusted in a shorter adjustment period, and a charge / discharge waveform using a capacitor, a resistor, or the like can be used, and the circuit configuration can be further simplified.

【0039】(9)第9の発明 第9の発明に係る表示装置は、第1〜第8のいずれかの
発明に係る表示装置の構成において、階調表示を行うた
めに第1の電極ごとに設定される各フィールドを複数の
サブフィールドに時間的に分割するサブフィールド分割
手段をさらに備え、調整手段は、複数のサブフィールド
のうち調整手段により第1の電極と第3の電極との間の
壁電位差および第1の電極と第2の電極との間の壁電位
差が調整された直後のサブフィールドの初期における第
1の電極と第3の電極との間の壁電位差および第1の電
極と第2の電極との間の壁電位差と、その他のサブフィ
ールドの初期における第1の電極と第3の電極との間の
壁電位差および第1の電極と第2の電極との間の壁電位
差とが等しくなるように、第1の電極と第3の電極との
間の壁電位差および第1の電極と第2の電極との間の壁
電位差を調整するものである。
(9) Ninth Invention A display device according to a ninth invention is the display device according to any one of the first to eighth inventions, wherein each of the first electrodes is used to perform gradation display. Subfield dividing means for temporally dividing each of the fields set in the plurality of subfields into a plurality of subfields, wherein the adjusting means adjusts the distance between the first electrode and the third electrode by the adjusting means among the plurality of subfields. Wall potential difference between the first electrode and the third electrode and the first electrode at the beginning of the subfield immediately after the wall potential difference between the first electrode and the second electrode are adjusted. Potential difference between the first and third electrodes and the wall potential difference between the first and third electrodes and the wall between the first and second electrodes at the beginning of the other subfields The first electrode and the second electrode are set so that the potential difference is equal. It adjusts the wall potential difference between the first and second electrodes and the wall potential difference between the first electrode and the second electrode.

【0040】この場合、複数のサブフィールドのうち壁
電位差が調整された直後のサブフィールドの各壁電位差
とその他のサブフィールドにおける各壁電位差とが等し
くなるように、第1の電極と第3の電極との間の壁電位
差および第1の電極と第2の電極との間の壁電位差を調
整しているので、すべてのサブフィールドにおける壁電
位差を均一にすることができる。したがって、第1の電
極ごとに各フィールドを複数のサブフィールドに分割し
て階調表示を行い、各サブフィールドごとに壁電荷の調
整期間を設けることが困難な場合でも、すべてのサブフ
ィールドにおける第1の電極と第3の電極との間の壁電
位差および第1の電極と第2の電極との間の壁電位差を
アドレス放電に最適な状態に調整することができ、低い
電圧でアドレス放電を安定に行うことができる。
In this case, of the first electrode and the third electrode, the wall potential difference in the subfield immediately after the wall potential difference is adjusted among the plurality of subfields is equal to the wall potential difference in the other subfields. Since the wall potential difference between the electrodes and the wall potential difference between the first electrode and the second electrode are adjusted, the wall potential differences in all subfields can be made uniform. Accordingly, even if it is difficult to divide each field into a plurality of subfields for each first electrode and perform gradation display, and to provide a wall charge adjustment period for each subfield, it is difficult to provide a grayscale display for each subfield. The wall potential difference between the first electrode and the third electrode and the wall potential difference between the first electrode and the second electrode can be adjusted to an optimum state for the address discharge. It can be performed stably.

【0041】(10)第10の発明 第10の発明に係る表示装置は、第1〜第9のいずれか
の発明に係る表示装置の構成において、アドレス放電が
行われるアドレス期間において第1の電極に所定の極性
の第1のパルス電圧を印加する第1の電圧印加手段と、
第1のパルス電圧が第1の電極に印加されているとき
に、第1のパルス電圧と逆極性の第2のパルス電圧を画
像データに応じて第2の電極に印加する第2の電圧印加
手段と、アドレス期間において第1のパルス電圧と逆極
性の第3の電圧を第3の電極に印加する第3の電圧印加
手段とをさらに備え、調整手段は、第1のパルス電圧お
よび第3の電圧のみが印加されても第1の電極と第3の
電極との間で放電が発生せず、かつ、第1のパルス電圧
および第2のパルス電圧の印加による第1の電極と第2
の電極との間のアドレス放電によって第1の電極と第3
の電極との間で放電が誘発されるように、第1の電極と
第3の電極との間の壁電位差および第1の電極と第2の
電極との間の壁電位差を調整するものである。
(10) Tenth invention A display device according to a tenth invention is the display device according to any one of the first to ninth inventions, wherein the first electrode is provided in an address period during which an address discharge is performed. First voltage applying means for applying a first pulse voltage of a predetermined polarity to
A second voltage application for applying a second pulse voltage having a polarity opposite to that of the first pulse voltage to the second electrode according to image data when the first pulse voltage is applied to the first electrode; Means, and third voltage applying means for applying a third voltage having a polarity opposite to the first pulse voltage to the third electrode during the address period, wherein the adjusting means comprises a first pulse voltage and a third voltage. No discharge occurs between the first electrode and the third electrode even when only the first voltage is applied, and the first electrode and the second electrode are applied by applying the first pulse voltage and the second pulse voltage.
Address discharge between the first electrode and the third electrode.
A wall potential difference between the first electrode and the third electrode and a wall potential difference between the first electrode and the second electrode so that a discharge is induced between the first electrode and the second electrode. is there.

【0042】この場合、第1のパルス電圧および第3の
電圧のみが印加されても第1の電極と第3の電極との間
で放電が発生せず、かつ、第1のパルス電圧および第2
のパルス電圧の印加による第1の電極と第2の電極との
間のアドレス放電によってのみ第1の電極と第3の電極
との間で放電が誘発されるように、第1の電極と第3の
電極との間の壁電位差および第1の電極と第2の電極と
の間の壁電位差を調整しているので、アドレス放電に適
する必要最低限の壁電荷を安定に形成することができ、
アドレス放電に必要とされる印加電圧を必要最低限に設
定することができる。また、第1および第2の電極には
極性の異なる電圧が印加されているため、第1の電極と
第2の電極との間には第1のパルス電圧の電圧の絶対値
と第2のパルス電圧の電圧の絶対値とが加算された電圧
が印加され、第1および第2の電極に印加される電圧を
さらに小さく抑えることができる。したがって、小さい
電圧で放電を行うことができるので、消費電力を低減す
ることができるとともに、第1および第2のパルス電圧
を発生する回路の耐圧も低減することができるので、該
回路を容易に集積化することが可能となる。
In this case, even if only the first pulse voltage and the third voltage are applied, no discharge occurs between the first electrode and the third electrode, and the first pulse voltage and the third voltage are not applied. 2
The first electrode and the third electrode so that a discharge is induced between the first electrode and the third electrode only by an address discharge between the first electrode and the second electrode due to the application of the pulse voltage. Since the wall potential difference between the third and third electrodes and the wall potential difference between the first and second electrodes are adjusted, the minimum necessary wall charges suitable for address discharge can be stably formed. ,
The applied voltage required for the address discharge can be set to the minimum required. Also, since voltages having different polarities are applied to the first and second electrodes, the absolute value of the voltage of the first pulse voltage and the second voltage are applied between the first and second electrodes. A voltage obtained by adding the absolute value of the pulse voltage to the voltage is applied, and the voltage applied to the first and second electrodes can be further reduced. Therefore, discharge can be performed with a small voltage, so that power consumption can be reduced, and the withstand voltage of a circuit that generates the first and second pulse voltages can be reduced. It becomes possible to integrate.

【0043】(11)第11の発明 第11の発明に係る表示装置の駆動方法は、第1の方向
に配列される複数の第1の電極と、第1の方向と交差す
る第2の方向に配列される複数の第2の電極と、複数の
第1の電極とそれぞれ対になるように配列される複数の
第3の電極とを備える表示装置の駆動方法であって、第
1の電極と第2の電極とによるアドレス放電の前に、第
1の電極と第3の電極との間の壁電位差を調整するとと
もに、第1の電極と第3の電極との間の壁電位差の調整
と独立して第1の電極と第2の電極との間の壁電位差を
調整するものである。
(11) Eleventh Invention A method for driving a display device according to an eleventh invention is directed to a method of driving a display device, comprising: a plurality of first electrodes arranged in a first direction; and a second direction intersecting the first direction. And a plurality of third electrodes arranged to be paired with the plurality of first electrodes, respectively, comprising: a first electrode; Before the address discharge by the first and second electrodes, the wall potential difference between the first electrode and the third electrode is adjusted, and the wall potential difference between the first electrode and the third electrode is adjusted. Independently of the wall potential difference between the first electrode and the second electrode.

【0044】本発明に係る表示装置においては、アドレ
ス放電の前に第1の電極と第3の電極との間の壁電位差
を調整するとともに、この調整と独立して第1の電極と
第2の電極との間の壁電位差を調整しているので、第1
の電極と第3の電極との間の壁電位差および第1の電極
と第2の電極との間の壁電位差を所望の値に高精度に調
整することができる。したがって、第1ないし第3の電
極に形成される壁電荷をアドレス放電に最適な状態に調
整することができ、低い電圧でアドレス放電を安定に行
うことができる。
In the display device according to the present invention, the wall potential difference between the first electrode and the third electrode is adjusted before the address discharge, and the first electrode and the second electrode are independently controlled by this adjustment. Since the wall potential difference between the first electrode and the second electrode is adjusted,
The wall potential difference between the first electrode and the third electrode and the wall potential difference between the first electrode and the second electrode can be adjusted to desired values with high accuracy. Therefore, the wall charges formed on the first to third electrodes can be adjusted to an optimum state for the address discharge, and the address discharge can be stably performed at a low voltage.

【0045】(12)第12の発明 第12の発明に係る表示装置の駆動方法は、第11の発
明に係る表示装置の駆動方法において、調整ステップ
は、アドレス放電が行われるアドレス期間の前のセット
アップ期間において、第1の電極と第3の電極との間の
壁電位差を調整するとともに、第1の電極と第3の電極
との間の壁電位差の調整と独立して第1の電極と第2の
電極との間の壁電位差を調整するステップを含むもので
ある。
(12) Twelfth Invention According to a twelfth invention, in a method for driving a display device according to the eleventh invention, in the method for driving a display device according to the twelfth invention, the adjusting step is performed before the address period in which the address discharge is performed. During the setup period, the wall potential difference between the first electrode and the third electrode is adjusted, and the wall potential difference between the first electrode and the third electrode is adjusted independently of the adjustment of the wall potential difference between the first electrode and the third electrode. Adjusting the wall potential difference between the second electrode and the second electrode.

【0046】この場合、アドレス期間の前のセットアッ
プ期間に第1の電極と第3の電極との間の壁電位差およ
び第1の電極と第2の電極との間の壁電位差を調整して
いるので、壁電荷の調整後すぐにアドレス放電を行うこ
とができ、外乱等の影響を受けることなく、よりアドレ
ス放電に適した状態でアドレス放電を行うことができ
る。
In this case, the wall potential difference between the first electrode and the third electrode and the wall potential difference between the first electrode and the second electrode are adjusted during the setup period before the address period. Therefore, the address discharge can be performed immediately after the adjustment of the wall charge, and the address discharge can be performed in a state more suitable for the address discharge without being affected by disturbance or the like.

【0047】(13)第13の発明 第13の発明に係る表示装置の駆動方法は、第12の発
明に係る表示装置の駆動方法において、セットアップ期
間における調整ステップは、第1の電極と第3の電極と
の間および第1の電極と第2の電極との間に互いに干渉
しない第1および第2の微弱放電をそれぞれ行わせるこ
とにより第1の電極と第3の電極との間および第1の電
極と第2の電極との間に壁電荷を蓄積するステップと、
第1の電極と第3の電極との間に第1の微弱放電と逆極
性の第3の微弱放電を行わせることにより第1の電極と
第3の電極との間の壁電荷を減少させ、第3の微弱放電
と異なる期間に第1の電極と第2の電極との間に第2の
微弱放電と逆極性の第4の微弱放電を行わせることによ
り第1の電極と第2の電極との間の壁電荷を減少させる
ステップとを含むものである。
(13) Thirteenth Invention According to a thirteenth invention, in a method for driving a display device according to the twelfth invention, in the method for driving a display device according to the twelfth invention, the adjusting step in the setup period comprises the steps of: Between the first and third electrodes and between the first and third electrodes by causing first and second weak discharges not to interfere with each other between the first and third electrodes and between the first and second electrodes, respectively. Accumulating wall charge between the first electrode and the second electrode;
By causing a third weak discharge having a polarity opposite to that of the first weak discharge to be performed between the first electrode and the third electrode, a wall charge between the first electrode and the third electrode is reduced. The fourth weak discharge having a polarity opposite to that of the second weak discharge is performed between the first electrode and the second electrode during a period different from that of the third weak discharge, so that the first electrode and the second weak discharge are generated. Reducing wall charges between the electrodes.

【0048】この場合、互いに干渉しない微弱放電によ
り、第1の電極と第3の電極との間および第1の電極と
第2の電極との間に壁電荷を徐々に蓄積した後、第1の
電極と第3の電極との間の壁電荷を徐々に減少させ、こ
れとは別個に第1の電極と第2の電極との間の壁電荷を
徐々に減少させることができる。したがって、第1の電
極と第3の電極との間の壁電位差および第1の電極と第
2の電極との間の壁電位差を互いに独立して細かく調整
することができるので、より高精度に各電極間の壁電位
差をアドレス放電に適した状態にすることができる。ま
た、微弱放電では、非常に弱い発光しか発生しないた
め、黒表示の輝度レベルが上昇することがなく、表示画
面のコントラストを悪化させることがない。
In this case, the wall charges are gradually accumulated between the first electrode and the third electrode and between the first electrode and the second electrode by weak discharges that do not interfere with each other, and then the first discharge is performed. The wall charge between the first electrode and the third electrode can be gradually reduced, and separately from this, the wall charge between the first electrode and the second electrode can be gradually reduced. Therefore, the wall potential difference between the first electrode and the third electrode and the wall potential difference between the first electrode and the second electrode can be finely adjusted independently of each other. The wall potential difference between the electrodes can be set to a state suitable for address discharge. Further, since only weak light emission is generated in the weak discharge, the luminance level of black display does not increase and the contrast of the display screen does not deteriorate.

【0049】(14)第14の発明 第14の発明に係る表示装置の駆動方法は、第11の発
明に係る表示装置の駆動方法において、調整ステップ
は、アドレス放電が行われるアドレス期間の前のセット
アップ期間において、第1の電極と第2の電極との間の
壁電位差を調整するステップと、アドレス期間の後に行
われる維持放電を停止させる消去放電により第1の電極
と第3の電極との間の壁電位差を調整するステップとを
含むものである。
(14) Fourteenth Invention A method for driving a display device according to a fourteenth invention is directed to the method for driving a display device according to the eleventh invention, wherein the adjusting step is performed before the address period in which the address discharge is performed. Adjusting a wall potential difference between the first electrode and the second electrode during the setup period; and erasing the first electrode and the third electrode by an erasing discharge for stopping a sustain discharge performed after the address period. Adjusting the wall potential difference between them.

【0050】この場合、第1の電極と第2の電極との間
の壁電位差の調整をアドレス期間の前のセットアップ期
間に行い、第1の電極と第3の電極との間の壁電位差の
調整をアドレス期間の後の消去放電により行うことがで
きるので、他方の調整による放電の影響を受けることな
く、各調整を高精度に行うことができ、より高精度にア
ドレス放電に適した状態にすることができる。
In this case, the adjustment of the wall potential difference between the first electrode and the second electrode is performed in the setup period before the address period, and the adjustment of the wall potential difference between the first electrode and the third electrode is performed. Since the adjustment can be performed by the erase discharge after the address period, each adjustment can be performed with high accuracy without being affected by the discharge by the other adjustment, and a state more suitable for the address discharge can be achieved with higher accuracy. can do.

【0051】(15)第15の発明 第15の発明に係る表示装置の駆動方法は、第14の発
明に係る表示装置の駆動方法において、第1および第2
の電極の調整ステップは、第1の電極と第2の電極との
間に他に干渉しない微弱放電を行わせることにより第1
の電極と第2の電極との間に壁電荷を蓄積するステップ
と、第1の電極と第2の電極との間に上記微弱放電と逆
極性の微弱放電を行わせることにより第1の電極と第2
の電極との間の壁電荷を減少させるステップとを含み、
第1および第3の電極の調整ステップは、第1の電極に
印加する消去パルスを変化させて第1の電極と第3の電
極との間の壁電位差を調整するステップを含むものであ
る。
(15) Fifteenth Invention A method for driving a display device according to a fifteenth invention is the same as the method for driving a display device according to the fourteenth invention, except that
The adjusting step of the first electrode is performed by causing a weak discharge that does not interfere with the other between the first electrode and the second electrode.
Accumulating wall charges between the first electrode and the second electrode; and causing the weak discharge having a polarity opposite to that of the weak discharge to occur between the first electrode and the second electrode. And the second
Reducing wall charge between the electrodes of
The step of adjusting the first and third electrodes includes adjusting the wall potential difference between the first electrode and the third electrode by changing an erase pulse applied to the first electrode.

【0052】この場合、他に干渉しない微弱放電によ
り、第1の電極と第2の電極との間に壁電荷を徐々に蓄
積した後、第1の電極と第2の電極との間の壁電荷を徐
々に減少させ、第1の電極と第2の電極との間の壁電位
差を他に影響させることなく細かく調整することができ
るとともに、第1の電極に印加する消去パルスを変化さ
せることにより第1の電極と第3の電極との間の壁電位
差を調整することができる。したがって、第1の電極と
第2の電極との間の壁電位差および第1の電極と第3の
電極との間の壁電位差を独立して調整することができ、
より高精度にアドレス放電に適した状態にすることがで
きる。また、第1の電極と第3の電極との間の壁電位差
の調整を第1の電極に印加する消去パルスを変化させる
ことにより行っているので、簡略な方法で第1の電極と
第3の電極との間の壁電位差の調整を行うことができ
る。さらに、第1の電極と第2の電極との間の壁電位差
の調整における微弱放電では、非常に弱い発光しか発生
しないため、黒表示の輝度レベルが上昇することがな
く、表示画面のコントラストを悪化させることがない。
In this case, the wall charge is gradually accumulated between the first electrode and the second electrode by a weak discharge that does not interfere with the other, and then the wall charge between the first electrode and the second electrode is reduced. A method for gradually reducing the electric charge and finely adjusting the wall potential difference between the first electrode and the second electrode without affecting the other, and changing the erase pulse applied to the first electrode. Thereby, the wall potential difference between the first electrode and the third electrode can be adjusted. Therefore, the wall potential difference between the first electrode and the second electrode and the wall potential difference between the first electrode and the third electrode can be independently adjusted,
A state suitable for address discharge can be achieved with higher accuracy. In addition, since the adjustment of the wall potential difference between the first electrode and the third electrode is performed by changing the erase pulse applied to the first electrode, the first electrode and the third electrode are adjusted in a simple manner. Adjustment of the wall potential difference between the electrodes can be performed. Further, in the weak discharge in the adjustment of the wall potential difference between the first electrode and the second electrode, only a very weak light emission is generated, so that the brightness level of the black display does not increase and the contrast of the display screen is reduced. Does not worsen.

【0053】(16)第16の発明 第16の発明に係る表示装置の駆動方法は、第13また
は第15の発明に係る表示装置の駆動方法において、壁
電荷蓄積ステップおよび壁電荷減少ステップは、ランプ
波形を有する駆動パルスを第1の電極に印加することに
より微弱放電を発生させるステップを含むものである。
(16) Sixteenth Invention A method for driving a display device according to a sixteenth aspect of the present invention is the method for driving a display device according to the thirteenth or fifteenth aspect, wherein the wall charge accumulating step and the wall charge decreasing step comprise: The method includes a step of generating a weak discharge by applying a drive pulse having a ramp waveform to the first electrode.

【0054】この場合、ランプ波形により微弱放電を安
定に行うことができるので、壁電位差の調整をより安定
に行うことができる。
In this case, since the weak discharge can be stably performed by the ramp waveform, the wall potential difference can be adjusted more stably.

【0055】(17)第17の発明 第17の発明に係る表示装置の駆動方法は、第13また
は第15の発明に係る表示装置の駆動方法において、壁
電荷蓄積ステップおよび壁電荷減少ステップは、放電開
始電圧を越えない範囲で急峻に変化し、その後緩やかに
変化する波形を有する駆動パルスを第1の電極に印加す
ることにより微弱放電を発生させるステップを含むもの
である。
(17) Seventeenth Invention A method for driving a display device according to a seventeenth aspect of the present invention is the method for driving a display device according to the thirteenth or fifteenth aspect, wherein the wall charge accumulating step and the wall charge decreasing step comprise: The method includes a step of generating a weak discharge by applying a drive pulse having a waveform that changes steeply within a range not exceeding the discharge start voltage and then changes gradually to the first electrode.

【0056】この場合、放電開始電圧を越えない範囲で
は駆動パルスを急峻に変化させ、その後駆動パルスを緩
やかに変化させることにより微弱放電を発生させること
ができるので、微弱放電を発生させるまでの期間を短縮
することができ、より短い調整期間で壁電位差の調整を
安定に行うことができる。
In this case, a weak discharge can be generated by rapidly changing the drive pulse within a range not exceeding the discharge start voltage, and then gradually changing the drive pulse. Can be reduced, and the adjustment of the wall potential difference can be stably performed in a shorter adjustment period.

【0057】(18)第18の発明 第18の発明に係る表示装置の駆動方法は、第13また
は第15の発明に係る表示装置の駆動方法において、壁
電荷蓄積ステップおよび壁電荷減少ステップは、指数関
数的に変化量が減少する波形を有する駆動パルスを第1
の電極に印加することにより微弱放電を発生させるステ
ップを含むものである。
(18) Eighteenth Invention The display device driving method according to an eighteenth aspect of the present invention is the display device driving method according to the thirteenth or fifteenth aspect, wherein the wall charge accumulating step and the wall charge decreasing step comprise: A driving pulse having a waveform whose change amount decreases exponentially is set to a first pulse.
And generating a weak discharge by applying to the electrodes.

【0058】この場合、指数関数的に変化量が減少する
波形により、微弱放電が発生しない間は急峻に変化させ
て時間短縮を図り、微弱放電が行われる間は緩やかに変
化させて微弱放電を安定に行わせることができるので、
より短い調整期間で壁電位差の調整をより安定に行うこ
とができる。
In this case, the waveform is reduced exponentially, so that the time is reduced by sharply changing the time when no weak discharge occurs, and gradually changed during the weak discharge. Because it can be performed stably,
Adjustment of the wall potential difference can be performed more stably in a shorter adjustment period.

【0059】(19)第19の発明 第19の発明に係る表示装置の駆動方法は、第11〜第
18のいずれかの発明に係る表示装置の駆動方法におい
て、階調表示を行うために第1の電極ごとに設定される
各フィールドを複数のサブフィールドに時間的に分割す
るステップをさらに含み、調整ステップは、複数のサブ
フィールドのうち第1の電極と第3の電極との間の壁電
位差および第1の電極と第2の電極との間の壁電位差が
調整された直後のサブフィールドの初期における第1の
電極と第3の電極との間の壁電位差および第1の電極と
第2の電極との間の壁電位差と、その他のサブフィール
ドの初期における第1の電極と第3の電極との間の壁電
位差および第1の電極と第2の電極との間の壁電位差と
が等しくなるように、第1の電極と第3の電極との間の
壁電位差および第1の電極と第2の電極との間の壁電位
差を調整するステップを含むものである。
(19) Nineteenth Invention A method for driving a display device according to the nineteenth invention is the same as the method for driving a display device according to any one of the eleventh to eighteenth inventions, except that the display device performs the grayscale display. The method further includes the step of temporally dividing each field set for each one electrode into a plurality of subfields, wherein the adjusting step includes a step of dividing a wall between the first electrode and the third electrode among the plurality of subfields. Immediately after the potential difference and the wall potential difference between the first electrode and the second electrode are adjusted, the wall potential difference between the first electrode and the third electrode and the first electrode and the third electrode at the beginning of the subfield immediately after the adjustment. The wall potential difference between the first electrode and the third electrode and the wall potential difference between the first electrode and the third electrode at the beginning of the other subfields. So that the first electrode and the Adjusting the wall potential difference between the third electrode and the first electrode and the second electrode.

【0060】この場合、複数のサブフィールドのうち壁
電位差が調整された直後のサブフィールドの各壁電位差
とその他のサブフィールドにおける各壁電位差とが同一
となるように、第1の電極と第3の電極との間の壁電位
差および第1の電極と第2の電極との間の壁電位差を調
整しているので、すべてのサブフィールドにおける壁電
位差を均一にすることができる。したがって、第1の電
極ごとに各フィールドを複数のサブフィールドに分割し
て階調表示を行い、各サブフィールドごとに壁電荷の調
整期間を設けることが困難な場合でも、すべてのサブフ
ィールドにおける第1の電極と第3の電極との間の壁電
位差および第1の電極と第2の電極との間の壁電位差を
アドレス放電に最適な状態に調整することができ、低い
電圧でアドレス放電を安定に行うことができる。
In this case, of the first electrode and the third electrode, the wall potential difference in the subfield immediately after the wall potential difference is adjusted among the plurality of subfields is the same as the wall potential difference in the other subfields. Since the wall potential difference between the first and second electrodes and the wall potential difference between the first and second electrodes are adjusted, the wall potential difference in all subfields can be made uniform. Accordingly, even if it is difficult to divide each field into a plurality of subfields for each first electrode and perform gradation display, and to provide a wall charge adjustment period for each subfield, it is difficult to provide a grayscale display for each subfield. The wall potential difference between the first electrode and the third electrode and the wall potential difference between the first electrode and the second electrode can be adjusted to an optimum state for the address discharge. It can be performed stably.

【0061】(20)第20の発明 第20の発明に係る表示装置の駆動方法は、第11〜第
19のいずれかの発明に係る表示装置の駆動方法におい
て、アドレス放電が行われるアドレス期間において第1
の電極に所定の極性の第1のパルス電圧を印加するステ
ップと、第1のパルス電圧が第1の電極に印加されてい
るときに、第1のパルス電圧と逆極性の第2のパルス電
圧を画像データに応じて第2の電極に印加するステップ
と、アドレス期間において第1のパルス電圧と逆極性の
第3の電圧を第3の電極に印加するステップとをさらに
含み、調整ステップは、第1のパルス電圧および第3の
電圧のみが印加されても第1の電極と第3の電極との間
で放電が発生せず、かつ、第1のパルス電圧および第2
のパルス電圧の印加による第1の電極と第2の電極との
間のアドレス放電によって第1の電極と第3の電極との
間で放電が誘発されるように、第1の電極と第3の電極
との間の壁電位差および第1の電極と第2の電極との間
の壁電位差を調整するものである。
(20) Twentieth invention The drive method of a display device according to the twentieth invention is the same as the drive method of the display device according to any one of the first to nineteenth inventions, except that the address period during which the address discharge is performed is performed. First
Applying a first pulse voltage having a predetermined polarity to the first electrode, and a second pulse voltage having a polarity opposite to the first pulse voltage when the first pulse voltage is being applied to the first electrode. To the second electrode according to the image data, and applying a third voltage having a polarity opposite to that of the first pulse voltage to the third electrode during the address period. Even if only the first pulse voltage and the third voltage are applied, no discharge occurs between the first electrode and the third electrode, and the first pulse voltage and the second
The first electrode and the third electrode are so generated that a discharge is induced between the first and third electrodes by an address discharge between the first and second electrodes due to the application of the pulse voltage. And a wall potential difference between the first electrode and the second electrode.

【0062】この場合、第1のパルス電圧および第3の
電圧のみが印加されても第1の電極と第3の電極との間
で放電が発生せず、かつ、第1のパルス電圧および第2
のパルス電圧の印加による第1の電極と第2の電極との
間のアドレス放電によってのみ第1の電極と第3の電極
との間で放電が誘発されるように、第1の電極と第3の
電極との間の壁電位差および第1の電極と第2の電極と
の間の壁電位差を調整しているので、アドレス放電に適
する必要最低限の壁電荷を安定に形成することができ、
アドレス放電に必要とされる印加電圧を必要最低限に設
定することができる。また、第1および第2の電極には
極性の異なる電圧が印加されているため、第1の電極と
第2の電極との間には第1のパルス電圧の電圧の絶対値
と第2のパルス電圧の電圧の絶対値とが加算された電圧
が印加され、第1および第2の電極に印加される電圧を
さらに小さく抑えることができる。したがって、小さい
電圧で放電を行うことができるので、消費電力を低減す
ることができるとともに、第1および第2のパルス電圧
を発生する回路の耐圧も低減することができるので、該
回路を容易に集積化することが可能となる。
In this case, even if only the first pulse voltage and the third voltage are applied, no discharge occurs between the first electrode and the third electrode, and the first pulse voltage and the third voltage are not applied. 2
The first electrode and the third electrode so that a discharge is induced between the first electrode and the third electrode only by an address discharge between the first electrode and the second electrode due to the application of the pulse voltage. Since the wall potential difference between the third and third electrodes and the wall potential difference between the first and second electrodes are adjusted, the minimum necessary wall charges suitable for address discharge can be stably formed. ,
The applied voltage required for the address discharge can be set to the minimum required. Also, since voltages having different polarities are applied to the first and second electrodes, the absolute value of the voltage of the first pulse voltage and the second voltage are applied between the first and second electrodes. A voltage obtained by adding the absolute value of the pulse voltage to the voltage is applied, and the voltage applied to the first and second electrodes can be further reduced. Therefore, discharge can be performed with a small voltage, so that power consumption can be reduced, and the withstand voltage of a circuit that generates the first and second pulse voltages can be reduced. It becomes possible to integrate.

【0063】[0063]

【発明の実施の形態】以下、本発明に係る表示装置の一
例としてAC型プラズマディスプレイ装置について説明
する。なお、以下に説明するAC型プラズマディスプレ
イ装置では、図19に示したアドレス・サステイン同時
駆動方式が用いているが、本発明はADS方式等の他の
表示装置にも同様に適用できる。
DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, an AC plasma display device will be described as an example of a display device according to the present invention. In the AC plasma display device described below, the address / sustain simultaneous driving method shown in FIG. 19 is used, but the present invention can be similarly applied to other display devices such as the ADS method.

【0064】(第1の実施の形態)まず、本発明による
第1の実施の形態のプラズマディスプレイ装置について
説明する。図1は、本発明の第1の実施の形態によるプ
ラズマディスプレイ装置の構成を示すブロック図であ
る。
(First Embodiment) First, a plasma display device according to a first embodiment of the present invention will be described. FIG. 1 is a block diagram showing the configuration of the plasma display device according to the first embodiment of the present invention.

【0065】図1のプラズマディスプレイ装置は、PD
P(プラズマディスプレイパネル)1、アドレスドライ
バ2、スキャンドライバ3、サステインドライバ4、放
電制御回路5、A/Dコンバータ(アナログ・デジタル
変換器)6、走査数変換部7およびサブフィールド変換
部8を備える。
The plasma display device shown in FIG.
P (Plasma Display Panel) 1, Address Driver 2, Scan Driver 3, Sustain Driver 4, Discharge Control Circuit 5, A / D Converter (Analog / Digital Converter) 6, Scan Number Converter 7 and Subfield Converter 8 Prepare.

【0066】A/Dコンバータ6には映像信号VDが入
力される。また、放電制御回路5、A/Dコンバータ
6、走査数変換部7およびサブフィールド変換部8に
は、水平同期信号Hおよび垂直同期信号Vが与えられ
る。
The video signal VD is input to the A / D converter 6. Further, a horizontal synchronization signal H and a vertical synchronization signal V are provided to the discharge control circuit 5, the A / D converter 6, the scanning number conversion unit 7, and the subfield conversion unit 8.

【0067】A/Dコンバータ6は、映像信号VDをデ
ジタルの画像データに変換し、その画像データを走査数
変換部7に与える。走査数変換部7は、画像データをP
DP1の画素数に応じたライン数の画像データに変換
し、各ラインごとの画像データをサブフィールド変換部
8に与える。各ラインごとの画像データは、各ラインの
複数の画素にそれぞれ対応する複数の画素データからな
る。サブフィールド変換部8は、各ラインごとの画像デ
ータの各画素データを複数のサブフィールドに対応する
複数のビットに分割し、各サブフィールドごとに各画素
データの各ビットをアドレスドライバ2にシリアルに出
力する。
The A / D converter 6 converts the video signal VD into digital image data, and supplies the image data to the scan number conversion unit 7. The scanning number converter 7 converts the image data into P
The data is converted into image data of the number of lines corresponding to the number of pixels of DP1, and the image data of each line is provided to the subfield conversion unit 8. The image data for each line is composed of a plurality of pixel data respectively corresponding to a plurality of pixels of each line. The subfield conversion unit 8 divides each pixel data of the image data for each line into a plurality of bits corresponding to a plurality of subfields, and serially converts each bit of each pixel data to the address driver 2 for each subfield. Output.

【0068】放電制御回路5は、維持放電発生回路5
1,54、セットアップ回路52,55および書き込み
/消去発生回路53を含む。維持放電発生回路51,5
4、セットアップ回路52,55および書き込み/消去
発生回路53には、それぞれ水平同期信号Hおよび垂直
同期信号Vが入力される。
The discharge control circuit 5 includes a sustain discharge generation circuit 5
1, 54, a setup circuit 52, 55 and a write / erase generation circuit 53. Sustain discharge generating circuits 51, 5
4. The horizontal synchronizing signal H and the vertical synchronizing signal V are input to the setup circuits 52 and 55 and the write / erase generating circuit 53, respectively.

【0069】維持放電発生回路51は、水平同期信号H
および垂直同期信号Vを基準として維持放電に必要な維
持放電信号をセットアップ回路52へ出力する。セット
アップ回路52は、入力された維持放電信号にセットア
ップパルスを重畳したスキャンドライバ基本駆動信号S
Cをスキャンドライバ3へ出力する。
Sustain discharge generating circuit 51 outputs horizontal synchronizing signal H
A sustain discharge signal necessary for sustain discharge is output to setup circuit 52 with reference to vertical synchronization signal V. The setup circuit 52 is a scan driver basic drive signal S in which a setup pulse is superimposed on the input sustain discharge signal.
C is output to the scan driver 3.

【0070】書き込み/消去発生回路53は、水平同期
信号Hおよび垂直同期信号Vを基準として各ラインごと
に個別の書き込み/消去信号SWをスキャンドライバ3
へ出力する。
The write / erase generating circuit 53 outputs an individual write / erase signal SW for each line based on the horizontal synchronizing signal H and the vertical synchronizing signal V.
Output to

【0071】維持放電発生回路54は、水平同期信号H
および垂直同期信号Vを基準として維持放電に必要な維
持放電信号をセットアップ回路55へ出力する。セット
アップ回路52は、入力された維持放電信号にセットア
ップパルスを重畳したサステインドライバ基本駆動信号
SUをサステインドライバ4へ出力する。
The sustain discharge generating circuit 54 outputs the horizontal synchronizing signal H
A sustain discharge signal required for sustain discharge is output to setup circuit 55 based on vertical synchronization signal V. The setup circuit 52 outputs a sustain driver basic drive signal SU in which a setup pulse is superimposed on the input sustain discharge signal to the sustain driver 4.

【0072】PDP1は、複数のアドレス電極(データ
電極)11、複数のスキャン電極(走査電極)12およ
び複数のサステイン電極(維持電極)13を含む。複数
のアドレス電極11は画面の垂直方向に配列され、複数
のスキャン電極12および複数のサステイン電極13は
画面の水平方向に配列されている。複数のサステイン電
極13は共通に接続されている。アドレス電極11、ス
キャン電極12およびサステイン電極13の各交点に放
電セル14が形成され、各放電セル14が画面上の画素
を構成する。
PDP 1 includes a plurality of address electrodes (data electrodes) 11, a plurality of scan electrodes (scan electrodes) 12, and a plurality of sustain electrodes (sustain electrodes) 13. The plurality of address electrodes 11 are arranged in the vertical direction of the screen, and the plurality of scan electrodes 12 and the plurality of sustain electrodes 13 are arranged in the horizontal direction of the screen. The plurality of sustain electrodes 13 are commonly connected. A discharge cell 14 is formed at each intersection of the address electrode 11, the scan electrode 12, and the sustain electrode 13, and each discharge cell 14 forms a pixel on the screen.

【0073】アドレスドライバ2は、サブフィールド変
換部8から各サブフィールドごとにシリアルに与えられ
るデータをパラレルデータに変換し、そのパラレルデー
タに基づいて書き込みパルスPwaを出力して複数のア
ドレス電極11を駆動する。
The address driver 2 converts the data serially provided for each subfield from the subfield converter 8 to parallel data, outputs a write pulse Pwa based on the parallel data, and drives the plurality of address electrodes 11. Drive.

【0074】スキャンドライバ3は、セットアップ回路
52から出力されるスキャンドライバ基本駆動信号SC
および書き込み/消去発生回路53から出力される書き
込み/消去信号SWを用い、各ラインごとすなわち各ス
キャン電極12ごとに所定のタイミングでセットアップ
パルスSP、書き込みパルスPw、維持パルスPscお
よび消去パルスPeを出力し、各スキャン電極12を駆
動する。
Scan driver 3 outputs scan driver basic drive signal SC output from setup circuit 52.
A setup pulse SP, a write pulse Pw, a sustain pulse Psc, and an erase pulse Pe are output at a predetermined timing for each line, that is, for each scan electrode 12, using the write / erase signal SW output from the write / erase generating circuit 53. Then, each scan electrode 12 is driven.

【0075】サステインドライバ4は、セットアップ回
路55から出力されるサステインドライバ基本駆動信号
SUを用いてセットアップパルスSTおよびサステイン
パルスPsuを出力し、複数のサステイン電極13を同
時に駆動する。
The sustain driver 4 outputs the setup pulse ST and the sustain pulse Psu using the sustain driver basic drive signal SU output from the setup circuit 55, and drives the plurality of sustain electrodes 13 simultaneously.

【0076】本実施の形態では、スキャン電極12が第
1の電極に相当し、アドレス電極11が第2の電極に相
当し、サステイン電極13が第3の電極に相当し、セッ
トアップ回路52,55、アドレスドライバ2、スキャ
ンドライバ3およびサステインドライバ4が調整手段、
セットアップ調整手段、壁電荷蓄積手段および壁電荷減
少手段に相当する。また、サブフィールド変換部8がサ
ブフィールド分割手段に相当し、書き込み/消去発生回
路53およびスキャンドライバ3が第1の電圧印加手段
に相当し、アドレスドライバ2が第2の電圧印加手段に
相当し、維持放電発生回路54およびサステインドライ
バ4が第3の電圧印加手段に相当する。
In the present embodiment, the scan electrode 12 corresponds to the first electrode, the address electrode 11 corresponds to the second electrode, the sustain electrode 13 corresponds to the third electrode, and the setup circuits 52 and 55 , Address driver 2, scan driver 3 and sustain driver 4 are adjusting means,
It corresponds to a setup adjusting unit, a wall charge storage unit, and a wall charge reduction unit. Further, the subfield conversion unit 8 corresponds to a subfield dividing unit, the write / erase generating circuit 53 and the scan driver 3 correspond to a first voltage applying unit, and the address driver 2 corresponds to a second voltage applying unit. , Sustain discharge generating circuit 54 and sustain driver 4 correspond to third voltage applying means.

【0077】図2は、図1に示すスキャンドライバ3お
よび維持放電発生回路51の主要部の構成を示す回路図
である。
FIG. 2 is a circuit diagram showing a configuration of a main part of scan driver 3 and sustain discharge generating circuit 51 shown in FIG.

【0078】図2に示すスキャンドライバ3は、各スキ
ャン電極12ごとに設けられた複数の出力回路31,3
2,…を含む。例えば、スキャン電極12が480本あ
る場合は、480個の出力回路が設けられる。なお、書
き込み/消去発生回路53から書き込み/消去信号SW
として出力される制御信号S11〜S13,S21〜S
23,…は、各ラインすなわち各スキャン電極12ごと
に所定のタイミングで出力され、制御信号S11〜S1
3が出力回路31へ、制御信号S21〜S23が出力回
路32へ、以降同様に各制御信号が各出力回路へ入力さ
れる。
The scan driver 3 shown in FIG. 2 includes a plurality of output circuits 31 and 3 provided for each scan electrode 12.
Includes 2, ... For example, when there are 480 scan electrodes 12, 480 output circuits are provided. The write / erase signal SW from the write / erase generating circuit 53
Control signals S11 to S13, S21 to S output as
Are output at a predetermined timing for each line, that is, for each scan electrode 12, and control signals S11 to S1
3 is input to the output circuit 31, the control signals S21 to S23 are input to the output circuit 32, and thereafter each control signal is input to each output circuit.

【0079】出力回路31は、スイッチング素子である
FET(電界効果型トランジスタ、以下トランジスタと
称する)Q1〜Q3を含む。トランジスタQ1の一端は
セットアップ回路52に接続され、他端はノードN1に
接続され、そのゲートには書き込み/消去発生回路53
から制御信号S11が入力される。トランジスタQ2の
一端はノードN1に接続され、他端は電源端子V1に接
続され、そのゲートには書き込み/消去発生回路53か
ら制御信号S12が入力される。電源端子V1には、書
き込み動作用の電圧Vwが印加され、本実施の形態で
は、例えば、−90Vの電圧が印加されている。トラン
ジスタQ3の一端はノードN1に接続され、他端は接地
端子に接続され、そのゲートには書き込み/消去発生回
路53から制御信号S13が入力される。ノードN1か
ら出力される出力信号Pc1は第1ラインのスキャン電
極12へ出力される。
The output circuit 31 includes FETs (field-effect transistors, hereinafter referred to as transistors) Q1 to Q3 as switching elements. One end of the transistor Q1 is connected to the setup circuit 52, the other end is connected to the node N1, and the gate thereof has a write / erase generation circuit 53.
Receives the control signal S11. One end of the transistor Q2 is connected to the node N1, the other end is connected to the power supply terminal V1, and a control signal S12 from the write / erase generation circuit 53 is input to its gate. A voltage Vw for a write operation is applied to the power supply terminal V1, and in this embodiment, for example, a voltage of −90 V is applied. One end of the transistor Q3 is connected to the node N1, the other end is connected to the ground terminal, and a control signal S13 from the write / erase generating circuit 53 is input to the gate. The output signal Pc1 output from the node N1 is output to the scan electrode 12 on the first line.

【0080】出力回路32,…も出力回路31と同様の
構成を有している。出力回路32は、書き込み/消去発
生回路53から制御信号S21〜S23を入力され、第
2ラインのスキャン電極12へ出力信号Pc2を出力す
る。以降同様に各ラインごとの制御信号が書き込み/消
去発生回路53から各出力回路へ入力され、各出力回路
は対応するラインのスキャン電極12へ出力信号を出力
する。
The output circuits 32,... Have the same configuration as the output circuit 31. The output circuit 32 receives the control signals S21 to S23 from the write / erase generation circuit 53 and outputs an output signal Pc2 to the scan electrode 12 on the second line. Thereafter, similarly, a control signal for each line is input from the write / erase generation circuit 53 to each output circuit, and each output circuit outputs an output signal to the scan electrode 12 of the corresponding line.

【0081】また、図2に示す維持放電発生回路51
は、トランジスタQ11,Q12を含む。トランジスタ
Q11の一端は電源端子V11に接続され、他端はノー
ドN11を介してセットアップ回路52に接続され、そ
のゲートには水平同期信号Hおよび垂直同期信号Vを基
準として内部で作成された制御信号S1が入力される。
電源端子V11には維持電圧Vsが印加され、本実施の
形態では、例えば、185Vの電圧が印加されている。
トランジスタQ12の一端はノードN11を介してセッ
トアップ回路52に接続され、他端は接地端子に接続さ
れ、そのゲートには水平同期信号Hおよび垂直同期信号
Vを基準として内部で作成された制御信号S2が入力さ
れる。
The sustain discharge generating circuit 51 shown in FIG.
Includes transistors Q11 and Q12. One end of the transistor Q11 is connected to the power supply terminal V11, the other end is connected to the setup circuit 52 via the node N11, and its gate has a control signal internally generated based on the horizontal synchronization signal H and the vertical synchronization signal V. S1 is input.
The sustain voltage Vs is applied to the power supply terminal V11. In the present embodiment, for example, a voltage of 185 V is applied.
Transistor Q12 has one end connected to set-up circuit 52 via node N11, the other end connected to a ground terminal, and a control signal S2 internally generated based on horizontal synchronization signal H and vertical synchronization signal V at its gate. Is entered.

【0082】次に、上記のように構成されたスキャンド
ライバ3の動作について説明する。なお、以下の説明で
は、スキャンドライバ3の動作として、第1ラインのス
キャン電極12を駆動する出力回路31の動作について
説明するが、その他の出力回路の動作も出力回路31と
同様である。
Next, the operation of the scan driver 3 configured as described above will be described. In the following description, as the operation of the scan driver 3, the operation of the output circuit 31 for driving the scan electrodes 12 of the first line will be described. However, the operation of the other output circuits is the same as that of the output circuit 31.

【0083】まず、アドレス電極11とスキャン電極1
2との間に形成される壁電荷による壁電位差およびスキ
ャン電極12とサステイン電極13との間に形成される
壁電荷による壁電位差を調整するセットアップ期間にお
いてスキャン電極12に印加されるセットアップパルス
SPをスキャン電極12に印加する場合について説明す
る。
First, the address electrode 11 and the scan electrode 1
The setup pulse SP applied to the scan electrode 12 during the setup period for adjusting the wall potential difference caused by the wall charge formed between the scan electrode 12 and the scan electrode 12 and the sustain electrode 13 is adjusted. The case where the voltage is applied to the scan electrode 12 will be described.

【0084】この場合、制御信号S1がローレベルにな
り、トランジスタQ11がオフし、制御信号S2がハイ
レベルになりトランジスタQ2がオンする。したがっ
て、接地電位の維持放電信号が維持放電発生回路51か
らセットアップ回路52へ出力され、セットアップ回路
52は、後述するセットアップパルスSPを維持放電信
号に重畳してスキャンドライバ3へ出力する。このと
き、スキャンドライバ3では、制御信号S11がハイレ
ベルになりトランジスタQ1がオンし、制御信号S1
2,S13がローレベルになり、トランジスタQ2,Q
3がオフされる。したがって、セットアップ回路52か
ら出力されたセットアップパルスSPが出力信号Pc1
として第1ラインのスキャン電極12へ印加される。
In this case, the control signal S1 goes low, the transistor Q11 turns off, the control signal S2 goes high, and the transistor Q2 turns on. Therefore, a sustain discharge signal of the ground potential is output from sustain discharge generating circuit 51 to setup circuit 52, and setup circuit 52 superimposes a setup pulse SP described later on the sustain discharge signal and outputs it to scan driver 3. At this time, in the scan driver 3, the control signal S11 goes high, the transistor Q1 turns on, and the control signal S1
2, S13 goes low and the transistors Q2, Q2
3 is turned off. Therefore, the setup pulse SP output from the setup circuit 52 is the output signal Pc1
Is applied to the scan electrode 12 on the first line.

【0085】次に、複数の放電セル14の中から放電さ
せる放電セルを選択してアドレス放電を行うためのアド
レス期間においてスキャン電極12に印加される書き込
みパルスPwをスキャン電極12に印加する場合につい
て説明する。
Next, a case where a write pulse Pw applied to the scan electrode 12 during the address period for selecting a discharge cell to be discharged from the plurality of discharge cells 14 and performing an address discharge is applied to the scan electrode 12 will be described. explain.

【0086】この場合、表示される画素データに応じて
アドレスドライバ2から出力される書き込みパルスPw
aが0Vから70Vへ立ち上がるときに、制御信号S1
1がローレベルになりトランジスタQ1がオフし、制御
信号S12がハイレベルになりトランジスタQ2がオン
する。したがって、ノードN1の電圧が電源端子V1の
電圧Vwすなわち−90Vに立ち下げられて保持され
る。
In this case, the write pulse Pw output from the address driver 2 according to the pixel data to be displayed
When a rises from 0V to 70V, the control signal S1
1 goes low, the transistor Q1 turns off, the control signal S12 goes high, and the transistor Q2 turns on. Therefore, the voltage of the node N1 falls to the voltage Vw of the power supply terminal V1, that is, -90V, and is held.

【0087】次に、書き込みパルスPwaが70Vから
0Vに立ち下がるときに、制御信号S11がハイレベル
になりトランジスタQ1がオンし、制御信号S12がロ
ーレベルになりトランジスタQ2がオフされる。したが
って、ノードN1の電圧は0Vに立ち上げられて保持さ
れる。この結果、ノードN1から出力される出力信号P
c1は、0Vから−90Vへ変化して0Vに戻り、書き
込みパルスPwとして−90Vの負極性のパルス電圧が
第1ラインのスキャン電極12へ印加される。
Next, when the write pulse Pwa falls from 70 V to 0 V, the control signal S11 goes high, the transistor Q1 turns on, the control signal S12 goes low, and the transistor Q2 turns off. Therefore, the voltage of the node N1 rises to 0V and is maintained. As a result, output signal P output from node N1 is output.
c1 changes from 0V to -90V and returns to 0V, and a negative pulse voltage of -90V is applied to the scan electrode 12 of the first line as the write pulse Pw.

【0088】次に、上記のアドレス期間において選択さ
れた放電セルの維持放電を行うための維持期間において
スキャン電極12に印加される維持パルスPscをスキ
ャン電極12へ出力する場合について説明する。
Next, a case where the sustain pulse Psc applied to the scan electrode 12 in the sustain period for performing the sustain discharge of the discharge cell selected in the above address period is output to the scan electrode 12 will be described.

【0089】この場合、制御信号S11がハイレベルに
なりトランジスタQ1がオンし、制御信号S12,S1
3はローレベルになりトランジスタQ2,Q3はオフさ
れる。したがって、維持放電発生回路51から出力され
る維持放電信号がセットアップ回路52を介してスキャ
ンドライバ基本駆動信号SCとしてスキャンドライバ3
へ入力され、維持放電信号がトランジスタQ1を介して
出力信号Pc1として出力される。
In this case, the control signal S11 goes high, the transistor Q1 turns on, and the control signals S12, S1
3 goes low, turning off the transistors Q2 and Q3. Therefore, the sustain discharge signal output from sustain discharge generating circuit 51 is used as scan driver basic drive signal SC via setup circuit 52 as scan driver 3.
And a sustain discharge signal is output as an output signal Pc1 via the transistor Q1.

【0090】このとき、維持放電発生回路51では、ま
ず、制御信号S2がハイレベルになりトランジスタQ1
2がオンし、制御信号S1がローレベルになりトランジ
スタQ11がオフする。したがって、接地電位すなわち
0Vの電圧がスキャンドライバ基本駆動信号SCとして
出力される。所定時間経過後、制御信号S1がハイレベ
ルになりトランジスタQ11がオンし、制御信号S2が
ローレベルになりトランジスタQ12がオフする。した
がって、電源端子V11の維持電圧Vsすなわち185
Vの電圧がスキャンドライバ基本駆動信号SCとして出
力される。
At this time, in the sustain discharge generating circuit 51, first, the control signal S2 goes high, and the transistor Q1
2 turns on, the control signal S1 goes low, and the transistor Q11 turns off. Therefore, a ground potential, that is, a voltage of 0 V is output as scan driver basic drive signal SC. After a lapse of a predetermined time, the control signal S1 goes high and the transistor Q11 turns on, the control signal S2 goes low and the transistor Q12 turns off. Therefore, the sustain voltage Vs of the power supply terminal V11, that is, 185
The voltage of V is output as the scan driver basic drive signal SC.

【0091】上記の動作が所定のタイミングで順次繰り
返されることにより、0Vから185Vへ変化して0V
へ戻るスキャンドライバ基本駆動信号SCがトランジス
タQ1を介して出力信号Pc1として周期的に出力され
る。したがって、0Vから185Vへ変化して0Vへ戻
るパルス電圧が周期的に繰り返される出力信号Pc1が
維持パルスPscとして出力され、この維持パルスPs
cが第1ラインのスキャン電極12へ印加される。
The above operation is sequentially repeated at a predetermined timing, so that the voltage changes from 0V to 185V and becomes 0V.
The scan driver basic drive signal SC is periodically output as the output signal Pc1 via the transistor Q1. Therefore, an output signal Pc1 in which a pulse voltage that changes from 0V to 185V and returns to 0V is periodically repeated is output as sustain pulse Psc, and sustain pulse Ps
c is applied to the scan electrode 12 of the first line.

【0092】次に、維持期間の最後で維持放電を停止さ
せるための消去パルスPeをスキャン電極12に印加す
る場合について説明する。
Next, a case where an erase pulse Pe for stopping the sustain discharge at the end of the sustain period is applied to the scan electrode 12 will be described.

【0093】まず、維持期間の最後に上記と同様に、維
持パルスPscが0Vから185Vへ立ち上がり、18
5Vに保持される。このとき、所定時間経過後、制御信
号S11がローレベルになりトランジスタQ1がオフ
し、制御信号S13がハイレベルになりトランジスタQ
3がオンする。したがって、ノードN1の電圧が接地電
位である0Vに立ち下げられ、通常の維持パルスPsc
よりパルス幅の狭いパルスが出力信号Pc1として出力
される。
First, at the end of the sustain period, the sustain pulse Psc rises from 0 V to 185 V in the same manner as described above.
It is kept at 5V. At this time, after a lapse of a predetermined time, the control signal S11 goes low, the transistor Q1 turns off, the control signal S13 goes high, and the transistor Q1
3 turns on. Therefore, the voltage of node N1 falls to the ground potential of 0 V, and normal sustain pulse Psc
A pulse having a smaller pulse width is output as the output signal Pc1.

【0094】このとき、後述するように、サステイン電
極13に印加されるサステインパルスPsuは0Vに保
持されており、スキャン電極12とサステイン電極13
との間に消去放電が起こり、維持放電が停止され、この
ときにスキャン電極12に印加される幅細のパルスが消
去パルスPeとなる。消去パルスPeがスキャン電極1
2に印加されると、維持放電が停止されて維持期間が終
了し、休止期間へ移行する。
At this time, as described later, the sustain pulse Psu applied to the sustain electrode 13 is maintained at 0V, and the scan electrode 12 and the sustain electrode 13
And the sustain discharge is stopped, and the narrow pulse applied to the scan electrode 12 at this time becomes the erase pulse Pe. The erase pulse Pe is applied to the scan electrode 1
When the voltage is applied to 2, the sustain discharge is stopped, the sustain period ends, and the process shifts to the idle period.

【0095】次に、図2に示すセットアップ回路52に
ついてさらに詳細に説明する。図3は、図2に示すセッ
トアップ回路52の構成を示す回路図である。
Next, the setup circuit 52 shown in FIG. 2 will be described in more detail. FIG. 3 is a circuit diagram showing a configuration of setup circuit 52 shown in FIG.

【0096】図3に示すセットアップ回路52は、トラ
ンジスタQ51〜Q60、抵抗R51〜R53、コンデ
ンサC51〜C53、電源VF51〜VF54および電
源端子V51を含む。
The setup circuit 52 shown in FIG. 3 includes transistors Q51 to Q60, resistors R51 to R53, capacitors C51 to C53, power supplies VF51 to VF54, and a power supply terminal V51.

【0097】トランジスタQ51の一端は電源VF51
を介してノードN51に接続され、他端は抵抗R51の
一端に接続され、そのゲートには制御信号S51が入力
される。抵抗R51の他端はノードN52に接続され
る。トランジスタQ52の一端はノードN52に接続さ
れ、他端はノードN51と接続され、そのゲートには制
御信号S51が入力される。コンデンサC51は電源端
子V51とノードN52との間に接続される。電源端子
V51には、正極性のセットアップ電圧である最大電圧
Vcpが印加され、本実施の形態では、例えば、450
Vの電圧が印加されている。トランジスタQ53の一端
は電源端子V51に接続され、他端はノードN51に接
続され、そのゲートはノードN52に接続される。
One end of the transistor Q51 is connected to the power supply VF51.
, The other end is connected to one end of a resistor R51, and a control signal S51 is input to a gate of the resistor R51. The other end of resistor R51 is connected to node N52. Transistor Q52 has one end connected to node N52, the other end connected to node N51, and a control signal S51 input to its gate. Capacitor C51 is connected between power supply terminal V51 and node N52. The maximum voltage Vcp, which is a positive setup voltage, is applied to the power supply terminal V51.
A voltage of V is applied. Transistor Q53 has one end connected to power supply terminal V51, the other end connected to node N51, and the gate connected to node N52.

【0098】トランジスタQ54の一端は電源VF52
を介して接地端子に接続され、他端は抵抗R52の一端
に接続され、そのゲートには制御信号S52が入力され
る。抵抗R52の他端はノードN53に接続される。ト
ランジスタQ55の一端はノードN53に接続され、他
端は接地端子に接続され、そのゲートには制御信号S5
2が入力される。コンデンサC52はノードN51とノ
ードN53との間に接続される。トランジスタQ56の
一端はノードN51に接続され、他端は接地電位に接続
され、そのゲートはノードN53に接続される。
One end of the transistor Q54 is connected to the power supply VF52.
Is connected to a ground terminal, the other end is connected to one end of a resistor R52, and a control signal S52 is input to its gate. The other end of resistor R52 is connected to node N53. Transistor Q55 has one end connected to node N53, the other end connected to a ground terminal, and a control signal S5 connected to its gate.
2 is input. Capacitor C52 is connected between nodes N51 and N53. Transistor Q56 has one end connected to node N51, the other end connected to ground potential, and the gate connected to node N53.

【0099】トランジスタQ57の一端は電源VF53
を介してノードN51に接続され、他端は抵抗R53の
一端に接続され、そのゲートには制御信号S53が入力
される。抵抗R53の他端はノードN54に接続され
る。トランジスタQ58の一端はノードN54に接続さ
れ、他端はノードN51に接続され、そのゲートには制
御信号S53が入力される。コンデンサC53はノード
N54とノードN55との間に接続される。トランジス
タQ59の一端はノードN55に接続され、他端はノー
ドN51に接続され、そのゲートはノードN54に接続
される。
One end of the transistor Q57 is connected to the power supply VF53.
, The other end is connected to one end of a resistor R53, and a control signal S53 is input to a gate of the resistor R53. The other end of resistor R53 is connected to node N54. Transistor Q58 has one end connected to node N54, the other end connected to node N51, and a control signal S53 input to its gate. Capacitor C53 is connected between nodes N54 and N55. Transistor Q59 has one end connected to node N55, the other end connected to node N51, and the gate connected to node N54.

【0100】トランジスタQ60はノードN51とノー
ドN56との間に接続され、そのゲートには制御信号S
54が入力される。電源VF54はノードN55とノー
ドN56との間に接続される。電源VF54は、負極性
のセットアップ電圧である最小電圧Vcnを出力し、本
実施の形態では、例えば、最小電圧Vcnは−100V
である。ノードN56の電圧がセットアップパルスSP
として出力される。
Transistor Q60 is connected between nodes N51 and N56, and has a control signal S at its gate.
54 is input. Power supply VF54 is connected between nodes N55 and N56. The power supply VF54 outputs a minimum voltage Vcn that is a negative setup voltage. In the present embodiment, for example, the minimum voltage Vcn is −100 V
It is. The voltage of the node N56 is the setup pulse SP
Is output as

【0101】図4は、図3に示すセットアップ回路52
のセットアップ期間の動作を示すタイミング図である。
図4には、図3の制御信号S51〜S54およびセット
アップパルスSPが示される。なお、制御信号S51〜
S54は、水平同期信号Hおよび垂直同期信号V等を基
にセットアップ回路52内で発生される信号である。
FIG. 4 shows the setup circuit 52 shown in FIG.
FIG. 5 is a timing chart showing an operation during a setup period of FIG.
FIG. 4 shows the control signals S51 to S54 and the setup pulse SP of FIG. The control signals S51 to S51
S54 is a signal generated in the setup circuit 52 based on the horizontal synchronization signal H, the vertical synchronization signal V, and the like.

【0102】まず、期間Aの直前の期間では、制御信号
S51がハイレベルにあり、トランジスタQ51がオフ
し、トランジスタQ52がオンしている。したがって、
ノードN51およびノードN52の電位が等しくなり、
トランジスタQ53がオフしている。また、制御信号S
52がローレベルにあり、トランジスタQ54がオン
し、トランジスタQ55がオフしている。したがって、
ノードN53の電圧がハイレベルになり、トランジスタ
Q56がオンしている。また、制御信号S53がハイレ
ベルにありトランジスタQ57がオフし、トランジスタ
Q58がオンしている。したがって、ノードN51およ
びノードN54の電位が等しくなり、トランジスタQ5
9がオフしている。また、制御信号S54がハイレベル
にありトランジスタQ60がオンしている。したがっ
て、トランジスタQ56,Q60がオンし、ノードN5
6の電圧は接地電位となり、セットアップパルスSPが
接地電位(0V)で出力される。
First, in the period immediately before the period A, the control signal S51 is at the high level, the transistor Q51 is turned off, and the transistor Q52 is turned on. Therefore,
The potentials of the nodes N51 and N52 become equal,
Transistor Q53 is off. Also, the control signal S
52 is at low level, transistor Q54 is on, and transistor Q55 is off. Therefore,
The voltage of the node N53 becomes high level, and the transistor Q56 is turned on. Further, the control signal S53 is at the high level, the transistor Q57 is turned off, and the transistor Q58 is turned on. Therefore, the potentials of nodes N51 and N54 become equal, and transistor Q5
9 is off. Further, the control signal S54 is at the high level, and the transistor Q60 is on. Therefore, transistors Q56 and Q60 turn on, and node N5
The voltage of 6 becomes the ground potential, and the setup pulse SP is output at the ground potential (0 V).

【0103】次に、期間Aにおいて、制御信号S52が
ハイレベルになり、トランジスタQ54がオフし、トラ
ンジスタQ55がオンする。したがって、ノードN53
の電圧が接地電位となり、トランジスタQ56がオフす
る。また、制御信号S51がローレベルになり、トラン
ジスタQ51がオンし、トランジスタQ52がオフす
る。
Next, in the period A, the control signal S52 goes high, the transistor Q54 turns off, and the transistor Q55 turns on. Therefore, the node N53
Becomes the ground potential, and the transistor Q56 turns off. Also, the control signal S51 goes low, turning on the transistor Q51 and turning off the transistor Q52.

【0104】このとき、トランジスタQ53のゲート電
圧であるノードN52の電圧は、抵抗R51の抵抗値
と、コンデンサC51の容量、トランジスタQ53のゲ
ート−ドレイン間容量およびゲート−ソース間容量の並
列容量とにより決定される時定数により0Vから徐々に
上昇する。そして、ノードN52の電圧がトランジスタ
Q53をオンできるレベルに達すると、トランジスタQ
53がオンし、電源端子V51の電圧Vcpがトランジ
スタQ53を介してトランジスタQ53のソース側に現
れようとする。
At this time, the voltage at the node N52, which is the gate voltage of the transistor Q53, depends on the resistance value of the resistor R51, the capacitance of the capacitor C51, and the parallel capacitance of the gate-drain capacitance and the gate-source capacitance of the transistor Q53. The voltage gradually increases from 0 V according to the determined time constant. When the voltage at the node N52 reaches a level at which the transistor Q53 can be turned on, the transistor Q53 is turned on.
53 turns on, and the voltage Vcp of the power supply terminal V51 tries to appear on the source side of the transistor Q53 via the transistor Q53.

【0105】しかしながら、トランジスタQ53のソー
ス電圧が上昇すると、電源VF51の電圧もその上昇と
ともに上昇するため、トランジスタQ51を介してトラ
ンジスタQ53のゲート電圧も上昇し、トランジスタQ
53のゲート−ソース間の電位差が一定に保たれる。し
たがって、トランジスタQ53は一気に完全なオン状態
とはならず、上記の時定数に従ってソース電圧が徐々に
上昇するランプ波形となり、このランプ波形がトランジ
スタQ60を介してノードN56へ出力される。この結
果、セットアップパルスSPは、徐々に上昇するランプ
波形として出力され、その電圧が最大電圧Vcpに達す
るまで上昇し、期間Bでは最大電圧Vcpに保持され
る。
However, when the source voltage of transistor Q53 rises, the voltage of power supply VF51 also rises with the rise, so that the gate voltage of transistor Q53 also rises via transistor Q51,
The potential difference between the gate and the source of 53 is kept constant. Therefore, transistor Q53 does not attain a complete ON state at once, but has a ramp waveform in which the source voltage gradually increases in accordance with the above time constant, and this ramp waveform is output to node N56 via transistor Q60. As a result, the setup pulse SP is output as a ramp waveform that gradually rises, rises until its voltage reaches the maximum voltage Vcp, and is maintained at the maximum voltage Vcp in the period B.

【0106】次に、期間Cにおいて、制御信号S51が
ハイレベルになり、トランジスタQ51がオフし、トラ
ンジスタQ52がオンする。したがって、ノードN51
およびノードN52の電圧が等しくなり、トランジスタ
Q53がオフする。また、制御信号S52がローレベル
になり、トランジスタQ54がオンし、トランジスタQ
55がオフする。
Next, in a period C, the control signal S51 goes high, the transistor Q51 turns off, and the transistor Q52 turns on. Therefore, the node N51
And the voltage of the node N52 becomes equal, and the transistor Q53 is turned off. Further, the control signal S52 becomes low level, the transistor Q54 turns on, and the transistor Q54
55 turns off.

【0107】このとき、トランジスタQ56のゲート電
圧であるノードN53の電圧は、抵抗R52の抵抗値
と、コンデンサC52の容量、トランジスタQ56のゲ
ート−ドレイン間容量およびゲート−ソース間容量の並
列容量とにより決定される時定数により徐々に上昇す
る。そして、ノードN53の電圧がトランジスタQ56
をオンできるレベルに達すると、トランジスタQ56が
オンし、オンしたトランジスタQ56を介して接地端子
へ電荷を放出する。したがって、トランジスタQ56の
ドレイン電圧すなわちノードN51の電圧は、徐々に降
下するランプ波形となり、このランプ波形がトランジス
タQ60を介してノードN56へ出力される。この結
果、セットアップパルスSPは、徐々に減少するランプ
波形として出力され、その電圧が接地電位に達するまで
降下し、期間Dでは接地電位に保持される。
At this time, the voltage at the node N53, which is the gate voltage of the transistor Q56, depends on the resistance of the resistor R52, the capacitance of the capacitor C52, and the parallel capacitance of the gate-drain capacitance and the gate-source capacitance of the transistor Q56. It gradually increases according to the determined time constant. Then, the voltage of the node N53 becomes the transistor Q56
Is turned on, the transistor Q56 is turned on, and charges are discharged to the ground terminal via the turned-on transistor Q56. Therefore, the drain voltage of transistor Q56, that is, the voltage of node N51 has a gradually falling ramp waveform, and this ramp waveform is output to node N56 via transistor Q60. As a result, the setup pulse SP is output as a ramp waveform that gradually decreases, falls until the voltage reaches the ground potential, and is maintained at the ground potential during the period D.

【0108】次に、期間Eにおいて、制御信号S54が
ローレベルになり、トランジスタQ60がオフし、ノー
ドN51の電圧はノードN56に出力されない。一方、
制御信号S53がローレベルになり、トランジスタQ5
7がオンし、トランジスタQ58がオフする。このと
き、トランジスタQ59のゲート電圧であるノードN5
4の電圧は、抵抗R57の抵抗値と、コンデンサC53
の容量、トランジスタQ59のゲート−ドレイン間容量
およびゲート−ソース間容量の並列容量とにより決定さ
れる時定数により徐々に上昇する。ここで、トランジス
タQ59のドレイン電圧すなわちノードN55の電圧
は、ノードN56の電圧が0Vのときに電源VF54の
出力電圧となっていたのが、ノードN54の電圧がトラ
ンジスタQ59をオンできるレベルに達し、トランジス
タQ59がオンすると、トランジスタQ56を介してノ
ードN51が接地端子と接続されているため、トランジ
スタQ59のドレイン電圧は接地電位に降下しようとす
る。
Next, in the period E, the control signal S54 goes low, the transistor Q60 turns off, and the voltage of the node N51 is not output to the node N56. on the other hand,
When the control signal S53 goes low, the transistor Q5
7 turns on, and the transistor Q58 turns off. At this time, the node N5 which is the gate voltage of the transistor Q59
4 is the resistance value of the resistor R57 and the resistance of the capacitor C53.
, And the parallel capacitance of the gate-drain capacitance and the gate-source capacitance of the transistor Q59. Here, the drain voltage of the transistor Q59, that is, the voltage of the node N55 is the output voltage of the power supply VF54 when the voltage of the node N56 is 0 V, but the voltage of the node N54 reaches a level at which the transistor Q59 can be turned on. When the transistor Q59 is turned on, the drain voltage of the transistor Q59 tends to drop to the ground potential because the node N51 is connected to the ground terminal via the transistor Q56.

【0109】しかしながら、トランジスタQ59のドレ
イン電圧が降下すると、コンデンサC53を介してトラ
ンジスタQ59のゲート電圧も低下するので、トランジ
スタQ59は一気に完全なオン状態とはならず、トラン
ジスタQ59のドレインの電荷がトランジスタQ56を
介して接地端子へ徐々に放出され、トランジスタQ59
のドレイン電圧は徐々に0Vに近づいていく。ここで、
ノードN56の電圧は、トランジスタQ59のドレイン
の電位より電源VF54の出力電圧だけ低いので、徐々
に最小電圧Vcnに近づき、徐々に降下するランプ波形
がノードN56から出力される。この結果、セットアッ
プパルスSPは、徐々に降下するランプ波形として出力
され、その電圧が最小電圧Vcnに達するまで降下し、
期間Fでは最小電圧Vcnに保持される。
However, when the drain voltage of the transistor Q59 drops, the gate voltage of the transistor Q59 also drops via the capacitor C53, so that the transistor Q59 does not turn on completely at once, and the charge at the drain of the transistor Q59 is reduced. It is gradually discharged to the ground terminal via Q56, and the transistor Q59
Drain voltage gradually approaches 0V. here,
Since the voltage of the node N56 is lower than the potential of the drain of the transistor Q59 by the output voltage of the power supply VF54, the voltage gradually approaches the minimum voltage Vcn and a ramp waveform that gradually decreases is output from the node N56. As a result, the setup pulse SP is output as a gradually falling ramp waveform, and falls until its voltage reaches the minimum voltage Vcn.
In the period F, the voltage is kept at the minimum voltage Vcn.

【0110】最後に、期間Gにおいて、制御信号S53
がハイレベルになり、トランジスタQ57がオフし、ト
ランジスタQ58がオンする。したがって、ノードN5
1およびノードN54の電位が等しくなり、トランジス
タQ59がオフする。また、制御信号S54がハイレベ
ルになり、トランジスタQ60がオンされる。このと
き、トランジスタQ56はオンしているので、ノードN
56の電圧はトランジスタQ56を介して接地電位に一
気に引き戻され、0Vに保持される。
Finally, in the period G, the control signal S53
Goes high, the transistor Q57 turns off, and the transistor Q58 turns on. Therefore, node N5
1 and the potential of the node N54 become equal, and the transistor Q59 is turned off. Also, the control signal S54 goes high, turning on the transistor Q60. At this time, since the transistor Q56 is on, the node N
The voltage of 56 is immediately returned to the ground potential via the transistor Q56, and is maintained at 0V.

【0111】なお、図1に示す維持放電発生回路54も
図2に示す維持放電発生回路51と同様に構成され、維
持期間において、スキャンドライバ基本駆動信号SCを
反転させ、185Vから0Vへ変化して185Vへ戻る
サステインドライバ基本駆動信号SUがサステインドラ
イバ4へ出力される。
Note that sustain discharge generating circuit 54 shown in FIG. 1 is configured similarly to sustain discharge generating circuit 51 shown in FIG. 2, and in the sustain period, scan driver basic drive signal SC is inverted to change from 185V to 0V. The basic driver drive signal SU that returns to 185 V is output to the sustain driver 4.

【0112】また、図1に示すセットアップ回路55も
電源端子V11の維持電圧Vsをサステイン電極13用
のセットアップ電圧Vupに変更することにより図2に
示す維持放電発生回路51と同様に構成され、セットア
ップ期間において、0Vから280Vへ変化して0Vへ
戻るサステインドライバ基本駆動信号SUがサステイン
ドライバ4へ出力される。
The setup circuit 55 shown in FIG. 1 is configured similarly to the sustain discharge generation circuit 51 shown in FIG. 2 by changing the sustain voltage Vs of the power supply terminal V11 to the setup voltage Vup for the sustain electrode 13. In the period, the sustain driver basic drive signal SU that changes from 0 V to 280 V and returns to 0 V is output to the sustain driver 4.

【0113】このように、サステインドライバ4は、サ
ステインドライバ基本駆動信号SUにより後述するセッ
トアップパルスSTおよびサステインパルスPsuをす
べてのサステイン電極13へ出力する。
As described above, the sustain driver 4 outputs a setup pulse ST and a sustain pulse Psu, which will be described later, to all the sustain electrodes 13 in accordance with the sustain driver basic drive signal SU.

【0114】図5は、図1のPDP1の各電極に印加さ
れる駆動電圧を示すタイミング図である。図5では、ア
ドレス電極11、サステイン電極13および第nライン
のスキャン電極12(n)と第(n+1)ラインのスキ
ャン電極12(n+1)の駆動電圧が示されている。こ
こで、nは任意の整数である。なお、図5中の各放電開
始電圧Vsp,Vdp,Vsn,Vdnは、スキャンパ
ルスSPにおいて各電極間の実効電位差が各放電開始電
圧Vsp,Vdp,Vsn,Vdnに達した時点に図示
しており、他の実施の形態も同様である。
FIG. 5 is a timing chart showing driving voltages applied to the respective electrodes of PDP 1 of FIG. FIG. 5 shows the drive voltages of the address electrode 11, the sustain electrode 13, the scan electrode 12 (n) of the n-th line, and the scan electrode 12 (n + 1) of the (n + 1) -th line. Here, n is an arbitrary integer. Note that the discharge start voltages Vsp, Vdp, Vsn, and Vdn in FIG. 5 are shown when the effective potential difference between the electrodes reaches the discharge start voltages Vsp, Vdp, Vsn, and Vdn in the scan pulse SP. The same applies to other embodiments.

【0115】本実施の形態では、例えば、1フィールド
を8つのサブフィールドに分割し、第1サブフィールド
の前だけに、すなわち1垂直走査期間ごとにセットアッ
プ期間を設定し、各サブフィールドは、各ラインごとに
アドレス期間、維持期間および休止期間が設定されてい
る。なお、サブフィールドの分割数は、上記の例に特に
限定されず、他の数でもよく、また、セットアップ期間
も、上記の例に特に限定されず、各サブフィールの最初
のサブフィールドの前または最後のサブフィールドの後
に垂直走査期間の整数倍の時間間隔で設定する等しても
よい。上記の点は以下の各実施の形態も同様である。
In the present embodiment, for example, one field is divided into eight subfields, and a setup period is set only before the first subfield, that is, every vertical scanning period. An address period, a sustain period, and a pause period are set for each line. Note that the number of subfield divisions is not particularly limited to the above example, may be another number, and the setup period is not particularly limited to the above example, either before the first subfield of each subfield or After the last subfield, it may be set at a time interval that is an integral multiple of the vertical scanning period. The above points are the same in the following embodiments.

【0116】まず、スキャン電極12とサステイン電極
13との間のセットアップ動作について説明する。図5
に示すように、セットアップ期間には、すべてのスキャ
ン電極12にセットアップパルスSPが同時に印加され
る。セットアップパルスSPは、0Vからランプ波形に
より順次増加し、最大電圧Vcpまで上昇する。一方、
アドレス電極11およびサステイン電極13はともに0
Vに保持される。
First, the setup operation between scan electrode 12 and sustain electrode 13 will be described. FIG.
As shown in (1), the setup pulse SP is simultaneously applied to all the scan electrodes 12 during the setup period. The setup pulse SP sequentially increases from 0 V by a ramp waveform and rises to the maximum voltage Vcp. on the other hand,
Address electrode 11 and sustain electrode 13 are both 0
Held at V.

【0117】このとき、上記のセットアップパルスSP
により外部から印加した緩やかに増加する電圧による電
位差と、セットアップ期間に入る時点ですでに蓄えられ
ているスキャン電極12とサステイン電極13との間の
壁電位差とを合計した電圧が、スキャン電極12とサス
テイン電極13との間の正方向の放電開始電圧Vspを
越えた時点から、スキャン電極12とサステイン電極1
3との間に正方向の微弱放電が始まり、セットアップパ
ルスSPの電圧が最大電圧Vcpに達するまで継続す
る。
At this time, the above setup pulse SP
The voltage obtained by summing the potential difference due to the gently increasing voltage applied from the outside and the wall potential difference between the scan electrode 12 and the sustain electrode 13 already stored at the time of entering the setup period becomes the scan electrode 12 From the point in time when the discharge start voltage Vsp in the positive direction between the scan electrode 12 and the sustain electrode 1 has been exceeded.
3, the weak discharge in the positive direction starts and continues until the voltage of the setup pulse SP reaches the maximum voltage Vcp.

【0118】このように、スキャン電極12とサステイ
ン電極13との間の壁電荷蓄積期間CS1において、こ
の微弱放電によりスキャン電極12とサステイン電極1
3との間に徐々に壁電荷が蓄えられ、大きな負極性の壁
電位差が形成される。
As described above, in the wall charge accumulation period CS1 between the scan electrode 12 and the sustain electrode 13, the scan electrode 12 and the sustain electrode 1
3, wall charges are gradually accumulated, and a large negative wall potential difference is formed.

【0119】次に、スキャン電極12に印加されるセッ
トアップパルスSPの電圧が最大電圧Vcpに保持され
ている期間に、サステイン電極13に印加されるセット
アップパルスSTの電圧をセットアップ電圧Vupに立
ち上げ、その後セットアップパルスSPの電圧をランプ
波形により緩やかに減少させていく。
Next, while the voltage of the setup pulse SP applied to the scan electrode 12 is maintained at the maximum voltage Vcp, the voltage of the setup pulse ST applied to the sustain electrode 13 is raised to the setup voltage Vup. Thereafter, the voltage of the setup pulse SP is gradually reduced by a ramp waveform.

【0120】このとき、スキャン電極12とサステイン
電極13との間の壁電位差と、スキャン電極12および
サステイン電極13に印加した電圧による電位差とを合
計した電圧が、スキャン電極12とサステイン電極13
との間の負方向の放電開始電圧Vsnを越えた時点か
ら、スキャン電極12とサステイン電極13との間に負
方向の微弱放電が始まり、セットアップパルスSPの電
圧が0Vに達するまで継続される。
At this time, the sum of the wall potential difference between the scan electrode 12 and the sustain electrode 13 and the potential difference due to the voltage applied to the scan electrode 12 and the sustain electrode 13 becomes the scan electrode 12 and the sustain electrode 13.
From the point at which the discharge start voltage Vsn in the negative direction is exceeded, a weak discharge in the negative direction starts between the scan electrode 12 and the sustain electrode 13 and continues until the voltage of the setup pulse SP reaches 0V.

【0121】このように、スキャン電極12とサステイ
ン電極13との間の壁電荷低減期間CS2において、こ
の微弱放電によりスキャン電極12とサステイン電極1
3との間に蓄えていた壁電荷は徐々に減少し、負極性の
壁電位差のままで残るか、壁電位差が0Vとなるか、ま
たは、正極性の壁電位差に変化して残るかのいずれかの
状態となる。
As described above, in the wall charge reduction period CS2 between the scan electrode 12 and the sustain electrode 13, the weak discharge causes the scan electrode 12 and the sustain electrode 1 to fall.
3 gradually decreases and remains as a negative wall potential difference, the wall potential difference becomes 0 V, or changes to a positive wall potential difference and remains. That is the state.

【0122】上記のどの状態になるかは、サステイン電
極13に印加するセットアップ電圧Vupと、スキャン
電極12とサステイン電極13との間の壁電位差が0V
のときの負方向の放電開始電圧Vsn0とによって決定
される。例えば、|Vup|<|Vsn0|の場合に負
極性の壁電位差が残り、|Vup|=|Vsn0|の場
合に壁電位差が0Vとなり、|Vup|>|Vsn0|
の場合に正極性の壁電位差が残る。上記の負方向の放電
開始電圧Vsn0は、各スキャン電極12に固有の値で
あり、サステイン電極13に印加するセットアップ電圧
Vupを調整することにより、スキャン電極12とサス
テイン電極13との間の壁電位差を上記のような種々の
状態に調整することができる。
The above state depends on whether the setup voltage Vup applied to the sustain electrode 13 and the wall potential difference between the scan electrode 12 and the sustain electrode 13 are 0V.
And the discharge starting voltage Vsn0 in the negative direction at the time of For example, when | Vup | <| Vsn0 |, a negative wall potential difference remains, and when | Vup | = | Vsn0 |, the wall potential difference becomes 0 V, and | Vup |> | Vsn0 |
In this case, a positive wall potential difference remains. The above-mentioned negative firing voltage Vsn0 is a value unique to each scan electrode 12, and by adjusting the setup voltage Vup applied to the sustain electrode 13, the wall potential difference between the scan electrode 12 and the sustain electrode 13 is adjusted. Can be adjusted to various states as described above.

【0123】次に、スキャン電極12とアドレス電極1
1との間のセットアップ動作について説明する。セット
アップ期間に入る時点ですでに蓄えられているスキャン
電極12とアドレス電極11との間の壁電位差と、セッ
トアップパルスSPにより緩やかに増加する電圧による
電位差とを合計した電圧が、スキャン電極12とアドレ
ス電極11との間の正方向の放電開始電圧Vdpを越え
た時点から、スキャン電極12とアドレス電極11との
間に正方向の微弱放電が始まり、セットアップパルスS
Pの電圧が最大電圧Vcpに達するまで継続する。
Next, the scan electrode 12 and the address electrode 1
1 will be described. The voltage obtained by adding the wall potential difference between the scan electrode 12 and the address electrode 11 already stored at the time of entering the setup period and the potential difference due to the voltage gradually increased by the setup pulse SP is the scan electrode 12 and the address. From the point in time when the voltage exceeds the discharge start voltage Vdp in the positive direction between the scan electrode 12 and the address electrode 11, weak discharge in the positive direction starts between the scan electrode 12 and the address electrode 11, and the setup pulse S
It continues until the voltage of P reaches the maximum voltage Vcp.

【0124】このように、スキャン電極12とアドレス
電極11との間の壁電荷蓄積期間CD1において、この
微弱放電によりスキャン電極12とアドレス電極11と
の間に徐々に壁電荷が蓄えられ、大きな負極性の壁電位
差が形成される。
As described above, during the wall charge accumulation period CD1 between the scan electrode 12 and the address electrode 11, the weak discharge gradually accumulates the wall charge between the scan electrode 12 and the address electrode 11, and the large negative electrode A wall potential difference is formed.

【0125】次に、セットアップパルスSPの電圧を緩
やかに減少させ、0Vまで減少させても、アドレス電極
11に印加される電圧は0Vのままであるため、スキャ
ン電極12とアドレス電極11との間の壁電位差とセッ
トアップパルスSPによる電位差とを合計した電圧は、
スキャン電極12とアドレス電極11との間の負方向の
放電開始電圧Vdnを越えず、この期間では放電は発生
しない。
Next, even if the voltage of the setup pulse SP is gradually reduced to 0 V, the voltage applied to the address electrode 11 remains at 0 V. Is the sum of the wall potential difference and the potential difference due to the setup pulse SP,
The voltage does not exceed the discharge start voltage Vdn in the negative direction between the scan electrode 12 and the address electrode 11, and no discharge occurs during this period.

【0126】その後、セットアップパルスSPの電圧を
所定時間の間0Vに保持した後、さらに負方向に緩やか
に減少させていくと、負方向の放電開始電圧Vdnを越
えた時点で微弱放電が開始され、セットアップパルスS
Pの電圧が最小電圧Vcnに達するまで継続される。し
たがって、スキャン電極12とアドレス電極11との間
の壁電荷低減期間CD2において、この微弱放電により
スキャン電極12とアドレス電極11との間に蓄えてい
た壁電荷は徐々に減少し、負極性の壁電位差のままで残
るか、壁電位差が0Vとなるか、または、正極性の壁電
位差に変化して残るかのいずれかの状態となる。
Thereafter, the voltage of the setup pulse SP is maintained at 0 V for a predetermined time and then gradually decreased in the negative direction. When the voltage exceeds the discharge start voltage Vdn in the negative direction, a weak discharge is started. , Setup pulse S
It continues until the voltage of P reaches the minimum voltage Vcn. Therefore, in the wall charge reduction period CD2 between the scan electrode 12 and the address electrode 11, the wall charge stored between the scan electrode 12 and the address electrode 11 gradually decreases due to the weak discharge, and the negative polarity wall Either the potential remains as it is, the wall potential difference becomes 0 V, or the state changes to a positive wall potential difference and remains.

【0127】上記のどの状態になるかは、セットアップ
パルスSPの最小電圧Vcnと、スキャン電極12とア
ドレス電極11との間の壁電位差が0Vのときの負方向
の放電開始電圧Vdn0とによって決定される。例え
ば、|Vcn|<|Vdn0|の場合に負極性の壁電位
差が残り、|Vcn|=|Vdn0|の場合に壁電位差
が0となり、|Vcn|>|Vdn0|の場合に正極性
の壁電位差が残る。上記の負方向の放電開始電圧Vdn
0は、各スキャン電極12に固有の値であり、セットア
ップパルスSPの最小電圧Vcnを調整することによ
り、スキャン電極12とアドレス電極11との間の壁電
位差を調整することができる。
The above state is determined by the minimum voltage Vcn of the setup pulse SP and the discharge start voltage Vdn0 in the negative direction when the wall potential difference between the scan electrode 12 and the address electrode 11 is 0V. You. For example, a negative wall potential difference remains when | Vcn | <| Vdn0 |, a wall potential difference becomes 0 when | Vcn | = | Vdn0 |, and a positive wall when | Vcn |> | Vdn0 | A potential difference remains. The above-mentioned discharge starting voltage Vdn in the negative direction
0 is a value unique to each scan electrode 12, and the wall potential difference between the scan electrode 12 and the address electrode 11 can be adjusted by adjusting the minimum voltage Vcn of the setup pulse SP.

【0128】上記のように、セットアップ期間において
サステイン電極13に印加するサステイン電圧Vupを
調整することによりスキャン電極12とサステイン電極
13との間の壁電位差を調整することができるととも
に、スキャン電極に印加されるセットアップパルスSP
の最小電圧Vcnを調整することによりスキャン電極1
2とアドレス電極11との間の壁電位差を調整すること
が可能となる。
As described above, by adjusting the sustain voltage Vup applied to the sustain electrode 13 during the setup period, the wall potential difference between the scan electrode 12 and the sustain electrode 13 can be adjusted, and the voltage applied to the scan electrode can be adjusted. Setup pulse SP
Of the scan electrode 1 by adjusting the minimum voltage Vcn of
It is possible to adjust the wall potential difference between the address electrodes 2 and the address electrodes 11.

【0129】また、上記の調整では、他方の壁電荷に影
響しない微弱放電により各電極間の壁電位差を調整して
いるので、各調整を互いに干渉せずに独立して行うこと
ができる。したがって、アドレス放電前のセットアップ
期間において、スキャン電極12とサステイン電極13
との間の壁電位差とスキャン電極12とアドレス電極1
1との間の壁電位差をそれぞれ独立して高精度に調整す
ることができ、アドレス放電に最適な状態にすることが
できる。
In the above adjustment, since the wall potential difference between the electrodes is adjusted by a weak discharge which does not affect the other wall charge, the adjustments can be performed independently without interfering with each other. Therefore, during the setup period before the address discharge, the scan electrode 12 and the sustain electrode 13
Between the scan electrode 12 and the address electrode 1
1 can be independently and precisely adjusted with high accuracy, and can be in an optimal state for address discharge.

【0130】なお、微弱放電を安定に行うためのセット
アップパルスSPのランプ波形の変化割合としては、図
4に示すセットアップパルスSPの立ち上がり期間Aが
約150〜450μsのときに約1〜3V/μsの割合
で増加させ、第1の立ち下がり期間Cが約150〜45
0μsのときに約1〜3V/μsの割合で減少させ、第
2の立ち下がり期間Eが約30〜100μsのときに約
1〜3V/μsの割合で減少させることが好ましい。
The ramp waveform of the setup pulse SP for stably performing the weak discharge is about 1-3 V / μs when the rising period A of the setup pulse SP shown in FIG. 4 is about 150-450 μs. And the first falling period C is about 150 to 45
It is preferable to decrease at a rate of about 1 to 3 V / μs at 0 μs, and to decrease at a rate of about 1 to 3 V / μs when the second fall period E is about 30 to 100 μs.

【0131】次に、アドレス電極11とスキャン電極1
2との間のアドレス放電の動作について説明する。アド
レス期間には、スキャン電極12に負極性の書き込みパ
ルスPwが印加される。書き込みパルスPwは、各サブ
フィールドの始まりに位置する。この書き込みパルスP
wに同期してアドレス電極11に正極性の書き込みパル
スPwaが印加される。アドレス電極11に印加される
書き込みパルスPwaのオン/オフは、表示する各画素
に応じて制御される。書き込みパルスPwと書き込みパ
ルスPwaとが同時に印加されると、スキャン電極12
とアドレス電極11との交点の放電セル14でアドレス
放電が発生し、その放電セル14が点灯する。
Next, the address electrode 11 and the scan electrode 1
2 will be described. During the address period, a negative write pulse Pw is applied to the scan electrode 12. The write pulse Pw is located at the beginning of each subfield. This write pulse P
A write pulse Pwa of a positive polarity is applied to the address electrode 11 in synchronization with w. ON / OFF of the write pulse Pwa applied to the address electrode 11 is controlled according to each pixel to be displayed. When the write pulse Pw and the write pulse Pwa are applied simultaneously, the scan electrode 12
An address discharge is generated in the discharge cell 14 at the intersection of the address and the address electrode 11, and the discharge cell 14 is turned on.

【0132】具体的には、アドレス電極11に印加され
る書き込みパルスPwaは、0Vから70Vに立ち上が
り、所定時間経過後に70Vから0Vに立ち下がる。書
き込みパルスPwは、アドレス電極11の書き込みパル
スPwaに同期して、0Vから−90Vに立ち下がり、
所定時間経過後に−90Vから0Vに立ち上がる。した
がって、アドレス電極11とスキャン電極12との間に
160Vの電圧が印加されることになり、アドレス電極
11とスキャン電極12との間でアドレス放電が発生す
る。なお、サステイン電極13に印加される電圧は、ア
ドレス期間の初期に0Vから185Vに立ち上がり、1
85Vに保持されている。
More specifically, the write pulse Pwa applied to the address electrode 11 rises from 0V to 70V, and falls from 70V to 0V after a predetermined time has elapsed. The write pulse Pw falls from 0V to -90V in synchronization with the write pulse Pwa of the address electrode 11,
After a lapse of a predetermined time, the voltage rises from -90V to 0V. Therefore, a voltage of 160 V is applied between the address electrode 11 and the scan electrode 12, and an address discharge occurs between the address electrode 11 and the scan electrode 12. The voltage applied to the sustain electrode 13 rises from 0 V to 185 V at the beginning of the address period, and
It is kept at 85V.

【0133】次に、アドレス放電に適する壁電位差の条
件について説明する。セットアップ期間後の最初のアド
レス放電では、セットアップ動作により調整された各電
極間の壁電位差と外部から印加される駆動パルスの電圧
による電位差とを合計した電圧によって放電の有無が決
定される。
Next, conditions of the wall potential difference suitable for the address discharge will be described. In the first address discharge after the setup period, the presence / absence of discharge is determined by the sum of the wall potential difference between the electrodes adjusted by the setup operation and the potential difference due to the voltage of the driving pulse applied from the outside.

【0134】アドレス期間にサステイン電極13に印加
される電圧は、維持放電に必要な維持電圧Vsに設定さ
れ、負極性の書き込みパルスPwの電圧Vwと正極性の
書き込みパルスPwaの電圧Vdとをスキャン電極12
およびアドレス電極11に同時に印加することによりア
ドレス放電が開始される。
The voltage applied to the sustain electrode 13 during the address period is set to the sustain voltage Vs required for sustain discharge, and scans the voltage Vw of the negative write pulse Pw and the voltage Vd of the positive write pulse Pwa. Electrode 12
Address discharge is started by applying the voltage to the address electrodes 11 simultaneously.

【0135】このとき、スキャン電極12に印加される
電圧Vwとサステイン電極13に印加される維持電圧V
sとによる電位差とセットアップ期間に蓄積された壁電
位差とを合計した電圧がアドレス期間におけるサステイ
ン電極13とスキャン電極12との間の放電開始電圧を
越えないように設定される。一方、スキャン電極12に
印加される電圧Vwとアドレス電極11に印加される電
圧Vdとによる電位差とセットアップ期間に蓄積された
壁電位差とを合計した電圧は、スキャン電極12とアド
レス電極11との間の放電開始電圧を越えるように設定
される。
At this time, voltage Vw applied to scan electrode 12 and sustain voltage V applied to sustain electrode 13
s and the wall potential difference accumulated during the setup period are set so that the total voltage does not exceed the discharge start voltage between the sustain electrode 13 and the scan electrode 12 during the address period. On the other hand, the sum of the potential difference between the voltage Vw applied to the scan electrode 12 and the voltage Vd applied to the address electrode 11 and the wall potential difference accumulated during the setup period is a voltage between the scan electrode 12 and the address electrode 11. Is set so as to exceed the discharge starting voltage.

【0136】このように、スキャン電極12とアドレス
電極11との間でアドレス放電が開始されると、そのプ
ライミング効果によりスキャン電極12とサステイン電
極13との間の放電を誘発して完全なアドレス放電が行
われ、スキャン電極12とサステイン電極13との間に
は維持放電に必要な壁電位差となる壁電荷が形成され
る。
As described above, when the address discharge is started between the scan electrode 12 and the address electrode 11, a discharge between the scan electrode 12 and the sustain electrode 13 is induced by the priming effect to complete the address discharge. Is performed, and a wall charge is formed between the scan electrode 12 and the sustain electrode 13 so as to be a wall potential difference required for the sustain discharge.

【0137】一方、本実施の形態では、第1サブフィー
ルドの前だけにセットアップ期間を設定しているため、
第1サブフィールドのアドレス放電時以外すなわち第2
サブフィールド以降の各アドレス放電時には、セットア
ップ期間により調整された壁電位差を直接利用すること
はできない。したがって、第2サブフィールド以降で
は、直前のサブフィールドの維持期間において、後述す
るように維持パルスPscとサステインパルスPsuと
により形成された壁電位差を消去放電により次のアドレ
ス放電に必要な壁電位差に調整しなければならない。
On the other hand, in the present embodiment, since the setup period is set only before the first subfield,
Other than during the address discharge of the first subfield, that is, the second
At each address discharge after the subfield, the wall potential difference adjusted by the setup period cannot be directly used. Therefore, after the second subfield, in the sustain period of the immediately preceding subfield, the wall potential difference formed by the sustain pulse Psc and the sustain pulse Psu is changed to the wall potential difference required for the next address discharge by the erase discharge as described later. I have to adjust.

【0138】本実施の形態では、消去放電は、消去パル
スPeとして維持パルスPscよりパルス幅の狭いパル
スをサステインパルスPsuと同期して印加させること
により行われる。上記のように、制御信号S11がロー
レベルになり、制御信号S13がハイレベルになるタイ
ミングを変化させることにより、消去パルスPeのパル
ス幅を制御することができる。したがって、書き込み/
消去発生回路53により消去パルスPeのパルス幅を調
整することによりスキャン電極12とサステイン電極1
3との間の壁電位差を調整することができる。また、消
去放電時のスキャン電極12とアドレス電極11との間
の壁電位差は、維持放電時の維持パルスPscの維持電
圧Vsのほぼ1/2になることが実験的にわかってい
る。
In the present embodiment, the erasing discharge is performed by applying a pulse having a narrower pulse width than the sustain pulse Psc as the erasing pulse Pe in synchronization with the sustain pulse Psu. As described above, the pulse width of the erase pulse Pe can be controlled by changing the timing at which the control signal S11 goes low and the control signal S13 goes high. Therefore, write /
By adjusting the pulse width of the erase pulse Pe by the erase generation circuit 53, the scan electrode 12 and the sustain electrode 1 are adjusted.
3 can be adjusted. Further, it has been experimentally found that the wall potential difference between the scan electrode 12 and the address electrode 11 at the time of the erasing discharge is almost half of the sustain voltage Vs of the sustain pulse Psc at the time of the sustain discharge.

【0139】このようにして、消去放電後すなわち次の
アドレス放電時の各電極間の壁電位差が決定されるの
で、本実施の形態では、このときの壁電位差に一致する
ように、セットアップ期間後の壁電位差を調整してい
る。したがって、セットアップ期間直後の第1サブフィ
ールドの壁電位差が他の各サブフィールドの壁電位差と
一致し、全てのサブフィールドにおいてアドレス放電を
安定して行うことができる。
In this manner, the wall potential difference between the electrodes after the erasing discharge, that is, at the time of the next address discharge, is determined. In the present embodiment, the wall potential difference after the setup period is set to match the wall potential difference at this time. Is adjusted. Therefore, the wall potential difference of the first subfield immediately after the setup period matches the wall potential difference of the other subfields, and address discharge can be stably performed in all subfields.

【0140】なお、セットアップ期間直後の第1サブフ
ィールドの壁電位差が他の各サブフィールドの壁電位差
と完全に一致する必要はなく、アドレス放電時に各電極
間に印加する電圧条件を同じにしても、どちらの壁電位
差状態でもアドレス放電が安定して起きる条件に合致す
る範囲内であれば、多少の壁電位差のずれは許容でき、
この場合も本発明の範囲内である。
It is not necessary that the wall potential difference of the first subfield immediately after the setup period completely coincides with the wall potential differences of the other subfields. Even if the voltage conditions applied between the electrodes during the address discharge are the same. In any of the wall potential difference states, a slight deviation of the wall potential difference is acceptable as long as it is within a range that satisfies the condition that the address discharge occurs stably.
This case is also within the scope of the present invention.

【0141】次に、スキャン電極12とサステイン電極
13との間の維持放電の動作について説明する。維持期
間において、サステイン電極13に印加されるサステイ
ンパルスPsuは、維持電圧Vsである185Vから0
Vに立ち上がり、所定時間経過後に0Vから185Vに
立ち下がる。このサステインパルスPsuに同期して維
持パルスPscがスキャン電極12に印加される。維持
パルスPscは、0Vから維持電圧Vsである185V
に立ち上がり、所定時間経過後に185Vから0Vに立
ち下がる。したがって、スキャン電極12とサステイン
電極13との間に185Vの電圧が印加され、アドレス
放電で点灯した放電セルにおいてのみ維持放電が発生す
る。以降同様に維持パルスPscおよびサステインパル
スPsuがスキャン電極12およびサステイン電極13
に同時に印加され、各パルスの両エッジ部で維持放電が
行われ、維持放電が継続される。
Next, the operation of the sustain discharge between scan electrode 12 and sustain electrode 13 will be described. In the sustain period, the sustain pulse Psu applied to the sustain electrode 13 changes from the sustain voltage Vs of 185 V to 0.
It rises to V and falls from 0 V to 185 V after a lapse of a predetermined time. The sustain pulse Psc is applied to the scan electrode 12 in synchronization with the sustain pulse Psu. The sustain pulse Psc changes from 0 V to the sustain voltage Vs of 185 V
And falls from 185V to 0V after a predetermined time has elapsed. Therefore, a voltage of 185 V is applied between the scan electrode 12 and the sustain electrode 13, and a sustain discharge is generated only in the discharge cells lit by the address discharge. Thereafter, the sustain pulse Psc and the sustain pulse Psu are similarly applied to the scan electrode 12 and the sustain electrode 13.
At the same time, a sustain discharge is performed at both edges of each pulse, and the sustain discharge is continued.

【0142】維持パルスPscおよびサステインパルス
Psuは、書き込みパルスPwから消去パルスPeまで
の期間に各サブフィールドの重み付けに合わせた数だけ
挿入される。例えば、スキャン電極12(n)では、ま
ず、第1サブフィールドで、維持パルスPscおよびサ
ステインパルスPsuがそれぞれ2回挿入され、4回の
維持放電が行われる。次に、第2サブフィールドで、維
持パルスPscおよびサステインパルスPsuがそれぞ
れ4回挿入され、8回の維持放電が行われる。
The sustain pulse Psc and the sustain pulse Psu are inserted by a number corresponding to the weight of each subfield during the period from the write pulse Pw to the erase pulse Pe. For example, in the scan electrode 12 (n), first, in the first subfield, the sustain pulse Psc and the sustain pulse Psu are respectively inserted twice, and the sustain discharge is performed four times. Next, in the second subfield, the sustain pulse Psc and the sustain pulse Psu are inserted four times each, and eight sustain discharges are performed.

【0143】維持期間の終了時には、スキャン電極12
に消去パルスPeが印加される。それにより、各放電セ
ルの各電荷が消滅または維持放電が起きない程度に低減
され、維持放電が終了する。ここで、消去パルスPeの
パルス幅は、スキャン電極12とサステイン電極13と
の間の壁電位差が次のサブフィールドのアドレス放電に
適する壁電位差になるように設定されている。
At the end of the sustain period, scan electrode 12
Is applied with the erase pulse Pe. Thereby, each charge of each discharge cell is reduced to such an extent that disappearance or sustain discharge does not occur, and the sustain discharge ends. Here, the pulse width of the erasing pulse Pe is set so that the wall potential difference between the scan electrode 12 and the sustain electrode 13 becomes a wall potential difference suitable for address discharge in the next subfield.

【0144】最後に、消去パルスPeの印加後の休止期
間には、サステイン電極13にサステインパルスPsu
と同じパルスが1回印加されても、スキャン電極12に
はパルスは印加されず、放電は起こらない。休止期間終
了後、次のサブフィールドが開始される。
Finally, during the pause period after the application of the erase pulse Pe, the sustain pulse Psu is applied to the sustain electrode 13.
Even if the same pulse is applied once, no pulse is applied to the scan electrode 12 and no discharge occurs. After the end of the sleep period, the next subfield starts.

【0145】また、スキャン電極12(n+1)では、
スキャン電極12(n)と同時にセットアップ動作が行
われ、サステインパルスPsuの1周期分だけ遅れて各
サブフィールドにおいて上記と同様の動作が行われる。
同様に、他のスキャン電極12も同時にセットアップ動
作が行われ、その後所定期間だけ順次遅れて各サブフィ
ールドの動作が行われ、ラインごとに駆動される。
In the scan electrode 12 (n + 1),
A setup operation is performed simultaneously with the scan electrode 12 (n), and the same operation as described above is performed in each subfield with a delay of one cycle of the sustain pulse Psu.
Similarly, the other scan electrodes 12 are also set up at the same time, and then, after a predetermined period of time, are sequentially operated for each subfield, and are driven line by line.

【0146】次に、上記のセットアップ期間におけるス
キャン電極12とサステイン電極13との間の壁電位差
の調整プロセスについてさらに詳細に説明する。図6
は、図5に示すセットアップ期間におけるスキャン電極
12とサステイン電極13との間の壁電位差調整プロセ
スの一例を説明するための図である。なお、図6では、
外部印加電圧であるスキャン電極12に印加されるセッ
トアップパルスSPおよびサステイン電極13に印加さ
れるセットアップパルスSTによる電位差L1を実線で
示し、スキャン電極12とサステイン電極13との間の
壁電荷の形成による壁電位差L2を破線で示し、外部印
加電圧による電位差L1および壁電位差L2を合計した
実効電位差L3を一点鎖線で示している。
Next, the process of adjusting the wall potential difference between the scan electrode 12 and the sustain electrode 13 during the setup period will be described in more detail. FIG.
FIG. 6 is a diagram for explaining an example of a process of adjusting a wall potential difference between the scan electrode 12 and the sustain electrode 13 during the setup period shown in FIG. 5. In FIG. 6,
The potential difference L1 due to the setup pulse SP applied to the scan electrode 12 and the setup pulse ST applied to the sustain electrode 13, which is an externally applied voltage, is shown by a solid line, and is caused by the formation of wall charges between the scan electrode 12 and the sustain electrode 13. The wall potential difference L2 is indicated by a dashed line, and the effective potential difference L3 obtained by adding the potential difference L1 and the wall potential difference L2 due to the externally applied voltage is indicated by a dashed line.

【0147】セットアップ期間のスキャン電極12およ
びサステイン電極13の電圧を0Vを基準として、セッ
トアップパルスSPの最大電圧Vcpを450V、最小
電圧Vcnを−100V、サステイン電極13のセット
アップ電圧Vupを280Vとし、セットアップ期間直
前でのスキャン電極12とサステイン電極13との間の
壁電位差を−30V、スキャン電極12とサステイン電
極13との間の正方向の放電開始電圧Vspを250
V、負方向の放電開始電圧Vsnを−250Vとした場
合について説明する。
When the voltage of the scan electrode 12 and the sustain electrode 13 during the setup period is set to 0 V as a reference, the maximum voltage Vcp of the setup pulse SP is 450 V, the minimum voltage Vcn is -100 V, and the setup voltage Vup of the sustain electrode 13 is 280 V. The wall potential difference between the scan electrode 12 and the sustain electrode 13 immediately before the period is -30 V, and the positive firing voltage Vsp between the scan electrode 12 and the sustain electrode 13 is 250.
V, the case where the discharge start voltage Vsn in the negative direction is -250V will be described.

【0148】まず、正方向の放電開始電圧Vspは25
0Vであるから、スキャン電極12とサステイン電極1
3との間の微弱放電は、セットアップ期間の前に形成さ
れていた壁電位差−30Vを加えた電位差が280V
(=250+30)以上になれば発生する。したがっ
て、図6に示すように、外部印加電圧による電位差L1
が280Vを越えると、微弱放電が開始する。その後、
外部印加電圧による電位差L1は450Vまで増加し、
壁電位差L2はその電位差の上昇分−170V(=28
0−450)だけさらに蓄えられ、合計−200V(=
−30−170)の壁電位差L2が形成される。このと
き、実効電位差L3は、壁電位差L2が負極性で増加し
ていくため、250Vのまま保持される。
First, the positive discharge start voltage Vsp is 25
Since the voltage is 0 V, the scan electrode 12 and the sustain electrode 1
3 has a potential difference of 280 V obtained by adding a wall potential difference of −30 V formed before the setup period.
(= 250 + 30). Therefore, as shown in FIG. 6, the potential difference L1 due to the externally applied voltage
Exceeds 280 V, a weak discharge starts. afterwards,
The potential difference L1 due to the externally applied voltage increases to 450V,
The wall potential difference L2 is obtained by increasing the potential difference by -170 V (= 28
0-450) and a total of -200V (=
−30-170) is formed. At this time, the effective potential difference L3 is maintained at 250 V because the wall potential difference L2 increases with a negative polarity.

【0149】次に、セットアップパルスSPが最大電圧
Vcpである450Vに達したとき、サステイン電極1
3にセットアップ電圧Vupとして280Vの電圧が印
加されるので、外部印加電圧による電位差L1は170
V(=450−280)となる。したがって、このとき
の実効電位差L3は−30V(=170−200)とな
る。
Next, when the setup pulse SP reaches the maximum voltage Vcp of 450 V, the sustain electrode 1
3, a voltage of 280 V is applied as the setup voltage Vup, so that the potential difference L1 due to the externally applied voltage is 170
V (= 450-280). Therefore, the effective potential difference L3 at this time is −30 V (= 170−200).

【0150】その後、セットアップパルスSPの電圧の
減少に伴い、外部印加電圧による電位差L1は−280
Vまで緩やかに降下する。このとき、実効電位差L3も
外部印加電圧による電位差L1と同じ傾斜で低下し、実
効電位差L3が負方向の放電開始電圧Vsnである−2
50Vに達すると、スキャン電極12とサステイン電極
13との間で微弱放電が発生する。したがって、この時
点から壁電荷が形成され、壁電位差L2が緩やかに上昇
し、実効電位差L3は−250Vで保持される。
Thereafter, as the voltage of the setup pulse SP decreases, the potential difference L1 due to the externally applied voltage becomes -280.
It descends slowly to V. At this time, the effective potential difference L3 also decreases at the same gradient as the potential difference L1 due to the externally applied voltage, and the effective potential difference L3 is the negative-direction discharge start voltage Vsn-2.
When the voltage reaches 50 V, a weak discharge occurs between the scan electrode 12 and the sustain electrode 13. Therefore, wall charges are formed from this point, the wall potential difference L2 gradually rises, and the effective potential difference L3 is maintained at -250V.

【0151】このとき、蓄積される壁電荷により生じる
壁電位差は、そのまま実効電位差が下がり続けたと過程
したときの最大到達電圧−480V(=−30−45
0)と、実際には固定して変わらない実効電位差−25
0Vとの差である230V(=−250−(−48
0))となる。したがって、セットアップ期間の最後に
外部印加電圧による電位差L1が0Vに戻ったとき、こ
こで蓄えられた壁電位差である230Vとその直前の壁
電位差である−200Vとの差である30V(=230
−200)が最終的な壁電位差として残ることになる。
At this time, the wall potential difference caused by the accumulated wall charges is the maximum attained voltage -480 V (= -30-45) when the effective potential difference continues to decrease.
0) and an effective potential difference of -25, which is actually fixed and unchanged.
230V (= −250 − (− 48) which is a difference from 0V
0)). Therefore, when the potential difference L1 due to the externally applied voltage returns to 0 V at the end of the setup period, the difference between the stored wall potential difference of 230 V and the immediately preceding wall potential difference of -200 V is 30 V (= 230 V).
−200) will remain as the final wall potential difference.

【0152】次に、セットアップパルスSPの最小電圧
Vcnとして−100〜−150V程度の電圧がその後
に外部からスキャン電極12に印加されても、負方向の
放電開始電圧Vsnである−250Vには達しないた
め、スキャン電極12とサステイン電極13との間で微
弱放電は発生せず、スキャン電極12とサステイン電極
13との間の壁電位差はその前の段階で決定されること
になる。
Next, even if a voltage of about -100 to -150 V as the minimum voltage Vcn of the setup pulse SP is subsequently applied to the scan electrode 12 from the outside, the discharge start voltage Vsn in the negative direction reaches -250 V. Therefore, a weak discharge does not occur between the scan electrode 12 and the sustain electrode 13, and the wall potential difference between the scan electrode 12 and the sustain electrode 13 is determined at a previous stage.

【0153】このように、上記の壁電位差調整プロセス
を用いれば、最後の残したい壁電位差の値は、負方向の
放電開始電圧Vsnとサステイン電極13に印加される
セットアップ電圧Vupとにより決定され、他の電圧は
影響しない。したがって、サステイン電極13に印加さ
れるセットアップ電圧Vupを変化させることにより、
スキャン電極12とサステイン電極13との間の壁電位
差を任意に調整することが可能となる。
As described above, when the above-described wall potential difference adjusting process is used, the last value of the wall potential difference to be left is determined by the negative-going discharge start voltage Vsn and the set-up voltage Vup applied to the sustain electrode 13. Other voltages have no effect. Therefore, by changing the setup voltage Vup applied to the sustain electrode 13,
It is possible to arbitrarily adjust the wall potential difference between the scan electrode 12 and the sustain electrode 13.

【0154】次に、上記のセットアップ期間におけるス
キャン電極12とアドレス電極11との間の壁電位差の
調整プロセスについて説明する。図7は、図5に示すセ
ットアップ期間におけるスキャン電極12とアドレス電
極11との間の壁電位差調整プロセスの一例を説明する
ための図である。なお、図7では、外部印加電圧である
スキャン電極12に印加されるセットアップパルスSP
による電位差L4を実線で示し、スキャン電極12とア
ドレス電極11との間の壁電荷の形成による壁電位差L
5を破線で示し、外部印加電圧による電位差L4および
壁電位差L5を合計した実効電位差L6を一点鎖線で示
している。
Next, the process of adjusting the wall potential difference between the scan electrode 12 and the address electrode 11 during the setup period will be described. FIG. 7 is a diagram for explaining an example of a process of adjusting a wall potential difference between the scan electrode 12 and the address electrode 11 during the setup period shown in FIG. In FIG. 7, the setup pulse SP applied to the scan electrode 12 which is an externally applied voltage is shown.
Is shown by a solid line, and the wall potential difference L4 caused by the formation of wall charges between the scan electrode 12 and the address electrode 11 is shown in FIG.
5 is indicated by a broken line, and the effective potential difference L6 obtained by adding the potential difference L4 and the wall potential difference L5 due to the externally applied voltage is indicated by a dashed line.

【0155】セットアップ期間のスキャン電極12およ
びアドレス電極11の電圧を0Vを基準として、セット
アップパルスSPの最大電圧Vcpを450V、最小電
圧Vcnを−120Vとし、セットアップ期間直前での
スキャン電極12とアドレス電極11との間の壁電位差
を−50V、スキャン電極12とアドレス電極11との
間の正方向の放電開始電圧Vdpを300V、負方向の
放電開始電圧Vdnを−210Vとした場合について説
明する。
The maximum voltage Vcp of the setup pulse SP is set to 450 V and the minimum voltage Vcn is set to -120 V with reference to the voltage of the scan electrode 12 and the address electrode 11 during the setup period. The case where the wall potential difference between the scan electrode 12 and the scan electrode 12 is −50 V, the positive discharge start voltage Vdp between the scan electrode 12 and the address electrode 11 is 300 V, and the negative discharge start voltage Vdn is −210 V will be described.

【0156】まず、正方向の放電開始電圧Vdpは30
0Vであるから、スキャン電極12とアドレス電極11
との間の微弱放電は、セットアップ期間の前に形成され
ていた壁電位差−50Vを加えた電位差が350V(=
300+50)以上になれば発生する。したがって、図
7に示すように、外部印加電圧による電位差L4が35
0Vを越えると、微弱放電が開始する。その後、外部印
加電圧による電位差L4は450Vまで増加し、壁電位
差L5はその電位差の上昇分−100V(=350−4
50)だけさらに蓄えられ、合計−150V(=−50
−100)の壁電位差L5が形成される。このとき、実
効電位差L6は、壁電位差L5が負極性で増加していく
ため、300Vのまま保持される。
First, the positive firing voltage Vdp is 30
Since the voltage is 0 V, the scan electrode 12 and the address electrode 11
And the potential difference obtained by adding the wall potential difference −50 V formed before the setup period is 350 V (=
It occurs when it exceeds 300 + 50). Therefore, as shown in FIG. 7, the potential difference L4 due to the externally applied voltage is 35
When the voltage exceeds 0 V, a weak discharge starts. Thereafter, the potential difference L4 due to the externally applied voltage increases to 450 V, and the wall potential difference L5 increases by the potential difference of −100 V (= 350−4).
50), and a total of -150 V (= -50
-100) is formed. At this time, the effective potential difference L6 is maintained at 300 V because the wall potential difference L5 increases with a negative polarity.

【0157】次に、セットアップパルスSPが最大電圧
Vcpである450Vに達し、所定期間その値に保持さ
れた後、0Vまで緩やかに減少するが、この時点では微
弱放電は発生しない。さらに、セットアップパルスSP
の電圧を低下させ、実効電位差6が負方向の放電開始電
圧Vdnである−210Vに達すると、スキャン電極1
2とアドレス電極11との間で微弱放電が発生する。し
たがって、この時点から壁電荷が形成され、壁電位差L
5が緩やかに上昇し、実効電位差L6は−210Vで保
持される。
Next, the setup pulse SP reaches 450 V, which is the maximum voltage Vcp, is kept at that value for a predetermined period, and then gradually decreases to 0 V. At this point, no weak discharge occurs. Furthermore, the setup pulse SP
When the effective potential difference 6 reaches −210 V, which is the discharge start voltage Vdn in the negative direction, the scan electrode 1
A weak discharge occurs between the address electrode 2 and the address electrode 11. Therefore, wall charges are formed from this point, and the wall potential difference L
5 gradually rises, and the effective potential difference L6 is maintained at -210V.

【0158】このとき、蓄積される壁電荷により生じる
壁電位差は、そのまま実効電位差が下がり続けたと過程
したときの最大到達電圧−270V(=−150−12
0)と、実際には固定して変わらない実効電位差−21
0Vとの差である60V(=−210−(−270))
となる。したがって、セットアップ期間の最後に外部印
加電圧による電位差L4が0Vに戻ったとき、ここで蓄
えられた壁電位差である60Vとその直前の壁電位差で
ある−150Vとの差である−90V(=60−15
0)が最終的な壁電位差として残ることになる。
At this time, the wall potential difference caused by the accumulated wall charges is the maximum attained voltage -270 V (= -150-12
0) and an effective potential difference -21 which is fixed and does not change in practice.
60V which is a difference from 0V (= −210 − (− 270))
Becomes Therefore, when the potential difference L4 due to the externally applied voltage returns to 0 V at the end of the setup period, -90 V (= 60 V) is a difference between the stored wall potential difference of 60 V and the immediately preceding wall potential difference of -150 V. -15
0) will remain as the final wall potential difference.

【0159】このように、上記の壁電位差調整プロセス
を用いれば、最後の残したい壁電位差の値は、負方向の
放電開始電圧Vdnとスキャン電極12に印加される最
小電圧Vcnとにより決定され、他の電圧は影響しな
い。したがって、スキャン電極12に印加される最小電
圧Vcnを変化させることにより、スキャン電極12と
アドレス電極11との間の壁電位差を任意に調整するこ
とが可能となる。
As described above, if the above-described wall potential difference adjusting process is used, the last value of the wall potential difference to be left is determined by the negative discharge start voltage Vdn and the minimum voltage Vcn applied to the scan electrode 12. Other voltages have no effect. Therefore, by changing the minimum voltage Vcn applied to the scan electrode 12, the wall potential difference between the scan electrode 12 and the address electrode 11 can be arbitrarily adjusted.

【0160】上記のように、本実施の形態では、第1サ
ブフィールドの前のセットアップ期間において、スキャ
ン電極12とサステイン電極13との間の壁電位差を調
整するとともに、この調整と独立してスキャン電極12
とアドレス電極11との間の壁電位差を調整しているの
で、各電極間に形成される壁電荷をアドレス放電に最適
な状態に調整することができ、低い電圧でアドレス放電
を安定に行うことができる。また、上記の調整に用いら
れる微弱放電では、非常に弱い発光しか発生しないた
め、黒表示の輝度レベルが上昇することがなく、表示画
面のコントラストを悪化させることがない。
As described above, in the present embodiment, during the setup period before the first subfield, the wall potential difference between scan electrode 12 and sustain electrode 13 is adjusted, and the scan is performed independently of this adjustment. Electrode 12
Since the wall potential difference between the gate electrode and the address electrode 11 is adjusted, the wall charge formed between the electrodes can be adjusted to an optimal state for the address discharge, and the address discharge can be stably performed at a low voltage. Can be. Further, in the weak discharge used for the above adjustment, only very weak light emission is generated, so that the brightness level of black display does not increase and the contrast of the display screen does not deteriorate.

【0161】また、本実施の形態では、上記のセットア
ップ動作によりアドレス放電に最適な壁電荷に調整され
た状態において、アドレス期間に70Vの正極性の書き
込みパルスPwをアドレス電極11に印加するとともに
−90Vの負極性の書き込みパルスPwをスキャン電極
12に印加することにより、アドレス電極11とスキャ
ン電極12との間に160Vの電圧を印加することがで
き、低電圧で安定にアドレス放電を行うことができる。
In the present embodiment, in a state where the wall charges are adjusted to be optimal for the address discharge by the set-up operation, a positive write pulse Pw of 70 V is applied to the address electrode 11 during the address period. By applying a 90V negative polarity write pulse Pw to the scan electrode 12, a 160V voltage can be applied between the address electrode 11 and the scan electrode 12, and the address discharge can be stably performed at a low voltage. it can.

【0162】また、アドレスドライバ2から出力される
アドレス電極11の電圧は70Vとなり、従来のアドレ
スドライバから出力される書き込みパルスの電圧である
310Vと比較して非常に小さな値となり、アドレスド
ライバ2の耐圧を非常に小さくすることができる。この
結果、消費電力を低減することができるとともにアドレ
スドライバ2を容易に集積化することが可能となる。
The voltage of the address electrode 11 output from the address driver 2 is 70 V, which is a very small value as compared with 310 V which is the voltage of the write pulse output from the conventional address driver. The withstand voltage can be made very small. As a result, power consumption can be reduced, and the address driver 2 can be easily integrated.

【0163】さらに、上記の駆動波形では、スキャン電
極12に印加される電圧を185Vから一端接地電位に
戻した後に接地電位から−90Vに二段階で立ち下げ、
−90Vから接地電位に戻すことにより、書き込みパル
スPwを発生させているので、書き込みパルスPwの電
圧を一度に急激に立ち下げおよび立ち上げる必要がな
い。したがって、スキャンドライバ3の構成を簡略化す
ることができ、より消費電力を低減することができる。
Further, in the above driving waveform, after the voltage applied to the scan electrode 12 is once returned to the ground potential from 185 V, it falls in two steps from the ground potential to -90 V.
Since the write pulse Pw is generated by returning the voltage from −90 V to the ground potential, it is not necessary to rapidly lower and raise the voltage of the write pulse Pw at a time. Therefore, the configuration of the scan driver 3 can be simplified, and the power consumption can be further reduced.

【0164】(第2の実施の形態)次に、本発明による
第2の実施の形態のプラズマディスプレイ装置について
説明する。第2の実施の形態のプラズマディスプレイ装
置と第1の実施の形態のプラズマディスプレイ装置とで
異なる点は、図3に示すセットアップ回路52が以下に
説明するセットアップ回路に変更された点であり、その
他の点は第1の実施の形態と同様であるので、以下異な
る点についてのみ詳細に説明する。
(Second Embodiment) Next, a description will be given of a plasma display device according to a second embodiment of the present invention. The difference between the plasma display device of the second embodiment and the plasma display device of the first embodiment is that the setup circuit 52 shown in FIG. 3 is changed to a setup circuit described below. Is similar to that of the first embodiment, and only different points will be described in detail below.

【0165】図8は、第2の実施の形態のプラズマディ
スプレイ装置に用いられるセットアップ回路の構成を示
す回路図である。
FIG. 8 is a circuit diagram showing a configuration of a setup circuit used in the plasma display device according to the second embodiment.

【0166】図8に示すセットアップ回路52aは、ト
ランジスタQ61〜Q72、抵抗R61〜R63、コン
デンサC61〜C63、電源VF61〜VF65および
電源端子V61を含む。
The setup circuit 52a shown in FIG. 8 includes transistors Q61 to Q72, resistors R61 to R63, capacitors C61 to C63, power supplies VF61 to VF65, and a power supply terminal V61.

【0167】トランジスタQ61の一端は電源VF61
を介してノードN61に接続され、他端は抵抗R61の
一端に接続され、そのゲートには制御信号S61が入力
される。抵抗R61の他端はノードN62に接続され
る。トランジスタQ62の一端はノードN62に接続さ
れ、他端はノードN61と接続され、そのゲートには制
御信号S61が入力される。コンデンサC61は電源V
F65の一端とノードN62との間に接続される。電源
VF65の他端はノードN67に接続される。電源VF
65は、正極性のセットアップ電圧である最大電圧Vc
pから正方向の放電開始電圧Vspより低い中間電圧V
bを減算した電圧を出力し、本実施の形態では、例え
ば、正方向の放電開始電圧Vspが250Vであり、中
間電圧Vbが200Vであり、出力電圧は50Vであ
る。トランジスタQ63の一端は電源VF65の一端に
接続され、他端はノードN61に接続され、そのゲート
はノードN62に接続される。
One end of the transistor Q61 is connected to a power supply VF61.
, The other end is connected to one end of a resistor R61, and a control signal S61 is input to a gate of the resistor R61. The other end of resistor R61 is connected to node N62. Transistor Q62 has one end connected to node N62, the other end connected to node N61, and a control signal S61 input to its gate. The capacitor C61 is connected to the power supply V
Connected between one end of F65 and node N62. The other end of power supply VF65 is connected to node N67. Power supply VF
65 is the maximum voltage Vc which is the setup voltage of the positive polarity
intermediate voltage V which is lower than the discharge start voltage Vsp in the positive direction from p
A voltage obtained by subtracting b is output. In the present embodiment, for example, the discharge start voltage Vsp in the positive direction is 250 V, the intermediate voltage Vb is 200 V, and the output voltage is 50 V. Transistor Q63 has one end connected to one end of power supply VF65, the other end connected to node N61, and the gate connected to node N62.

【0168】トランジスタQ64の一端は電源VF62
を介してノードN67に接続され、他端は抵抗R62の
一端に接続され、そのゲートには制御信号S62が入力
される。抵抗R62の他端はノードN63に接続され
る。トランジスタQ65の一端はノードN63に接続さ
れ、他端はノードN67に接続され、そのゲートには制
御信号S62が入力される。コンデンサC62はノード
N61とノードN63との間に接続される。トランジス
タQ66の一端はノードN61に接続され、他端はノー
ドN67に接続され、そのゲートはノードN63に接続
される。
One end of the transistor Q64 is connected to the power supply VF62.
, And the other end is connected to one end of a resistor R62, and a control signal S62 is input to the gate of the resistor R62. The other end of resistor R62 is connected to node N63. Transistor Q65 has one end connected to node N63, the other end connected to node N67, and a control signal S62 input to its gate. Capacitor C62 is connected between nodes N61 and N63. Transistor Q66 has one end connected to node N61, the other end connected to node N67, and the gate connected to node N63.

【0169】トランジスタQ71の一端は電源端子V6
1に接続され、他端はノードN67に接続され、そのゲ
ートには制御信号S62が入力される。電源端子V61
には、中間電圧Vbが印加される。トランジスタQ72
の一端はノードN67に接続され、他端は接地端子に接
続され、そのゲートには制御信号S61が入力される。
One end of the transistor Q71 is connected to the power terminal V6.
1 and the other end is connected to the node N67, and the control signal S62 is input to its gate. Power supply terminal V61
, An intermediate voltage Vb is applied. Transistor Q72
Is connected to a node N67, the other end is connected to a ground terminal, and a control signal S61 is input to its gate.

【0170】トランジスタQ67の一端は電源VF63
を介してノードN61に接続され、他端は抵抗R63の
一端に接続され、そのゲートには制御信号S63が入力
される。抵抗R63の他端はノードN64に接続され
る。トランジスタQ68の一端はノードN64に接続さ
れ、他端はノードN61に接続され、そのゲートには制
御信号S63が入力される。コンデンサC63はノード
N64とノードN65との間に接続される。トランジス
タQ69の一端はノードN65に接続され、他端はノー
ドN61に接続され、そのゲートはノードN64に接続
される。
One end of the transistor Q67 is connected to the power supply VF63.
, The other end is connected to one end of the resistor R63, and the control signal S63 is input to the gate. The other end of resistor R63 is connected to node N64. Transistor Q68 has one end connected to node N64, the other end connected to node N61, and a control signal S63 input to its gate. Capacitor C63 is connected between nodes N64 and N65. Transistor Q69 has one end connected to node N65, the other end connected to node N61, and the gate connected to node N64.

【0171】トランジスタQ70はノードN61とノー
ドN66との間に接続され、そのゲートには制御信号S
64が入力される。電源VF64はノードN65とノー
ドN66との間に接続される。電源VF64は、負極性
のセットアップ電圧である最小電圧Vcnを出力し、本
実施の形態では、例えば、最小電圧Vcnは−100V
である。ノードN66の電圧がセットアップパルスSP
として出力される。
Transistor Q70 is connected between nodes N61 and N66, and has a control signal S at its gate.
64 is input. Power supply VF64 is connected between nodes N65 and N66. The power supply VF64 outputs a minimum voltage Vcn that is a negative setup voltage. In the present embodiment, for example, the minimum voltage Vcn is −100 V
It is. The voltage of the node N66 is the setup pulse SP
Is output as

【0172】本実施の形態では、セットアップ回路52
a,55、アドレスドライバ2、スキャンドライバ3お
よびサステインドライバ4が調整手段、セットアップ調
整手段、壁電荷蓄積手段および壁電荷減少手段に相当
し、その他は第1の実施の形態と同様である。
In this embodiment, the setup circuit 52
a, 55, an address driver 2, a scan driver 3, and a sustain driver 4 correspond to an adjusting unit, a setup adjusting unit, a wall charge accumulating unit, and a wall charge reducing unit, and the other components are the same as those in the first embodiment.

【0173】図9は、図8に示すセットアップ回路52
aのセットアップ期間の動作を示すタイミング図であ
る。図9には、図8の制御信号S61〜S64およびセ
ットアップパルスSPが示される。なお、制御信号S6
1〜S64は、水平同期信号Hおよび垂直同期信号V等
を基にセットアップ回路52a内で発生される信号であ
る。
FIG. 9 shows the setup circuit 52 shown in FIG.
5A is a timing chart showing the operation during the setup period of FIG. FIG. 9 shows the control signals S61 to S64 and the setup pulse SP of FIG. The control signal S6
1 to S64 are signals generated in the setup circuit 52a based on the horizontal synchronization signal H, the vertical synchronization signal V, and the like.

【0174】まず、期間Aの直前の期間では、制御信号
S61がハイレベルにあり、トランジスタQ61がオフ
し、トランジスタQ62がオンしている。したがって、
ノードN61およびノードN62の電位が等しくなり、
トランジスタQ63がオフしている。また、制御信号S
62がローレベルにあり、トランジスタQ64がオン
し、トランジスタQ65がオフしている。したがって、
ノードN63の電圧がハイレベルになり、トランジスタ
Q66がオンしている。また、制御信号S61がハイレ
ベルにあり、制御信号S62がローレベルにありため、
トランジスタQ71がオフし、トランジスタQ72がオ
ンし、トランジスタQ66のソース電圧であるノードN
67の電圧は接地電位になっている。また、制御信号S
63がハイレベルにありトランジスタQ67がオフし、
トランジスタQ68がオンしている。したがって、ノー
ドN61およびノードN64の電位が等しくなり、トラ
ンジスタQ69がオフしている。また、制御信号S64
がハイレベルにありトランジスタQ70がオンしてい
る。したがって、トランジスタQ66,Q70、Q72
がオンし、ノードN66の電圧は接地電位となり、セッ
トアップパルスSPが接地電位(0V)で出力される。
First, in a period immediately before the period A, the control signal S61 is at a high level, the transistor Q61 is turned off, and the transistor Q62 is turned on. Therefore,
The potentials of the nodes N61 and N62 become equal,
Transistor Q63 is off. Also, the control signal S
62 is at the low level, the transistor Q64 is on, and the transistor Q65 is off. Therefore,
The voltage of the node N63 becomes high level, and the transistor Q66 is turned on. Further, since the control signal S61 is at a high level and the control signal S62 is at a low level,
The transistor Q71 turns off, the transistor Q72 turns on, and the node N, which is the source voltage of the transistor Q66,
The voltage at 67 is the ground potential. Also, the control signal S
63 is at a high level, transistor Q67 turns off,
Transistor Q68 is on. Therefore, the potentials of the node N61 and the node N64 become equal, and the transistor Q69 is off. Also, the control signal S64
Is at a high level, and the transistor Q70 is on. Therefore, transistors Q66, Q70, Q72
Is turned on, the voltage of the node N66 becomes the ground potential, and the setup pulse SP is output at the ground potential (0 V).

【0175】次に、期間Aにおいて、制御信号S61が
ローレベルになり、制御信号S62がハイレベルにな
り、トランジスタQ72がオフし、トランジスタQ71
がオンし、トランジスタQ66のソース電圧であるノー
ドN67の電圧は中間電圧Vbとなる。したがって、電
源VF65の出力電圧Vcp−Vbに中間電圧Vbが加
算され、トランジスタQ63のドレイン電圧は、一気に
中間電圧Vbだけ上昇して最大電圧Vcpとなる。ま
た、ノードN66の電圧が一気に中間電圧Vbまで上昇
し、セットアップパルスSPが一気に中間電圧Vbまで
立ち上がる。
Next, in the period A, the control signal S61 goes low, the control signal S62 goes high, the transistor Q72 is turned off, and the transistor Q71 is turned off.
Is turned on, and the voltage at the node N67, which is the source voltage of the transistor Q66, becomes the intermediate voltage Vb. Therefore, the intermediate voltage Vb is added to the output voltage Vcp-Vb of the power supply VF65, and the drain voltage of the transistor Q63 immediately increases by the intermediate voltage Vb to reach the maximum voltage Vcp. Further, the voltage of the node N66 rises to the intermediate voltage Vb at a stretch, and the setup pulse SP rises to the intermediate voltage Vb at a stretch.

【0176】また、制御信号S62がハイレベルになる
と、トランジスタQ64がオフし、トランジスタQ65
がオンする。したがって、ノードN63およびノードN
67の電位が等しくなり、トランジスタQ66がオフす
る。一方、制御信号S61がローレベルになると、トラ
ンジスタQ61がオンし、トランジスタQ62がオフす
る。
When the control signal S62 goes high, the transistor Q64 turns off and the transistor Q65 turns off.
Turns on. Therefore, the nodes N63 and N
The potential of 67 becomes equal, and transistor Q66 turns off. On the other hand, when the control signal S61 becomes low level, the transistor Q61 turns on and the transistor Q62 turns off.

【0177】このとき、トランジスタQ63のゲート−
ソース間の電圧は、抵抗R61の抵抗値と、コンデンサ
C61の容量、トランジスタQ63のゲート−ドレイン
間容量およびゲート−ソース間容量の並列容量とにより
決定される時定数により0Vから徐々に上昇する。そし
て、ノードN62の電圧がトランジスタQ63をオンで
きるレベルに達すると、トランジスタQ63がオンし、
トランジスタQ63のドレイン電圧である最大電圧Vc
pがトランジスタQ63を介してトランジスタQ63の
ソース側に現れようとする。
At this time, the gate of transistor Q63
The voltage between the sources gradually increases from 0 V by a time constant determined by the resistance value of the resistor R61, the capacitance of the capacitor C61, the parallel capacitance of the gate-drain capacitance and the gate-source capacitance of the transistor Q63. When the voltage at the node N62 reaches a level at which the transistor Q63 can be turned on, the transistor Q63 turns on,
Maximum voltage Vc which is the drain voltage of transistor Q63
p tries to appear on the source side of transistor Q63 via transistor Q63.

【0178】しかしながら、トランジスタQ63のソー
ス電圧が上昇すると、電源VF51の電圧もその上昇と
ともに上昇するため、トランジスタQ61を介してトラ
ンジスタQ63のゲート電圧も上昇し、トランジスタQ
63のゲート−ソース間の電位差が一定に保たれる。し
たがって、トランジスタQ63は一気に完全なオン状態
とはならず、上記の時定数に従ってソース電圧が徐々に
上昇するランプ波形となり、このランプ波形がトランジ
スタQ70を介してノードN66へ出力される。
However, when the source voltage of transistor Q63 rises, the voltage of power supply VF51 also rises with the rise, so that the gate voltage of transistor Q63 also rises via transistor Q61,
63, the potential difference between the gate and the source is kept constant. Therefore, transistor Q63 does not attain a complete ON state at once, but has a ramp waveform in which the source voltage gradually increases in accordance with the above time constant, and this ramp waveform is output to node N66 via transistor Q70.

【0179】このように、セットアップパルスSPは、
中間電圧Vbまで一気に上昇し、その後徐々に上昇する
ランプ波形として出力され、その電圧が最大電圧Vcp
に達するまで上昇し、期間Bでは最大電圧Vcpに保持
される。
As described above, the setup pulse SP is
The voltage rises at a stretch to the intermediate voltage Vb, and then is output as a ramp waveform that gradually rises, and the voltage is changed to the maximum voltage Vcp
, And is maintained at the maximum voltage Vcp during the period B.

【0180】次に、期間Cにおいて、制御信号S61が
ハイレベルになり、制御信号S62がローレベルにな
り、トランジスタQ71がオフし、トランジスタQ72
がオンし、トランジスタQ66のソース電圧であるノー
ドN67の電圧は接地電位となる。したがって、トラン
ジスタQ63のドレイン電圧は、一気に中間電圧Vbだ
け降下して電源VF65の出力電圧Vcp−Vbとな
る。また、ノードN66の電圧が一気に中間電圧Vbだ
け降下し、セットアップパルスSPが一気に立ち下が
る。
Next, in a period C, the control signal S61 goes high, the control signal S62 goes low, the transistor Q71 is turned off, and the transistor Q72 is turned off.
Is turned on, and the voltage of the node N67, which is the source voltage of the transistor Q66, becomes the ground potential. Therefore, the drain voltage of the transistor Q63 immediately drops by the intermediate voltage Vb to become the output voltage Vcp-Vb of the power supply VF65. Further, the voltage of the node N66 drops at once by the intermediate voltage Vb, and the setup pulse SP falls at a stretch.

【0181】また、制御信号S61がハイレベルになる
と、トランジスタQ61がオフし、トランジスタQ62
がオンする。したがって、ノードN62とノードN61
の電圧が等しくなり、トランジスタQ63がオフする。
一方、制御信号S62がローレベルになると、トランジ
スタQ64がオンし、トランジスタQ65がオフする。
When the control signal S61 goes high, the transistor Q61 turns off and the transistor Q62 turns off.
Turns on. Therefore, the nodes N62 and N61
Become equal, and the transistor Q63 is turned off.
On the other hand, when the control signal S62 becomes low level, the transistor Q64 turns on and the transistor Q65 turns off.

【0182】このとき、トランジスタQ66のゲート電
圧であるノードN63の電圧は、抵抗R62の抵抗値
と、コンデンサC62の容量、トランジスタQ66のゲ
ート−ドレイン間容量およびゲート−ソース間容量の並
列容量とにより決定される時定数により徐々に上昇す
る。そして、ノードN63の電圧がトランジスタQ66
をオンできるレベルに達すると、トランジスタQ66が
オンし、トランジスタQ66のドレイン電圧すなわちノ
ードN61の電圧は、オンしたトランジスタQ66,Q
72を介して接地端子へ電荷を放出し、徐々に降下する
ランプ波形となり、このランプ波形がトランジスタQ7
0を介してノードN66へ出力される。
At this time, the voltage at the node N63, which is the gate voltage of the transistor Q66, depends on the resistance value of the resistor R62, the capacitance of the capacitor C62, and the parallel capacitance of the gate-drain capacitance and the gate-source capacitance of the transistor Q66. It gradually increases according to the determined time constant. Then, the voltage of the node N63 changes to the transistor Q66.
Is turned on, the transistor Q66 is turned on, and the drain voltage of the transistor Q66, that is, the voltage of the node N61 is changed to the turned on transistors Q66 and Q66.
The charge is released to the ground terminal via the gate 72, and a ramp waveform that gradually decreases is formed.
0 to the node N66.

【0183】このように、セットアップパルスSPは、
中間電圧Vbだけ一気に降下し、その後徐々に減少する
ランプ波形として出力され、その電圧が接地電位に達す
るまで降下し、期間Dでは接地電位に保持される。
As described above, the setup pulse SP is
The voltage drops at a stretch by the intermediate voltage Vb, and is then output as a ramp waveform that gradually decreases, then drops until the voltage reaches the ground potential, and is maintained at the ground potential during the period D.

【0184】以降、期間E〜Gにおいて図3に示すセッ
トアップ回路52と同様に動作し、同様の波形を出力す
るので、その説明は省略する。
Thereafter, during the periods E to G, the operation is the same as that of the setup circuit 52 shown in FIG. 3, and the same waveform is output.

【0185】図10は、図8に示すセットアップ回路5
2aを用いた本実施の形態のPDP1の各電極に印加さ
れる駆動電圧を示すタイミング図である。なお、図10
に示すセットアップ期間以外の駆動電圧は、図5に示す
駆動電圧と同様であるので、その説明を省略し、セット
アップ期間についてのみ以下詳細に説明する。
FIG. 10 shows the setup circuit 5 shown in FIG.
FIG. 4 is a timing chart showing a driving voltage applied to each electrode of the PDP 1 of the present embodiment using 2a. Note that FIG.
Since the drive voltages other than the setup period shown in FIG. 5 are the same as the drive voltages shown in FIG. 5, the description thereof will be omitted, and only the setup period will be described in detail below.

【0186】まず、スキャン電極12とサステイン電極
13との間のセットアップ動作について説明する。図1
0に示すように、セットアップ期間には、すべてのスキ
ャン電極12にセットアップパルスSPが同時に印加さ
れる。セットアップパルスSPは、0Vから中間電圧V
bに一気に立ち上げられた後、ランプ波形により順次増
加し、最大電圧Vcpまで上昇する。一方、アドレス電
極11およびサステイン電極13はともに0Vに保持さ
れる。
First, the setup operation between scan electrode 12 and sustain electrode 13 will be described. FIG.
As shown by 0, a setup pulse SP is simultaneously applied to all the scan electrodes 12 during the setup period. The setup pulse SP changes from 0V to the intermediate voltage V
After being started at a stretch at b, the voltage gradually increases according to the ramp waveform and rises to the maximum voltage Vcp. On the other hand, both the address electrode 11 and the sustain electrode 13 are maintained at 0V.

【0187】このとき、セットアップパルスSPの電圧
が0Vから中間電圧Vbまでの期間では、中間電圧Vb
による電位差とセットアップ期間に入る時点ですでに蓄
えられているスキャン電極12とサステイン電極13と
の間の壁電位差とを合計した電圧がスキャン電極12と
サステイン電極13との間の正方向の放電開始電圧Vs
pより低いため、微弱放電は発生しない。
At this time, when the voltage of the setup pulse SP is between 0 V and the intermediate voltage Vb, the intermediate voltage Vb
Is the sum of the potential difference caused by the scan electrode 12 and the wall potential difference between the scan electrode 12 and the sustain electrode 13 already stored at the time of entering the setup period, and discharge in the positive direction between the scan electrode 12 and the sustain electrode 13 starts. Voltage Vs
Since it is lower than p, weak discharge does not occur.

【0188】次に、ランプ波形により緩やかに増加され
るセットアップパルスSPの電圧による電位差と、セッ
トアップ期間に入る時点ですでに蓄えられているスキャ
ン電極12とサステイン電極13との間の壁電位差とを
合計した電圧が、正方向の放電開始電圧Vspを越えた
時点から、スキャン電極12とサステイン電極13との
間に正方向の微弱放電が始まり、セットアップパルスS
Pの電圧が最大電圧Vcpに達するまで継続する。
Next, the potential difference due to the voltage of the setup pulse SP gradually increased by the ramp waveform and the wall potential difference between the scan electrode 12 and the sustain electrode 13 already stored at the time of entering the setup period are calculated. From the point in time when the total voltage exceeds the positive discharge start voltage Vsp, a weak positive discharge starts between the scan electrode 12 and the sustain electrode 13, and the setup pulse S
It continues until the voltage of P reaches the maximum voltage Vcp.

【0189】したがって、本実施の形態でも、第1の実
施の形態と同様に、スキャン電極12とサステイン電極
13との間の壁電荷蓄積期間CS1において、この微弱
放電によりスキャン電極12とサステイン電極13との
間に徐々に壁電荷が蓄えられ、大きな負極性の壁電位差
が形成される。
Therefore, in this embodiment, similarly to the first embodiment, in the wall charge accumulation period CS1 between scan electrode 12 and sustain electrode 13, scan electrode 12 and sustain electrode 13 , The wall charge is gradually accumulated, and a large negative wall potential difference is formed.

【0190】次に、スキャン電極12に印加されるセッ
トアップパルスSPの電圧が最大電圧Vcpに保持され
ている期間に、サステイン電極13に印加されるセット
アップパルスSTの電圧をセットアップ電圧Vupに立
ち上げ、その後セットアップパルスSPの電圧を中間電
圧Vbだけ一気に立ち下げ、さらにランプ波形により緩
やかに減少させていく。
Next, while the voltage of the setup pulse SP applied to the scan electrode 12 is maintained at the maximum voltage Vcp, the voltage of the setup pulse ST applied to the sustain electrode 13 is raised to the setup voltage Vup. After that, the voltage of the setup pulse SP is dropped at once by the intermediate voltage Vb, and further gradually reduced by the ramp waveform.

【0191】このとき、セットアップパルスSPの電圧
が最大電圧Vcpから中間電圧Vbだけ低下する期間で
は、スキャン電極12に印加されるセットアップパルス
SPの電圧およびサステイン電極13に印加されるセッ
トアップパルスSTの電圧による電位差と、すでに蓄え
られているスキャン電極12とサステイン電極13との
間の壁電位差とを合計した電圧がスキャン電極12とサ
ステイン電極13との間の負方向の放電開始電圧Vsn
より高いため、微弱放電は発生しない。
At this time, during a period in which the voltage of the setup pulse SP decreases from the maximum voltage Vcp by the intermediate voltage Vb, the voltage of the setup pulse SP applied to the scan electrode 12 and the voltage of the setup pulse ST applied to the sustain electrode 13 Of the potential difference between the scan electrode 12 and the sustain electrode 13 and the wall potential difference between the scan electrode 12 and the sustain electrode 13 which have already been stored are equal to the discharge start voltage Vsn in the negative direction between the scan electrode 12 and the sustain electrode 13.
Since it is higher, a weak discharge does not occur.

【0192】次に、セットアップパルスSPがランプ波
形により緩やかに減少され、スキャン電極12とサステ
イン電極13との間の壁電位差と、スキャン電極12お
よびサステイン電極13に印加した電圧による電位差と
を合計した電圧が、負方向の放電開始電圧Vsnを越え
た時点から、スキャン電極12とサステイン電極13と
の間に負方向の微弱放電が始まり、セットアップパルス
SPの電圧が0Vに達するまで継続される。
Next, the setup pulse SP is gradually reduced by the ramp waveform, and the wall potential difference between the scan electrode 12 and the sustain electrode 13 and the potential difference due to the voltage applied to the scan electrode 12 and the sustain electrode 13 are summed. When the voltage exceeds the negative discharge start voltage Vsn, a weak negative discharge starts between the scan electrode 12 and the sustain electrode 13 and continues until the voltage of the setup pulse SP reaches 0V.

【0193】したがって、本実施の形態でも、第1の実
施の形態と同様に、スキャン電極12とサステイン電極
13との間の壁電荷低減期間CS2において、この微弱
放電によりスキャン電極12とサステイン電極13との
間に蓄えていた壁電荷は徐々に減少し、サステイン電極
13に印加するセットアップ電圧Vupを調整すること
により、スキャン電極12とサステイン電極13との間
の壁電位差を種々の状態に調整することができる。
Therefore, in the present embodiment, similarly to the first embodiment, in the wall charge reduction period CS2 between scan electrode 12 and sustain electrode 13, this weak discharge causes scan electrode 12 and sustain electrode 13 to fall. The wall charge stored between the scan electrode 12 and the sustain electrode 13 gradually decreases, and the wall potential difference between the scan electrode 12 and the sustain electrode 13 is adjusted to various states by adjusting the setup voltage Vup applied to the sustain electrode 13. be able to.

【0194】次に、スキャン電極12とアドレス電極1
1との間のセットアップ動作について説明する。上記と
同様に、セットアップパルスSPの電圧が0Vから中間
電圧Vbまでの期間では、中間電圧Vbによる電位差と
セットアップ期間に入る時点ですでに蓄えられているス
キャン電極12とアドレス電極11との間の壁電位差と
を合計した電圧がスキャン電極12とアドレス電極11
との間の正方向の放電開始電圧Vdpより低いため、微
弱放電は発生しない。
Next, the scan electrode 12 and the address electrode 1
1 will be described. Similarly to the above, during the period in which the voltage of the setup pulse SP is from 0 V to the intermediate voltage Vb, the potential difference between the intermediate voltage Vb and the scan electrode 12 and the address electrode 11 already stored at the time of entering the setup period. The voltage obtained by summing the wall potential difference is the scan electrode 12 and the address electrode 11.
And weak discharge does not occur because the voltage is lower than the discharge start voltage Vdp in the positive direction.

【0195】次に、ランプ波形により緩やかに増加され
るセットアップパルスSPの電圧による電位差と、セッ
トアップ期間に入る時点ですでに蓄えられているスキャ
ン電極12とアドレス電極11との間の壁電位差とを合
計した電圧が、スキャン電極12とアドレス電極11と
の間の正方向の放電開始電圧Vdpを越えた時点から、
スキャン電極12とアドレス電極11との間に正方向の
微弱放電が始まり、セットアップパルスSPの電圧が最
大電圧Vcpに達するまで継続する。
Next, the potential difference due to the voltage of the setup pulse SP gradually increased by the ramp waveform and the wall potential difference between the scan electrode 12 and the address electrode 11 already stored at the time of entering the setup period are calculated. From the point in time when the summed voltage exceeds the positive firing voltage Vdp between the scan electrode 12 and the address electrode 11,
A weak discharge in the positive direction starts between the scan electrode 12 and the address electrode 11, and continues until the voltage of the setup pulse SP reaches the maximum voltage Vcp.

【0196】したがって、本実施の形態でも、第1の実
施の形態と同様に、スキャン電極12とアドレス電極1
1との間の壁電荷蓄積期間CD1において、この微弱放
電によりスキャン電極12とアドレス電極11との間に
徐々に壁電荷が蓄えられ、大きな負極性の壁電位差が形
成される。
Therefore, in this embodiment, as in the first embodiment, the scan electrode 12 and the address electrode 1
In the wall charge accumulation period CD1 between the scan electrodes 12 and 1, the weak discharge gradually stores wall charges between the scan electrode 12 and the address electrode 11, and a large negative wall potential difference is formed.

【0197】次に、セットアップパルスSPの電圧を中
間電圧Vbだけ一気に立ち下げ、さらにランプ波形によ
り緩やかに減少させて0Vまで減少させても、アドレス
電極11に印加される電圧は0Vのままであるため、ス
キャン電極12とアドレス電極11との間の壁電位差と
セットアップパルスSPによる電位差とを合計した電圧
は、スキャン電極12とアドレス電極11との間の負方
向の放電開始電圧Vdnを越えず、この期間では放電は
発生しない。
Next, the voltage applied to the address electrode 11 remains at 0 V even if the voltage of the setup pulse SP falls at once at the intermediate voltage Vb and is further reduced gradually to 0 V by the ramp waveform. Therefore, the sum of the wall potential difference between the scan electrode 12 and the address electrode 11 and the potential difference due to the setup pulse SP does not exceed the negative discharge start voltage Vdn between the scan electrode 12 and the address electrode 11, No discharge occurs during this period.

【0198】その後、セットアップパルスSPの電圧を
所定時間の間0Vに保持した後、さらにランプ波形によ
り負方向に緩やかに減少させていくと、負方向の放電開
始電圧Vdnを越えた時点で微弱放電が開始され、セッ
トアップパルスSPの電圧が最小電圧Vcnに達するま
で継続される。
Thereafter, after the voltage of the setup pulse SP is maintained at 0 V for a predetermined time, the voltage is gradually decreased in the negative direction by a ramp waveform. When the voltage exceeds the discharge start voltage Vdn in the negative direction, the weak discharge occurs. Is started and continued until the voltage of the setup pulse SP reaches the minimum voltage Vcn.

【0199】したがって、本実施の形態でも、第1の実
施の形態と同様に、スキャン電極12とアドレス電極1
1との間の壁電荷低減期間CD2において、この微弱放
電によりスキャン電極12とアドレス電極11との間に
蓄えていた壁電荷は徐々に減少し、セットアップパルス
SPの最小電圧Vcnを調整することにより、スキャン
電極12とアドレス電極11との間の壁電位差を調整す
ることができる。
Therefore, also in the present embodiment, the scan electrode 12 and the address electrode 1 are similar to the first embodiment.
During the wall charge reduction period CD2 between the scan electrodes 12 and 1, the wall charge stored between the scan electrode 12 and the address electrode 11 gradually decreases due to the weak discharge, and the minimum voltage Vcn of the setup pulse SP is adjusted. The wall potential difference between the scan electrode 12 and the address electrode 11 can be adjusted.

【0200】上記のように、本実施の形態でも、第1の
実施の形態と同様の効果を得ることができるとともに、
セットアップ期間において各電極間の放電開始電圧Vs
p,Vsn,Vdp,Vdnを越えない範囲でセットア
ップパルスSPの電圧を一気に立ち上げまたは立ち下げ
ることにより、セットアップ期間を短縮することができ
る。したがって、その短縮された時間を維持期間に振り
換えることにより維持期間をより長くすることができ、
発光輝度を高めることが可能となる。
As described above, also in this embodiment, the same effects as those of the first embodiment can be obtained, and
Discharge start voltage Vs between electrodes during setup period
By raising or lowering the voltage of the setup pulse SP at a stretch within a range not exceeding p, Vsn, Vdp, Vdn, the setup period can be shortened. Therefore, by transferring the shortened time to the maintenance period, the maintenance period can be made longer,
The light emission luminance can be increased.

【0201】なお、微弱放電を安定に行うためのセット
アップパルスSPのランプ波形の変化割合としては、第
1の実施の形態と同様である。
The ramp rate of the setup pulse SP for stably performing the weak discharge is the same as that in the first embodiment.

【0202】(第3の実施の形態)次に、本発明による
第3の実施の形態のプラズマディスプレイ装置について
説明する。第3の実施の形態のプラズマディスプレイ装
置と第1の実施の形態のプラズマディスプレイ装置とで
異なる点は、図3に示すセットアップ回路52が以下に
説明するセットアップ回路に変更された点であり、その
他の点は第1の実施の形態と同様であるので、以下異な
る点についてのみ詳細に説明する。
(Third Embodiment) Next, a plasma display device according to a third embodiment of the present invention will be described. The difference between the plasma display device of the third embodiment and the plasma display device of the first embodiment is that the setup circuit 52 shown in FIG. 3 is changed to a setup circuit described below. Is similar to that of the first embodiment, and only different points will be described in detail below.

【0203】図11は、第3の実施の形態のプラズマデ
ィスプレイ装置に用いられるセットアップ回路の構成を
示す回路図である。
FIG. 11 is a circuit diagram showing a configuration of a setup circuit used in the plasma display device according to the third embodiment.

【0204】図11に示すセットアップ回路52bは、
トランジスタQ81〜Q85、抵抗R81,R82、コ
ンデンサC81および電源端子V81,V82を含む。
The setup circuit 52b shown in FIG.
It includes transistors Q81 to Q85, resistors R81 and R82, a capacitor C81, and power supply terminals V81 and V82.

【0205】トランジスタQ81の一端は電源端子V8
1に接続され、他端はノードN81に接続され、そのゲ
ートには制御信号S81が入力される。電源端子V81
には、正極性のセットアップ電圧である最大電圧Vcp
が印加され、本実施の形態では、例えば、450Vの電
圧が印加される。トランジスタQ82の一端はノードN
81に接続され、他端は接地端子に接続され、そのゲー
トには制御信号S81が入力される。抵抗R81はノー
ドN81とノードN82との間に接続される。トランジ
スタQ83の一端はノードN82に接続され、他端は接
地端子に接続され、そのゲートには制御信号S83が入
力される。トランジスタQ84の一端は抵抗R82を介
してノードN83に接続され、他端は電源端子V82に
接続され、そのゲートには制御信号S84が入力され
る。電源端子V82には、負極性のセットアップ電圧で
ある最小電圧Vcnが印加され、本実施の形態では、例
えば、−100Vの電圧が印加される。トランジスタQ
85の一端はノードN82に接続され、他端はノードN
83に接続され、そのゲートには制御信号S85が入力
される。コンデンサC81はノードN83と接地端子と
の間に接続される。ノードN83の電圧がセットアップ
パルスSPとして出力される。
One end of the transistor Q81 is connected to the power terminal V8
1 and the other end is connected to the node N81, and the control signal S81 is input to the gate. Power supply terminal V81
Has a maximum voltage Vcp which is a setup voltage of the positive polarity.
Is applied, and in the present embodiment, for example, a voltage of 450 V is applied. One end of the transistor Q82 is connected to the node N
81, the other end is connected to a ground terminal, and a control signal S81 is input to its gate. Resistance R81 is connected between nodes N81 and N82. Transistor Q83 has one end connected to node N82, the other end connected to a ground terminal, and a control signal S83 input to its gate. Transistor Q84 has one end connected to node N83 via resistor R82, the other end connected to power supply terminal V82, and a control signal S84 input to its gate. The minimum voltage Vcn, which is a negative setup voltage, is applied to the power supply terminal V82. In the present embodiment, for example, a voltage of −100 V is applied. Transistor Q
85 has one end connected to a node N82 and the other end connected to a node N82.
The control signal S85 is input to its gate. Capacitor C81 is connected between node N83 and a ground terminal. The voltage of node N83 is output as setup pulse SP.

【0206】本実施の形態では、セットアップ回路52
b,55、アドレスドライバ2、スキャンドライバ3お
よびサステインドライバ4が調整手段、セットアップ調
整手段、壁電荷蓄積手段および壁電荷減少手段に相当
し、その他は第1の実施の形態と同様である。
In this embodiment, the setup circuit 52
b, 55, the address driver 2, the scan driver 3, and the sustain driver 4 correspond to an adjusting unit, a setup adjusting unit, a wall charge accumulating unit, and a wall charge reducing unit, and the other components are the same as those in the first embodiment.

【0207】図12は、図11に示すセットアップ回路
52bのセットアップ期間の動作を示すタイミング図で
ある。図12には、図11の制御信号S81〜S85お
よびセットアップパルスSPが示される。なお、制御信
号S81〜S85は、水平同期信号Hおよび垂直同期信
号V等を基にセットアップ回路52b内で発生される信
号である。
FIG. 12 is a timing chart representing an operation of the setup circuit 52b shown in FIG. 11 during a setup period. FIG. 12 shows the control signals S81 to S85 and the setup pulse SP of FIG. The control signals S81 to S85 are signals generated in the setup circuit 52b based on the horizontal synchronization signal H, the vertical synchronization signal V, and the like.

【0208】まず、期間Aの直前の期間では、制御信号
S81がローレベルにあり、トランジスタQ81がオフ
し、制御信号S82がローレベルにあり、トランジスタ
Q82がオフし、制御信号S83がハイレベルにあり、
トランジスタQ83がオンし、制御信号S84がローレ
ベルにあり、トランジスタQ84がオフし、制御信号S
85がハイレベルにあり、トランジスタQ85がオンし
ている。したがって、ノードN83がトランジスタQ8
5,Q83を介して接地端子に接続され、セットアップ
パルスSPが接地電位(0V)で出力される。
First, in the period immediately before the period A, the control signal S81 is at the low level, the transistor Q81 is turned off, the control signal S82 is at the low level, the transistor Q82 is turned off, and the control signal S83 is at the high level. Yes,
The transistor Q83 is turned on, the control signal S84 is at a low level, the transistor Q84 is turned off, and the control signal S84 is turned off.
85 is at the high level, and the transistor Q85 is on. Therefore, node N83 is connected to transistor Q8.
5, Q83 to the ground terminal, and the setup pulse SP is output at the ground potential (0 V).

【0209】次に、期間Aにおいて、制御信号S81が
ハイレベルになり、トランジスタQ81がオンし、制御
信号S83がローレベルになり、トランジスタQ83が
オフする。したがって、ノードN83がトランジスタQ
85,Q81および抵抗R81を介して電源端子V81
に接続される。このとき、ノードN83の電圧は、抵抗
R81の抵抗値とコンデンサC81の容量とにより決定
される時定数により指数関数的に増加し、最大電圧Vc
pまで上昇する。したがって、セットアップパルスSP
は、最初は急峻に変化しその後緩やかに変化する図示の
ような充放電波形により0Vから最大電圧Vcpまで立
ち上がり、最大電圧Vcpに保持される。なお、上記の
時定数は、セットアップパルスSPの電圧が期間A中に
十分に飽和するように設定することが好ましい。
Next, in the period A, the control signal S81 goes high, the transistor Q81 turns on, the control signal S83 goes low, and the transistor Q83 turns off. Therefore, the node N83 is connected to the transistor Q
85, Q81 and a power supply terminal V81 via a resistor R81.
Connected to. At this time, the voltage of the node N83 increases exponentially with a time constant determined by the resistance value of the resistor R81 and the capacitance of the capacitor C81, and the maximum voltage Vc
rise to p. Therefore, the setup pulse SP
Rises from 0 V to the maximum voltage Vcp by a charge / discharge waveform as shown in the drawing, which changes sharply at first and then gradually, and is held at the maximum voltage Vcp. It is preferable that the time constant is set so that the voltage of the setup pulse SP is sufficiently saturated during the period A.

【0210】次に、期間Bにおいて、制御信号S81が
ローレベルになり、トランジスタQ81がオフし、制御
信号S82がハイレベルになり、トランジスタQ82が
オンする。したがって、ノードN83がトランジスタQ
85,Q82および抵抗R81を介して接地端子に接続
される。このとき、ノードN83の電圧は、抵抗R81
の抵抗値とコンデンサC81の容量とにより決定される
時定数により指数関数的に減少し、接地電位まで降下す
る。したがって、セットアップパルスSPは、最初は急
峻に変化しその後緩やかに変化する図示のような充放電
波形により最大電圧Vcpから0Vまで立ち下がり、接
地電位に保持される。なお、上記の時定数は、セットア
ップパルスSPの電圧が期間B中に十分に飽和するよう
に設定することが好ましい。
Next, in the period B, the control signal S81 goes low, the transistor Q81 turns off, the control signal S82 goes high, and the transistor Q82 turns on. Therefore, the node N83 is connected to the transistor Q
85, Q82 and a resistor R81 connected to the ground terminal. At this time, the voltage of the node N83 is
, And decreases exponentially with a time constant determined by the resistance of the capacitor C81 and drops to the ground potential. Therefore, the setup pulse SP falls from the maximum voltage Vcp to 0 V by a charge / discharge waveform as shown in the drawing, which changes sharply at first and then changes slowly, and is held at the ground potential. Note that the above time constant is preferably set such that the voltage of the setup pulse SP is sufficiently saturated during the period B.

【0211】次に、期間Cにおいて、制御信号S82が
ローレベルになり、トランジスタQ82がオフし、制御
信号S84がハイレベルになり、トランジスタQ84が
オンし、制御信号S85がローレベルになり、トランジ
スタQ85がオフする。したがって、ノードN83が抵
抗R82およびトランジスタQ84を介して電源端子V
82に接続される。このとき、ノードN83の電圧は、
抵抗R82の抵抗値とコンデンサC81の容量とにより
決定される時定数により指数関数的に減少し、最小電圧
Vcnまで降下する。したがって、セットアップパルス
SPは、最初は急峻に変化しその後緩やかに変化する図
示のような充放電波形により0Vから最小電圧Vcnま
で立ち下がり、最小電圧Vcnに保持される。なお、上
記の時定数は、セットアップパルスSPの電圧が期間C
中に十分に飽和するように設定することが好ましい。
Next, in a period C, the control signal S82 goes low, the transistor Q82 turns off, the control signal S84 goes high, the transistor Q84 turns on, the control signal S85 goes low, and the transistor Q85 turns off. Therefore, node N83 is connected to power supply terminal V via resistor R82 and transistor Q84.
82. At this time, the voltage of the node N83 becomes
It decreases exponentially with a time constant determined by the resistance value of the resistor R82 and the capacitance of the capacitor C81, and drops to the minimum voltage Vcn. Therefore, the setup pulse SP falls from 0 V to the minimum voltage Vcn by the charge / discharge waveform as shown in the drawing, which changes sharply at first, and then changes slowly, and is held at the minimum voltage Vcn. It should be noted that the above time constant indicates that the voltage of the setup pulse SP
It is preferable to set so as to sufficiently saturate the inside.

【0212】最後に、期間Dにおいて、制御信号S83
がハイレベルになり、トランジスタQ83がオンし、制
御信号S84がローレベルになり、トランジスタQ84
がオフし、制御信号S85がハイレベルになり、トラン
ジスタQ85がオンする。したがって、ノードN83が
トランジスタQ85,Q83を介して接地端子に接続さ
れ、セットアップパルスSPが接地電位まで一気に立ち
上がり、接地電位に保持される。
Finally, in the period D, the control signal S83
Goes high, the transistor Q83 turns on, the control signal S84 goes low, and the transistor Q84
Turns off, the control signal S85 goes high, and the transistor Q85 turns on. Therefore, the node N83 is connected to the ground terminal via the transistors Q85 and Q83, and the setup pulse SP rises to the ground potential at once, and is maintained at the ground potential.

【0213】なお、セットアップパルスSPが印加され
るPDP1は容量性負荷であるため、この容量も加味し
て上記の抵抗R81,R82の抵抗値およびコンデンサ
C81の容量は決定される。
Since the PDP 1 to which the setup pulse SP is applied is a capacitive load, the resistance values of the resistors R81 and R82 and the capacitance of the capacitor C81 are determined in consideration of this capacitance.

【0214】図13は、図11に示すセットアップ回路
52bを用いた本実施の形態のPDP1の各電極に印加
される駆動電圧を示すタイミングチャートである。な
お、図13に示すセットアップ期間以外の駆動電圧は、
図5に示す駆動電圧と同様であるので、その説明を省略
し、セットアップ期間についてのみ以下詳細に説明す
る。
FIG. 13 is a timing chart showing drive voltages applied to each electrode of PDP 1 of the present embodiment using setup circuit 52b shown in FIG. Note that the drive voltage other than the setup period shown in FIG.
Since the driving voltage is the same as that shown in FIG. 5, the description thereof is omitted, and only the setup period will be described in detail below.

【0215】まず、スキャン電極12とサステイン電極
13との間のセットアップ動作について説明する。図1
3に示すように、セットアップ期間には、すべてのスキ
ャン電極12にセットアップパルスSPが同時に印加さ
れる。セットアップパルスSPは、最初は急峻に変化し
その後緩やかに変化する図示のような充放電波形により
0Vから最大電圧Vcpまで立ち上がり、最大電圧Vc
pに保持される。一方、アドレス電極11およびサステ
イン電極13はともに0Vに保持される。
First, the setup operation between scan electrode 12 and sustain electrode 13 will be described. FIG.
As shown in FIG. 3, the setup pulse SP is simultaneously applied to all the scan electrodes 12 during the setup period. The setup pulse SP rises from 0 V to the maximum voltage Vcp by a charge / discharge waveform as shown in FIG.
p. On the other hand, both the address electrode 11 and the sustain electrode 13 are maintained at 0V.

【0216】このとき、セットアップパルスSPの電圧
がセットアップパルスSPによる電位差とセットアップ
期間に入る時点ですでに蓄えられているスキャン電極1
2とサステイン電極13との間の壁電位差とを合計した
電圧がスキャン電極12とサステイン電極13との間の
正方向の放電開始電圧Vspより低い期間では、微弱放
電は発生しない。
At this time, the scan electrode 1 already stored at the time when the voltage of the setup pulse SP enters the setup period and the potential difference due to the setup pulse SP.
No weak discharge occurs during a period in which a voltage obtained by adding the wall potential difference between the scan electrode 2 and the sustain electrode 13 is lower than the positive discharge start voltage Vsp between the scan electrode 12 and the sustain electrode 13.

【0217】次に、充放電波形により緩やかに増加され
るセットアップパルスSPの電圧による電位差と、セッ
トアップ期間に入る時点ですでに蓄えられているスキャ
ン電極12とサステイン電極13との間の壁電位差とを
合計した電圧が、正方向の放電開始電圧Vspを越えた
時点から、スキャン電極12とサステイン電極13との
間に正方向の微弱放電が始まり、セットアップパルスS
Pの電圧が最大電圧Vcpに達するまで継続する。
Next, the potential difference due to the voltage of the setup pulse SP gradually increased by the charging / discharging waveform, and the wall potential difference between the scan electrode 12 and the sustain electrode 13 already stored at the time of entering the setup period are described. From the point at which the voltage exceeds the positive discharge start voltage Vsp, a weak positive discharge starts between the scan electrode 12 and the sustain electrode 13, and the setup pulse S
It continues until the voltage of P reaches the maximum voltage Vcp.

【0218】したがって、本実施の形態でも、第1の実
施の形態と同様に、スキャン電極12とサステイン電極
13との間の壁電荷蓄積期間CS1において、この微弱
放電によりスキャン電極12とサステイン電極13との
間に徐々に壁電荷が蓄えられ、大きな負極性の壁電位差
が形成される。
Therefore, in the present embodiment, similarly to the first embodiment, in the wall charge accumulation period CS1 between scan electrode 12 and sustain electrode 13, scan electrode 12 and sustain electrode 13 , The wall charge is gradually accumulated, and a large negative wall potential difference is formed.

【0219】次に、スキャン電極12に印加されるセッ
トアップパルスSPの電圧が最大電圧Vcpに保持され
ている期間に、サステイン電極13に印加されるセット
アップパルスSTの電圧をセットアップ電圧Vupに立
ち上げる。その後、セットアップパルスSPは、最初は
急峻に変化しその後緩やかに変化する図示のような充放
電波形により最大電圧Vcpから0Vまで立ち下がり、
接地電位に保持される。
Next, while the voltage of the setup pulse SP applied to the scan electrode 12 is maintained at the maximum voltage Vcp, the voltage of the setup pulse ST applied to the sustain electrode 13 rises to the setup voltage Vup. Thereafter, the setup pulse SP falls from the maximum voltage Vcp to 0 V by a charge / discharge waveform as shown in FIG.
It is kept at the ground potential.

【0220】このとき、スキャン電極12に印加される
セットアップパルスSPの電圧およびサステイン電極1
3に印加されるセットアップパルスSTの電圧による電
位差と、すでに蓄えられているスキャン電極12とサス
テイン電極13との間の壁電位差とを合計した電圧がス
キャン電極12とサステイン電極13との間の負方向の
放電開始電圧Vsnより高い期間では、微弱放電は発生
しない。
At this time, the voltage of the setup pulse SP applied to the scan electrode 12 and the sustain electrode 1
3 and the sum of the potential difference caused by the voltage of the setup pulse ST applied to the scan electrode 12 and the already stored wall potential difference between the scan electrode 12 and the sustain electrode 13 is a negative voltage between the scan electrode 12 and the sustain electrode 13. In the period higher than the discharge start voltage Vsn in the direction, the weak discharge does not occur.

【0221】次に、セットアップパルスSPがさらに充
放電波形により緩やかに減少され、スキャン電極12と
サステイン電極13との間の壁電位差と、スキャン電極
12およびサステイン電極13に印加した電圧による電
位差とを合計した電圧が、負方向の放電開始電圧Vsn
を越えた時点から、スキャン電極12とサステイン電極
13との間に負方向の微弱放電が始まり、セットアップ
パルスSPの電圧が0Vに達するまで継続される。
Next, the setup pulse SP is further reduced gradually by the charge / discharge waveform, and the wall potential difference between the scan electrode 12 and the sustain electrode 13 and the potential difference due to the voltage applied to the scan electrode 12 and the sustain electrode 13 are reduced. The summed voltage is the discharge start voltage Vsn in the negative direction.
, A weak discharge in the negative direction starts between the scan electrode 12 and the sustain electrode 13 and continues until the voltage of the setup pulse SP reaches 0V.

【0222】したがって、本実施の形態でも、第1の実
施の形態と同様に、スキャン電極12とサステイン電極
13との間の壁電荷低減期間CS2において、この微弱
放電によりスキャン電極12とサステイン電極13との
間に蓄えていた壁電荷は徐々に減少し、サステイン電極
13に印加するセットアップ電圧Vupを調整すること
により、スキャン電極12とサステイン電極13との間
の壁電位差を種々の状態に調整することができる。
Therefore, in the present embodiment, similarly to the first embodiment, in the wall charge reduction period CS2 between the scan electrode 12 and the sustain electrode 13, the scan electrode 12 and the sustain electrode 13 The wall charge stored between the scan electrode 12 and the sustain electrode 13 gradually decreases, and the wall potential difference between the scan electrode 12 and the sustain electrode 13 is adjusted to various states by adjusting the setup voltage Vup applied to the sustain electrode 13. be able to.

【0223】次に、スキャン電極12とアドレス電極1
1との間のセットアップ動作について説明する。上記と
同様に、セットアップパルスSPによる電位差とセット
アップ期間に入る時点ですでに蓄えられているスキャン
電極12とアドレス電極11との間の壁電位差とを合計
した電圧がスキャン電極12とアドレス電極11との間
の正方向の放電開始電圧Vdpより低い期間では、微弱
放電は発生しない。
Next, the scan electrode 12 and the address electrode 1
1 will be described. Similarly to the above, the voltage obtained by summing the potential difference due to the setup pulse SP and the wall potential difference between the scan electrode 12 and the address electrode 11 already stored at the time of entering the setup period becomes the scan electrode 12 and the address electrode 11. No weak discharge occurs during a period lower than the positive-direction discharge start voltage Vdp.

【0224】次に、充放電波形により緩やかに増加され
るセットアップパルスSPの電圧による電位差と、セッ
トアップ期間に入る時点ですでに蓄えられているスキャ
ン電極12とアドレス電極11との間の壁電位差とを合
計した電圧が、スキャン電極12とアドレス電極11と
の間の正方向の放電開始電圧Vdpを越えた時点から、
スキャン電極12とアドレス電極11との間に正方向の
微弱放電が始まり、セットアップパルスSPの電圧が最
大電圧Vcpに達するまで継続する。
Next, the potential difference due to the voltage of the setup pulse SP gradually increased by the charge / discharge waveform and the wall potential difference between the scan electrode 12 and the address electrode 11 already stored at the time of entering the setup period are described. From the point in time when the total voltage exceeds the discharge start voltage Vdp in the positive direction between the scan electrode 12 and the address electrode 11,
A weak discharge in the positive direction starts between the scan electrode 12 and the address electrode 11, and continues until the voltage of the setup pulse SP reaches the maximum voltage Vcp.

【0225】したがって、本実施の形態でも、第1の実
施の形態と同様に、スキャン電極12とアドレス電極1
1との間の壁電荷蓄積期間CD1において、この微弱放
電によりスキャン電極12とアドレス電極11との間に
徐々に壁電荷が蓄えられ、大きな負極性の壁電位差が形
成される。
Therefore, in this embodiment, as in the first embodiment, the scan electrode 12 and the address electrode 1
In the wall charge accumulation period CD1 between the scan electrodes 12 and 1, the weak discharge gradually stores wall charges between the scan electrode 12 and the address electrode 11, and a large negative wall potential difference is formed.

【0226】次に、セットアップパルスSPの電圧を充
放電波形により最大電圧Vcpから0Vまで減少させて
も、アドレス電極11に印加される電圧は0Vのままで
あるため、スキャン電極12とアドレス電極11との間
の壁電位差とセットアップパルスSPによる電位差とを
合計した電圧は、スキャン電極12とアドレス電極11
との間の負方向の放電開始電圧Vdnを越えず、この期
間では放電は発生しない。
Next, even if the voltage of the setup pulse SP is reduced from the maximum voltage Vcp to 0 V by the charge / discharge waveform, the voltage applied to the address electrode 11 remains at 0 V. Is the sum of the wall potential difference between the scan electrode 12 and the potential difference due to the setup pulse SP.
, Does not exceed the discharge start voltage Vdn in the negative direction, and no discharge occurs during this period.

【0227】その後、セットアップパルスSPの電圧を
所定時間の間0Vに保持した後、さらに充放電波形によ
り負方向に緩やかに減少させていくと、負方向の放電開
始電圧Vdnを越えた時点で微弱放電が開始され、セッ
トアップパルスSPの電圧が最小電圧Vcnに達するま
で継続される。
Thereafter, after the voltage of the setup pulse SP is maintained at 0 V for a predetermined time, and further gradually reduced in the negative direction by the charge / discharge waveform, the voltage becomes slightly weaker when the voltage exceeds the discharge start voltage Vdn in the negative direction. The discharge is started and is continued until the voltage of the setup pulse SP reaches the minimum voltage Vcn.

【0228】したがって、本実施の形態でも、第1の実
施の形態と同様に、スキャン電極12とアドレス電極1
1との間の壁電荷低減期間CD2において、この微弱放
電によりスキャン電極12とアドレス電極11との間に
蓄えていた壁電荷は徐々に減少し、セットアップパルス
SPの最小電圧Vcnを調整することにより、スキャン
電極12とアドレス電極11との間の壁電位差を調整す
ることができる。
Therefore, in this embodiment, as in the first embodiment, the scan electrode 12 and the address electrode 1
In the wall charge reduction period CD2 between 1 and 1, the wall charge stored between the scan electrode 12 and the address electrode 11 gradually decreases due to the weak discharge, and the minimum voltage Vcn of the setup pulse SP is adjusted. The wall potential difference between the scan electrode 12 and the address electrode 11 can be adjusted.

【0229】上記のように、本実施の形態でも、第1の
実施の形態と同様の効果を得ることができるとともに、
セットアップ期間において、抵抗およびコンデンサによ
る充放電波形を用いて、各電極間の放電開始電圧Vs
p,Vsn,Vdp,Vdnを越えない範囲でセットア
ップパルスSPの電圧をある程度急峻に立ち上げまたは
立ち下げ、その後緩やかに変化させることにより、微弱
放電を発生させながらセットアップ期間を短縮すること
ができるとともに、セットアップ回路の構成を簡略化す
ることができる。
As described above, also in this embodiment, the same effects as those of the first embodiment can be obtained.
During the setup period, the discharge start voltage Vs between the electrodes is calculated using the charge / discharge waveform by the resistor and the capacitor.
By setting the voltage of the setup pulse SP to rise or fall to some extent steeply within a range not exceeding p, Vsn, Vdp, and Vdn, and then gradually changing the voltage, the setup period can be shortened while generating a weak discharge, and , The configuration of the setup circuit can be simplified.

【0230】なお、微弱放電を安定に行うためのセット
アップパルスSPの放電開始電圧を越えた後の充放電波
形の変化割合としては、ランプ波形による微弱放電時の
変化割合と同等な範囲である。
The change rate of the charge / discharge waveform after exceeding the discharge start voltage of the setup pulse SP for stably performing the weak discharge is in the same range as the change rate at the time of the weak discharge by the ramp waveform.

【0231】(第4の実施の形態)次に、本発明による
第4の実施の形態のプラズマディスプレイ装置について
説明する。図14は、本発明の第4の実施の形態による
プラズマディスプレイ装置の構成を示すブロック図であ
る。図14に示すプラズマディスプレイ装置と図1に示
すプラズマディスプレイ装置とで異なる点は、図1に示
すセットアップ回路55がセットアップパルスSPと同
様な波形を有するセットアップパルスST’を出力する
セットアップ回路55aに変更され、図1に示す書き込
み/消去発生回路53が消去パルスPeのパルス幅を変
化させることによりスキャン電極12とサステイン電極
13との間の壁電位差を調整する書き込み/消去発生回
路53aに変更された点であり、その他の点は図1に示
すプラズマディスプレイ装置と同様であるので、同一部
分には同一符号を付し、以下異なる点についてのみ詳細
に説明する。
(Fourth Embodiment) Next, a plasma display device according to a fourth embodiment of the present invention will be described. FIG. 14 is a block diagram showing a configuration of a plasma display device according to the fourth embodiment of the present invention. The difference between the plasma display device shown in FIG. 14 and the plasma display device shown in FIG. 1 is that the setup circuit 55 shown in FIG. 1 is changed to a setup circuit 55a that outputs a setup pulse ST ′ having a waveform similar to the setup pulse SP. The write / erase generation circuit 53 shown in FIG. 1 is changed to a write / erase generation circuit 53a for adjusting the wall potential difference between the scan electrode 12 and the sustain electrode 13 by changing the pulse width of the erase pulse Pe. Since the other points are the same as those of the plasma display device shown in FIG. 1, the same portions are denoted by the same reference numerals, and only different points will be described in detail below.

【0232】図14に示す放電制御回路5aは、維持放
電発生回路51,54、セットアップ回路52,55a
および書き込み/消去発生回路53aを含む。セットア
ップ回路55aおよび書き込み/消去発生回路53aに
は、水平同期信号Hおよび垂直同期信号Vが入力され
る。書き込み/消去発生回路53aは、図1に示す書き
込み/消去発生回路53と同様に動作するとともに、制
御信号S11がローレベルになり、制御信号S13がハ
イレベルになるタイミング等を変化させることにより消
去パルスPeのパルス幅を制御し、スキャン電極12と
サステイン電極13との間の壁電位差を調整する。
A discharge control circuit 5a shown in FIG. 14 includes sustain discharge generation circuits 51 and 54, and setup circuits 52 and 55a.
And a write / erase generating circuit 53a. The horizontal synchronization signal H and the vertical synchronization signal V are input to the setup circuit 55a and the write / erase generation circuit 53a. The write / erase generation circuit 53a operates in the same manner as the write / erase generation circuit 53 shown in FIG. 1, and erases by changing the timing at which the control signal S11 goes low and the control signal S13 goes high. The pulse width of the pulse Pe is controlled to adjust the wall potential difference between the scan electrode 12 and the sustain electrode 13.

【0233】セットアップ回路55aは、維持放電発生
回路54から入力された維持放電信号にセットアップパ
ルスST’を重畳したサステインドライバ基本駆動信号
SUをスキャンドライバ3へ出力する。
The setup circuit 55a outputs the sustain driver basic drive signal SU in which the setup pulse ST 'is superimposed on the sustain discharge signal input from the sustain discharge generation circuit 54, to the scan driver 3.

【0234】具体的には、セットアップ回路55aは、
セットアップ期間において、サステイン電極13に印加
されるセットアップパルスST’の電圧とスキャン電極
11に印加されるセットアップパルスSPの電圧との差
がスキャン電極12とサステイン電極13との間に微弱
放電を発生させない範囲内になるように、セットアップ
パルスSPに対して変化するセットアップパルスST’
を出力する。したがって、セットアップパルスST’
は、セットアップパルスSPと同一の波形を有する必要
は必ずしもない。
More specifically, the setup circuit 55a
In the setup period, the difference between the voltage of the setup pulse ST ′ applied to the sustain electrode 13 and the voltage of the setup pulse SP applied to the scan electrode 11 does not generate a weak discharge between the scan electrode 12 and the sustain electrode 13. The setup pulse ST ′ that changes with respect to the setup pulse SP so as to fall within the range.
Is output. Therefore, the setup pulse ST '
Need not necessarily have the same waveform as the setup pulse SP.

【0235】たとえば、セットアップパルスST’とし
て、ランプ波形により接地電位からセットアップ電圧V
upまで上昇し、所定期間セットアップ電圧Vupに保
持され、その後ランプ波形によりセットアップ電圧Vu
pから接地電位まで降下する波形が用いられる。この場
合のセットアップ回路55aは、接地電位を越えてさら
に降下する点を除き同様の波形を出力する図3に示すセ
ットアップ回路52と同様に構成することができるの
で、詳細な説明は省略する。
For example, as a setup pulse ST ', a ramp waveform is used to change the setup voltage V from the ground potential.
up, and maintained at the setup voltage Vup for a predetermined period of time.
A waveform falling from p to the ground potential is used. The setup circuit 55a in this case can be configured in the same manner as the setup circuit 52 shown in FIG. 3 which outputs a similar waveform except that the setup circuit 55a further drops beyond the ground potential, and a detailed description thereof will be omitted.

【0236】本実施の形態では、セットアップ回路5
2,55a、アドレスドライバ2、スキャンドライバ3
およびサステインドライバ4が調整手段、第1の調整手
段、壁電荷蓄積手段および壁電荷減少手段に相当し、書
き込み/消去発生回路53a、維持放電発生回路54、
スキャンドライバ3およびサステインドライバ4が調整
手段、第2の調整手段および消去パルス印加手段に相当
し、書き込み/消去発生回路53aおよびスキャンドラ
イバ3が第1の電圧印加手段に相当し、その他は第1の
実施の形態と同様である。
In this embodiment, the setup circuit 5
2, 55a, address driver 2, scan driver 3
And the sustain driver 4 corresponds to an adjusting unit, a first adjusting unit, a wall charge accumulating unit, and a wall charge reducing unit, and the write / erase generating circuit 53a, the sustain discharge generating circuit 54,
The scan driver 3 and the sustain driver 4 correspond to an adjusting unit, a second adjusting unit and an erasing pulse applying unit, the write / erase generating circuit 53a and the scan driver 3 correspond to a first voltage applying unit, and the other units are the first. This is the same as the embodiment.

【0237】図15は、図14に示すPDP1の各電極
に印加される駆動電圧を示すタイミング図である。な
お、図15に示すセットアップ期間のスキャン電極12
とサステイン電極13との間のセットアップ動作および
消去放電動作以外の駆動電圧は、図5に示す駆動電圧と
同様であるので、その説明を省略し、セットアップ期間
におけるスキャン電極12とサステイン電極13との間
のセットアップ動作および消去放電動作についてのみ以
下詳細に説明する。
FIG. 15 is a timing chart showing driving voltages applied to the respective electrodes of PDP 1 shown in FIG. The scan electrode 12 in the setup period shown in FIG.
Since the drive voltage other than the setup operation and the erase discharge operation between the scan electrode 12 and the sustain electrode 13 is the same as the drive voltage shown in FIG. 5, the description is omitted, and the connection between the scan electrode 12 and the sustain electrode 13 during the setup period is omitted. Only the setup operation and the erase discharge operation during this will be described in detail below.

【0238】図15に示すように、セットアップ期間に
は、すべてのスキャン電極12にセットアップパルスS
Pが同時に印加され、すべてのサステイン電極13にセ
ットアップパルスST’が同時に印加される。セットア
ップパルスSPは、ランプ波形により接地電位から最大
電圧Vcpまで上昇し、所定期間最大電圧Vcpに保持
され、その後ランプ波形により最大電圧Vcpから0V
まで降下する。一方、セットアップパルスST’は、ラ
ンプ波形により0Vからセットアップ電圧Vupまで上
昇し、所定期間セットアップ電圧Vupに保持され、そ
の後ランプ波形によりセットアップ電圧Vupから0V
まで降下し、0Vに保持される。
As shown in FIG. 15, the setup pulse S is applied to all scan electrodes 12 during the setup period.
P is applied at the same time, and the setup pulse ST ′ is applied to all the sustain electrodes 13 at the same time. The setup pulse SP rises from the ground potential to the maximum voltage Vcp by the ramp waveform, is held at the maximum voltage Vcp for a predetermined period, and thereafter is 0 V from the maximum voltage Vcp by the ramp waveform.
Descend to On the other hand, the setup pulse ST 'rises from 0 V to the setup voltage Vup according to the ramp waveform, is held at the setup voltage Vup for a predetermined period, and thereafter, from the setup voltage Vup to 0 V according to the ramp waveform.
And held at 0V.

【0239】このとき、セットアップパルスSPおよび
セットアップパルスST’によるスキャン電極12とサ
ステイン電極13との間の電位差と、セットアップ期間
に入る時点ですでに蓄えられているスキャン電極12と
サステイン電極13との間の壁電位差とを合計した電圧
がスキャン電極12とサステイン電極13との間の正方
向の放電開始電圧Vspおよび負方向の放電開始電圧V
snを越えないように、セットアップパルスSTの電圧
が設定されているため、セットアップ期間においてスキ
ャン電極12とサステイン電極13との間の微弱放電は
発生しない。
At this time, the potential difference between the scan electrode 12 and the sustain electrode 13 due to the setup pulse SP and the setup pulse ST ′ and the potential difference between the scan electrode 12 and the sustain electrode 13 already stored at the time of entering the setup period. A voltage obtained by summing the wall potential difference between the scan electrode 12 and the sustain electrode 13 forms a positive firing voltage Vsp and a negative firing voltage Vsp between the scan electrode 12 and the sustain electrode 13.
Since the voltage of the setup pulse ST is set so as not to exceed sn, a weak discharge does not occur between the scan electrode 12 and the sustain electrode 13 during the setup period.

【0240】このため、本実施の形態では、スキャン電
極12とサステイン電極13との間の壁電位差は、セッ
トアップ期間では変化せず、セットアップ期間の直前の
最後のサブフィールドにおいて調整された壁電位差を保
つことになる。すなわち、本実施の形態では、セットア
ップ期間ではなく、各サブフィールドの維持期間の最後
において、書き込み/消去発生回路53aにより消去パ
ルスPeのパルス幅を調整することによりスキャン電極
12とサステイン電極13との間の壁電位差を調整して
いる。したがって、本実施の形態でも、維持期間の最後
にスキャン電極11に印加される消去パルスPeのパル
ス幅を調整することにより、スキャン電極12とサステ
イン電極13との間の壁電位差を種々の状態に調整する
ことができる。
Therefore, in the present embodiment, the wall potential difference between scan electrode 12 and sustain electrode 13 does not change during the setup period, and the wall potential difference adjusted in the last subfield immediately before the setup period is equal to the wall potential difference. Will keep. That is, in the present embodiment, the write / erase generation circuit 53a adjusts the pulse width of the erase pulse Pe by the write / erase generating circuit 53a at the end of the sustain period of each subfield, not the setup period, so that the scan electrode 12 and the sustain electrode 13 The wall potential difference between them is adjusted. Therefore, also in the present embodiment, the wall potential difference between scan electrode 12 and sustain electrode 13 is changed to various states by adjusting the pulse width of erase pulse Pe applied to scan electrode 11 at the end of the sustain period. Can be adjusted.

【0241】なお、スキャン電極12とアドレス電極1
1との間のセットアップ動作は、第1の実施の形態と同
様であり、セットアップパルスSPの最小電圧Vcnを
調整することにより、スキャン電極12とアドレス電極
11との間の壁電位差を調整することができる。
The scan electrode 12 and the address electrode 1
1 is the same as in the first embodiment, and adjusts the minimum voltage Vcn of the setup pulse SP to adjust the wall potential difference between the scan electrode 12 and the address electrode 11. Can be.

【0242】上記のように、本実施の形態では、スキャ
ン電極12とアドレス電極11との間の壁電位差の調整
をセットアップ期間に行い、スキャン電極12とサステ
イン電極13との間の壁電位差の調整を維持期間の最後
の消去放電により行うことができるので、完全に分離し
て各調整を行うことができる。したがって、他方の放電
の影響を受けることなく、各調整を高精度に行うことが
でき、より高精度にアドレス放電に適した状態にするこ
とができる。また、前者の調整に用いられる微弱放電で
は、非常に弱い発光しか発生しないため、黒表示の輝度
レベルが上昇することがなく、表示画面のコントラスト
を悪化させることがない。
As described above, in the present embodiment, the adjustment of the wall potential difference between scan electrode 12 and address electrode 11 is performed during the setup period, and the adjustment of the wall potential difference between scan electrode 12 and sustain electrode 13 is performed. Can be performed by the erasing discharge at the end of the sustain period, so that each adjustment can be performed completely separately. Therefore, each adjustment can be performed with high precision without being affected by the other discharge, and a state suitable for address discharge can be achieved with higher precision. Also, in the weak discharge used for the former adjustment, since only very weak light emission is generated, the brightness level of black display does not increase and the contrast of the display screen does not deteriorate.

【0243】なお、本発明によるアドレス電極11、ス
キャン電極12およびサステイン電極13の各駆動パル
スの電圧および極性は、上記の例に特に限定されず、本
発明の趣旨を逸脱しない範囲で種々の電圧および逆極性
を用いることができる。
The voltage and polarity of each drive pulse of the address electrode 11, scan electrode 12, and sustain electrode 13 according to the present invention are not particularly limited to the above examples, and various voltages may be used without departing from the spirit of the present invention. And reverse polarity can be used.

【0244】[0244]

【発明の効果】本発明によれば、アドレス放電の前に第
1の電極と第3の電極との間の壁電位差を調整するとと
もに、この調整と独立して第1の電極と第2の電極との
間の壁電位差を調整しているので、第1の電極と第3の
電極との間の壁電位差および第1の電極と第2の電極と
の間の壁電位差を所望の値に高精度に調整することがで
きる。この結果、第1ないし第3の電極に形成される壁
電荷をアドレス放電に最適な状態に調整することがで
き、低い電圧でアドレス放電を安定に行うことができ
る。
According to the present invention, the wall potential difference between the first electrode and the third electrode is adjusted before the address discharge, and the first electrode and the second electrode are adjusted independently of this adjustment. Since the wall potential difference between the electrodes is adjusted, the wall potential difference between the first electrode and the third electrode and the wall potential difference between the first electrode and the second electrode are adjusted to desired values. It can be adjusted with high precision. As a result, the wall charges formed on the first to third electrodes can be adjusted to an optimal state for the address discharge, and the address discharge can be stably performed at a low voltage.

【図面の簡単な説明】[Brief description of the drawings]

【図1】本発明の第1の実施の形態によるプラズマディ
スプレイ装置の構成を示すブロック図
FIG. 1 is a block diagram showing a configuration of a plasma display device according to a first embodiment of the present invention.

【図2】図1に示すスキャンドライバおよび維持放電発
生回路の主要部の構成を示す回路図
FIG. 2 is a circuit diagram showing a configuration of a main part of a scan driver and a sustain discharge generating circuit shown in FIG.

【図3】図2に示すセットアップ回路の構成を示す回路
FIG. 3 is a circuit diagram showing a configuration of a setup circuit shown in FIG. 2;

【図4】図3に示すセットアップ回路のセットアップ期
間の動作を示すタイミング図
FIG. 4 is a timing chart showing an operation of the setup circuit shown in FIG. 3 during a setup period;

【図5】図1のPDPの各電極に印加される駆動電圧を
示すタイミング図
FIG. 5 is a timing chart showing a driving voltage applied to each electrode of the PDP of FIG. 1;

【図6】図5に示すセットアップ期間におけるスキャン
電極とサステイン電極との間の壁電位差調整プロセスの
一例を説明するための図
6 is a diagram for explaining an example of a process of adjusting a wall potential difference between a scan electrode and a sustain electrode during the setup period shown in FIG. 5;

【図7】図5に示すセットアップ期間におけるスキャン
電極とアドレス電極との間の壁電位差調整プロセスの一
例を説明するための図
FIG. 7 is a view for explaining an example of a process of adjusting a wall potential difference between a scan electrode and an address electrode during the setup period shown in FIG. 5;

【図8】本発明の第2の実施の形態のプラズマディスプ
レイ装置に用いられるセットアップ回路の構成を示す回
路図
FIG. 8 is a circuit diagram showing a configuration of a setup circuit used in a plasma display device according to a second embodiment of the present invention.

【図9】図8に示すセットアップ回路のセットアップ期
間の動作を示すタイミング図
9 is a timing chart showing an operation of the setup circuit shown in FIG. 8 during a setup period.

【図10】図8に示すセットアップ回路を用いた本実施
の形態のPDPの各電極に印加される駆動電圧を示すタ
イミング図
FIG. 10 is a timing chart showing a drive voltage applied to each electrode of the PDP according to the present embodiment using the setup circuit shown in FIG. 8;

【図11】本発明の第3の実施の形態のプラズマディス
プレイ装置に用いられるセットアップ回路の構成を示す
回路図
FIG. 11 is a circuit diagram showing a configuration of a setup circuit used in a plasma display device according to a third embodiment of the present invention.

【図12】図11に示すセットアップ回路のセットアッ
プ期間の動作を示すタイミング図
FIG. 12 is a timing chart showing an operation of the setup circuit shown in FIG. 11 during a setup period;

【図13】図11に示すセットアップ回路を用いた本実
施の形態のPDPの各電極に印加される駆動電圧を示す
タイミング図
FIG. 13 is a timing chart showing a drive voltage applied to each electrode of the PDP of the present embodiment using the setup circuit shown in FIG. 11;

【図14】本発明の第1の実施の形態によるプラズマデ
ィスプレイ装置の構成を示すブロック図
FIG. 14 is a block diagram showing a configuration of a plasma display device according to the first embodiment of the present invention.

【図15】図14に示すPDPの各電極に印加される駆
動電圧を示すタイミング図
FIG. 15 is a timing chart showing a drive voltage applied to each electrode of the PDP shown in FIG.

【図16】従来のプラズマディスプレイ装置の主として
PDPの構成を示す模式図
FIG. 16 is a schematic diagram mainly showing a configuration of a PDP of a conventional plasma display device.

【図17】AC型PDPにおける3電極面放電セルの模
式的断面図
FIG. 17 is a schematic sectional view of a three-electrode surface discharge cell in an AC type PDP.

【図18】ADS方式を説明するための図FIG. 18 is a diagram for explaining the ADS method.

【図19】アドレス・サステイン同時駆動方式を説明す
るための図
FIG. 19 is a view for explaining an address / sustain simultaneous driving method;

【図20】従来のアドレス・サステイン同時駆動方式に
よる各電極の駆動電圧を示すタイミングチャート
FIG. 20 is a timing chart showing a drive voltage of each electrode according to a conventional simultaneous address and sustain drive method.

【符号の説明】[Explanation of symbols]

1 PDP 2 アドレスドライバ 3 スキャンドライバ 4 サステインドライバ 5 放電制御回路 6 A/Dコンバータ 7 走査数変換部 8 サブフィールド変換部 11 アドレス電極 12 スキャン電極 13 サステイン電極 14 放電セル 51,54 維持放電発生回路 52,52a,52b,55,55b セットアップ回
路 53,53a 書き込み/消去発生回路
Reference Signs List 1 PDP 2 Address driver 3 Scan driver 4 Sustain driver 5 Discharge control circuit 6 A / D converter 7 Scanning number conversion unit 8 Subfield conversion unit 11 Address electrode 12 Scan electrode 13 Sustain electrode 14 Discharge cell 51, 54 Sustain discharge generation circuit 52 , 52a, 52b, 55, 55b Setup circuit 53, 53a Write / erase generation circuit

───────────────────────────────────────────────────── フロントページの続き (72)発明者 大平 一雄 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 (72)発明者 庄司 秀彦 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 Fターム(参考) 5C080 AA05 DD26 DD30 EE29 FF12 HH02 HH04 HH07 JJ02 JJ03 JJ04 JJ06  ──────────────────────────────────────────────────続 き Continued on the front page (72) Inventor Kazuo Ohira 1006 Kadoma Kadoma, Osaka Pref. Matsushita Electric Industrial Co., Ltd. (72) Inventor Hidehiko Shoji 1006 Odakadoma Kadoma, Osaka Pref. Matsushita Electric Industrial F Terms (reference) 5C080 AA05 DD26 DD30 EE29 FF12 HH02 HH04 HH07 JJ02 JJ03 JJ04 JJ06

Claims (20)

    【特許請求の範囲】[Claims]
  1. 【請求項1】 第1の方向に配列される複数の第1の電
    極と、 前記第1の方向と交差する第2の方向に配列される複数
    の第2の電極と、 前記複数の第1の電極とそれぞれ対になるように配列さ
    れる複数の第3の電極と、 前記第1の電極と前記第2の電極とによるアドレス放電
    の前に、前記第1の電極と前記第3の電極との間の壁電
    位差を調整するとともに、前記第1の電極と前記第3の
    電極との間の壁電位差の調整と独立して前記第1の電極
    と前記第2の電極との間の壁電位差を調整する調整手段
    とを備えることを特徴とする表示装置。
    A plurality of first electrodes arranged in a first direction; a plurality of second electrodes arranged in a second direction intersecting the first direction; and a plurality of first electrodes. A plurality of third electrodes arranged so as to be paired with the first electrode, and the first electrode and the third electrode before the address discharge by the first electrode and the second electrode. And a wall potential difference between the first electrode and the second electrode independently of the adjustment of the wall potential difference between the first electrode and the third electrode. A display device comprising: an adjustment unit that adjusts a potential difference.
  2. 【請求項2】 前記調整手段は、 前記アドレス放電が行われるアドレス期間の前のセット
    アップ期間において、前記第1の電極と前記第3の電極
    との間の壁電位差を調整するとともに、前記第1の電極
    と前記第3の電極との間の壁電位差の調整と独立して前
    記第1の電極と前記第2の電極との間の壁電位差を調整
    するセットアップ調整手段を含むことを特徴とする請求
    項1記載の表示装置。
    2. The method according to claim 1, wherein the adjusting unit adjusts a wall potential difference between the first electrode and the third electrode during a setup period before the address period in which the address discharge is performed. And a setup adjusting means for adjusting the wall potential difference between the first electrode and the second electrode independently of the adjustment of the wall potential difference between the first electrode and the third electrode. The display device according to claim 1.
  3. 【請求項3】 前記セットアップ調整手段は、 前記第1の電極と前記第3の電極との間および前記第1
    の電極と前記第2の電極との間に互いに干渉しない第1
    および第2の微弱放電をそれぞれ行わせることにより前
    記第1の電極と前記第3の電極との間および前記第1の
    電極と前記第2の電極との間に壁電荷を蓄積する壁電荷
    蓄積手段と、 前記第1の電極と前記第3の電極との間に前記第1の微
    弱放電と逆極性の第3の微弱放電を行わせることにより
    前記第1の電極と前記第3の電極との間の壁電荷を減少
    させ、前記第3の微弱放電と異なる期間に前記第1の電
    極と前記第2の電極との間に前記第2の微弱放電と逆極
    性の第4の微弱放電を行わせることにより前記第1の電
    極と前記第2の電極との間の壁電荷を減少させる壁電荷
    減少手段とを含むことを特徴とする請求項2記載の表示
    装置。
    3. The apparatus according to claim 1, wherein the setup adjusting unit is arranged between the first electrode and the third electrode, and between the first electrode and the third electrode.
    A first electrode which does not interfere with each other between the first electrode and the second electrode
    And a second weak discharge, respectively, to accumulate wall charges between the first electrode and the third electrode and between the first electrode and the second electrode. Means, by causing a third weak discharge having a polarity opposite to that of the first weak discharge between the first electrode and the third electrode, And a fourth weak discharge having a polarity opposite to that of the second weak discharge is generated between the first electrode and the second electrode during a period different from the third weak discharge. 3. The display device according to claim 2, further comprising wall charge reduction means for reducing wall charges between the first electrode and the second electrode by performing the operation.
  4. 【請求項4】 前記調整手段は、 前記アドレス放電が行われるアドレス期間の前のセット
    アップ期間において、前記第1の電極と前記第2の電極
    との間の壁電位差を調整する第1の調整手段と、 前記アドレス期間の後に行われる維持放電を停止させる
    消去放電により前記第1の電極と前記第3の電極との間
    の壁電位差を調整する第2の調整手段とを含むことを特
    徴とする請求項1記載の表示装置。
    4. The first adjusting means for adjusting a wall potential difference between the first electrode and the second electrode in a setup period before an address period in which the address discharge is performed. And second adjusting means for adjusting a wall potential difference between the first electrode and the third electrode by an erase discharge for stopping a sustain discharge performed after the address period. The display device according to claim 1.
  5. 【請求項5】 前記第1の調整手段は、 前記第1の電極と前記第2の電極との間に他に干渉しな
    い微弱放電を行わせることにより前記第1の電極と前記
    第2の電極との間に壁電荷を蓄積する壁電荷蓄積手段
    と、 前記第1の電極と前記第2の電極との間に前記微弱放電
    と逆極性の微弱放電を行わせることにより前記第1の電
    極と前記第2の電極との間の壁電荷を減少させる壁電荷
    減少手段とを含み、 前記第2の調整手段は、第1の電極に印加する消去パル
    スを変化させて前記第1の電極と前記第3の電極との間
    の壁電位差を調整する消去パルス印加手段を含むことを
    特徴とする請求項4記載の表示装置。
    5. The first adjusting means, wherein the first electrode and the second electrode are caused to perform a weak discharge between the first electrode and the second electrode without causing any other interference. Wall charge accumulating means for accumulating wall charges between the first electrode and the first electrode by causing a weak discharge having a polarity opposite to that of the weak discharge between the first electrode and the second electrode. Wall charge reducing means for reducing wall charges between the first electrode and the second electrode by changing an erase pulse applied to the first electrode. 5. The display device according to claim 4, further comprising an erase pulse applying means for adjusting a wall potential difference between said third electrode and said third electrode.
  6. 【請求項6】 前記壁電荷蓄積手段および前記壁電荷減
    少手段は、ランプ波形を有する駆動パルスを前記第1の
    電極に印加することにより前記微弱放電を発生させるこ
    とを特徴とする請求項3または5記載の表示装置。
    6. The method according to claim 3, wherein the wall charge accumulating unit and the wall charge reducing unit generate the weak discharge by applying a drive pulse having a ramp waveform to the first electrode. 5. The display device according to 5.
  7. 【請求項7】 前記壁電荷蓄積手段および前記壁電荷減
    少手段は、放電開始電圧を越えない範囲で急峻に変化
    し、その後緩やかに変化する波形を有する駆動パルスを
    前記第1の電極に印加することにより前記微弱放電を発
    生させることを特徴とする請求項3または5記載の表示
    装置。
    7. The wall charge accumulating means and the wall charge reducing means apply a drive pulse having a waveform which changes sharply within a range not exceeding a discharge starting voltage and thereafter changes gradually to the first electrode. The display device according to claim 3, wherein the weak discharge is generated by the operation.
  8. 【請求項8】 前記壁電荷蓄積手段および前記壁電荷減
    少手段は、指数関数的に変化量が減少する波形を有する
    駆動パルスを前記第1の電極に印加することにより前記
    微弱放電を発生させることを特徴とする請求項3または
    5記載の表示装置。
    8. The wall charge accumulating unit and the wall charge reducing unit generate the weak discharge by applying a drive pulse having a waveform whose change amount decreases exponentially to the first electrode. The display device according to claim 3 or 5, wherein:
  9. 【請求項9】 階調表示を行うために前記第1の電極ご
    とに設定される各フィールドを複数のサブフィールドに
    時間的に分割するサブフィールド分割手段をさらに備
    え、 前記調整手段は、前記複数のサブフィールドのうち前記
    調整手段により前記第1の電極と前記第3の電極との間
    の壁電位差および前記第1の電極と前記第2の電極との
    間の壁電位差が調整された直後のサブフィールドの初期
    における前記第1の電極と前記第3の電極との間の壁電
    位差および前記第1の電極と前記第2の電極との間の壁
    電位差と、その他のサブフィールドの初期における前記
    第1の電極と前記第3の電極との間の壁電位差および前
    記第1の電極と前記第2の電極との間の壁電位差とが等
    しくなるように、前記第1の電極と前記第3の電極との
    間の壁電位差および前記第1の電極と前記第2の電極と
    の間の壁電位差を調整することを特徴とする請求項1〜
    8のいずれかに記載の表示装置。
    9. A sub-field dividing unit which temporally divides each field set for each of the first electrodes into a plurality of sub-fields for performing gradation display, wherein the adjusting unit comprises: Immediately after the adjustment means adjusts the wall potential difference between the first electrode and the third electrode and the wall potential difference between the first electrode and the second electrode. The wall potential difference between the first electrode and the third electrode at the beginning of the subfield and the wall potential difference between the first electrode and the second electrode, and the wall potential difference at the beginning of the other subfields The first electrode and the third electrode are arranged such that a wall potential difference between the first electrode and the third electrode and a wall potential difference between the first electrode and the second electrode are equal. Wall potential difference between Claim, characterized in that adjusting the wall potential difference between the second electrode and the fine the first electrode 1
    9. The display device according to any one of 8.
  10. 【請求項10】 前記アドレス放電が行われるアドレス
    期間において前記第1の電極に所定の極性の第1のパル
    ス電圧を印加する第1の電圧印加手段と、 前記第1のパルス電圧が前記第1の電極に印加されてい
    るときに、前記第1のパルス電圧と逆極性の第2のパル
    ス電圧を画像データに応じて前記第2の電極に印加する
    第2の電圧印加手段と、 前記アドレス期間において前記第1のパルス電圧と逆極
    性の第3の電圧を前記第3の電極に印加する第3の電圧
    印加手段とをさらに備え、 前記調整手段は、前記第1のパルス電圧および前記第3
    の電圧のみが印加されても前記第1の電極と前記第3の
    電極との間で放電が発生せず、かつ、前記第1のパルス
    電圧および前記第2のパルス電圧の印加による前記第1
    の電極と前記第2の電極との間のアドレス放電によって
    前記第1の電極と前記第3の電極との間で放電が誘発さ
    れるように、前記第1の電極と前記第3の電極との間の
    壁電位差および前記第1の電極と前記第2の電極との間
    の壁電位差を調整することを特徴とする請求項1〜9の
    いずれかに記載の表示装置。
    10. A first voltage applying means for applying a first pulse voltage of a predetermined polarity to the first electrode during an address period in which the address discharge is performed, and wherein the first pulse voltage is equal to the first pulse voltage. A second voltage applying means for applying a second pulse voltage having a polarity opposite to that of the first pulse voltage to the second electrode in accordance with image data, when the voltage is applied to the electrodes; And a third voltage applying means for applying a third voltage having a polarity opposite to that of the first pulse voltage to the third electrode, wherein the adjusting means comprises:
    No discharge is generated between the first electrode and the third electrode even when only the first voltage is applied, and the first voltage is applied by applying the first pulse voltage and the second pulse voltage.
    The first electrode and the third electrode so that a discharge is induced between the first electrode and the third electrode by an address discharge between the first electrode and the second electrode. The display device according to any one of claims 1 to 9, wherein a wall potential difference between the first electrode and the second electrode is adjusted between the first electrode and the second electrode.
  11. 【請求項11】 第1の方向に配列される複数の第1の
    電極と、前記第1の方向と交差する第2の方向に配列さ
    れる複数の第2の電極と、前記複数の第1の電極とそれ
    ぞれ対になるように配列される複数の第3の電極とを備
    える表示装置の駆動方法であって、 前記第1の電極と前記第2の電極とによるアドレス放電
    の前に、前記第1の電極と前記第3の電極との間の壁電
    位差を調整するとともに、前記第1の電極と前記第3の
    電極との間の壁電位差の調整と独立して前記第1の電極
    と前記第2の電極との間の壁電位差を調整することを特
    徴とする表示装置の駆動方法。
    11. A plurality of first electrodes arranged in a first direction, a plurality of second electrodes arranged in a second direction intersecting with the first direction, and the plurality of first electrodes. And a plurality of third electrodes arranged so as to be paired with each other, wherein the first electrode and the second electrode perform an address discharge before the address discharge. Adjusting the wall potential difference between the first electrode and the third electrode, and adjusting the wall potential difference between the first electrode and the third electrode independently of the adjustment of the wall potential difference between the first electrode and the third electrode. A method for driving a display device, comprising: adjusting a wall potential difference between the display device and the second electrode.
  12. 【請求項12】 前記調整ステップは、 前記アドレス放電が行われるアドレス期間の前のセット
    アップ期間において、前記第1の電極と前記第3の電極
    との間の壁電位差を調整するとともに、前記第1の電極
    と前記第3の電極との間の壁電位差の調整と独立して前
    記第1の電極と前記第2の電極との間の壁電位差を調整
    するステップを含むことを特徴とする請求項11記載の
    表示装置の駆動方法。
    12. The adjusting step includes adjusting a wall potential difference between the first electrode and the third electrode during a setup period before an address period in which the address discharge is performed, and adjusting the first electrode and the first electrode. Adjusting the wall potential difference between the first electrode and the second electrode independently of adjusting the wall potential difference between the first electrode and the third electrode. 12. The method for driving a display device according to item 11.
  13. 【請求項13】 前記セットアップ期間における調整ス
    テップは、 前記第1の電極と前記第3の電極との間および前記第1
    の電極と前記第2の電極との間に互いに干渉しない第1
    および第2の微弱放電をそれぞれ行わせることにより前
    記第1の電極と前記第3の電極との間および前記第1の
    電極と前記第2の電極との間に壁電荷を蓄積するステッ
    プと、 前記第1の電極と前記第3の電極との間に前記第1の微
    弱放電と逆極性の第3の微弱放電を行わせることにより
    前記第1の電極と前記第3の電極との間の壁電荷を減少
    させ、前記第3の微弱放電と異なる期間に前記第1の電
    極と前記第2の電極との間に前記第2の微弱放電と逆極
    性の第4の微弱放電を行わせることにより前記第1の電
    極と前記第2の電極との間の壁電荷を減少させるステッ
    プとを含むことを特徴とする請求項12記載の表示装置
    の駆動方法。
    13. The adjusting step in the setup period, wherein the adjusting step is performed between the first electrode and the third electrode and between the first electrode and the third electrode.
    A first electrode which does not interfere with each other between the first electrode and the second electrode
    And accumulating wall charges between the first electrode and the third electrode and between the first electrode and the second electrode by causing a second weak discharge, respectively. By causing a third weak discharge having a polarity opposite to that of the first weak discharge to be performed between the first electrode and the third electrode, a distance between the first electrode and the third electrode is reduced. Reducing a wall charge and causing a fourth weak discharge having a polarity opposite to that of the second weak discharge to be performed between the first electrode and the second electrode during a period different from the third weak discharge. 13. The method according to claim 12, further comprising: reducing a wall charge between the first electrode and the second electrode.
  14. 【請求項14】 前記調整ステップは、 前記アドレス放電が行われるアドレス期間の前のセット
    アップ期間において、前記第1の電極と前記第2の電極
    との間の壁電位差を調整するステップと、 前記アドレス期間の後に行われる維持放電を停止させる
    消去放電により前記第1の電極と前記第3の電極との間
    の壁電位差を調整するステップとを含むことを特徴とす
    る請求項11記載の表示装置の駆動方法。
    14. The adjusting step, comprising: adjusting a wall potential difference between the first electrode and the second electrode during a setup period before an address period in which the address discharge is performed; Adjusting the wall potential difference between the first electrode and the third electrode by an erasing discharge for stopping a sustain discharge performed after the period. Drive method.
  15. 【請求項15】 前記第1および前記第2の電極の調整
    ステップは、 前記第1の電極と前記第2の電極との間に他に干渉しな
    い微弱放電を行わせることにより前記第1の電極と前記
    第2の電極との間に壁電荷を蓄積するステップと、 前記第1の電極と前記第2の電極との間に前記微弱放電
    と逆極性の微弱放電を行わせることにより前記第1の電
    極と前記第2の電極との間の壁電荷を減少させるステッ
    プとを含み、 前記第1および前記第3の電極の調整ステップは、第1
    の電極に印加する消去パルスを変化させて前記第1の電
    極と前記第3の電極との間の壁電位差を調整するステッ
    プを含むことを特徴とする請求項14記載の表示装置の
    駆動方法。
    15. The step of adjusting the first and second electrodes, wherein the first electrode is subjected to a weak discharge that does not interfere with another between the first electrode and the second electrode. Accumulating wall charges between the first electrode and the second electrode; and performing the weak discharge having a polarity opposite to that of the weak discharge between the first electrode and the second electrode. Reducing the wall charge between the first electrode and the second electrode, and the step of adjusting the first and third electrodes comprises:
    15. The method according to claim 14, further comprising the step of changing an erase pulse applied to the first electrode to adjust a wall potential difference between the first electrode and the third electrode.
  16. 【請求項16】 前記壁電荷蓄積ステップおよび前記壁
    電荷減少ステップは、ランプ波形を有する駆動パルスを
    前記第1の電極に印加することにより前記微弱放電を発
    生させるステップを含むことを特徴とする請求項13ま
    たは15記載の表示装置の駆動方法。
    16. The wall charge accumulating step and the wall charge decreasing step include a step of generating a weak discharge by applying a drive pulse having a ramp waveform to the first electrode. Item 16. The method for driving a display device according to item 13 or 15.
  17. 【請求項17】 前記壁電荷蓄積ステップおよび前記壁
    電荷減少ステップは、放電開始電圧を越えない範囲で急
    峻に変化し、その後緩やかに変化する波形を有する駆動
    パルスを前記第1の電極に印加することにより前記微弱
    放電を発生させるステップを含むことを特徴とする請求
    項13または15記載の表示装置。
    17. The wall charge accumulating step and the wall charge decreasing step apply a drive pulse having a waveform that changes sharply within a range not exceeding a discharge starting voltage and then changes gradually to the first electrode. 16. The display device according to claim 13, further comprising the step of generating the weak discharge.
  18. 【請求項18】 前記壁電荷蓄積ステップおよび前記壁
    電荷減少ステップは、指数関数的に変化量が減少する波
    形を有する駆動パルスを前記第1の電極に印加すること
    により前記微弱放電を発生させるステップを含むことを
    特徴とする請求項13または15記載の表示装置の駆動
    方法。
    18. The step of generating a weak discharge by applying a drive pulse having a waveform whose change amount decreases exponentially to the first electrode in the wall charge accumulation step and the wall charge reduction step. The method for driving a display device according to claim 13, further comprising:
  19. 【請求項19】 階調表示を行うために前記第1の電極
    ごとに設定される各フィールドを複数のサブフィールド
    に時間的に分割するステップをさらに含み、前記調整ス
    テップは、前記複数のサブフィールドのうち前記第1の
    電極と前記第3の電極との間の壁電位差および前記第1
    の電極と前記第2の電極との間の壁電位差が調整された
    直後のサブフィールドの初期における前記第1の電極と
    前記第3の電極との間の壁電位差および前記第1の電極
    と前記第2の電極との間の壁電位差と、その他のサブフ
    ィールドの初期における前記第1の電極と前記第3の電
    極との間の壁電位差および前記第1の電極と前記第2の
    電極との間の壁電位差とが等しくなるように、前記第1
    の電極と前記第3の電極との間の壁電位差および前記第
    1の電極と前記第2の電極との間の壁電位差を調整する
    ステップを含むことを特徴とする請求項11〜18のい
    ずれかに記載の表示装置の駆動方法。
    19. The method according to claim 19, further comprising the step of temporally dividing each field set for each of the first electrodes into a plurality of subfields for performing a gray scale display, wherein the adjusting step comprises: The wall potential difference between the first electrode and the third electrode and the first
    The wall potential difference between the first electrode and the third electrode and the wall potential difference between the first electrode and the third electrode at the beginning of the subfield immediately after the wall potential difference between the first electrode and the second electrode are adjusted. The wall potential difference between the second electrode and the wall potential difference between the first electrode and the third electrode at the beginning of the other subfields and the wall potential difference between the first electrode and the second electrode So that the wall potential difference between them becomes equal.
    19. The method according to claim 11, further comprising adjusting a wall potential difference between the first electrode and the third electrode and a wall potential difference between the first electrode and the second electrode. The method for driving a display device according to any one of the above.
  20. 【請求項20】 前記アドレス放電が行われるアドレス
    期間において前記第1の電極に所定の極性の第1のパル
    ス電圧を印加するステップと、 前記第1のパルス電圧が前記第1の電極に印加されてい
    るときに、前記第1のパルス電圧と逆極性の第2のパル
    ス電圧を画像データに応じて前記第2の電極に印加する
    ステップと、 前記アドレス期間において前記第1のパルス電圧と逆極
    性の第3の電圧を前記第3の電極に印加するステップと
    をさらに含み、 前記調整ステップは、前記第1のパルス電圧および前記
    第3の電圧のみが印加されても前記第1の電極と前記第
    3の電極との間で放電が発生せず、かつ、前記第1のパ
    ルス電圧および前記第2のパルス電圧の印加による前記
    第1の電極と前記第2の電極との間のアドレス放電によ
    って前記第1の電極と前記第3の電極との間で放電が誘
    発されるように、前記第1の電極と前記第3の電極との
    間の壁電位差および前記第1の電極と前記第2の電極と
    の間の壁電位差を調整することを特徴とする請求項11
    〜19のいずれかに記載の表示装置の駆動方法。
    20. applying a first pulse voltage of a predetermined polarity to the first electrode during an address period in which the address discharge is performed; and applying the first pulse voltage to the first electrode. Applying a second pulse voltage having a polarity opposite to that of the first pulse voltage to the second electrode in accordance with image data; and a polarity opposite to the first pulse voltage during the address period. Applying a third voltage to the third electrode, wherein the adjusting step further comprises applying the first electrode and the third electrode even if only the first pulse voltage and the third voltage are applied. No discharge is generated between the third electrode and the address discharge between the first electrode and the second electrode due to the application of the first pulse voltage and the second pulse voltage. The first The wall potential difference between the first electrode and the third electrode, and the first electrode and the second electrode, so that a discharge is induced between the first electrode and the third electrode. 12. The method according to claim 11, wherein a wall potential difference between the two is adjusted.
    20. The method for driving a display device according to any one of claims to 19,
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Cited By (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002258794A (en) * 2001-02-27 2002-09-11 Nec Corp Method for driving plasma display panel
KR100450179B1 (en) * 2001-09-11 2004-09-24 삼성에스디아이 주식회사 Driving method for plasma display panel
KR100450192B1 (en) * 2002-03-12 2004-09-24 삼성에스디아이 주식회사 Plasma display panel and driving method thereof
KR100490618B1 (en) * 2002-07-23 2005-05-17 삼성에스디아이 주식회사 Dirving method for plasma display panel
KR100493912B1 (en) * 2001-11-24 2005-06-10 엘지전자 주식회사 Apparatus and method for driving of plasma display panel
JP2005157372A (en) * 2003-11-21 2005-06-16 Lg Electronics Inc Apparatus and method for driving plasma display panel
JP2005189314A (en) * 2003-12-24 2005-07-14 Fujitsu Hitachi Plasma Display Ltd Circuit and method for driving, and plasma display device
JP2005526286A (en) * 2002-05-16 2005-09-02 松下電器産業株式会社 Suppressing vertical crosstalk in plasma display panels
JP2005266708A (en) * 2004-03-22 2005-09-29 Pioneer Electronic Corp Driving method for display panel
JP2005292840A (en) * 2004-04-02 2005-10-20 Lg Electronics Inc Plasma display apparatus and driving method for the same
US7012580B2 (en) 2002-12-18 2006-03-14 Pioneer Corporation Driving method for AC-type plasma display panel and plasma display device
US7027011B2 (en) 2002-03-29 2006-04-11 Pioneer Corporation Method of driving plasma display panel
JP2006189847A (en) * 2004-12-31 2006-07-20 Lg Electronics Inc Plasma display apparatus and driving method thereof
JP2008065359A (en) * 2002-05-03 2008-03-21 Lg Electronics Inc Method and apparatus for driving plasma display panel
JP2008070443A (en) * 2006-09-12 2008-03-27 Pioneer Electronic Corp Drive method of plasma display panel
JP2008112205A (en) * 2001-10-10 2008-05-15 Lg Electronics Inc Plasma display panel and method of driving the same
WO2008066084A1 (en) * 2006-11-28 2008-06-05 Panasonic Corporation Plasma display apparatus and method for driving the same
WO2008066085A1 (en) * 2006-11-28 2008-06-05 Panasonic Corporation Plasma display apparatus and plasma display apparatus driving method
US7545345B2 (en) 2004-05-20 2009-06-09 Samsung Sdi Co., Ltd. Plasma display panel and driving method thereof
US7580010B2 (en) 2003-10-16 2009-08-25 Samsung Sdi Co., Ltd. Plasma display panel and driving method thereof
WO2009122690A1 (en) * 2008-04-01 2009-10-08 パナソニック株式会社 Plasma display device and plasma display panel drive method
US7616174B2 (en) 2003-11-10 2009-11-10 Samsung Sdi Co., Ltd. Plasma display panel, and apparatus and method for driving the same
JP2010237713A (en) * 2010-07-29 2010-10-21 Panasonic Corp Method for driving plasma display panel
US7911413B2 (en) 2001-12-07 2011-03-22 Lg Electronics Inc. Method of driving plasma display panel
JP2011095778A (en) * 2011-02-14 2011-05-12 Hitachi Plasma Display Ltd Plasma display device
US7995005B2 (en) * 2003-05-23 2011-08-09 Lg Electronics Inc. Method and apparatus for driving plasma display panel

Cited By (42)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002258794A (en) * 2001-02-27 2002-09-11 Nec Corp Method for driving plasma display panel
JP4656742B2 (en) * 2001-02-27 2011-03-23 パナソニック株式会社 Driving method of plasma display panel
KR100450179B1 (en) * 2001-09-11 2004-09-24 삼성에스디아이 주식회사 Driving method for plasma display panel
JP2008112205A (en) * 2001-10-10 2008-05-15 Lg Electronics Inc Plasma display panel and method of driving the same
KR100493912B1 (en) * 2001-11-24 2005-06-10 엘지전자 주식회사 Apparatus and method for driving of plasma display panel
US7911413B2 (en) 2001-12-07 2011-03-22 Lg Electronics Inc. Method of driving plasma display panel
KR100450192B1 (en) * 2002-03-12 2004-09-24 삼성에스디아이 주식회사 Plasma display panel and driving method thereof
US7027011B2 (en) 2002-03-29 2006-04-11 Pioneer Corporation Method of driving plasma display panel
US8188992B2 (en) 2002-05-03 2012-05-29 Lg Electronics Inc. Method and apparatus for driving plasma display panel
US8184072B2 (en) 2002-05-03 2012-05-22 Lg Electronics Inc. Method and apparatus for driving plasma display panel
US8144082B2 (en) 2002-05-03 2012-03-27 Lg Electronics Inc. Method and apparatus for driving plasma display panel
US8188939B2 (en) 2002-05-03 2012-05-29 Lg Electronics Inc. Method and apparatus for driving plasma display panel
JP2008065359A (en) * 2002-05-03 2008-03-21 Lg Electronics Inc Method and apparatus for driving plasma display panel
JP2005526286A (en) * 2002-05-16 2005-09-02 松下電器産業株式会社 Suppressing vertical crosstalk in plasma display panels
KR100490618B1 (en) * 2002-07-23 2005-05-17 삼성에스디아이 주식회사 Dirving method for plasma display panel
US7012580B2 (en) 2002-12-18 2006-03-14 Pioneer Corporation Driving method for AC-type plasma display panel and plasma display device
US7995005B2 (en) * 2003-05-23 2011-08-09 Lg Electronics Inc. Method and apparatus for driving plasma display panel
US7999765B2 (en) * 2003-05-23 2011-08-16 Lg Electronics Inc. Method and apparatus for driving plasma display panel
US7580010B2 (en) 2003-10-16 2009-08-25 Samsung Sdi Co., Ltd. Plasma display panel and driving method thereof
US7616174B2 (en) 2003-11-10 2009-11-10 Samsung Sdi Co., Ltd. Plasma display panel, and apparatus and method for driving the same
JP2005157372A (en) * 2003-11-21 2005-06-16 Lg Electronics Inc Apparatus and method for driving plasma display panel
JP2005189314A (en) * 2003-12-24 2005-07-14 Fujitsu Hitachi Plasma Display Ltd Circuit and method for driving, and plasma display device
JP2005266708A (en) * 2004-03-22 2005-09-29 Pioneer Electronic Corp Driving method for display panel
JP2005292840A (en) * 2004-04-02 2005-10-20 Lg Electronics Inc Plasma display apparatus and driving method for the same
US7545345B2 (en) 2004-05-20 2009-06-09 Samsung Sdi Co., Ltd. Plasma display panel and driving method thereof
JP2006189847A (en) * 2004-12-31 2006-07-20 Lg Electronics Inc Plasma display apparatus and driving method thereof
JP2008070443A (en) * 2006-09-12 2008-03-27 Pioneer Electronic Corp Drive method of plasma display panel
WO2008066085A1 (en) * 2006-11-28 2008-06-05 Panasonic Corporation Plasma display apparatus and plasma display apparatus driving method
JPWO2008066085A1 (en) * 2006-11-28 2010-03-11 パナソニック株式会社 Plasma display apparatus and driving method of plasma display panel
JP5075119B2 (en) * 2006-11-28 2012-11-14 パナソニック株式会社 Plasma display apparatus and driving method thereof
US8228265B2 (en) 2006-11-28 2012-07-24 Panasonic Corporation Plasma display device and driving method thereof
CN101542563B (en) * 2006-11-28 2011-12-07 松下电器产业株式会社 Plasma display apparatus and method for driving the same
WO2008066084A1 (en) * 2006-11-28 2008-06-05 Panasonic Corporation Plasma display apparatus and method for driving the same
CN101971238B (en) * 2008-04-01 2013-05-08 松下电器产业株式会社 Plasma display device and plasma display panel drive method
KR101141115B1 (en) 2008-04-01 2012-05-02 파나소닉 주식회사 Plasma display device and plasma display panel drive method
US8355017B2 (en) 2008-04-01 2013-01-15 Panasonic Corporation Plasma display device and plasma display panel drive method
CN101971238A (en) * 2008-04-01 2011-02-09 松下电器产业株式会社 Plasma display device and plasma display panel drive method
JP5146458B2 (en) * 2008-04-01 2013-02-20 パナソニック株式会社 Plasma display apparatus and driving method of plasma display panel
WO2009122690A1 (en) * 2008-04-01 2009-10-08 パナソニック株式会社 Plasma display device and plasma display panel drive method
JP4657376B2 (en) * 2010-07-29 2011-03-23 パナソニック株式会社 Driving method of plasma display panel
JP2010237713A (en) * 2010-07-29 2010-10-21 Panasonic Corp Method for driving plasma display panel
JP2011095778A (en) * 2011-02-14 2011-05-12 Hitachi Plasma Display Ltd Plasma display device

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