JP2004144931A

JP2004144931A - Method and device of driving plasma display panel

Info

Publication number: JP2004144931A
Application number: JP2002308739A
Authority: JP
Inventors: Kenji Awamoto; 粟本　健司; Seiichi Iwasa; 岩佐　誠一; Katsuya Irie; 入江　克哉; Yoshiho Seo; 瀬尾　欣穂
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 2002-10-23
Filing date: 2002-10-23
Publication date: 2004-05-20
Anticipated expiration: 2022-10-23
Also published as: JP4172539B2

Abstract

<P>PROBLEM TO BE SOLVED: To improve the emission luminance and the emission efficiency in a display discharge, and reduce the variation of the emission luminance and the emission efficiency due to the variation of a display load. <P>SOLUTION: A driving process equivalent to a pulse which generates display discharge of one time is composed of: a first step in which the display discharge is generated by applying a high level sustaining voltage to a display electrode pair; a second step in which the applied voltage is brought closer to a low level sustaining voltage from the high level sustaining voltage; and a third step in which the low level sustaining voltage is applied to the display electrode pair. An electric power is stored in an electric power storage element with a power source for applying the high level sustaining voltage in the first step, the supply of the electric power from the power source to the electric power storage element and the display electrode pair is cut off and the electric power is supplied from the electric power storage element to the display electrode pair in the second step, and the electric power supply from the electric power storage element to the display electrode pair is cut off in the third step. <P>COPYRIGHT: (C)2004,JPO

Description

【０００１】
【発明の属する技術分野】
本発明は、プラズマディスプレイパネル（Ｐｌａｓｍａ　Ｄｉｓｐｌａｙ　Ｐａｎｅｌ：ＰＤＰ）の駆動方法および駆動装置に関する。
【０００２】
ＰＤＰを用いた表示装置において、より少ない電力でより明るい表示を実現すること、すなわち発光効率の改善が望まれている。工業的には、蛍光体の材質や放電ガスの組成を含めたパネル構造を変更するよりも、駆動パルス波形の工夫によって発光効率を高めるのが好ましい。
【０００３】
【従来の技術】
カラー表示に発光色の異なる３種の蛍光体をもつＡＣ型のＰＤＰが用いられている。ＡＣ型では、セルの発光量を決める表示放電において陽極および陰極の対を構成する表示電極が誘電体で被覆されており、誘電体の帯電により生じる壁電圧を利用する駆動制御が行われる。
【０００４】
ＡＣ型のＰＤＰの駆動装置は、画面内のセルのそれぞれの壁電荷量を表示データに対応させるアドレッシングを行い、その後に全セルに対して一斉に交番極性のサステインパルス列を印加する。１つのサステインパルスの印加に呼応して、所定量の壁電荷が存在するセルにおいて表示放電が起こる。そのとき、放電ガスが放つ紫外線によってセル内の蛍光体が励起されて発光する。表示放電による発光を“点灯”という。放電が生じると、誘電体の壁電荷がいったん消失し、直ちに壁電荷の再形成が始まる。再形成される壁電荷の極性は以前と反対である。壁電荷の再形成にともなって表示電極間の電圧が降下して表示放電は終息する。放電が終息した後もパルスの後縁までは電圧の印加が続くので、静電吸引による壁電荷の再形成が進んで壁電圧が増大する。再び適度の壁電圧が生じたセルに以前と反対極性のサステインパルスを印加すると、再び表示放電が生じる。このようにサステインパルスの印加を繰り返すことによって、表示すべき明るさに応じた回数の表示放電を生じさせることができる。サステインパルスの印加周期は数マイクロ秒程度であり、視覚的には発光は連続する。また、サステインパルスの振幅、すなわち壁電圧に重畳する印加電圧は、放電開始電圧Ｖｆより低く、かつ点灯を維持するのに必要な最低の印加電圧Ｖｓｍよりも高い。サステインパルスの振幅をＶｆ以上とすると、アドレッシングで非点灯としたセルでも放電が起こってしまう。サステインパルスの振幅をＶｓｍ未満とすると、壁電荷の再形成が不十分になり、点灯状態のセルが消灯状態になってしまう。
【０００５】
一般的なサステインパルスの波形は単純矩形であり、その印加には半導体スイッチング素子を組み合わせたプッシュプル構成のパルス回路が用いられている。表示電極とバイアス電位の電源端子との間、および表示電極と接地端子（ＧＮＤ）との間にスイッチング素子が配置され、これらスイッチング素子のオンオフ制御によって表示電極の電位がバイアス電位または接地電位とされる。一対の表示電極の一方をバイアス電源端子と接続し、それと並行して他方を接地端子と接続することにより、当該表示電極対の電極間に維持電圧（Ｖｓ）が加わる。このようなプッシュプル構成のパルス回路の制御では、電位の切り換えに際して、一対のスイッチング素子の双方をオフ状態（“開”）とするデッドタイムが設けられる。これはスイッチング素子が破損するおそれのあるバイアス電源端子と接地端子との短絡を防ぐためである。デッドタイムでは表示電極が駆動回路と電気的に切り離される。したがって、表示電極の電位が遷移するサステインパルスの立上り（前縁）および立下り（後縁）の双方の直前において、表示電極に対して駆動回路の出力が高インピーダンスとなり、駆動回路と表示電極との間の電流の出入りが実質的に遮断される。
【０００６】
単純矩形のサステインパルスを印加する典型的な駆動方法では、輝度および発光効率の双方を向上させることができない。サステインパルスの振幅を許容範囲内で大きくすることで表示放電の強度を大きくし、それによって発光輝度を高めることができる。しかし、発光輝度を高めようとすると消費電力が増大してしまい、発光効率が低下してしまう。この問題の解決に関して、特開平１０−３３３６３５号公報には前縁の振幅が大きい階段波形のサステインパルスを印加することが記載されている。
【０００７】
【特許文献１】
特開平１０−３３３６３５号公報
【０００８】
【発明が解決しようとする課題】
階段波形のパルス印加は、単純パルス波形のパルス印加と同様に、スイッチング素子を用いて所定電位の電源と表示電極との導通を制御することによって実現できる。例えば、最初に表示電極を電位の高い電源と接続し、次に表示電極を電位の低い電源と接続する。そして、最後に表示電極を接地端子と接続することにより１つのパルスの印加が終わる。接続の切換えに際しては短絡を防止するためにデッドタイムを設ける。デッドタイムにおいて電源出力は高インピーダンスである。この場合に発光輝度および発光効率が向上する理由は次のとおりである。
【０００９】
比較的に高い電圧をセルに加えることによって、表示電極間の容量が十分に充電された後に比較的に強い放電が生じる。強い放電による点灯の輝度は高い。高い電圧から低い電圧への切換えの過渡期であるデッドタイムでは、電源ではなく表示電極間の容量の蓄積電荷が放電電流として流れる。容量の蓄積電荷が減少するにつれて表示電極間の電圧が降下する。このときの放電電流の経路はセルの内部であるので、電源からセルまでの長い経路を流れるときと比べて電力損失が少ない。表示電極間の容量を充電する電流は長い経路をたどるものの、充電電流は放電電流と比べて急激ではないので、容量を充電する時の電力損失は、充電量と同量の電力を放電電流として電源からセルへ供給する場合の損失と比べて少ない。デッドタイムの後の低い電圧を印加する期間では、高い電圧を印加する期間と比べて電源が供給する電力は少ない。発光輝度は放電初期の発光量に大きく依存するので、放電開始から暫くして印加電圧を下げても発光輝度は印加電圧を下げない場合とほとんど同様である。以上のとおり、階段波形を適用することによって発光輝度および発光効率を高めることができる。なお、壁電荷の再形成は主として表示放電が終息した後の印加電圧に依存する。したがって、放電開始時の印加電圧を高くして放電強度を大きくしても、放電開始後に印加電圧を降下させれば、壁電荷の再形成が過剰にはならない。低い印加電圧の適切な設定によって、表示放電の反復が可能な壁電圧を生じさせることができる。
【００１０】
しかし、電源と表示電極との導通制御のみによるパルス印加では、表示負荷の大小に係わらず輝度および発光効率を高めることができない、という問題が判明した。ここでいう表示負荷とは、１回のアドレッシングで設定される点灯すべきセルの数である。表示負荷が小さい場合は、表示放電で流れる電流量と比べて表示電極間の蓄積電荷量が多いことから、デッドタイムにおいて表示電極間の印加電圧が十分に降下しない。このため、デッドタイムの終了に呼応して低い電圧を印加するために電源の接続を再開したときに、デッドタイムで十分に電圧が降下した場合よりも大きな電流が電源から流れ出し、意図したとおりに発光効率が向上しない。表示負荷が大きい場合は、静電容量に充電された電荷が多数のセルの表示放電に費やされるので、デッドタイムにおいて印加電圧が急速に降下する。セル間には放電開始時期のばらつきがあるので、印加電圧が降下した時点で生じる表示放電は降下前に始まった表示放電より弱い。このことから、表示負荷が大きい場合は点灯すべきセルの総合の発光輝度が高くならない。また、表示負荷が大きい場合は、放電開始時期のばらつき幅が大きく、１つのパルスに対応する放電電流の流れる期間が長い。このことは、階段状のサステインパルスにおける振幅の切換え時点と放電開始時点とのズレの大きいセルが多いこと、すなわち振幅の切換えの効果が十分に現れないことを意味する。加えて、表示負荷が大きいほど、電源電圧の低下や電流供給の不足による放電遅れが増大し、放電電流のピークが遅れる。つまり、放電電流が最大になる時期は表示負荷に応じて変わるので、サステインパルスにおける振幅の切換えタイミングの最適化は極めて難しい。本発明は、表示放電における発光輝度および発光効率を改善し、かつ表示負荷の増減にともなう発光輝度および発光効率の変動を小さくすることを目的としている。
【００１１】
【課題を解決するための手段】
本発明においては、表示電極対に電圧パルス列を印加して表示すべき明るさに応じた回数の表示放電を生じさせる際に、１回の表示放電を生じさせる１パルス分の駆動過程を、低レベル維持電圧にそれと同極性のオフセット電圧が重畳した高レベル維持電圧を表示電極対に印加することによって表示放電を生じさせる第１段階と、表示電極対に対する印加電圧を高レベル維持電圧から低レベル維持電圧へ近づける第２段階と、第１の電源によって表示電極対に低レベル維持電圧を印加する第３段階とで構成する。そして、第１段階において上記高レベル維持電圧を印加するための第２の電源によって電力蓄積素子に電力を蓄積させ、第２段階において電力蓄積素子および表示電極対に対する第２の電源からの電力供給を遮断し、かつ電力蓄積素子から表示電極対へ電力を供給し、第３段階において電力蓄積素子から表示電極対への電力供給を遮断する。なお、電源とは、電流の供給および吸引をする能力をもつ電源回路の出力端子である。
【００１２】
低レベル維持電圧よりも高い高レベル維持電圧を印加することによって、低レベル維持電圧を印加する場合よりも強い表示放電が生じて発光輝度が高まる。印加電圧を高レベル維持電圧から低レベル維持電圧へ近づけることによって、高レベル維持電圧を引き続き印加する場合よりも消費電力が少なくなって発光効率が高まる。壁電荷の再形成は主として表示放電が終息した後の印加電圧に依存する。したがって、放電開始時の印加電圧を高くして放電強度を大きくしても、放電開始後に印加電圧を降下させることにより壁電荷の再形成状態を表示放電の反復が可能な適正状態にすることができる。そして、電力蓄積素子から表示電極対へ電力を供給することにより、電源からの電力供給を遮断した状態で多数のセルで表示放電が生じても表示電極間の印加電圧が緩やかに降下する。この場合の表示放電は印加電圧が急激に降下する場合の表示放電よりも強い。したがって、表示負荷が大きいときにも、表示負荷が小さいときと同様に、高レベル維持電圧の印加による輝度向上の効果が得られる。
【００１３】
また、本発明においては、第２段階の終了時点で、表示電極対の電極間容量に残存している電力を第１の電源に強制的に放出する。これによって、第２段階での表示電極間の電圧降下が不十分であっても、十分であった場合よりも大きな放電電流が第３段階で流れることはない。つまり、表示負荷が小さいときにも、表示負荷が大きいときと同様に、高レベル維持電圧からそれよりも低い低レベル維持電圧に切り換えることによる発光効率向上の効果が得られる。
【００１４】
電力蓄積素子としては、コンデンサ（キャパシタンス）またはコイル（インダクタンス）が好適である。コンデンサを用いる場合、その容量値Ｃｏとして次の式を満たす値が実用的である。
【００１５】
０．５Ｃｐ≦Ｃｏ≦２Ｃｐ　（Ｃｐは画面全体の表示電極間の容量値）
さらに、本発明においては、印加電圧を切り換えるタイミングを、表示負荷の大きさに応じて変更する。高レベル維持電圧から低レベル維持電圧への電圧変更の最適時期は一定ではなく表示負荷に依存する。したがって、表示負荷の変化に合わせて電圧変更時期を調整することにより、輝度および発光効率の変動をより小さくすることができる。
【００１６】
図１は本発明に係る表示放電のための駆動電圧波形および放電電流波形を示す図である。１回の表示放電に係るパルスの波形は、基本的にはパルス期間Ｔｓが振幅の大きい期間Ｔｏと振幅の小さい期間Ｔｐとに大別される２段階の階段状である。厳密には振幅の切り換りの過渡期があり、期間Ｔｏは高レベル維持電圧Ｖｓｏを印加する期間Ｔｏｐと印加電圧を降下させる期間Ｔｏｃとに分かれる。高レベル維持電圧Ｖｓｏは低レベル維持電圧Ｖｓにそれと同極性のオフセット電圧Ｖｏが重畳した電圧に相当する。期間Ｔｏｐにおいて、表示電極間の容量が充電されて電極間の印加電圧が上昇した後に表示放電が始まり、第２の電源から表示電極対へ放電電流が流れ始める。同時に電力蓄積素子にも電源から電流が流れ、ＶｓｏまたはＶｏである電源電圧に見合った電力が蓄積される（第１段階）。電源電圧をＶｓｏとする回路構成、および電源電圧をＶｏとする回路構成もある。期間Ｔｏｐは、放電が終息する以前に高レベル維持電圧Ｖｓｏの印加を終えるように設定される。期間Ｔｏｃにおいて、第２の電源からの電力供給が遮断される（第２段階）。このとき、表示電極間の容量に蓄積されていた電力と、電力蓄積素子に蓄積されていた電力とが放電電流として流れる。放電により表示電極間の印加電圧は図のようにＶｓｏからＶｓへと降下するものの、電力蓄積素子からの電力供給があるので降下は緩慢である。期間Ｔｐにおいて、低レベル維持電圧Ｖｓが第１の電源によって表示電極間に印加される（第３段階）。このとき、電力蓄積素子からの電力供給が遮断される。表示負荷が小さいときには期間Ｔｏｃでの印加電圧の降下が不十分になるので、その対策として期間Ｔｏの終了時点で表示電極間の印加電圧が強制的に低レベル維持電圧Ｖｓとされる。第２の電源と電力供給素子とが第２段階で遮断されているので、第１の電源と第２の電源との短絡は生じない。
【００１７】
【発明の実施の形態】
〔表示装置の概要〕
図２は本発明に係る表示装置の構成図である。表示装置１００は、カラー表示の可能な面放電型のＰＤＰ１と、セルの発光を制御するドライブユニット７０とから構成されており、壁掛け式テレビジョン受像機、コンピュータシステムのモニターなどとして利用される。ＰＤＰ１の画面には、表示放電を生じさせるための電極対を構成する表示電極Ｘと表示電極Ｙが互いに平行に配置され、これら表示電極Ｘ，Ｙと交差するようにアドレス電極Ａが配列されている。表示電極Ｘ，Ｙは画面の行方向（水平方向）に延び、アドレス電極は列方向（垂直方向）に延びている。ドライブユニット７０は、コントローラ７１、データ変換回路７２、電源回路７３、Ｘドライバ７５、Ｙドライバ７６、およびＡドライバ７７を有している。ドライブユニット７０にはＴＶチューナ、コンピュータなどの外部装置からＲ，Ｇ，Ｂの３色の輝度レベルを示すフレームデータＤｆが各種の同期信号とともに入力される。フレームデータＤｆはデータ変換回路７２の中のフレームメモリに一時的に記憶される。データ変換回路７２は、フレームデータＤｆを階調表示のためのサブフレームデータＤｓｆに変換してＡドライバ７７へ送る。サブフレームデータＤｓｆは１セル当たり１ビットの表示データの集合であって、その各ビットの値は該当する１つのサブフレームにおけるセルの発光の要否、厳密にはアドレス放電の要否を示す。Ａドライバ７７は、サブフレームデータＤｓｆに従って、アドレス放電を起こすべきセルを通るアドレス電極Ａにアドレスパルスを印加する。なお、電極へのパルスの印加とは、電極を一時的に所定電位にバイアスすることを意味する。コントローラ７１は、パルスの印加およびサブフレームデータＤｓｆの転送を制御する。Ｘドライバ７５は表示電極Ｘの電位を切り換え、Ｙドライバ７６は表示電極Ｙの電位を切り換える。電源回路７３は、各ドライバへＰＤＰ１の駆動に必要な電力を供給する。
【００１８】
図３はＸドライバおよびＹドライバの概略図である。Ｘドライバ７５は、表示電極Ｘに壁電荷の初期化のためのパルスを印加するリセット回路８１、アドレッシングにおいて表示電極Ｘの電位を制御するためのバイアス回路８２、および表示電極Ｘにサステインパルスを印加するサステイン回路８３からなる。Ｙドライバ７６は、表示電極Ｙに壁電荷の初期化のためのパルスを印加するリセット回路８５、アドレッシングにおいて表示電極Ｙにスキャンパルスを印加するスキャン回路８６、および表示電極Ｙにサステインパルスを印加するサステイン回路８７からなる。
【００１９】
図４はＹドライバがもつスキャン回路の構成図、図５はスキャン回路がもつスキャンドライバの構成図である。スキャン回路８６は、ｎ本の表示電極Ｙの電位を個別に２値制御するための複数個のスキャンドライバ８６１を有する。各スキャンドライバ８６１は集積回路装置であり、ｊ本の表示電極Ｙの制御を受け持つ。実用化されている典型的なスキャンドライバ８６１において、ｊは６０〜１２０程度である。図５のように、各スキャンドライバ８６１では、ｊ本の表示電極Ｙのそれぞれに一対ずつスイッチＱａ，Ｑｂが配置されており、ｊ個のスイッチＱａは電源端子ＳＤに共通接続され、ｊ個のスイッチＱｂは電源端子ＳＵに共通接続されている。スイッチＱａがオンすると、表示電極Ｙはその時点の電源端子ＳＤの電位にバイアスされ、スイッチＱｂがオンすると、表示電極Ｙはその時点の電源端子ＳＵの電位にバイアスされる。電源端子ＳＵ，ＳＤの電位はサステイン回路８７の動作に依存する。スイッチＱａ，Ｑｂに図２で示したコントローラ７１からデータコントローラ内のシフトレジスタを介してスキャン制御信号ＳＣが与えられ、クロックに同期したシフト動作によって所定順序のライン選択が実現される。スキャンドライバ８６１には、サステインパルスを印加するときの電流路となるダイオードＤａ，Ｄｂも集積化されている。
【００２０】
図６はＰＤＰのセル構造の一例を示す図である。図６ではＰＤＰ１における１行のうちの３列に対応した部分を、内部構造がよくわかるように一対の基板構体１０，２０を分離させて描いてある。前面側の基板構体１０は、ガラス基板１１、表示電極Ｘ，Ｙ、誘電体層１７、および保護膜１８から構成される。表示電極Ｘ，Ｙは、面放電ギャップを形成する太い帯状の透明導電膜４１と電気抵抗を下げるバス導体としての細い帯状の金属膜４２とから構成されている。表示電極Ｘ，Ｙを被覆する誘電体層１７は低融点ガラスペーストの焼成により形成され、保護膜１８はマグネシアからなる。背面側の基板構体２０は、ガラス基板２１、アドレス電極Ａ、絶縁体層２４、隔壁２９、および蛍光体層２８Ｒ，２８Ｇ，２８Ｂから構成される。隔壁２９は、平面形状が真っ直ぐな帯状の構造体であり、アドレス電極配列の電極間隙ごとに１つずつ設けられている。隔壁２９によって放電ガス空間がマトリクス表示の列ごとに区画され、各列に対応した列空間３１が形成される。列空間３１は全ての行に跨がって連続している。蛍光体層２８Ｒ，２８Ｇ，２８Ｂは、絶縁体層２４における隔壁間の領域と隔壁側面とを覆うように配置され、放電ガスが放つ紫外線によって励起されて発光する。図中の斜体アルファベットＲ，Ｇ，Ｂは蛍光体の発光色を示す。
【００２１】
以上の表示装置１００におけるＰＤＰ１の駆動シーケンスの概略は次のとおりである。ＰＤＰ１による表示では、２値の点灯制御によってカラー再現を行うために、図７のように入力画像である時系列のフレームＦを所定数ｑのサブフレームＳＦに分割する。つまり、各フレームＦをｑ個のサブフレームＳＦの集合に置き換える。これらサブフレームＳＦに順に例えば２^０　，２^１　，２^２　，…２^ｑ−１の重みを付与して各サブフレームＳＦの表示放電の回数を決める。図７ではサブフレーム配列が重みの順であるが、他の順序であってもよい。このようなフレーム構成に合わせてフレーム転送周期であるフレーム期間Ｔｆをｑ個のサブフレーム期間Ｔｓｆに分割し、各サブフレームＳＦに１つのサブフレーム期間Ｔｓｆを割り当てる。さらに、サブフレーム期間Ｔｓｆを、壁電荷の初期化のためのリセット期間ＴＲ、アドレッシングのためのアドレス期間ＴＡ、および点灯維持のための表示期間ＴＳに分ける。リセット期間ＴＲおよびアドレス期間ＴＡの長さが重みに係わらず一定であるのに対し、表示期間ＴＳの長さは重みが大きいほど長い。したがって、サブフレーム期間Ｔｓｆの長さも、それに該当するサブフレームＳＦの重みが大きいほど長い。ｑ個のサブフレームＳＦにおいてリセット期間ＴＲ・アドレス期間ＴＡ・表示期間ＴＳの順序は共通である。サブフレームごとに壁電荷の初期化、アドレッシング、および点灯維持が行われる。
【００２２】
図８は駆動電圧波形の概略図である。図において表示電極Ｙの参照符号の添字（１，ｎ）は対応する行の配列順位を示す。なお、図示の波形は一例であり、振幅・極性・タイミングを種々変更することができる。
【００２３】
各サブフレームのリセット期間ＴＲにおいては、全てのセルの表示電極間に微小放電を生じさせる漸増電圧が加わるように、全ての表示電極Ｘに対して負極性および正極性のランプ波形パルスを順に印加し、全ての表示電極Ｙに対して正極性および負極性のランプ波形パルスを順に印加する。これらランプ波形パルスの振幅は微小放電が生じる変化率で漸増する。セルには、表示電極Ｘ，Ｙに印加されるパルスの振幅を加算した合成電圧が加わる。１回目の漸増電圧の印加で生じる微小放電は、前サブフレームにおける点灯／非点灯に係わらず全てのセルに同一極性の適当な壁電圧を生じさせる。２回目の漸増電圧の印加で生じる微小放電は、壁電圧を放電開始電圧と印加電圧の振幅との差に相当する値に調整する。
【００２４】
アドレス期間ＴＡにおいては、点灯すべきセルのみに点灯維持に必要な壁電荷を形成する。全ての表示電極Ｘおよび全ての表示電極Ｙを所定電位にバイアスした状態で、行選択期間（１行分のスキャン時間）ごとに選択行に対応した１つの表示電極ＹにスキャンパルスＰｙを印加する。この行選択と同時にアドレス放電を生じさせるべき選択セルに対応したアドレス電極ＡのみにアドレスパルスＰａを印加する。つまり、選択行のｍ列分のサブフレームデータＤｓｆに基づいてアドレス電極Ａの電位を２値制御する。選択セルでは表示電極Ｙとアドレス電極Ａとの間の放電が生じ、それがトリガとなって表示電極間の面放電が生じる。これら一連の放電がアドレス放電である。
【００２５】
表示期間ＴＳにおいては、階段波状のサステインパルスＰｓを表示電極Ｙと表示電極Ｘとに交互に印加する。これにより、表示電極間には極性が交互に入れ替わるサステインパルス列が加わる。サステインパルスＰｓの印加によって、所定の壁電荷が残存するセルで面放電が生じる。サステインパルスの印加回数は上述したとおりサブフレームの重みに対応する。なお、不要の放電を防止するためにアドレス電極Ａを表示期間ＴＳにわたってサステインパルスＰｓと同極性にバイアスしてもよい。
【００２６】
以上の駆動制御のうち、本発明に深く係わるのは表示期間ＴＳにおけるサステインパルスＰｓの印加である。以下では、表示電極Ｘ，Ｙに対するサステインパルスＰｓの印加手段であるサステイン回路８３，８７（図３参照）の構成および動作を説明する。サステイン回路８７の構成および動作はサステイン回路８３と同様であるので、以下に説明する図において同じ機能の構成要素に同じ参照符号を付してある。特に必要な場合を除いてサステイン回路８７の詳しい説明を省略する。なお、回路構成の複数の例を挙げる際にも、同じ機能の構成要素には全ての例に共通した参照を付し、重複説明をできるだけ少なくする。
〔サステインパルス生成の第１実施形態〕
第１実施形態は、表示電極対の片方の表示電極をバイアスすることによって、表示電極間にサステインパルスを印加する駆動形態である。
【００２７】
図９はサステイン回路構成の第１例を示す。サステイン回路８３，８７は、振幅Ｖｓの矩形波パルスを出力する機能をもつ標準パルス発生回路８３１、サステインパルスの振幅を一時的に高レベル維持電圧Ｖｓｏとする補助パルス発生回路８３２、および表示電極間の容量Ｃｐの充電に費やした電荷を再利用するための電力回収回路８３３から構成される。標準パルス発生回路８３１は、スイッチＳＷ４，ＳＷ５，ＳＷ６、および逆流防止用ダイオードからなる。スイッチＳＷ４，ＳＷ５は、表示電極Ｘ（またはＹ）を電位Ｖｓの電源７３５または基準電位の接地端子に接続するプッシュプル型スイッチング回路を構成する。電位Ｖｓとは基準電位に対する電位差がＶｓである電位を意味する。スイッチＳＷ６は、表示電極間の印加電圧を高レベル維持電圧Ｖｓｏから低レベル維持電圧Ｖｓへ強制的に降下させるための要素である。補助パルス発生回路８３２は、電力蓄積素子であるコンデンサＣｏ、および直列接続された２個のスイッチＳＷ１１，ＳＷ１２からなる。コンデンサＣｏは、スイッチＳＷ１１，ＳＷ１２の接続点と接地端子との間に挿入されている。スイッチＳＷ１１は、電位Ｖｓｏ（＝Ｖｓ＋Ｖｏ）の電源７３６と標準パルス発生回路８３１とを結ぶ通電路を開閉する。スイッチＳＷ１２は、コンデンサＣｏと標準パルス発生回路８３１とを結ぶ通電路を開閉する。電力回収回路８３３は、回収用のコンデンサを有しており、サステインパルスの前縁においてコンデンサから容量Ｃｐへ電荷を送り、後縁において容量Ｃｐからコンデンサへ電荷を取り込む。これら電荷の移動はコイルと容量Ｃｐとの共振現象により高速に進行する。なお、電力回収回路８３３の動作は本発明の効果に影響しないので、その詳しい説明を行わない。
【００２８】
図１０は第１例の回路構成のサステイン回路に対する駆動制御を示す波形図である。図１０において、スイッチＳＷ４，ＳＷ５，ＳＷ６，ＳＷ１１，ＳＷ１２に対する制御信号の“ＯＦＦ”は通電路の“開”に対応し、“ＯＮ”は通電路の“閉”に対応する。表示電極間の印加電圧（Ｖｘｙ）とは、表示電極Ｘの電位（Ｖｘ）と表示電極Ｙの電位（Ｖｙ）との差であり、Ｖｘｙ＝Ｖｘ−Ｖｙと定義される。図中の斜線は以下の説明において注目する部分を表す。
【００２９】
例えば表示電極ＸにサステインパルスＰｓを印加するときの制御は次のとおりである。期間Ｔｏｐにおいてコントローラ７１はＸドライバのサステイン回路８３におけるスイッチＳＷ４，ＳＷ１１，ＳＷ１２を閉じ、表示電極Ｘを電源７３５，７３６に接続する。このとき、Ｙドライバのサステイン回路８７におけるスイッチＳＷ５が閉じており、表示電極Ｙは接地されている。期間Ｔｏｐの開始直後の期間ＴｓｃにおいてコンデンサＣｏが充電されて端子間電圧が高レベル維持電圧Ｖｓｏになる。容量Ｃｐも充電され、表示電極間には高レベル維持電圧Ｖｓｏが加わる。この状態で表示放電が生じると、電源７３５，７３６から表示電極Ｘへ放電電流が流れる。続く期間Ｔｏｃにおいて、コントローラ７１はＸドライバのスイッチＳＷ１１を開く。電源７３６による電流供給が遮断され、コンデンサＣｏから表示電極Ｘへ電流が流れる。コンデンサＣｏに蓄積されていた電力と容量Ｃｐに蓄積されていた電力とが表示放電の放電電流となる。放電によって表示電極間の印加電圧は高レベル維持電圧Ｖｓｏから降下して低レベル維持電圧Ｖｓへ近づく。表示負荷が大きいほど、より速くより低い電圧まで降下する。ただし、低レベル維持電圧Ｖｓまで降下した後は電源７３５から放電電流が供給されるので、表示電極間の印加電圧が低レベル維持電圧Ｖｓよりも低くなることはない。期間Ｔｏｃの終了時点、すなわち期間Ｔｐの開始時点でコントローラ７１はＸドライバのスイッチＳＷ６を閉じるとともにスイッチＳＷ１２を開く。スイッチＳＷ６が閉じることによって容量Ｃｐの余剰蓄積電力が電源７３５へ強制的に放出され、表示電極間の印加電圧が低レベル維持電圧Ｖｓになる。この時点では既にスイッチＳＷ１１が開いているので、スイッチＳＷ１２とスイッチＳＷ６の開閉を同時に行っても電源７３６と電源７３５との短絡は生じない。また、スイッチＳＷ１２とスイッチＳＷ６の双方が瞬間的に閉状態になったとしても、コンデンサＣｏに残った少しの電力が無駄になるだけで実用に問題はない。役目を終えたスイッチＳＷ６が開かれても、スイッチＳＷ４が閉じているので、表示電極間の印加電圧は低レベル維持電圧Ｖｓに保たれる。その後、コントローラ７１はスイッチＳＷ４を開き、さらにデッドタイムの経過を待ってスイッチＳＷ５を閉じる。スイッチＳＷ５が閉じることによって表示電極Ｘのバイアス、すなわち表示電極Ｘに対する１つのサステインパルスＰｓの印加が終了する。以上の制御において、表示電極Ｘと表示電極Ｙとを入れ換えれば、表示電極間に正極性のサステインパルスＰｓが加わる。
【００３０】
このようにサステインパルスＰｓの印加に際してコンデンサＣｏを活用することにより、表示負荷が大きい場合に期間Ｔｏｃで印加電圧が急激に降下するのを防ぐことができる。コンデンサＣｏの容量値が過大であると、表示負荷が小さいときに無駄になる蓄積電荷が多くなる。実用におけるコンデンサＣｏの容量値の適正範囲は、容量Ｃｐの１／２から２倍の範囲である。例えば、画面サイズが４２インチのＰＤＰサイズでは、容量Ｃｐの値が１００ｎＦ程度であるので、５０ｎＦ〜２００ｎＦの容量値をもつコンデンサＣｏを用いればよい。
【００３１】
図１１はサステイン回路構成の第２例を示す。第２例のサステイン回路８３ｂ，８７ｂも上述した図９の第１例と同様に、標準パルス発生回路８３１、補助パルス発生回路８３２、および電力回収回路８３３から構成される。第２例と第１例との構成の差異は、標準パルス発生回路８３１と補助パルス発生回路８３２との接続位置である。第１例では補助パルス発生回路８３２のスイッチＳＷ１２が標準パルス発生回路８３１のスイッチＳＷ４の電流出力側に接続されている。これに対して、第２例ではスイッチＳＷ１２がスイッチＳＷ４の電流入力側、すなわち電源７３５とスイッチＳＷ４の間に接続されている。したがって、電源７３６から表示電極Ｘ（またはＹ）へ流れる電流はスイッチＳＷ４を経由する。
【００３２】
この第２例のサステイン回路８３ｂ，８７ｂに対する駆動については、図１０の例と同様の制御を適用することができる。ただし、第１例ではスイッチＳＷ４とスイッチＳＷ１２とを同時に閉じる必要があったのに対して、第２例ではサステインパルスの立上がりはスイッチＳＷ４が閉じることで決まるので、スイッチＳＷ１１，ＳＷ１２を閉じる時期を、スイッチＳＷ４を閉じる時期より少し早い時期とすればよい。つまり、第２例は第１例と比べて補助パルス発生回路８３２の制御タイミングの許容範囲が広い。反面、第２例では補助パルス発生回路８３２と表示電極との通電路にスイッチＳＷ４が介在するので、スイッチＳＷ４の内部抵抗の影響を第１例よりも多く受ける。
〔サステインパルス生成の第２実施形態〕
第２実施形態は、表示電極対の双方の表示電極を互いの電位差が大きくなるようにバイアスすることによって、表示電極間に階段状のサステインパルスを印加する駆動形態である。なお、第２実施形態の図示において、第１実施形態と同一の構成要素には第１実施形態と同一の符合を付し、それらの説明を省略するかまたは簡略にする。以下で説明する全て図についても同様である。
【００３３】
図１２はサステイン回路構成の第３例を示す。第３例のサステイン回路８３ｃ，８７ｃは、標準パルス発生回路８３１ｃ、補助パルス発生回路８３２、および電力回収回路８３３から構成される。標準パルス発生回路８３１は、スイッチＳＷ４，ＳＷ５，ＳＷ６、および逆流防止用ダイオードからなる。スイッチＳＷ４，ＳＷ５は、表示電極Ｘ（またはＹ）を電位Ｖｓの電源７３５または基準電位の接地端子に接続するプッシュプル型スイッチング回路を構成する。スイッチＳＷ６は、表示電極間の印加電圧を強制的に低レベル維持電圧Ｖｓへ移行させるために、表示電極Ｘ（またはＹ）を接地する役わりをもつ。本例において補助パルス発生回路８３２のスイッチＳＷ１１に接続される電源７３７の電位は−Ｖｏである。第３例には第１例および第２例と比べて電源回路７３の最大出力電圧が低いという利点がある。
【００３４】
図１３は第３例の回路構成のサステイン回路に対する駆動制御を示す波形図である。ここでは代表として表示電極間に負極性のサステインパルスＰｓ’を印加する場合の制御を説明する。サステイン回路８３ｃ、８７ｃは、表示電極Ｙに振幅Ｖｓの標準パルスＰｓ１を印加し、同時に表示電極Ｘに振幅−Ｖｏの補助パルスＰｓ２を印加する。補助パルスＰｓ２の印加は標準パルスＰｓ１の印加より若干早くてもよい。コントローラ７１は、ＸドライバのスイッチＳＷ１１，ＳＷ１２を閉じ、それと同時かまたは若干遅れた時点でＹドライバのスイッチＳＷ４を閉じる。ＸドライバのコンデンサＣｏは電源７３７によって充電され、その端子間電圧はオフセット電圧Ｖｏとなる。表示電極間の印加電圧は負の高レベル維持電圧−Ｖｓｏとなる。期間Ｔｏｐでは電源７３５からＹドライバ、表示電極Ｙ、表示電極Ｘ、Ｘドライバの補助パルス発生回路８３２を経由して電源７３７へ放電電流が流れる。期間Ｔｏｃにおいてコントローラ７１はＸドライバのスイッチＳＷ１１を開き、電源７３７と表示電極Ｘとを切り離す。ＸドライバのコンデンサＣｏの蓄積電荷が表示放電に費やされ、表示電極間の印加電圧が負の高レベル維持電圧−Ｖｓｏから負の低レベル維持電圧−Ｖｓに近づく。期間Ｔｏｃの終了時点において、コントローラ７１はＹドライバのスイッチＳＷ６を閉じる。これにより表示電極間の印加電圧は強制的に負の低レベル維持電圧−Ｖｓとされる。その後、コントローラ７１はＹドライバのスイッチＳＷ４を開き、さらにデッドタイムの経過を待ってスイッチＳＷ５を閉じる。スイッチＳＷ５が閉じることによって１つのサステインパルスＰｓ’の印加が終了する。
〔サステインパルス生成の第３実施形態〕
第３実施形態は、振幅Ｖｓの標準パルスの印加を、表示電極対の双方の表示電極に振幅Ｖｓ／２のパルスを印加することによって実現する駆動形態である。
【００３５】
図１４はサステイン回路構成の第４例を示す。サステイン回路８３ｄは、矩形波パルスを出力する機能をもつフローティング形式の標準パルス発生回路８４１、サステインパルスの振幅を一時的に高レベル維持電圧Ｖｓｏとする補助パルス発生回路８３２、および表示電極間の容量Ｃｐの充電に費やした電荷を再利用するための電力回収回路８４３から構成される。標準パルス発生回路８４１は、スイッチＳＷ２１、ＳＷ２２，ＳＷ２３，ＳＷ２４，ＳＷ２５、出力端子電位をシフトさせるためのコンデンサＣｓ、および逆流防止用ダイオードＤ２１，Ｄ２３，Ｄ２４，Ｄ２５からなる。スイッチＳＷ２４，ＳＷ２５は、表示電極ＸをコンデンサＣｓの一端または他端に接続するプッシュプル型スイッチング回路を構成する。標準パルス発生回路８４１では、電位Ｖｓ／２の電源７３８によってコンデンサＣｓを充電し、コンデンサＣｓの一方の端子Ｈまたは他方の端子Ｌを接地することによって、出力パルスの振幅について＋Ｖｓ／２および−Ｖｓ／２の切り換えが行われる。第４例には出力電圧が低レベル維持電圧Ｖｓの半分の電源７３８で表示電極間に低レベル維持電圧Ｖｓを印加することができる、すなわち電力部品の低耐圧化によって安価に回路を構成することができるという利点がある。
【００３６】
図１５は第４例の回路構成のサステイン回路に対する駆動制御を示す波形図である。例えば表示電極間に正極性のサステインパルスＰｓを印加するときには次の制御が行われる。コントローラ７１は、ＸドライバのスイッチＳＷ２１，ＳＷ２３を閉じてコンデンサＣｓを充電する。充電に要する時間が経過した時点で、コントローラ７１はスイッチＳＷ２３を開き、続いてＸドライバのスイッチＳＷ１１、ＳＷ１２を閉じる。コンデンサＣｓの端子Ｌの電位はＶｏになり、端子Ｈの電位はＶｏ＋Ｖｓ／２になる。このとき、スイッチＳＷ２５と並列のダイオードＤ２５を経由して電源７３７から表示電極Ｘへ電流が流れ、容量Ｃｐが充電される。コンデンサＣｏにも電位Ｖｏの電源７３９から電流が流れ、期間Ｔｓｃの終了時点でコンデンサＣｏの端子間電圧がオフセット電圧Ｖｏとなる。次に、コントローラ７１はＸドライバのスイッチＳＷ２４を閉じるとともに、ＹドライバのスイッチＳＷ２２、ＳＷ２５を閉じる。これにより、表示電極Ｘの電位はＶｏ＋Ｖｓ／２になり、表示電極Ｙの電位は−Ｖｓ／２になる。そして、表示電極間の印加電圧は高レベル維持電圧Ｖｓｏになる。このとき、ＹドライバのスイッチＳＷ１２は開いているので、ＹドライバのコンデンサＣｏは電源に対する負荷とはならず、電力消費に影響を与えない。期間Ｔｏｐの終了時点でコントローラ７１はＸドライバのスイッチＳＷ１１を開く。これにより、期間ＴｏｃにおいてコンデンサＣｏから表示電極Ｘへ放電電流が流れる。期間Ｔｏｃの終了時点でコントローラ７１はＸドライバのスイッチＳＷ２３を閉じる。コンデンサＣｓの端子Ｌが接地されるので、表示電極Ｘの電位は低レベル維持電圧Ｖｓとなる。その後、コントローラ７１はＸドライバのスイッチＳＷ２４を開き、デッドタイムの経過を待ってＸドライバのスイッチＳＷ２５を閉じるとともにＹドライバのスイッチＳＷ２２，ＳＷ２５を開く。これによって表示電極Ｘおよび表示電極Ｙの双方が接地され、１つのサステインパルスＰｓの印加が終了する。
【００３７】
第４例の回路構成の変形としてダイオードＤ２５を省略した場合は、スイッチＳＷ２４が閉じるのに呼応して表示電極Ｘ（またはＹ）の電位が高レベル維持電圧になる。ダイオードＤ２１を省略した場合は、スイッチＳＷ１２を閉じてスイッチＳＷ２２を閉じた時点で、スイッチＳＷ２４を経由して表示電極Ｘ（またはＹ）から電源７３８へ電流が戻り、表示電極間の印加電圧が低レベル維持電圧Ｖｓへ降下する。
【００３８】
以上の実施形態において、パルスベース電位を接地電位（０ボルト）に限定する必要はない。パルスベース電位を接地電位以外の正（＋）または負（−）の電位とするパルス発生回路も可能である。
〔表示装置の要部の構成〕
上述の第１〜第３の実施形態において、補助パルス発生回路８３２のスイッチＳＷ１１，ＳＷ１２としてスイッチング素子が好適である。図１６の例では、スイッチＳＷ１１はＰチャネル電界効果トランジスタＱ１とゲートドライバＤＲ１とからなり、スイッチＳＷ１２はＮチャネル電界効果トランジスタＱ２とゲートドライバＤＲ２とからなる。電界効果トランジスタＱ１，Ｑ２はＭＯＳ型でも接合型でもよい。電界効果トランジスタに限らず、絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）といった他の電圧制御素子を使用してもよい。ただし、ＭＯＳ型電界効果トランジスタを用いる場合は、ソース・ドレイン間に素子の極性とは反対の極性の寄生ダイオードが存在するので、不測の要因で電極電位が電源電位より高くなったときに無駄な電流が流れるのを防止するため、サステイン回路内の適所に逆流防止用のダイオードを挿入するのが望ましい。
【００３９】
補助パルス発生回路８３２について次の変形例がある。図１７の補助パルス発生回路８３２ｂでは、電力蓄積素子としてコンデンサＣｏに代えてコイルＬｏが用いられている。この場合、スイッチＳＷ１１を閉じてコイルＬｏに電力を蓄積させる時間は、コンデンサＣｏに蓄積させる場合よりも短くてよい。コイルＬｏに電力を蓄積させた後にスイッチＳＷ１１を開くと、コイルＬｏからスイッチＳＷ１２を経由して表示電極に電流が流れる。図１８の補助パルス発生回路８３２ｃでは、コンデンサＣｏと接地端子との間にスイッチＳＷ１３が挿入され、スイッチ２が省略されている。この補助パルス発生回路８３２ｃは図１４のサステイン回路構成に適用される。スイッチＳＷ１１およびスイッチＳＷ１３が開くと、コンデンサＣｏがフローティング状態になり、コンデンサＣｏが標準パルス発生回路８４１から実質的に切り離される。補助パルス発生回路８３２ｃによれば、スイッチＳＷ１３を電界効果トランジスタで構成した場合における動作の基準電位が接地電位であるので、電界効果トランジスタを駆動するゲートドライバを低耐圧の安価な部品で構成することができる。
【００４０】
上述の第１〜第３の実施形態において、表示負荷の大小にかかわらず発光輝度および発光効率をより良好にするには、サステインパルスＰｓ，Ｐｓ’における振幅変更のタイミングを表示負荷の変化に合わせて逐次に調整するのが好ましい。以下ではサステインパルスＰｓのタイミング調整について説明する。
【００４１】
図１９はコントローラの構成図である。コントローラ７１は、予め定められた周期で表示負荷を測定する負荷測定回路７１０、複数種の制御信号波形を記憶する波形メモリ７１１、制御信号波形の読出しを制御するメモリコントローラ７１２、負荷測定回路７１０からの測定信号ＳＲに基づいて表示負荷の大小判別を行う判定回路７１３、および判定回路７１３の出力ＤＪに従って最良の制御信号波形を選択するタイミング調整回路７１４を有している。タイミング調整回路７１４によって選択された波形を適用したスイッチ制御信号がＸドライバ７５およびＹドライバ７６のそれぞれのサステイン回路に与えられる。負荷測定回路７１０はビットカウンタからなり、データ変換回路７２から出力されるサブフレームデータＤｓｆを取り込んで点灯セル数をカウントする。判定回路７１３は測定信号ＳＲが示す点灯セル数と予め設定された閾値とを比較することによって表示負荷の大小を判定する。
【００４２】
コントローラ７１は、図２０のようにｊ番目のサブフレームの表示期間ＴＳにおける駆動制御の準備として、同じｊ番目のサブフレームのアドレス期間ＴＡに点灯セル数をカウントしかつ表示負荷を判定して最良の信号波形を選択する。表示負荷率に応じて期間Ｔｏの後縁位置を微調整することで、所定の発光輝度および発光効率を維持することができる。タイミングの微調整の量は、輝度と発光効率の最大となる点を実験で求めて決めておけばよい。
【００４３】
表示負荷の測定に関して他の構成も考えられる。それは、データ変換回路７２がフレームメモリをもち、予め１フレームの画像について全てのサブフレームのデータ変換を行い、全てのサブフレームデータＤｓｆを一旦フレームメモリに記憶させておき、次のフレームにおいて、その１つ前のフレームのサブフレームデータＤｓｆをＡドライバ７７に転送する構成である。この構成の場合には、全てのサブフレームデータＤｓｆを記憶する際に、負荷カウントを行うようにすればよい。そうすることで、全サブフレームの負荷判定結果を予め得ておくことができるので、余裕をもってタイミング制御を設定することができる。
【００４４】
【発明の効果】
請求項１ないし請求項６の発明によれば、表示放電における発光輝度および発光効率を改善し、かつ表示負荷の増減にともなう発光輝度および発光効率の変動を小さくすることができる。
【００４５】
請求項２の発明によれば、表示負荷が小さいときの電力損失を少なくして発光効率の低下を防止することができる。
請求項３の発明によれば、表示負荷の増減にともなう発光輝度および発光効率の変動をより確実に小さくすることができる。
【００４６】
請求項５の発明によれば、表示負荷が小さいときの電力損失を少なくして発光効率の低下を防止することができる。
【図面の簡単な説明】
【図１】本発明に係る表示放電のための駆動電圧波形および放電電流波形の模式図である。
【図２】本発明に係る表示装置の構成図である。
【図３】表示電極を駆動するＸドライバおよびＹドライバの概略構成図である。
【図４】スキャン回路の構成図である。
【図５】スキャンドライバの構成図である。
【図６】ＰＤＰのセル構造の一例を示す図である。
【図７】フレーム分割の概念図である。
【図８】駆動電圧波形の概略図である。
【図９】サステイン回路構成の第１例を示す図である。
【図１０】第１例の回路構成のサステイン回路に対する駆動制御を示す波形図である。
【図１１】サステイン回路構成の第２例を示す図である。
【図１２】サステイン回路構成の第３例を示す図である。
【図１３】第３例の回路構成のサステイン回路に対する駆動制御を示す波形図である。
【図１４】サステイン回路構成の第４例を示す図である。
【図１５】第４例の回路構成のサステイン回路に対する駆動制御を示す波形図である。
【図１６】補助パルス発生回路のスイッチの具体例を示す図である。
【図１７】補助パルス発生回路のスイッチの第１変形例を示す図である。
【図１８】補助パルス発生回路のスイッチの第２変形例を示す図である。
【図１９】コントローラの構成図である。
【図２０】コントローラが行う制御動作のタイミングを示す図である。
【符号の説明】
１　ＰＤＰ（プラズマディスプレイパネル）
Ｘ，Ｙ　表示電極
Ｖｓ　低レベル維持電圧
Ｖｏ　オフセット電圧
Ｖｓｏ　高レベル維持電圧
Ｔｏｐ　期間（第１段階）
Ｔｏｃ　期間（第２段階）
Ｔｐ　期間（第３段階）
７３５，７３８　電源（第１の電源）
７３６，７３７，７３９　電源（第２の電源）
Ｃｏ　コンデンサ（電力蓄積素子）
Ｌｏ　コイル（電力蓄積素子）
Ｃｐ　容量（電極間容量）
７０　ドライブユニット（駆動装置）
７１　コントローラ
８３，８３ｂ，８３ｃ、８３ｄ　サステイン回路
８７，８７ｂ，８７ｃ　サステイン回路
８３１，８４１　標準パルス発生回路
８３２，８２３ｂ，８３２ｃ　補助パルス発生回路
ＳＷ１１　第１のスイッチ
ＳＷ１２　第２のスイッチ
ＳＷ６　第３のスイッチ[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a driving method and a driving apparatus for a plasma display panel (PDP).
[0002]
In a display device using a PDP, realization of brighter display with less power, that is, improvement of luminous efficiency is desired. Industrially, it is preferable to improve the luminous efficiency by devising the drive pulse waveform rather than changing the panel structure including the material of the phosphor and the composition of the discharge gas.
[0003]
[Prior art]
An AC-type PDP having three kinds of phosphors having different emission colors for color display is used. In the AC type, a display electrode forming a pair of an anode and a cathode is covered with a dielectric in a display discharge that determines the light emission amount of the cell, and drive control is performed using a wall voltage generated by charging of the dielectric.
[0004]
The driving device of the AC PDP performs addressing for making the amount of wall charge of each cell in the screen correspond to the display data, and thereafter applies a sustain pulse train of alternating polarity to all the cells simultaneously. In response to the application of one sustain pulse, a display discharge occurs in a cell in which a predetermined amount of wall charge exists. At this time, the phosphor in the cell is excited by the ultraviolet rays emitted by the discharge gas to emit light. Light emission due to display discharge is called “lighting”. When the discharge occurs, the wall charges of the dielectric material are once lost, and the wall charges are immediately regenerated. The polarity of the reformed wall charge is opposite. As the wall charges are reformed, the voltage between the display electrodes drops, and the display discharge ends. Since the application of the voltage continues until the trailing edge of the pulse even after the discharge has ended, the wall charges are regenerated by electrostatic attraction and the wall voltage increases. When a sustain pulse having a polarity opposite to that of the previous pulse is applied to a cell in which an appropriate wall voltage has been generated again, a display discharge is generated again. By repeating the application of the sustain pulse in this manner, the number of display discharges corresponding to the brightness to be displayed can be generated. The application cycle of the sustain pulse is about several microseconds, and light emission is visually continuous. Further, the amplitude of the sustain pulse, that is, the applied voltage superimposed on the wall voltage is lower than the discharge start voltage Vf and higher than the minimum applied voltage Vsm necessary for maintaining lighting. If the amplitude of the sustain pulse is equal to or higher than Vf, discharge occurs even in a cell which is turned off by addressing. If the amplitude of the sustain pulse is less than Vsm, the regeneration of the wall charges becomes insufficient, and the cell in the lighting state is turned off.
[0005]
A general sustain pulse has a simple rectangular waveform, and a push-pull pulse circuit combining semiconductor switching elements is used for applying the sustain pulse. Switching elements are arranged between the display electrode and the power supply terminal of the bias potential and between the display electrode and the ground terminal (GND), and the potential of the display electrode is set to the bias potential or the ground potential by on / off control of these switching elements. You. When one of the pair of display electrodes is connected to a bias power supply terminal and the other is connected to a ground terminal in parallel, a sustain voltage (Vs) is applied between the electrodes of the pair of display electrodes. In the control of the pulse circuit having the push-pull configuration, a dead time for turning off both the pair of switching elements (“open”) is provided when switching the potential. This is to prevent a short circuit between the bias power supply terminal and the ground terminal where the switching element may be damaged. In the dead time, the display electrode is electrically disconnected from the drive circuit. Therefore, immediately before both the rising (leading edge) and the falling (trailing edge) of the sustain pulse at which the potential of the display electrode transitions, the output of the drive circuit becomes high impedance with respect to the display electrode, and the drive circuit and the display electrode are connected to each other. During which the current flow is substantially cut off.
[0006]
A typical driving method that applies a simple rectangular sustain pulse cannot improve both luminance and luminous efficiency. By increasing the amplitude of the sustain pulse within an allowable range, the intensity of the display discharge can be increased, thereby increasing the light emission luminance. However, when trying to increase the light emission luminance, the power consumption increases, and the light emission efficiency decreases. To solve this problem, Japanese Unexamined Patent Application Publication No. 10-333635 discloses that a sustain pulse having a staircase waveform having a large leading edge amplitude is applied.
[0007]
[Patent Document 1]
JP-A-10-333635
[0008]
[Problems to be solved by the invention]
The application of the pulse having the staircase waveform can be realized by controlling the conduction between the power supply having a predetermined potential and the display electrode using a switching element, similarly to the application of the pulse having the simple pulse waveform. For example, first, the display electrode is connected to a power supply having a high potential, and then the display electrode is connected to a power supply having a low potential. Finally, the application of one pulse is completed by connecting the display electrode to the ground terminal. When switching the connection, a dead time is provided to prevent a short circuit. During the dead time, the power output is high impedance. The reason why the light emission luminance and the light emission efficiency are improved in this case is as follows.
[0009]
By applying a relatively high voltage to the cells, a relatively strong discharge occurs after the capacitance between the display electrodes is sufficiently charged. Brightness of lighting by strong discharge is high. In a dead time, which is a transition period of switching from a high voltage to a low voltage, not the power supply but the charge accumulated in the capacitance between the display electrodes flows as a discharge current. As the accumulated charge of the capacitor decreases, the voltage between the display electrodes drops. Since the path of the discharge current at this time is inside the cell, the power loss is smaller than when the current flows through a long path from the power supply to the cell. Although the current for charging the capacitance between the display electrodes follows a long path, the charging current is not abrupt compared to the discharging current.Therefore, the power loss when charging the capacitance is determined by using the same amount of power as the discharging amount as the discharging current. Less loss than when power is supplied from the power supply to the cell. During the period of applying the low voltage after the dead time, the power supplied by the power supply is smaller than the period of applying the high voltage. Since the light emission luminance largely depends on the light emission amount at the beginning of the discharge, the light emission luminance is almost the same as when the applied voltage is not lowered even if the applied voltage is lowered for a while after the start of the discharge. As described above, the emission luminance and the emission efficiency can be increased by applying the staircase waveform. Regeneration of wall charges mainly depends on the applied voltage after the end of the display discharge. Therefore, even if the applied voltage at the start of the discharge is increased to increase the discharge intensity, if the applied voltage is decreased after the start of the discharge, the regeneration of the wall charges does not become excessive. By appropriate setting of the low applied voltage, a wall voltage capable of repeating the display discharge can be generated.
[0010]
However, it has been found that the luminance and the luminous efficiency cannot be increased by applying the pulse only by controlling the conduction between the power supply and the display electrode regardless of the magnitude of the display load. The display load here is the number of cells to be turned on set by one addressing. When the display load is small, the applied voltage between the display electrodes does not drop sufficiently during the dead time because the amount of charge accumulated between the display electrodes is larger than the amount of current flowing in the display discharge. For this reason, when the connection of the power supply is restarted to apply a low voltage in response to the end of the dead time, a larger current flows from the power supply than when the voltage drops sufficiently during the dead time, and as intended. Luminous efficiency does not improve. When the display load is large, the charge charged in the capacitance is consumed for display discharge of a large number of cells, so that the applied voltage drops rapidly during the dead time. Since there is a variation in the discharge start timing between cells, the display discharge that occurs when the applied voltage drops is weaker than the display discharge that started before the drop. For this reason, when the display load is large, the total light emission luminance of the cells to be lit does not increase. Further, when the display load is large, the variation width of the discharge start timing is large, and the period during which the discharge current corresponding to one pulse flows is long. This means that there are many cells in which the difference between the amplitude switching point and the discharge start point in the stepped sustain pulse is large, that is, the effect of amplitude switching is not sufficiently exhibited. In addition, as the display load increases, the discharge delay due to the decrease in the power supply voltage or the shortage of the current supply increases, and the peak of the discharge current is delayed. That is, the timing at which the discharge current becomes maximum changes according to the display load, and it is extremely difficult to optimize the timing of switching the amplitude of the sustain pulse. SUMMARY OF THE INVENTION It is an object of the present invention to improve light emission luminance and light emission efficiency in display discharge and to reduce fluctuations in light emission luminance and light emission efficiency due to an increase and decrease in display load.
[0011]
[Means for Solving the Problems]
In the present invention, when a voltage pulse train is applied to the display electrode pair to generate the number of display discharges according to the brightness to be displayed, the driving process for one pulse for generating one display discharge is performed in a low manner. A first step of generating a display discharge by applying a high-level sustaining voltage in which an offset voltage of the same polarity is superimposed on the level sustaining voltage to the display electrode pair, and applying a voltage to the display electrode pair from the high-level sustaining voltage to a low level It comprises a second step of approaching the sustain voltage and a third step of applying a low-level sustain voltage to the display electrode pair by the first power supply. Then, in a first stage, power is stored in the power storage device by a second power source for applying the high-level sustain voltage, and in a second stage, power is supplied from the second power source to the power storage device and the display electrode pair. And power is supplied from the power storage element to the display electrode pair, and power supply from the power storage element to the display electrode pair is cut off in the third stage. Note that the power supply is an output terminal of a power supply circuit capable of supplying and drawing a current.
[0012]
By applying the high-level sustaining voltage higher than the low-level sustaining voltage, a stronger display discharge occurs than in the case of applying the low-level sustaining voltage, and the light emission luminance is increased. By bringing the applied voltage closer to the low-level sustaining voltage from the high-level sustaining voltage, power consumption is reduced and luminous efficiency is increased as compared with the case where the high-level sustaining voltage is continuously applied. Regeneration of wall charges mainly depends on the applied voltage after the display discharge has ended. Therefore, even if the applied voltage at the start of the discharge is increased to increase the discharge intensity, the applied voltage is lowered after the start of the discharge, so that the wall charge can be regenerated in an appropriate state in which the display discharge can be repeated. it can. Then, by supplying power from the power storage element to the display electrode pair, even if display discharge occurs in many cells in a state where power supply from the power supply is cut off, the applied voltage between the display electrodes gradually decreases. The display discharge in this case is stronger than the display discharge when the applied voltage drops sharply. Therefore, even when the display load is large, the effect of improving the luminance by applying the high-level sustain voltage can be obtained as in the case where the display load is small.
[0013]
In the present invention, at the end of the second stage, the power remaining in the inter-electrode capacitance of the display electrode pair is forcibly discharged to the first power supply. Thus, even if the voltage drop between the display electrodes in the second stage is insufficient, a larger discharge current does not flow in the third stage than in the case where it is sufficient. That is, even when the display load is small, the effect of improving the light emission efficiency can be obtained by switching from the high-level sustain voltage to the lower-level sustain voltage lower than the high-level sustain voltage, as in the case of the large display load.
[0014]
As the power storage element, a capacitor (capacitance) or a coil (inductance) is preferable. When a capacitor is used, a value satisfying the following equation is practical as the capacitance value Co.
[0015]
0.5Cp ≦ Co ≦ 2Cp (Cp is the capacitance value between the display electrodes on the entire screen)
Further, in the present invention, the timing of switching the applied voltage is changed according to the magnitude of the display load. The optimal timing for changing the voltage from the high-level sustain voltage to the low-level sustain voltage is not constant but depends on the display load. Therefore, by adjusting the voltage change timing in accordance with the change in the display load, it is possible to further reduce fluctuations in luminance and luminous efficiency.
[0016]
FIG. 1 is a diagram showing a drive voltage waveform and a discharge current waveform for a display discharge according to the present invention. The waveform of a pulse related to one display discharge is basically a two-step staircase in which the pulse period Ts is roughly divided into a period To having a large amplitude and a period Tp having a small amplitude. Strictly, there is a transition period of amplitude switching, and the period To is divided into a period Top for applying the high-level sustain voltage Vso and a period Toc for decreasing the applied voltage. The high-level sustain voltage Vso corresponds to a voltage obtained by superimposing the offset voltage Vo having the same polarity as the low-level sustain voltage Vs on the low-level sustain voltage Vs. In the period Top, the display discharge starts after the capacitance between the display electrodes is charged and the applied voltage between the electrodes increases, and the discharge current starts to flow from the second power supply to the display electrode pair. At the same time, current flows from the power supply to the power storage element, and power corresponding to the power supply voltage of Vso or Vo is stored (first stage). There are also a circuit configuration in which the power supply voltage is Vso and a circuit configuration in which the power supply voltage is Vo. The period Top is set so that the application of the high-level sustain voltage Vso is terminated before the discharge ends. In the period Toc, the power supply from the second power supply is cut off (second stage). At this time, the power stored in the capacitance between the display electrodes and the power stored in the power storage element flow as a discharge current. Although the voltage applied between the display electrodes drops from Vso to Vs due to the discharge as shown in the figure, the drop is slow because power is supplied from the power storage element. In the period Tp, the low-level sustain voltage Vs is applied between the display electrodes by the first power supply (third stage). At this time, the power supply from the power storage element is cut off. When the display load is small, the drop of the applied voltage in the period Toc is insufficient. Therefore, as a countermeasure, the applied voltage between the display electrodes is forcibly set to the low-level maintaining voltage Vs at the end of the period To. Since the second power supply and the power supply element are shut off in the second stage, no short circuit occurs between the first power supply and the second power supply.
[0017]
BEST MODE FOR CARRYING OUT THE INVENTION
[Overview of display device]
FIG. 2 is a configuration diagram of the display device according to the present invention. The display device 100 includes a surface discharge type PDP 1 capable of color display and a drive unit 70 for controlling light emission of cells, and is used as a wall-mounted television receiver, a monitor of a computer system, and the like. On the screen of the PDP 1, a display electrode X and a display electrode Y forming an electrode pair for generating a display discharge are arranged in parallel with each other, and address electrodes A are arranged so as to intersect with the display electrodes X and Y. I have. The display electrodes X and Y extend in the row direction (horizontal direction) of the screen, and the address electrodes extend in the column direction (vertical direction). The drive unit 70 has a controller 71, a data conversion circuit 72, a power supply circuit 73, an X driver 75, a Y driver 76, and an A driver 77. Frame data Df indicating the luminance levels of the three colors R, G, and B are input to the drive unit 70 from external devices such as a TV tuner and a computer together with various synchronization signals. The frame data Df is temporarily stored in a frame memory in the data conversion circuit 72. The data conversion circuit 72 converts the frame data Df into sub-frame data Dsf for gradation display and sends the sub-frame data Dsf to the A driver 77. The sub-frame data Dsf is a set of 1-bit display data per cell, and the value of each bit indicates whether or not light emission of the cell in the corresponding one sub-frame is necessary, or strictly, whether or not address discharge is required. The A driver 77 applies an address pulse to an address electrode A passing through a cell where an address discharge is to be caused according to the subframe data Dsf. Note that applying a pulse to an electrode means temporarily biasing the electrode to a predetermined potential. The controller 71 controls the application of the pulse and the transfer of the subframe data Dsf. The X driver 75 switches the potential of the display electrode X, and the Y driver 76 switches the potential of the display electrode Y. The power supply circuit 73 supplies power required for driving the PDP 1 to each driver.
[0018]
FIG. 3 is a schematic diagram of the X driver and the Y driver. The X driver 75 applies a reset circuit 81 for applying a pulse for initializing wall charges to the display electrode X, a bias circuit 82 for controlling the potential of the display electrode X in addressing, and applies a sustain pulse to the display electrode X. And a sustain circuit 83. The Y driver 76 applies a reset circuit 85 for applying a pulse for initializing wall charges to the display electrode Y, a scan circuit 86 for applying a scan pulse to the display electrode Y in addressing, and applies a sustain pulse to the display electrode Y. It comprises a sustain circuit 87.
[0019]
FIG. 4 is a configuration diagram of a scan circuit included in the Y driver, and FIG. 5 is a configuration diagram of a scan driver included in the scan circuit. The scan circuit 86 has a plurality of scan drivers 861 for individually controlling the potentials of the n display electrodes Y in a binary manner. Each scan driver 861 is an integrated circuit device, and is responsible for controlling j display electrodes Y. In a typical scan driver 861 put into practical use, j is about 60 to 120. As shown in FIG. 5, in each scan driver 861, a pair of switches Qa and Qb are arranged for each of the j display electrodes Y. The j switches Qa are commonly connected to a power supply terminal SD, and the j switches Qa are connected to each other. Switch Qb is commonly connected to power supply terminal SU. When the switch Qa is turned on, the display electrode Y is biased to the current potential of the power supply terminal SD, and when the switch Qb is turned on, the display electrode Y is biased to the current potential of the power supply terminal SU. The potentials of the power supply terminals SU and SD depend on the operation of the sustain circuit 87. The scan control signal SC is supplied to the switches Qa and Qb from the controller 71 shown in FIG. 2 via the shift register in the data controller, and the line selection in a predetermined order is realized by the shift operation synchronized with the clock. In the scan driver 861, diodes Da and Db serving as current paths when a sustain pulse is applied are also integrated.
[0020]
FIG. 6 is a diagram showing an example of the cell structure of the PDP. In FIG. 6, a portion corresponding to three columns in one row of the PDP 1 is illustrated by separating the pair of substrate structures 10 and 20 so that the internal structure can be clearly understood. The substrate structure 10 on the front side includes a glass substrate 11, display electrodes X and Y, a dielectric layer 17, and a protective film 18. The display electrodes X and Y are composed of a thick strip-shaped transparent conductive film 41 forming a surface discharge gap and a thin strip-shaped metal film 42 as a bus conductor for lowering electric resistance. The dielectric layer 17 covering the display electrodes X and Y is formed by firing a low-melting glass paste, and the protective film 18 is made of magnesia. The rear substrate structure 20 includes a glass substrate 21, an address electrode A, an insulator layer 24, a partition wall 29, and phosphor layers 28R, 28G, and 28B. The partition wall 29 is a band-shaped structure having a straight planar shape, and is provided one for each electrode gap of the address electrode array. The partition wall 29 divides the discharge gas space for each column of the matrix display, and forms a column space 31 corresponding to each column. The column space 31 is continuous over all rows. The phosphor layers 28R, 28G, and 28B are arranged so as to cover the region between the partitions in the insulator layer 24 and the side surfaces of the partitions, and emit light when excited by ultraviolet rays emitted by the discharge gas. Italic alphabets R, G, and B in the figure indicate the emission colors of the phosphor.
[0021]
The outline of the driving sequence of the PDP 1 in the display device 100 described above is as follows. In the display by the PDP 1, a time-series frame F which is an input image is divided into a predetermined number q of sub-frames SF as shown in FIG. 7 in order to perform color reproduction by binary lighting control. That is, each frame F is replaced with a set of q subframes SF. For example, 2 ⁰ , 2 ¹ , 2 ² , ... 2 ^q-1 And the number of display discharges in each sub-frame SF is determined. In FIG. 7, the subframe arrangement is in the order of the weights, but may be in another order. In accordance with such a frame configuration, the frame period Tf, which is a frame transfer cycle, is divided into q subframe periods Tsf, and one subframe period Tsf is assigned to each subframe SF. Further, the sub-frame period Tsf is divided into a reset period TR for initializing wall charges, an address period TA for addressing, and a display period TS for maintaining lighting. While the lengths of the reset period TR and the address period TA are constant regardless of the weight, the length of the display period TS increases as the weight increases. Therefore, the length of the subframe period Tsf is also longer as the weight of the corresponding subframe SF is larger. The order of the reset period TR, the address period TA, and the display period TS is common in the q subframes SF. Initialization, addressing, and lighting maintenance of wall charges are performed for each subframe.
[0022]
FIG. 8 is a schematic diagram of the drive voltage waveform. In the figure, the suffix (1, n) of the reference numeral of the display electrode Y indicates the arrangement order of the corresponding row. The illustrated waveform is an example, and the amplitude, polarity, and timing can be variously changed.
[0023]
In the reset period TR of each subframe, negative and positive ramp waveform pulses are sequentially applied to all the display electrodes X so that a gradually increasing voltage that causes a minute discharge is applied between the display electrodes of all the cells. Then, positive and negative ramp waveform pulses are sequentially applied to all the display electrodes Y. The amplitudes of these ramp waveform pulses gradually increase at a rate at which a minute discharge occurs. A combined voltage obtained by adding the amplitudes of the pulses applied to the display electrodes X and Y is applied to the cell. The minute discharge generated by the first application of the gradually increasing voltage causes an appropriate wall voltage having the same polarity in all cells regardless of lighting / non-lighting in the previous subframe. The minute discharge generated by the second application of the gradually increasing voltage adjusts the wall voltage to a value corresponding to the difference between the discharge start voltage and the amplitude of the applied voltage.
[0024]
In the address period TA, wall charges necessary for maintaining lighting are formed only in cells to be turned on. In a state where all the display electrodes X and all the display electrodes Y are biased to a predetermined potential, a scan pulse Py is applied to one display electrode Y corresponding to the selected row every row selection period (scan time for one row). . At the same time as this row selection, an address pulse Pa is applied only to an address electrode A corresponding to a selected cell in which an address discharge is to be generated. That is, the potential of the address electrode A is binary-controlled based on the subframe data Dsf for m columns of the selected row. In the selected cell, a discharge occurs between the display electrode Y and the address electrode A, which triggers a surface discharge between the display electrodes. These series of discharges are address discharges.
[0025]
In the display period TS, a staircase-shaped sustain pulse Ps is alternately applied to the display electrodes Y and the display electrodes X. As a result, a sustain pulse train of alternating polarity is applied between the display electrodes. By the application of the sustain pulse Ps, surface discharge occurs in a cell in which a predetermined wall charge remains. The number of times the sustain pulse is applied corresponds to the weight of the subframe as described above. In order to prevent unnecessary discharge, the address electrode A may be biased to have the same polarity as the sustain pulse Ps over the display period TS.
[0026]
Among the above drive controls, the application of the sustain pulse Ps in the display period TS is deeply related to the present invention. Hereinafter, the configuration and operation of the sustain circuits 83 and 87 (see FIG. 3), which are means for applying the sustain pulse Ps to the display electrodes X and Y, will be described. Since the configuration and operation of the sustain circuit 87 are the same as those of the sustain circuit 83, the same reference numerals are given to the components having the same functions in the drawings described below. Detailed description of the sustain circuit 87 will be omitted unless it is particularly necessary. In addition, when giving a plurality of examples of a circuit configuration, components having the same function are denoted by the same reference in all the examples, and redundant description is minimized.
[First Embodiment of Sustain Pulse Generation]
The first embodiment is a driving mode in which a sustain pulse is applied between the display electrodes by biasing one of the display electrodes of the display electrode pair.
[0027]
FIG. 9 shows a first example of the sustain circuit configuration. The sustain circuits 83 and 87 include a standard pulse generating circuit 831 having a function of outputting a rectangular wave pulse having an amplitude Vs, an auxiliary pulse generating circuit 832 for temporarily setting the amplitude of the sustain pulse to a high level sustaining voltage Vso, and a circuit between the display electrodes. And a power recovery circuit 833 for reusing the charge used for charging the capacitor Cp. The standard pulse generation circuit 831 includes the switches SW4, SW5, SW6, and a backflow prevention diode. The switches SW4 and SW5 form a push-pull switching circuit that connects the display electrode X (or Y) to the power supply 735 of the potential Vs or the ground terminal of the reference potential. The potential Vs means a potential at which the potential difference from the reference potential is Vs. The switch SW6 is an element for forcibly reducing the voltage applied between the display electrodes from the high-level sustain voltage Vso to the low-level sustain voltage Vs. The auxiliary pulse generation circuit 832 includes a capacitor Co, which is a power storage element, and two switches SW11 and SW12 connected in series. The capacitor Co is inserted between the connection point of the switches SW11 and SW12 and the ground terminal. The switch SW11 opens and closes a current path connecting the power supply 736 of the potential Vso (= Vs + Vo) and the standard pulse generation circuit 831. The switch SW12 opens and closes a current path connecting the capacitor Co and the standard pulse generation circuit 831. The power recovery circuit 833 has a recovery capacitor. The charge is transmitted from the capacitor to the capacitor Cp at the leading edge of the sustain pulse, and is captured from the capacitor Cp at the trailing edge. These charges move at a high speed due to the resonance phenomenon between the coil and the capacitor Cp. The operation of the power recovery circuit 833 does not affect the effects of the present invention, and thus will not be described in detail.
[0028]
FIG. 10 is a waveform diagram showing drive control for the sustain circuit having the circuit configuration of the first example. In FIG. 10, "OFF" of the control signal for the switches SW4, SW5, SW6, SW11, and SW12 corresponds to "open" of the current path, and "ON" corresponds to "close" of the current path. The applied voltage (Vxy) between the display electrodes is a difference between the potential (Vx) of the display electrode X and the potential (Vy) of the display electrode Y, and is defined as Vxy = Vx-Vy. The oblique lines in the figure represent portions to which attention is paid in the following description.
[0029]
For example, the control when the sustain pulse Ps is applied to the display electrode X is as follows. In the period Top, the controller 71 closes the switches SW4, SW11, and SW12 in the sustain circuit 83 of the X driver, and connects the display electrodes X to the power supplies 735 and 736. At this time, the switch SW5 in the sustain circuit 87 of the Y driver is closed, and the display electrode Y is grounded. In the period Tsc immediately after the start of the period Top, the capacitor Co is charged, and the voltage between the terminals becomes the high-level sustain voltage Vso. The capacitance Cp is also charged, and a high-level sustain voltage Vso is applied between the display electrodes. When a display discharge occurs in this state, a discharge current flows from the power supplies 735 and 736 to the display electrode X. In the following period Toc, the controller 71 opens the switch SW11 of the X driver. The current supply from the power supply 736 is cut off, and a current flows from the capacitor Co to the display electrode X. The power stored in the capacitor Co and the power stored in the capacitor Cp are discharge currents for display discharge. Due to the discharge, the applied voltage between the display electrodes drops from the high level sustain voltage Vso and approaches the low level sustain voltage Vs. The higher the display load, the faster it will drop to a lower voltage. However, since the discharge current is supplied from the power supply 735 after dropping to the low-level sustain voltage Vs, the voltage applied between the display electrodes does not become lower than the low-level sustain voltage Vs. At the end of the period Toc, that is, at the start of the period Tp, the controller 71 closes the switch SW6 of the X driver and opens the switch SW12. When the switch SW6 is closed, the surplus stored power of the capacitor Cp is forcibly released to the power supply 735, and the voltage applied between the display electrodes becomes the low level sustaining voltage Vs. At this point, since the switch SW11 is already open, a short circuit between the power supply 736 and the power supply 735 does not occur even if the switch SW12 and the switch SW6 are simultaneously opened and closed. Further, even if both the switch SW12 and the switch SW6 are momentarily closed, there is no practical problem since only a small amount of power remaining in the capacitor Co is wasted. Even when the switch SW6 that has completed its role is opened, the applied voltage between the display electrodes is kept at the low level sustain voltage Vs because the switch SW4 is closed. Thereafter, the controller 71 opens the switch SW4, and further closes the switch SW5 after elapse of the dead time. When the switch SW5 is closed, the bias of the display electrode X, that is, the application of one sustain pulse Ps to the display electrode X ends. In the above control, if the display electrode X and the display electrode Y are exchanged, a positive sustain pulse Ps is applied between the display electrodes.
[0030]
By utilizing the capacitor Co in applying the sustain pulse Ps in this way, it is possible to prevent the applied voltage from dropping rapidly during the period Toc when the display load is large. If the capacitance value of the capacitor Co is excessively large, a large amount of accumulated charge is wasted when the display load is small. An appropriate range of the capacitance value of the capacitor Co in practical use is a range of から to twice the capacitance Cp. For example, in the case of a PDP size having a screen size of 42 inches, the value of the capacitance Cp is about 100 nF. Therefore, a capacitor Co having a capacitance value of 50 nF to 200 nF may be used.
[0031]
FIG. 11 shows a second example of the sustain circuit configuration. The sustain circuits 83b and 87b of the second example also include a standard pulse generation circuit 831, an auxiliary pulse generation circuit 832, and a power recovery circuit 833, as in the first example of FIG. The configuration difference between the second example and the first example is the connection position of the standard pulse generation circuit 831 and the auxiliary pulse generation circuit 832. In the first example, the switch SW12 of the auxiliary pulse generation circuit 832 is connected to the current output side of the switch SW4 of the standard pulse generation circuit 831. On the other hand, in the second example, the switch SW12 is connected to the current input side of the switch SW4, that is, between the power supply 735 and the switch SW4. Therefore, the current flowing from the power supply 736 to the display electrode X (or Y) passes through the switch SW4.
[0032]
The same control as in the example of FIG. 10 can be applied to the driving of the sustain circuits 83b and 87b of the second example. However, in the first example, the switches SW4 and SW12 must be closed at the same time, whereas in the second example, the rising of the sustain pulse is determined by the closing of the switch SW4. The timing may be slightly earlier than when the switch SW4 is closed. That is, the second example has a wider allowable range of the control timing of the auxiliary pulse generation circuit 832 than the first example. On the other hand, in the second example, since the switch SW4 is interposed in the conduction path between the auxiliary pulse generating circuit 832 and the display electrode, the switch SW4 is more affected by the internal resistance of the switch SW4 than in the first example.
[Second embodiment of sustain pulse generation]
The second embodiment is a driving mode in which a stepwise sustain pulse is applied between the display electrodes by biasing both display electrodes of the display electrode pair so that the potential difference between them becomes large. In the illustration of the second embodiment, the same components as those in the first embodiment are denoted by the same reference numerals as those in the first embodiment, and the description thereof will be omitted or simplified. The same applies to all drawings described below.
[0033]
FIG. 12 shows a third example of the sustain circuit configuration. The sustain circuits 83c and 87c of the third example include a standard pulse generation circuit 831c, an auxiliary pulse generation circuit 832, and a power recovery circuit 833. The standard pulse generation circuit 831 includes the switches SW4, SW5, SW6, and a backflow prevention diode. The switches SW4 and SW5 form a push-pull switching circuit that connects the display electrode X (or Y) to the power supply 735 of the potential Vs or the ground terminal of the reference potential. The switch SW6 has a role of grounding the display electrode X (or Y) in order to forcibly shift the voltage applied between the display electrodes to the low-level sustain voltage Vs. In this example, the potential of the power supply 737 connected to the switch SW11 of the auxiliary pulse generation circuit 832 is -Vo. The third example has an advantage that the maximum output voltage of the power supply circuit 73 is lower than the first example and the second example.
[0034]
FIG. 13 is a waveform diagram showing drive control for the sustain circuit having the circuit configuration of the third example. Here, the control in the case where a negative sustain pulse Ps ′ is applied between the display electrodes will be described as a representative. The sustain circuits 83c and 87c apply the standard pulse Ps1 having the amplitude Vs to the display electrode Y and simultaneously apply the auxiliary pulse Ps2 having the amplitude -Vo to the display electrode X. The application of the auxiliary pulse Ps2 may be slightly earlier than the application of the standard pulse Ps1. The controller 71 closes the switches SW11 and SW12 of the X driver, and closes the switch SW4 of the Y driver simultaneously or slightly later. The capacitor Co of the X driver is charged by the power supply 737, and the voltage between its terminals becomes the offset voltage Vo. The voltage applied between the display electrodes is a negative high-level sustain voltage -Vso. In the period Top, a discharge current flows from the power supply 735 to the power supply 737 via the Y driver, the display electrode Y, the display electrode X, and the auxiliary pulse generation circuit 832 of the X driver. In the period Toc, the controller 71 opens the switch SW11 of the X driver and disconnects the power source 737 from the display electrode X. The charge accumulated in the capacitor Co of the X driver is consumed for display discharge, and the voltage applied between the display electrodes approaches the negative high level sustain voltage -Vso to the negative low level sustain voltage -Vs. At the end of the period Toc, the controller 71 closes the switch SW6 of the Y driver. As a result, the voltage applied between the display electrodes is forcibly set to the negative low level sustaining voltage -Vs. Thereafter, the controller 71 opens the switch SW4 of the Y driver, and further closes the switch SW5 after elapse of the dead time. When the switch SW5 is closed, the application of one sustain pulse Ps' ends.
[Third embodiment of sustain pulse generation]
The third embodiment is a driving mode in which application of a standard pulse having an amplitude Vs is realized by applying a pulse having an amplitude Vs / 2 to both display electrodes of a display electrode pair.
[0035]
FIG. 14 shows a fourth example of the sustain circuit configuration. The sustain circuit 83d includes a floating type standard pulse generation circuit 841 having a function of outputting a rectangular wave pulse, an auxiliary pulse generation circuit 832 for temporarily setting the amplitude of the sustain pulse to a high level sustain voltage Vso, and a capacitance between display electrodes. It is composed of a power recovery circuit 843 for reusing the charge used for charging Cp. The standard pulse generating circuit 841 includes switches SW21, SW22, SW23, SW24, SW25, a capacitor Cs for shifting the output terminal potential, and diodes D21, D23, D24, D25 for backflow prevention. The switches SW24 and SW25 form a push-pull switching circuit that connects the display electrode X to one end or the other end of the capacitor Cs. In the standard pulse generation circuit 841, the capacitor Cs is charged by the power supply 738 of the potential Vs / 2, and one terminal H or the other terminal L of the capacitor Cs is grounded, so that the amplitude of the output pulse is + Vs / 2 and -Vs / 2 is performed. In the fourth example, the low-level sustain voltage Vs can be applied between the display electrodes by the power supply 738 whose output voltage is half of the low-level sustain voltage Vs. That is, a low-cost circuit can be formed by lowering the breakdown voltage of the power component. There is an advantage that can be.
[0036]
FIG. 15 is a waveform diagram showing drive control for the sustain circuit having the circuit configuration of the fourth example. For example, when a positive sustain pulse Ps is applied between the display electrodes, the following control is performed. The controller 71 closes the switches SW21 and SW23 of the X driver to charge the capacitor Cs. When the time required for charging has elapsed, the controller 71 opens the switch SW23, and then closes the switches SW11 and SW12 of the X driver. The potential of the terminal L of the capacitor Cs becomes Vo, and the potential of the terminal H becomes Vo + Vs / 2. At this time, current flows from the power supply 737 to the display electrode X via the diode D25 in parallel with the switch SW25, and the capacitor Cp is charged. A current flows from the power supply 739 of the potential Vo to the capacitor Co, and the voltage between the terminals of the capacitor Co becomes the offset voltage Vo at the end of the period Tsc. Next, the controller 71 closes the switch SW24 of the X driver and closes the switches SW22 and SW25 of the Y driver. Thereby, the potential of the display electrode X becomes Vo + Vs / 2, and the potential of the display electrode Y becomes -Vs / 2. Then, the applied voltage between the display electrodes becomes the high level sustaining voltage Vso. At this time, since the switch SW12 of the Y driver is open, the capacitor Co of the Y driver does not act as a load on the power supply and does not affect power consumption. At the end of the period Top, the controller 71 opens the switch SW11 of the X driver. As a result, a discharge current flows from the capacitor Co to the display electrode X during the period Toc. At the end of the period Toc, the controller 71 closes the switch SW23 of the X driver. Since the terminal L of the capacitor Cs is grounded, the potential of the display electrode X becomes the low level sustaining voltage Vs. Thereafter, the controller 71 opens the switch SW24 of the X driver, waits for the elapse of the dead time, closes the switch SW25 of the X driver, and opens the switches SW22 and SW25 of the Y driver. As a result, both the display electrode X and the display electrode Y are grounded, and the application of one sustain pulse Ps ends.
[0037]
When the diode D25 is omitted as a modification of the circuit configuration of the fourth example, the potential of the display electrode X (or Y) becomes the high-level maintaining voltage in response to the closing of the switch SW24. When the diode D21 is omitted, when the switch SW12 is closed and the switch SW22 is closed, the current returns from the display electrode X (or Y) to the power supply 738 via the switch SW24, and the applied voltage between the display electrodes becomes low. The voltage drops to the level maintaining voltage Vs.
[0038]
In the above embodiment, it is not necessary to limit the pulse base potential to the ground potential (0 volt). A pulse generation circuit in which the pulse base potential is a positive (+) or negative (-) potential other than the ground potential is also possible.
[Configuration of main part of display device]
In the above-described first to third embodiments, a switching element is preferable as the switches SW11 and SW12 of the auxiliary pulse generation circuit 832. In the example of FIG. 16, the switch SW11 includes a P-channel field-effect transistor Q1 and a gate driver DR1, and the switch SW12 includes an N-channel field-effect transistor Q2 and a gate driver DR2. The field effect transistors Q1 and Q2 may be MOS type or junction type. Instead of the field effect transistor, another voltage control element such as an insulated gate bipolar transistor (IGBT) may be used. However, when a MOS field-effect transistor is used, since a parasitic diode having a polarity opposite to the polarity of the element exists between the source and the drain, there is no use when the electrode potential becomes higher than the power supply potential due to an unexpected factor. In order to prevent a current from flowing, it is desirable to insert a diode for preventing backflow in an appropriate place in the sustain circuit.
[0039]
There is the following modification of the auxiliary pulse generation circuit 832. In the auxiliary pulse generation circuit 832b of FIG. 17, a coil Lo is used as a power storage element instead of the capacitor Co. In this case, the time during which the switch SW11 is closed and the power is stored in the coil Lo may be shorter than the time when the power is stored in the capacitor Co. When the switch SW11 is opened after the electric power is stored in the coil Lo, a current flows from the coil Lo to the display electrode via the switch SW12. In the auxiliary pulse generation circuit 832c of FIG. 18, the switch SW13 is inserted between the capacitor Co and the ground terminal, and the switch 2 is omitted. This auxiliary pulse generating circuit 832c is applied to the sustain circuit configuration of FIG. When the switches SW11 and SW13 are opened, the capacitor Co enters a floating state, and the capacitor Co is substantially disconnected from the standard pulse generation circuit 841. According to the auxiliary pulse generation circuit 832c, since the reference potential for operation when the switch SW13 is formed of a field-effect transistor is the ground potential, the gate driver for driving the field-effect transistor should be formed of low-voltage, inexpensive components. Can be.
[0040]
In the above-described first to third embodiments, in order to further improve the light emission luminance and the light emission efficiency regardless of the display load, the timing of changing the amplitude of the sustain pulses Ps and Ps' is adjusted to the change of the display load. It is preferable that the adjustment be performed sequentially. Hereinafter, the timing adjustment of the sustain pulse Ps will be described.
[0041]
FIG. 19 is a configuration diagram of the controller. The controller 71 includes a load measuring circuit 710 for measuring a display load at a predetermined cycle, a waveform memory 711 for storing a plurality of types of control signal waveforms, a memory controller 712 for controlling reading of control signal waveforms, and a load measuring circuit 710. And a timing adjustment circuit 714 for selecting the best control signal waveform in accordance with the output DJ of the determination circuit 713. A switch control signal to which the waveform selected by the timing adjustment circuit 714 is applied is provided to each of the sustain circuits of the X driver 75 and the Y driver 76. The load measurement circuit 710 includes a bit counter, takes in the subframe data Dsf output from the data conversion circuit 72, and counts the number of lighting cells. The determination circuit 713 determines the magnitude of the display load by comparing the number of lighting cells indicated by the measurement signal SR with a preset threshold.
[0042]
As shown in FIG. 20, the controller 71 counts the number of lighting cells in the address period TA of the same j-th sub-frame and determines the display load to prepare for the drive control in the display period TS of the j-th sub-frame. Select the signal waveform of By finely adjusting the trailing edge position of the period To according to the display load ratio, it is possible to maintain a predetermined light emission luminance and light emission efficiency. The amount of the fine adjustment of the timing may be determined by experimentation at the point where the luminance and the luminous efficiency are maximized.
[0043]
Other configurations for measuring the display load are possible. That is, the data conversion circuit 72 has a frame memory, performs data conversion of all sub-frames in advance for one frame of image, temporarily stores all sub-frame data Dsf in the frame memory, and in the next frame, In this configuration, the sub-frame data Dsf of the immediately preceding frame is transferred to the A driver 77. In the case of this configuration, when all the sub-frame data Dsf are stored, a load count may be performed. By doing so, the load determination results of all subframes can be obtained in advance, so that the timing control can be set with a margin.
[0044]
【The invention's effect】
According to the first to sixth aspects of the invention, it is possible to improve the light emission luminance and the light emission efficiency in the display discharge, and to reduce the fluctuation of the light emission luminance and the light emission efficiency due to the increase and decrease of the display load.
[0045]
According to the second aspect of the present invention, it is possible to reduce the power loss when the display load is small, and to prevent the luminous efficiency from lowering.
According to the third aspect of the present invention, it is possible to more reliably reduce the fluctuation of the light emission luminance and the light emission efficiency due to the increase and decrease of the display load.
[0046]
According to the fifth aspect of the present invention, it is possible to reduce the power loss when the display load is small and to prevent the luminous efficiency from lowering.
[Brief description of the drawings]
FIG. 1 is a schematic diagram of a drive voltage waveform and a discharge current waveform for display discharge according to the present invention.
FIG. 2 is a configuration diagram of a display device according to the present invention.
FIG. 3 is a schematic configuration diagram of an X driver and a Y driver for driving display electrodes.
FIG. 4 is a configuration diagram of a scan circuit.
FIG. 5 is a configuration diagram of a scan driver.
FIG. 6 is a diagram illustrating an example of a cell structure of a PDP.
FIG. 7 is a conceptual diagram of frame division.
FIG. 8 is a schematic diagram of a drive voltage waveform.
FIG. 9 is a diagram showing a first example of a sustain circuit configuration.
FIG. 10 is a waveform diagram showing drive control for a sustain circuit having the circuit configuration of the first example.
FIG. 11 is a diagram showing a second example of the sustain circuit configuration.
FIG. 12 is a diagram illustrating a third example of the sustain circuit configuration.
FIG. 13 is a waveform chart showing drive control for a sustain circuit having a circuit configuration of a third example.
FIG. 14 is a diagram illustrating a fourth example of the sustain circuit configuration.
FIG. 15 is a waveform diagram showing drive control for a sustain circuit having a circuit configuration of a fourth example.
FIG. 16 is a diagram showing a specific example of a switch of the auxiliary pulse generation circuit.
FIG. 17 is a diagram illustrating a first modification of the switch of the auxiliary pulse generation circuit.
FIG. 18 is a diagram illustrating a second modification of the switch of the auxiliary pulse generation circuit.
FIG. 19 is a configuration diagram of a controller.
FIG. 20 is a diagram showing the timing of the control operation performed by the controller.
[Explanation of symbols]
1 PDP (plasma display panel)
X, Y display electrode
Vs Low level sustain voltage
Vo offset voltage
Vso High level sustain voltage
Top period (first stage)
Toc period (second stage)
Tp period (third stage)
735,738 power supply (first power supply)
736, 737, 739 Power supply (second power supply)
Co capacitor (power storage element)
Lo coil (power storage element)
Cp capacity (capacity between electrodes)
70 Drive unit (drive device)
71 Controller
83, 83b, 83c, 83d Sustain circuit
87, 87b, 87c Sustain circuit
831,841 Standard pulse generation circuit
832, 823b, 832c Auxiliary pulse generation circuit
SW11 1st switch
SW12 Second switch
SW6 Third switch

Claims

A method for driving an AC-type plasma display panel in which a voltage pulse train is applied to a display electrode pair to generate a number of display discharges in accordance with brightness to be displayed,
The driving process for one pulse for generating one display discharge includes generating a display discharge by applying a high-level sustain voltage in which an offset voltage having the same polarity as the low-level sustain voltage is superimposed on the low-level sustain voltage to the display electrode pair. A first step, a second step of bringing the applied voltage to the display electrode pair closer to the low-level sustain voltage from the high-level sustain voltage, and a third step of applying the low-level sustain voltage to the display electrode pair. And
In the first step, power is stored in a power storage element by a power supply for applying the high-level sustain voltage,
In the second step, power supply from the power supply to the power storage element and the display electrode pair is cut off, and power is supplied from the power storage element to the display electrode pair,
The driving method of a plasma display panel, wherein in the third step, power supply from the power storage element to the display electrode pair is cut off.

2. The plasma display panel according to claim 1, wherein the power remaining in the inter-electrode capacitance of the display electrode pair is forcibly released to a power supply for applying the low-level sustain voltage at the end of the second step. Drive method.

2. The driving method for a plasma display panel according to claim 1, wherein a timing of shifting from the first stage to the second stage is changed according to the number of cells to be lit in one screen display.

An AC-type plasma display panel driving apparatus for applying a voltage pulse train to a display electrode pair to generate a display discharge a number of times corresponding to the brightness to be displayed,
A controller,
A pair of sustain circuits corresponding to the display electrode pairs,
A first and a second power supply,
Each of the pair of sustain circuits has a standard pulse generation circuit and an auxiliary pulse generation circuit,
The standard pulse generation circuit is a switch circuit for intermittently applying a low-level sustain voltage to a display electrode pair using the first power supply,
The auxiliary pulse generation circuit is a switch circuit for intermittently applying to the display electrode pair a high-level sustain voltage in which an offset voltage having the same polarity as the low-level sustain voltage is superimposed on the low-level sustain voltage using the second power supply. Yes,
The auxiliary pulse generation circuit includes: a first switch that opens and closes a current path connecting the second power supply and the standard pulse generation circuit; and a switch between the first switch and the standard pulse generation circuit in the current path. And a two-terminal power storage element inserted between a connection point of the first and second switches and a ground terminal,
The driving process for one pulse for generating one display discharge includes a first step of generating a display discharge by applying the high-level sustain voltage to the display electrode pair, and a step of applying an applied voltage to the display electrode pair. A second step of bringing the high-level sustain voltage closer to the low-level sustain voltage, and a third step of applying the low-level sustain voltage to the display electrode pair;
The controller closes the first and second switches of one sustain circuit in the first stage, and keeps the first and second switches of the other sustain circuit open at this time. Driving the plasma display panel, wherein in the second step, the first switch closed in the first step is opened, and in the third step, the second switch closed in the first step is opened. apparatus.

Each of the pair of sustain circuits has a third switch that opens and closes a current path connecting one display electrode of the display electrode pair and the first power supply,
The driving of the plasma display panel according to claim 4, wherein the controller closes the third switch of one of the sustain circuits having the second switch to be opened in the third step at the end of the second step. apparatus.

5. The driving of the plasma display panel according to claim 4, wherein the power storage element is a capacitor, and a capacitance value of the capacitor is in a range of 1/2 to 2 times a capacitance value between display electrodes on the entire screen of the plasma display panel. apparatus.