JP2001174787A - Plasma address display device and driving method thereof - Google Patents

Plasma address display device and driving method thereof

Info

Publication number
JP2001174787A
JP2001174787A JP36118599A JP36118599A JP2001174787A JP 2001174787 A JP2001174787 A JP 2001174787A JP 36118599 A JP36118599 A JP 36118599A JP 36118599 A JP36118599 A JP 36118599A JP 2001174787 A JP2001174787 A JP 2001174787A
Authority
JP
Japan
Prior art keywords
discharge
voltage
display device
signal
predetermined voltage
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP36118599A
Other languages
Japanese (ja)
Inventor
Yoshihiro Sugano
佳弘 菅野
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sony Corp
Original Assignee
Sony Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sony Corp filed Critical Sony Corp
Priority to JP36118599A priority Critical patent/JP2001174787A/en
Publication of JP2001174787A publication Critical patent/JP2001174787A/en
Pending legal-status Critical Current

Links

Abstract

PROBLEM TO BE SOLVED: To improve the display quality by suppressing irregular discharges of a plasma address display device. SOLUTION: The plasma address display device uses a flat panel 0 wherein a display cell with signal electrodes Y arranged in column and a plasma cell with discharge channels 5 arranged in rows and comprising anode electrodes A and cathode electrodes K are layered, and wherein pixels 11 are arranged at respective intersections of respective signal electrodes Y and respective discharge channels 5. To drive this, this device has a scanning circuit 22 for sequentially discharging each channel 5 by applying a prescribed voltage to the cathode electrodes K with respect to the anode electrodes A and selecting the pixels 11 row by row, and a signal circuit 21 for sequentially supplying image signals to column-formed signal electrodes Y in synchronization with the discharges and writing the image signals in the pixels 11 of the selected row. When the scanning circuit 22 applies a prescribed voltage to the cathode electrodes K necessary for discharge with reference to the anode electrodes A for a prescribed period required for discharge, the circuit 22 suppresses irregular discharges by supplying trigger voltages exceeding the prescribed voltage to the discharge channels only for a limited initial period of the application.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【0001】[0001]

【発明の属する技術分野】本発明は表示セル及びプラズ
マセルを重ねたプラズマアドレス表示装置に関する。よ
り詳しくは、プラズマセルの不整放電を抑制する為の走
査回路構成及び走査方法に関する。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a plasma addressed display device in which a display cell and a plasma cell are overlapped. More specifically, the present invention relates to a scanning circuit configuration and a scanning method for suppressing irregular discharge of a plasma cell.

【0002】[0002]

【従来の技術】プラズマアドレス表示装置は例えば特開
平4−265931号公報に開示されており、図6にそ
の構造を示す。図示する様に、プラズマアドレス表示装
置は表示セル1とプラズマセル2と両者の間に介在する
共通の中間シート3とからなるフラットパネル構造を有
する。中間シート3は極薄の板ガラス等からなりマイク
ロシートと呼ばれている。プラズマセル2は中間シート
3に接合した下側のガラス基板4から構成されており、
両者の空隙に放電可能な気体が封入されている。下側の
ガラス基板4の内表面にはストライプ状の放電電極が形
成されている。これらの放電電極はアノード電極A及び
カソード電極Kとして機能する。放電電極はスクリーン
印刷法などにより平坦なガラス基板4に印刷できるの
で、生産性や作業性に優れている。アノード電極A及び
カソード電極Kを一対づつ区切る様に隔壁7が形成され
ており、放電可能な気体が封入された空隙を分割して放
電チャネル5を構成する。この隔壁7もスクリーン印刷
法により形成でき、その頂部が中間シート3の一面側に
当接している。一対の隔壁7で囲まれた放電チャネル5
内で、アノード電極Aとカソード電極Kとの間にプラズ
マ放電を発生させる。なお、中間シート3と下側のガラ
ス基板4はガラスフリットなどにより互いに接合してい
る。
2. Description of the Related Art A plasma addressed display device is disclosed in, for example, Japanese Patent Application Laid-Open No. 4-265931, and its structure is shown in FIG. As shown, the plasma addressed display device has a flat panel structure including a display cell 1, a plasma cell 2, and a common intermediate sheet 3 interposed therebetween. The intermediate sheet 3 is made of an extremely thin plate glass or the like and is called a micro sheet. The plasma cell 2 is composed of a lower glass substrate 4 bonded to the intermediate sheet 3,
A dischargeable gas is sealed in the gap between the two. A stripe-shaped discharge electrode is formed on the inner surface of the lower glass substrate 4. These discharge electrodes function as an anode electrode A and a cathode electrode K. Since the discharge electrodes can be printed on the flat glass substrate 4 by a screen printing method or the like, productivity and workability are excellent. A partition 7 is formed so as to partition the anode electrode A and the cathode electrode K one by one, and a space filled with a dischargeable gas is divided to form a discharge channel 5. This partition wall 7 can also be formed by a screen printing method, and the top portion is in contact with one surface side of the intermediate sheet 3. Discharge channel 5 surrounded by a pair of partition walls 7
Inside, a plasma discharge is generated between the anode electrode A and the cathode electrode K. The intermediate sheet 3 and the lower glass substrate 4 are bonded to each other by a glass frit or the like.

【0003】一方、表示セル1は透明な上側のガラス基
板8を用いて構成されている。このガラス基板8は中間
シート3の他面側に所定の間隙を介してシール材などに
より接着されており、間隙には電気光学物質として例え
ば液晶9が封入されている。上側のガラス基板8の内表
面には信号電極Yが形成されている。この信号電極Yと
放電チャネル5の交差部にマトリクス状の画素が形成さ
れる。又、ガラス基板8の内表面にはカラーフィルタ1
3も設けてあり、各画素に例えばRGB三原色を割り当
てる。係る構成を有するフラットパネルは透過型であ
り、例えばプラズマセル2が入射側に位置し、表示セル
1が出射側に位置する。バックライト12がプラズマセ
ル2側に取り付けられている。
On the other hand, the display cell 1 is configured using a transparent upper glass substrate 8. The glass substrate 8 is bonded to the other surface of the intermediate sheet 3 with a sealing material or the like via a predetermined gap, and a liquid crystal 9 as an electro-optical material is sealed in the gap. A signal electrode Y is formed on the inner surface of the upper glass substrate 8. Matrix pixels are formed at the intersections of the signal electrodes Y and the discharge channels 5. The color filter 1 is provided on the inner surface of the glass substrate 8.
3 is also provided, and for example, RGB three primary colors are assigned to each pixel. The flat panel having such a configuration is of a transmission type, for example, in which the plasma cell 2 is located on the incident side and the display cell 1 is located on the emitting side. A backlight 12 is attached to the plasma cell 2 side.

【0004】係る構成を有するプラズマアドレス表示装
置では、プラズマ放電が行なわれる行状の放電チャネル
5を線順次で切換え走査すると共に、この走査に同期し
て表示セル1側の列状信号電極Yに画像信号を印加する
ことにより表示駆動が行なわれる。放電チャネル5内に
プラズマ放電が発生すると内部はほぼ一様にアノード電
位になり、一行毎の画素選択が行なわれる。即ち、一本
の放電チャネル5は走査線一ライン分に対応し、サンプ
リングスイッチとして機能する。プラズマサンプリング
スイッチが導通した状態で各信号電極に画像信号が印加
されると、サンプリングが行なわれ画素の点灯もしくは
消灯が制御できる。プラズマサンプリングスイッチが非
導通状態になった後にも画像信号はそのまま画素内に保
持される。表示セル1は画像信号に応じてバックライト
12からの入射光を出射光に変調し画像表示を行なう。
In the plasma address display device having such a configuration, a row-shaped discharge channel 5 in which plasma discharge is performed is switched in a line-sequential manner and scanned, and an image is applied to a column-shaped signal electrode Y on the display cell 1 side in synchronization with the scanning. Display driving is performed by applying a signal. When a plasma discharge is generated in the discharge channel 5, the inside becomes almost uniformly at the anode potential, and pixel selection is performed for each row. That is, one discharge channel 5 corresponds to one scanning line and functions as a sampling switch. When an image signal is applied to each signal electrode in a state where the plasma sampling switch is turned on, sampling is performed and lighting or extinguishing of the pixel can be controlled. Even after the plasma sampling switch is turned off, the image signal is held in the pixel as it is. The display cell 1 performs image display by modulating incident light from the backlight 12 into outgoing light in accordance with an image signal.

【0005】図7は画素を2個だけ切り取って示した模
式図である。この図においては、理解を容易にする為に
二本の信号電極Y1,Y2と、一本のカソード電極K1
及び一本のアノード電極A1を含む一本の放電チャンネ
ル5のみが示されている。個々の画素11は、信号電極
Y1,Y2と、液晶9と、中間シート3と、放電チャネ
ル5とからなる積層構造を有している。放電チャネル5
はプラズマ放電中ほぼ実質的にアノード電位に接続され
る。この状態で各信号電極Y1,Y2に画像信号を印加
すると液晶9及び中間シート3に電荷が注入される。一
方、プラズマ放電が終了すると放電チャネル5が絶縁状
態に戻る為浮遊電位となり、注入された電荷は各画素1
1に保持される。所謂サンプリングホールド動作が行な
われている。従って、放電チャネル5は個々の画素11
に設けられた個々のサンプリングスイッチング素子とし
て機能するので模式的にスイッチングシンボルS1を用
いて表わされている。一方、信号電極Y1,Y2と放電
チャネル5との間に保持された液晶9及び中間シート3
は、サンプリングキャパシタとして機能する。線順次走
査によりサンプリングスイッチS1が導通状態になると
画像信号がサンプリングキャパシタに書き込まれ、信号
電圧レベルに応じて各画素の点灯あるいは消灯動作が行
なわれる。サンプリングスイッチS1が非導通状態にな
った後にも信号電圧はサンプリングキャパシタに保持さ
れ、表示装置のアクティブマトリクス動作が行なわれ
る。
FIG. 7 is a schematic diagram showing only two pixels cut out. In this figure, two signal electrodes Y1 and Y2 and one cathode electrode K1 are provided for easy understanding.
And only one discharge channel 5 including one anode electrode A1 is shown. Each pixel 11 has a laminated structure including signal electrodes Y1, Y2, liquid crystal 9, intermediate sheet 3, and discharge channel 5. Discharge channel 5
Is substantially connected to the anode potential during the plasma discharge. When an image signal is applied to each of the signal electrodes Y1 and Y2 in this state, charges are injected into the liquid crystal 9 and the intermediate sheet 3. On the other hand, when the plasma discharge is completed, the discharge channel 5 returns to an insulating state and becomes a floating potential.
It is held at 1. A so-called sampling hold operation is performed. Therefore, the discharge channel 5 is connected to the individual pixels 11
Since they function as individual sampling switching elements provided in the switching symbol S1, they are schematically represented using switching symbols S1. On the other hand, the liquid crystal 9 and the intermediate sheet 3 held between the signal electrodes Y1, Y2 and the discharge channel 5
Functions as a sampling capacitor. When the sampling switch S1 is turned on by line-sequential scanning, an image signal is written to the sampling capacitor, and each pixel is turned on or off according to the signal voltage level. Even after the sampling switch S1 is turned off, the signal voltage is held in the sampling capacitor, and the active matrix operation of the display device is performed.

【0006】[0006]

【発明が解決しようとする課題】図8は、図7に示した
構成を更に単純化した等価回路を示す。表示セル1に対
してプラズマスイッチSを介して信号回路21から画像
信号が印加される構成となっている。即ち、プラズマア
ドレス表示装置では、プラズマセルに形成されている放
電チャネルは、プラズマスイッチSに相当する。プラズ
マ放電が発生したラインのスイッチSがオンすること
で、表示セル1の液晶の駆動に必要な信号電圧が印加さ
れる。
FIG. 8 shows an equivalent circuit obtained by further simplifying the structure shown in FIG. An image signal is applied to the display cell 1 from the signal circuit 21 via the plasma switch S. That is, in the plasma addressed display device, the discharge channel formed in the plasma cell corresponds to the plasma switch S. When the switch S of the line where the plasma discharge has occurred is turned on, a signal voltage required for driving the liquid crystal of the display cell 1 is applied.

【0007】図9の(A)は、放電チャネルに印加され
る放電電圧の波形を表わしている。一般に、アノード電
極を接地電位に保持する一方、カソード電極に負極性の
電圧パルスを印加して、放電チャネルにプラズマ放電を
発生させる。(B)に示す様に、正常動作時には、カソ
ード電極に印加された電圧パルス(以下、カソードパル
ス)に対して即座に放電電流が立ち上がり、チャネルの
放電空間に十分な荷電粒子が生成されるので、チャネル
空間が導通状態になる。つまり、図8に示したプラズマ
スイッチSが正常にオンする。しかし、放電チャネルが
異常な状態にあると、(C)に示す様に、カソードパル
スの印加に対して放電電流が十分に立ち上がらず、不整
放電となってしまう。最悪の場合には、(D)に示す様
に、未放電となってしまう。以上の様な不整放電状態で
は十分な荷電粒子の生成ができない。これは、プラズマ
スイッチSの動作不良を意味する。不整現象が発生する
と、該当ラインに対して正常に画像信号が書き込まれな
くなり、表示品位が悪くなる。不整放電の原因について
は、チャネルに封入されたガスの純度低下、電極表面の
汚染又は劣化、放電チャネル空間の汚染などが考えられ
るが、種々の要因が絡んでいる為構造的な対策を取るこ
とは難しい。そこで、本発明は回路上の対策を施して不
整放電を抑制し、以て表示品位を改善することを目的と
する。
FIG. 9A shows a waveform of a discharge voltage applied to a discharge channel. Generally, while maintaining the anode electrode at the ground potential, a negative voltage pulse is applied to the cathode electrode to generate a plasma discharge in the discharge channel. As shown in (B), during a normal operation, a discharge current immediately rises in response to a voltage pulse applied to the cathode electrode (hereinafter, a cathode pulse), and sufficient charged particles are generated in the discharge space of the channel. , The channel space becomes conductive. That is, the plasma switch S shown in FIG. 8 is normally turned on. However, when the discharge channel is in an abnormal state, the discharge current does not sufficiently rise with respect to the application of the cathode pulse as shown in FIG. In the worst case, no discharge occurs as shown in (D). In the irregular discharge state as described above, sufficient charged particles cannot be generated. This means a malfunction of the plasma switch S. When the irregular phenomenon occurs, the image signal is not normally written to the corresponding line, and the display quality deteriorates. Possible causes of irregular discharge include reduced purity of the gas sealed in the channel, contamination or deterioration of the electrode surface, and contamination of the discharge channel space. Is difficult. SUMMARY OF THE INVENTION It is an object of the present invention to suppress irregular discharge by taking measures on a circuit, thereby improving display quality.

【0008】[0008]

【課題を解決する為の手段】上述した本発明の目的を達
成する為に以下の手段を講じた。即ち、本発明は、列状
の信号電極を備えた表示セル及び行状に配され且つアノ
ード電極とカソード電極を有する放電チャネルを備えた
プラズマセルを積層して、各信号電極と各放電チャネル
の交差部に画素を設けたフラットパネルと、該アノード
電極を基準にして該カソード電極に所定の電圧を印加し
て各放電チャネルを順次放電させ行毎に画素を選択する
走査回路と、該放電に合わせて逐次列状の信号電極に画
像信号を供給し選択された行の画素に該画像信号を書き
込む信号回路とを有するプラズマアドレス表示装置にお
いて、前記走査回路は、該アノード電極を基準にして該
カソード電極に放電に必要な所定電圧を放電に必要な所
定期間印加する際、印加の初期に限定して所定電圧を超
えるトリガ電圧を放電チャネルに供給して不整な放電を
抑制することを特徴とする。具体的には、前記走査回路
は、該所定電圧を30V乃至150V超えるトリガ電圧
を5μs以下の間放電チャネルに供給する。この際前記
走査回路は、該所定電圧と該トリガ電圧との差分を該カ
ソード電極側に供給する。場合によっては、前記走査回
路は、該所定電圧と該トリガ電圧との差分をアノード電
極側に供給しても良い。
The following means have been taken in order to achieve the above-mentioned object of the present invention. That is, the present invention stacks a display cell having a column-shaped signal electrode and a plasma cell having a discharge channel having an anode electrode and a cathode electrode arranged in a row and intersecting each signal electrode and each discharge channel. A flat panel provided with pixels in the section, a scanning circuit for applying a predetermined voltage to the cathode electrode with reference to the anode electrode and sequentially discharging each discharge channel to select a pixel for each row, A signal circuit for sequentially supplying an image signal to the signal electrodes in a column and writing the image signal to pixels in a selected row. When a predetermined voltage required for discharge is applied to the electrode for a predetermined period required for discharge, a trigger voltage exceeding the predetermined voltage is supplied to the discharge channel only during the initial period of application and irregular discharge is performed. And wherein the suppressing. Specifically, the scanning circuit supplies a trigger voltage exceeding the predetermined voltage by 30 V to 150 V to the discharge channel for 5 μs or less. At this time, the scanning circuit supplies a difference between the predetermined voltage and the trigger voltage to the cathode electrode side. In some cases, the scanning circuit may supply a difference between the predetermined voltage and the trigger voltage to the anode electrode side.

【0009】本発明によれば、プラズマアドレス表示装
置において、プラズマ放電に必要なパルス状の電圧の先
頭部に、放電電圧分に加え、例えば5μs以下の長さで
30V乃至150V程度のトリガ電圧分を付加すること
で不整放電を抑制している。場合によっては、不整放電
の抑制に必要な追加分のパルスを、カソード電極ではな
くアノード電極に同じタイミング、同じ大きさ及び同じ
時間長で逆極性に加えてもよい。この追加されたパルス
の電圧値及び時間長を適切に調整することで、放電電流
の増加をもたらすことなく不整放電を抑制することが可
能であり、電極寿命に対する悪影響はない。逆に、追加
パルスによって放電の立ち上がりが早まる為、その分放
電電圧の印加時間を従来に比し短縮化することが可能で
ある。
According to the present invention, in the plasma addressed display device, in addition to the discharge voltage, for example, a trigger voltage of about 30 V to about 150 V with a length of 5 μs or less is provided at the beginning of the pulse voltage required for plasma discharge. The irregular discharge is suppressed by adding. In some cases, additional pulses required to suppress irregular discharge may be applied to the anode electrode instead of the cathode electrode at the same timing, the same magnitude, and the same time length, but with opposite polarity. By appropriately adjusting the voltage value and time length of the added pulse, irregular discharge can be suppressed without increasing the discharge current, and there is no adverse effect on the electrode life. Conversely, since the rise of the discharge is accelerated by the additional pulse, the application time of the discharge voltage can be shortened as compared with the related art.

【0010】[0010]

【発明の実施の形態】以下図面を参照して本発明の実施
の形態を詳細に説明する。図1は本発明に係るプラズマ
アドレス表示装置の第一実施形態を示す模式図である。
(A)に示す様に、本プラズマアドレス表示装置はパネ
ル0を主体とし、これに加えて周辺の信号回路21、走
査回路22及び制御回路23を備えている。パネル0の
基本的な構成は図6に示した従来のプラズマアドレス表
示装置のパネルと同様である。即ち、パネル0は画像信
号に応じて入射光を出射光に変調し画像表示を行なう表
示セルと、この表示セルに面接合しその走査を行なうプ
ラズマセルとからなる。プラズマセルは行状に配列した
放電チャネル5を有し、逐次放電して表示セルを線順次
で走査する。各放電チャネル5は一対の放電電極を備え
ており、走査回路22によって放電駆動される。一対の
放電電極は片方がカソード電極Kとして機能し、他方が
アノード電極Aとして機能する。本実施形態では、走査
回路22はカソード電極K1乃至Knに順次カソードパ
ルスを印加して表示セルの走査を行なう。一方、アノー
ド電極A1乃至Anは基準電位に接地されている。表示
セルは列状に配列した信号電極Y1乃至Ymを有し、各
放電チャネル5との交差部に画素11を形成する。信号
回路21は前述した放電チャネル5の線順次走査に同期
して画像信号を各信号電極Y1乃至Ymに印加し、画素
11毎に入射光の変調を行なう。尚、制御回路23は信
号回路21と走査回路22の同期制御を行なう。
Embodiments of the present invention will be described below in detail with reference to the drawings. FIG. 1 is a schematic diagram showing a first embodiment of a plasma addressed display device according to the present invention.
As shown in FIG. 1A, the present plasma addressed display mainly includes a panel 0, and further includes a peripheral signal circuit 21, a scanning circuit 22, and a control circuit 23. The basic configuration of panel 0 is the same as the panel of the conventional plasma addressed display device shown in FIG. That is, the panel 0 is composed of a display cell that modulates incident light into outgoing light in accordance with an image signal and displays an image, and a plasma cell that is surface-bonded to the display cell and performs scanning. The plasma cell has discharge channels 5 arranged in rows, and discharges sequentially to scan display cells line-sequentially. Each discharge channel 5 has a pair of discharge electrodes, and is driven for discharge by the scanning circuit 22. One of the pair of discharge electrodes functions as a cathode electrode K, and the other functions as an anode electrode A. In this embodiment, the scanning circuit 22 scans the display cells by sequentially applying cathode pulses to the cathode electrodes K1 to Kn. On the other hand, the anode electrodes A1 to An are grounded to the reference potential. The display cell has signal electrodes Y1 to Ym arranged in a column, and a pixel 11 is formed at an intersection with each discharge channel 5. The signal circuit 21 applies an image signal to each of the signal electrodes Y1 to Ym in synchronization with the above-described line sequential scanning of the discharge channel 5, and modulates incident light for each pixel 11. The control circuit 23 controls the synchronization between the signal circuit 21 and the scanning circuit 22.

【0011】特徴事項として、走査回路22は、アノー
ド電極Aを基準にしてカソード電極Kに放電に必要な所
定電圧(放電電圧)を放電に必要な所定期間印加する
際、印加の初期に限定して放電電圧を超えるトリガ電圧
を放電チャネル5に供給して不整な放電を抑制する。具
体的には、(B)に示す様に、走査回路22は、300
V程度の放電電圧を30V乃至150V超えるトリガ電
圧を5μs以下の間放電チャネルに印加する。このトリ
ガパルスの印加電圧及び印加時間は、不整放電を抑制し
且つ放電電流の増加をもたらさない様に設定されてい
る。(B)に示した様に、本実施形態では、アノード電
極A側を接地電位に固定し、各カソード電極Kに対して
負極性の電圧パルス(カソードパルス)を印加してい
る。このカソードパルスの先頭にトリガパルスを付加す
ることで、不整放電を防止している。
As a characteristic feature, when the scanning circuit 22 applies a predetermined voltage (discharge voltage) required for discharge to the cathode electrode K with respect to the anode electrode A for a predetermined period required for discharge, it is limited to the initial period of application. Thus, a trigger voltage exceeding the discharge voltage is supplied to the discharge channel 5 to suppress irregular discharge. More specifically, as shown in FIG.
A trigger voltage exceeding a discharge voltage of about V by 30 V to 150 V is applied to the discharge channel for 5 μs or less. The application voltage and application time of this trigger pulse are set so as to suppress irregular discharge and not to increase discharge current. As shown in (B), in the present embodiment, the anode electrode A side is fixed to the ground potential, and a negative voltage pulse (cathode pulse) is applied to each cathode electrode K. By adding a trigger pulse to the beginning of the cathode pulse, irregular discharge is prevented.

【0012】図2は、不整放電が生じた場合の放電電流
波形をBで示し、トリガパルスでこの不整放電を抑制し
た場合の放電電流波形をAとして示している。前述した
様に、不整放電を防ぐために、カソードパルスの先端
に、図1の(B)で示した様なトリガパルスを付加して
いる。プラズマアドレス表示装置においては、トリガパ
ルスの幅は5μs以下、放電電圧との差分は30乃至1
50V程度が適正である。この追加されるトリガパルス
の幅、位置、電圧レベルは、理想的な放電電流波形が得
られる様に適正化される。図2に示す様に、不整現象が
現れるチャネルに対して、トリガパルスの幅及び電圧レ
ベルを大きくしていくと、Bで示した放電電流波形の立
ち上がりが早くなり、最終的にAで示すように放電電流
がカソード電圧に応じて飽和する。これが、不整放電を
抑制するのに最適な状態である。
FIG. 2 shows a discharge current waveform B when irregular discharge occurs, and a discharge current waveform A when the irregular discharge is suppressed by a trigger pulse. As described above, in order to prevent irregular discharge, a trigger pulse as shown in FIG. 1B is added to the tip of the cathode pulse. In the plasma addressed display device, the width of the trigger pulse is 5 μs or less, and the difference from the discharge voltage is 30 to 1
About 50V is appropriate. The width, position, and voltage level of the added trigger pulse are optimized so as to obtain an ideal discharge current waveform. As shown in FIG. 2, when the width and voltage level of the trigger pulse are increased with respect to the channel where the irregular phenomenon occurs, the rising of the discharge current waveform indicated by B becomes faster, and finally, as shown by A. Then, the discharge current saturates according to the cathode voltage. This is the optimum state for suppressing irregular discharge.

【0013】図3に示す様に、更にトリガパルスの電圧
値や時間幅を大きくしていくと、波形Cの様に、放電電
流の先端部に大きなスパイク電流が観察されるようにな
ってしまう。プラズマアドレス表示装置においては放電
電流の増加は電極寿命の低下を招くので、スパイク電流
が発生する状態は好ましくない。
As shown in FIG. 3, when the voltage value and time width of the trigger pulse are further increased, a large spike current is observed at the leading end of the discharge current as shown in waveform C. . In a plasma addressed display device, an increase in discharge current leads to a reduction in electrode life, and thus a state in which a spike current is generated is not preferable.

【0014】図4は、カソード電極に印加される電圧波
形と、放電チャネルに流れる放電電流波形との関係を模
式的に表わした波形図である。(A)に示す様に、従来
のプラズマアドレス表示装置では、ほぼ一水平期間(1
H)の間放電に必要な所定の電圧(放電電圧)をカソー
ド電極に負極性で印加する。(B)に示す様に、カソー
ド電極に対する放電電圧の印加に応答して、プラズマ放
電が発生し、放電電流が徐々に上昇し1Hの後半部分で
は定常状態に達する。そして、カソード電極に対する放
電電圧の印加を解除すると同時に、放電電流は流れなく
なる。ここで不整現象が生じると、放電電流が立ち上が
る時間T1は1H内で後半にずれ込む。
FIG. 4 is a waveform diagram schematically showing the relationship between the voltage waveform applied to the cathode electrode and the discharge current waveform flowing through the discharge channel. As shown in (A), in the conventional plasma addressed display device, almost one horizontal period (1
During H), a predetermined voltage (discharge voltage) required for discharge is applied to the cathode electrode in a negative polarity. As shown in (B), in response to the application of the discharge voltage to the cathode electrode, plasma discharge occurs, the discharge current gradually increases, and reaches a steady state in the latter half of 1H. Then, at the same time when the application of the discharge voltage to the cathode electrode is released, the discharge current stops flowing. When the irregular phenomenon occurs, the time T1 at which the discharge current rises is shifted to the latter half within 1H.

【0015】(C)は通常の放電電圧分にトリガ電圧分
を加えたパルスをカソード電極に印加した場合を表わし
ている。(D)に示す様に、トリガ電圧を付加したカソ
ードパルスの印加により、不整現象は抑制され放電電流
は速やかに立ち上がる様になる。立ち上がり時間T2は
1H内で前の方にシフトする。図では、T1とT2の差
分をΔTで表わしている。(D)に示した状態では、放
電電流はハッチングを付した分だけ余分に流れることと
なり、電極寿命の観点からは好ましくない。即ち、カソ
ード電極の寿命は放電電流が大きい程、短くなる傾向に
ある。そこで本発明では、(E)に示す様に、ΔTだけ
カソードパルスの幅を短縮することで、放電電流の全体
量を従来と同程度にすることができる。即ち、トリガパ
ルスの印加によって放電電流の立ち上がりが早くなった
分、カソードパルスの立ち下がり時点を前倒しすること
によって、過剰な放電電流が流れないようにすることが
できる。
(C) shows a case where a pulse obtained by adding a trigger voltage to a normal discharge voltage is applied to the cathode electrode. As shown in (D), by applying the cathode pulse to which the trigger voltage is added, the irregular phenomenon is suppressed, and the discharge current rises quickly. The rise time T2 shifts forward within 1H. In the figure, the difference between T1 and T2 is represented by ΔT. In the state shown in (D), the discharge current flows extra by the amount of hatching, which is not preferable from the viewpoint of electrode life. That is, the life of the cathode electrode tends to be shorter as the discharge current is larger. Therefore, in the present invention, as shown in (E), by shortening the width of the cathode pulse by ΔT, the total amount of the discharge current can be made approximately equal to that of the related art. In other words, an excess discharge current can be prevented from flowing by moving forward the fall point of the cathode pulse by an amount corresponding to the earlier rise of the discharge current due to the application of the trigger pulse.

【0016】図5は、本発明に係るプラズマアドレス表
示装置の第二実施形態を示す模式図である。理解を容易
にする為、図1に示した第一実施形態と対応する部分に
は対応する参照番号を付してある。(A)に示す様に、
アノード電極A1乃至Anは第一実施形態と異なり接地
されておらず、走査回路22によってその電位が制御さ
れる。具体的には(B)に示す様に、カソード電位が接
地電位GNDから負極性側に変化すると同時に、アノー
ド電位が正極性側に立ち上がる様にしている。このアノ
ード電位の変化は時間幅が5μs以下で電圧幅が150
V以下である。これにより、カソードパルスの先端部に
トリガパルスを印加することが可能になる。即ち、第一
実施形態とは反対にアノード電極A側に正極性のトリガ
パルスを加えても、不整放電の抑制効果が得られる。カ
ソードパルスは従来通りの波形とし、アノード電極に対
してカソードパルスに同期させてトリガパルスを正極性
で印加する。この際、付加するパルスは全てのアノード
電極A1乃至Anに共通で印加してもよいし、個々のカ
ソード電極Kと同期させて走査回路22によりスキャン
しながら一本毎にアノード電極Aに印加してもよい。
FIG. 5 is a schematic view showing a second embodiment of the plasma addressed display device according to the present invention. To facilitate understanding, parts corresponding to those in the first embodiment shown in FIG. 1 are denoted by corresponding reference numerals. As shown in (A),
Unlike the first embodiment, the anode electrodes A1 to An are not grounded, and their potentials are controlled by the scanning circuit 22. Specifically, as shown in (B), the cathode potential changes from the ground potential GND to the negative polarity side, and at the same time, the anode potential rises to the positive polarity side. This change in the anode potential has a time width of 5 μs or less and a voltage width of 150 μs.
V or less. This makes it possible to apply a trigger pulse to the tip of the cathode pulse. That is, contrary to the first embodiment, even when a positive trigger pulse is applied to the anode A side, the effect of suppressing irregular discharge can be obtained. The cathode pulse has a conventional waveform, and a trigger pulse having a positive polarity is applied to the anode electrode in synchronization with the cathode pulse. At this time, the added pulse may be applied to all the anode electrodes A1 to An in common, or may be applied to the anode electrode A one by one while scanning by the scanning circuit 22 in synchronization with the individual cathode electrodes K. You may.

【0017】[0017]

【発明の効果】以上説明した様に、本発明によれば、プ
ラズマアドレス表示装置においてカソードパルスの先頭
部にトリガパルスを入れることによって不整放電を抑制
することが可能になった。放電の立ち上がりが安定化す
ることにより、表示のちらつきなどが改善され画像品位
が向上する。トリガパルスは放電の立ち上がりを早める
効果があるので、その分カソードパルス幅を短くするこ
とができ、以て放電電流を少なくして電極の長寿命化に
寄与できる。
As described above, according to the present invention, irregular discharge can be suppressed by inserting a trigger pulse at the beginning of a cathode pulse in a plasma addressed display device. By stabilizing the rising of the discharge, the flicker of display is improved, and the image quality is improved. Since the trigger pulse has the effect of accelerating the rise of the discharge, the width of the cathode pulse can be shortened by that amount, thereby reducing the discharge current and contributing to prolonging the life of the electrode.

【図面の簡単な説明】[Brief description of the drawings]

【図1】本発明に係るプラズマアドレス表示装置の第一
実施形態を示す模式図である。
FIG. 1 is a schematic diagram showing a first embodiment of a plasma addressed display device according to the present invention.

【図2】第一実施形態の動作説明に供する波形図であ
る。
FIG. 2 is a waveform chart for explaining the operation of the first embodiment.

【図3】第一実施形態の動作説明に供する波形図であ
る。
FIG. 3 is a waveform chart for explaining the operation of the first embodiment.

【図4】第一実施形態の動作説明に供する波形図であ
る。
FIG. 4 is a waveform chart for explaining the operation of the first embodiment.

【図5】本発明に係るプラズマアドレス表示装置の第二
実施形態を示す模式図である。
FIG. 5 is a schematic view showing a second embodiment of the plasma addressed display device according to the present invention.

【図6】従来のプラズマアドレス表示装置の一例を示す
模式的な断面図である。
FIG. 6 is a schematic sectional view showing an example of a conventional plasma addressed display device.

【図7】従来のプラズマアドレス表示装置の模式図であ
る。
FIG. 7 is a schematic diagram of a conventional plasma addressed display device.

【図8】従来のプラズマアドレス表示装置の単純化した
等価回路図である。
FIG. 8 is a simplified equivalent circuit diagram of a conventional plasma addressed display device.

【図9】従来のプラズマアドレス表示装置の動作説明に
供する波形図である。
FIG. 9 is a waveform chart for explaining the operation of the conventional plasma addressed display device.

【符号の説明】[Explanation of symbols]

0・・・パネル、1・・・表示セル、2・・・プラズマ
セル、3・・・中間シート、5・・・放電チャネル、9
・・・液晶、11・・・画素、21・・・信号回路、2
2・・・走査回路、A・・・アノード電極、K・・・カ
ソード電極
0 panel, 1 display cell, 2 plasma cell, 3 intermediate sheet, 5 discharge channel, 9
... Liquid crystal, 11 ... Pixel, 21 ... Signal circuit, 2
2 ... scanning circuit, A ... anode electrode, K ... cathode electrode

───────────────────────────────────────────────────── フロントページの続き Fターム(参考) 2H089 HA36 QA16 TA18 2H093 NA71 NC23 NC62 ND41 ND47 5C006 AF42 BB18 BC03 BC12 FA22 GA03 GA04 5C080 AA10 BB05 DD09 FF11 JJ02 JJ04 JJ06 5C094 AA03 AA23 AA53 BA43 CA19 EA03 EA07 GA10 JA03  ──────────────────────────────────────────────────続 き Continued on front page F term (reference) 2H089 HA36 QA16 TA18 2H093 NA71 NC23 NC62 ND41 ND47 5C006 AF42 BB18 BC03 BC12 FA22 GA03 GA04 5C080 AA10 BB05 DD09 FF11 JJ02 JJ04 JJ06 5C094 AA03 AA03 EA03 CA43

Claims (8)

【特許請求の範囲】[Claims] 【請求項1】 列状の信号電極を備えた表示セル及び行
状に配され且つアノード電極とカソード電極を有する放
電チャネルを備えたプラズマセルを積層して、各信号電
極と各放電チャネルの交差部に画素を設けたフラットパ
ネルと、 該アノード電極を基準にして該カソード電極に所定の電
圧を印加して各放電チャネルを順次放電させ行毎に画素
を選択する走査回路と、 該放電に合わせて逐次列状の信号電極に画像信号を供給
し選択された行の画素に該画像信号を書き込む信号回路
とを有するプラズマアドレス表示装置において、 前記走査回路は、該アノード電極を基準にして該カソー
ド電極に放電に必要な所定電圧を放電に必要な所定期間
印加する際、印加の初期に限定して所定電圧を超えるト
リガ電圧を放電チャネルに供給して不整な放電を抑制す
ることを特徴とするプラズマアドレス表示装置。
A display cell having a signal electrode in a column and a plasma cell having a discharge channel arranged in a row and having an anode electrode and a cathode electrode are stacked to form an intersection of each signal electrode and each discharge channel. A scanning panel for applying a predetermined voltage to the cathode electrode based on the anode electrode to sequentially discharge each discharge channel and select a pixel for each row; A signal circuit for supplying an image signal to a signal electrode in a sequential column and writing the image signal to a pixel in a selected row, wherein the scanning circuit comprises a cathode electrode based on the anode electrode. When a predetermined voltage required for discharge is applied for a predetermined period required for discharge, a trigger voltage exceeding the predetermined voltage is supplied to the discharge channel only during the initial period of application, and irregular discharge occurs. A plasma addressed display device characterized by suppressing.
【請求項2】 前記走査回路は、該所定電圧を30V乃
至150V超えるトリガ電圧を5μs以下の間放電チャ
ネルに供給することを特徴とする請求項1記載のプラズ
マアドレス表示装置。
2. The plasma addressed display device according to claim 1, wherein the scanning circuit supplies a trigger voltage exceeding the predetermined voltage by 30 V to 150 V to a discharge channel for 5 μs or less.
【請求項3】 前記走査回路は、該所定電圧と該トリガ
電圧との差分をカソード電極側に供給することを特徴と
する請求項1記載のプラズマアドレス表示装置。
3. The plasma addressed display device according to claim 1, wherein said scanning circuit supplies a difference between said predetermined voltage and said trigger voltage to a cathode electrode side.
【請求項4】 前記走査回路は、該所定電圧と該トリガ
電圧との差分をアノード電極側に供給することを特徴と
する請求項1記載のプラズマアドレス表示装置。
4. The plasma addressed display device according to claim 1, wherein said scanning circuit supplies a difference between said predetermined voltage and said trigger voltage to an anode electrode side.
【請求項5】 列状の信号電極を備えた表示セル及び行
状に配され且つアノード電極とカソード電極を有する放
電チャネルを備えたプラズマセルを積層して、各信号電
極と各放電チャネルの交差部に画素を設けたフラットパ
ネルを駆動するため、該アノード電極を基準にして該カ
ソード電極に所定の電圧を印加して各放電チャネルを順
次放電させ行毎に画素を選択する走査手順と、 該放電に合わせて逐次列状の信号電極に画像信号を供給
し選択された行の画素に該画像信号を書き込む書込手順
とを行なうプラズマアドレス表示装置の駆動方法におい
て、 前記走査手順は、該アノード電極を基準にして該カソー
ド電極に放電に必要な所定電圧を放電に必要な所定期間
印加する際、印加の初期に限定して所定電圧を超えるト
リガ電圧を放電チャネルに供給して不整な放電を抑制す
ることを特徴とするプラズマアドレス表示装置の駆動方
法。
5. An intersection of each signal electrode and each discharge channel by stacking display cells having column-shaped signal electrodes and plasma cells having discharge channels arranged in rows and having an anode electrode and a cathode electrode. A scanning procedure for applying a predetermined voltage to the cathode electrode based on the anode electrode and sequentially discharging each discharge channel to select a pixel for each row, in order to drive a flat panel having pixels provided therein; And a writing procedure of supplying an image signal to the signal electrodes in a column sequentially and writing the image signal to the pixels in the selected row in accordance with the scanning procedure. When a predetermined voltage required for discharge is applied to the cathode electrode for a predetermined period required for discharge with reference to the reference voltage, a trigger voltage exceeding the predetermined voltage is applied to the discharge channel only in the initial period of application. The driving method of the plasma addressed display device characterized by supplying to suppress the irregular discharge.
【請求項6】 前記走査手順は、該所定電圧を30V乃
至150V超えるトリガ電圧を5μs以下の間放電チャ
ネルに供給することを特徴とする請求項5記載のプラズ
マアドレス表示装置の駆動方法。
6. The method according to claim 5, wherein in the scanning procedure, a trigger voltage exceeding the predetermined voltage by 30 V to 150 V is supplied to the discharge channel for 5 μs or less.
【請求項7】 前記走査手順は、該所定電圧と該トリガ
電圧との差分をカソード電極側に供給することを特徴と
する請求項5記載のプラズマアドレス表示装置の駆動方
法。
7. The driving method for a plasma addressed display device according to claim 5, wherein in the scanning procedure, a difference between the predetermined voltage and the trigger voltage is supplied to a cathode electrode side.
【請求項8】 前記走査手順は、該所定電圧と該トリガ
電圧との差分をアノード電極側に供給することを特徴と
する請求項5記載のプラズマアドレス表示装置の駆動方
法。
8. The method according to claim 5, wherein in the scanning procedure, a difference between the predetermined voltage and the trigger voltage is supplied to an anode electrode side.
JP36118599A 1999-12-20 1999-12-20 Plasma address display device and driving method thereof Pending JP2001174787A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP36118599A JP2001174787A (en) 1999-12-20 1999-12-20 Plasma address display device and driving method thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP36118599A JP2001174787A (en) 1999-12-20 1999-12-20 Plasma address display device and driving method thereof

Publications (1)

Publication Number Publication Date
JP2001174787A true JP2001174787A (en) 2001-06-29

Family

ID=18472546

Family Applications (1)

Application Number Title Priority Date Filing Date
JP36118599A Pending JP2001174787A (en) 1999-12-20 1999-12-20 Plasma address display device and driving method thereof

Country Status (1)

Country Link
JP (1) JP2001174787A (en)

Similar Documents

Publication Publication Date Title
JPH0883056A (en) Plasma drive circuit
JP3319042B2 (en) Plasma address display
JP3600495B2 (en) Plasma address display
JP2001174787A (en) Plasma address display device and driving method thereof
US6326937B1 (en) Plasma addressed display device
JP2000235177A (en) Plasma address display device
JP3698560B2 (en) Plasma address display device
JP3189499B2 (en) Plasma address display
JP3693237B2 (en) Plasma address liquid crystal display
JP2001195036A (en) Plasma address display device and its driving method
JP2000214801A (en) Plasma address display
KR100585630B1 (en) Method Of Driving Plasma Address Liquid Crystal Display
KR100296786B1 (en) Driving Method of Plasma Address Liquid Crystal Display
JP2001290456A (en) Discharge cell device and its driving method
KR100301664B1 (en) Operation Method of Plasma Address Liquid Crystal Display
JP2002032060A (en) Plasma addressed display device and driving method therefor
JP2001125075A (en) Plasma address display device and driving method therefor
JP3446384B2 (en) Plasma address display device and driving method thereof
JPH08110513A (en) Plasma address display device
JP2001195038A (en) Plasma address display device
JPH11305212A (en) Plasma address display device
JPH0772458A (en) Plasma address liquid crystal display device
JPH06331969A (en) Plasma address and liquid crystal display device
JPH08304770A (en) Plasma address display device
JP2001290126A (en) Plasma address display device and its driving method