JP2001141562A - Photodetector - Google Patents
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、受光した光の光量
に応じた信号をデジタル信号として出力する光検出装置
に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a photodetector for outputting a signal corresponding to the amount of received light as a digital signal.
【０００２】[0002]
【従来の技術】光検出装置は、受光した光の光量に応じ
た電流信号を出力する受光素子と、この受光素子から出
力された電流信号に応じて電荷を蓄積して該電荷の量に
応じた積分信号を出力する積分回路と、を備えている。
この光検出装置を用いれば、積分回路から出力される積
分信号に基づいて、受光素子が受光した光の光量を求め
ることができる。また、光検出装置は、積分回路から出
力される積分信号（アナログ信号）をＡ／Ｄ変換回路に
よりＡ／Ｄ変換して、デジタル信号を出力する場合があ
る。このような光検出装置は、光検出のダイナミックレ
ンジ（デジタル信号のビット数）を大きくすることが課
題の１つとされている。2. Description of the Related Art A light detecting device includes a light receiving element for outputting a current signal corresponding to the amount of light received, a charge accumulating in accordance with the current signal output from the light receiving element, and a charge accumulating in accordance with the amount of the charge. And an integration circuit that outputs the integrated signal.
With this photodetector, the amount of light received by the light receiving element can be obtained based on the integration signal output from the integration circuit. In some cases, the photodetector performs A / D conversion on an integrated signal (analog signal) output from the integration circuit by an A / D conversion circuit and outputs a digital signal. One of the issues with such a photodetector is to increase the dynamic range of photodetection (the number of bits of a digital signal).
【０００３】例えば、特開平５−２１５６０７号公報に
開示された光検出装置は、Δ変調方式を採用してダイナ
ミックレンジの向上を図っている。この光検出装置は、
積分回路の後段に設けられた比較回路により積分信号の
値と基準電圧値とを大小比較して、前者が後者より大き
いと判断されたときには、受光素子から積分回路に入力
する電荷をダンプするとともに、この事象を計数する。
そして、この計数値（デジタル信号）に基づいて、受光
素子が受光した光の光量を求めるものである。[0003] For example, the photodetector disclosed in Japanese Patent Application Laid-Open No. 5-215607 employs a Δ modulation method to improve the dynamic range. This light detection device
The value of the integration signal is compared with the reference voltage value by a comparison circuit provided at the subsequent stage of the integration circuit, and when it is determined that the former is larger than the latter, the charge input from the light receiving element to the integration circuit is dumped. , This event is counted.
Then, based on the count value (digital signal), the amount of light received by the light receiving element is obtained.
【０００４】また、特開平９−２９８６９０号公報に開
示された光検出装置は、ΣΔ変調方式を採用してダイナ
ミックレンジの向上を図っている。この光検出装置は、
積分回路の後段に設けられた比較回路により積分信号の
値と基準電圧値とを大小比較して、両者が等しくなるよ
うに、受光素子から出力される電流信号に基づいて積分
回路に蓄積される電荷に対して一定量の電荷を加算また
は減算するとともに、この一定量の電荷を加算する事象
を計数する。そして、この計数値（デジタル信号）に基
づいて、受光素子が受光した光の光量を求めるものであ
る。[0004] The photodetector disclosed in Japanese Patent Application Laid-Open No. 9-298690 employs a 方式 Δ modulation method to improve the dynamic range. This light detection device
The value of the integration signal and the reference voltage value are compared in magnitude by a comparison circuit provided at a stage subsequent to the integration circuit, and are accumulated in the integration circuit based on the current signal output from the light receiving element so that the two become equal. A certain amount of charge is added to or subtracted from the charge, and the event of adding this certain amount of charge is counted. Then, based on the count value (digital signal), the amount of light received by the light receiving element is obtained.
【０００５】[0005]
【発明が解決しようとする課題】しかしながら、上記の
何れの従来技術も以下のような問題点を有している。す
なわち、積分回路に蓄積される電荷をダンプする為に用
いられるスイッチング回路の動作時にスイッチングノイ
ズが生じ易いことから、光検出精度が悪く、微弱光の光
量を検出するのには適していない。積分回路に蓄積され
る電荷をダンプする為に必要な回路の規模が大きく、し
たがって、コストが高く、また、消費電力が大きい。However, any of the above prior arts has the following problems. That is, since switching noise is apt to occur during the operation of the switching circuit used for dumping the electric charge accumulated in the integration circuit, the light detection accuracy is poor and is not suitable for detecting the amount of weak light. The size of the circuit required to dump the charge stored in the integration circuit is large, and therefore the cost is high and the power consumption is large.
【０００６】本発明は、上記問題点を解消する為になさ
れたものであり、光検出のダイナミックレンジが大き
く、光検出精度が優れ、回路規模が小さい光検出装置を
提供することを目的とする。SUMMARY OF THE INVENTION The present invention has been made to solve the above problems, and has as its object to provide a photodetector having a large dynamic range for photodetection, excellent photodetection accuracy, and a small circuit scale. .
【０００７】[0007]
【課題を解決するための手段】本発明に係る第１の光検
出装置は、(1) 受光した光の光量に応じた電流信号を出
力する受光素子と、(2) 受光素子から出力された電流信
号に応じて電荷を蓄積して、その蓄積された電荷の量に
応じた積分信号を出力する積分回路と、(3) 積分信号の
値と基準電圧値とを大小比較して、積分信号の値が基準
電圧値以上であれば、その旨を示す飽和信号を出力する
比較回路と、(4) 飽和信号に基づいて、積分信号の値が
基準電圧値以上であるときに、積分回路に蓄積されてい
る電荷をリセットするリセット手段と、(5) 飽和信号に
基づいて、積分信号の値が基準電圧値以上となった事象
を計数して、その計数値を第１のデジタル信号として出
力する計数回路と、(6) 基準電圧値をＡ／Ｄ変換レンジ
として積分信号をＡ／Ｄ変換して、そのＡ／Ｄ変換の結
果を第２のデジタル信号として出力するＡ／Ｄ変換回路
と、を備えることを特徴とする。A first photodetector according to the present invention comprises (1) a light-receiving element for outputting a current signal corresponding to the amount of received light, and (2) a light-receiving element output from the light-receiving element. (3) an integration circuit that accumulates electric charge according to the current signal and outputs an integration signal according to the amount of the accumulated electric charge; If the value of the integrated signal is equal to or higher than the reference voltage value, the comparator circuit outputs a saturation signal indicating the fact. Reset means for resetting the accumulated electric charge; and (5) counting, based on the saturation signal, an event in which the value of the integrated signal becomes equal to or more than the reference voltage value, and outputting the counted value as a first digital signal. (6) A / D conversion of the integrated signal using the reference voltage value as an A / D conversion range. And characterized by comprising an A / D conversion circuit for outputting the result of the A / D converter as the second digital signal.
【０００８】この光検出装置によれば、受光した光の光
量に応じて受光素子より出力された電流信号は積分回路
に入力し、この積分回路では、その電流信号に応じた電
荷が蓄積され、その蓄積された電荷の量に応じた積分信
号が出力される。比較回路では、積分回路から出力され
た積分信号の値と基準電圧値とが大小比較され、積分信
号の値が基準電圧値以上であれば、その旨を示す飽和信
号が出力される。そして、リセット手段により、比較回
路から出力される飽和信号に基づいて、積分信号の値が
基準電圧値以上であるときに、積分回路に蓄積されてい
る電荷がリセットされる。計数回路により、この飽和信
号に基づいて、積分信号の値が基準電圧値以上となった
事象が計数されて、その計数値が第１のデジタル信号と
して出力される。また、積分回路から出力された積分信
号は、基準電圧値をＡ／Ｄ変換レンジとするＡ／Ｄ変換
回路によりＡ／Ｄ変換されて、そのＡ／Ｄ変換の結果が
第２のデジタル信号として出力される。第１および第２
のデジタル信号が、この光検出装置の出力信号となる。According to this photodetector, the current signal output from the light receiving element according to the amount of received light is input to the integration circuit, and the integration circuit accumulates the charge corresponding to the current signal. An integrated signal corresponding to the amount of the accumulated charge is output. The comparison circuit compares the value of the integration signal output from the integration circuit with the reference voltage value, and if the value of the integration signal is equal to or greater than the reference voltage value, outputs a saturation signal indicating that. Then, based on the saturation signal output from the comparison circuit, the reset means resets the charge stored in the integration circuit when the value of the integration signal is equal to or higher than the reference voltage value. The counting circuit counts, based on the saturation signal, an event in which the value of the integrated signal becomes equal to or higher than the reference voltage value, and outputs the counted value as a first digital signal. The integrated signal output from the integration circuit is A / D converted by an A / D conversion circuit having a reference voltage value as an A / D conversion range, and the result of the A / D conversion is used as a second digital signal. Is output. First and second
Is the output signal of the photodetector.
【０００９】また、本発明に係る第１の光検出装置は、
(1) 受光素子、積分回路、比較回路、リセット手段およ
び計数回路を複数組備え、この複数組に対してＡ／Ｄ変
換回路を１つ備え、(2) 複数組それぞれに設けられ、各
積分回路から出力される積分信号を保持してＡ／Ｄ変換
回路へ順次に出力するホールド回路を更に備える、こと
を特徴とする。この場合には、各組それぞれの受光素子
が受光した光の光量に応じた第１および第２のデジタル
信号が順次に出力されるので、１次元または２次元の光
像を撮像することができる。Further, a first photodetector according to the present invention comprises:
(1) A plurality of sets of light receiving elements, integration circuits, comparison circuits, reset means, and counting circuits are provided, and one A / D conversion circuit is provided for the plurality of sets. (2) Each integration is provided for each of the plurality of sets. The semiconductor device further includes a hold circuit that holds the integrated signal output from the circuit and sequentially outputs the integrated signal to the A / D conversion circuit. In this case, the first and second digital signals corresponding to the amounts of light received by the light receiving elements of each set are sequentially output, so that a one-dimensional or two-dimensional optical image can be captured. .
【００１０】本発明に係る第２の光検出装置は、(1) 受
光した光の光量に応じた電流信号を出力する受光素子
と、(2) 受光素子から出力された電流信号に応じて電荷
を蓄積して、その蓄積された電荷の量に応じた積分信号
を出力する積分回路と、(3) 積分信号の値の変化量に応
じた値のＣＤＳ信号を出力するＣＤＳ回路と、(4) ＣＤ
Ｓ信号の値と基準電圧値とを大小比較して、ＣＤＳ信号
の値が基準電圧値以上であれば、その旨を示す飽和信号
を出力する比較回路と、(5) 飽和信号に基づいて、ＣＤ
Ｓ信号の値が基準電圧値以上であるときに、積分回路に
蓄積されている電荷をリセットするリセット手段と、
(6) 飽和信号に基づいて、ＣＤＳ信号の値が基準電圧値
以上となった事象を計数して、その計数値を第１のデジ
タル信号として出力する計数回路と、(7) 基準電圧値を
Ａ／Ｄ変換レンジとしてＣＤＳ信号をＡ／Ｄ変換して、
そのＡ／Ｄ変換の結果を第２のデジタル信号として出力
するＡ／Ｄ変換回路と、を備えることを特徴とする。A second photodetector according to the present invention comprises: (1) a light receiving element for outputting a current signal corresponding to the amount of received light; and (2) a charge corresponding to the current signal output from the light receiving element. And (3) a CDS circuit that outputs a CDS signal having a value corresponding to the amount of change in the value of the integrated signal. ) CD
A comparison circuit that compares the value of the S signal with the reference voltage value and outputs a saturation signal indicating that the value of the CDS signal is greater than or equal to the reference voltage value, and (5) based on the saturation signal, CD
Reset means for resetting the charge stored in the integration circuit when the value of the S signal is equal to or higher than the reference voltage value;
(6) a counting circuit that counts an event in which the value of the CDS signal becomes equal to or more than the reference voltage value based on the saturation signal, and outputs the counted value as a first digital signal; A / D conversion of the CDS signal as an A / D conversion range,
And an A / D conversion circuit that outputs the result of the A / D conversion as a second digital signal.
【００１１】この光検出装置によれば、受光した光の光
量に応じて受光素子より出力された電流信号は積分回路
に入力し、この積分回路では、その電流信号に応じた電
荷が蓄積され、その蓄積された電荷の量に応じた積分信
号が出力される。ＣＤＳ（相関二重サンプリング、Corr
elated Double Sampling）回路では、積分信号の値の変
化量に応じた値のＣＤＳ信号が出力される。比較回路で
は、ＣＤＳ回路から出力されたＣＤＳ信号の値と基準電
圧値とが大小比較され、ＣＤＳ信号の値が基準電圧値以
上であれば、その旨を示す飽和信号が出力される。そし
て、リセット手段により、比較回路から出力される飽和
信号に基づいて、ＣＤＳ信号の値が基準電圧値以上であ
るときに、積分回路に蓄積されている電荷がリセットさ
れる。計数回路により、この飽和信号に基づいて、ＣＤ
Ｓ信号の値が基準電圧値以上となった事象が計数され
て、その計数値が第１のデジタル信号として出力され
る。また、ＣＤＳ回路から出力されたＣＤＳ信号は、基
準電圧値をＡ／Ｄ変換レンジとするＡ／Ｄ変換回路によ
りＡ／Ｄ変換されて、そのＡ／Ｄ変換の結果が第２のデ
ジタル信号として出力される。第１および第２のデジタ
ル信号が、この光検出装置の出力信号となる。According to this photodetector, the current signal output from the light receiving element according to the amount of received light is input to the integrating circuit, and the integrating circuit accumulates the charge corresponding to the current signal. An integrated signal corresponding to the amount of the accumulated charge is output. CDS (correlated double sampling, Corr
The elated double sampling circuit outputs a CDS signal having a value corresponding to the amount of change in the value of the integration signal. The comparison circuit compares the value of the CDS signal output from the CDS circuit with the reference voltage value, and if the value of the CDS signal is equal to or greater than the reference voltage value, outputs a saturation signal indicating that. When the value of the CDS signal is equal to or higher than the reference voltage value, the charge stored in the integration circuit is reset by the reset unit based on the saturation signal output from the comparison circuit. Based on the saturation signal, a CD
Events in which the value of the S signal becomes equal to or more than the reference voltage value are counted, and the counted value is output as a first digital signal. Further, the CDS signal output from the CDS circuit is A / D converted by an A / D conversion circuit having a reference voltage value as an A / D conversion range, and the result of the A / D conversion is used as a second digital signal. Is output. The first and second digital signals are output signals of the photodetector.
【００１２】また、本発明に係る第２の光検出装置は、
(1) 受光素子、積分回路、ＣＤＳ回路、比較回路、リセ
ット手段および計数回路を複数組備え、この複数組に対
してＡ／Ｄ変換回路を１つ備え、(2) 複数組それぞれに
設けられ、各ＣＤＳ回路から出力されるＣＤＳ信号を保
持してＡ／Ｄ変換回路へ順次に出力するホールド回路を
更に備える、ことを特徴とする。この場合には、各組そ
れぞれの受光素子が受光した光の光量に応じた第１およ
び第２のデジタル信号が順次に出力されるので、１次元
または２次元の光像を撮像することができる。Further, a second photodetector according to the present invention comprises:
(1) A plurality of sets of a light receiving element, an integrating circuit, a CDS circuit, a comparing circuit, a reset means, and a counting circuit are provided, and one A / D conversion circuit is provided for the plurality of sets. And a hold circuit for holding a CDS signal output from each CDS circuit and sequentially outputting the CDS signal to an A / D conversion circuit. In this case, the first and second digital signals corresponding to the amounts of light received by the light receiving elements of each set are sequentially output, so that a one-dimensional or two-dimensional optical image can be captured. .
【００１３】本発明に係る第１または第２の光検出装置
では、リセット手段は、積分回路に蓄積されている電荷
を相殺するだけの電荷を注入することで、積分回路に蓄
積されている電荷をリセットする、ことを特徴とする。
この場合には、積分回路のリセット動作の後に直ちに積
分動作が再開されるので、光検出時間を短くすることが
でき、或いは、高感度の光検出結果を得ることができ
る。In the first or second photodetecting device according to the present invention, the reset means injects only a charge that cancels the charge accumulated in the integration circuit to thereby reduce the charge accumulated in the integration circuit. Resetting.
In this case, since the integration operation is restarted immediately after the reset operation of the integration circuit, the light detection time can be shortened, or a highly sensitive light detection result can be obtained.
【００１４】なお、第１の光検出装置において、積分回
路がリセット状態であるときに積分信号が所定のリセッ
トレベルであれば、比較回路における基準電圧値は、そ
のリセットレベルとＡ／Ｄ変換回路のＡ／Ｄ変換レンジ
との和とする。また、受光素子と積分回路との接続の態
様によっては、受光素子が光を受光すると積分信号の値
が小さくなっていく場合があるが、この場合には、積分
信号の減少幅と基準電圧値とが比較回路により大小比較
される。In the first photodetector, if the integration signal is at a predetermined reset level when the integration circuit is in the reset state, the reference voltage value in the comparison circuit is determined by the reset level and the A / D conversion circuit. And the A / D conversion range. Also, depending on the connection between the light-receiving element and the integrating circuit, the value of the integration signal may decrease when the light-receiving element receives light. In this case, the width of decrease of the integration signal and the reference voltage value Are compared by the comparison circuit.
【００１５】同様に、第２の光検出装置において、ＣＤ
Ｓ回路がリセット状態であるときにＣＤＳ信号が所定の
リセットレベルであれば、比較回路における基準電圧値
は、そのリセットレベルとＡ／Ｄ変換回路のＡ／Ｄ変換
レンジとの和とする。また、受光素子と積分回路との接
続の態様によっては、受光素子が光を受光するとＣＤＳ
信号の値が小さくなっていく場合があるが、この場合に
は、ＣＤＳ信号の減少幅と基準電圧値とが比較回路によ
り大小比較される。Similarly, in the second photodetector, the CD
If the CDS signal is at a predetermined reset level when the S circuit is in the reset state, the reference voltage value in the comparison circuit is the sum of the reset level and the A / D conversion range of the A / D conversion circuit. Also, depending on the mode of connection between the light receiving element and the integration circuit, the CDS is activated when the light receiving element receives light.
In some cases, the value of the signal becomes smaller. In this case, the comparison circuit compares the decrease width of the CDS signal with the reference voltage value.
【００１６】[0016]
【発明の実施の形態】以下、添付図面を参照して本発明
の実施の形態を詳細に説明する。なお、図面の説明にお
いて同一の要素には同一の符号を付し、重複する説明を
省略する。Embodiments of the present invention will be described below in detail with reference to the accompanying drawings. In the description of the drawings, the same elements will be denoted by the same reference symbols, without redundant description.
【００１７】（第１の実施形態）先ず、本発明に係る光
検出装置の第１の実施形態について説明する。図１は、
第１の実施形態に係る光検出装置１の回路図である。第
１の実施形態に係る光検出装置１は、フォトダイオード
（受光素子）ＰＤ、積分回路１０、ＣＤＳ回路２０、比
較回路３０、計数回路４０、Ａ／Ｄ変換回路５０および
論理和回路（リセット手段）６１を備えている。(First Embodiment) First, a first embodiment of the photodetector according to the present invention will be described. FIG.
FIG. 2 is a circuit diagram of the light detection device 1 according to the first embodiment. The photodetector 1 according to the first embodiment includes a photodiode (light receiving element) PD, an integrating circuit 10, a CDS circuit 20, a comparing circuit 30, a counting circuit 40, an A / D converting circuit 50, and an OR circuit (resetting means). ) 61 is provided.
【００１８】フォトダイオードＰＤは、カソード端子が
電源電位Ｖddとされ、アノード端子が積分回路１０の入
力端子に接続されている。フォトダイオードＰＤは、受
光した光の光量に応じた電流信号をアノード端子から積
分回路１０の入力端子へ出力する。The photodiode PD has a cathode terminal connected to the power supply potential Vdd and an anode terminal connected to the input terminal of the integrating circuit 10. The photodiode PD outputs a current signal corresponding to the amount of received light from the anode terminal to the input terminal of the integrating circuit 10.
【００１９】積分回路１０は、入力端子と出力端子との
間に互いに並列にアンプＡ1、容量素子Ｃ1およびスイッ
チ素子ＳＷ1が接続されている。アンプＡ1は、その反転
入力端子がフォトダイオードＰＤのアノード端子と接続
され、非反転入力端子が基準電圧値Ｖinp1とされてい
る。容量素子Ｃ1およびスイッチ素子ＳＷ1は、アンプＡ
1の反転入力端子と出力端子との間に設けられている。
積分回路１０は、スイッチ素子ＳＷ1が閉じているとき
には、容量素子Ｃ1を放電して初期化する。一方、積分
回路１０は、スイッチ素子ＳＷ1が開いているときに
は、フォトダイオードＰＤから入力端子に入力した電荷
を容量素子Ｃ1に蓄積して、その蓄積された電荷に応じ
た電圧信号（これを積分信号と呼ぶ。）を出力端子から
出力する。この積分信号は、フォトダイオードＰＤが受
光した光の光量に応じたものであり、アンプＡ1の非反
転入力端子に入力する基準電圧値Ｖinp1をリセットレベ
ルとして示される。スイッチ素子ＳＷ1は、論理和回路
６１から出力される信号に基づいて開閉する。In the integrating circuit 10, an amplifier A 1 , a capacitor C 1 and a switch SW 1 are connected in parallel between an input terminal and an output terminal. Amplifier A 1 has its inverting input terminal connected to the anode terminal of the photodiode PD, the non-inverting input terminal is at a reference voltage value Vinp1. The capacitance element C 1 and the switching element SW 1 are connected to the amplifier A
1 is provided between the inverting input terminal and the output terminal.
Integrating circuit 10, when the switching element SW 1 is closed, for initialization discharge the capacitor C 1. On the other hand, the integration circuit 10, when the switching element SW 1 is open, accumulates charges input to the input terminal of the photodiode PD in the capacitor C 1, the voltage signal (this corresponding to the accumulated charge Is output from the output terminal. This integrated signal is for the photodiode PD according to the amount of the received light, it indicated a reference voltage value Vinp1 input to the non-inverting input terminal of the amplifier A 1 as a reset level. Switching element SW 1 is opened and closed based on a signal output from the OR circuit 61.
【００２０】ＣＤＳ回路２０は、入力端子と出力端子と
の間に順に容量素子Ｃ21およびアンプＡ2を有してい
る。また、アンプＡ2の入出力間にスイッチ素子ＳＷ2お
よび容量素子Ｃ22が互いに並列的に接続されている。ア
ンプＡ2は、その反転入力端子が容量素子Ｃ21と接続さ
れ、非反転入力端子が基準電圧値Ｖinp2とされている。
容量素子Ｃ22およびスイッチ素子ＳＷ2は、アンプＡ2の
反転入力端子と出力端子との間に設けられている。ＣＤ
Ｓ回路２０は、スイッチ素子ＳＷ2が閉じているときに
は、容量素子Ｃ22を放電して初期化する。一方、ＣＤＳ
回路２０は、スイッチ素子ＳＷ2が開いているときに
は、入力端子から容量素子Ｃ21を経て入力した電荷を容
量素子Ｃ22に蓄積して、その蓄積された電荷に応じた電
圧信号（これをＣＤＳ信号と呼ぶ。）を出力端子から出
力する。このＣＤＳ信号は、積分回路１０から出力され
る積分信号の変化量に応じたものであり、アンプＡ2の
非反転入力端子に入力する基準電圧値Ｖinp2をリセット
レベルとして示される。スイッチ素子ＳＷ2はＶclamp制
御信号に基づいて開閉する。The CDS circuit 20 has a capacitive element C 21 and an amplifier A 2 between an input terminal and an output terminal. The switch element SW 2 and the capacitor C 22 is connected in parallel to each other between the input and output amplifier A 2. Amplifier A 2 has its inverting input terminal connected to the capacitive element C 21, a non-inverting input terminal is at a reference voltage value VINP2.
Capacitive element C 22 and the switch element SW 2 is provided between the inverting input terminal of the amplifier A 2 and the output terminal. CD
S circuit 20, when the switch element SW 2 is closed, the initialization discharges the capacitor C 22. Meanwhile, CDS
Circuit 20, when the switch element SW 2 is open, accumulates an input terminal charges input via a capacitor C 21 in the capacitor C 22, the voltage signal (CDS this corresponding to the accumulated charge Signal) is output from the output terminal. The CDS signal is one corresponding to the change amount of the integration signal output from integration circuit 10 is shown a reference voltage value Vinp2 input to the non-inverting input terminal of the amplifier A 2 as a reset level. Switching element SW 2 is opened and closed based on Vclamp control signal.
【００２１】比較回路３０は、ＣＤＳ回路２０から出力
されるＣＤＳ信号を反転入力端子に入力し、基準電圧値
（Ｖinp2＋Ｖmax）を非反転入力端子に入力して、両者
の値を大小比較し、ＣＤＳ信号の値が基準電圧値（Ｖin
p2＋Ｖmax）以上であれば、その旨を示す論理値Ｈの飽
和信号を出力する。ＣＤＳ信号の値が基準電圧値（Ｖin
p2＋Ｖmax）未満であれば、飽和信号は論理値Ｌであ
る。なお、比較回路３０の非反転入力端子に入力する基
準電圧値（Ｖinp2＋Ｖmax）は、ＣＤＳ回路２０のアン
プＡ2の非反転入力端子に入力する基準電圧値Ｖinp2
（すなわち、ＣＤＳ信号のリセットレベル）と、Ａ／Ｄ
変換回路５０のＡ／Ｄ変換レンジを規定する基準電圧値
Ｖmaxとの和である。The comparison circuit 30 inputs the CDS signal output from the CDS circuit 20 to the inverting input terminal, inputs the reference voltage value (Vinp2 + Vmax) to the non-inverting input terminal, compares the two values, and performs CDS comparison. The signal value is the reference voltage value (Vin
If it is equal to or more than (p2 + Vmax), a saturation signal having a logical value H indicating that is output. The value of the CDS signal is equal to the reference voltage value (Vin
If it is less than (p2 + Vmax), the saturation signal is a logical value L. The reference voltage value to be input to the non-inverting input terminal of the comparator circuit 30 (Vinp2 + Vmax) is, the reference voltage value input to the noninverting input terminal of the amplifier A 2 of the CDS circuit 20 VINP2
(That is, the reset level of the CDS signal) and A / D
This is the sum with the reference voltage value Vmax that defines the A / D conversion range of the conversion circuit 50.
【００２２】計数回路４０は、比較回路３０から出力さ
れる飽和信号を入力し、この飽和信号が論理値Ｌから論
理値Ｈへ変化する事象を計数し、その計数値を第１のデ
ジタル信号として出力する。Ａ／Ｄ変換回路５０は、基
準電圧値ＶmaxをＡ／Ｄ変換レンジとし、ＣＤＳ回路２
０から出力されるＣＤＳ信号を入力して、このＣＤＳ信
号をＡ／Ｄ変換し、そのＡ／Ｄ変換の結果を第２のデジ
タル信号として出力する。ここで、計数回路４０から出
力される第１のデジタル信号がＭビットであるとし、Ａ
／Ｄ変換回路５０から出力される第２のデジタル信号が
Ｎビットであるとすると、計数回路４０およびＡ／Ｄ変
換回路５０からは、上位Ｍビットの第１のデジタル信号
（ＤM+N-1〜ＤN）と、下位Ｎビットの第２のデジタル信
号（ＤN- 1〜Ｄ0）とからなる、（Ｍ＋Ｎ）ビットのデジ
タル信号（ＤM+N-1〜Ｄ0）が、光検出装置１の出力信号
として出力される。The counting circuit 40 receives the saturation signal output from the comparison circuit 30, counts the number of events in which the saturation signal changes from a logical value L to a logical value H, and uses the counted value as a first digital signal. Output. The A / D conversion circuit 50 uses the reference voltage value Vmax as an A / D conversion range,
The CDS signal output from 0 is input, the CDS signal is A / D converted, and the result of the A / D conversion is output as a second digital signal. Here, it is assumed that the first digital signal output from the counting circuit 40 is M bits, and A
Assuming that the second digital signal output from the / D conversion circuit 50 is N bits, the counting circuit 40 and the A / D conversion circuit 50 output the first M-bit first digital signal (D M + N− 1 to D N), consisting of a second digital signal of lower N bits (D N- 1 ~D 0), is (M + N) bit digital signal (D M + N-1 ~D 0), light It is output as an output signal of the detection device 1.
【００２３】論理和回路６１は、比較回路３０から出力
される飽和信号とＶreset制御信号とを入力して、両者
の論理和を示す論理信号を出力し、この論理信号により
積分回路１０のスイッチ素子ＳＷ1の開閉を制御する。
なお、Ｖreset制御信号、Ｖclamp制御信号、計数回路４
０の計数動作をリセットするための制御信号、および、
Ａ／Ｄ変換回路５０のＡ／Ｄ変換動作を指示するための
制御信号は、この光検出回路１の動作を制御するタイミ
ング制御回路（図示せず）から所定のタイミングで出力
される。The OR circuit 61 receives the saturation signal output from the comparison circuit 30 and the Vreset control signal, and outputs a logical signal indicating the logical sum of the two. to control the opening and closing of the SW 1.
Note that the Vreset control signal, the Vclamp control signal, the counting circuit 4
A control signal for resetting the counting operation of 0, and
A control signal for instructing the A / D conversion operation of the A / D conversion circuit 50 is output at a predetermined timing from a timing control circuit (not shown) for controlling the operation of the photodetection circuit 1.
【００２４】次に、第１の実施形態に係る光検出装置１
の動作について説明する。図２は、第１の実施形態に係
る光検出装置１の動作を説明するタイミングチャートで
ある。また、図３は、特に時刻ｔ２付近における動作を
説明するために時間軸を拡大したタイミングチャートで
ある。なお、以下では、第１のデジタル信号のビット数
Ｍを４とし、第２のデジタル信号のビット数Ｎも４とし
て説明する。Next, the photodetecting device 1 according to the first embodiment
The operation of will be described. FIG. 2 is a timing chart illustrating the operation of the photodetector 1 according to the first embodiment. FIG. 3 is a timing chart in which the time axis is enlarged in order to particularly explain the operation near time t2. In the following description, the number M of bits of the first digital signal is set to 4, and the number N of bits of the second digital signal is set to 4.
【００２５】初めに、時刻ｔ０に、積分回路１０のスイ
ッチ素子ＳＷ1が閉じて、容量素子Ｃ1の電荷が放電さ
れ、積分回路１０から出力される積分信号の値はリセッ
トレベルＶinp1とされる。また、この時刻ｔ０に、ＣＤ
Ｓ回路２０のスイッチ素子ＳＷ2が閉じて、容量素子Ｃ
22の電荷が放電され、ＣＤＳ回路２０から出力される積
分信号の値はリセットレベルＶinp2とされる。また、こ
の時刻ｔ０に、計数回路４０の計数動作がリセットさ
れ、第１のデジタル信号は値００００2となる。[0025] First, at time t0, closes the switch element SW 1 of the integration circuit 10, the charge of the capacitor C 1 is discharged, the value of the integration signal output from the integrating circuit 10 is the reset level Vinp1 . Also, at this time t0, the CD
The switching element SW 2 of the S circuit 20 is closed and the capacitance element C
The charge of 22 is discharged, and the value of the integration signal output from the CDS circuit 20 is set to the reset level Vinp2. Further, at this time t0, the counting operation of the counter circuit 40 is reset, the first digital signal has a value 0000 2.
【００２６】時刻ｔ１に、積分回路１０のスイッチ素子
ＳＷ1が開き、ＣＤＳ回路２０のスイッチ素子ＳＷ2も開
く。この時刻ｔ１以降、積分回路１０では、フォトダイ
オードＰＤから出力された電荷が容量素子Ｃ1に蓄積さ
れ、この容量素子Ｃ1に蓄積されている電荷に応じた積
分信号が出力される。また、ＣＤＳ回路２０では、積分
回路２０から出力された積分信号の変化量に応じた電荷
が容量素子Ｃ22に蓄積され、この容量素子Ｃ22に蓄積さ
れている電荷に応じたＣＤＳ信号が出力される。すなわ
ち、時刻ｔ１以降、積分信号の値は、時刻ｔ１当初のリ
セットレベルＶinp1から次第に小さくなっていき、ＣＤ
Ｓ信号の値は、時刻ｔ１当初のリセットレベルＶinp2か
ら次第に大きくなっていく。[0026] At time t1, opens the switch element SW 1 of the integration circuit 10, the switch element SW 2 of the CDS circuit 20 is also open. This after the time t1, the integrating circuit 10, electric charge output from the photodiode PD is accumulated in the capacitor C 1, the integral signal corresponding to the charge accumulated in the capacitive element C 1 is output. Further, in the CDS circuit 20, charges corresponding to the amount of change of the output integrated signal from the integrating circuit 20 is accumulated in the capacitor C 22, CDS signal corresponding to the charge accumulated in the capacitor element C 22 is output Is done. That is, after time t1, the value of the integration signal gradually decreases from the reset level Vinp1 at the beginning of time t1, and
The value of the S signal gradually increases from the reset level Vinp2 at the beginning of time t1.
【００２７】やがて時刻ｔ２に、ＣＤＳ信号の値が比較
回路３０における基準電圧値（Ｖinp2＋Ｖmax）以上に
なると、比較回路３０から出力される飽和信号は、これ
までの論理値Ｌから論理値Ｈへ変化する。また、この飽
和信号が論理値Ｌから論理値Ｈへ変化した事象に基づい
て、計数回路４０から出力される第１のデジタル信号は
１増されて値０００１2となる。When the value of the CDS signal becomes equal to or more than the reference voltage value (Vinp2 + Vmax) in the comparison circuit 30 at time t2, the saturation signal output from the comparison circuit 30 changes from the previous logical value L to the logical value H. I do. Further, the saturation signal on the basis of the event has changed from a logic value L to logic value H, the first digital signal outputted from the counter circuit 40 becomes 1 Masa is the value 0001 2.
【００２８】また、図３に示すように、時刻ｔ２に飽和
信号が論理値Ｈになると、論理和回路６１から出力され
る論理信号も論理値Ｈとなり、積分回路１０のスイッチ
素子ＳＷ1が閉じて、容量素子Ｃ1の電荷が放電され、積
分回路１０から出力される積分信号の値がリセットレベ
ルＶinp1となり、ＣＤＳ回路２０から出力されるＣＤＳ
信号の値がリセットレベルＶinp2となる。そして、時刻
ｔ２’に、比較回路３０から出力される飽和信号が論理
値Ｌとなり、論理和回路６１から出力される論理信号も
論理値Ｌとなる。すると、再び、積分回路１０のスイッ
チ素子ＳＷ1が開いて、フォトダイオードＰＤから出力
された電荷が容量素子Ｃ1に新たに蓄積され、この容量
素子Ｃ1に蓄積されている電荷に応じた積分信号が出力
される。Further, as shown in FIG. 3, when the saturation signal at time t2 becomes logical value H, the logic signal also becomes a logic value H outputted from the OR circuit 61, the switch element SW 1 of the integration circuit 10 is closed Then, the charge of the capacitive element C 1 is discharged, the value of the integration signal output from the integration circuit 10 becomes the reset level Vinp 1, and the CDS output from the CDS circuit 20
The value of the signal becomes the reset level Vinp2. Then, at time t2 ', the saturation signal output from the comparison circuit 30 has the logical value L, and the logical signal output from the OR circuit 61 also has the logical value L. Then, again, it opens the switch element SW 1 of the integration circuit 10, the charge output from the photodiode PD is newly accumulated in the capacitor C 1, corresponding to the charge accumulated in the capacitor element C 1 integration A signal is output.
【００２９】時刻ｔ３，ｔ４およびｔ５それぞれでも、
上記の時刻ｔ２での動作と同様の動作が起こる。すなわ
ち、これらの各時刻において、計数回路４０から出力さ
れる第１のデジタル信号は１増するとともに、積分回路
１０のスイッチ素子ＳＷ1が一旦閉じて開いた後に、積
分回路１０から出力される積分信号の値はリセットレベ
ルＶinp1から次第に小さくなっていき、ＣＤＳ回路２０
から出力されるＣＤＳ信号の値はリセットレベルＶinp2
から次第に大きくなっていく。そして、ＣＤＳ信号の値
が比較回路３０における基準電圧値（Ｖinp2＋Ｖmax）
以上になると、同様の動作を改めて繰り返す。At times t3, t4 and t5,
An operation similar to the operation at the time t2 described above occurs. That is, at each of these times, the first digital signal output from the counting circuit 40 increases by one , and after the switch element SW1 of the integration circuit 10 is once closed and opened, the integration output from the integration circuit 10 is performed. The value of the signal gradually decreases from the reset level Vinp1, and the CDS circuit 20
The value of the CDS signal output from the reset level Vinp2
And gradually grow larger. Then, the value of the CDS signal is equal to the reference voltage value (Vinp2 + Vmax) in the comparison circuit 30.
At this point, the same operation is repeated.
【００３０】図２に示すタイミングチャートでは、時刻
ｔ５を経過した時点で計数回路４０から出力される第１
のデジタル信号は０１００2となっている。そして、時
刻ｔ６で所定の積分期間が終了するとすれば、この時刻
ｔ６における第１のデジタル信号（Ｄ7,Ｄ6,Ｄ5,
Ｄ4）、および、この時刻ｔ６においてＣＤＳ回路２０
から出力されているＣＤＳ信号がＡ／Ｄ変換回路５０に
よりＡ／Ｄ変換された結果である第２のデジタル信号
（Ｄ3,Ｄ2,Ｄ1,Ｄ0）が、この光検出装置１の出力信号
として出力される。この光検出装置１から出力される出
力信号は、第１のデジタル信号（Ｄ7,Ｄ6,Ｄ5,Ｄ4）を
上位４ビットとし、第２のデジタル信号（Ｄ3,Ｄ2,Ｄ1,
Ｄ0）を下位４ビットとして、計８ビットのデジタル信
号（Ｄ7,Ｄ6,Ｄ5,Ｄ 4,Ｄ3,Ｄ2,Ｄ1,Ｄ0）である。In the timing chart shown in FIG.
At the time point when t5 has elapsed, the first
Digital signal is 0100TwoIt has become. And when
If the predetermined integration period ends at time t6, this time
At t6, the first digital signal (D7, D6, DFive,
DFour), And at this time t6, the CDS circuit 20
The CDS signal output from the A / D conversion circuit 50
A second digital signal as a result of the A / D conversion
(DThree, DTwo, D1, D0) Is the output signal of the photodetector 1
Is output as The output output from the photodetector 1
The force signal is a first digital signal (D7, D6, DFive, DFour)
The upper 4 bits are used, and the second digital signal (DThree, DTwo, D1,
D0) Is the lower 4 bits, for a total of 8 bits of digital signal.
No. (D7, D6, DFive, D Four, DThree, DTwo, D1, D0).
【００３１】以上のように本実施形態に係る光検出装置
１では、積分期間（時刻ｔ１〜時刻ｔ６）に亘ってフォ
トダイオードＰＤが受光した光の光量に応じた値のデジ
タル信号として、その上位Ｍビット分が計数回路４０か
ら第１のデジタル信号として出力され、下位Ｎビット分
がＡ／Ｄ変換回路５０から第２のデジタル信号として出
力される。したがって、Ａ／Ｄ変換回路５０のみを設け
る場合と比較して、Ａ／Ｄ変換回路５０に加えて比較回
路３０や計数回路４０を設けた本実施形態では、光検出
のダイナミックレンジ（デジタル信号のビット数）を大
きくすることができる。As described above, in the photodetector 1 according to the present embodiment, the digital signal having a value corresponding to the amount of light received by the photodiode PD over the integration period (time t1 to time t6) is ranked higher. The M bits are output from the counting circuit 40 as a first digital signal, and the lower N bits are output from the A / D conversion circuit 50 as a second digital signal. Therefore, as compared with the case where only the A / D conversion circuit 50 is provided, in the present embodiment in which the comparison circuit 30 and the counting circuit 40 are provided in addition to the A / D conversion circuit 50, the dynamic range of the light detection (the digital signal Bit number) can be increased.
【００３２】また、本実施形態に係る光検出装置１で
は、積分回路１０に蓄積される電荷をダンプすることが
無いので、スイッチングノイズの問題が生じることな
く、光検出精度が優れ、微弱光の光量を検出するのにも
好適である。また、比較回路３０、計数回路４０および
論理和回路６１の回路規模が小さく、したがって、コス
トが安く、また、消費電力が小さい。さらに、本実施形
態に係る光検出装置１は、ＣＤＳ回路２０を備えている
ことにより、積分回路１０から出力される積分信号に含
まれるオフセット変動の影響を除去することができる。Further, in the photodetecting device 1 according to the present embodiment, since the electric charge accumulated in the integrating circuit 10 is not dumped, the problem of the switching noise does not occur, the light detecting accuracy is excellent, and the faint light is not detected. It is also suitable for detecting the amount of light. Further, the circuit scale of the comparison circuit 30, the counting circuit 40, and the OR circuit 61 is small, so that the cost is low and the power consumption is small. Furthermore, since the photodetecting device 1 according to the present embodiment includes the CDS circuit 20, it is possible to remove the influence of the offset fluctuation included in the integrated signal output from the integrating circuit 10.
【００３３】（第２の実施形態）次に、本発明に係る光
検出装置の第２の実施形態について説明する。図４は、
第２の実施形態に係る光検出装置２の回路図である。第
２の実施形態に係る光検出装置２は、第１の実施形態に
係る光検出装置１（図１）と比較すると、論理和回路６
１に替えてリセット回路（リセット手段）６２を備えて
いる点で異なる。(Second Embodiment) Next, a second embodiment of the photodetector according to the present invention will be described. FIG.
FIG. 9 is a circuit diagram of a light detection device 2 according to a second embodiment. The photodetector 2 according to the second embodiment is different from the photodetector 1 according to the first embodiment (FIG. 1) in that the OR circuit 6
1 in that a reset circuit (reset means) 62 is provided instead of 1.
【００３４】リセット回路６２は、スイッチ素子ＳＷ61
〜ＳＷ64、容量素子Ｃ6および論理反転素子ＩＮＶを備
える。スイッチ素子ＳＷ61、容量素子Ｃ6およびスイッ
チ素子ＳＷ62は、この順に直列的に接続されており、ス
イッチ素子ＳＷ61の他端は積分回路１０の入力端子に接
続され、スイッチ素子ＳＷ62の他端は基準電圧値Ｖmax
とされている。スイッチ素子ＳＷ61と容量素子Ｃ6との
間の接続点はスイッチ素子ＳＷ63を介して接地されてお
り、容量素子Ｃ6とスイッチ素子ＳＷ62との間の接続点
はスイッチ素子ＳＷ64を介して接地されている。スイッ
チ素子ＳＷ61およびＳＷ64それぞれは、比較回路３０か
ら出力される飽和信号に基づいて開閉する。また、スイ
ッチ素子ＳＷ62およびＳＷ63それぞれは、比較回路３０
から出力される飽和信号が論理反転素子ＩＮＶにより論
理反転された信号に基づいて開閉する。The reset circuit 62 includes a switch element SW 61
To SW 64 , a capacitive element C 6 and a logical inversion element INV. The switch element SW 61 , the capacitance element C 6, and the switch element SW 62 are connected in series in this order, and the other end of the switch element SW 61 is connected to the input terminal of the integration circuit 10, and the other ends of the switch element SW 62 The end is the reference voltage value Vmax
It has been. Connection point between the switching elements SW 61 and the capacitor C 6 is grounded via the switch SW 63, a connection point between the capacitive element C 6 and the switching element SW 62 is via the switch SW 64 Grounded. Each switching element SW 61 and SW 64 are opened and closed based on the saturation signal output from the comparison circuit 30. Each of the switch elements SW 62 and SW 63 is connected to the comparison circuit 30.
Opens and closes based on a signal whose logic is inverted by the logic inverting element INV.
【００３５】本実施形態に係る光検出装置２の動作は、
第１の実施形態に係る光検出装置１の動作（図２）と略
同様である。ただし、時刻ｔ２，ｔ３，ｔ４およびｔ５
それぞれにおける積分回路１０のリセット動作が異な
る。図５は、第２の実施形態に係る光検出装置の時刻ｔ
２付近における動作を説明するために時間軸を拡大した
タイミングチャートである。なお、本実施形態では、時
刻ｔ１以降、積分回路１０のスイッチ素子ＳＷ1は開い
たままである。The operation of the photodetector 2 according to this embodiment is as follows.
The operation is substantially the same as the operation (FIG. 2) of the light detection device 1 according to the first embodiment. However, at times t2, t3, t4 and t5
The reset operation of the integration circuit 10 in each case is different. FIG. 5 shows a time t of the photodetector according to the second embodiment.
6 is a timing chart in which a time axis is enlarged to explain an operation in the vicinity of No. 2; In the present embodiment, after the time t1, the switch element SW 1 of the integration circuit 10 remains open.
【００３６】時刻ｔ１以降であって時刻ｔ２前では、比
較回路３０から出力される飽和信号が論理値Ｌであるの
で、リセット回路６２のスイッチ素子ＳＷ61およびＳＷ
64は開き、スイッチ素子ＳＷ62およびＳＷ63は閉じてい
る。この間、リセット回路６２の容量素子Ｃ6に電荷が
蓄積されている。[0036] In a to the time t2 before the time t1 later, the saturation signal output from the comparator circuit 30 is at logic value L, the switch elements SW 61 and SW of the reset circuit 62
64 is open, and switch elements SW 62 and SW 63 are closed. During this time, charges are accumulated in the capacitor C 6 of the reset circuit 62.
【００３７】時刻ｔ２に、比較回路３０から出力される
飽和信号が論理値Ｈに変化すると、リセット回路６２の
スイッチ素子ＳＷ61およびＳＷ64は閉じて、スイッチ素
子ＳＷ62およびＳＷ63は開く。これにより、積分回路１
０の容量素子Ｃ1に蓄積されていた電荷は、リセット回
路６２の容量素子Ｃ6に蓄積されていた電荷と相殺され
て、積分回路１０から出力される積分信号の値がリセッ
トレベルＶinp1となり、ＣＤＳ回路２０から出力される
ＣＤＳ信号の値がリセットレベルＶinp2となる。その
後、直ちに、フォトダイオードＰＤから出力された電荷
が容量素子Ｃ1に新たに蓄積され、この容量素子Ｃ1に蓄
積されている電荷に応じた積分信号が出力される。[0037] At time t2, when the saturation signal output from the comparison circuit 30 changes to a logic value H, the switch elements SW 61 and SW 64 of the reset circuit 62 closes the switch elements SW 62 and SW 63 are open. Thereby, the integration circuit 1
Charge stored in the capacitor C 1 0, is offset by the charge stored in the capacitor C 6 of the reset circuit 62, the value is reset level Vinp1 next integration signal output from integration circuit 10, The value of the CDS signal output from the CDS circuit 20 becomes the reset level Vinp2. Immediately thereafter, the charge output from the photodiode PD is newly accumulated in the capacitor C 1, the integral signal corresponding to the charge accumulated in the capacitive element C 1 is output.
【００３８】時刻ｔ２’に、比較回路３０から出力され
る飽和信号が論理値Ｌに変化すると、リセット回路６２
のスイッチ素子ＳＷ61およびＳＷ64は開き、スイッチ素
子ＳＷ62およびＳＷ63は閉じて、リセット回路６２の容
量素子Ｃ6に電荷が蓄積される。At time t2 ', when the saturation signal output from the comparison circuit 30 changes to the logical value L, the reset circuit 62
The switch elements SW 61 and SW 64 open, the switch elements SW 62 and SW 63 are closed, the charge in the capacitor C 6 of the reset circuit 62 is accumulated.
【００３９】時刻ｔ３，ｔ４およびｔ５それぞれでも、
上記の時刻ｔ２での動作と同様の動作が起こる。すなわ
ち、これらの各時刻において、計数回路４０から出力さ
れる第１のデジタル信号は１増するとともに、積分回路
１０の容量素子Ｃ1は初期化され、その後、直ちに、積
分回路１０から出力される積分信号の値はリセットレベ
ルＶinp1から次第に小さくなっていき、ＣＤＳ回路２０
から出力されるＣＤＳ信号の値はリセットレベルＶinp2
から次第に大きくなっていく。そして、ＣＤＳ信号の値
が比較回路３０における基準電圧値（Ｖinp2＋Ｖmax）
以上になると、同様の動作を改めて繰り返す。At times t3, t4 and t5,
An operation similar to the operation at the time t2 described above occurs. That is, at each of these times, the first digital signal output from the counting circuit 40 increases by one, and the capacitive element C 1 of the integrating circuit 10 is initialized, and thereafter, is immediately output from the integrating circuit 10. The value of the integration signal gradually decreases from the reset level Vinp1, and the CDS circuit 20
The value of the CDS signal output from the reset level Vinp2
And gradually grow larger. Then, the value of the CDS signal is equal to the reference voltage value (Vinp2 + Vmax) in the comparison circuit 30.
At this point, the same operation is repeated.
【００４０】本実施形態に係る光検出装置２は、第１の
実施形態に係る光検出装置１が奏する効果と同様の効果
を奏する他、以下のような効果をも奏する。すなわち、
本実施形態では、時刻ｔ２，ｔ３，ｔ４およびｔ５それ
ぞれにおいて、積分回路１０のスイッチ素子ＳＷ1は開
いたままであって、積分回路１０の容量素子Ｃ6に蓄積
されていた電荷がリセット回路６２からの電荷により相
殺されることにより、積分回路１０のリセット動作が行
われる。すなわち、第１の実施形態に係る光検出装置１
では、積分回路１０のリセット動作から積分動作開始ま
で一定の時間（図３における時刻ｔ２から時刻ｔ２’ま
での時間）を要するのに対して、本実施形態に係る光検
出装置２では、積分回路１０のリセット動作の後に直ち
に積分動作が再開される。したがって、第１の実施形態
では、図３の時刻ｔ２から時刻ｔ２’までの期間では積
分作用が休止するのに対して、この第２の実施形態で
は、そのような積分作用休止期間が存在せず、連続して
積分を行うことができる。The light detection device 2 according to the present embodiment has the same effects as the light detection device 1 according to the first embodiment, and also has the following effects. That is,
In the present embodiment, at time t2, t3, t4 and t5, respectively, the switch element SW 1 is remained open, the capacitor C 6 charge reset circuit 62 which have been accumulated in the integrating circuit 10 of the integration circuit 10 , The reset operation of the integrating circuit 10 is performed. That is, the light detection device 1 according to the first embodiment
Requires a certain time (time from time t2 to time t2 ′ in FIG. 3) from the reset operation of the integration circuit 10 to the start of the integration operation, whereas the photodetection device 2 according to the present embodiment requires the integration circuit Immediately after the reset operation of 10, the integration operation is restarted. Therefore, in the first embodiment, the integration operation is suspended in the period from time t2 to time t2 ′ in FIG. 3, whereas in the second embodiment, such an integration operation suspension period does not exist. Instead, integration can be performed continuously.
【００４１】（第３の実施形態）次に、本発明に係る光
検出装置の第３の実施形態について説明する。図６は、
第３の実施形態に係る光検出装置３の回路図である。第
３の実施形態に係る光検出装置３は、第２の実施形態に
係る光検出装置２（図４）と比較すると、ＣＤＳ回路２
０が設けられていない点で異なる。(Third Embodiment) Next, a third embodiment of the photodetector according to the present invention will be described. FIG.
FIG. 9 is a circuit diagram of a light detection device 3 according to a third embodiment. The light detection device 3 according to the third embodiment is different from the light detection device 2 according to the second embodiment (FIG. 4) in that the CDS circuit 2
The difference is that 0 is not provided.
【００４２】本実施形態では、比較回路３０は、積分回
路１０から出力される積分信号を反転入力端子に入力
し、基準電圧値（Ｖinp1＋Ｖmax）を非反転入力端子に
入力して、両者の値を大小比較する。なお、フォトダイ
オードＰＤと積分回路１０との接続の態様が図示のとお
りである場合、フォトダイオードＰＤが光を受光すると
積分信号の値が小さくなっていく。そこで、本実施形態
では、リセットレベルＶinp1からの積分信号の減少幅が
値Ｖmax以上であれば、その旨を示す論理値Ｈの飽和信
号を出力する。そうでなければ、飽和信号は論理値Ｌで
ある。なお、比較回路３０の非反転入力端子に入力する
基準電圧値（Ｖinp1＋Ｖmax）は、積分回路１０のアン
プＡ1の非反転入力端子に入力する基準電圧値Ｖinp1
（すなわち、積分信号のリセットレベル）と、Ａ／Ｄ変
換回路５０のＡ／Ｄ変換レンジを規定する基準電圧値Ｖ
maxとの和である。また、Ａ／Ｄ変換回路５０は、基準
電圧値ＶmaxをＡ／Ｄ変換レンジとし、積分回路１０か
ら出力される積分信号を入力して、この積分信号をＡ／
Ｄ変換し、そのＡ／Ｄ変換の結果を第２のデジタル信号
として出力する。In this embodiment, the comparison circuit 30 inputs the integration signal output from the integration circuit 10 to the inverting input terminal, inputs the reference voltage value (Vinp1 + Vmax) to the non-inverting input terminal, and inputs both values. Compare large and small. In the case where the connection between the photodiode PD and the integration circuit 10 is as shown in the drawing, when the photodiode PD receives light, the value of the integration signal decreases. Therefore, in the present embodiment, if the reduction width of the integration signal from the reset level Vinp1 is equal to or greater than the value Vmax, a saturation signal having a logical value H indicating that is output. Otherwise, the saturation signal is a logical L. The reference voltage value to be input to the non-inverting input terminal of the comparator circuit 30 (Vinp1 + Vmax) is, the reference voltage value input to the noninverting input terminal of the amplifier A 1 of the integrating circuit 10 Vinp1
(That is, the reset level of the integration signal) and the reference voltage value V that defines the A / D conversion range of the A / D conversion circuit 50.
It is the sum with max. The A / D conversion circuit 50 sets the reference voltage value Vmax as an A / D conversion range, inputs an integration signal output from the integration circuit 10, and converts the integration signal into an A / D signal.
D / D conversion and outputs the result of the A / D conversion as a second digital signal.
【００４３】本実施形態に係る光検出装置３は、第２の
実施形態に係る光検出装置２の動作と略同様に動作し、
第２の実施形態に係る光検出装置２が奏する効果と略同
様の効果を奏する。ただし、本実施形態では、ＣＤＳ回
路２０が設けられていないので、積分回路１０から出力
される積分信号にオフセット変動が含まれていたとして
も、この影響を除去することができないが、更に回路規
模が小さく、コストが安く、消費電力が小さくなる。The photodetector 3 according to the present embodiment operates in substantially the same manner as the operation of the photodetector 2 according to the second embodiment.
An effect similar to that obtained by the light detection device 2 according to the second embodiment is obtained. However, in the present embodiment, since the CDS circuit 20 is not provided, even if the integration signal output from the integration circuit 10 includes the offset fluctuation, the influence cannot be eliminated, but the circuit scale is further increased. , Cost is low, and power consumption is small.
【００４４】（第４の実施形態）次に、本発明に係る光
検出装置の第４の実施形態について説明する。図７は、
第４の実施形態に係る光検出装置４の回路図である。第
４の実施形態に係る光検出装置４は、Ａ／Ｄ変換回路５
０を除いて第２の実施形態に係る光検出装置２（図４）
をアレイ化したものである。(Fourth Embodiment) Next, a fourth embodiment of the photodetector according to the present invention will be described. FIG.
FIG. 14 is a circuit diagram of a light detection device 4 according to a fourth embodiment. The light detection device 4 according to the fourth embodiment includes an A / D conversion circuit 5
Except for 0, the photodetector 2 according to the second embodiment (FIG. 4)
Are arrayed.
【００４５】本実施形態に係る光検出装置４は、Ｌ組
（Ｌ≧２）のユニット１００1〜１００L、シフトレジス
タ２００およびＡ／Ｄ変換回路５０を備える。各ユニッ
ト１００1〜１００Lそれぞれは、フォトダイオードＰ
Ｄ、積分回路１０、ＣＤＳ回路２０、比較回路３０、計
数回路４０、リセット回路６２、ホールド回路７０およ
びスイッチ素子列８０を備える。The photodetector 4 according to this embodiment includes L sets (L ≧ 2) of units 100 1 to 100 L , a shift register 200 and an A / D conversion circuit 50. Each of the units 100 1 to 100 L has a photodiode P
D, an integrating circuit 10, a CDS circuit 20, a comparing circuit 30, a counting circuit 40, a reset circuit 62, a hold circuit 70, and a switch element array 80.
【００４６】ホールド回路７０は、図８に回路図を示す
ように、入力端子と出力端子との間に順にスイッチ素子
ＳＷ7およびアンプＡ7を有しており、スイッチ素子ＳＷ
7とアンプＡ7との間の接続点が容量素子Ｃ7を介して接
地されている。このホールド回路７０は、スイッチ素子
ＳＷ7が閉じているときに入力端子に入力したＣＤＳ信
号を容量素子Ｃ7に記憶し、スイッチ素子ＳＷ7が開いた
後も、容量素子Ｃ7に記憶されているＣＤＳ信号を保持
し、このＣＤＳ信号をアンプＡ7を介して出力端子から
出力する。As shown in the circuit diagram of FIG. 8, the hold circuit 70 has a switch element SW 7 and an amplifier A 7 between an input terminal and an output terminal in order.
A connection point between the amplifier 7 and the amplifier A 7 is grounded via the capacitive element C 7 . The hold circuit 70 stores the CDS signal input to the input terminal when the switch element SW 7 is closed the capacitor C 7, even after the switching element SW 7 is opened, stored in the capacitor C 7 holding the CDS signal are outputs the CDS signal from the output terminal through the amplifier a 7.
【００４７】スイッチ素子列８０は、計数回路４０から
出力される第１のデジタル信号のビット数Ｍに値１を加
えた個数のスイッチ素子が並列的に設けられたものであ
って、これら（Ｍ＋１）個のスイッチ素子が同時に開閉
する。このスイッチ素子列８０は、閉じているときに、
計数回路４０から出力されるＭビットの第１のデジタル
信号を出力し、また、ホールド回路７０により保持され
出力されるＣＤＳ信号をＡ／Ｄ変換回路５０へ出力す
る。The switch element array 80 has a number of switch elements obtained by adding a value 1 to the number of bits M of the first digital signal output from the counting circuit 40. ) Switch elements open and close simultaneously. When the switch element array 80 is closed,
An M-bit first digital signal output from the counting circuit 40 is output, and the CDS signal held and output by the hold circuit 70 is output to the A / D conversion circuit 50.
【００４８】シフトレジスタ２００は、Ｌ組のユニット
１００1〜１００Lそれぞれのスイッチ素子列８０を順次
に閉じる。Ａ／Ｄ変換回路５０は、Ｌ組のユニット１０
０1〜１００Lのうち何れかのユニットから出力されるＣ
ＤＳ信号を入力して、このＣＤＳ信号をＡ／Ｄ変換し、
そのＡ／Ｄ変換の結果をＮビットの第２のデジタル信号
として出力する。The shift register 200 sequentially closes the switch element rows 80 of each of the L sets of units 100 1 to 100 L. The A / D conversion circuit 50 includes L units 10
0 1 to 100 C which is output from any of the units of L
A DS signal is input, and this CDS signal is A / D converted.
The result of the A / D conversion is output as an N-bit second digital signal.
【００４９】本実施形態に係る光検出装置４では、Ｌ組
のユニット１００1〜１００Lそれぞれのフォトダイオー
ドＰＤ、積分回路１０、ＣＤＳ回路２０、比較回路３
０、計数回路４０およびリセット回路６２は、図２に示
したタイミングチャートの時刻ｔ６までは同様に動作す
る。In the photodetecting device 4 according to this embodiment, the photodiode PD, the integrating circuit 10, the CDS circuit 20, and the comparing circuit 3 of each of the L units 100 1 to 100 L
0, the counting circuit 40 and the reset circuit 62 operate similarly until time t6 in the timing chart shown in FIG.
【００５０】本実施形態では、Ｌ組のユニット１００1
〜１００Lそれぞれにおいて、ホールド回路７０のスイ
ッチ素子ＳＷ7は、時刻ｔ６前に一旦閉じて時刻ｔ６に
開く、これにより、時刻ｔ６にＣＤＳ回路２０から出力
されているＣＤＳ信号がホールド回路７０の容量素子Ｃ
7に保持され、時刻ｔ６以降、このＣＤＳ信号はアンプ
Ａ7を介して出力端子から出力される。In this embodiment, L units 100 1
1 to 100 L , the switch element SW 7 of the hold circuit 70 closes once before the time t 6 and opens at the time t 6, so that the CDS signal output from the CDS circuit 20 at the time t 6 Element C
7 is held, after the time t6, the CDS signal output from the output terminal through the amplifier A 7.
【００５１】時刻ｔ６以降、先ず、第１番目のユニット
１００1のスイッチ素子列８０のみがシフトレジスタ２
００の制御により閉じる。そして、第１番目のユニット
１００1の計数回路４０から出力されたＭビットの第１
のデジタル信号が第１番目のユニット１００1より出力
される。また、第１番目のユニット１００1のホールド
回路７０により保持され出力されたＣＤＳ信号がＡ／Ｄ
変換回路５０によりＡ／Ｄ変換され、Ｎビットの第２の
デジタル信号がＡ／Ｄ変換回路５０より出力される。す
なわち、第１番目のユニット１００1のスイッチ素子列
８０が閉じている間に、第１番目のユニット１００1の
フォトダイオードＰＤが受光した光量に応じたデジタル
信号（上位Ｍビットの第１のデジタル信号＋下位Ｎビッ
トの第２のデジタル信号）が、この光検出装置４の出力
信号として出力される。After time t6, first, only the switch element row 80 of the first unit 1001
Close by the control of 00. Then, the first bit of the M bits output from the counting circuit 40 of the first unit 100 1
Is output from the first unit 100 1 . Also, the CDS signal held and output by the hold circuit 70 of the first unit 100 1 is A / D
A / D conversion is performed by the conversion circuit 50, and an N-bit second digital signal is output from the A / D conversion circuit 50. That is, while the switch element row 80 of the first unit 100 1 is closed, a digital signal (first M-bit first digital signal) corresponding to the amount of light received by the photodiode PD of the first unit 100 1 A signal + a second digital signal of lower N bits) is output as an output signal of the photodetector 4.
【００５２】続いて、第２番目のユニット１００2のス
イッチ素子列８０のみがシフトレジスタ２００の制御に
より閉じる。そして、第２番目のユニット１００2の計
数回路４０から出力されたＭビットの第１のデジタル信
号が第２番目のユニット１００2より出力される。ま
た、第２番目のユニット１００2のホールド回路７０に
より保持され出力されたＣＤＳ信号がＡ／Ｄ変換回路５
０によりＡ／Ｄ変換され、Ｎビットの第２のデジタル信
号がＡ／Ｄ変換回路５０より出力される。すなわち、第
２番目のユニット１００2のスイッチ素子列８０が閉じ
ている間に、第２番目のユニット１００2のフォトダイ
オードＰＤが受光した光量に応じたデジタル信号（上位
Ｍビットの第１のデジタル信号＋下位Ｎビットの第２の
デジタル信号）が、この光検出装置４の出力信号として
出力される。Subsequently, only the switch element row 80 of the second unit 1002 closes under the control of the shift register 200. The first digital signal of M bits output from the second unit 100 2 of the counting circuit 40 is output from the second unit 100 2. The CDS signal held and output by the hold circuit 70 of the second unit 100 2 is output to the A / D conversion circuit 5.
A / D conversion is performed by 0, and an N-bit second digital signal is output from the A / D conversion circuit 50. That is, while the switch element row 80 of the second unit 1002 is closed, a digital signal (first M-bit first digital signal) corresponding to the amount of light received by the photodiode PD of the second unit 1002 A signal + a second digital signal of lower N bits) is output as an output signal of the photodetector 4.
【００５３】以降も同様にして、ユニット１００3〜１
００LそれぞれのフォトダイオードＰＤが受光した光量
に応じたデジタル信号（上位Ｍビットの第１のデジタル
信号＋下位Ｎビットの第２のデジタル信号）が、この光
検出装置４の出力信号として順次に出力される。In the same manner, the units 100 3 to 1
A digital signal (first digital signal of upper M bits + second digital signal of lower N bits) corresponding to the amount of light received by each photodiode PD of 00 L is sequentially output as an output signal of the photodetector 4. Is output.
【００５４】本実施形態に係る光検出装置４は、第２の
実施形態に係る光検出装置２が奏する効果と同様の効果
を奏する他、以下のような効果をも奏する。すなわち、
本実施形態に係る光検出装置４は、複数のフォトダイオ
ードＰＤが１次元状または２次元状にアレイ配置される
ことにより、１次元または２次元の光像を撮像すること
ができる。しかも、各フォトダイオードＰＤによる光検
出のダイナミックレンジ（デジタル信号のビット数）が
大きいので、撮像される光像の階調数を多くすることが
できる。The photodetector 4 according to the present embodiment has the same effects as the photodetector 2 according to the second embodiment, and also has the following effects. That is,
The photodetecting device 4 according to the present embodiment can capture a one-dimensional or two-dimensional optical image by arranging a plurality of photodiodes PD in a one-dimensional or two-dimensional array. In addition, since the dynamic range (the number of bits of a digital signal) of light detection by each photodiode PD is large, the number of tones of a light image to be captured can be increased.
【００５５】本発明は、上記実施形態に限定されるもの
ではなく種々の変形が可能である。例えば、アレイ化す
るに際しては、第４の実施形態ではＡ／Ｄ変換回路５０
を各ユニットに含めることなく共通のものとしたが、Ａ
／Ｄ変換回路５０を各ユニットに含めてアレイ化しても
よい。半導体チップ上に集積化することを考えると、前
者の場合には、分解能が高いＡ／Ｄ変換回路を実現する
ことができるものの、撮像スピードが犠牲となるのに対
して、後者の場合には、高速撮像が可能となるものの、
Ａ／Ｄ変換回路の分解能を高めることができない。The present invention is not limited to the above embodiment, but can be variously modified. For example, when forming an array, in the fourth embodiment, the A / D conversion circuit 50 is used.
Is common without being included in each unit.
The / D conversion circuit 50 may be included in each unit to form an array. Considering integration on a semiconductor chip, in the former case, an A / D conversion circuit with high resolution can be realized, but the imaging speed is sacrificed, whereas in the latter case, , Although high-speed imaging is possible,
The resolution of the A / D conversion circuit cannot be increased.
【００５６】また、第４の実施形態では第２の実施形態
に係る光検出装置をアレイ化したが、第１または第３の
実施形態に係る光検出装置をアレイ化してもよい。ま
た、第３の実施形態において、リセット回路６２に替え
て、第１の実施形態における論理和回路６１を設けても
よい。In the fourth embodiment, the photodetectors according to the second embodiment are arrayed, but the photodetectors according to the first or third embodiment may be arrayed. Further, in the third embodiment, the OR circuit 61 in the first embodiment may be provided instead of the reset circuit 62.
【００５７】[0057]
【発明の効果】以上、詳細に説明したとおり、本発明に
よれば、受光した光の光量に応じて受光素子より出力さ
れた電流信号は積分回路に入力し、この積分回路では、
その電流信号に応じた電荷が蓄積され、その蓄積された
電荷の量に応じた積分信号が出力される。比較回路で
は、積分回路から出力された積分信号の値と基準電圧値
とが大小比較され、積分信号の値が基準電圧値以上であ
れば、その旨を示す飽和信号が出力される。そして、リ
セット手段により、比較回路から出力される飽和信号に
基づいて、積分信号の値が基準電圧値以上であるとき
に、積分回路に蓄積されている電荷がリセットされる。
計数回路により、この飽和信号に基づいて、積分信号の
値が基準電圧値以上となった事象が計数されて、その計
数値が第１のデジタル信号として出力される。また、積
分回路から出力された積分信号は、基準電圧値をＡ／Ｄ
変換レンジとするＡ／Ｄ変換回路によりＡ／Ｄ変換され
て、そのＡ／Ｄ変換の結果が第２のデジタル信号として
出力される。第１および第２のデジタル信号が、この光
検出装置の出力信号となる。As described above in detail, according to the present invention, a current signal output from a light receiving element according to the amount of received light is input to an integrating circuit.
Charges corresponding to the current signal are accumulated, and an integration signal corresponding to the amount of the accumulated charges is output. The comparison circuit compares the value of the integration signal output from the integration circuit with the reference voltage value, and if the value of the integration signal is equal to or greater than the reference voltage value, outputs a saturation signal indicating that. Then, based on the saturation signal output from the comparison circuit, the reset means resets the charge stored in the integration circuit when the value of the integration signal is equal to or higher than the reference voltage value.
The counting circuit counts, based on the saturation signal, an event in which the value of the integrated signal becomes equal to or higher than the reference voltage value, and outputs the counted value as a first digital signal. In addition, the integration signal output from the integration circuit has a reference voltage value of A / D
A / D conversion is performed by an A / D conversion circuit having a conversion range, and the result of the A / D conversion is output as a second digital signal. The first and second digital signals are output signals of the photodetector.
【００５８】したがって、Ａ／Ｄ変換回路に加えて比較
回路や計数回路を設けたことにより、光検出のダイナミ
ックレンジ（出力されるデジタル信号のビット数）を大
きくすることができる。また、積分回路に蓄積される電
荷をダンプすることが無いので、スイッチングノイズの
問題が生じることなく、光検出精度が優れ、微弱光の光
量を検出するのにも好適である。また、比較回路、計数
回路およびリセット手段の回路規模が小さく、したがっ
て、コストが安く、また、消費電力が小さい。Therefore, by providing a comparison circuit and a counting circuit in addition to the A / D conversion circuit, the dynamic range of light detection (the number of bits of the output digital signal) can be increased. In addition, since the charge accumulated in the integration circuit is not dumped, the problem of switching noise does not occur, the light detection accuracy is excellent, and it is suitable for detecting the amount of weak light. Further, the circuit scale of the comparison circuit, the counting circuit, and the reset means is small, so that the cost is low and the power consumption is small.
【００５９】また、積分回路の後段にＣＤＳ回路を備え
ることにより、積分回路から出力される積分信号に含ま
れるオフセット変動の影響をＣＤＳ回路により除去する
ことができる。Further, by providing the CDS circuit at the subsequent stage of the integration circuit, the influence of offset fluctuation included in the integration signal output from the integration circuit can be eliminated by the CDS circuit.
【００６０】また、受光素子、積分回路、比較回路、リ
セット手段および計数回路を複数組備えることにより、
各組それぞれの受光素子が受光した光の光量に応じた第
１および第２のデジタル信号が順次に出力されるので、
多くの階調数で１次元または２次元の光像を撮像するこ
とができる。Further, by providing a plurality of sets of light receiving elements, integrating circuits, comparing circuits, reset means and counting circuits,
Since the first and second digital signals corresponding to the amounts of light received by the light receiving elements of each set are sequentially output,
A one-dimensional or two-dimensional light image can be captured with many gradations.
【００６１】また、リセット手段は、積分回路に蓄積さ
れている電荷を相殺するだけの電荷を注入することで、
積分回路に蓄積されている電荷をリセットするのが好適
であり、この場合には、積分回路のリセット動作の後に
直ちに積分動作が再開されるので、リセットに時間を要
せず、積分作用を中段することないので、連続して積分
を行うことができる。Further, the reset means injects charges that cancel out the charges accumulated in the integration circuit,
It is preferable to reset the electric charge accumulated in the integration circuit. In this case, the integration operation is restarted immediately after the reset operation of the integration circuit. Therefore, integration can be performed continuously.
【図１】第１の実施形態に係る光検出装置の回路図であ
る。FIG. 1 is a circuit diagram of a photodetector according to a first embodiment.
【図２】第１の実施形態に係る光検出装置の動作を説明
するタイミングチャートである。FIG. 2 is a timing chart illustrating the operation of the photodetector according to the first embodiment.
【図３】第１の実施形態に係る光検出装置の時刻ｔ２付
近における動作を説明するために時間軸を拡大したタイ
ミングチャートである。FIG. 3 is a timing chart in which a time axis is enlarged to explain an operation of the photodetector according to the first embodiment near time t2.
【図４】第２の実施形態に係る光検出装置の回路図であ
る。FIG. 4 is a circuit diagram of a photodetector according to a second embodiment.
【図５】第２の実施形態に係る光検出装置の時刻ｔ２付
近における動作を説明するために時間軸を拡大したタイ
ミングチャートである。FIG. 5 is a timing chart in which a time axis is enlarged to explain an operation of the photodetector according to the second embodiment near time t2.
【図６】第３の実施形態に係る光検出装置の回路図であ
る。FIG. 6 is a circuit diagram of a photodetector according to a third embodiment.
【図７】第４の実施形態に係る光検出装置の回路図であ
る。FIG. 7 is a circuit diagram of a photodetector according to a fourth embodiment.
【図８】ホールド回路の回路図である。FIG. 8 is a circuit diagram of a hold circuit.
１〜４…光検出装置、１０…積分回路、２０…ＣＤＳ回
路、３０…比較回路、４０…計数回路、５０…Ａ／Ｄ変
換回路、６１…論理和回路、６２…リセット回路、７０
…ホールド回路、８０…スイッチ素子列、２００…シフ
トレジスタ。1-4 photodetector, 10 integration circuit, 20 CDS circuit, 30 comparison circuit, 40 counting circuit, 50 A / D conversion circuit, 61 OR circuit, 62 reset circuit, 70
... hold circuit, 80 ... switch element row, 200 ... shift register.
フロントページの続き Ｆターム(参考） 2G065 AA04 AA11 AB04 BA09 BA33 BA34 BC01 BC08 BC14 BC15 BC16 BC17 BC28 5C024 AA01 CA05 CA15 EA04 FA01 GA48 HA06 HA07 HA14 HA17 HA18 5F049 MA01 NA19 NA20 NB03 NB05 UA20 Continued on front page F-term (reference) 2G065 AA04 AA11 AB04 BA09 BA33 BA34 BC01 BC08 BC14 BC15 BC16 BC17 BC28 5C024 AA01 CA05 CA15 EA04 FA01 GA48 HA06 HA07 HA14 HA17 HA18 5F049 MA01 NA19 NA20 NB03 NB05 UA20
Claims (5)
力する受光素子と、 前記受光素子から出力された電流信号に応じて電荷を蓄
積して、その蓄積された電荷の量に応じた積分信号を出
力する積分回路と、 前記積分信号の値と基準電圧値とを大小比較して、前記
積分信号の値が前記基準電圧値以上であれば、その旨を
示す飽和信号を出力する比較回路と、 前記飽和信号に基づいて、前記積分信号の値が前記基準
電圧値以上であるときに、前記積分回路に蓄積されてい
る電荷をリセットするリセット手段と、 前記飽和信号に基づいて、前記積分信号の値が前記基準
電圧値以上となった事象を計数して、その計数値を第１
のデジタル信号として出力する計数回路と、 前記基準電圧値をＡ／Ｄ変換レンジとして前記積分信号
をＡ／Ｄ変換して、そのＡ／Ｄ変換の結果を第２のデジ
タル信号として出力するＡ／Ｄ変換回路と、 を備えることを特徴とする光検出装置。1. A light receiving element for outputting a current signal corresponding to the amount of received light, and accumulating electric charge in accordance with the current signal output from the light receiving element; An integration circuit that outputs an integration signal; and a magnitude comparison between the value of the integration signal and a reference voltage value. If the value of the integration signal is equal to or greater than the reference voltage value, a comparison signal that outputs a saturation signal indicating that. A reset circuit configured to reset the electric charge stored in the integration circuit when a value of the integration signal is equal to or more than the reference voltage value based on the saturation signal; An event in which the value of the integration signal becomes equal to or more than the reference voltage value is counted, and the counted value is set to the first value.
And a A / D converter that converts the reference voltage value into an A / D conversion range, A / D converts the integrated signal, and outputs the result of the A / D conversion as a second digital signal. A photodetector, comprising: a D conversion circuit.
回路、前記リセット手段および前記計数回路を複数組備
え、この複数組に対して前記Ａ／Ｄ変換回路を１つ備
え、 前記複数組それぞれに設けられ、各積分回路から出力さ
れる積分信号を保持して前記Ａ／Ｄ変換回路へ順次に出
力するホールド回路を更に備える、 ことを特徴とする請求項１記載の光検出装置。2. A plurality of sets of the light receiving element, the integration circuit, the comparison circuit, the reset means, and the counting circuit, and one of the A / D conversion circuits is provided for the plurality of sets. The photodetector according to claim 1, further comprising: a hold circuit provided in the first and second circuits, and holding the integrated signals output from the respective integration circuits and sequentially outputting the integrated signals to the A / D conversion circuit.
力する受光素子と、 前記受光素子から出力された電流信号に応じて電荷を蓄
積して、その蓄積された電荷の量に応じた積分信号を出
力する積分回路と、 前記積分信号の値の変化量に応じた値のＣＤＳ信号を出
力するＣＤＳ回路と、 前記ＣＤＳ信号の値と基準電圧値とを大小比較して、前
記ＣＤＳ信号の値が前記基準電圧値以上であれば、その
旨を示す飽和信号を出力する比較回路と、 前記飽和信号に基づいて、前記ＣＤＳ信号の値が前記基
準電圧値以上であるときに、前記積分回路に蓄積されて
いる電荷をリセットするリセット手段と、 前記飽和信号に基づいて、前記ＣＤＳ信号の値が前記基
準電圧値以上となった事象を計数して、その計数値を第
１のデジタル信号として出力する計数回路と、 前記基準電圧値をＡ／Ｄ変換レンジとして前記ＣＤＳ信
号をＡ／Ｄ変換して、そのＡ／Ｄ変換の結果を第２のデ
ジタル信号として出力するＡ／Ｄ変換回路と、 を備えることを特徴とする光検出装置。3. A light-receiving element for outputting a current signal corresponding to the amount of light received, and accumulating electric charge in accordance with the current signal output from the light-receiving element, and accumulating electric charge in accordance with the amount of the accumulated electric charge. An integration circuit that outputs an integration signal; a CDS circuit that outputs a CDS signal having a value corresponding to the amount of change in the value of the integration signal; and a comparison between the value of the CDS signal and a reference voltage value. If the value of the CDS signal is equal to or greater than the reference voltage value, a comparison circuit that outputs a saturation signal indicating that the value is equal to or greater than the reference voltage value. Reset means for resetting the electric charge stored in the circuit; counting the event in which the value of the CDS signal becomes equal to or higher than the reference voltage value based on the saturation signal; Total output as And an A / D conversion circuit that A / D converts the CDS signal using the reference voltage value as an A / D conversion range and outputs a result of the A / D conversion as a second digital signal. A photodetector characterized by the above-mentioned.
Ｓ回路、前記比較回路、前記リセット手段および前記計
数回路を複数組備え、この複数組に対して前記Ａ／Ｄ変
換回路を１つ備え、 前記複数組それぞれに設けられ、各ＣＤＳ回路から出力
されるＣＤＳ信号を保持して前記Ａ／Ｄ変換回路へ順次
に出力するホールド回路を更に備える、 ことを特徴とする請求項３記載の光検出装置。4. The light receiving element, the integration circuit, and the CD
A plurality of sets of the S circuit, the comparison circuit, the reset means, and the counting circuit are provided, and one A / D conversion circuit is provided for the plurality of sets. The plurality of sets are provided in each of the plurality of sets and output from each CDS circuit. 4. The photodetector according to claim 3, further comprising a hold circuit that holds the CDS signal and sequentially outputs the CDS signal to the A / D conversion circuit.
積されている電荷を相殺するだけの電荷を注入すること
で、前記積分回路に蓄積されている電荷をリセットす
る、ことを特徴とする請求項１または３に記載の光検出
装置。5. The reset unit according to claim 1, wherein the reset unit resets the charge stored in the integration circuit by injecting a charge that cancels the charge stored in the integration circuit. Item 4. The photodetector according to item 1 or 3.
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