JP2001125526A - Display device - Google Patents

Display device

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Publication number
JP2001125526A
JP2001125526A JP30574099A JP30574099A JP2001125526A JP 2001125526 A JP2001125526 A JP 2001125526A JP 30574099 A JP30574099 A JP 30574099A JP 30574099 A JP30574099 A JP 30574099A JP 2001125526 A JP2001125526 A JP 2001125526A
Authority
JP
Japan
Prior art keywords
potential
control potential
display device
control
threshold
Prior art date
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Pending
Application number
JP30574099A
Other languages
Japanese (ja)
Inventor
Mutsumi Kimura
睦 木村
Hiroshi Maeda
浩 前田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Seiko Epson Corp
Original Assignee
Seiko Epson Corp
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Filing date
Publication date
Application filed by Seiko Epson Corp filed Critical Seiko Epson Corp
Priority to JP30574099A priority Critical patent/JP2001125526A/en
Publication of JP2001125526A publication Critical patent/JP2001125526A/en
Pending legal-status Critical Current

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  • Liquid Crystal (AREA)
  • Electroluminescent Light Sources (AREA)
  • Liquid Crystal Display Device Control (AREA)
  • Control Of Indicators Other Than Cathode Ray Tubes (AREA)
  • Control Of El Displays (AREA)

Abstract

PROBLEM TO BE SOLVED: To realize the complete ON state and the complete OFF state of a display element which are required in an area gradation system and also to make flicker not to be observed even when a screen scanning frequency is made to be a frequency lower than 60 Hz and moreover to reduce the power consumption of a driving circuit. SOLUTION: Threshold potentials for making a display element to be in ON and OFF states are defined as ON and OFF threshold potentials and control potentials which are to be applied to the ON and OFF states are defined as ON and OFF control potentials. The voltage width between the ON control potential and the OFF control potential is set to be larger than the voltage width between the ON threshold potential and the OFF threshold potential by the extent of widths of anticipated potential variations (dV1, dV2). Then, a screen scanning frequency is made to be lower than 60 Hz within a range that this condition is kepy.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【0001】[0001]

【発明の属する技術分野】本発明は、表示装置、特に、
高画質および低消費電力を実現する、薄膜トランジスタ
駆動有機エレクトロルミネッセンス表示装置および薄膜
トランジスタ駆動液晶表示装置に関する。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a display device,
The present invention relates to a thin film transistor driven organic electroluminescence display device and a thin film transistor driven liquid crystal display device which realize high image quality and low power consumption.

【0002】[0002]

【従来の技術】最近、有機エレクトロルミネッセンス表
示装置は、将来的に究極の薄型、軽量、小型、低消費電
力などを実現するディスプレイとして、注目されてい
る。この有機エレクトロルミネッセンス表示装置は、今
後広汎かつ多数用いられるようになると期待されてい
る。
2. Description of the Related Art Recently, an organic electroluminescent display device has been attracting attention as a display realizing the ultimate thin, lightweight, compact and low power consumption in the future. This organic electroluminescence display device is expected to be widely used in a large number in the future.

【0003】一方、現在、液晶表示装置は、パソコンモ
ニタ、ノートパソコン、携帯情報端末、カーナビゲーシ
ョンシステム、ポータブルテレビ、壁掛けテレビ、ビデ
オビューファインダーなどのディスプレイとして、既に
広汎かつ多数用いられている。今後さらに利用範囲は拡
大してゆくことが予想される。
On the other hand, at present, liquid crystal display devices are already widely and widely used as displays for personal computer monitors, notebook computers, portable information terminals, car navigation systems, portable televisions, wall-mounted televisions, video viewfinders, and the like. It is expected that the range of use will further expand in the future.

【0004】これらのディスプレイの駆動方法のひとつ
に、面積階調方式がある(M. Kimura, et al., Proc. E
uro Display '99, to be published、特開平9-23310
7)。面積階調方式とは、マトリクス状に配置された各
々の表示素子が複数の副表示素子から構成され、副表示
素子は制御電位によりオン状態またはオフ状態の2状態
のいずれかに制御され、オン状態の前記副表示素子の総
面積を変化させて階調を得る方式である。
One of the driving methods of these displays is an area gradation method (M. Kimura, et al., Proc. E
uro Display '99, to be published, JP 9-23310
7). In the area gray scale method, each display element arranged in a matrix is composed of a plurality of sub-display elements, and the sub-display elements are controlled to one of two states of an on state or an off state by a control potential, and are turned on. This is a method of obtaining a gray scale by changing the total area of the sub-display elements in a state.

【0005】有機エレクトロルミネッセンス表示装置に
対する面積階調方式の利点は、画質均一性向上である。
従来用いられているConductance Control方式(T. Shim
oda,M. Kimura, et al., Proc. Asia Display 98, 217
(1998))の有機エレクトロルミネッセンス表示素子で
は、中間電圧印加時の発光輝度均一性が悪い。そこで、
面積階調方式により、発光輝度均一性のよいオン状態お
よびオフ状態のみを用いることで、画質均一性向上を実
現する(M. Kimura, et al., Proc. Euro Display '99,
to be published、特開平9-233107)。
An advantage of the area gray scale method over the organic electroluminescence display device is that the uniformity of image quality is improved.
Conventionally used Conductance Control method (T. Shim
oda, M. Kimura, et al., Proc. Asia Display 98, 217
(1998)), the uniformity of light emission luminance when an intermediate voltage is applied is poor. Therefore,
By using only the on-state and off-state with good emission luminance uniformity by the area gradation method, the image quality uniformity is improved (M. Kimura, et al., Proc. Euro Display '99,
to be published, JP-A-9-233107).

【0006】液晶表示装置に対する面積階調方式の利点
は、広視角化である。広く用いられているTwist Nemati
c方式の液晶セルでは、中間電圧印加時の視角依存性が
大きい。そこで、面積階調方式により、視角依存性の少
ないオン状態およびオフ状態のみを用いることで、広視
角化を実現する。
An advantage of the area gray scale method over the liquid crystal display device is that the viewing angle is widened. Twist Nemati is widely used
The c-type liquid crystal cell has a large viewing angle dependency when an intermediate voltage is applied. Therefore, a wide viewing angle is realized by using only the on-state and the off-state with little viewing angle dependence by the area gradation method.

【0007】[0007]

【発明が解決しようとする課題】液晶表示装置や有機エ
レクトロルミネッセンス表示装置に用いられる面積階調
方式では、完全なオン状態およびオフ状態が要求され
る。そこで、本発明の第1の目的は、完全なオン状態お
よびオフ状態を実現することである。
In an area gray scale method used for a liquid crystal display device or an organic electroluminescence display device, a complete on state and an off state are required. Therefore, a first object of the present invention is to realize a complete on-state and off-state.

【0008】液晶表示装置や有機エレクトロルミネッセ
ンス表示装置に期待される特性のひとつに、駆動回路の
消費電力低減が挙げられる。現在のほとんどのディスプ
レイの画面走査周波数は、60Hzである。画面走査周波数
の低周波数化ができれば、駆動回路の消費電力を、大幅
に低減することが可能である。しかしながら、従来のデ
ィスプレイにおいて、画面走査周波数を60Hzよりも低周
波数化すると、フリッカが観測されるようになってしま
う。また、30Hz程度のフリッカは、場合により、視覚を
通じて健康に重大な問題を引き起こすことが知られてい
る(ポケモン症候群)。そこで、本発明の第2の目的
は、画面走査周波数を60Hzよりも低周波数化しても、フ
リッカが観測されないようにして、駆動回路の消費電力
低減を実現することである。
One of the characteristics expected of a liquid crystal display device or an organic electroluminescence display device is a reduction in power consumption of a driving circuit. The screen scanning frequency of most current displays is 60 Hz. If the screen scanning frequency can be reduced, the power consumption of the driving circuit can be significantly reduced. However, in the conventional display, when the screen scanning frequency is set lower than 60 Hz, flicker is observed. In addition, flicker at about 30 Hz is known to cause serious health problems through visual perception (Pokemon Syndrome). Therefore, a second object of the present invention is to reduce the power consumption of the drive circuit by preventing flicker from being observed even when the screen scanning frequency is reduced to a frequency lower than 60 Hz.

【0009】[0009]

【課題を解決するための手段】請求項1記載の本発明
は、マトリクス状に配置された画素の各々に表示素子が
形成され、表示素子は複数の副表示素子から構成され、
副表示素子は制御電位によりオン状態またはオフ状態の
2状態のいずれかに制御され、オン状態の副表示素子の
総面積を変化させて階調を得る、表示装置において、副
表示素子がオン状態となるための閾値電位をオン閾値電
位とし、副表示素子がオフ状態となるための閾値電位を
オフ閾値電位とし、オン閾値電位およびオフ閾値電位の
うち低電位のほうを低閾値電位とし、オン閾値電位およ
びオフ閾値電位のうち高電位のほうを高閾値電位とし、
オン状態に対して印加する制御電位をオン制御電位と
し、オフ状態に対して印加する制御電位をオフ制御電位
とし、オン制御電位およびオフ制御電位のうち低電位の
ほうを低制御電位とし、オン制御電位およびオフ制御電
位のうち高電位のほうを高制御電位とし、画面走査期間
内の低制御電位の変化量をdV1とし、画面走査期間内の
高制御電位の変化量をdV2とするとき、低制御電位は低
閾値電位よりもdV1だけ低く設定され、高制御電位は高
閾値電位よりもdV2だけ高く設定されることを特徴とす
る、表示装置である。
According to the present invention, a display element is formed in each of the pixels arranged in a matrix, and the display element is constituted by a plurality of sub-display elements.
The sub-display element is turned on or off depending on the control potential.
In a display device which is controlled to one of two states and obtains a gray scale by changing the total area of the sub-display elements in the ON state, a threshold potential for the sub-display element to be in the ON state is set to an ON threshold potential, The threshold potential for turning off the display element is an off threshold potential, the lower one of the on threshold potential and the off threshold potential is the lower threshold potential, and the higher one of the on threshold potential and the off threshold potential is the higher threshold potential. High threshold potential,
The control potential applied to the ON state is set to the ON control potential, the control potential applied to the OFF state is set to the OFF control potential, and the lower one of the ON control potential and the OFF control potential is set to the low control potential. When the higher potential of the control potential and the OFF control potential is set to the higher control potential, the change amount of the lower control potential during the screen scanning period is set to dV1, and the change amount of the higher control potential during the screen scanning period is set to dV2, The display device is characterized in that the low control potential is set to be dV1 lower than the low threshold potential, and the high control potential is set to be dV2 higher than the high threshold potential.

【0010】本構成によれば、制御電位が画面走査期間
内に変化しても、各副表示素子を、画面走査の全期間に
対して、完全なオン状態または完全なオフ状態にするこ
とが、可能となる。
According to this configuration, even if the control potential changes during the screen scanning period, each sub-display element can be completely turned on or completely off for the entire screen scanning period. , Becomes possible.

【0011】請求項2記載の本発明は、請求項1記載の
表示装置において、制御電位を保持する静電容量をCと
し、オン状態における静電容量からのリーク電流をI1と
し、オフ状態における静電容量からのリーク電流をI2と
し、画面走査期間をTとするとき、dV1=I1・T/C、dV2=I2・
T/Cで表されることを特徴とする、表示装置である。
According to a second aspect of the present invention, in the display device of the first aspect, the capacitance holding the control potential is C, the leak current from the capacitance in the on state is I1, and the capacitance in the off state is I1. When the leakage current from the capacitance is I2 and the screen scanning period is T, dV1 = I1T / C, dV2 = I2
A display device characterized by being represented by T / C.

【0012】本構成によれば、静電容量からのリーク電
流が存在しても、各副表示素子を、画面走査の全期間に
対して、完全なオン状態または完全なオフ状態にするこ
とが、可能となる。
According to this structure, each sub-display element can be completely turned on or completely turned off for the entire period of the screen scanning even if there is a leakage current from the capacitance. , Becomes possible.

【0013】請求項3記載の本発明は、請求項1記載の
表示装置において、低制御電位が低閾値電位よりもdV1
だけ低く、高制御電位が高閾値電位よりもdV2だけ高い
という条件を保つ範囲内で、画面走査周波数を60Hzより
も低くすることを特徴とする、表示装置である。
According to a third aspect of the present invention, in the display device according to the first aspect, the low control potential is lower than the low threshold potential by dV1.
A display scanning frequency lower than 60 Hz within a range that maintains a condition that the high control potential is lower than the high threshold potential by dV2.

【0014】本構成によれば、画面走査周波数を60Hzよ
りも低周波数化しても、フリッカが観測されず、駆動回
路の消費電力低減が実現できる。
According to this configuration, even if the screen scanning frequency is reduced to a frequency lower than 60 Hz, flicker is not observed and power consumption of the driving circuit can be reduced.

【0015】請求項4記載の本発明は、請求項1記載の
表示装置において、マトリクス状に配置された画素の各
々に薄膜トランジスタが形成され、薄膜トランジスタに
より制御電位がサンプリングされることを特徴とする、
表示装置である。
According to a fourth aspect of the present invention, in the display device of the first aspect, a thin film transistor is formed in each of the pixels arranged in a matrix, and a control potential is sampled by the thin film transistor.
A display device.

【0016】本構成によれば、薄膜トランジスタによ
り、確実に表示素子を電気的に遮断することで、dV1、d
V2を小さくすることが可能となる。
According to this configuration, the display elements are reliably electrically cut off by the thin film transistors, so that dV1, dV1
V2 can be reduced.

【0017】請求項5記載の本発明は、請求項1記載の
表示装置において、表示素子が薄膜トランジスタと薄膜
トランジスタに直列に接続された有機エレクトロルミネ
ッセンス素子であることを特徴とする、表示装置であ
る。
According to a fifth aspect of the present invention, in the display device of the first aspect, the display element is a thin film transistor and an organic electroluminescence element connected in series to the thin film transistor.

【0018】本構成によれば、有機エレクトロルミネッ
センス表示装置に対して、制御電位が画面走査期間内に
変化しても、各副表示素子を、画面走査の全期間に対し
て、完全なオン状態または完全なオフ状態にすること
が、可能となる。
According to this structure, even if the control potential changes during the screen scanning period, each sub-display element is completely turned on for the entire period of the screen scanning with respect to the organic electroluminescence display device. Or, it can be completely turned off.

【0019】請求項6記載の本発明は、請求項1記載の
表示装置において、表示素子が液晶表示素子であること
を特徴とする、表示装置である。
According to a sixth aspect of the present invention, there is provided the display device according to the first aspect, wherein the display element is a liquid crystal display element.

【0020】本構成によれば、液晶表示装置に対して、
制御電位が画面走査期間内に変化しても、各副表示素子
を、画面走査の全期間に対して、完全なオン状態または
完全なオフ状態にすることが、可能となる。
According to this configuration, the liquid crystal display device
Even if the control potential changes during the screen scanning period, it is possible to set each sub-display element to a completely on state or a completely off state for the entire period of the screen scanning.

【0021】[0021]

【発明の実施の形態】以下、本発明の好ましい実施例を
説明する。
DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, preferred embodiments of the present invention will be described.

【0022】本実施例は、摂氏600度以下の低温プロセ
スで形成された多結晶シリコン薄膜トランジスタ(低温
p-Si TFT)を備えている。低温p-Si TFTは、大型で安価
なガラス基板上に形成でき、パネル上に駆動回路を内蔵
できるので、ディスプレイ製造に適した技術である。ま
た、小サイズでも駆動能力が高く、1画素内にさえ複雑
な回路を組み込めるので、面積階調方式に適した技術で
ある。また、本実施例は、表示素子が薄膜トランジスタ
と薄膜トランジスタに直列に接続された有機エレクトロ
ルミネッセンス素子である。
In this embodiment, a polycrystalline silicon thin-film transistor (low-temperature process) formed by a low-temperature process at 600 ° C. or lower is used.
p-Si TFT). The low-temperature p-Si TFT can be formed on a large and inexpensive glass substrate and can incorporate a drive circuit on a panel, so it is a technology suitable for display manufacturing. In addition, the driving capability is high even in a small size, and a complicated circuit can be incorporated even in one pixel. The present embodiment is an organic electroluminescence element in which a display element is connected in series with a thin film transistor.

【0023】なお、薄膜トランジスタの代わりに、薄膜
ダイオードが用いられたディスプレイに対しても、本発
明の思想は効果がある。さらに、パッシブ駆動のディス
プレイに対しても、本発明の思想は効果がある。
The concept of the present invention is also effective for a display using a thin film diode instead of a thin film transistor. Further, the idea of the present invention is also effective for passively driven displays.

【0024】図1は、本発明の実施例の画素等価回路図
である。ここでは、1画素のみ図記しているが、実際に
は、上下左右に広がった、複数行および複数列の多数の
画素が存在する。
FIG. 1 is a pixel equivalent circuit diagram of an embodiment of the present invention. Here, only one pixel is illustrated, but actually, there are a large number of pixels in a plurality of rows and a plurality of columns extending vertically and horizontally.

【0025】複数の走査線11および複数の信号線12がマ
トリクス状に形成されている。各走査線11と各信号線12
の交点には、画素13が形成されている。画素13内には、
スイッチング薄膜トランジスタ14、保持容量15、表示素
子16が形成されている。本実施例では、表示素子16とし
て、ドライビング薄膜トランジスタ17とこのドライビン
グ薄膜トランジスタ17に直列に接続された有機エレクト
ロルミネッセンス素子18が用いられている。
A plurality of scanning lines 11 and a plurality of signal lines 12 are formed in a matrix. Each scanning line 11 and each signal line 12
Pixel 13 is formed at the intersection of. In the pixel 13,
The switching thin film transistor 14, the storage capacitor 15, and the display element 16 are formed. In this embodiment, a driving thin film transistor 17 and an organic electroluminescence element 18 connected in series to the driving thin film transistor 17 are used as the display elements 16.

【0026】走査線11に選択パルスが印加されている間
に、信号線12に画像信号が印加され、スイッチング薄膜
トランジスタ14を通じて、保持容量15に保持される。こ
の画像信号は、ドライビング薄膜トランジスタ17のゲー
ト端子に印加され、有機エレクトロルミネッセンス素子
18の電流および発光が制御される。発光に用いられる電
流は、電流供給配線191から、ドライビング薄膜トラン
ジスタ17を介して、陰極192へと流れる。
While the selection pulse is applied to the scanning line 11, an image signal is applied to the signal line 12, and is held in the storage capacitor 15 through the switching thin film transistor 14. This image signal is applied to the gate terminal of the driving thin film transistor 17, and the organic electroluminescence element
The current and light emission of 18 are controlled. The current used for light emission flows from the current supply wiring 191 to the cathode 192 via the driving thin film transistor 17.

【0027】本実施例では階調は2ビットで表されるの
で、信号線12は低ビットの信号線121と高ビットの信号
線122から成る。また、これに対応して、スイッチング
薄膜トランジスタ14も低ビットのスイッチング薄膜トラ
ンジスタ141と高ビットのスイッチング薄膜トランジス
タ142から成り、保持容量15も低ビットの保持容量151と
高ビットの保持容量152から成る。さらに、表示素子16
も低ビットの副表示素子161と高ビットの副表示素子162
から成る。低ビットの副表示素子161と高ビットの副表
示素子162に対応して、ドライビング薄膜トランジスタ1
7も低ビットのドライビング薄膜トランジスタ171と高ビ
ットのドライビング薄膜トランジスタ172から成り、有
機エレクトロルミネッセンス素子18も低ビットの有機エ
レクトロルミネッセンス素子181と高ビットの有機エレ
クトロルミネッセンス素子182から成る。低ビットの有
機エレクトロルミネッセンス素子181と高ビットの有機
エレクトロルミネッセンス素子182の面積比は1:2になっ
ている。この比は、同一面積有機エレクトロルミネッセ
ンス素子18を1個および2個ならべることで、得ている。
すなわち、高ビットの有機エレクトロルミネッセンス素
子182は、低ビットの有機エレクトロルミネッセンス素
子181と等しい面積を持つ、第1の高ビットの有機エレ
クトロルミネッセンス素子1821と第2の高ビットの有機
エレクトロルミネッセンス素子1822とから成る。同一輝
度で発光した場合、発光量と発光面積は比例関係になる
ので、発光量も1:2であり、4階調が得られる。なお、3
ビット以上の階調に対しても、本発明の思想は有効であ
る。
In this embodiment, since the gradation is represented by 2 bits, the signal line 12 includes a low bit signal line 121 and a high bit signal line 122. Corresponding to this, the switching thin film transistor 14 also includes a low bit switching thin film transistor 141 and a high bit switching thin film transistor 142, and the storage capacitor 15 also includes a low bit storage capacitor 151 and a high bit storage capacitor 152. In addition, the display element 16
Also, a low-bit sub-display element 161 and a high-bit sub-display element 162
Consists of The driving TFT 1 corresponds to the low-bit sub-display element 161 and the high-bit sub-display element 162.
7 also includes a low bit driving thin film transistor 171 and a high bit driving thin film transistor 172, and the organic electroluminescence element 18 also includes a low bit organic electroluminescence element 181 and a high bit organic electroluminescence element 182. The area ratio between the low bit organic electroluminescent element 181 and the high bit organic electroluminescent element 182 is 1: 2. This ratio is obtained by arranging one and two organic electroluminescent elements 18 having the same area.
That is, the high-bit organic electroluminescence element 182 has the same area as the low-bit organic electroluminescence element 181 and has a first high-bit organic electroluminescence element 1821 and a second high-bit organic electroluminescence element 1822. Consists of When light is emitted at the same luminance, the light emission amount and the light emission area are in a proportional relationship, so the light emission amount is also 1: 2, and four gradations can be obtained. Note that 3
The concept of the present invention is also effective for gradations of bits or more.

【0028】図2は、本発明の実施例の表示素子の制御
方法を表わす図である。横軸は、ドライビング薄膜トラ
ンジスタ17のゲート電極に印加される制御電位、縦軸
は、表示素子16を流れる電流を示す。表示素子16を流れ
る電流と発光輝度は、ほぼ比例関係にあるので、縦軸を
発光輝度と考えてもよい。
FIG. 2 is a diagram showing a control method of the display element according to the embodiment of the present invention. The horizontal axis indicates the control potential applied to the gate electrode of the driving thin film transistor 17, and the vertical axis indicates the current flowing through the display element 16. Since the current flowing through the display element 16 and the light emission luminance are substantially proportional to each other, the vertical axis may be considered as the light emission luminance.

【0029】表示素子16は、制御電位により、オン状態
またはオフ状態の2状態のいずれかに制御される。表示
素子16がオン状態となるための閾値電位をオン閾値電位
21とし、表示素子16がオフ状態となるための閾値電位を
オフ閾値電位22とする。ここでは、p型のドライビング
薄膜トランジスタ17を用いているので、(オン閾値電位2
1)<(オフ閾値電位22)、となっている。n型のドライビン
グ薄膜トランジスタ17を用いた場合、(オン閾値電位21)
>(オフ閾値電位22)、となり、以下の議論で対応する部
分を入れ替えれば、同様の議論が成り立つ。オン状態に
対して印加する制御電位をオン制御電位23と定義し、オ
フ状態に対して印加する制御電位をオフ制御電位24と定
義する。再び、ここでは、p型のドライビング薄膜トラ
ンジスタ17を用いているので、(オン制御電位23)<(オフ
制御電位24)、となっている。n型のドライビング薄膜ト
ランジスタ17を用いた場合、(オン制御電位23)>(オフ制
御電位24)、となり、以下の議論で対応する部分を入れ
替えれば、同様の議論が成り立つ。
The display element 16 is controlled by a control potential to one of two states, an on state and an off state. The threshold potential for turning on the display element 16 is the ON threshold potential
The threshold potential for turning off the display element 16 is set to the off threshold potential 22. Here, since the p-type driving thin film transistor 17 is used, (ON threshold potential 2
1) <(off threshold potential 22). When the n-type driving thin film transistor 17 is used, (ON threshold potential 21)
> (Off threshold potential 22), and the same discussion holds if the corresponding parts are replaced in the following discussion. A control potential applied to the ON state is defined as an ON control potential 23, and a control potential applied to the OFF state is defined as an OFF control potential 24. Here again, since the p-type driving thin film transistor 17 is used, (on control potential 23) <(off control potential 24). When the n-type driving thin film transistor 17 is used, (ON control potential 23)> (OFF control potential 24), and the same discussion holds if the corresponding portions are replaced in the following discussion.

【0030】スイッチング薄膜トランジスタ14には、小
さいながらも有限なリーク電流が存在するので、走査線
11に選択パルスが印加されている間にサンプリングされ
たオン制御電位23またはオフ制御電位24は、画面走査期
間内すなわち保持期間内に変化してしまう。保持期間内
のオン制御電位23の変化量をdV1とし、保持期間内のオ
フ制御電位24の変化量をdV2とする。オン制御電位23は
オン閾値電位21よりもdV1だけ低く設定され、オフ制御
電位24はオフ閾値電位22よりもdV2だけ高く設定され
る。
Since the switching thin film transistor 14 has a small but finite leak current, the scanning line
The ON control potential 23 or the OFF control potential 24 sampled while the selection pulse is being applied to 11 changes during the screen scanning period, that is, within the holding period. The amount of change in the ON control potential 23 during the holding period is dV1, and the amount of change in the OFF control potential 24 during the holding period is dV2. The ON control potential 23 is set lower than the ON threshold potential 21 by dV1, and the OFF control potential 24 is set higher than the OFF threshold potential 22 by dV2.

【0031】この構成によれば、制御電位が保持期間内
に変化しても、表示素子16を、全保持期間に対して、完
全なオン状態または完全なオフ状態にすることが、可能
となる。すなわち、走査線11に選択パルスが印加されて
いる間に、オン制御電位23がサンプリングされた場合、
保持期間内に、スイッチング薄膜トランジスタ14のリー
ク電流により、電位がdV1だけ昇圧してしまったとして
も、依然として完全なオン状態は維持される。また、走
査線11に選択パルスが印加されている間に、オフ制御電
位24がサンプリングされた場合、保持期間内に、スイッ
チング薄膜トランジスタ14のリーク電流により、電位が
dV2だけ降圧してしまったとしても、依然として完全な
オフ状態は維持される。
According to this configuration, even if the control potential changes during the holding period, the display element 16 can be completely turned on or completely turned off for the entire holding period. . That is, when the on-control potential 23 is sampled while the selection pulse is applied to the scanning line 11,
Even if the potential is increased by dV1 due to the leakage current of the switching thin film transistor 14 during the holding period, the complete ON state is still maintained. If the off-control potential 24 is sampled while the selection pulse is being applied to the scanning line 11, the potential is reduced due to the leakage current of the switching thin film transistor 14 during the holding period.
Even if the voltage drops by dV2, the complete off state is still maintained.

【0032】dV1およびdV2には、画面走査期間内に刻々
変化する信号線電位および保持容量15に保持される制御
電位に対する、依存性が存在する。故に、これらの依存
性を考慮した最大値を、dV1およびdV2の値として設定す
るのが望ましい。
The dV1 and dV2 have dependence on the signal line potential that changes every moment during the screen scanning period and the control potential held in the storage capacitor 15. Therefore, it is desirable to set the maximum value in consideration of these dependencies as the values of dV1 and dV2.

【0033】また、制御電位を保持する静電容量、すな
わち、保持容量15とドライビング薄膜トランジスタ17の
ゲート容量の和をCとし、オン状態におけるスイッチン
グ薄膜トランジスタ14のリーク電流をI1とし、オフ状態
におけるスイッチング薄膜トランジスタ14リーク電流を
I2とし、画面走査期間をTとするとき、dV1およびdV2
は、dV1=I1・T/C、dV2=I2・T/Cで表される。
Further, the capacitance holding the control potential, that is, the sum of the holding capacitance 15 and the gate capacitance of the driving thin film transistor 17 is C, the leakage current of the switching thin film transistor 14 in the on state is I1, and the switching thin film transistor in the off state is I. 14 Leakage current
When I2 and the screen scanning period are T, dV1 and dV2
Is represented by dV1 = I1 · T / C and dV2 = I2 · T / C.

【0034】この構成によれば、スイッチング薄膜トラ
ンジスタ14のリーク電流が存在しても、表示素子16を、
画面走査の全期間に対して、完全なオン状態または完全
なオフ状態にすることが、可能となる。
According to this configuration, even if a leakage current of the switching thin film transistor 14 exists, the display element 16 can be
A full on state or a full off state can be achieved for the entire period of the screen scanning.

【0035】また、オン制御電位23がオン閾値電位21よ
りもdV1だけ低く、オフ制御電位24がオフ閾値電位22よ
りもdV2だけ高いという条件を保つ範囲内で、画面走査
周波数を60Hzよりも低くしてある。実際、10Hz以下にす
ることも可能で、効果的な低消費電力化を目指すには、
この程度の低周波数が望ましい。
The screen scanning frequency is set to be lower than 60 Hz within a range where the condition that the ON control potential 23 is lower than the ON threshold potential 21 by dV1 and the OFF control potential 24 is higher than the OFF threshold potential 22 by dV2 is maintained. I have. In fact, it is possible to set the frequency to 10Hz or less.
This low frequency is desirable.

【0036】この構成によれば、画面走査周波数を60Hz
よりも低周波数化しても、保持期間の全期間にわたっ
て、依然として完全なオフ状態は維持される。故に、フ
リッカ等の問題は、観測されない。画質上の課題が発生
すること無く、駆動回路の消費電力低減が実現できる。
According to this configuration, the screen scanning frequency is set to 60 Hz.
Even if the frequency is lowered, the complete off state is still maintained over the entire holding period. Therefore, no problem such as flicker is observed. The power consumption of the driving circuit can be reduced without causing a problem in image quality.

【0037】図3は、本発明の実施例の駆動回路を表わ
す図である。走査ドライバシフトレジスタ311に走査ド
ライバクロック331が印加されて、出力パルスが転送さ
れる。出力パルスは、走査ドライババッファ312により
駆動能力を高められて、表示領域35に存在する走査線11
に印加される。一方、信号ドライバシフトレジスタ321
に信号ドライバクロック341が印加されて、出力パルス
が転送される。出力パルスは、信号ドライバ第1バッフ
ァ322により駆動能力を高められて、信号ドライバ第1
ラッチ323に印加される。出力パルスに同期して、デジ
タル画像信号342が印加され、信号ドライバ第1ラッチ3
23にサンプリングされる。信号ドライバラッチパルス34
3により、デジタル画像信号342は、信号ドライバ第1ラ
ッチ323から信号ドライバ第2ラッチ324に転送される。
転送されたデジタル画像信号342は、信号ドライバ第2
バッファ325により駆動能力を高められて、表示領域35
に存在する信号線12に印加される。周辺供給配線36から
は、表示領域35内の電流供給配線191に、有機エレクト
ロルミネッセンス素子18を発光させるために必要な電流
が供給される。陰極コンタクト37は、陰極192に接続さ
れ、有機エレクトロルミネッセンス素子18を発光させる
ために用いられた電流を吸い出す。
FIG. 3 is a diagram showing a driving circuit according to an embodiment of the present invention. The scan driver clock 331 is applied to the scan driver shift register 311 and the output pulse is transferred. The output pulse has its driving capability increased by the scan driver buffer 312, and the scan line 11 existing in the display area 35 is output.
Is applied to On the other hand, the signal driver shift register 321
Is applied with a signal driver clock 341 to transfer an output pulse. The output pulse has its driving capability increased by the signal driver first buffer 322, and the signal driver first buffer 322 outputs the output pulse.
Applied to latch 323. The digital image signal 342 is applied in synchronization with the output pulse, and the signal driver first latch 3
Sampled at 23. Signal driver latch pulse 34
According to 3, the digital image signal 342 is transferred from the signal driver first latch 323 to the signal driver second latch 324.
The transferred digital image signal 342 is used as a signal driver second signal.
The drive capacity is increased by the buffer 325, and the display area 35
Is applied to the signal line 12 existing at From the peripheral supply wiring 36, a current necessary for causing the organic electroluminescence element 18 to emit light is supplied to the current supply wiring 191 in the display area 35. The cathode contact 37 is connected to the cathode 192, and draws out a current used to cause the organic electroluminescence device 18 to emit light.

【0038】本実施例では、走査ドライバおよび信号ド
ライバは、低温多結晶シリコン薄膜トランジスタ技術に
より、パネル上に組み込まれている。画面走査周波数を
低周波数化することにより、これらの走査ドライバおよ
び信号ドライバの消費電力を、大幅に低減できる。ま
た、図3には図示されていないが、これらの走査ドライ
バおよび信号ドライバに必要なタイミングパルスや、デ
ジタル画像信号342を生成する、パネルに接続される外
部コントローラが存在する。画面走査周波数を低周波数
化することにより、この外部コントローラの消費電力
も、大幅に低減できる。
In this embodiment, the scan driver and the signal driver are incorporated on the panel by using low-temperature polycrystalline silicon thin film transistor technology. By reducing the screen scanning frequency, the power consumption of these scanning drivers and signal drivers can be significantly reduced. Although not shown in FIG. 3, there is an external controller connected to the panel that generates a timing pulse necessary for the scan driver and the signal driver and a digital image signal 342. By reducing the screen scanning frequency, the power consumption of the external controller can be significantly reduced.

【0039】図4は、本発明の実施例の薄膜トランジス
タの製造工程を表わす図である。まず、ガラス基板41上
に、SiH4を用いたPECVDや、Si2H6を用いたLPCVDによ
り、アモルファスシリコンが成膜される。エキシマレー
ザー等のレーザー照射や、固相成長により、アモルファ
スシリコンは再結晶化し、多結晶シリコン42となる(図
4(a))。多結晶シリコン42をパターニングした後、ゲ
ート絶縁膜43が成膜され、ゲート電極44が成膜およびパ
ターニングされる(図4(b))。リンやボロンなどの不
純物がゲート電極を用いて自己整合的に多結晶シリコン
42に打ち込まれ、活性化され、CMOS構造のソース領域お
よびドレイン領域45が、形成される。第1層間絶縁膜46
が成膜され、コンタクトホールを開穴し、ソース電極お
よびドレイン電極47が成膜およびパターニングされる
(図4(c))。さらに、第2層間絶縁膜48が成膜され、
コンタクトホールを開穴し、ITOから成る画素電極49が
成膜およびパターニングされる(図4(d))。
FIG. 4 is a diagram showing a manufacturing process of the thin film transistor according to the embodiment of the present invention. First, amorphous silicon is formed on a glass substrate 41 by PECVD using SiH4 or LPCVD using Si2H6. Amorphous silicon is recrystallized by irradiation with a laser such as an excimer laser or solid phase growth to form polycrystalline silicon 42 (FIG. 4A). After patterning the polycrystalline silicon 42, a gate insulating film 43 is formed, and a gate electrode 44 is formed and patterned (FIG. 4B). Impurities such as phosphorus and boron are self-aligned using polycrystalline silicon
Implanted into 42 and activated, source and drain regions 45 of the CMOS structure are formed. First interlayer insulating film 46
Is formed, a contact hole is opened, and a source electrode and a drain electrode 47 are formed and patterned (FIG. 4C). Further, a second interlayer insulating film 48 is formed,
A contact hole is opened, and a pixel electrode 49 made of ITO is formed and patterned (FIG. 4D).

【0040】図5は、本発明の実施例の有機エレクトロ
ルミネッセンス素子の製造工程を表わす図である。ま
ず、密着層51が成膜され、発光させたい領域に開口部が
形成される。層間層52が成膜され、開口部が形成される
(図5(a))。次に、酸素プラズマやCF4プラズマなどの
プラズマ処理により、基板表面の濡れ性を制御する。そ
の後、正孔注入層53および発光層54が、スピンコート、
スキージ塗り、インクジェットプロセスなどの液相プロ
セスや、スパッタ、蒸着などの真空プロセスにより、成
膜される。仕事関数が小さくするためにアルカリ金属を
含んだ陰極55が、成膜され、封止剤56により封止され
て、完成する(図5(b))。密着層51の役割は、基板と
層間層52との密着性を向上し、また、正確な発光面積を
得ることである。層間層52の役割は、ゲート電極44やソ
ース電極およびドレイン電極47から陰極55を遠ざけて、
寄生容量を低減すること、および、液相プロセスで正孔
注入層53や発光層54を形成する際に、表面の濡れ性を制
御し、正確なパターニングを実現することである(T. S
himoda, M. Kimura, et al., Proc. Asia Display 98,
217(1998))。
FIG. 5 is a diagram showing a process of manufacturing an organic electroluminescence device according to an embodiment of the present invention. First, the adhesion layer 51 is formed, and an opening is formed in a region where light emission is desired. The interlayer 52 is formed, and an opening is formed (FIG. 5A). Next, the wettability of the substrate surface is controlled by plasma processing such as oxygen plasma or CF4 plasma. After that, the hole injection layer 53 and the light emitting layer 54 are spin-coated,
A film is formed by a liquid phase process such as squeegee coating or an inkjet process, or a vacuum process such as sputtering or vapor deposition. A cathode 55 containing an alkali metal to reduce the work function is formed into a film, sealed with a sealing agent 56, and completed (FIG. 5B). The role of the adhesion layer 51 is to improve the adhesion between the substrate and the interlayer layer 52 and to obtain an accurate light emitting area. The role of the interlayer 52 is to keep the cathode 55 away from the gate electrode 44 and the source and drain electrodes 47,
It is to reduce the parasitic capacitance and to control the wettability of the surface when forming the hole injection layer 53 and the light emitting layer 54 by the liquid phase process, thereby realizing accurate patterning (T.S.
himoda, M. Kimura, et al., Proc. Asia Display 98,
217 (1998)).

【0041】本実施例は、請求項1にあるように、マト
リクス状に配置された画素の各々に表示素子が形成さ
れ、表示素子は複数の副表示素子から構成され、副表示
素子は制御電位によりオン状態またはオフ状態の2状態
のいずれかに制御され、オン状態の副表示素子の総面積
を変化させて階調を得る、表示装置において、副表示素
子がオン状態となるための閾値電位をオン閾値電位と
し、副表示素子がオフ状態となるための閾値電位をオフ
閾値電位とし、オン閾値電位およびオフ閾値電位のうち
低電位のほうを低閾値電位とし、オン閾値電位およびオ
フ閾値電位のうち高電位のほうを高閾値電位とし、オン
状態に対して印加する制御電位をオン制御電位とし、オ
フ状態に対して印加する制御電位をオフ制御電位とし、
オン制御電位およびオフ制御電位のうち低電位のほうを
低制御電位とし、オン制御電位およびオフ制御電位のう
ち高電位のほうを高制御電位とし、画面走査期間内の低
制御電位の変化量をdV1とし、画面走査期間内の高制御
電位の変化量をdV2とするとき、低制御電位は低閾値電
位よりもdV1だけ低く設定され、高制御電位は高閾値電
位よりもdV2だけ高く設定されることを特徴とする、表
示装置である。
In this embodiment, a display element is formed in each of the pixels arranged in a matrix, and the display element is composed of a plurality of sub-display elements. In the display device, which is controlled to one of two states of an ON state and an OFF state and obtains a gray scale by changing the total area of the sub display elements in the ON state, a threshold potential for the sub display element to be in the ON state in the display device Is the on threshold potential, the threshold potential for turning off the sub-display element is the off threshold potential, the lower one of the on threshold potential and the off threshold potential is the lower threshold potential, the on threshold potential and the off threshold potential Of the higher potential, the higher threshold potential, the control potential applied to the ON state is set to the ON control potential, the control potential applied to the OFF state is set to the OFF control potential,
The lower potential of the on-control potential and the off-control potential is set to the lower control potential, the higher potential of the on-control potential and the off-control potential is set to the higher control potential, and the change amount of the lower control potential during the screen scanning period is calculated. When dV1 and the amount of change in the high control potential during the screen scanning period are dV2, the low control potential is set dV1 lower than the low threshold potential, and the high control potential is set dV2 higher than the high threshold potential. A display device, characterized in that:

【0042】この構成によれば、制御電位が画面走査期
間内に変化しても、各副表示素子を、画面走査の全期間
に対して、完全なオン状態または完全なオフ状態にする
ことが、可能となる。
According to this configuration, even if the control potential changes during the screen scanning period, each sub-display element can be completely turned on or completely off for the entire screen scanning period. , Becomes possible.

【0043】また、本実施例は、請求項2にあるよう
に、制御電位を保持する静電容量をCとし、オン状態に
おける静電容量からのリーク電流をI1とし、オフ状態に
おける静電容量からのリーク電流をI2とし、画面走査期
間をTとするとき、dV1=I1・T/C、dV2=I2・T/Cで表される
ことを特徴とする、表示装置である。
In this embodiment, the capacitance holding the control potential is C, the leakage current from the capacitance in the ON state is I1, and the capacitance in the OFF state is C. The display device is characterized in that when a leak current from the device is I2 and a screen scanning period is T, dV1 = I1 · T / C and dV2 = I2 · T / C.

【0044】この構成によれば、静電容量からのリーク
電流が存在しても、各副表示素子を、画面走査の全期間
に対して、完全なオン状態または完全なオフ状態にする
ことが、可能となる。
According to this configuration, even if there is a leak current from the capacitance, each sub-display element can be completely turned on or completely off for the entire screen scanning period. , Becomes possible.

【0045】また、本実施例は、請求項3にあるよう
に、低制御電位が低閾値電位よりもdV1だけ低く、高制
御電位が高閾値電位よりもdV2だけ高いという条件を保
つ範囲内で、画面走査周波数を60Hzよりも低くすること
を特徴とする、表示装置である。
Further, the present embodiment is provided within a range that maintains the condition that the low control potential is dV1 lower than the low threshold potential and the high control potential is dV2 higher than the high threshold potential. And a screen scanning frequency lower than 60 Hz.

【0046】この構成によれば、画面走査周波数を60Hz
よりも低周波数化しても、フリッカが観測されず、駆動
回路の消費電力低減が実現できる。
According to this configuration, the screen scanning frequency is set to 60 Hz.
Even if the frequency is lowered, flicker is not observed, and power consumption of the driving circuit can be reduced.

【0047】また、本実施例は、請求項4にあるよう
に、マトリクス状に配置された画素の各々に薄膜トラン
ジスタが形成され、薄膜トランジスタにより制御電位が
サンプリングされることを特徴とする、表示装置であ
る。
According to the present embodiment, a thin film transistor is formed in each of the pixels arranged in a matrix, and a control potential is sampled by the thin film transistor. is there.

【0048】この構成によれば、薄膜トランジスタによ
り、確実に表示素子を電気的に遮断することで、dV1、d
V2を小さくすることが可能となる。
According to this configuration, the display elements are reliably cut off electrically by the thin film transistors, so that dV1, dV1
V2 can be reduced.

【0049】また、本実施例は、請求項5にあるよう
に、表示素子が薄膜トランジスタと薄膜トランジスタに
直列に接続された有機エレクトロルミネッセンス素子で
あることを特徴とする、表示装置である。
The present embodiment is a display device characterized in that the display element is a thin film transistor and an organic electroluminescence element connected in series to the thin film transistor.

【0050】この構成によれば、有機エレクトロルミネ
ッセンス表示装置に対して、制御電位が画面走査期間内
に変化しても、各副表示素子を、画面走査の全期間に対
して、完全なオン状態または完全なオフ状態にすること
が、可能となる。
According to this configuration, even when the control potential changes during the screen scanning period, each sub-display element is completely turned on for the entire period of the screen scanning with respect to the organic electroluminescent display device. Or, it can be completely turned off.

【0051】なお、本発明の思想は、請求項6にあるよ
うな、表示素子が液晶表示素子であることを特徴とす
る、表示装置に対しても、有効である。さらに、液晶表
示素子以外の電圧により駆動される素子、有機エレクト
ロルミネッセンス素子以外の電流により駆動される素
子、および、液晶表示素子以外の光透過率変調素子、有
機エレクトロルミネッセンス素子以外の発光素子に対し
ても、本発明の思想は、有効である。
The concept of the present invention is also effective for a display device characterized in that the display element is a liquid crystal display element. Furthermore, for elements driven by voltages other than liquid crystal display elements, elements driven by currents other than organic electroluminescent elements, and light transmittance modulation elements other than liquid crystal display elements, and light emitting elements other than organic electroluminescent elements. Even so, the idea of the present invention is effective.

【0052】この構成によれば、液晶表示装置やその他
の表示装置に対して、制御電位が画面走査期間内に変化
しても、各副表示素子を、画面走査の全期間に対して、
完全なオン状態または完全なオフ状態にすることが、可
能となる。
According to this configuration, even if the control potential changes in the liquid crystal display device or another display device during the screen scanning period, each sub-display element is moved for the entire screen scanning period.
It is possible to have a complete on state or a complete off state.

【0053】[0053]

【発明の効果】以上説明したように本発明によれば、制
御電位が画面走査期間内に変化しても、各副表示素子を
画面走査の全期間に対して、完全なオン状態または完全
なオフ状態にすることができる。したがって、画質が均
一になる。また、画面走査周波数を60Hzよりも低周
波数化しても、フリッカが観測されず、駆動回路の消費
電力低減が実現できる。
As described above, according to the present invention, even if the control potential changes during the screen scanning period, each sub-display element is completely turned on or completely turned on for the entire screen scanning period. It can be turned off. Therefore, the image quality becomes uniform. Also, even if the screen scanning frequency is reduced to a frequency lower than 60 Hz, flicker is not observed, and power consumption of the driving circuit can be reduced.

【図面の簡単な説明】[Brief description of the drawings]

【図1】本発明の実施例の画素等価回路図。FIG. 1 is a pixel equivalent circuit diagram according to an embodiment of the present invention.

【図2】本発明の実施例の示素子の制御方法を表わす
図。
FIG. 2 is a diagram showing a control method of the display device according to the embodiment of the present invention.

【図3】本発明の実施例の駆動回路を表わす図。FIG. 3 is a diagram illustrating a drive circuit according to an embodiment of the present invention.

【図4】本発明の実施例の薄膜トランジスタの製造工程
を表わす図。
FIG. 4 is a diagram showing a manufacturing process of the thin film transistor according to the embodiment of the present invention.

【図5】本発明の実施例の有機エレクトロルミネッセン
ス素子の製造工程を表わす図。
FIG. 5 is a diagram showing a manufacturing process of the organic electroluminescence device according to the example of the present invention.

【符号の説明】[Explanation of symbols]

11 走査線 12 信号線 121 低ビットの信号線 122 高ビットの信号線 13 画素 14 スイッチング薄膜トランジスタ 141 低ビットのスイッチング薄膜トランジスタ 142 高ビットのスイッチング薄膜トランジスタ 15 保持容量 151 低ビットの保持容量 152 高ビットの保持容量 16 表示素子 161 低ビットの副表示素子 162 高ビットの副表示素子 17 ドライビング薄膜トランジスタ 171 低ビットのドライビング薄膜トランジスタ 172 高ビットのドライビング薄膜トランジスタ 18 有機エレクトロルミネッセンス素子 181 低ビットの有機エレクトロルミネッセンス素子 182 高ビットの有機エレクトロルミネッセンス素子 1821 第1の高ビットの有機エレクトロルミネッセ
ンス素子 1822 第2の高ビットの有機エレクトロルミネッセ
ンス素子 191 電流供給配線 192 陰極 21 オン閾値電位 22 オフ閾値電位 23 オン制御電位 24 オフ制御電位 311 走査ドライバシフトレジスタ 312 走査ドライババッファ 321 信号ドライバシフトレジスタ 322 信号ドライバ第1バッファ 323 信号ドライバ第1ラッチ 324 信号ドライバ第2ラッチ 325 信号ドライバ第2バッファ 331 走査ドライバクロック 341 信号ドライバクロック 342 デジタル画像信号 343 信号ドライバラッチパルス 35 表示領域 36 周辺供給配線 37 陰極コンタクト 41 ガラス基板 42 多結晶シリコン 43 ゲート絶縁膜 44 ゲート電極 45 ソース領域およびドレイン領域 46 第1層間絶縁膜 47 ソース電極およびドレイン電極 48 第2層間絶縁膜 49 画素電極 51 密着層 52 層間層 53 正孔注入層 54 発光層 55 陰極 56 封止剤
DESCRIPTION OF SYMBOLS 11 Scan line 12 Signal line 121 Low bit signal line 122 High bit signal line 13 Pixel 14 Switching thin film transistor 141 Low bit switching thin film transistor 142 High bit switching thin film transistor 15 Retention capacity 151 Low bit retention capacity 152 High bit retention capacity Reference Signs List 16 display element 161 low bit sub display element 162 high bit sub display element 17 driving thin film transistor 171 low bit driving thin film transistor 172 high bit driving thin film transistor 18 organic electroluminescence element 181 low bit organic electroluminescence element 182 high bit organic Electroluminescent element 1821 First high bit organic electroluminescent element 1822 Second High bit organic electroluminescence element 191 Current supply wiring 192 Cathode 21 ON threshold potential 22 OFF threshold potential 23 ON control potential 24 OFF control potential 311 Scan driver shift register 312 Scan driver buffer 321 Signal driver shift register 322 Signal driver first buffer 323 Signal driver first latch 324 Signal driver second latch 325 Signal driver second buffer 331 Scan driver clock 341 Signal driver clock 342 Digital image signal 343 Signal driver latch pulse 35 Display area 36 Peripheral supply wiring 37 Cathode contact 41 Glass substrate 42 Polycrystalline Silicon 43 gate insulating film 44 gate electrode 45 source and drain regions 46 first interlayer insulating film 47 source electrode and drain Pole 48 second interlayer insulating film 49 pixel electrode 51 adhesion layer 52 interlayer layer 53 a hole injection layer 54 emitting layer 55 cathode 56 sealant

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 FI テーマコート゛(参考) G09G 3/30 G09G 3/30 K 3/36 3/36 H05B 33/14 H05B 33/14 A Fターム(参考) 2H093 NA16 NC34 ND10 3K007 AB05 AB17 BA06 CA01 CB01 DA01 DB03 EB00 5C006 AA12 AF51 AF71 BB16 BB17 BC03 BC12 BF03 BF04 FA23 FA47 FA56 GA02 5C080 AA06 AA10 BB05 DD04 DD06 DD26 EE29 FF09 JJ02 JJ03 JJ05 JJ06 ──────────────────────────────────────────────────続 き Continued on the front page (51) Int.Cl. 7 Identification symbol FI Theme coat ゛ (Reference) G09G 3/30 G09G 3/30 K 3/36 3/36 H05B 33/14 H05B 33/14 A F term ( Reference) 2H093 NA16 NC34 ND10 3K007 AB05 AB17 BA06 CA01 CB01 DA01 DB03 EB00 5C006 AA12 AF51 AF71 BB16 BB17 BC03 BC12 BF03 BF04 FA23 FA47 FA56 GA02 5C080 AA06 AA10 BB05 DD04 DD06 DD26 EE29 FF09 JJ02JJ03

Claims (6)

【特許請求の範囲】[Claims] 【請求項1】 マトリクス状に配置された画素の各々に
表示素子が形成され、前記表示素子は複数の副表示素子
から構成され、前記副表示素子は制御電位によりオン状
態またはオフ状態の2状態のいずれかに制御され、前記
オン状態の前記副表示素子の総面積を変化させて階調を
得る、表示装置において、 前記副表示素子が前記オン状態となるための閾値電位を
オン閾値電位とし、前記副表示素子が前記オフ状態とな
るための閾値電位をオフ閾値電位とし、前記オン閾値電
位および前記オフ閾値電位のうち低電位のほうを低閾値
電位とし、前記オン閾値電位および前記オフ閾値電位の
うち高電位のほうを高閾値電位とし、前記オン状態に対
して印加する前記制御電位をオン制御電位とし、前記オ
フ状態に対して印加する前記制御電位をオフ制御電位と
し、前記オン制御電位および前記オフ制御電位のうち低
電位のほうを低制御電位とし、前記オン制御電位および
前記オフ制御電位のうち高電位のほうを高制御電位と
し、画面走査期間内の前記低制御電位の変化量をdV1と
し、前記画面走査期間内の前記高制御電位の変化量をdV
2とするとき、前記低制御電位は前記低閾値電位よりもd
V1だけ低く設定され、前記高制御電位は前記高閾値電位
よりもdV2だけ高く設定されることを特徴とする、表示
装置。
1. A display element is formed in each of pixels arranged in a matrix. The display element is composed of a plurality of sub-display elements, and the sub-display elements are turned on or off by a control potential. The display device is controlled to any of the above, and obtains a gradation by changing the total area of the sub-display elements in the on-state. In the display device, a threshold potential for the sub-display element to be in the on-state is an on-threshold potential. A threshold potential for causing the sub-display element to be in the off state is an off threshold potential, a lower one of the on threshold potential and the off threshold potential is a lower threshold potential, and the on threshold potential and the off threshold potential are The higher one of the potentials is set to a high threshold potential, the control potential applied to the on state is set to an on control potential, and the control potential applied to the off state is set to off control. And a lower potential of the on-control potential and the off-control potential is a lower control potential, and a higher potential of the on-control potential and the off-control potential is a higher control potential. The change amount of the low control potential is dV1, and the change amount of the high control potential during the screen scanning period is dV1.
When set to 2, the low control potential is d higher than the low threshold potential.
A display device, wherein the display device is set to be lower by V1 and the high control potential is set to be higher by dV2 than the high threshold potential.
【請求項2】 請求項1記載の表示装置において、 前記制御電位を保持する静電容量をCとし、前記オン状
態における前記静電容量からのリーク電流をI1とし、前
記オフ状態における前記静電容量からのリーク電流をI2
とし、前記画面走査期間をTとするとき、dV1=I1・T/C、d
V2=I2・T/Cで表されることを特徴とする、表示装置。
2. The display device according to claim 1, wherein a capacitance holding the control potential is C, a leak current from the capacitance in the on state is I1, and the capacitance in the off state is I1. The leakage current from the capacitor is
When the screen scanning period is T, dV1 = I1T / C, d
A display device characterized by being represented by V2 = I2 · T / C.
【請求項3】 請求項1記載の表示装置において、 前記低制御電位が前記低閾値電位よりもdV1だけ低く、
前記高制御電位が前記高閾値電位よりもdV2だけ高いと
いう条件を保つ範囲内で、画面走査周波数を60Hzよりも
低くすることを特徴とする、表示装置。
3. The display device according to claim 1, wherein the low control potential is lower than the low threshold potential by dV1.
A display device, wherein a screen scanning frequency is lower than 60 Hz within a range that maintains a condition that the high control potential is higher than the high threshold potential by dV2.
【請求項4】 請求項1記載の表示装置において、 マトリクス状に配置された画素の各々に薄膜トランジス
タが形成され、前記薄膜トランジスタにより前記制御電
位がサンプリングされることを特徴とする、表示装置。
4. The display device according to claim 1, wherein a thin film transistor is formed in each of the pixels arranged in a matrix, and the control potential is sampled by the thin film transistor.
【請求項5】 請求項1記載の表示装置において、 前記表示素子が薄膜トランジスタと前記薄膜トランジス
タに直列に接続された有機エレクトロルミネッセンス素
子であることを特徴とする、表示装置。
5. The display device according to claim 1, wherein the display element is a thin film transistor and an organic electroluminescence element connected in series to the thin film transistor.
【請求項6】 請求項1記載の表示装置において、 前記表示素子が液晶表示素子であることを特徴とする、
表示装置。
6. The display device according to claim 1, wherein the display element is a liquid crystal display element.
Display device.
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