JP2001119283A - 半導体リレー - Google Patents
半導体リレーInfo
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- JP2001119283A JP2001119283A JP29404699A JP29404699A JP2001119283A JP 2001119283 A JP2001119283 A JP 2001119283A JP 29404699 A JP29404699 A JP 29404699A JP 29404699 A JP29404699 A JP 29404699A JP 2001119283 A JP2001119283 A JP 2001119283A
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Abstract
(57)【要約】
【課題】オン抵抗を増大させることなく、過電流を検出
して過電流を遮断できるようにした半導体リレーを提供
する。 【解決手段】半導体リレーＡは、入力信号に応じて光信
号を発生する発光素子１と、発光素子１の光信号を受け
て電気信号を発生する受光素子アレイ２と、受光素子ア
レイ２の電気信号に応じて出力端子間を開閉する開閉部
３とを備え、開閉部３はゲート同士及びソース同士が夫
々接続されたＭＯＳＦＥＴ４，５から構成される。ＭＯ
ＳＦＥＴ４，５のゲート・ソース間にはＭＯＳＦＥＴ
９，１０のドレイン・ソース間が接続され、ＭＯＳＦＥ
Ｔ９，１０のゲートは夫々ＭＯＳＦＥＴ４，５のドレイ
ンに接続される。負荷短絡などの発生時にＭＯＳＦＥＴ
４，５のドレインにしきい値電圧を越える電圧が発生す
ると、ＭＯＳＦＥＴ９，１０がオンになり、ＭＯＳＦＥ
Ｔ４，５のゲート・ソース間を短絡する。
して過電流を遮断できるようにした半導体リレーを提供
する。 【解決手段】半導体リレーＡは、入力信号に応じて光信
号を発生する発光素子１と、発光素子１の光信号を受け
て電気信号を発生する受光素子アレイ２と、受光素子ア
レイ２の電気信号に応じて出力端子間を開閉する開閉部
３とを備え、開閉部３はゲート同士及びソース同士が夫
々接続されたＭＯＳＦＥＴ４，５から構成される。ＭＯ
ＳＦＥＴ４，５のゲート・ソース間にはＭＯＳＦＥＴ
９，１０のドレイン・ソース間が接続され、ＭＯＳＦＥ
Ｔ９，１０のゲートは夫々ＭＯＳＦＥＴ４，５のドレイ
ンに接続される。負荷短絡などの発生時にＭＯＳＦＥＴ
４，５のドレインにしきい値電圧を越える電圧が発生す
ると、ＭＯＳＦＥＴ９，１０がオンになり、ＭＯＳＦＥ
Ｔ４，５のゲート・ソース間を短絡する。
Description
【０００１】
【発明の属する技術分野】本発明は、負荷短絡などの異
常時に負荷電流を遮断する短絡保護機能を有する半導体
リレーに関するものである。
常時に負荷電流を遮断する短絡保護機能を有する半導体
リレーに関するものである。
【０００２】
【従来の技術】従来の半導体リレーの回路図を図４に示
す。この半導体リレーＡは、入力端子Ｔ１，Ｔ２間に接
続され、入力信号に応じて光信号を発生する例えば発光
ダイオードよりなる発光素子１と、受光素子１に光結合
され、発光素子１の光信号を受けて電気信号を発生する
受光素子アレイ２と、受光素子アレイ２の発生する電気
信号に応じて出力端子Ｔ３，Ｔ４間を開閉する開閉部３
とを備えている。
す。この半導体リレーＡは、入力端子Ｔ１，Ｔ２間に接
続され、入力信号に応じて光信号を発生する例えば発光
ダイオードよりなる発光素子１と、受光素子１に光結合
され、発光素子１の光信号を受けて電気信号を発生する
受光素子アレイ２と、受光素子アレイ２の発生する電気
信号に応じて出力端子Ｔ３，Ｔ４間を開閉する開閉部３
とを備えている。
【０００３】開閉部３は、ゲート同士が互いに接続され
ると共に、ソース同士が電流検出用抵抗２１，２２の直
列回路を介して互いに接続されたｎチャンネル・エンハ
ンスメント型の電界効果トランジスタ（以下、ＭＯＳＦ
ＥＴと言う。）４，５から構成され、一方のＭＯＳＦＥ
Ｔ４のドレインは出力端子Ｔ３に接続され、他方のＭＯ
ＳＦＥＴ５のドレインは出力端子Ｔ４に接続されてい
る。
ると共に、ソース同士が電流検出用抵抗２１，２２の直
列回路を介して互いに接続されたｎチャンネル・エンハ
ンスメント型の電界効果トランジスタ（以下、ＭＯＳＦ
ＥＴと言う。）４，５から構成され、一方のＭＯＳＦＥ
Ｔ４のドレインは出力端子Ｔ３に接続され、他方のＭＯ
ＳＦＥＴ５のドレインは出力端子Ｔ４に接続されてい
る。
【０００４】ここで、ＭＯＳＦＥＴ４，５のゲートは受
光素子アレイ２の正極に接続され、ＭＯＳＦＥＴ４，５
のソースは抵抗６を介して受光素子アレイ２の負極に接
続されている。また、ＭＯＳＦＥＴ４，５のゲートと、
電流検出用抵抗２１，２２の接続点との間には、ｎチャ
ンネル・デプレッション形のＭＯＳＦＥＴ７のドレイン
・ソース間が接続されており、ＭＯＳＦＥＴ７のゲート
は受光素子アレイ２及び抵抗６の接続点に接続されてい
る。ここに、抵抗６及びＭＯＳＦＥＴ７から、受光素子
アレイ２からの電気信号の入力時にＭＯＳＦＥＴ４，５
のゲートに電荷を蓄積すると共に、電気信号の入力停止
時にゲートに蓄積された電荷を放電させる充放電回路８
が構成される。
光素子アレイ２の正極に接続され、ＭＯＳＦＥＴ４，５
のソースは抵抗６を介して受光素子アレイ２の負極に接
続されている。また、ＭＯＳＦＥＴ４，５のゲートと、
電流検出用抵抗２１，２２の接続点との間には、ｎチャ
ンネル・デプレッション形のＭＯＳＦＥＴ７のドレイン
・ソース間が接続されており、ＭＯＳＦＥＴ７のゲート
は受光素子アレイ２及び抵抗６の接続点に接続されてい
る。ここに、抵抗６及びＭＯＳＦＥＴ７から、受光素子
アレイ２からの電気信号の入力時にＭＯＳＦＥＴ４，５
のゲートに電荷を蓄積すると共に、電気信号の入力停止
時にゲートに蓄積された電荷を放電させる充放電回路８
が構成される。
【０００５】また、ＭＯＳＦＥＴ４，５のゲートと電流
検出用抵抗２１，２２の接続点との間にはサイリスタ２
３，２４の並列回路が接続されており、サイリスタ２３
のゲートは抵抗２６を介してＭＯＳＦＥＴ４及び電流検
出用抵抗２１の接続点に接続され、サイリスタ２４のゲ
ートは抵抗２７を介してＭＯＳＦＥＴ５及び電流検出用
抵抗２２の接続点に接続される。ここで、サイリスタ２
３，２４などから、負荷短絡の発生時に開閉部３をオフ
させて、出力端子Ｔ３，Ｔ４間に過電流が流れるのを遮
断するラッチ回路２５が構成される。
検出用抵抗２１，２２の接続点との間にはサイリスタ２
３，２４の並列回路が接続されており、サイリスタ２３
のゲートは抵抗２６を介してＭＯＳＦＥＴ４及び電流検
出用抵抗２１の接続点に接続され、サイリスタ２４のゲ
ートは抵抗２７を介してＭＯＳＦＥＴ５及び電流検出用
抵抗２２の接続点に接続される。ここで、サイリスタ２
３，２４などから、負荷短絡の発生時に開閉部３をオフ
させて、出力端子Ｔ３，Ｔ４間に過電流が流れるのを遮
断するラッチ回路２５が構成される。
【０００６】この半導体リレーＡの動作を以下に簡単に
説明する。入力端子Ｔ１，Ｔ２間に入力信号が入力され
ると発光素子１が光信号を発生し、この光信号を受け
て、受光素子アレイ２が電流を発生する。受光素子アレ
イ２が発生した電流はＭＯＳＦＥＴ７を介して抵抗６に
流れ、抵抗６の両端間に電圧が発生する。この時、抵抗
６の両端電圧によってＭＯＳＦＥＴ７のドレイン・ソー
ス間が高インピーダンス状態となるので、ＭＯＳＦＥＴ
４，５のゲート・ソース間が高インピーダンス状態とな
り、ＭＯＳＦＥＴ４，５のゲートに電荷が蓄積されて、
ゲート電位が高電位になり、ＭＯＳＦＥＴ４，５がオン
になる。
説明する。入力端子Ｔ１，Ｔ２間に入力信号が入力され
ると発光素子１が光信号を発生し、この光信号を受け
て、受光素子アレイ２が電流を発生する。受光素子アレ
イ２が発生した電流はＭＯＳＦＥＴ７を介して抵抗６に
流れ、抵抗６の両端間に電圧が発生する。この時、抵抗
６の両端電圧によってＭＯＳＦＥＴ７のドレイン・ソー
ス間が高インピーダンス状態となるので、ＭＯＳＦＥＴ
４，５のゲート・ソース間が高インピーダンス状態とな
り、ＭＯＳＦＥＴ４，５のゲートに電荷が蓄積されて、
ゲート電位が高電位になり、ＭＯＳＦＥＴ４，５がオン
になる。
【０００７】一方、入力端子Ｔ１，Ｔ２間に入力された
信号がなくなると、発光素子１からの光がなくなり、受
光素子アレイ２から電流が流れなくなるので、抵抗６の
両端電圧が低下し、ＭＯＳＦＥＴ４，５のゲート・ソー
ス間がＭＯＳＦＥＴ７を介して短絡されるため、ＭＯＳ
ＦＥＴ４，５のゲートに蓄積された電荷が放電され、Ｍ
ＯＳＦＥＴ４，５がオフになる。
信号がなくなると、発光素子１からの光がなくなり、受
光素子アレイ２から電流が流れなくなるので、抵抗６の
両端電圧が低下し、ＭＯＳＦＥＴ４，５のゲート・ソー
ス間がＭＯＳＦＥＴ７を介して短絡されるため、ＭＯＳ
ＦＥＴ４，５のゲートに蓄積された電荷が放電され、Ｍ
ＯＳＦＥＴ４，５がオフになる。
【０００８】ここで、ＭＯＳＦＥＴ４，５のオン時に、
負荷短絡が発生して出力端子Ｔ３，Ｔ４間に過電流が流
れると、電流検出用抵抗２１，２２の両端間に電圧が発
生し、電流検出用抵抗２１，２２の両端電圧がサイリス
タ２３，２４のトリガ電圧に達すると、サイリスタ２
３，２４がターンオンして、ＭＯＳＦＥＴ４，５のゲー
ト電圧が引き抜かれ、ＭＯＳＦＥＴ４，５がオフにな
る。その後、出力端子Ｔ３，Ｔ４間に流れる電流が低下
すると、電流検出用抵抗２１，２２の両端電圧も低下す
るが、サイリスタ２３，２４はオフ状態を維持するの
で、ＭＯＳＦＥＴ４，５のゲート・ソース間が短絡され
て、ＭＯＳＦＥＴ４，５はオフ状態を維持する。したが
って、負荷短絡などの発生時に出力端子Ｔ３，Ｔ４間に
過電流が流れるのを阻止することができ、過電流による
回路部品の破損を防止できる。
負荷短絡が発生して出力端子Ｔ３，Ｔ４間に過電流が流
れると、電流検出用抵抗２１，２２の両端間に電圧が発
生し、電流検出用抵抗２１，２２の両端電圧がサイリス
タ２３，２４のトリガ電圧に達すると、サイリスタ２
３，２４がターンオンして、ＭＯＳＦＥＴ４，５のゲー
ト電圧が引き抜かれ、ＭＯＳＦＥＴ４，５がオフにな
る。その後、出力端子Ｔ３，Ｔ４間に流れる電流が低下
すると、電流検出用抵抗２１，２２の両端電圧も低下す
るが、サイリスタ２３，２４はオフ状態を維持するの
で、ＭＯＳＦＥＴ４，５のゲート・ソース間が短絡され
て、ＭＯＳＦＥＴ４，５はオフ状態を維持する。したが
って、負荷短絡などの発生時に出力端子Ｔ３，Ｔ４間に
過電流が流れるのを阻止することができ、過電流による
回路部品の破損を防止できる。
【０００９】
【発明が解決しようとする課題】上記構成の半導体リレ
ーＡでは、負荷電流を検出するために、出力端子Ｔ３，
Ｔ４間に電流検出用抵抗２１，２２の直列回路を設けて
いるので、半導体リレーＡのオン抵抗が大きくなるとい
う問題があった。
ーＡでは、負荷電流を検出するために、出力端子Ｔ３，
Ｔ４間に電流検出用抵抗２１，２２の直列回路を設けて
いるので、半導体リレーＡのオン抵抗が大きくなるとい
う問題があった。
【００１０】また、サイリスタ２３，２４を動作させる
ための保持電流が必要となるので、受光素子アレイ２の
出力を大きくしなければならず、受光素子アレイ２の受
光面積が大きくなるので、受光素子アレイ２が大きくな
り、コストアップを招くという問題があった。
ための保持電流が必要となるので、受光素子アレイ２の
出力を大きくしなければならず、受光素子アレイ２の受
光面積が大きくなるので、受光素子アレイ２が大きくな
り、コストアップを招くという問題があった。
【００１１】本発明は上記問題点に鑑みて為されたもの
であり、その目的とするところは、オン抵抗を増大させ
ることなく、過電流を検出して過電流を遮断できるよう
にした半導体リレーを提供することにある。
であり、その目的とするところは、オン抵抗を増大させ
ることなく、過電流を検出して過電流を遮断できるよう
にした半導体リレーを提供することにある。
【００１２】
【課題を解決するための手段】上記目的を達成するため
に、請求項１の発明では、入力信号に応じて光信号を発
生する発光素子と、発光素子の光信号を受けて電気信号
を発生する受光素子と、受光素子の一方の出力端が制御
端子に接続され、前記電気信号に応じて駆動される出力
用の第１の絶縁ゲート型半導体スイッチとを備え、第１
の絶縁ゲート型半導体スイッチの制御端子と受光素子の
他方の出力端との間に、第１の絶縁ゲート型半導体スイ
ッチの出力端の電圧がしきい値電圧を越えるとオンする
第２の絶縁ゲート型半導体スイッチを設けて成ることを
特徴とし、出力用の第１の絶縁ゲート型半導体スイッチ
のオン時に、負荷短絡などが発生して第１の絶縁ゲート
型半導体スイッチの出力端子間に過電流が流れ、第１の
絶縁ゲート型半導体スイッチの出力端の電圧が第２の絶
縁ゲート型半導体スイッチのしきい値電圧を越えると、
第２の絶縁ゲート型半導体スイッチがオン状態になっ
て、第１の絶縁ゲート型半導体スイッチの制御端子に入
力された電気信号を引き抜くので、第１の絶縁ゲート型
半導体スイッチをオフにして出力端子間に過電流が流れ
るのを遮断し、第１の絶縁ゲート型半導体スイッチが破
損するのを防止でき、且つ、従来の半導体リレーのよう
に、出力端子間に過電流を検出するための電流検出用抵
抗が設けられていないので、半導体リレーのオン抵抗が
増加することはない。しかも、第２の絶縁ゲート型半導
体スイッチは第１の絶縁ゲート型半導体スイッチの出力
端の電圧により駆動されるので、受光素子の出力を大き
くする必要はなく、受光素子が大型化して、コストアッ
プとなるのを防止できる。
に、請求項１の発明では、入力信号に応じて光信号を発
生する発光素子と、発光素子の光信号を受けて電気信号
を発生する受光素子と、受光素子の一方の出力端が制御
端子に接続され、前記電気信号に応じて駆動される出力
用の第１の絶縁ゲート型半導体スイッチとを備え、第１
の絶縁ゲート型半導体スイッチの制御端子と受光素子の
他方の出力端との間に、第１の絶縁ゲート型半導体スイ
ッチの出力端の電圧がしきい値電圧を越えるとオンする
第２の絶縁ゲート型半導体スイッチを設けて成ることを
特徴とし、出力用の第１の絶縁ゲート型半導体スイッチ
のオン時に、負荷短絡などが発生して第１の絶縁ゲート
型半導体スイッチの出力端子間に過電流が流れ、第１の
絶縁ゲート型半導体スイッチの出力端の電圧が第２の絶
縁ゲート型半導体スイッチのしきい値電圧を越えると、
第２の絶縁ゲート型半導体スイッチがオン状態になっ
て、第１の絶縁ゲート型半導体スイッチの制御端子に入
力された電気信号を引き抜くので、第１の絶縁ゲート型
半導体スイッチをオフにして出力端子間に過電流が流れ
るのを遮断し、第１の絶縁ゲート型半導体スイッチが破
損するのを防止でき、且つ、従来の半導体リレーのよう
に、出力端子間に過電流を検出するための電流検出用抵
抗が設けられていないので、半導体リレーのオン抵抗が
増加することはない。しかも、第２の絶縁ゲート型半導
体スイッチは第１の絶縁ゲート型半導体スイッチの出力
端の電圧により駆動されるので、受光素子の出力を大き
くする必要はなく、受光素子が大型化して、コストアッ
プとなるのを防止できる。
【００１３】請求項２の発明では、請求項１の発明にお
いて、第１の絶縁ゲート型半導体スイッチの制御端子と
第２の絶縁ゲート型半導体スイッチとの間に、受光素子
の発生する電気信号に応じてオン／オフされる第３の絶
縁ゲート型半導体スイッチを設けたことを特徴とし、第
３の絶縁ゲート型半導体スイッチがオフになると、第１
の絶縁ゲート型半導体スイッチの制御端子と第２の絶縁
ゲート型半導体スイッチとの間が遮断されるので、第１
の絶縁ゲート型半導体スイッチの出力端の電圧が第２の
絶縁ゲート型半導体スイッチのしきい値電圧を越える場
合でも、第１の絶縁ゲート型半導体スイッチの制御端子
に印加された電気信号が引き抜かれることはなく、第１
の絶縁ゲート型半導体スイッチをオンさせることができ
る。
いて、第１の絶縁ゲート型半導体スイッチの制御端子と
第２の絶縁ゲート型半導体スイッチとの間に、受光素子
の発生する電気信号に応じてオン／オフされる第３の絶
縁ゲート型半導体スイッチを設けたことを特徴とし、第
３の絶縁ゲート型半導体スイッチがオフになると、第１
の絶縁ゲート型半導体スイッチの制御端子と第２の絶縁
ゲート型半導体スイッチとの間が遮断されるので、第１
の絶縁ゲート型半導体スイッチの出力端の電圧が第２の
絶縁ゲート型半導体スイッチのしきい値電圧を越える場
合でも、第１の絶縁ゲート型半導体スイッチの制御端子
に印加された電気信号が引き抜かれることはなく、第１
の絶縁ゲート型半導体スイッチをオンさせることができ
る。
【００１４】請求項３の発明では、請求項２の発明にお
いて、第３の絶縁ゲート型半導体スイッチの動作時を第
１の絶縁ゲート型半導体スイッチの動作時よりも遅くし
たことを特徴とし、第３の絶縁ゲート型半導体スイッチ
の動作時は第１の絶縁ゲート型半導体スイッチの動作時
よりも遅いので、第３の絶縁ゲート型半導体スイッチが
オン状態になるまでの間は、第１の絶縁ゲート型半導体
スイッチの制御端子と第２の絶縁ゲート型半導体スイッ
チとの間が遮断され、第１の絶縁ゲート型半導体スイッ
チの出力端の電圧が第２の絶縁ゲート型半導体スイッチ
のしきい値電圧を越える場合でも、第１の絶縁ゲート型
半導体スイッチの制御端子に印加された電気信号が引き
抜かれることはなく、第１の絶縁ゲート型半導体スイッ
チをオンさせることができ、その後、第３の絶縁ゲート
型半導体スイッチがオン状態になった時点で負荷短絡が
発生していなければ、第１の絶縁ゲート型半導体スイッ
チの出力端の電圧が第２の絶縁ゲート型半導体スイッチ
のしきい値電圧以下になり、第２の絶縁ゲート型半導体
スイッチがオフになるので、第１の絶縁ゲート型半導体
スイッチの制御端子に印加された電気信号が引き抜かれ
ることはなく、第１の絶縁ゲート型半導体スイッチはオ
ン状態を維持することができ、負荷短絡が発生していれ
ば、第１の絶縁ゲート型半導体スイッチの出力端の電圧
が第２の絶縁ゲート型半導体スイッチのしきい値電圧を
越えるので、第２及び第３の絶縁ゲート型半導体スイッ
チを介して、第１の絶縁ゲート型半導体スイッチの制御
端子に印加された電気信号が引き抜かれ、第１の絶縁ゲ
ート型半導体スイッチをオフさせ、出力端子間に過電流
が流れるのを遮断できる。
いて、第３の絶縁ゲート型半導体スイッチの動作時を第
１の絶縁ゲート型半導体スイッチの動作時よりも遅くし
たことを特徴とし、第３の絶縁ゲート型半導体スイッチ
の動作時は第１の絶縁ゲート型半導体スイッチの動作時
よりも遅いので、第３の絶縁ゲート型半導体スイッチが
オン状態になるまでの間は、第１の絶縁ゲート型半導体
スイッチの制御端子と第２の絶縁ゲート型半導体スイッ
チとの間が遮断され、第１の絶縁ゲート型半導体スイッ
チの出力端の電圧が第２の絶縁ゲート型半導体スイッチ
のしきい値電圧を越える場合でも、第１の絶縁ゲート型
半導体スイッチの制御端子に印加された電気信号が引き
抜かれることはなく、第１の絶縁ゲート型半導体スイッ
チをオンさせることができ、その後、第３の絶縁ゲート
型半導体スイッチがオン状態になった時点で負荷短絡が
発生していなければ、第１の絶縁ゲート型半導体スイッ
チの出力端の電圧が第２の絶縁ゲート型半導体スイッチ
のしきい値電圧以下になり、第２の絶縁ゲート型半導体
スイッチがオフになるので、第１の絶縁ゲート型半導体
スイッチの制御端子に印加された電気信号が引き抜かれ
ることはなく、第１の絶縁ゲート型半導体スイッチはオ
ン状態を維持することができ、負荷短絡が発生していれ
ば、第１の絶縁ゲート型半導体スイッチの出力端の電圧
が第２の絶縁ゲート型半導体スイッチのしきい値電圧を
越えるので、第２及び第３の絶縁ゲート型半導体スイッ
チを介して、第１の絶縁ゲート型半導体スイッチの制御
端子に印加された電気信号が引き抜かれ、第１の絶縁ゲ
ート型半導体スイッチをオフさせ、出力端子間に過電流
が流れるのを遮断できる。
【００１５】請求項４の発明では、請求項２の発明にお
いて、第３の絶縁ゲート型半導体スイッチのしきい値電
圧を、第１の絶縁ゲート型半導体スイッチのしきい値電
圧よりも高い電圧に設定したことを特徴とし、第３の絶
縁ゲート型半導体スイッチのしきい値電圧は第１の絶縁
ゲート型半導体スイッチのしきい値電圧よりも高いの
で、第１の絶縁ゲート型半導体スイッチよりも第３の絶
縁ゲート型半導体スイッチを遅くオン動作させることが
でき、第３の絶縁ゲート型半導体スイッチがオン状態に
なるまでの間は、第１の絶縁ゲート型半導体スイッチの
制御端子と第２の絶縁ゲート型半導体スイッチとの間が
遮断され、第１の絶縁ゲート型半導体スイッチの出力端
の電圧が第２の絶縁ゲート型半導体スイッチのしきい値
電圧を越える場合でも、第１の絶縁ゲート型半導体スイ
ッチの制御端子に印加された電気信号が引き抜かれるこ
とはなく、第１の絶縁ゲート型半導体スイッチをオンさ
せることができ、その後、第３の絶縁ゲート型半導体ス
イッチがオン状態になった時点で負荷短絡が発生してい
なければ、第１の絶縁ゲート型半導体スイッチの出力端
の電圧が第２の絶縁ゲート型半導体スイッチのしきい値
電圧以下になり、第２の絶縁ゲート型半導体スイッチが
オフになるので、第１の絶縁ゲート型半導体スイッチの
制御端子に印加された電気信号が引き抜かれることはな
く、第１の絶縁ゲート型半導体スイッチはオン状態を維
持することができ、負荷短絡が発生していれば、第１の
絶縁ゲート型半導体スイッチの出力端の電圧が第２の絶
縁ゲート型半導体スイッチのしきい値電圧を越えるの
で、第２及び第３の絶縁ゲート型半導体スイッチを介し
て、第１の絶縁ゲート型半導体スイッチの制御端子に印
加された電気信号が引き抜かれ、第１の絶縁ゲート型半
導体スイッチをオフさせ、出力端子間に過電流が流れる
のを遮断できる。
いて、第３の絶縁ゲート型半導体スイッチのしきい値電
圧を、第１の絶縁ゲート型半導体スイッチのしきい値電
圧よりも高い電圧に設定したことを特徴とし、第３の絶
縁ゲート型半導体スイッチのしきい値電圧は第１の絶縁
ゲート型半導体スイッチのしきい値電圧よりも高いの
で、第１の絶縁ゲート型半導体スイッチよりも第３の絶
縁ゲート型半導体スイッチを遅くオン動作させることが
でき、第３の絶縁ゲート型半導体スイッチがオン状態に
なるまでの間は、第１の絶縁ゲート型半導体スイッチの
制御端子と第２の絶縁ゲート型半導体スイッチとの間が
遮断され、第１の絶縁ゲート型半導体スイッチの出力端
の電圧が第２の絶縁ゲート型半導体スイッチのしきい値
電圧を越える場合でも、第１の絶縁ゲート型半導体スイ
ッチの制御端子に印加された電気信号が引き抜かれるこ
とはなく、第１の絶縁ゲート型半導体スイッチをオンさ
せることができ、その後、第３の絶縁ゲート型半導体ス
イッチがオン状態になった時点で負荷短絡が発生してい
なければ、第１の絶縁ゲート型半導体スイッチの出力端
の電圧が第２の絶縁ゲート型半導体スイッチのしきい値
電圧以下になり、第２の絶縁ゲート型半導体スイッチが
オフになるので、第１の絶縁ゲート型半導体スイッチの
制御端子に印加された電気信号が引き抜かれることはな
く、第１の絶縁ゲート型半導体スイッチはオン状態を維
持することができ、負荷短絡が発生していれば、第１の
絶縁ゲート型半導体スイッチの出力端の電圧が第２の絶
縁ゲート型半導体スイッチのしきい値電圧を越えるの
で、第２及び第３の絶縁ゲート型半導体スイッチを介し
て、第１の絶縁ゲート型半導体スイッチの制御端子に印
加された電気信号が引き抜かれ、第１の絶縁ゲート型半
導体スイッチをオフさせ、出力端子間に過電流が流れる
のを遮断できる。
【００１６】請求項５の発明では、請求項２乃至４の発
明において、第１の絶縁ゲート型半導体スイッチの制御
端子と第３の絶縁ゲート型半導体スイッチとの間に抵抗
を設け、受光素子の出力端と第１の絶縁ゲート型半導体
スイッチの制御端子との間に出力端子間が接続され、抵
抗の両端間に所定電圧が発生するとオフする第４の絶縁
ゲート型半導体スイッチを設けたことを特徴とし、負荷
短絡などの発生時に第２及び第３の絶縁ゲート型半導体
スイッチを介して、第１の絶縁ゲート型半導体スイッチ
の制御端子に印加された電気信号が引き抜かれると、抵
抗の両端間に所定電圧が発生し、この電圧によって第４
の絶縁ゲート型半導体スイッチがオフされるので、受光
素子の出力端子間が短絡されることはなく、受光素子か
ら第３の絶縁ゲート型半導体スイッチの駆動電圧を供給
することができる。第４の絶縁ゲート型半導体スイッチ
が設けられていない場合、負荷短絡などの発生時に第２
及び第３の絶縁ゲート型半導体スイッチを介して第１の
絶縁ゲート型半導体スイッチの制御端子に印加された電
気信号が引き抜くかれると、受光素子の出力端子間が短
絡されるため、この受光素子から第３の絶縁ゲート型半
導体スイッチに駆動電圧を供給することができず、この
受光素子とは別に第３の絶縁ゲート型半導体スイッチに
駆動電圧を供給するための受光素子を設ける必要がある
が、第４の絶縁ゲート型半導体スイッチを設けることに
より、受光素子の出力端子間が短絡されるのを防止して
いるので、別途受光素子を設ける必要が無く、１組の発
光素子と受光素子とで回路を構成することができ、回路
を小型化して、コストダウンを図ることができる。
明において、第１の絶縁ゲート型半導体スイッチの制御
端子と第３の絶縁ゲート型半導体スイッチとの間に抵抗
を設け、受光素子の出力端と第１の絶縁ゲート型半導体
スイッチの制御端子との間に出力端子間が接続され、抵
抗の両端間に所定電圧が発生するとオフする第４の絶縁
ゲート型半導体スイッチを設けたことを特徴とし、負荷
短絡などの発生時に第２及び第３の絶縁ゲート型半導体
スイッチを介して、第１の絶縁ゲート型半導体スイッチ
の制御端子に印加された電気信号が引き抜かれると、抵
抗の両端間に所定電圧が発生し、この電圧によって第４
の絶縁ゲート型半導体スイッチがオフされるので、受光
素子の出力端子間が短絡されることはなく、受光素子か
ら第３の絶縁ゲート型半導体スイッチの駆動電圧を供給
することができる。第４の絶縁ゲート型半導体スイッチ
が設けられていない場合、負荷短絡などの発生時に第２
及び第３の絶縁ゲート型半導体スイッチを介して第１の
絶縁ゲート型半導体スイッチの制御端子に印加された電
気信号が引き抜くかれると、受光素子の出力端子間が短
絡されるため、この受光素子から第３の絶縁ゲート型半
導体スイッチに駆動電圧を供給することができず、この
受光素子とは別に第３の絶縁ゲート型半導体スイッチに
駆動電圧を供給するための受光素子を設ける必要がある
が、第４の絶縁ゲート型半導体スイッチを設けることに
より、受光素子の出力端子間が短絡されるのを防止して
いるので、別途受光素子を設ける必要が無く、１組の発
光素子と受光素子とで回路を構成することができ、回路
を小型化して、コストダウンを図ることができる。
【００１７】
【発明の実施の形態】本発明の実施の形態を図面を参照
して説明する。
して説明する。
【００１８】（実施形態１）図１に本実施形態の半導体
リレーＡの回路図を示す。この半導体リレーＡは、入力
端子Ｔ１，Ｔ２間に接続され、入力信号に応じて光信号
を発生する例えば発光ダイオードよりなる発光素子１
と、受光素子１に光結合され、発光素子１の光信号を受
けて電気信号を発生する受光素子アレイ２と、受光素子
アレイ２の発生する電気信号に応じて出力端子Ｔ３，Ｔ
４間を開閉する開閉部３とを備えている。ここで、受光
素子アレイ２は例えばアレイ状に接続された複数のフォ
トダイオードからなり、発光素子１及び受光素子アレイ
２からフォトカプラが構成され、入力と出力との間を電
気的に絶縁している。
リレーＡの回路図を示す。この半導体リレーＡは、入力
端子Ｔ１，Ｔ２間に接続され、入力信号に応じて光信号
を発生する例えば発光ダイオードよりなる発光素子１
と、受光素子１に光結合され、発光素子１の光信号を受
けて電気信号を発生する受光素子アレイ２と、受光素子
アレイ２の発生する電気信号に応じて出力端子Ｔ３，Ｔ
４間を開閉する開閉部３とを備えている。ここで、受光
素子アレイ２は例えばアレイ状に接続された複数のフォ
トダイオードからなり、発光素子１及び受光素子アレイ
２からフォトカプラが構成され、入力と出力との間を電
気的に絶縁している。
【００１９】開閉部３は、ゲート同士及びソース同士が
夫々接続されたｎチャンネル・エンハンスメント型のＭ
ＯＳＦＥＴ４，５から構成され、一方のＭＯＳＦＥＴ４
のドレインは出力端子Ｔ３に接続され、他方のＭＯＳＦ
ＥＴ５のドレインは出力端子Ｔ４に接続されている。
尚、ＭＯＳＦＥＴ４，５は逆直列に接続されているの
で、ＭＯＳＦＥＴ４，５のオフ時にＭＯＳＦＥＴ４，５
の寄生ダイオードを通して出力端子Ｔ３，Ｔ４間に電流
が流れるのを阻止でき、出力端子Ｔ３，Ｔ４間に流れる
双方向の電流をオン／オフすることができる。ここに、
ＭＯＳＦＥＴ４，５から第１の絶縁ゲート型半導体スイ
ッチが構成される。
夫々接続されたｎチャンネル・エンハンスメント型のＭ
ＯＳＦＥＴ４，５から構成され、一方のＭＯＳＦＥＴ４
のドレインは出力端子Ｔ３に接続され、他方のＭＯＳＦ
ＥＴ５のドレインは出力端子Ｔ４に接続されている。
尚、ＭＯＳＦＥＴ４，５は逆直列に接続されているの
で、ＭＯＳＦＥＴ４，５のオフ時にＭＯＳＦＥＴ４，５
の寄生ダイオードを通して出力端子Ｔ３，Ｔ４間に電流
が流れるのを阻止でき、出力端子Ｔ３，Ｔ４間に流れる
双方向の電流をオン／オフすることができる。ここに、
ＭＯＳＦＥＴ４，５から第１の絶縁ゲート型半導体スイ
ッチが構成される。
【００２０】ＭＯＳＦＥＴ４，５のゲートは受光素子ア
レイ２の正極に接続され、ＭＯＳＦＥＴ４，５のソース
は抵抗６を介して受光素子アレイ２の負極に接続されて
いる。また、ＭＯＳＦＥＴ４，５のゲート・ソース間に
はｎチャンネル・デプレッション形のＭＯＳＦＥＴ７の
ドレイン・ソース間が接続されており、ＭＯＳＦＥＴ７
のゲートは受光素子アレイ２及び抵抗６の接続点に接続
されている。ここに、抵抗６及びＭＯＳＦＥＴ７から、
受光素子アレイ２からの電気信号の入力時にＭＯＳＦＥ
Ｔ４，５のゲートに電荷を蓄積すると共に、電気信号の
入力停止時にゲートに蓄積された電荷を放電させる充放
電回路８が構成される。
レイ２の正極に接続され、ＭＯＳＦＥＴ４，５のソース
は抵抗６を介して受光素子アレイ２の負極に接続されて
いる。また、ＭＯＳＦＥＴ４，５のゲート・ソース間に
はｎチャンネル・デプレッション形のＭＯＳＦＥＴ７の
ドレイン・ソース間が接続されており、ＭＯＳＦＥＴ７
のゲートは受光素子アレイ２及び抵抗６の接続点に接続
されている。ここに、抵抗６及びＭＯＳＦＥＴ７から、
受光素子アレイ２からの電気信号の入力時にＭＯＳＦＥ
Ｔ４，５のゲートに電荷を蓄積すると共に、電気信号の
入力停止時にゲートに蓄積された電荷を放電させる充放
電回路８が構成される。
【００２１】また、ＭＯＳＦＥＴ４，５のゲート・ソー
ス間にはｎチャンネル・エンハンスメント形のＭＯＳＦ
ＥＴ９，１０のドレイン・ソース間が接続されており、
一方のＭＯＳＦＥＴ９のゲートはＭＯＳＦＥＴ４のドレ
インに接続され、他方のＭＯＳＦＥＴ１０のゲートはＭ
ＯＳＦＥＴ５のドレインに接続されている。ここに、Ｍ
ＯＳＦＥＴ９，１０から第２の絶縁ゲート型半導体スイ
ッチが構成される。
ス間にはｎチャンネル・エンハンスメント形のＭＯＳＦ
ＥＴ９，１０のドレイン・ソース間が接続されており、
一方のＭＯＳＦＥＴ９のゲートはＭＯＳＦＥＴ４のドレ
インに接続され、他方のＭＯＳＦＥＴ１０のゲートはＭ
ＯＳＦＥＴ５のドレインに接続されている。ここに、Ｍ
ＯＳＦＥＴ９，１０から第２の絶縁ゲート型半導体スイ
ッチが構成される。
【００２２】この半導体リレーＡの動作を以下に簡単に
説明する。入力端子Ｔ１，Ｔ２間に入力信号が入力され
ると発光素子１が光信号を発生し、この光信号を受け
て、受光素子アレイ２が電流を発生する。受光素子アレ
イ２が発生した電流はＭＯＳＦＥＴ７を介して抵抗６に
流れ、抵抗６の両端間に電圧が発生し、抵抗６の両端電
圧によってＭＯＳＦＥＴ７のドレイン・ソース間が高イ
ンピーダンス状態となる。ここで、出力端子Ｔ３，Ｔ４
間に過電流が流れていなければ、ＭＯＳＦＥＴ４，５の
ドレイン・ソース間電圧は充分小さい値となり、ＭＯＳ
ＦＥＴ４，５のドレイン電圧はＭＯＳＦＥＴ９，１０の
しきい値電圧以下になっているので、ＭＯＳＦＥＴ９，
１０のドレイン・ソース間は高インピーダンス状態とな
る。したがって、ＭＯＳＦＥＴ４，５のゲート・ソース
間が高インピーダンス状態となり、ＭＯＳＦＥＴ４，５
のゲートに電荷が蓄積されて、ゲート電位が高電位にな
り、ＭＯＳＦＥＴ４，５がオンになる。
説明する。入力端子Ｔ１，Ｔ２間に入力信号が入力され
ると発光素子１が光信号を発生し、この光信号を受け
て、受光素子アレイ２が電流を発生する。受光素子アレ
イ２が発生した電流はＭＯＳＦＥＴ７を介して抵抗６に
流れ、抵抗６の両端間に電圧が発生し、抵抗６の両端電
圧によってＭＯＳＦＥＴ７のドレイン・ソース間が高イ
ンピーダンス状態となる。ここで、出力端子Ｔ３，Ｔ４
間に過電流が流れていなければ、ＭＯＳＦＥＴ４，５の
ドレイン・ソース間電圧は充分小さい値となり、ＭＯＳ
ＦＥＴ４，５のドレイン電圧はＭＯＳＦＥＴ９，１０の
しきい値電圧以下になっているので、ＭＯＳＦＥＴ９，
１０のドレイン・ソース間は高インピーダンス状態とな
る。したがって、ＭＯＳＦＥＴ４，５のゲート・ソース
間が高インピーダンス状態となり、ＭＯＳＦＥＴ４，５
のゲートに電荷が蓄積されて、ゲート電位が高電位にな
り、ＭＯＳＦＥＴ４，５がオンになる。
【００２３】一方、入力端子Ｔ１，Ｔ２間に入力された
信号がなくなると、発光素子１からの光がなくなり、受
光素子アレイ２から電流が流れなくなるので、抵抗６の
両端電圧が低下し、ＭＯＳＦＥＴ４，５のゲート・ソー
ス間がＭＯＳＦＥＴ７を介して短絡されるため、ＭＯＳ
ＦＥＴ４，５のゲートに蓄積された電荷が放電され、Ｍ
ＯＳＦＥＴ４，５がオフになる。
信号がなくなると、発光素子１からの光がなくなり、受
光素子アレイ２から電流が流れなくなるので、抵抗６の
両端電圧が低下し、ＭＯＳＦＥＴ４，５のゲート・ソー
ス間がＭＯＳＦＥＴ７を介して短絡されるため、ＭＯＳ
ＦＥＴ４，５のゲートに蓄積された電荷が放電され、Ｍ
ＯＳＦＥＴ４，５がオフになる。
【００２４】ところで、ＭＯＳＦＥＴ４，５のオン時に
負荷短絡が発生して出力端子Ｔ３，Ｔ４間に過電流が流
れると、ＭＯＳＦＥＴ４，５のドレイン・ソース間電圧
が高くなる。ここで、ＭＯＳＦＥＴ９，１０のしきい値
電圧は、負荷短絡時におけるＭＯＳＦＥＴ４，５のドレ
イン電圧よりも低い値に設定されているので、負荷短絡
などにより出力端子Ｔ３，Ｔ４間に過電流が流れ、ＭＯ
ＳＦＥＴ４，５のドレイン電圧がＭＯＳＦＥＴ９，１０
のしきい値電圧よりも高くなると、ＭＯＳＦＥＴ９，１
０がオンになる。したがって、ＭＯＳＦＥＴ４，５のゲ
ート・ソース間がＭＯＳＦＥＴ９，１０を介して短絡さ
れ、ＭＯＳＦＥＴ４，５がオフになるので、出力端子Ｔ
３，Ｔ４間に過電流が流れるのを阻止でき、ＭＯＳＦＥ
Ｔ４，５が破壊に至るような電圧がＭＯＳＦＥＴ４，５
に印加されるのを防止できる。尚、一方のＭＯＳＦＥＴ
９のゲートはＭＯＳＦＥＴ４のドレインに接続され、他
方のＭＯＳＦＥＴ１０のゲートはＭＯＳＦＥＴ５のドレ
インに接続されているので、出力端子Ｔ３，Ｔ４間に何
れの方向の過電流が流れた場合でも、何れかのＭＯＳＦ
ＥＴ９，１０がオンになり、ＭＯＳＦＥＴ４，５をオフ
状態にして、過電流が流れるのを遮断できる。
負荷短絡が発生して出力端子Ｔ３，Ｔ４間に過電流が流
れると、ＭＯＳＦＥＴ４，５のドレイン・ソース間電圧
が高くなる。ここで、ＭＯＳＦＥＴ９，１０のしきい値
電圧は、負荷短絡時におけるＭＯＳＦＥＴ４，５のドレ
イン電圧よりも低い値に設定されているので、負荷短絡
などにより出力端子Ｔ３，Ｔ４間に過電流が流れ、ＭＯ
ＳＦＥＴ４，５のドレイン電圧がＭＯＳＦＥＴ９，１０
のしきい値電圧よりも高くなると、ＭＯＳＦＥＴ９，１
０がオンになる。したがって、ＭＯＳＦＥＴ４，５のゲ
ート・ソース間がＭＯＳＦＥＴ９，１０を介して短絡さ
れ、ＭＯＳＦＥＴ４，５がオフになるので、出力端子Ｔ
３，Ｔ４間に過電流が流れるのを阻止でき、ＭＯＳＦＥ
Ｔ４，５が破壊に至るような電圧がＭＯＳＦＥＴ４，５
に印加されるのを防止できる。尚、一方のＭＯＳＦＥＴ
９のゲートはＭＯＳＦＥＴ４のドレインに接続され、他
方のＭＯＳＦＥＴ１０のゲートはＭＯＳＦＥＴ５のドレ
インに接続されているので、出力端子Ｔ３，Ｔ４間に何
れの方向の過電流が流れた場合でも、何れかのＭＯＳＦ
ＥＴ９，１０がオンになり、ＭＯＳＦＥＴ４，５をオフ
状態にして、過電流が流れるのを遮断できる。
【００２５】また、本回路では、従来の半導体リレーＡ
のように出力端子Ｔ３，Ｔ４間に電流検出用の抵抗を設
ける必要がないので、半導体リレーＡのオン抵抗が増大
することはなく、しかも過電流発生時にＭＯＳＦＥＴ
４，５のドレイン・ソース間に発生する電圧によりＭＯ
ＳＦＥＴ９，１０を動作させているので、受光素子アレ
イ２の出力を大きくする必要が無く、受光素子アレイ２
が大型化するのを防止できる。
のように出力端子Ｔ３，Ｔ４間に電流検出用の抵抗を設
ける必要がないので、半導体リレーＡのオン抵抗が増大
することはなく、しかも過電流発生時にＭＯＳＦＥＴ
４，５のドレイン・ソース間に発生する電圧によりＭＯ
ＳＦＥＴ９，１０を動作させているので、受光素子アレ
イ２の出力を大きくする必要が無く、受光素子アレイ２
が大型化するのを防止できる。
【００２６】（実施形態２）実施形態１の半導体リレー
Ａでは、出力端子Ｔ３，Ｔ４間にＭＯＳＦＥＴ９，１０
のしきい値電圧を越える電圧が印加されると、ＭＯＳＦ
ＥＴ９，１０がオン状態になり、ＭＯＳＦＥＴ４，５の
ゲート・ソース間がＭＯＳＦＥＴ９，１０を介して短絡
されるので、入力端子Ｔ１，Ｔ２間に入力信号が印加さ
れたとしても、ＭＯＳＦＥＴ４，５をオンさせることは
できず、出力端子Ｔ３，Ｔ４間に印加された電圧がＭＯ
ＳＦＥＴ９，１０のしきい値電圧以下の場合のみＭＯＳ
ＦＥＴ４，５をオンさせることができるが（所謂ゼロク
ロス動作）、本実施形態の半導体リレーＡでは、出力端
子Ｔ３，Ｔ４間にＭＯＳＦＥＴ９，１０のしきい値電圧
を越える電圧が印加された場合でも、ＭＯＳＦＥＴ４，
５をオンさせることができるようにしている。
Ａでは、出力端子Ｔ３，Ｔ４間にＭＯＳＦＥＴ９，１０
のしきい値電圧を越える電圧が印加されると、ＭＯＳＦ
ＥＴ９，１０がオン状態になり、ＭＯＳＦＥＴ４，５の
ゲート・ソース間がＭＯＳＦＥＴ９，１０を介して短絡
されるので、入力端子Ｔ１，Ｔ２間に入力信号が印加さ
れたとしても、ＭＯＳＦＥＴ４，５をオンさせることは
できず、出力端子Ｔ３，Ｔ４間に印加された電圧がＭＯ
ＳＦＥＴ９，１０のしきい値電圧以下の場合のみＭＯＳ
ＦＥＴ４，５をオンさせることができるが（所謂ゼロク
ロス動作）、本実施形態の半導体リレーＡでは、出力端
子Ｔ３，Ｔ４間にＭＯＳＦＥＴ９，１０のしきい値電圧
を越える電圧が印加された場合でも、ＭＯＳＦＥＴ４，
５をオンさせることができるようにしている。
【００２７】図２に本実施形態の半導体リレーＡの回路
図を示す。本実施形態では、実施形態１の半導体リレー
Ａにおいて、発光素子１の光信号を受けて電気信号を発
生する受光素子アレイ２’を受光素子アレイ２とは別に
設けており、ＭＯＳＦＥＴ４，５のゲートとＭＯＳＦＥ
Ｔ９，１０との間に、受光素子アレイ２’の出力に応じ
てオン／オフされる第３の絶縁ゲート型半導体スイッチ
としてのｎチャンネル・エンハンスメント形のＭＯＳＦ
ＥＴ１１を設けている。尚、実施形態１の半導体リレー
Ａと同一の構成要素には同一の符号を付して、その説明
を省略する。
図を示す。本実施形態では、実施形態１の半導体リレー
Ａにおいて、発光素子１の光信号を受けて電気信号を発
生する受光素子アレイ２’を受光素子アレイ２とは別に
設けており、ＭＯＳＦＥＴ４，５のゲートとＭＯＳＦＥ
Ｔ９，１０との間に、受光素子アレイ２’の出力に応じ
てオン／オフされる第３の絶縁ゲート型半導体スイッチ
としてのｎチャンネル・エンハンスメント形のＭＯＳＦ
ＥＴ１１を設けている。尚、実施形態１の半導体リレー
Ａと同一の構成要素には同一の符号を付して、その説明
を省略する。
【００２８】ＭＯＳＦＥＴ１１のドレインはＭＯＳＦＥ
Ｔ４，５のゲートに接続され、ソースはＭＯＳＦＥＴ
９，１０のドレインに接続されており、ゲートは受光素
子アレイ２’の正極に接続される。また受光素子アレイ
２’の負極はＭＯＳＦＥＴ４，５及び抵抗６の接続点に
接続される。ここで、ＭＯＳＦＥＴ１１のゲートと受光
素子アレイ２’の負極との間には、受光素子アレイ２’
からの電気信号の入力時にＭＯＳＦＥＴ１１のゲートに
電荷を蓄積すると共に、電気信号の入力停止時にゲート
に蓄積された電荷を放電させる充放電回路１４が接続さ
れている。この充放電回路１４は、受光素子アレイ２’
の負極に一端が接続された抵抗１２と、ＭＯＳＦＥＴ１
１のゲートにドレインが接続され、抵抗１２の他端にソ
ースが接続されると共に、受光素子アレイ２’の負極に
ゲートが接続されたＭＯＳＦＥＴ１３とで構成される。
Ｔ４，５のゲートに接続され、ソースはＭＯＳＦＥＴ
９，１０のドレインに接続されており、ゲートは受光素
子アレイ２’の正極に接続される。また受光素子アレイ
２’の負極はＭＯＳＦＥＴ４，５及び抵抗６の接続点に
接続される。ここで、ＭＯＳＦＥＴ１１のゲートと受光
素子アレイ２’の負極との間には、受光素子アレイ２’
からの電気信号の入力時にＭＯＳＦＥＴ１１のゲートに
電荷を蓄積すると共に、電気信号の入力停止時にゲート
に蓄積された電荷を放電させる充放電回路１４が接続さ
れている。この充放電回路１４は、受光素子アレイ２’
の負極に一端が接続された抵抗１２と、ＭＯＳＦＥＴ１
１のゲートにドレインが接続され、抵抗１２の他端にソ
ースが接続されると共に、受光素子アレイ２’の負極に
ゲートが接続されたＭＯＳＦＥＴ１３とで構成される。
【００２９】この半導体リレーＡの基本的な動作は実施
形態１の半導体リレーＡと同様であるが、本実施形態の
半導体リレーＡでは、出力端子Ｔ３，Ｔ４間にＭＯＳＦ
ＥＴ９，１０のしきい値電圧を越える電圧が印加された
状態でも、ＭＯＳＦＥＴ４，５をオンさせることができ
る。
形態１の半導体リレーＡと同様であるが、本実施形態の
半導体リレーＡでは、出力端子Ｔ３，Ｔ４間にＭＯＳＦ
ＥＴ９，１０のしきい値電圧を越える電圧が印加された
状態でも、ＭＯＳＦＥＴ４，５をオンさせることができ
る。
【００３０】すなわち、入力端子Ｔ１，Ｔ２間に信号が
入力された時点で、出力端子Ｔ３，Ｔ４間にＭＯＳＦＥ
Ｔ９，１０のしきい値電圧を越える電圧が印加されてい
ると、ＭＯＳＦＥＴ９，１０はオン状態になる。ここ
で、ＭＯＳＦＥＴ１１のしきい値電圧はＭＯＳＦＥＴ
４，５のしきい値電圧よりも高い電圧に設定されている
ので、受光素子アレイ２，２’が入力信号に応じて略同
じ電圧を発生した場合、ＭＯＳＦＥＴ１１がオン状態に
なる前にＭＯＳＦＥＴ４，５がオン状態になる。したが
って、ＭＯＳＦＥＴ９，１０がオン状態になったとして
も、ＭＯＳＦＥＴ１１がオン状態になるまでの間は、Ｍ
ＯＳＦＥＴ４，５のゲート・ソース間が短絡されること
はなく、ＭＯＳＦＥＴ４，５をオンさせることができ
る。
入力された時点で、出力端子Ｔ３，Ｔ４間にＭＯＳＦＥ
Ｔ９，１０のしきい値電圧を越える電圧が印加されてい
ると、ＭＯＳＦＥＴ９，１０はオン状態になる。ここ
で、ＭＯＳＦＥＴ１１のしきい値電圧はＭＯＳＦＥＴ
４，５のしきい値電圧よりも高い電圧に設定されている
ので、受光素子アレイ２，２’が入力信号に応じて略同
じ電圧を発生した場合、ＭＯＳＦＥＴ１１がオン状態に
なる前にＭＯＳＦＥＴ４，５がオン状態になる。したが
って、ＭＯＳＦＥＴ９，１０がオン状態になったとして
も、ＭＯＳＦＥＴ１１がオン状態になるまでの間は、Ｍ
ＯＳＦＥＴ４，５のゲート・ソース間が短絡されること
はなく、ＭＯＳＦＥＴ４，５をオンさせることができ
る。
【００３１】その後、ＭＯＳＦＥＴ１１がオンになった
時点で負荷短絡が発生していなければ、ＭＯＳＦＥＴ
４，５のドレイン・ソース間電圧は充分小さい値にな
り、ＭＯＳＦＥＴ４，５のドレイン電圧はＭＯＳＦＥＴ
９，１０のしきい値電圧以下になるので、ＭＯＳＦＥＴ
９，１０はオフ状態になり、ＭＯＳＦＥＴ４，５のゲー
ト・ソース間がＭＯＳＦＥＴ９〜１１を介して短絡され
ることはなく、ＭＯＳＦＥＴ４，５はオン状態を維持す
る。
時点で負荷短絡が発生していなければ、ＭＯＳＦＥＴ
４，５のドレイン・ソース間電圧は充分小さい値にな
り、ＭＯＳＦＥＴ４，５のドレイン電圧はＭＯＳＦＥＴ
９，１０のしきい値電圧以下になるので、ＭＯＳＦＥＴ
９，１０はオフ状態になり、ＭＯＳＦＥＴ４，５のゲー
ト・ソース間がＭＯＳＦＥＴ９〜１１を介して短絡され
ることはなく、ＭＯＳＦＥＴ４，５はオン状態を維持す
る。
【００３２】一方、ＭＯＳＦＥＴ１１がオンになった時
点で負荷短絡が発生していれば、ＭＯＳＦＥＴ４，５の
ドレイン・ソース間電圧が高くなり、ＭＯＳＦＥＴ４，
５のドレイン電圧がＭＯＳＦＥＴ９，１０のしきい値電
圧を越えるため、ＭＯＳＦＥＴ９，１０はオン状態にな
り、ＭＯＳＦＥＴ４，５のゲート・ソース間がＭＯＳＦ
ＥＴ９〜１１を介して短絡され、ＭＯＳＦＥＴ４，５は
オフになる。
点で負荷短絡が発生していれば、ＭＯＳＦＥＴ４，５の
ドレイン・ソース間電圧が高くなり、ＭＯＳＦＥＴ４，
５のドレイン電圧がＭＯＳＦＥＴ９，１０のしきい値電
圧を越えるため、ＭＯＳＦＥＴ９，１０はオン状態にな
り、ＭＯＳＦＥＴ４，５のゲート・ソース間がＭＯＳＦ
ＥＴ９〜１１を介して短絡され、ＭＯＳＦＥＴ４，５は
オフになる。
【００３３】（実施形態３）図３に本実施形態の半導体
リレーＡの回路図を示す。尚、半導体リレーＡの基本的
な回路構成は実施形態２の半導体リレーＡと同様である
ので、同一の構成要素には同一の符号を付して、その説
明を省略する。
リレーＡの回路図を示す。尚、半導体リレーＡの基本的
な回路構成は実施形態２の半導体リレーＡと同様である
ので、同一の構成要素には同一の符号を付して、その説
明を省略する。
【００３４】本実施形態では、実施形態２の半導体リレ
ーＡにおいて、受光素子アレイ２’を設ける代わりに、
ＭＯＳＦＥＴ１１のゲートを受光素子アレイ２の中間タ
ップＰに接続している。また、ＭＯＳＦＥＴ４，５のゲ
ートとＭＯＳＦＥＴ１１のドレインとの間に抵抗１６を
設け、受光素子アレイ２の正極とＭＯＳＦＥＴ４，５の
ゲートとの間に第４の絶縁ゲート型半導体スイッチとし
てのｎチェンネル・デプレッション形のＭＯＳＦＥＴ１
５のドレイン・ソース間を接続すると共に、ＭＯＳＦＥ
Ｔ１５のゲートを抵抗１６及びＭＯＳＦＥＴ１１の接続
点に接続しており、ＭＯＳＦＥＴ１５は抵抗１６の両端
電圧に応じてオン／オフする。また、受光素子アレイ２
の中間タップＰとＭＯＳＦＥＴ１５のドレインとの間に
は、アノードを中間タップＰ側にしてダイオード１７が
接続されている。尚、ダイオード１７は、ＭＯＳＦＥＴ
４，５がオフ状態からオン状態に移行する過渡状態にお
いてダイオード１７を通して電流が流れる期間を設け、
ＭＯＳＦＥＴ１１よりもＭＯＳＦＥＴ４，５の方が早く
オン状態に移行するようにしている。
ーＡにおいて、受光素子アレイ２’を設ける代わりに、
ＭＯＳＦＥＴ１１のゲートを受光素子アレイ２の中間タ
ップＰに接続している。また、ＭＯＳＦＥＴ４，５のゲ
ートとＭＯＳＦＥＴ１１のドレインとの間に抵抗１６を
設け、受光素子アレイ２の正極とＭＯＳＦＥＴ４，５の
ゲートとの間に第４の絶縁ゲート型半導体スイッチとし
てのｎチェンネル・デプレッション形のＭＯＳＦＥＴ１
５のドレイン・ソース間を接続すると共に、ＭＯＳＦＥ
Ｔ１５のゲートを抵抗１６及びＭＯＳＦＥＴ１１の接続
点に接続しており、ＭＯＳＦＥＴ１５は抵抗１６の両端
電圧に応じてオン／オフする。また、受光素子アレイ２
の中間タップＰとＭＯＳＦＥＴ１５のドレインとの間に
は、アノードを中間タップＰ側にしてダイオード１７が
接続されている。尚、ダイオード１７は、ＭＯＳＦＥＴ
４，５がオフ状態からオン状態に移行する過渡状態にお
いてダイオード１７を通して電流が流れる期間を設け、
ＭＯＳＦＥＴ１１よりもＭＯＳＦＥＴ４，５の方が早く
オン状態に移行するようにしている。
【００３５】この半導体リレーＡの基本的な動作は実施
形態２の半導体リレーＡと同様であるが、本実施形態の
半導体リレーＡでは、負荷短絡などの発生時にＭＯＳＦ
ＥＴ９，１０，１１がオンになり、ＭＯＳＦＥＴ４，５
のゲート・ソース間が抵抗１６及びＭＯＳＦＥＴ９〜１
１を介して導通すると、抵抗１６の両端間に電圧が発生
し、抵抗１６の両端電圧によってＭＯＳＦＥＴ１５がオ
フ状態になるため、受光素子アレイ２の出力端子間が短
絡されるのを防止できる。したがって、受光素子アレイ
２の起電力により、ＭＯＳＦＥＴ１１のゲートに電圧を
供給し続けることができ、ＭＯＳＦＥＴ４，５のゲート
・ソース間の短絡状態を維持することができる。
形態２の半導体リレーＡと同様であるが、本実施形態の
半導体リレーＡでは、負荷短絡などの発生時にＭＯＳＦ
ＥＴ９，１０，１１がオンになり、ＭＯＳＦＥＴ４，５
のゲート・ソース間が抵抗１６及びＭＯＳＦＥＴ９〜１
１を介して導通すると、抵抗１６の両端間に電圧が発生
し、抵抗１６の両端電圧によってＭＯＳＦＥＴ１５がオ
フ状態になるため、受光素子アレイ２の出力端子間が短
絡されるのを防止できる。したがって、受光素子アレイ
２の起電力により、ＭＯＳＦＥＴ１１のゲートに電圧を
供給し続けることができ、ＭＯＳＦＥＴ４，５のゲート
・ソース間の短絡状態を維持することができる。
【００３６】このように、負荷短絡などの発生時にＭＯ
ＳＦＥＴ４，５のゲート・ソース間を短絡した際、ＭＯ
ＳＦＥＴ１５をオフさせて、受光素子アレイ２の出力端
子間が短絡状態になるのを防止しているので、受光素子
アレイ２からＭＯＳＦＥＴ１１をオンさせる電圧を供給
させることができ、実施形態２の半導体リレーＡのよう
に、ＭＯＳＦＥＴ１１にゲート電圧を供給するための受
光素子アレイ２’を別途設ける必要が無く、半導体リレ
ーＡを小型化することができ、且つ、コストダウンを図
ることができる。
ＳＦＥＴ４，５のゲート・ソース間を短絡した際、ＭＯ
ＳＦＥＴ１５をオフさせて、受光素子アレイ２の出力端
子間が短絡状態になるのを防止しているので、受光素子
アレイ２からＭＯＳＦＥＴ１１をオンさせる電圧を供給
させることができ、実施形態２の半導体リレーＡのよう
に、ＭＯＳＦＥＴ１１にゲート電圧を供給するための受
光素子アレイ２’を別途設ける必要が無く、半導体リレ
ーＡを小型化することができ、且つ、コストダウンを図
ることができる。
【００３７】尚、上述の各実施形態では第１乃至第４の
絶縁ゲート型半導体スイッチとしてＭＯＳＦＥＴを用い
ているが、絶縁ゲート型半導体スイッチをＭＯＳＦＥＴ
に限定する趣旨のものではなく、ＭＯＳＦＥＴ以外のＩ
ＧＢＴなどの絶縁ゲート型半導体スイッチを用いても良
い。また、ＭＯＳＦＥＴ７と抵抗６とで充放電回路８を
構成しているが、充放電回路８の回路構成を上記の構成
に限定する趣旨のものではなく、受光素子アレイ２から
の電気信号の入力時にＭＯＳＦＥＴ４，５のゲートに電
荷を蓄積すると共に、電気信号の入力停止時にゲートに
蓄積された電荷を放電させるような回路であれば、どの
ような構成の回路でも良い。
絶縁ゲート型半導体スイッチとしてＭＯＳＦＥＴを用い
ているが、絶縁ゲート型半導体スイッチをＭＯＳＦＥＴ
に限定する趣旨のものではなく、ＭＯＳＦＥＴ以外のＩ
ＧＢＴなどの絶縁ゲート型半導体スイッチを用いても良
い。また、ＭＯＳＦＥＴ７と抵抗６とで充放電回路８を
構成しているが、充放電回路８の回路構成を上記の構成
に限定する趣旨のものではなく、受光素子アレイ２から
の電気信号の入力時にＭＯＳＦＥＴ４，５のゲートに電
荷を蓄積すると共に、電気信号の入力停止時にゲートに
蓄積された電荷を放電させるような回路であれば、どの
ような構成の回路でも良い。
【００３８】
【発明の効果】上述のように、請求項１の発明は、入力
信号に応じて光信号を発生する発光素子と、発光素子の
光信号を受けて電気信号を発生する受光素子と、受光素
子の一方の出力端が制御端子に接続され、前記電気信号
に応じて駆動される出力用の第１の絶縁ゲート型半導体
スイッチとを備え、第１の絶縁ゲート型半導体スイッチ
の制御端子と受光素子の他方の出力端との間に、第１の
絶縁ゲート型半導体スイッチの出力端の電圧がしきい値
電圧を越えるとオンする第２の絶縁ゲート型半導体スイ
ッチを設けて成ることを特徴とし、出力用の第１の絶縁
ゲート型半導体スイッチのオン時に、負荷短絡などが発
生して第１の絶縁ゲート型半導体スイッチの出力端子間
に過電流が流れ、第１の絶縁ゲート型半導体スイッチの
出力端の電圧が第２の絶縁ゲート型半導体スイッチのし
きい値電圧を越えると、第２の絶縁ゲート型半導体スイ
ッチがオン状態になって、第１の絶縁ゲート型半導体ス
イッチの制御端子に入力された電気信号を引き抜くの
で、第１の絶縁ゲート型半導体スイッチをオフにして出
力端子間に過電流が流れるのを遮断し、第１の絶縁ゲー
ト型半導体スイッチが破損するのを防止できるという効
果があり、且つ、従来の半導体リレーのように、出力端
子間に過電流を検出するための電流検出用抵抗が設けら
れていないので、半導体リレーのオン抵抗が増加するこ
とはない。しかも、第２の絶縁ゲート型半導体スイッチ
は第１の絶縁ゲート型半導体スイッチの出力端の電圧に
より駆動されるので、受光素子の出力を大きくする必要
はなく、受光素子が大型化して、コストアップとなるの
を防止できるという効果がある。
信号に応じて光信号を発生する発光素子と、発光素子の
光信号を受けて電気信号を発生する受光素子と、受光素
子の一方の出力端が制御端子に接続され、前記電気信号
に応じて駆動される出力用の第１の絶縁ゲート型半導体
スイッチとを備え、第１の絶縁ゲート型半導体スイッチ
の制御端子と受光素子の他方の出力端との間に、第１の
絶縁ゲート型半導体スイッチの出力端の電圧がしきい値
電圧を越えるとオンする第２の絶縁ゲート型半導体スイ
ッチを設けて成ることを特徴とし、出力用の第１の絶縁
ゲート型半導体スイッチのオン時に、負荷短絡などが発
生して第１の絶縁ゲート型半導体スイッチの出力端子間
に過電流が流れ、第１の絶縁ゲート型半導体スイッチの
出力端の電圧が第２の絶縁ゲート型半導体スイッチのし
きい値電圧を越えると、第２の絶縁ゲート型半導体スイ
ッチがオン状態になって、第１の絶縁ゲート型半導体ス
イッチの制御端子に入力された電気信号を引き抜くの
で、第１の絶縁ゲート型半導体スイッチをオフにして出
力端子間に過電流が流れるのを遮断し、第１の絶縁ゲー
ト型半導体スイッチが破損するのを防止できるという効
果があり、且つ、従来の半導体リレーのように、出力端
子間に過電流を検出するための電流検出用抵抗が設けら
れていないので、半導体リレーのオン抵抗が増加するこ
とはない。しかも、第２の絶縁ゲート型半導体スイッチ
は第１の絶縁ゲート型半導体スイッチの出力端の電圧に
より駆動されるので、受光素子の出力を大きくする必要
はなく、受光素子が大型化して、コストアップとなるの
を防止できるという効果がある。
【００３９】請求項２の発明は、請求項１の発明におい
て、第１の絶縁ゲート型半導体スイッチの制御端子と第
２の絶縁ゲート型半導体スイッチとの間に、受光素子の
発生する電気信号に応じてオン／オフされる第３の絶縁
ゲート型半導体スイッチを設けたことを特徴とし、第３
の絶縁ゲート型半導体スイッチがオフになると、第１の
絶縁ゲート型半導体スイッチの制御端子と第２の絶縁ゲ
ート型半導体スイッチとの間が遮断されるので、第１の
絶縁ゲート型半導体スイッチの出力端の電圧が第２の絶
縁ゲート型半導体スイッチのしきい値電圧を越える場合
でも、第１の絶縁ゲート型半導体スイッチの制御端子に
印加された電気信号が引き抜かれることはなく、第１の
絶縁ゲート型半導体スイッチをオンさせることができる
という効果がある。
て、第１の絶縁ゲート型半導体スイッチの制御端子と第
２の絶縁ゲート型半導体スイッチとの間に、受光素子の
発生する電気信号に応じてオン／オフされる第３の絶縁
ゲート型半導体スイッチを設けたことを特徴とし、第３
の絶縁ゲート型半導体スイッチがオフになると、第１の
絶縁ゲート型半導体スイッチの制御端子と第２の絶縁ゲ
ート型半導体スイッチとの間が遮断されるので、第１の
絶縁ゲート型半導体スイッチの出力端の電圧が第２の絶
縁ゲート型半導体スイッチのしきい値電圧を越える場合
でも、第１の絶縁ゲート型半導体スイッチの制御端子に
印加された電気信号が引き抜かれることはなく、第１の
絶縁ゲート型半導体スイッチをオンさせることができる
という効果がある。
【００４０】請求項３の発明は、請求項２の発明におい
て、第３の絶縁ゲート型半導体スイッチの動作時を第１
の絶縁ゲート型半導体スイッチの動作時よりも遅くした
ことを特徴とし、第３の絶縁ゲート型半導体スイッチの
動作時は第１の絶縁ゲート型半導体スイッチの動作時よ
りも遅いので、第３の絶縁ゲート型半導体スイッチがオ
ン状態になるまでの間は、第１の絶縁ゲート型半導体ス
イッチの制御端子と第２の絶縁ゲート型半導体スイッチ
との間が遮断され、第１の絶縁ゲート型半導体スイッチ
の出力端の電圧が第２の絶縁ゲート型半導体スイッチの
しきい値電圧を越える場合でも、第１の絶縁ゲート型半
導体スイッチの制御端子に印加された電気信号が引き抜
かれることはなく、第１の絶縁ゲート型半導体スイッチ
をオンさせることができ、その後、第３の絶縁ゲート型
半導体スイッチがオン状態になった時点で負荷短絡が発
生していなければ、第１の絶縁ゲート型半導体スイッチ
の出力端の電圧が第２の絶縁ゲート型半導体スイッチの
しきい値電圧以下になり、第２の絶縁ゲート型半導体ス
イッチがオフになるので、第１の絶縁ゲート型半導体ス
イッチの制御端子に印加された電気信号が引き抜かれる
ことはなく、第１の絶縁ゲート型半導体スイッチはオン
状態を維持することができ、負荷短絡が発生していれ
ば、第１の絶縁ゲート型半導体スイッチの出力端の電圧
が第２の絶縁ゲート型半導体スイッチのしきい値電圧を
越えるので、第２及び第３の絶縁ゲート型半導体スイッ
チを介して、第１の絶縁ゲート型半導体スイッチの制御
端子に印加された電気信号が引き抜かれ、第１の絶縁ゲ
ート型半導体スイッチをオフさせ、出力端子間に過電流
が流れるのを遮断できるという効果がある。
て、第３の絶縁ゲート型半導体スイッチの動作時を第１
の絶縁ゲート型半導体スイッチの動作時よりも遅くした
ことを特徴とし、第３の絶縁ゲート型半導体スイッチの
動作時は第１の絶縁ゲート型半導体スイッチの動作時よ
りも遅いので、第３の絶縁ゲート型半導体スイッチがオ
ン状態になるまでの間は、第１の絶縁ゲート型半導体ス
イッチの制御端子と第２の絶縁ゲート型半導体スイッチ
との間が遮断され、第１の絶縁ゲート型半導体スイッチ
の出力端の電圧が第２の絶縁ゲート型半導体スイッチの
しきい値電圧を越える場合でも、第１の絶縁ゲート型半
導体スイッチの制御端子に印加された電気信号が引き抜
かれることはなく、第１の絶縁ゲート型半導体スイッチ
をオンさせることができ、その後、第３の絶縁ゲート型
半導体スイッチがオン状態になった時点で負荷短絡が発
生していなければ、第１の絶縁ゲート型半導体スイッチ
の出力端の電圧が第２の絶縁ゲート型半導体スイッチの
しきい値電圧以下になり、第２の絶縁ゲート型半導体ス
イッチがオフになるので、第１の絶縁ゲート型半導体ス
イッチの制御端子に印加された電気信号が引き抜かれる
ことはなく、第１の絶縁ゲート型半導体スイッチはオン
状態を維持することができ、負荷短絡が発生していれ
ば、第１の絶縁ゲート型半導体スイッチの出力端の電圧
が第２の絶縁ゲート型半導体スイッチのしきい値電圧を
越えるので、第２及び第３の絶縁ゲート型半導体スイッ
チを介して、第１の絶縁ゲート型半導体スイッチの制御
端子に印加された電気信号が引き抜かれ、第１の絶縁ゲ
ート型半導体スイッチをオフさせ、出力端子間に過電流
が流れるのを遮断できるという効果がある。
【００４１】請求項４の発明は、請求項２の発明におい
て、第３の絶縁ゲート型半導体スイッチのしきい値電圧
を、第１の絶縁ゲート型半導体スイッチのしきい値電圧
よりも高い電圧に設定したことを特徴とし、第３の絶縁
ゲート型半導体スイッチのしきい値電圧は第１の絶縁ゲ
ート型半導体スイッチのしきい値電圧よりも高いので、
第１の絶縁ゲート型半導体スイッチよりも第３の絶縁ゲ
ート型半導体スイッチを遅くオン動作させることがで
き、第３の絶縁ゲート型半導体スイッチがオン状態にな
るまでの間は、第１の絶縁ゲート型半導体スイッチの制
御端子と第２の絶縁ゲート型半導体スイッチとの間が遮
断され、第１の絶縁ゲート型半導体スイッチの出力端の
電圧が第２の絶縁ゲート型半導体スイッチのしきい値電
圧を越える場合でも、第１の絶縁ゲート型半導体スイッ
チの制御端子に印加された電気信号が引き抜かれること
はなく、第１の絶縁ゲート型半導体スイッチをオンさせ
ることができ、その後、第３の絶縁ゲート型半導体スイ
ッチがオン状態になった時点で負荷短絡が発生していな
ければ、第１の絶縁ゲート型半導体スイッチの出力端の
電圧が第２の絶縁ゲート型半導体スイッチのしきい値電
圧以下になり、第２の絶縁ゲート型半導体スイッチがオ
フになるので、第１の絶縁ゲート型半導体スイッチの制
御端子に印加された電気信号が引き抜かれることはな
く、第１の絶縁ゲート型半導体スイッチはオン状態を維
持することができ、負荷短絡が発生していれば、第１の
絶縁ゲート型半導体スイッチの出力端の電圧が第２の絶
縁ゲート型半導体スイッチのしきい値電圧を越えるの
で、第２及び第３の絶縁ゲート型半導体スイッチを介し
て、第１の絶縁ゲート型半導体スイッチの制御端子に印
加された電気信号が引き抜かれ、第１の絶縁ゲート型半
導体スイッチをオフさせ、出力端子間に過電流が流れる
のを遮断できるという効果がある。
て、第３の絶縁ゲート型半導体スイッチのしきい値電圧
を、第１の絶縁ゲート型半導体スイッチのしきい値電圧
よりも高い電圧に設定したことを特徴とし、第３の絶縁
ゲート型半導体スイッチのしきい値電圧は第１の絶縁ゲ
ート型半導体スイッチのしきい値電圧よりも高いので、
第１の絶縁ゲート型半導体スイッチよりも第３の絶縁ゲ
ート型半導体スイッチを遅くオン動作させることがで
き、第３の絶縁ゲート型半導体スイッチがオン状態にな
るまでの間は、第１の絶縁ゲート型半導体スイッチの制
御端子と第２の絶縁ゲート型半導体スイッチとの間が遮
断され、第１の絶縁ゲート型半導体スイッチの出力端の
電圧が第２の絶縁ゲート型半導体スイッチのしきい値電
圧を越える場合でも、第１の絶縁ゲート型半導体スイッ
チの制御端子に印加された電気信号が引き抜かれること
はなく、第１の絶縁ゲート型半導体スイッチをオンさせ
ることができ、その後、第３の絶縁ゲート型半導体スイ
ッチがオン状態になった時点で負荷短絡が発生していな
ければ、第１の絶縁ゲート型半導体スイッチの出力端の
電圧が第２の絶縁ゲート型半導体スイッチのしきい値電
圧以下になり、第２の絶縁ゲート型半導体スイッチがオ
フになるので、第１の絶縁ゲート型半導体スイッチの制
御端子に印加された電気信号が引き抜かれることはな
く、第１の絶縁ゲート型半導体スイッチはオン状態を維
持することができ、負荷短絡が発生していれば、第１の
絶縁ゲート型半導体スイッチの出力端の電圧が第２の絶
縁ゲート型半導体スイッチのしきい値電圧を越えるの
で、第２及び第３の絶縁ゲート型半導体スイッチを介し
て、第１の絶縁ゲート型半導体スイッチの制御端子に印
加された電気信号が引き抜かれ、第１の絶縁ゲート型半
導体スイッチをオフさせ、出力端子間に過電流が流れる
のを遮断できるという効果がある。
【００４２】請求項５の発明は、請求項２乃至４の発明
において、第１の絶縁ゲート型半導体スイッチの制御端
子と第３の絶縁ゲート型半導体スイッチとの間に抵抗を
設け、受光素子の出力端と第１の絶縁ゲート型半導体ス
イッチの制御端子との間に出力端子間が接続され、抵抗
の両端間に所定電圧が発生するとオフする第４の絶縁ゲ
ート型半導体スイッチを設けたことを特徴とし、負荷短
絡などの発生時に第２及び第３の絶縁ゲート型半導体ス
イッチを介して、第１の絶縁ゲート型半導体スイッチの
制御端子に印加された電気信号が引き抜かれると、抵抗
の両端間に所定電圧が発生し、この電圧によって第４の
絶縁ゲート型半導体スイッチがオフされるので、受光素
子の出力端子間が短絡されることはなく、受光素子から
第３の絶縁ゲート型半導体スイッチの駆動電圧を供給で
きるという効果がある。第４の絶縁ゲート型半導体スイ
ッチが設けられていない場合、負荷短絡などの発生時に
第２及び第３の絶縁ゲート型半導体スイッチを介して第
１の絶縁ゲート型半導体スイッチの制御端子に印加され
た電気信号が引き抜くかれると、受光素子の出力端子間
が短絡されるため、この受光素子から第３の絶縁ゲート
型半導体スイッチに駆動電圧を供給することができず、
この受光素子とは別に第３の絶縁ゲート型半導体スイッ
チに駆動電圧を供給するための受光素子を設ける必要が
あるが、第４の絶縁ゲート型半導体スイッチを設けるこ
とにより、受光素子の出力端子間が短絡されるのを防止
しているので、別途受光素子を設ける必要が無く、１組
の発光素子と受光素子とで回路を構成することができ、
回路を小型化して、コストダウンを図ることができると
いう効果がある。
において、第１の絶縁ゲート型半導体スイッチの制御端
子と第３の絶縁ゲート型半導体スイッチとの間に抵抗を
設け、受光素子の出力端と第１の絶縁ゲート型半導体ス
イッチの制御端子との間に出力端子間が接続され、抵抗
の両端間に所定電圧が発生するとオフする第４の絶縁ゲ
ート型半導体スイッチを設けたことを特徴とし、負荷短
絡などの発生時に第２及び第３の絶縁ゲート型半導体ス
イッチを介して、第１の絶縁ゲート型半導体スイッチの
制御端子に印加された電気信号が引き抜かれると、抵抗
の両端間に所定電圧が発生し、この電圧によって第４の
絶縁ゲート型半導体スイッチがオフされるので、受光素
子の出力端子間が短絡されることはなく、受光素子から
第３の絶縁ゲート型半導体スイッチの駆動電圧を供給で
きるという効果がある。第４の絶縁ゲート型半導体スイ
ッチが設けられていない場合、負荷短絡などの発生時に
第２及び第３の絶縁ゲート型半導体スイッチを介して第
１の絶縁ゲート型半導体スイッチの制御端子に印加され
た電気信号が引き抜くかれると、受光素子の出力端子間
が短絡されるため、この受光素子から第３の絶縁ゲート
型半導体スイッチに駆動電圧を供給することができず、
この受光素子とは別に第３の絶縁ゲート型半導体スイッ
チに駆動電圧を供給するための受光素子を設ける必要が
あるが、第４の絶縁ゲート型半導体スイッチを設けるこ
とにより、受光素子の出力端子間が短絡されるのを防止
しているので、別途受光素子を設ける必要が無く、１組
の発光素子と受光素子とで回路を構成することができ、
回路を小型化して、コストダウンを図ることができると
いう効果がある。
【図１】実施形態１の半導体リレーの回路図である。
【図２】実施形態２の半導体リレーの回路図である。
【図３】実施形態３の半導体リレーの回路図である。
【図４】従来の半導体リレーの回路図である。
Ａ 半導体リレー １ 発光素子 ２ 受光素子アレイ ３ 開閉部 ４，５，９，１０ ＭＯＳＦＥＴ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 古本 憲輝 大阪府門真市大字門真1048番地松下電工株 式会社内 (72)発明者 砂田 卓也 大阪府門真市大字門真1048番地松下電工株 式会社内 Ｆターム(参考） 5J050 AA33 AA38 BB21 CC01 DD03 DD08 EE17 EE27 FF04 FF10 5J055 AX34 AX36 AX38 AX52 BX48 CX07 DX22 DX28 EX07 EX23 EZ05 FX04 FX08 FX19 FX20 FX32 GX01
Claims (5)
- 【請求項１】入力信号に応じて光信号を発生する発光素
子と、発光素子の光信号を受けて電気信号を発生する受
光素子と、受光素子の一方の出力端が制御端子に接続さ
れ、前記電気信号に応じて駆動される出力用の第１の絶
縁ゲート型半導体スイッチとを備え、第１の絶縁ゲート
型半導体スイッチの制御端子と受光素子の他方の出力端
との間に、第１の絶縁ゲート型半導体スイッチの出力端
の電圧がしきい値電圧を越えるとオンする第２の絶縁ゲ
ート型半導体スイッチを設けて成ることを特徴とする半
導体リレー。 - 【請求項２】前記第１の絶縁ゲート型半導体スイッチの
制御端子と前記第２の絶縁ゲート型半導体スイッチとの
間に、受光素子の発生する電気信号に応じてオン／オフ
される第３の絶縁ゲート型半導体スイッチを設けたこと
を特徴とする請求項１記載の半導体リレー。 - 【請求項３】前記第３の絶縁ゲート型半導体スイッチの
動作時を前記第１の絶縁ゲート型半導体スイッチの動作
時よりも遅くしたことを特徴とする請求項２記載の半導
体リレー。 - 【請求項４】前記第３の絶縁ゲート型半導体スイッチの
しきい値電圧を、前記第１の絶縁ゲート型半導体スイッ
チのしきい値電圧よりも高い電圧に設定したことを特徴
とする請求項２記載の半導体リレー。 - 【請求項５】前記第１の絶縁ゲート型半導体スイッチの
制御端子と前記第３の絶縁ゲート型半導体スイッチとの
間に抵抗を設け、前記受光素子の出力端と前記第１の絶
縁ゲート型半導体スイッチの制御端子との間に出力端子
間が接続され、前記抵抗の両端間に所定電圧が発生する
とオフする第４の絶縁ゲート型半導体スイッチを設けた
ことを特徴とする請求項２乃至４記載の半導体リレー。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29404699A JP2001119283A (ja) | 1999-10-15 | 1999-10-15 | 半導体リレー |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29404699A JP2001119283A (ja) | 1999-10-15 | 1999-10-15 | 半導体リレー |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001119283A true JP2001119283A (ja) | 2001-04-27 |
Family
ID=17802586
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29404699A Withdrawn JP2001119283A (ja) | 1999-10-15 | 1999-10-15 | 半導体リレー |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001119283A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103017898A (zh) * | 2011-09-21 | 2013-04-03 | 夏普株式会社 | 光传感器以及电子设备 |
| JP2017126986A (ja) * | 2012-04-06 | 2017-07-20 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| JP2020518822A (ja) * | 2017-05-03 | 2020-06-25 | クウォリタウ・インコーポレーテッドＱｕａｌｉｔａｕ Ｉｎｃｏｒｐｏｒａｔｅｄ | 信号分配装置 |
-
1999
- 1999-10-15 JP JP29404699A patent/JP2001119283A/ja not_active Withdrawn
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
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