JP2001118941A - Ferroelectric transistor type nonvolatile memory element and method for manufacturing the same - Google Patents
Ferroelectric transistor type nonvolatile memory element and method for manufacturing the sameInfo
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、不揮発性記憶素子
に関し、特に、強誘電体を用いた不揮発性メモリの強誘
電体トランジスタ型不揮発性記憶素子に関するものであ
る。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a nonvolatile memory element, and more particularly to a ferroelectric transistor type nonvolatile memory element of a nonvolatile memory using a ferroelectric material.
【０００２】[0002]
【従来の技術】最近、開発が進められている強誘電体を
使用したＦｅＲＡＭ（Ferroe1ectricRandom Access Mem
ory）は、ＤＲＡＭのキャパシタを強誘電体キャパシタ
に置き換えた構成をしており（特開平２−１１３４９６
号公報）、その動作は強誘電体キャパシタの分極が反転
するときと、反転しないときの電荷量の差を検知するこ
とによって、記憶された情報が「１」であったか、
「０」であったかを判断している。このため、情報を読
み出す際に保持していた情報が破壊される、いわゆる破
壊読出しとなるのは必然である。2. Description of the Related Art A FeRAM (Ferroe ectric Random Access Membrane) using a ferroelectric which is being developed recently.
ory) has a configuration in which a DRAM capacitor is replaced with a ferroelectric capacitor (Japanese Patent Application Laid-Open No. Hei 2-113496).
JP-A No. 2000-209), the operation is to detect whether the stored information is “1” by detecting the difference between the amount of charge when the polarization of the ferroelectric capacitor is inverted and the amount of charge when the polarization is not inverted,
It is determined whether it was "0". Therefore, it is inevitable that the information held when reading the information is destroyed, that is, what is called destructive reading.
【０００３】さらに、この方法においては、分極の反転
における電荷を電流として取り出して検出するために、
キャパシタの面積が小さくなるとともに、電流値も小さ
くなり検出が困難になる。このことは、ＦｅＲＡＭのセ
ル構造がスケーリング則に従わないがゆえに発生する基
本的な問題である。[0003] Further, in this method, in order to take out and detect a charge at the reversal of polarization as a current,
As the area of the capacitor becomes smaller, the current value also becomes smaller, making detection difficult. This is a fundamental problem that occurs because the cell structure of the FeRAM does not follow the scaling rule.
【０００４】また、強誘電体キャパシタから排出される
電荷量を比較するために、通常、参照セルを各セルに１
対ずつ配置する必要があるために、１つのメモリセルを
構成するのに、２トランジスタ２キャパシタが必要とな
る。そのため、メモリセル面積が同加工精度のＤＲＡＭ
に比較して、２倍以上大きくなる問題がある。In order to compare the amount of charge discharged from a ferroelectric capacitor, a reference cell is usually assigned to each cell.
Since it is necessary to arrange pairs, two transistors and two capacitors are required to configure one memory cell. Therefore, a DRAM having a memory cell area of the same processing accuracy
There is a problem that the size becomes twice or more as compared with the case of FIG.
【０００５】一方、強誘電体を電界効果型トランジスタ
（ＦＥＴ；Field Effect Transistor）のゲート部に配
置する強誘電体トランジスタは、単一のトランジスタで
メモリセルを構成することが可能である。この素子は、
強誘電体の分極がトランジスタのチャネルの電荷を誘起
することによって、ソース、ドレイン間をオン、オフさ
せるもので、セル面積を比例縮小させても、ドレイン電
流の変化率は変わらない。これは、強誘電体トランジス
タのメモリセルがスケーリング則に従っている（電子情
報通信学会誌77-9 p976, 1994）ことを意味し、微細化
に際する原理的な限界は存在しない。On the other hand, a ferroelectric transistor in which a ferroelectric substance is disposed at the gate of a field effect transistor (FET) can constitute a memory cell with a single transistor. This element
Polarization of the ferroelectric induces charge in the channel of the transistor to turn on and off between the source and the drain. Even if the cell area is reduced proportionally, the rate of change of the drain current does not change. This means that the memory cell of the ferroelectric transistor complies with the scaling rule (Journal of the Institute of Electronics, Information and Communication Engineers 77-9, p976, 1994), and there is no fundamental limit in miniaturization.
【０００６】以上のことは、セル面積を小さくすること
に関して有利であるばかりでなく、強誘電体の分極によ
り、ＦＥＴのオン、オフを維持するため、読み出し動作
により情報が破壊されない、いわゆる非破壊読出しする
ことも可能である。The above is not only advantageous for reducing the cell area, but also for maintaining the ON / OFF of the FET by the polarization of the ferroelectric, so that the information is not destroyed by the read operation, that is, the so-called non-destructive operation. It is also possible to read.
【０００７】さらに、強誘電体をゲート部分に配置する
強誘電体トランジスタには、２つの種類に大別される。
その１つはＭＦＩＳ（Metal-Ferroelectric-Insulator-
Semiconductor）構造を持つ強誘電体トランジスタで、
強誘電体がその分極によりゲート絶縁膜を介して、半導
体基板表面に電荷を誘起するものであり、もう１つは、
ＭＦＭＩＳ（Metal-Ferroelectric-Metal-Insulator-Se
miconductor）構造を持つ強誘電体トランジスタで、Ｍ
ＦＩＳ構造の強誘電体層と絶縁層との間に金属電極層を
挟み込んだものである。Further, ferroelectric transistors in which a ferroelectric substance is arranged at a gate portion are roughly classified into two types.
One is MFIS (Metal-Ferroelectric-Insulator-
Semiconductor) ferroelectric transistor
The ferroelectric induces electric charge on the surface of the semiconductor substrate via the gate insulating film by the polarization thereof.
MFMIS (Metal-Ferroelectric-Metal-Insulator-Se
M) a ferroelectric transistor with a structure
A metal electrode layer is interposed between a ferroelectric layer having an FIS structure and an insulating layer.
【０００８】図２は、これらの強誘電体トランジスタの
構造を等価回路で表わしたものであるが、この図２か
ら、上部電極２５一半導体基板２０間に電圧を印加して
強誘電体２４を分極させるとき、強誘電体の分極が十分
飽和するまで、電圧を印加することが、記憶保持特性の
観点から必要であるが、ＣF（強誘電体層の容量）がＣ1
（ゲート絶縁層の容量）に比較して小さくなるように設
計することが重要である。この設計を可能にする１つの
方法として、強誘電体容量の面積をゲート絶縁層の面積
より小さくするすることが考えられるが、このために
は、強誘電体容量の下部に等電位面が存在することが必
要で、ＭＦＭＩＳ構造によって実現される。FIG. 2 shows the structure of these ferroelectric transistors in the form of an equivalent circuit. From FIG. 2, a voltage is applied between the upper electrode 25 and the semiconductor substrate 20 to form the ferroelectric transistor 24. When the polarization is performed, it is necessary to apply a voltage until the polarization of the ferroelectric is sufficiently saturated from the viewpoint of the memory retention characteristics. However, when C F (capacity of the ferroelectric layer) is C 1
It is important to design such that it is smaller than (capacity of the gate insulating layer). One way to make this design possible is to make the area of the ferroelectric capacitor smaller than the area of the gate insulating layer. For this purpose, an equipotential surface exists below the ferroelectric capacitor. And is realized by the MFMIS structure.
【０００９】ＭＦＭＩＳ構造を持つ強誘電体トランジス
タの従来例（T.Nakamura et. al. Dig.Tech.Pap. of 19
95 IEEE Int. Solid-State Circuits Conf. p.68 (199
5)）では、図１２（Ａ）に示すように、半導体基板２０
上にゲート絶縁酸化膜２１と、多結晶膜２２と、導電膜
２３と、強誘電体膜２４と、白金等の電極２５と順次積
層されて、不図示のソース、ドレインをセルフアライン
法等により形成し、ソースとドレイン間の上部にゲート
電極等を設けた強誘電体メモリセルが提案された。この
図１２（Ａ）に示すように、ゲート絶縁膜としてシリコ
ン熱酸化膜２１と多結晶シリコン２２のゲート電極から
なるゲート構造を用いている。強誘電体容量とゲート部
分を一括して加工すると、側壁におけるリーク電流が大
きく実用にならない。A conventional example of a ferroelectric transistor having an MFMIS structure (T. Nakamura et. Al. Dig. Tech. Pap. Of 19)
95 IEEE Int.Solid-State Circuits Conf.p.68 (199
In 5)), as shown in FIG.
A gate insulating oxide film 21, a polycrystalline film 22, a conductive film 23, a ferroelectric film 24, and an electrode 25 made of platinum or the like are sequentially laminated thereon, and a source and a drain (not shown) are formed by a self-alignment method or the like. A ferroelectric memory cell formed and provided with a gate electrode and the like above the source and drain has been proposed. As shown in FIG. 12A, a gate structure comprising a silicon thermal oxide film 21 and a gate electrode of polycrystalline silicon 22 is used as a gate insulating film. If the ferroelectric capacitor and the gate portion are processed at one time, the leakage current on the side wall is large and is not practical.
【００１０】このため、シリコン熱酸化膜２１と多結晶
シリコン２２のゲート部分を通常のセルフアライン法に
て作製し、このトランジスタの上に層間絶縁膜にあけた
コンタクト穴を介して強誘電体容量が接続する構造をと
らざるを得ない（図１２（Ｂ））。図１２Ｂに示すよう
に、強誘電体メモリセルは、半導体基板２０上にゲート
絶縁酸化膜２１と、多結晶シリコン膜２２と、コンタク
ト穴を通して接続した導電膜２３と、強誘電体膜２４
と、白金等の電極２５とが順次形成されて、セルフアラ
イン法等により不図示のソース、ドレインを形成し、ソ
ースとドレイン間の上部にゲート電極を設けている。For this reason, the gate portions of the silicon thermal oxide film 21 and the polycrystalline silicon 22 are formed by a usual self-alignment method, and the ferroelectric capacitor is formed on the transistor through a contact hole formed in an interlayer insulating film. Must be connected (FIG. 12B). As shown in FIG. 12B, a ferroelectric memory cell includes a gate insulating oxide film 21, a polycrystalline silicon film 22, a conductive film 23 connected through a contact hole, and a ferroelectric film 24 on a semiconductor substrate 20.
And an electrode 25 of platinum or the like are sequentially formed to form a source and a drain (not shown) by a self-alignment method or the like, and a gate electrode is provided above the source and the drain.
【００１１】この構造では、トランジスタの多結晶シリ
コン電極２２とコンタクト穴の問に位置合わせ余裕が必
要なため、多結晶シリコン電極幅（ゲート長に相当）を
最小加工寸法まで短くできない。また、位置合わせ余裕
が極めて小さくなると、図１２（Ｃ）のような不具合が
発生し、歩留まりが急激に低下する。このように、ＭＦ
ＭＩＳ構造を持つ強誘電体トランジスタは、ゲート長を
ＬＳＩの製造プロセスの最小加工寸法に設定することが
できない。In this structure, a margin for alignment is required between the polysilicon electrode 22 of the transistor and the contact hole, so that the polysilicon electrode width (corresponding to the gate length) cannot be reduced to the minimum processing size. Further, when the alignment margin becomes extremely small, a problem as shown in FIG. 12C occurs, and the yield sharply decreases. Thus, MF
The gate length of the ferroelectric transistor having the MIS structure cannot be set to the minimum processing size of the LSI manufacturing process.
【００１２】また、強誘電体トランジスタは、強誘電体
の電流リーク、電荷の注入が起きると、強誘電体の残留
分極を相殺する現象が起きるため、記憶保持時間が極端
に短くなるという問題を抱えている。特に半導体基板側
から電荷注入が起きるとＦＥＴのチャネルが消失し、短
時間で情報を失う点はより深刻である。半導体基板上に
形成されたゲート絶縁膜はきわめて薄い上に、ドライエ
ッチングなどにより加工された端面では、電荷注入やリ
ーク電流が発生しやすいと考えられる。Further, the ferroelectric transistor suffers from the problem that when a current leaks or charges are injected into the ferroelectric, a phenomenon occurs in which the remanent polarization of the ferroelectric is canceled out. I have. In particular, when charge injection occurs from the semiconductor substrate side, the channel of the FET disappears, and the point that information is lost in a short time is more serious. It is considered that the gate insulating film formed on the semiconductor substrate is extremely thin, and that charge injection and leak current are likely to occur on the end face processed by dry etching or the like.
【００１３】[0013]
【発明が解決しようとする課題】上記のように、ＭＦＭ
ＩＳ構造の強誘電体トランジスタは、ゲート絶縁膜の面
積より強誘電体容量の面積を小さくする必要がある。ま
た、ゲート長をＬＳＩ製造プロセスの最小加工寸法まで
縮めることができない問題がある。さらに、強誘電体ト
ランジスタは、強誘電体のリーク電流、強誘電体への電
荷注入により記憶保持時間が短くなる課題を有してい
る。このリーク電流や電荷の注入は、ダメージを受けた
ゲート絶縁膜や強誘電体の端面において発生しやすくな
ると考えられる。As described above, MFM
In an IS structure ferroelectric transistor, the area of the ferroelectric capacitor needs to be smaller than the area of the gate insulating film. Further, there is a problem that the gate length cannot be reduced to the minimum processing size of the LSI manufacturing process. Further, the ferroelectric transistor has a problem that the storage retention time is shortened due to leakage current of the ferroelectric and charge injection into the ferroelectric. It is considered that the injection of the leak current and the charge is likely to occur at the end face of the damaged gate insulating film or ferroelectric.
【００１４】本発明は、このような従来の技術が有する
未解決の課題を解決するべく行われたものであり、ゲー
ト絶縁膜面積より強誘電体容量の面積を小さくすること
を可能にし、ゲート長をＬＳＩ製造プロセスの最小加工
寸法まで縮めることを可能にし、さらにダメージを受け
たゲート絶縁膜や強誘電体の端面におけるリーク電流、
電荷の注入を防ぎ、記憶保持上優れた強誘電体トランジ
スタ型不揮発性メモリ素子を提供するものである。SUMMARY OF THE INVENTION The present invention has been made to solve the above-mentioned unresolved problems of the prior art, and has made it possible to make the area of a ferroelectric capacitor smaller than the area of a gate insulating film. The length can be reduced to the minimum processing size of the LSI manufacturing process, and the leakage current at the end face of the damaged gate insulating film or ferroelectric,
An object of the present invention is to provide a ferroelectric transistor type nonvolatile memory element which prevents charge injection and is excellent in storage retention.
【００１５】[0015]
【課題を解決するための手段および作用】本発明による
強誘電体トランジスタ型不揮発性記憶素子は、半導体基
板上に形成した電界効果型トランジスタのゲート部とし
て、絶縁性薄膜、第一導電体薄膜、強誘電体薄膜、第二
導電体薄膜を順次積層した構造を持っ強誘電体トランジ
スタ型不揮発性記憶素子において、絶縁性薄膜が酸素の
拡散を阻止する薄膜であり、ソース部およびドレイン部
を覆うシリコン酸化膜と前記絶縁性薄膜端面とが接合
し、かつ前記第一導電体薄膜のチャネル長方向の長さが
前記絶縁性薄膜より長く、前記第一導電体薄膜の端面が
前記絶縁性薄膜の端面と接触しないように配置されたこ
とを特徴とする。The ferroelectric transistor type nonvolatile memory element according to the present invention is used as a gate portion of a field effect transistor formed on a semiconductor substrate as an insulating thin film, a first conductive thin film, In a ferroelectric transistor type nonvolatile memory element having a structure in which a ferroelectric thin film and a second conductor thin film are sequentially laminated, an insulating thin film is a thin film for preventing diffusion of oxygen, and silicon covering a source portion and a drain portion. The oxide film and the end face of the insulating thin film are joined, and the length of the first conductive thin film in the channel length direction is longer than the insulating thin film, and the end face of the first conductive thin film is the end face of the insulating thin film. It is characterized by being arranged so as not to contact with.
【００１６】また、半導体基板上に形成した電界効果型
トランジスタのゲート部として、絶縁性薄膜、第一導電
体薄膜、強誘電体薄膜、第二導電体薄膜を順次積層した
構造を持つ強誘電体トランジスタ型不揮発性記憶素子の
製造方法において、半導体基板としてシリコンを主体と
する単結晶基板を用い、酸素の拡散を阻止する前記絶縁
性薄膜を形成、加工し、前記絶縁性薄膜をマスクとして
ソース部およびドレイン部を形成し、前記絶縁性薄膜を
マスクとして前記半導体基板表面を熱酸化することによ
って、前記ソース部およびドレイン部を覆うシリコン酸
化膜を形成することを特徴とする。A ferroelectric having a structure in which an insulating thin film, a first conductive thin film, a ferroelectric thin film, and a second conductive thin film are sequentially laminated as a gate portion of a field effect transistor formed on a semiconductor substrate. In the method for manufacturing a transistor-type nonvolatile memory element, a single crystal substrate mainly composed of silicon is used as a semiconductor substrate, the insulating thin film for preventing diffusion of oxygen is formed and processed, and a source portion is formed using the insulating thin film as a mask. Forming a silicon oxide film covering the source and drain portions by thermally oxidizing the surface of the semiconductor substrate using the insulating thin film as a mask.
【００１７】本発明の概要を示す図１をもとに、その作
用について説明する。半導体基板１の上に形成した電界
効果型トランジスタは、一般にゲート絶縁膜５と、導電
体電極６の積層構造を持つゲート部を持ち、この導電体
電極６に電圧を印加してソース、ドレイン２間に流れる
電流を制御し、オン、オフの動作をさせる。The operation of the present invention will be described with reference to FIG. A field-effect transistor formed on a semiconductor substrate 1 generally has a gate portion having a laminated structure of a gate insulating film 5 and a conductor electrode 6, and a voltage is applied to the conductor electrode 6 to apply a voltage to the source and drain 2. Controls the current flowing between them to turn them on and off.
【００１８】本発明のゲート部においては、酸素の拡散
を阻止する絶縁性薄膜５をゲート絶縁膜とし、その上に
第一導電体薄膜６、強誘電体薄膜７、第二導電体薄膜８
を順次積層した構造を持つ強誘電体キャパシタ（容量）
を配置し、この強誘電体が発現する残留分極によって、
ゲート部に電圧が印加されないときでも、電界効果型ト
ランジスタをオン、オフ状態に固定することができるた
め、不揮発性メモリとして機能させることができる。In the gate portion of the present invention, the insulating thin film 5 for preventing oxygen diffusion is used as a gate insulating film, on which a first conductive thin film 6, a ferroelectric thin film 7, and a second conductive thin film 8 are formed.
Ferroelectric capacitor (capacitance) with a structure in which are stacked one after another
And by the remanent polarization that this ferroelectric material expresses,
Even when a voltage is not applied to the gate portion, the field-effect transistor can be fixed to the on and off states, so that the transistor can function as a nonvolatile memory.
【００１９】ここで、本発明の強誘電体トランジスタ型
不揮発性記憶素子の書込み、消去、読み出しの各動作に
ついて、図１を参照して説明する。Here, each operation of writing, erasing and reading of the ferroelectric transistor type nonvolatile memory element of the present invention will be described with reference to FIG.
【００２０】図１において、一例として５Ｖ駆動のｐ型
基板を用いたｎチャネル型ＦＥＴの場合について説明す
る。まず、書込み動作は、第二導電体薄膜８側に５Ｖ、
基板１側に０Ｖを印加し、強誘電体薄膜７に下向きの分
極を発生させる。この操作により、第二導電体薄膜８側
を０Ｖとしても、ソース２、ドレイン２間が導通するＯ
Ｎ状態にすることができる。この状態を「１」と定義す
る。次に、消去動作について説明する。第二導電体薄膜
８側に０Ｖ、基板１側に５Ｖを印加し、強誘電体薄膜７
に下向きの分極を発生させる。この操作により、第二導
電体薄膜側を０Ｖのときソース２、ドレイン２間が導通
しないＯＦＦ状態にすることができる。この状態を
「０」と定義する。次に、読み出し動作について説明す
る。第二導電体薄膜８側を０Ｖ、基板１側も０Ｖとした
上でソース２を０Ｖとし、ドレイン２に２Ｖのパルスを
印加する。このメモリセルが「１」か「０」かは、ドレ
イン電圧が直ちに低下するか否かで判定し、直ちに低下
した場合はこのメモリセルがＯＮ状態であることを意味
し、「１」が記憶されていたことになる。ドレイン電圧
が直ちには低下しなかったときは反対に「０」が記憶さ
れていたことになる。こうして、強誘電体の分極方向に
応じた不揮発性の記憶素子として動作する。なお、上述
の電圧設定は一例であり、基板１側を一定電位として、
ゲートに該当する第二導電体薄膜８側をプラス・マイナ
ス電位に振り分けてもよい。Referring to FIG. 1, an example of an n-channel FET using a 5 V driven p-type substrate will be described. First, the write operation is performed by applying 5 V to the second conductive thin film 8 side.
A voltage of 0 V is applied to the substrate 1 to generate downward polarization in the ferroelectric thin film 7. By this operation, even if the second conductor thin film 8 side is set to 0 V, O 2 conducting between the source 2 and the drain 2
N state can be set. This state is defined as “1”. Next, the erasing operation will be described. 0 V is applied to the second conductor thin film 8 side and 5 V is applied to the substrate 1 side, and the ferroelectric thin film 7 is applied.
Causes a downward polarization. By this operation, when the second conductor thin film side is at 0V, the source 2 and the drain 2 can be brought into an OFF state in which conduction is not established. This state is defined as “0”. Next, a read operation will be described. The second conductor thin film 8 side is set to 0 V, the substrate 1 side is set to 0 V, the source 2 is set to 0 V, and a 2 V pulse is applied to the drain 2. Whether this memory cell is "1" or "0" is determined based on whether or not the drain voltage immediately decreases. If the memory cell immediately decreases, this means that the memory cell is in the ON state, and "1" is stored. It would have been. Conversely, when the drain voltage does not drop immediately, "0" is stored. Thus, it operates as a nonvolatile storage element according to the polarization direction of the ferroelectric. The above-described voltage setting is an example, and the substrate 1 side is set to a constant potential,
The side of the second conductive thin film 8 corresponding to the gate may be distributed to a plus / minus potential.
【００２１】本発明による強誘電体トランジスタ型記憶
素子において、該酸素の拡散を阻止する絶縁性薄膜より
膜厚の厚いソース部およびドレイン部を覆うシリコン酸
化膜４を配置し、前述の酸素の拡散を阻止する絶縁性薄
膜５の端面とシリコン酸化膜４とが接合するようにし、
さらに第一導電体薄膜６のソース、ドレイン方向の長さ
が酸素の拡散を阻止する絶縁性薄膜５より長くした上
で、第一導電体薄膜６の端面が絶縁性薄膜５の端面と接
触しないように配置する。このような積層構造をとるこ
とにより、ゲート絶縁膜（絶縁性薄膜５）のエッチング
工程と第一導電体薄膜６のエッチング工程とを分離した
上で、ゲート絶縁膜５とソース、ドレインのセルフアラ
イン法による加工が可能となり、このためにゲート部分
の端面（第一導電体薄膜６および強誘電体薄膜７の端
面）におけるリーク電流、電荷注入量を大きく抑制する
ことができる。In the ferroelectric transistor type storage element according to the present invention, a silicon oxide film 4 covering a source portion and a drain portion which is thicker than an insulating thin film for preventing the diffusion of oxygen is disposed. So that the end face of the insulating thin film 5 and the silicon oxide film 4 are joined.
Further, the length of the first conductive thin film 6 in the source and drain directions is longer than that of the insulating thin film 5 for preventing diffusion of oxygen, and the end face of the first conductive thin film 6 does not contact the end face of the insulating thin film 5. So that With such a laminated structure, the step of etching the gate insulating film (insulating thin film 5) and the step of etching the first conductive thin film 6 are separated, and then the self-alignment of the gate insulating film 5 and the source and drain are performed. Processing by the method becomes possible, and therefore, the leak current and the charge injection amount at the end face of the gate portion (the end face of the first conductive thin film 6 and the ferroelectric thin film 7) can be largely suppressed.
【００２２】また、ソース、ドレイン部をおおう該酸素
の拡散を阻止する絶縁性薄膜５より膜厚の厚いシリコン
酸化膜４を用いることにより、ゲート電極６の部分の寄
生容量を減少させることができ、高速な動作を可能にす
る。Further, by using the silicon oxide film 4 thicker than the insulating thin film 5 for preventing the diffusion of oxygen covering the source and drain portions, the parasitic capacitance at the gate electrode 6 can be reduced. , Enabling high-speed operation.
【００２３】本発明の場合、絶縁性薄膜を形成、加工後
に、該絶縁性薄膜をマスクとしてソース、ドレイン部を
形成するために不純物注入を行ない、該絶縁性薄膜に覆
われていない部分に膜厚の厚いシリコン酸化膜４を形成
する。第一導電体薄膜６は、絶縁性薄膜５上にその端面
が膜厚の厚いシリコン酸化膜４上にかかるように形成さ
れる。このことによって、絶縁性薄膜（ゲート絶縁膜）
５との位置合わせ余裕を確保しながら、ゲート電極に対
して実効的にセルフアラインプロセスにて強誘電体トラ
ンジスタを作製することができる。In the case of the present invention, after forming and processing the insulating thin film, impurities are implanted using the insulating thin film as a mask to form source and drain portions, and a film is formed in a portion not covered by the insulating thin film. A thick silicon oxide film 4 is formed. The first conductor thin film 6 is formed on the insulating thin film 5 so that the end face thereof covers the thick silicon oxide film 4. As a result, the insulating thin film (gate insulating film)
The ferroelectric transistor can be manufactured by a self-alignment process with respect to the gate electrode while securing a margin for alignment with the gate electrode.
【００２４】本発明における絶縁性薄膜５は、ソース、
ドレイン部をおおうシリコン酸化膜４を形成する際のマ
スクとして利用できるだけでなく、強誘電体を加熱、結
晶化する際にゲート絶縁膜の膜厚が増加する不具合を回
避することができる。酸素の拡散を阻止する絶縁性薄膜
５として、好ましくはシリコン窒化物を主体とする絶縁
性薄膜を用いる。The insulating thin film 5 according to the present invention comprises a source,
Not only can it be used as a mask when forming the silicon oxide film 4 covering the drain portion, but also a problem that the thickness of the gate insulating film increases when the ferroelectric is heated and crystallized can be avoided. As the insulating thin film 5 for preventing diffusion of oxygen, an insulating thin film mainly composed of silicon nitride is preferably used.
【００２５】本発明における第一導電体薄膜６および第
二導電体薄膜８として、好ましくは白金、イリジウム、
酸化イリジウム、またはこれらの混合物、またはこれら
の積層構造体を用いる。また、強誘電薄膜７としては、
ＡＢＯ3型、Ａ2Ｂ2Ｏ7型の構造を持つ強誘電体、または
層状ペロブスカイト型構造もつ強誘電体を用いることが
できる。The first conductor thin film 6 and the second conductor thin film 8 in the present invention are preferably made of platinum, iridium,
Iridium oxide, a mixture thereof, or a stacked structure thereof is used. Further, as the ferroelectric thin film 7,
A ferroelectric substance having an ABO 3 type or A 2 B 2 O 7 type structure or a ferroelectric substance having a layered perovskite type structure can be used.
【００２６】ここで、Ａ，Ｂは金属元素を表わす。ま
た、該強誘電薄膜７として、比誘電率５０以下のものを
用いることにより、記憶保持特性に優れた不揮発性記憶
素子を得ることができる。特に、Ｓｒ2Ｔａ2Ｏ7、ある
いはＳｒ2（ＮｂＴａ）2Ｏ7、あるいはＳｒＢｉ2Ｔａ2
Ｏ9のように、より比誘電率が低い強誘電体材料を用い
ることがより好ましい。Here, A and B represent metal elements. Further, by using the ferroelectric thin film 7 having a relative dielectric constant of 50 or less, it is possible to obtain a nonvolatile memory element having excellent memory retention characteristics. In particular, Sr 2 Ta 2 O 7 , Sr 2 (NbTa) 2 O 7 , or SrBi 2 Ta 2
It is more preferable to use a ferroelectric material having a lower relative dielectric constant such as O 9 .
【００２７】また、強誘電体容量の有効面積を電界効果
型トランジスタのチャネル領域の面積よりも小さくする
ことがより好ましい。その理由としては、ゲート部分の
構造が、図２のように、強誘電体薄膜７とシリコン窒化
物を主体とする絶縁性薄膜５が直列に接続されたキャパ
シタと等価な回路となるため、電圧を印加すると各薄膜
に電圧が容量に反比例してかかるため、強誘電体の比誘
電率が小さく、容量が小さくなるほうが印加電圧が高く
なり、分極を十分飽和させることができ、記憶保持に有
利となるからである。It is more preferable that the effective area of the ferroelectric capacitor is smaller than the area of the channel region of the field effect transistor. The reason is that the structure of the gate portion becomes a circuit equivalent to a capacitor in which the ferroelectric thin film 7 and the insulating thin film 5 mainly composed of silicon nitride are connected in series as shown in FIG. When voltage is applied, the voltage is applied to each thin film in inverse proportion to the capacitance. Therefore, the relative dielectric constant of the ferroelectric material is small, and the smaller the capacitance, the higher the applied voltage, and the polarization can be sufficiently saturated, which is advantageous for memory retention. This is because
【００２８】また、本発明では、ソース部およびドレイ
ン部を覆う該酸素の拡散を阻止する絶縁性薄膜５より膜
厚の厚いシリコン酸化膜４を配置し、前述の酸素の拡散
を阻止する絶縁性薄膜５の端面とが接合するように配置
するため、ゲート絶縁膜（絶縁性薄膜５）と、第一導電
体薄膜６との位置合わせ余裕を大きくとることができる
ため、ゲート長をリソグラフィーの最小加工寸法まで短
くすることができる。Further, in the present invention, the silicon oxide film 4 which is thicker than the insulating thin film 5 for covering the source portion and the drain portion and for preventing the diffusion of oxygen is disposed, and the insulating film for preventing the diffusion of oxygen is provided. Since the end face of the thin film 5 is arranged so as to be joined, a margin for alignment between the gate insulating film (insulating thin film 5) and the first conductive thin film 6 can be made large. It can be shortened to the processing size.
【００２９】さらに、本発明では、該酸素の拡散を阻止
する絶縁性薄膜５を加工した後、この絶縁性薄膜５をマ
スクとして、シリコン基板を熱酸化することによってソ
ース部およびドレイン部をおおうシリコン酸化膜４を形
成することができるため、きわめて簡便な方法で素子を
製造することができる。Further, according to the present invention, after processing the insulating thin film 5 for preventing diffusion of oxygen, the silicon substrate is thermally oxidized using the insulating thin film 5 as a mask to cover the source and drain portions. Since the oxide film 4 can be formed, the device can be manufactured by a very simple method.
【００３０】ここで、従来より検討された報告との比較
を行なう。１９９８年藤森らが行なった報告（Jpn. App
l. Phys. vol.37 (1998) p.5207）では、Ｐｏ１ｙ−Ｓ
ｉ／ＳｉＯ2／Ｓｉ積層構造を持つゲート電極上部にＰ
ｔ／ＳＴＮ／ＩｒＯ2／Ｐｔ構造を持つ（ＳＴＮはＳｒ2
（ＴａＮｂ）2Ｏ7をしめす）強誘電体容量を接続する構
造をとっている。この場合、Ｐｏ１ｙ−Ｓｉ／ＳｉＯ2
構造を形成、加工した後にソース部およびドレイン部を
イオン注入により形成し、層間絶縁膜を形成し、強誘電
体容量と接合するためのコンタクト穴を明けることにな
る。このため、リソグラフィーの位置合わせ余裕を見込
む必要があり、ゲート電極部のＰＯｌｙ−Ｓｉ／ＳｉＯ
2構造を最小加工寸法まで小さくすることはできず、デ
バイス面積が大きくなる難点がある。これに対し、本発
明においては、前述のようにこの問題を克服することが
できる。Here, a comparison with a report which has been conventionally studied will be made. Report by Fujimori et al. In 1998 (Jpn. App
l. Phys. vol.37 (1998) p.5207), the Po1y-S
P on the gate electrode having i / SiO 2 / Si laminated structure
It has a t / STN / IrO 2 / Pt structure (STN is Sr 2
(TaNb) 2 O 7 is shown. A structure for connecting a ferroelectric capacitor is employed. In this case, Po1y-Si / SiO 2
After the structure is formed and processed, a source portion and a drain portion are formed by ion implantation, an interlayer insulating film is formed, and a contact hole for bonding to a ferroelectric capacitor is formed. For this reason, it is necessary to allow for lithography alignment margin, and POly-Si / SiO
(2) The structure cannot be reduced to the minimum processing size, and there is a problem that the device area increases. On the other hand, in the present invention, this problem can be overcome as described above.
【００３１】また、特開平５−１３５５７０号公報（発
明者、中村孝）の発明では、電界効果型トランジスタの
ゲート電極端面と、強誘電体容量の電極、および強誘電
体の端面が一致するように構成されているが、このよう
な構造では、端面の加工ダメージを受けた部分を通じ
て、大量のリーク電流や電荷の注入が起こり、記憶保持
時間が極端に短くなる。これに対し、本発明において
は、リーク電流の削減、電荷の注入を防止し、このよう
な問題を解決できる。Also, in the invention of Japanese Patent Application Laid-Open No. 5-135570 (inventor, Takashi Nakamura), the end face of the gate electrode of the field-effect transistor, the electrode of the ferroelectric capacitor, and the end face of the ferroelectric material coincide. However, in such a structure, a large amount of leakage current and injection of electric charge occur through the portion of the end face that has been subjected to the processing damage, and the storage retention time is extremely shortened. On the other hand, in the present invention, such a problem can be solved by reducing leakage current and preventing charge injection.
【００３２】また、特開平５−１２１７５９号公報（発
明者、鮫島克己）の発明では、Ｐｏ１ｙ−Ｓｉ／ＳｉＯ
2構造を持つゲート電極を低誘電率の層間絶縁膜に埋め
込み、本発明と似た効果を得ることができるが、この構
造を実現するためには、犠牲ゲートを用い、ソース、ド
レイン部を形成した後、低誘電率層間絶縁膜を形成し、
ＣＭＰ（Chemical Mechanical Polishing）を用いて平
坦化した後、犠牲ゲートを取り去った上で、新たにＰｏ
ｌｙ−Ｓｉ／ＳｉＯ2積層構造を形成し、再びＣＭＰに
て平坦化埋め込みを行なうという、きわめて複雑な製造
プロセスを必要とする。本発明では、上記に述べたよう
なより短い製造工程により、同様の効果を得ることがで
きる。Also, in the invention of Japanese Patent Application Laid-Open No. 5-121759 (inventor, Katsumi Samejima), a Po1y-Si / SiO
By embedding a gate electrode having a two- structure structure in a low-dielectric-constant interlayer insulating film, an effect similar to the present invention can be obtained.However, in order to realize this structure, a source and a drain part are formed by using a sacrificial gate. After that, a low dielectric constant interlayer insulating film is formed,
After planarization using CMP (Chemical Mechanical Polishing), the sacrificial gate is removed, and then Po
An extremely complicated manufacturing process of forming a ly-Si / SiO 2 laminated structure and performing flattening and embedding again by CMP is required. In the present invention, a similar effect can be obtained by a shorter manufacturing process as described above.
【００３３】また、特開平１１−１４５４１１号公報
（発明者、中村孝）の発明では、ゲート部分のＳｉＯ2
ゲートエリア上に、該ＳｉＯ2の面積より小さな強誘電
体キャパシタエリアを形成することを特徴としている
が、セルフアラインプロセスにより、ソース部およびド
レイン部を形成することが困難であるために、位置合わ
せ余裕を大きくとる必要があり、素子全体が大きくなる
問題がある。また、同公報では、ゲート絶縁膜に酸素の
拡散を阻止する材料を使用することを求めておらず、強
誘電体の加熱、結晶化工程で、ゲート絶縁膜の膜厚が増
加する不具合を回避できない。本発明においては、ゲー
ト絶縁膜の膜厚を薄くでき、このような問題を解決でき
る。In the invention of Japanese Patent Application Laid-Open No. 11-145411 (inventor, Takashi Nakamura), the gate portion of SiO 2
The method is characterized in that a ferroelectric capacitor area smaller than the area of the SiO 2 is formed on the gate area. However, since it is difficult to form a source part and a drain part by a self-alignment process, alignment is performed. It is necessary to increase the allowance, and there is a problem that the whole element becomes large. Further, the publication does not require the use of a material for preventing diffusion of oxygen in the gate insulating film, and avoids a problem that the thickness of the gate insulating film increases in the heating and crystallization steps of the ferroelectric. Can not. In the present invention, the thickness of the gate insulating film can be reduced, and such a problem can be solved.
【００３４】本発明によれば、従来方法では困難であっ
たソース、ドレイン間距離がＬＳＩ製造工程の最小加工
寸法になっても、位置合わせ余裕を確保できるため、面
積の小さい強誘電体トランジスタを製作することがで
き、さらにゲート絶縁膜の加工と強誘電体薄膜の加工を
分離し、かつ強誘電体や電極において、エッチングダメ
ージを受けた端面部分をゲート絶縁膜の端面と引き離す
ことにが可能となり、強誘電体薄膜におけるリーク電流
の低減、強誘電体薄膜への電荷注入の低減に大きな効果
を得ることができ、記憶保持時間を大幅に延ばすことが
できる。According to the present invention, even if the distance between the source and the drain becomes the minimum processing size in the LSI manufacturing process, which is difficult in the conventional method, the alignment margin can be secured. It is possible to separate the processing of the gate insulating film from the processing of the ferroelectric thin film, and it is possible to separate the end face of the ferroelectric or electrode damaged by etching from the end face of the gate insulating film. Thus, a significant effect can be obtained in reducing the leak current in the ferroelectric thin film and in reducing the charge injection into the ferroelectric thin film, and the storage retention time can be greatly extended.
【００３５】さらに、シリコン基板を用いたうえで、シ
リコン窒化物を主体とする絶縁性薄膜５の形成、加工後
にソース、ドレイン部をおおうシリコン酸化膜４をシリ
コン基板の熱酸化法により形成することによって、工程
の簡略化を成すことができるばかりでなく、綴密なシリ
コン酸化膜４を得ることができる。Further, after forming and processing an insulating thin film 5 mainly composed of silicon nitride using a silicon substrate, a silicon oxide film 4 covering source and drain portions is formed by thermal oxidation of the silicon substrate. Thereby, not only can the process be simplified, but also a dense silicon oxide film 4 can be obtained.
【００３６】以上の説明のように、本発明によれば、従
来の強誘電体トランジスタでは達成困難な課題を容易な
構造、製造方法によって実現することができる。As described above, according to the present invention, it is possible to achieve a problem that is difficult to achieve with a conventional ferroelectric transistor by using a simple structure and a simple manufacturing method.
【００３７】[0037]
【発明の実施の形態】以下、本発明の実施形態につい
て、図面を参照しつつ詳細に説明する。Embodiments of the present invention will be described below in detail with reference to the drawings.
【００３８】［実施形態１］まず、図３に示すような、
不揮発性記憶素子としての強誘電体トランジスタ（サン
プルＡ）と、比較例として図４に示すような強誘電体ト
ランジスタ（サンブルＢ）を試作した。双方の強誘電体
トランジスタは、ｐ型シリコン（１００）単結晶基板１
０を用い、フィールド酸化膜１２を熱酸化法にて成膜、
フォトリソグラフィー、エッチングによりトランジスタ
を作製するべき活性化領域を開口した。[Embodiment 1] First, as shown in FIG.
A ferroelectric transistor (sample A) as a nonvolatile memory element and a ferroelectric transistor (sample B) as shown in FIG. Both ferroelectric transistors are p-type silicon (100) single crystal substrates 1
0, the field oxide film 12 is formed by a thermal oxidation method,
The active region where a transistor is to be formed was opened by photolithography and etching.
【００３９】図３、図４において、半導体基板１０の上
に形成した電界効果型トランジスタは、ゲート絶縁膜１
４と、第一導電体電極１５の積層構造を持つゲート部を
持ち、この第一導電体電極１５は強誘電体薄膜の容量を
小さくして、図２に示すＣIに対するＣFへの印加電圧を
ある程度稼ぐためのものである。このゲート部１４、１
５においては、酸素の拡散を阻止する絶縁性薄膜をゲー
ト絶縁膜１４とし、その上に第一導電体薄膜１５、強誘
電体薄膜１６、第二導電体薄膜１７を順次積層した構造
を持ち、層間絶縁膜１９にホールを設けて電極１８を形
成する。また、図３、図４共に、概念的には、ゲート部
のゲート絶縁膜１４を形成した後、ゲート絶縁膜１４を
マスクとして、ソース・ドレイン領域１１をイオン注入
法により形成する。また、ソース・ドレイン領域１１を
形成後、アニールにより熱酸化膜１３を形成する。この
ゲート部上の強誘電体薄膜１６が発現する残留分極によ
って、不揮発性記憶機能を発揮させる電界効果型トラン
ジスタを形成している。3 and 4, a field effect transistor formed on a semiconductor substrate 10 has a gate insulating film 1
4 and a gate portion having a laminated structure of the first conductor electrode 15. The first conductor electrode 15 reduces the capacitance of the ferroelectric thin film and reduces the voltage applied to CF with respect to CI shown in FIG. It is for earning to some extent. This gate section 14, 1
5 has a structure in which an insulating thin film for preventing diffusion of oxygen is used as a gate insulating film 14, and a first conductive thin film 15, a ferroelectric thin film 16, and a second conductive thin film 17 are sequentially stacked thereon, The electrode 18 is formed by providing a hole in the interlayer insulating film 19. 3 and 4, conceptually, after the gate insulating film 14 of the gate portion is formed, the source / drain region 11 is formed by ion implantation using the gate insulating film 14 as a mask. After the formation of the source / drain regions 11, the thermal oxide film 13 is formed by annealing. The remanent polarization generated by the ferroelectric thin film 16 on the gate portion forms a field-effect transistor exhibiting a nonvolatile memory function.
【００４０】また、図３における強誘電体トランジスタ
不揮発性記憶素子の動作は、図１の場合と同様である
が、再度説明する。本発明の強誘電体トランジスタ型不
揮発性記憶素子の書込み、消去、読み出しの各動作につ
いて、図３を参照して説明する。The operation of the nonvolatile memory element of the ferroelectric transistor in FIG. 3 is the same as that of FIG. 1, but will be described again. Each operation of writing, erasing, and reading of the ferroelectric transistor type nonvolatile memory element of the present invention will be described with reference to FIG.
【００４１】図３において、電圧印加の一例として、５
Ｖ駆動のｐ型基板を用いたｎチャネル型ＦＥＴの場合に
ついて説明する。まず、書込み動作は、第二導電体薄膜
１７側に５Ｖ、基板１０側に０Ｖを印加し、強誘電体薄
膜１６に下向きの分極を発生させる。この操作により、
第二導電体薄膜１７側を０Ｖとしてもソース１１、ドレ
イン１１間が導通するＯＮ状態にすることができる。こ
の状態を「１」と定義する。次に、消去動作について説
明する。第二導電体薄膜１７側に０Ｖ、基板１０側に５
Ｖを印加し、強誘電体薄膜１６に下向きの分極を発生さ
せる。この操作により、第二導電体薄膜１７側を０Ｖの
ときソース１１、ドレイン１１間が導通しないＯＦＦ状
態にすることができる。この状態を「０」と定義する。In FIG. 3, as an example of voltage application, 5
An n-channel FET using a V-driven p-type substrate will be described. First, in the writing operation, 5 V is applied to the second conductive thin film 17 side and 0 V is applied to the substrate 10 side to generate downward polarization in the ferroelectric thin film 16. With this operation,
Even if the second conductive thin film 17 side is set to 0V, the ON state in which the source 11 and the drain 11 are electrically connected can be achieved. This state is defined as “1”. Next, the erasing operation will be described. 0 V on the second conductor thin film 17 side, 5 V on the substrate 10 side
By applying V, downward polarization is generated in the ferroelectric thin film 16. With this operation, when the second conductive thin film 17 side is at 0 V, the source 11 and the drain 11 can be brought into an OFF state in which conduction is not established. This state is defined as “0”.
【００４２】次に、読み出し動作について説明する。第
二導電体薄膜１７側を０Ｖ、基板１０側も０Ｖとした上
でソース１１を０Ｖとし、ドレイン１１に２Ｖのパルス
を印加する。このメモリセルが「１」か「０」かは、ド
レイン電圧が直ちに低下するか否かで判定し、直ちに低
下した場合はこのメモリセルがＯＮ状態であることを意
味し、「１」が記憶されていたことになる。ドレイン電
圧が直ちには低下しなかったときは反対に「０」が記憶
されていたことになる。こうして、強誘電体の分極方向
に応じた不揮発性の記憶素子として動作する。なお、上
述の電圧設定は一例であり、基板１０側を一定として、
ゲートに該当する第二導電体薄膜１７側をプラス・マイ
ナス電位に振り分けてもよい。また、この記憶素子をマ
トリクス状に配置して、ビット線、ワード線をゲート電
極、ドレイン電極等と接続すれば、高集積した不揮発性
半導体メモリができあがる。Next, the read operation will be described. The second conductor thin film 17 side is set to 0 V, the substrate 10 side is set to 0 V, the source 11 is set to 0 V, and a 2 V pulse is applied to the drain 11. Whether this memory cell is "1" or "0" is determined based on whether or not the drain voltage immediately decreases. If the memory cell immediately decreases, this means that the memory cell is in the ON state, and "1" is stored. It would have been. Conversely, when the drain voltage does not drop immediately, "0" is stored. Thus, it operates as a nonvolatile storage element according to the polarization direction of the ferroelectric. Note that the above-described voltage setting is an example, and the substrate 10 side is fixed.
The side of the second conductive thin film 17 corresponding to the gate may be distributed between positive and negative potentials. If the storage elements are arranged in a matrix and bit lines and word lines are connected to a gate electrode, a drain electrode, and the like, a highly integrated nonvolatile semiconductor memory is completed.
【００４３】（サンプルＡの製造方法）図３に示すサン
プルＡの場合、まずゲート絶縁膜としてＳｉＯＮ薄膜１
４を作製する。あらかじめ窒素イオンを活性領域に約２
０ｋｅＶのエネルギーでイオン注入し、後に酸素雰囲気
中で８００℃にてアニールする。これによって、膜厚５
ｎｍの絶縁膜が形成できる。次にレジストを塗布した上
で、フォトリソグラフィー、ドライエッチングにより、
ゲート絶縁膜１４の端面部分を加工する。次に、このサ
ンプルに対して、リンイオンをイオン注入し、ソース、
ドレイン領域１１を形成する。さらに、レジストを剥離
後、酸素雰囲気中、約８００℃にてアニールすることに
よって、ソース、ドレイン領域１１をおおうようにシリ
コンの熱酸化膜１３を形成することができる。この時の
熱酸化膜１３の膜厚は、約２０ｎｍ程度であった。Ｓｉ
ＯＮ膜は酸素の透過を阻止すため、ゲート領域には酸化
膜はほとんど形成しない。８００℃の酸素雰囲気中、ア
ニールにより、ソース、ドレイン領域の活性化アニール
も兼ねて行なうことができる。この結果、図５に示すよ
うな構造となる。(Method of Manufacturing Sample A) In the case of sample A shown in FIG. 3, first, a SiON thin film 1 was used as a gate insulating film.
4 is produced. Approximately 2 nitrogen ions should be added to the active area beforehand.
Ion implantation is performed at an energy of 0 keV, followed by annealing at 800 ° C. in an oxygen atmosphere. Thereby, the film thickness 5
nm of an insulating film can be formed. Next, after applying a resist, by photolithography and dry etching,
The end surface of the gate insulating film 14 is processed. Next, this sample is ion-implanted with phosphorus ions,
The drain region 11 is formed. Further, after stripping the resist, annealing is performed at about 800 ° C. in an oxygen atmosphere, so that a silicon thermal oxide film 13 can be formed so as to cover the source and drain regions 11. At this time, the thickness of the thermal oxide film 13 was about 20 nm. Si
Since the ON film blocks the transmission of oxygen, almost no oxide film is formed in the gate region. By annealing in an oxygen atmosphere at 800 ° C., activation annealing of the source and drain regions can also be performed. As a result, a structure as shown in FIG. 5 is obtained.
【００４４】次に、ゲート絶縁膜１４上に、第一導電体
薄膜として、チタンと、白金との積層膜１５をスパッタ
リング法にて形成する。膜厚は白金、チタン合計で約２
００ｎｍである。次に、強誘電体薄膜として、Ｓｒ（Ｎ
ｂＴａ）2Ｏ7膜１６を金属有機物を塗布焼成する方法に
よって形成する。膜厚は約３００ｎｍである。次に、第
二導電体薄膜としてイリジウムをスパッタリング法にて
成膜した。膜厚は約１５０ｎｍである。これを第二導電
体薄膜、強誘電体薄膜、第一導電体薄膜の順に、順次フ
ォトリソグラフィー、ドライエッチングによって加工し
た。さらに、層間絶縁膜１９としてプラズマＣＶＤ法に
てシリコン酸化膜を形成、第二導電体薄膜と、ソース、
ドレイン層上にコンタクトホールをあけて、アルミニウ
ム電極１８を形成、加工して完成となる。完成した強誘
電体トランジスタを上からみた図を、図７に示す。図７
において、強誘電体トランジスタ（サンプルＡ）は、ゲ
ート絶縁膜１４と、その上に幅広い第一導電体薄膜の導
体積層膜１５と、強誘電体１６と、第二導電体薄膜のゲ
ート電極１７とからゲート部は形成されており、ソー
ス，ドレイン層１１と、熱酸化膜１３と、ソース、ドレ
イン電極２０とが形成されている。導体積層膜１５とゲ
ート電極１７と間に形成される強誘電体１６の容量の有
効面積が、ゲート絶縁膜１４の面積の約１／５となるよ
うに、強誘電体容量を小さくして、強誘電体膜のゲート
絶縁膜１４の幅方向の長さをも考慮して設定した。Next, a stacked film 15 of titanium and platinum is formed on the gate insulating film 14 as a first conductive thin film by a sputtering method. The film thickness is about 2 in total of platinum and titanium
00 nm. Next, as a ferroelectric thin film, Sr (N
The bTa) 2 O 7 film 16 is formed by a method of applying and baking a metal organic substance. The thickness is about 300 nm. Next, iridium was formed as a second conductive thin film by a sputtering method. The thickness is about 150 nm. This was sequentially processed by photolithography and dry etching in the order of the second conductive thin film, the ferroelectric thin film, and the first conductive thin film. Further, a silicon oxide film is formed as an interlayer insulating film 19 by a plasma CVD method, and a second conductor thin film, a source,
A contact hole is formed on the drain layer, and an aluminum electrode 18 is formed and processed to complete the process. FIG. 7 shows a top view of the completed ferroelectric transistor. FIG.
In the ferroelectric transistor (sample A), a gate insulating film 14, a conductor laminated film 15 of a wide first conductive thin film, a ferroelectric 16, and a gate electrode 17 of a second conductive thin film are formed thereon. , A gate portion is formed, and a source / drain layer 11, a thermal oxide film 13, and source / drain electrodes 20 are formed. The ferroelectric capacitance is reduced so that the effective area of the capacitance of the ferroelectric 16 formed between the conductor laminated film 15 and the gate electrode 17 is about ５ of the area of the gate insulating film 14. The length is set in consideration of the length in the width direction of the gate insulating film 14 of the ferroelectric film.
【００４５】（サンプルＢの製造方法）つぎに、比較例
のサンプルＢの場合、図４に示すように、まずゲート絶
縁膜としてＳｉＯＮ薄膜１４を作製する。あらかじめ窒
素イオンを活性領域に約２０ｋｅＶのエネルギーでイオ
ン注入し、後に酸素雰囲気中で８００℃にてアニールす
る。これによって、膜厚５ｎｍの絶縁膜１４が形成でき
る。次に第一導電体薄膜として、チタン、白金を順次積
層した薄膜１５を形成する。次に、強誘電体薄膜とし
て、Ｓｒ（ＮｂＴａ）2Ｏ7膜１６を金属有機物を塗布焼
成する方法によって形成する。膜厚は約３００ｎｍであ
る。次に、第二導電体薄膜１７としてイリジウムをスパ
ッタリング法にて成膜した。膜厚は約１５０ｎｍであ
る。さらに、レジストを塗布した上でフォトリソグラフ
ィー、ドライエッチングにより、ゲート積層構造部分を
一括して加工する。(Method of Manufacturing Sample B) Next, in the case of Sample B of the comparative example, as shown in FIG. 4, first, an SiON thin film 14 is formed as a gate insulating film. Nitrogen ions are implanted into the active region in advance at an energy of about 20 keV, and then annealed at 800 ° C. in an oxygen atmosphere. Thereby, the insulating film 14 having a thickness of 5 nm can be formed. Next, a thin film 15 in which titanium and platinum are sequentially laminated is formed as a first conductive thin film. Next, a Sr (NbTa) 2 O 7 film 16 is formed as a ferroelectric thin film by a method of applying and firing a metal organic material. The thickness is about 300 nm. Next, iridium was formed as the second conductive thin film 17 by a sputtering method. The thickness is about 150 nm. Further, after applying a resist, the gate laminated structure portion is collectively processed by photolithography and dry etching.
【００４６】次に、このサンプルに対して、リンイオン
をイオン注入し、ソース、ドレイン領域１１を形成す
る。さらに、窒素雰囲気中約８００℃にてアニールする
ことによってソース、ドレイン領域１１を活性化する。
この結果、図６に示すような構造となる。図６におい
て、半導体基板１０上にゲート絶縁膜１４と、金属積層
の薄膜１５と、強誘電体薄膜１６と、第二導電体薄膜１
７とを形成している。Next, phosphorus ions are implanted into the sample to form source and drain regions 11. Further, the source and drain regions 11 are activated by annealing at about 800 ° C. in a nitrogen atmosphere.
As a result, a structure as shown in FIG. 6 is obtained. 6, a gate insulating film 14, a metal laminated thin film 15, a ferroelectric thin film 16, and a second conductive thin film 1 are formed on a semiconductor substrate 10.
7 are formed.
【００４７】次に、プラズマＣＶＤ法により、層間絶縁
膜１９としてシリコン酸化膜を形成し、コンタクトホー
ルをあけて、アルミニウム電極１８を形成、加工して完
成となる。Next, a silicon oxide film is formed as an interlayer insulating film 19 by a plasma CVD method, a contact hole is formed, and an aluminum electrode 18 is formed and processed to complete the process.
【００４８】サンプルＡ、およびＢについて、第二導電
体電極１７とシリコン単結晶基板１０間に電圧を印加
し、電圧一電流特性を測定した。これによりゲート部分
のリーク電流を測定することができる。この結果を図８
に示す。サンブルＡは、３Ｖ印加時でも、リーク電流は
１０-9アンペア／ｃｍ2台であるのに対し、サンプルＢ
は、１０-6アンペア／ｃｍ2台となり、サンプルＡの方
がリーク電流が小さくなっていることは明らかである。
これは、サンプルＢがゲート絶縁膜ＳｉＯＮ膜１４と第
一導電体薄膜を一括加工し、かっ端面が一致しているた
めに、エッチングダメージを受けた部分を通じて電流が
流れるため、リーク電流が大きくなるものと考えられ
る。これに対し、サンプルＡの場合は、ダメージを受け
た端面が一致していないため、リーク経路が遮断され、
リーク特性が良好になると考えられる。With respect to the samples A and B, a voltage was applied between the second conductive electrode 17 and the silicon single crystal substrate 10, and a voltage-current characteristic was measured. This makes it possible to measure the leakage current at the gate. This result is shown in FIG.
Shown in In the sample A, the leakage current was 10 −9 amperes / cm 2 even when 3 V was applied, while the sample B
Is in the order of 10 −6 amperes / cm 2 , and it is clear that the leakage current of sample A is smaller.
This is because the sample B processes the gate insulating film SiON film 14 and the first conductor thin film collectively, and since the cut end faces are coincident, a current flows through the portion damaged by the etching, so that the leak current increases. It is considered something. On the other hand, in the case of sample A, since the damaged end faces do not match, the leak path is blocked,
It is considered that the leak characteristics are improved.
【００４９】（サンプルＡとサンプルＢの評価）次に、
記憶保持特性を評価する。サンプルＡ、およびＢについ
て、第二導電体電極１７とシリコン単結晶基板１０間に
電圧を印加し、強誘電体の分極を発生させて情報を書き
込む。その後、ソース部を接地し、ドレイン部に１Ｖの
電圧を印加し、書込み電圧を印加してから、ある時間保
持した後のドレインに流れる電流値を観察した。その結
果を図９に示す。図中、印加電圧Ｖｇを５Ｖから０Ｖ
に、及び−５Ｖから０Ｖとした場合のサンプルＡ，Ｂの
それぞれの測定結果である。サンプルＡ，Ｂともに時間
１０6secの経過時間で測定した。この結果から明らかな
ように、サンプルＡの方がサンプルＢに比べて、記憶保
持時間が長くなっていることが判る。これは、強誘電体
に流れ込む電荷量を大きく抑制できたことによると考え
られる。(Evaluation of Sample A and Sample B)
Evaluate memory retention characteristics. For the samples A and B, a voltage is applied between the second conductor electrode 17 and the silicon single crystal substrate 10 to generate polarization of the ferroelectric and write information. Thereafter, the source portion was grounded, a voltage of 1 V was applied to the drain portion, a write voltage was applied, and a current value flowing through the drain after holding for a certain time was observed. FIG. 9 shows the result. In the figure, the applied voltage Vg is changed from 5V to 0V.
And the measurement results of Samples A and B when the voltage was changed from -5V to 0V. Both samples A and B were measured at an elapsed time of 10 6 sec. As is clear from the result, it is understood that the storage time of the sample A is longer than that of the sample B. This is considered to be because the amount of charge flowing into the ferroelectric material could be largely suppressed.
【００５０】［実施形態２］本発明の実施形態２による
強誘電体トランジスタ型不揮発性記憶素子について、説
明する。[Embodiment 2] A ferroelectric transistor type nonvolatile memory element according to Embodiment 2 of the present invention will be described.
【００５１】図１０に示すような、強誘電体トランジス
タを試作した。図１０において、まず、ｐ型シリコン
（１００）単結晶基板１０を用い、フィールド酸化膜１
２を熱酸化法にて成膜、フォトリソグラフィー、エッチ
ングによりトランジスタを作製するべき活性化領域を開
口した。A ferroelectric transistor as shown in FIG. 10 was prototyped. In FIG. 10, first, a p-type silicon (100) single crystal substrate 10 is used to form a field oxide film 1.
2 was formed by a thermal oxidation method, and an active region where a transistor was to be formed was opened by photolithography and etching.
【００５２】次に、ゲート絶縁膜としてＳｉＯＮ薄膜１
４、ゲート電極として多結晶シリコン膜２６を形成、加
工した後、このゲート電極部をマスクとして、イオン注
入を行ない、ソース、ドレイン領域１１を作製する。次
に、レジストを剥離後、窒素雰囲気中約８００℃にてア
ニールすることによってソース、ドレイン領域１１を活
性化した。さらに、層間絶縁膜として、酸化シリコン膜
１３を形成した。この結果、図１１に示すような構造と
なる。Next, a SiON thin film 1 is used as a gate insulating film.
4. After forming and processing the polycrystalline silicon film 26 as a gate electrode, ion implantation is performed using the gate electrode portion as a mask to form the source and drain regions 11. Next, after stripping the resist, the source and drain regions 11 were activated by annealing at about 800 ° C. in a nitrogen atmosphere. Further, a silicon oxide film 13 was formed as an interlayer insulating film. As a result, a structure as shown in FIG. 11 is obtained.
【００５３】次に、酸化シリコン膜１３中のゲート電極
部上部に、コンタクト穴を開口し、第一導電体膜１５と
して、チタン、白金膜をスパッタリング法にて形成し
た。さらに、強誘電体薄膜１６として（Ｓｒ（ＮｂＴ
ａ）2Ｏ7膜）を金属有機物を塗布焼成する方法によって
形成する。膜厚は約３００ｎｍである。次に、第二導電
体薄膜１７として酸化イリジウムをスパッタリング法に
て成膜した。膜厚は約１５０ｎｍである。これを第二導
電体薄膜１７、強誘電体薄膜１６、第一導電体膜２６の
順に、順次フォトリソグラフィー、ドライエッチングに
よって加工した。さらに、層間絶縁膜１９としてプラズ
マＣＶＤ法にてシリコン酸化膜を形成し、その後、コン
タクトホールをあけて、アルミニウム電極１８をソー
ス、ドレイン層１１と第二導電体薄膜１７上に形成、加
工して完成となる。このサンプルの場合、実施形態１の
サンプルＡと同様に良好な特性を得ることができるが、
コンタクト穴を明ける際、ゲート電極部との位置合わせ
余裕を見込む必要があるため、サンプルＡに比較して、
ゲート長が０．７５μｍも長くなった。この結果、本実
施形態の構造では、本発明の素子構造に比べかなり素子
面積が大きくなってしまうことが明らかとなった。Next, a contact hole was opened above the gate electrode portion in the silicon oxide film 13, and a titanium or platinum film was formed as the first conductor film 15 by a sputtering method. Furthermore, (Sr (NbT
a) 2 O 7 film) is formed by a method of applying and firing a metal organic substance. The thickness is about 300 nm. Next, iridium oxide was formed as the second conductive thin film 17 by a sputtering method. The thickness is about 150 nm. This was sequentially processed by photolithography and dry etching in the order of the second conductive thin film 17, the ferroelectric thin film 16, and the first conductive film 26. Furthermore, a silicon oxide film is formed as an interlayer insulating film 19 by a plasma CVD method, and thereafter, a contact hole is opened, and an aluminum electrode 18 is formed and processed on the source / drain layer 11 and the second conductive thin film 17. It is completed. In the case of this sample, good characteristics can be obtained as in the case of the sample A of the first embodiment.
When drilling the contact hole, it is necessary to allow for a margin for alignment with the gate electrode part.
The gate length was increased by 0.75 μm. As a result, it became clear that the device area of the structure of this embodiment is considerably larger than that of the device structure of the present invention.
【００５４】上記実施形態においては、強誘電体トラン
ジスタ型不揮発性記憶素子の一素子について説明した
が、このように形成された素子をマトリクス状に多数形
成し、原理的にはＤＲＡＭと同程度以上の密度で集積す
る記憶装置とすることができる。また、この強誘電体ト
ランジスタ型不揮発性記憶装置をＩＣカードや携帯電話
機等向けＬＳＩに作り込み、ドライブ機構のない信頼性
の高い安定した記憶素子として提供できる。In the above embodiment, one element of the ferroelectric transistor type nonvolatile memory element has been described. However, a large number of elements formed in this manner are formed in a matrix, and are in principle at least as large as a DRAM. Storage device integrated at a density of Further, this ferroelectric transistor type nonvolatile storage device can be built in an LSI for an IC card, a mobile phone, or the like, and can be provided as a highly reliable and stable storage element without a drive mechanism.
【００５５】また、ゲート電極をビット線、ソースをプ
レート線、ドレインをワード線として、各メモリセルを
構成することにより、小さい駆動電圧で記憶機能のオン
・オフを制御でき、信頼性の高い不揮発性記憶素子とし
て確実に動作させることができる。Further, by configuring each memory cell with a gate electrode as a bit line, a source as a plate line, and a drain as a word line, the ON / OFF of the storage function can be controlled with a small driving voltage, and a highly reliable non-volatile memory can be obtained. The memory device can be reliably operated as a non-volatile memory element.
【００５６】[0056]
【発明の効果】本発明によれば、酸素の拡散を阻止する
絶縁性薄膜を絶縁膜として用いることにより、セルフア
ラインにてソース、ドレイン部を形成することができ、
さらにこの酸素の拡散を阻止する絶縁性薄膜をマスクと
してソース、ドレイン部を覆うシリコン酸化物薄膜を形
成することができ、この特徴のために強誘電体端面のダ
メージ層を通じて流れるリーク電流、電荷注入を劇的に
減らすことができ、結果としてメモリデバイスとしての
記憶保持時間を伸ばすことができる。According to the present invention, the source and drain portions can be formed in a self-aligned manner by using an insulating thin film for preventing diffusion of oxygen as an insulating film.
Further, a silicon oxide thin film covering the source and drain portions can be formed using the insulating thin film as a mask for preventing the diffusion of oxygen. Due to this feature, leak current and charge injection flowing through the damaged layer on the end surface of the ferroelectric material can be formed. Can be dramatically reduced, and as a result, the storage retention time as a memory device can be extended.
【図１】本発明における素子構造の一例を示す断面図で
ある。FIG. 1 is a sectional view showing an example of an element structure according to the present invention.
【図２】本発明による強誘電体トランジスタの等価回路
を示す図である。FIG. 2 is a diagram showing an equivalent circuit of a ferroelectric transistor according to the present invention.
【図３】本発明による実施形態１におけるサンプルＡの
構造を示す図である。FIG. 3 is a diagram illustrating a structure of a sample A according to the first embodiment of the present invention.
【図４】本発明による実施形態１におけるサンプルＢの
構造を示す図である。FIG. 4 is a diagram illustrating a structure of a sample B according to the first embodiment of the present invention.
【図５】本発明による実施形態１ににおけるサンプルＡ
の製造過程で、ソース、ドレイン領域１１をおおうよう
に酸化膜を形成した後の構造を示す図である。FIG. 5 shows a sample A according to the first embodiment of the present invention.
FIG. 10 is a view showing a structure after an oxide film is formed so as to cover the source and drain regions 11 in the manufacturing process of FIG.
【図６】本発明による実施形態１におけるサンプルＢの
製造過程で、ソース、ドレイン領域１１を活性化した後
の構造を示す図である。FIG. 6 is a view showing a structure after activating a source / drain region 11 in a manufacturing process of a sample B according to the first embodiment of the present invention.
【図７】本発明による実施形態１におけるサンプルＡを
上から見た図である。FIG. 7 is a top view of a sample A according to the first embodiment of the present invention.
【図８】本発明による実施形態１におけるサンブルの電
流一電圧特性の測定結果を示す図である。FIG. 8 is a diagram showing a measurement result of a current-voltage characteristic of the sample in the first embodiment according to the present invention.
【図９】本発明による実施形態１における試作サンプル
の記憶保持特性の測定結果を示す図である。FIG. 9 is a diagram showing a measurement result of a memory retention characteristic of a prototype sample according to the first embodiment of the present invention.
【図１０】本発明による実施形態２におけるサンブルの
構造を示す図である。FIG. 10 is a diagram showing a structure of a sample according to a second embodiment of the present invention.
【図１１】本発明による実施形態２におけるサンブルの
製造過程で、層間絶縁膜を形成した後の構造を示す図で
ある。FIG. 11 is a view showing a structure after an interlayer insulating film is formed in a manufacturing process of the samble according to the second embodiment of the present invention.
【図１２】従来の技術によるＭＦＭＩＳ構造を持つ、強
誘電体トランジスタを示す図である。FIG. 12 is a diagram showing a ferroelectric transistor having an MFMIS structure according to a conventional technique.
１ 半導体基板 ２ ソース、ドレイン領域 ３ フィールド酸化膜 ４ ソース、ドレイン部をおおうシリコン酸化膜 ５ 酸素の拡散を阻止する絶縁性薄膜 ６ 第一導電体薄膜 ７ 強誘電体薄膜 ８ 第二導電体薄膜 ９ アルミニウム配線 １０ ｐ型シリコン単結晶基板 １１ ソース、ドレイン領域 １２ フィールド酸化膜 １３ ソース、ドレイン部をおおう熱酸化膜 １４ ＳｉＯＮ薄膜（絶縁性薄膜） １５ 白金／チタン薄膜（第一導電体薄膜） １６ Ｓｒ（ＮｂＴａ）2Ｏ7薄膜（強誘電体薄膜） １７ イリジウム薄膜（第二導電体薄膜） １８ アルミニウム配線 １９ プラズマＣＶＤシリコン酸化膜 ２０ シリコン多結晶基板 ２１ 熱酸化シリコン酸化膜 ２２ 多結晶シリコン電極 ２３ イリジウム、酸化イリジウム積層電極 ２４ 強誘電体薄膜 ２５ イリジウム、酸化イリジウム積層電極 ２６ 単結晶シリコンREFERENCE SIGNS LIST 1 semiconductor substrate 2 source and drain regions 3 field oxide film 4 silicon oxide film covering source and drain portions 5 insulating thin film that blocks oxygen diffusion 6 first conductive thin film 7 ferroelectric thin film 8 second conductive thin film 9 Aluminum wiring 10 P-type silicon single crystal substrate 11 Source and drain regions 12 Field oxide film 13 Thermal oxide film covering source and drain portions 14 SiON thin film (insulating thin film) 15 Platinum / titanium thin film (first conductor thin film) 16 Sr (NbTa) 2 O 7 thin film (ferroelectric thin film) 17 iridium thin film (second conductive thin film) 18 aluminum wiring 19 plasma CVD silicon oxide film 20 silicon polycrystalline substrate 21 thermally oxidized silicon oxide film 22 polycrystalline silicon electrode 23 iridium , Iridium oxide laminated electrode 24 ferroelectric thin film 25 iridium , Iridium oxide laminated electrode 26 monocrystalline silicon
───────────────────────────────────────────────────── フロントページの続き (72)発明者 坂巻 和男 東京都江東区福住二丁目４番３号 日本プ レシジョン・サーキッツ株式会社内 Ｆターム(参考） 5F001 AA17 AD13 AF06 AG02 AG03 AG07 AG12 5F083 FR07 GA06 GA25 JA05 JA12 JA13 JA38 JA39 PR14 PR22 PR29 PR33 PR36 5F101 BA62 BD03 BF02 BH03 BH05 BH09 BH19 ────────────────────────────────────────────────── ─── Continued on the front page (72) Inventor Kazuo Sakamaki F-term (reference) in Japan Precision Circuits Inc. 2-3-4 Fukuzumi, Koto-ku, Tokyo 5F001 AA17 AD13 AF06 AG02 AG03 AG07 AG12 5F083 FR07 GA06 GA25 JA05 JA12 JA13 JA38 JA39 PR14 PR22 PR29 PR33 PR36 5F101 BA62 BD03 BF02 BH03 BH05 BH09 BH19
Claims (12)
ンジスタのゲート部として、絶縁性薄膜、第一導電体薄
膜、強誘電体薄膜、第二導電体薄膜を順次積層した構造
を持つ強誘電体トランジスタ型不揮発性記憶素子におい
て、 前記絶縁性薄膜が酸素の拡散を阻止する薄膜であり、 ソース部およびドレイン部を覆うシリコン酸化膜と前記
絶縁性薄膜端面とが接合し、かつ前記第一導電体薄膜の
チャネル長方向の長さが前記絶縁性薄膜より長く、前記
第一導電体薄膜の端面が前記絶縁性薄膜の端面と接触し
ないように配置されたことを特徴とする強誘電体トラン
ジスタ型不揮発性記憶素子。1. A ferroelectric having a structure in which an insulating thin film, a first conductive thin film, a ferroelectric thin film, and a second conductive thin film are sequentially laminated as a gate portion of a field effect transistor formed on a semiconductor substrate. In the transistor-type nonvolatile memory element, the insulating thin film is a thin film for preventing diffusion of oxygen, a silicon oxide film covering a source portion and a drain portion is joined to an end surface of the insulating thin film, and the first conductor A length of the thin film in a channel length direction is longer than that of the insulating thin film, and an end face of the first conductive thin film is arranged so as not to contact an end face of the insulating thin film. Memory element.
板を使用することを特徴とする請求項１に記載の強誘電
体トランジスタ型不揮発性記憶素子。2. The ferroelectric transistor type nonvolatile memory element according to claim 1, wherein a single crystal silicon substrate is used as said semiconductor substrate.
化物を主体とする絶縁性薄膜を用いることを特徴とする
請求項１に記載の強誘電体トランジスタ型不揮発性記憶
素子。3. The ferroelectric transistor type nonvolatile memory element according to claim 1, wherein an insulating thin film mainly composed of silicon nitride is used as said insulating thin film thin film.
リコン酸化膜として、前記絶縁性薄膜より膜厚が厚い熱
酸化膜を用いることを特徴とする請求項１に記載の強誘
電体トランジスタ型不揮発性記憶素子。4. The non-volatile ferroelectric transistor type nonvolatile memory according to claim 1, wherein a thermal oxide film having a thickness larger than that of said insulating thin film is used as a silicon oxide film covering said source and drain portions. Storage element.
二導電性薄膜からなる強誘電体容量の有効面積が、前記
電界効果型トランジスタのチャネル領域の面積より小さ
い構造を持つことを特徴とする請求項１に記載の強誘電
体トランジスタ型不揮発性記憶素子。5. The semiconductor device according to claim 1, wherein an effective area of a ferroelectric capacitor including the first conductive thin film, the ferroelectric thin film, and the second conductive thin film has a structure smaller than an area of a channel region of the field effect transistor. 2. The nonvolatile memory element according to claim 1, wherein the nonvolatile memory element is a ferroelectric transistor type.
を持つ強誘電体（但しＡ，Ｂは金属元素、以下同じ）、
Ａ2Ｂ2Ｏ7型構造を持つ強誘電体、あるいは層状ペロブ
スカイト型構造をもつ強誘電体材料を使用することを特
徴とする請求項１に記載の強誘電体トランジスタ型不揮
発性記憶素子。6. A ferroelectric material having an ABO 3 type structure (where A and B are metal elements, the same applies hereinafter) as said ferroelectric material.
2. The ferroelectric transistor type nonvolatile memory element according to claim 1, wherein a ferroelectric material having an A 2 B 2 O 7 type structure or a ferroelectric material having a layered perovskite type structure is used.
7、あるいはＳｒ2Ｔａ2Ｏ7、あるいはＳｒ2（ＮｂＴ
ａ）2Ｏ7、あるいはＳｒＢｉ2Ｔａ2Ｏ9を主体とする材
料を用いることを特徴とする請求項１に記載の強誘電体
トランジスタ型不揮発性記憶素子。7. Sr 2 Nb 2 O as the ferroelectric material
7 or Sr 2 Ta 2 O 7 or Sr 2 (NbT
2. The ferroelectric transistor type nonvolatile memory element according to claim 1, wherein: a) a material mainly composed of 2 O 7 or SrBi 2 Ta 2 O 9 is used.
０以下の材料を使用することを特徴とする請求項１に記
載の強誘電体トランジスタ型不揮発性記憶素子。8. The ferroelectric material having a relative dielectric constant of 5
2. The ferroelectric transistor type nonvolatile memory element according to claim 1, wherein a material of 0 or less is used.
ム、酸化イリジウム、導電性多結晶シリコンの一つを主
体とする薄膜またはこれらを２種以上積層した構造を使
用することを特徴とする請求項１に記載の強誘電体トラ
ンジスタ型不揮発性記憶素子。9. A thin film mainly composed of one of platinum, iridium, iridium oxide and conductive polycrystalline silicon, or a structure in which two or more of these thin films are stacked, is used as the conductive thin film. 3. The ferroelectric transistor type nonvolatile memory element according to item 1.
ランジスタのゲート部として、絶縁性薄膜、第一導電体
薄膜、強誘電体薄膜、第二導電体薄膜を順次積層した構
造を持つ強誘電体トランジスタ型不揮発性記憶素子の製
造方法において、 半導体基板としてシリコンを主体とする単結晶基板を用
い、 酸素の拡散を阻止する前記絶縁性薄膜を形成、加工し、
前記絶縁性薄膜をマスクとしてソース部およびドレイン
部を形成し、前記絶縁性薄膜をマスクとして前記半導体
基板表面を熱酸化することによって、前記ソース部およ
びドレイン部を覆うシリコン酸化膜を形成することを特
徴とする強誘電体トランジスタ型不揮発性記憶素子の製
造方法。10. A ferroelectric having a structure in which an insulating thin film, a first conductive thin film, a ferroelectric thin film, and a second conductive thin film are sequentially stacked as a gate portion of a field effect transistor formed on a semiconductor substrate. In a method for manufacturing a transistor-type nonvolatile memory element, a single-crystal substrate mainly composed of silicon is used as a semiconductor substrate, and the insulating thin film for preventing diffusion of oxygen is formed and processed;
Forming a source portion and a drain portion using the insulating thin film as a mask, and thermally oxidizing the surface of the semiconductor substrate using the insulating thin film as a mask to form a silicon oxide film covering the source portion and the drain portion. A method for manufacturing a ferroelectric transistor-type nonvolatile memory element.
後、前記絶縁性薄膜上にスパッタリング法により第一導
電体薄膜を形成し、前記第一導電体薄膜上に金属有機物
の強誘電体薄膜を塗布焼成し、次に、スパッタリング法
により第二導電体薄膜を形成することを特徴とする請求
項１０に記載の強誘電体トランジスタ型不揮発性記憶素
子の製造方法。11. After forming the silicon oxide film, a first conductive thin film is formed on the insulating thin film by a sputtering method, and a ferroelectric thin film of a metal organic material is applied on the first conductive thin film. 11. The method according to claim 10, wherein the second conductive thin film is formed by firing and then forming a second conductive thin film by a sputtering method.
後、シリコン酸化膜の層間絶縁膜を形成し、前記第二導
電体薄膜上と、前記ソース部、前記ドレイン部上にコン
タクトホールをあけて、そのホールに導出用電極を形成
することを特徴とする請求項１０又は１１に記載の強誘
電体トランジスタ型不揮発性記憶素子の製造方法。12. After forming the second conductive thin film, an interlayer insulating film of a silicon oxide film is formed, and contact holes are formed on the second conductive thin film and the source and drain portions. 12. The method for manufacturing a ferroelectric transistor type nonvolatile memory element according to claim 10, wherein a lead-out electrode is formed in the hole.
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