KR20050038298A - Transistor structure for based on ferroelectric a semiconductor - Google Patents
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Abstract
본 발명은 금속-산화층-실리콘 전계효과 트랜지스터 또는 금속-반도체 전계효과 트랜지스터에서 실리콘 대신 2-6족 화합물의 강유전 반도체를 기반물질로 사용하여 쇼트키 배리어를 통해 금속과 접합시키면 공핍층이 자발 분극에 의해 넓어져서 드레인 전류의 높은 온/오프 비율을 크게 가져올 수 있도록 한 강유전 반도체를 기반으로 한 트랜지스터 구조에 관한 것이다.According to the present invention, when a metal-oxide layer-silicon field effect transistor or a metal-semiconductor field effect transistor is used as a base material, a ferroelectric semiconductor of a group 2-6 compound instead of silicon is bonded to a metal through a Schottky barrier to deplete the spontaneous polarization. The present invention relates to a transistor structure based on a ferroelectric semiconductor, which is widened by the current to enable a high on / off ratio of drain current.
금속-산화층-실리콘 전계효과 트랜지스터 또는 금속-반도체 전계효과 트랜지스터에 있어서,In the metal-oxide layer-silicon field effect transistor or the metal-semiconductor field effect transistor,
CdZnTe, CdZnS, CdZnSe, CdMnS, CdFeS, CdMnSe, CdFeSe와 같은 2-6족 화합물의 강유전 반도체를 기판으로 사용하고, 상기 강유전 반도체 기판의 중앙 채널영역에는 Ta2O5, ZrO2, HfO2, Si3N4, CeO 2 및 SiO2의 게이트 절연막을 형성하며, 상기 게이트 절연막의 상면에는 쇼트키배리어를 통해 금속과 접합되는 게이트 전극을 형성하고, 상기 게이트 전극의 일측 상면에는 소스영역을 형성하며, 상기 게이트 전극의 타측 상면에는 드레인영역을 형성하여 구성됨을 특징으로 한다.Ferroelectric semiconductors of Group 2-6 compounds such as CdZnTe, CdZnS, CdZnSe, CdMnS, CdFeS, CdMnSe, and CdFeSe are used as substrates, and Ta 2 O 5 , ZrO 2 , HfO 2 , Si are used in the center channel region of the ferroelectric semiconductor substrate. 3 N 4, CeO 2, and a gate insulating film of SiO 2, and an upper surface of the gate insulating film includes forming a gate electrode in which a metal and bonded via a Schottky barrier, forming the upper surface side of the gate electrode, the source region, A drain region may be formed on the other upper surface of the gate electrode.
Description
본 발명은 강유전 반도체를 기반으로 한 트랜지스터 구조에 관한 것으로, 특히 금속-산화층-실리콘 전계효과 트랜지스터 또는 금속-반도체 전계효과 트랜지스터에서 실리콘 대신 2-6족 화합물(CdZnTe, CdZnS, CdZnSe, CdMnS, CdFeS, CdMnSe, CdFeSe)의 강유전 반도체를 기반물질로 사용하여 쇼트키 배리어를 통해 금속과 접합시키면 공핍층이 자발 분극에 의해 넓어져서 드레인 전류의 높은 온/오프 비율을 가져올 수 있도록 한 강유전 반도체를 기반으로 한 트랜지스터 구조에 관한 것이다.The present invention relates to a transistor structure based on a ferroelectric semiconductor, in particular, in the metal-oxide layer-silicon field effect transistor or metal-semiconductor field effect transistor, instead of silicon, Group 2-6 compounds (CdZnTe, CdZnS, CdZnSe, CdMnS, CdFeS, When ferroelectric semiconductors of CdMnSe and CdFeSe) are used as the base material, when they are bonded with a metal through a Schottky barrier, the depletion layer is widened by spontaneous polarization, which leads to high on / off ratio of drain current. It relates to a transistor structure.
일반적으로 강유전체는 어떤 온도에서 자발분극(spontaneous polarization)이 존재하고, 이러한 자발분극이 외부 자기장에 의해서 반전될 수 있는 물질을 칭하는 것으로서, 전원의 공급이 차단되어도 자발분극 특성에 의하여 저장된 정보가 지워지지 않는 우수한 정보보전 성질을 이용하여 비휘발성 메모리를 대체하기 위한 연구가 활발히 진행되고 있음은 이미 잘 알려진 사실이다.In general, ferroelectric material refers to a material in which spontaneous polarization exists at a certain temperature, and such spontaneous polarization is inverted by an external magnetic field. It is well known that research is being actively conducted to replace nonvolatile memory using excellent information integrity.
기존의 반도체 기억소자의 고집적화 및 대용량화에는 한계가 있으므로 고유전율 및 비휘발성을 가지는 강유전체의 메모리에 대한 연구가 활발하게 진행되고 있다.Since there is a limit to high integration and large capacity of existing semiconductor memory devices, researches on ferroelectric memory having high dielectric constant and non-volatility have been actively conducted.
상기의 강유전체 메모리는 Si 기판 위에 페로브스카이트(perovskites) 산화 강유전체의 증착을 기반으로 하고 있으며, 이 메모리는 금속-강유전체-반도체(MFS), 두 개의 트랜지스터와 두 개의 커패시터(2T2C) 또는 하나의 트랜지스터와 하나의 커패시터(1T1C) 구조를 이용하여 만든다.The ferroelectric memory is based on the deposition of a perovskites oxide ferroelectric on a Si substrate, which is a metal-ferroelectric-semiconductor (MFS), two transistors and two capacitors (2T2C) or one It is made using a transistor and one capacitor (1T1C) structure.
강유전체는 MFS 셀에서 게이트 유전처럼 작용한다.Ferroelectrics act like gate dielectrics in MFS cells.
강유전체의 분극이 표면전위를 컨트롤하고 결과적으로 전류는 소스에서 드레인으로 흐른다.The polarization of the ferroelectric controls the surface potential, and as a result, current flows from source to drain.
분극 상태에 의한 다른 전류는 로직센싱에 사용된다.Other currents due to polarization are used for logic sensing.
페로브스카이트 산화 강유전체의 사용은 강유전체와 실리콘 접합시 계면에서 불가피하게 구조적으로 잘 맞지 않기 때문에 이것이 피로, 보존, 날인 그러한 것이 디바이스 감손에 주된 요인이 된다.Since the use of perovskite oxidized ferroelectrics inevitably does not conform structurally well at the interface when ferroelectrics and silicon are bonded, this is a major factor in device deterioration such as fatigue, preservation, and stamping.
즉, 종래 강유전체 메모리(FRAM: Ferroelectric Random Access Memory)는 FRAM 셀에 전계(electric field)를 인가하면 전하의 분극이 생기고, 인가 전압과 분극량과의 관계는 소위 히스테리시스 특성으로 나타나는 것으로, 도 1은 종래 FRAM 셀의 일 실시예로서 1트랜지스터/1커패시터(1T/1C)형 구성의 등가 회로를 도시한 것이다.That is, in the conventional ferroelectric random access memory (FRAM), polarization of charge occurs when an electric field is applied to the FRAM cell, and the relationship between the applied voltage and the polarization amount is represented by so-called hysteresis characteristics. As an example of a conventional FRAM cell, an equivalent circuit of a one transistor / 1 capacitor (1T / 1C) type configuration is shown.
이 FRAM 셀이 행렬 형상으로 복수 배치된 메모리 셀 어레이에 있어서, 각 셀의 셀 선택용 MOS트랜지스터(Tst)의 드레인은 비트선(BL)에 접속되고, 셀 선택용 MOS트랜지스터(Tst)의 게이트는 워드선(WL)에 접속되며, 강유전체 커패시터(Cm)의 일단은 플레이트선(PL)에 접속되도록 하였다.In a memory cell array in which a plurality of FRAM cells are arranged in a matrix, the drain of the cell selection MOS transistor Tst of each cell is connected to the bit line BL, and the gate of the cell selection MOS transistor Tst is It is connected to the word line WL, and one end of the ferroelectric capacitor Cm is connected to the plate line PL.
도 2는 FRAM 셀에 사용되는 강유전체막의 인가 전계(인가 전압 V)와 분극량 P와의 관계(히스테리시스 곡선)를 나타내는 특성도이다.Fig. 2 is a characteristic diagram showing a relationship (hysteresis curve) between an applied electric field (applied voltage V) and a polarization amount P of a ferroelectric film used in a FRAM cell.
이 히스테리시스 특성에서 알 수 있는 바와 같이, FRAM 셀의 강유전체 커패시터의 강유전체막에 전계가 인가되어 있지 않은 상태, 즉 커패시터 전극간의 인가 전압 V=0인 상태에서, 강유전체막의 잔류 분극 Pr이 양(+) 또는 음(-)인지에 따라 정해지는 2치 데이터가 FRAM 셀에 기억된다.As can be seen from this hysteresis characteristic, the residual polarization Pr of the ferroelectric film is positive when the electric field is not applied to the ferroelectric film of the ferroelectric capacitor of the FRAM cell, that is, the applied voltage V = 0 between the capacitor electrodes. Or binary data determined depending on whether it is negative is stored in the FRAM cell.
여기서 잔류 분극 Pr의 양(+)과 음(-)은 강유전체 커패시터의 플레이트 전극과 비트선(BL)측 전극과의 사이에서 분극 방향이 어느 쪽을 향하고 있는지를 나타내고 있으며, 한쪽 방향으로 분극이 나타나고 있는 상태를 데이터 '1'로 정의하고, 다른 쪽 방향으로 분극이 나타나고 있는 상태를 데이터 '0'으로 정의한다.Here, the positive (+) and the negative (-) of the residual polarization Pr indicate which direction the polarization direction is facing between the plate electrode of the ferroelectric capacitor and the bit line BL side electrode, and the polarization appears in one direction. The state in which the polarization is present is defined as data '1', and the state in which polarization appears in the other direction is defined as data '0'.
그런데, 상기한 바와 같은 FRAM의 신뢰성의 향상을 도모하기 위해서는 FRAM 셀의 기입 가능 횟수를 높여야 하고, 데이터를 장시간 보유하여야 하며, 내환경성이 향상되도록 하고, 임프린트를 억제하여야 하였다.However, in order to improve the reliability of the FRAM as described above, the number of times that the FRAM cell can be written must be increased, the data must be retained for a long time, the environmental resistance is improved, and the imprint must be suppressed.
또한 종래의 강유전체 메모리는 도 3에 도시한 것과 같이 n-형으로 도포되고, 채널영역(11a)에 대응하여 PbTiO3 또는 PZT(PbZrO3 또는 PbTiO3의 고용체)의 강유전체 게이트 절연막(12)이 형성된 SrTiO3의 유전체 기판(11)을 형성하였다.In addition, the conventional ferroelectric memory is coated in an n-type as shown in FIG. 3, and the ferroelectric gate insulating film 12 of PbTiO 3 or PZT (solid solution of PbZrO 3 or PbTiO 3 ) is formed corresponding to the channel region 11a. A dielectric substrate 11 of SrTiO 3 was formed.
그리고 n+ 형의 소스영역(11b) 및 드레인영역(11c)은 Ar 이온 빔 조사에 의해 산소의 감소를 유도함으로써 채널영역(11a) 양측의 기판(11)에 형성하였다.The n + type source region 11b and the drain region 11c are formed in the substrate 11 on both sides of the channel region 11a by inducing oxygen reduction by Ar ion beam irradiation.
또한 기판(11)은 약 400㎚의 두께를 가지는 반면, 강유전체 게이트 절연막(12)은 약 100㎚의 두께를 갖도록 하였다.In addition, the substrate 11 has a thickness of about 400 nm, whereas the ferroelectric gate insulating film 12 has a thickness of about 100 nm.
상기 강유전체 게이트 절연막(12)상에는 게이트 전압이 인가되는 게이트전극(15)을 형성하면서 소스전극(13)과 드레인전극(14)은 소스영역(11b) 및 드레인영역(11c)에 대응하여 기판(11)상에 형성하여 기판(11)으로 또는 기판(11)으로 부터의 캐리어를 각각 주입하거나 제거하도록 한다.The source electrode 13 and the drain electrode 14 correspond to the source region 11b and the drain region 11c while forming a gate electrode 15 to which a gate voltage is applied on the ferroelectric gate insulating layer 12. On the substrate 11 to inject or remove the carrier from or to the substrate 11, respectively.
그리고 기판(11)의 후면에는 전압이 가해지는 접지전극(16)을 형성하였다.In addition, a ground electrode 16 to which a voltage is applied is formed on the rear surface of the substrate 11.
상기 전극(13)(14)은 Nb, Y 및 W군으로부터 선택한 금속을 증착하여 형성하며, 이들 금속은 산화물에 증착되면 옴(ohmic)접촉 또는 저지항 접촉을 형성한다.The electrodes 13 and 14 are formed by depositing a metal selected from the group of Nb, Y and W, and these metals form ohmic contacts or resistive contacts when deposited on oxides.
상기 게이트전극(15) 또는 접지전극(16)은 산화물에 증착되면 쇼트키(Schottky) 접촉을 이루는 Au 또는 Pt로 형성한다.The gate electrode 15 or the ground electrode 16 is formed of Au or Pt which forms Schottky contact when deposited on an oxide.
따라서 상기의 쇼트키 접촉으로 인하여 기판(11)과 접지전극(16)간에 공핍 영역(depletion region)이 형성되도록 하였다.Therefore, a depletion region is formed between the substrate 11 and the ground electrode 16 due to the schottky contact.
그러나 상기와 같은 종래의 강유전체 메모리에 의하여서는 SrTiO3의 유전체 기판(11)과 그 위에 PbTiO3 또는 PZT(PbZrO3 또는 PbTiO3의 고용체)의 강유전체 게이트 절연막(12)이 형성되어 있으나, 유전체 기판(1)은 다이아몬드 구조를 가지고 있고, 일반적인 강유전체 게이트 절연막(2)은 페로브스카이트 구조를 가지고 있는데 이것은 유전체 기판(11)과 유사성을 공유하지 않는다.However, the conventional standing by the ferroelectric memory, but the ferroelectric gate insulating film 12 (a solid solution of PbZrO 3 or PbTiO 3), PbTiO 3 or PZT thereon and the dielectric substrate 11 on the SrTiO 3 is formed on the dielectric substrate as described above ( 1) has a diamond structure, and the general ferroelectric gate insulating film 2 has a perovskite structure, which does not share similarity with the dielectric substrate 11.
그래서 그들이 유전체 기판(11) 위에 증착될 때, 그들은 강유전체 게이트 절연막(2)과 유전체 기판(11)의 계면에서 큰 양의 점 결합(예를 들어 수소 빈자리)과 탈구가 형성되고, 또한 거기에는 성장동안이거나 금속화 공정을 포함해서 종속적인 과정 중에 원자의 내부 침투가 일어나게 된다.So when they are deposited on the dielectric substrate 11, they form a large amount of point bonds (e.g. hydrogen vacancies) and dislocations at the interface of the ferroelectric gate insulating film 2 and the dielectric substrate 11, and there is also growth Internal penetration of atoms occurs during or during dependent processes, including metallization processes.
그리고 이 결함과 과정은 피로, 보존, 날인을 포함하는 감쇠를 초래하게 되는 등의 문제점이 되었다.The defects and processes result in attenuation, including fatigue, preservation, and stamping.
그리고 상기의 문제점을 해결하기 위하여는 강유전체 게이트 절연막과 실리콘 기판의 사이에 적절한 유전체가 삽입되는 구조 즉, 금속-강유전체-절연체-반도체 구조(MFIS)를 형성하여야 하거나, 다른 방법으로 금속층이 절연체 위에 증착되는 구조 즉, 금속-절연체-금속-절연체-반도체 구조를 형성하여야 하였다.In order to solve the above problems, a structure in which an appropriate dielectric is inserted between the ferroelectric gate insulating film and the silicon substrate, that is, a metal-ferroelectric-insulator-semiconductor structure (MFIS) must be formed, or another metal layer is deposited on the insulator. To form a metal-insulator-metal-insulator-semiconductor structure.
그러나 박막화를 필요로 하는 반도체의 두께에 영향을 주게될 뿐아니라 제조공정이 복잡해지게 되는 단점이 있었다.However, there is a disadvantage that not only affects the thickness of the semiconductor that needs to be thinned, but also the manufacturing process becomes complicated.
이에, 본 발명은 상기한 바와 같은 문제점을 해결하기 위해 안출된 것으로써, 금속-산화층-실리콘 전계효과 트랜지스터 또는 금속-반도체 전계효과 트랜지스터에서 실리콘 대신 2-6족 화합물의 강유전 반도체를 기반물질로 사용하여 쇼트키 배리어를 통해 금속과 접합시키면 공핍층이 자발 분극에 의해 넓어져서 드레인 전류의 높은 온/오프 비율을 가져올 수 있도록 한 강유전 반도체를 기반으로 한 트랜지스터 구조를 제공하는데 그 목적이 있다.Accordingly, the present invention has been made to solve the above problems, using a ferroelectric semiconductor of group 2-6 compound instead of silicon in the metal-oxide layer-silicon field effect transistor or metal-semiconductor field effect transistor as a base material Therefore, the purpose of the present invention is to provide a transistor structure based on a ferroelectric semiconductor, in which a depletion layer is widened by spontaneous polarization, resulting in a high on / off ratio of drain current.
상기한 목적을 달성하기 위한 본 발명에 따른 강유전 반도체를 기반으로 한 트랜지스터 구조는 금속-산화층-실리콘 전계효과 트랜지스터 또는 금속-반도체 전계효과 트랜지스터에 있어서,A transistor structure based on a ferroelectric semiconductor according to the present invention for achieving the above object is a metal-oxide layer-silicon field effect transistor or a metal-semiconductor field effect transistor,
CdZnTe, CdZnS, CdZnSe, CdMnS, CdFeS, CdMnSe, CdFeSe와 같은 2-6족 화합물의 강유전 반도체를 기판으로 사용하고,Ferroelectric semiconductors of Group 2-6 compounds such as CdZnTe, CdZnS, CdZnSe, CdMnS, CdFeS, CdMnSe, CdFeSe are used as substrates,
상기 강유전 반도체 기판의 중앙 채널영역에는 Ta2O5, ZrO2, HfO2 , Si3N4, CeO2 및 SiO2의 게이트 절연막을 형성하며,A gate insulating film of Ta 2 O 5 , ZrO 2 , HfO 2 , Si 3 N 4 , CeO 2, and SiO 2 is formed in the central channel region of the ferroelectric semiconductor substrate.
상기 게이트 절연막의 상면에 쇼트키배리어를 통해 금속과 접합하여 게이트 전극을 형성하고,A gate electrode is formed on the upper surface of the gate insulating layer by bonding with a metal through a schottky barrier,
상기 게이트 전극의 일측 상면에는 소스영역을 형성하며,A source region is formed on an upper surface of one side of the gate electrode,
상기 게이트 전극의 타측 상면에는 드레인영역을 형성하여 구성됨을 특징으로 한다.A drain region may be formed on the other upper surface of the gate electrode.
이하, 본 발명을 첨부한 예시도면을 참조하여 상세히 설명한다.Hereinafter, with reference to the accompanying drawings, the present invention will be described in detail.
도 4는 본 발명의 구성도로서, 4 is a configuration diagram of the present invention,
금속-산화층-실리콘 전계효과 트랜지스터 또는 금속-반도체 전계효과 트랜지스터에 있어서,In the metal-oxide layer-silicon field effect transistor or the metal-semiconductor field effect transistor,
CdZnTe, CdZnS, CdZnSe, CdMnS, CdFeS, CdMnSe, CdFeSe와 같은 2-6족 화합물의 강유전 반도체를 기판(p-FES)(1)으로 하여 이의 채널영역(1a)에는 상기 강유전 반도체 기판(1)의 중앙 채널영역에는 Ta2O5, ZrO2, HfO2, Si 3N4, CeO2 및 SiO2의 게이트 절연막(2)을 형성하고,Ferroelectric semiconductors of Group 2-6 compounds, such as CdZnTe, CdZnS, CdZnSe, CdMnS, CdFeS, CdMnSe, and CdFeSe, are used as the substrate (p-FES) 1, and in the channel region 1a thereof, the ferroelectric semiconductor substrate 1 In the center channel region, a gate insulating film 2 of Ta 2 O 5 , ZrO 2 , HfO 2 , Si 3 N 4 , CeO 2, and SiO 2 is formed.
상기 게이트 절연막(2)의 상면에 쇼트키배리어를 통해 금속과 접합하여 게이트 전극(3)을 형성하며,A gate electrode 3 is formed on the upper surface of the gate insulating film 2 by bonding with a metal through a schottky barrier,
일부가 유전체층(dielectric)으로 되는 상기 채널영역(1a)의 일측에는 소스영역(4)을 형성하고,A source region 4 is formed at one side of the channel region 1a, part of which is a dielectric layer,
상기 채널영역(1a)의 타측에는 드레인영역(5)을 형성되도록 하여 구성한 것이다.The drain region 5 is formed on the other side of the channel region 1a.
이와 같이 구성한 본 발명의 강유전 반도체를 기반으로 한 트랜지스터의 구조는 잘 맞지 않은 Si 기판과 강유전체 게이트 절연막 사이의 문제를 해결하기 위한 방법으로 강유전 반도체를 기판으로 사용하도록 한 것으로, The structure of the transistor based on the ferroelectric semiconductor of the present invention configured as described above is to use a ferroelectric semiconductor as a substrate as a method for solving a problem between an incompatible Si substrate and a ferroelectric gate insulating film.
강유전체의 구조에 2-6족 화합물의 하나가 더 들어가는 구조의 강유전 반도체 구조가 기판으로 사용할 수 있다.A ferroelectric semiconductor structure having a structure in which one of the Group 2-6 compounds is further included in the structure of the ferroelectric can be used as the substrate.
즉, CdZnTe, CdZnS, CdZnSe, CdMnS, CdFeS, CdMnSe, CdFeSe와 같은 2-6족 화합물의 강유전 반도체를 기판(p-FES)(1)으로 하여 이의 채널영역(1a)에는 상기 강유전 반도체 기판(1)의 중앙 채널영역에는 Ta2O5, ZrO2, HfO2, Si3N4, CeO2 및 SiO2의 게이트 절연막(2)을 형성하고,That is, ferroelectric semiconductors of Group 2-6 compounds, such as CdZnTe, CdZnS, CdZnSe, CdMnS, CdFeS, CdMnSe, and CdFeSe, are used as the substrate (p-FES) 1 and in the channel region 1a thereof, the ferroelectric semiconductor substrate 1 Gate insulating film 2 of Ta 2 O 5 , ZrO 2 , HfO 2 , Si 3 N 4 , CeO 2 and SiO 2 ,
상기 게이트 절연막(2)의 상면에 쇼트키배리어를 통해 금속과 접합하여 게이트 전극(3)을 형성하여 도 7의 그래프를 통하여 알 수 있는 바와 같이 공핍층이 자발 분극에 의해 넓게 분포되고 채널영역(1a)이 완전하게 공핍될 수 있게 된다.As shown in the graph of FIG. 7, the gate electrode 3 is formed by bonding a metal to the upper surface of the gate insulating layer 2 through a schottky barrier. 1a) can be fully depleted.
그리고 그 결과는 드레인 전류의 높은 온/오프 비율을 가져오게 된다.The result is a high on / off ratio of drain current.
상기 채널영역(1a)의 일측에는 n+형의 소스영역(4)을 Ar 이온 빔 조사에 의해 형성하면서 타측에는 n+형의 드레인영역(5)을 Ar 이온 빔 조사에 의해 형성함으로써 게이트 전압에 의해 온/오프 상태가 통제 되도록 한다.On one side of the channel region 1a, an n + type source region 4 is formed by Ar ion beam irradiation, and on the other side, an n + type drain region 5 is formed by Ar ion beam irradiation, thereby being turned on by the gate voltage. Make sure the on / off state is controlled.
즉, 게이트 전극(3)에 인가하는 양(+)의 전원이 채널영역(1a)에 의한 공핍층에서 필요로 하는 전압보다 큰 경우에는 도 5에 도시한 것과 같이 온 상태(channel on)가 되면서 강유전 반도체 기판(1)이 반전 상태가 되도록 한다.That is, when the positive power applied to the gate electrode 3 is larger than the voltage required by the depletion layer by the channel region 1a, the power is turned on as shown in FIG. 5. The ferroelectric semiconductor substrate 1 is brought into an inverted state.
그리고 그 상태는 도 6에 도시한 것과 같이 트랜지스터의 게이트 전극(3)에 가해지던 게이트 전압을 제거하여 오프 상태(channel off)가 되도록 한 후에도 그 상태가 계속 남아 있게 되고, 그로 인해 게이트 전압이 항전기장 아래에서 읽기를 비파괴적으로 수행할 수 있게 된다.As shown in FIG. 6, the state remains even after the gate voltage applied to the gate electrode 3 of the transistor is removed to be turned off (channel off). Reading under an electric field can be done nondestructively.
이상 기술한 바와 같이 본 발명의 강유전 반도체를 기반으로 한 트랜지스터의 구조에 의하여서는 금속-산화층-실리콘 전계효과 트랜지스터 또는 금속-반도체 전계효과 트랜지스터에서 실리콘 대신 2-6족 화합물의 강유전 반도체를 기반물질로 사용하여 쇼트키 배리어를 통해 금속과 접합시키면 공핍층이 자발 분극에 의해 넓어져서 드레인 전류의 높은 온/오프 비율을 가져올 수 있는 이점이 있는 것이다.As described above, according to the structure of the transistor based on the ferroelectric semiconductor of the present invention, in the metal-oxide layer-silicon field effect transistor or the metal-semiconductor field effect transistor, the ferroelectric semiconductor of Group 2-6 compound instead of silicon is used as the base material. When used in conjunction with a metal through a Schottky barrier, the depletion layer can be widened by spontaneous polarization, resulting in a high on / off ratio of drain current.
도 1은 종래 FRAM 셀의 1T1C형의 등가 회로를 도시한 회로도.1 is a circuit diagram showing an 1T1C type equivalent circuit of a conventional FRAM cell.
도 2는 종래 FRAM 셀에 사용되는 강유전체막의 인가 전계와 분극량과의 관계를 나타내는 히스테리시스 곡선도.Fig. 2 is a hysteresis curve diagram showing a relationship between an applied electric field and a polarization amount of a ferroelectric film used in a conventional FRAM cell.
도 3은 종래 강유전체 메모리의 구성을 나타낸 개략도.3 is a schematic diagram showing the configuration of a conventional ferroelectric memory;
도 4는 본 발명의 실시예에 따른 트랜지스터의 구성을 나타낸 개략도,4 is a schematic diagram showing a configuration of a transistor according to an embodiment of the present invention;
도 5 및 도 6은 본 발명 트랜지스터의 동작상태를 나타낸 개략도.5 and 6 are schematic diagrams showing an operating state of the transistor of the present invention.
도 7은 본 발명 트랜지스터의 공핍영역을 나타낸 그래프.7 is a graph showing a depletion region of a transistor of the present invention.
* 도면의 주요부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings
1 : 강유전 반도체를 기판 2 : 게이트 절연막1: substrate with ferroelectric semiconductor 2: gate insulating film
3 : 게이트 전극 4 : n+형의 소스영역3: gate electrode 4: n + type source region
5 : n+형의 드레인영역5: n + type drain region
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| KR1020030073558A KR20050038298A (en) | 2003-10-21 | 2003-10-21 | Transistor structure for based on ferroelectric a semiconductor |
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100815589B1 (en) * | 2006-09-06 | 2008-03-20 | 건국대학교 산학협력단 | Nonvolatile memory device and method for forming the same |
-
2003
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