JP2001094077A - Semiconductor memory device and manufacturing method thereof - Google Patents
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Abstract
Description
【0001】[0001]
【発明の属する技術分野】本発明は半導体記憶装置及び
その製造方法に係り、特に、不揮発性半導体記憶装置の
メモリセルの構造及びその製造方法に関する。The present invention relates to a semiconductor memory device and a method of manufacturing the same, and more particularly, to a structure of a memory cell of a nonvolatile semiconductor memory device and a method of manufacturing the same.
【0002】[0002]
【従来の技術】図29は、STI(Shallow Trench Iso
lation)構造不揮発性半導体記憶装置のメモリセル部の
平面図である。STI構造不揮発性半導体記憶装置のメ
モリセル部は、STI構造素子分離領域であるシリコン
酸化膜105,フローティングゲートである多結晶シリ
コン膜107の他、多結晶シリコン膜110等が積層さ
れて構成されている。2. Description of the Related Art FIG. 29 shows an STI (Shallow Trench Isolation).
FIG. 4 is a plan view of a memory cell portion of the structure nonvolatile semiconductor memory device. The memory cell portion of the STI structure nonvolatile semiconductor memory device is configured by stacking a silicon oxide film 105 serving as an STI structure element isolation region, a polysilicon film 107 serving as a floating gate, a polysilicon film 110, and the like. I have.
【0003】図30は、図29中の線AA’における従
来のSTI構造不揮発性半導体記憶装置のメモリセル部
の断面構造を示した断面図である。FIG. 30 is a cross-sectional view showing a cross-sectional structure of a memory cell portion of a conventional non-volatile semiconductor memory device having an STI structure along line AA 'in FIG.
【0004】図30に示した従来のSTI構造不揮発性
半導体記憶装置のメモリセル部は、シリコン基板100
表層部に形成された溝及び溝上の部分を埋め込んで形成
されたシリコン酸化膜からなるSTI構造素子分離領域
105と、シリコン基板100表面上に形成されたシリ
コン酸化膜からなるトンネル酸化膜106と、STI構
造素子分離領域105間及びSTI構造素子分離領域1
05端部上に形成された多結晶シリコン膜からなるフロ
ーティングゲート107と、フローティングゲート10
7及びSTI構造素子分離領域105を覆って形成され
たONO(Oxide-Nitride-Oxide)膜からなるインター
ポリ絶縁膜109と、インターポリ絶縁膜109上に順
に形成された多結晶シリコン膜110及びタングステン
シリサイド膜111からなるコントロールゲートと、タ
ングステンシリサイド膜111上に形成されたシリコン
窒化膜112とから構成されている。The memory cell portion of the conventional nonvolatile semiconductor memory device having an STI structure shown in FIG.
An STI structure element isolation region 105 made of a silicon oxide film formed by filling a groove formed in a surface layer portion and a portion on the groove, and a tunnel oxide film 106 made of a silicon oxide film formed on the surface of the silicon substrate 100; Between STI structure element isolation regions 105 and STI structure element isolation regions 1
A floating gate 107 made of a polycrystalline silicon film formed on
7 and an STI structure element isolation region 105, an inter-poly insulating film 109 made of an ONO (Oxide-Nitride-Oxide) film, a polycrystalline silicon film 110 and a tungsten film sequentially formed on the inter-poly insulating film 109. It comprises a control gate made of a silicide film 111 and a silicon nitride film 112 formed on the tungsten silicide film 111.
【0005】図31は、図29中の線BB’における従
来のSTI構造不揮発性半導体記憶装置のメモリセル部
の断面構造を示した断面図である。FIG. 31 is a sectional view showing a sectional structure of a memory cell portion of the conventional STI structure nonvolatile semiconductor memory device taken along line BB 'in FIG.
【0006】図31に示した従来のSTI構造不揮発性
半導体記憶装置のメモリセル部は、シリコン基板100
上に順に形成されたトンネル酸化膜106,フローティ
ングゲート107,インターポリ絶縁膜109,コント
ロールゲート(多結晶シリコン膜110及びタングステ
ンシリサイド膜111)及びシリコン窒化膜112から
構成されており、水平方向においてSTI構造素子分離
領域105と直交する方向にトンネル酸化膜106より
上部に形成された溝とSTI構造素子分離領域105と
により、セルごとに分離されている。The memory cell portion of the conventional STI structure nonvolatile semiconductor memory device shown in FIG.
A tunnel oxide film 106, a floating gate 107, an interpoly insulating film 109, a control gate (a polycrystalline silicon film 110 and a tungsten silicide film 111) and a silicon nitride film 112 are formed in this order, and the STI is formed in the horizontal direction. The trench is formed above the tunnel oxide film 106 in a direction orthogonal to the structural element isolation region 105, and is separated for each cell by the STI structural element isolation region 105.
【0007】図32は、不揮発性半導体記憶装置のメモ
リセルの等価回路を示した回路図である。FIG. 32 is a circuit diagram showing an equivalent circuit of a memory cell of the nonvolatile semiconductor memory device.
【0008】コントロールゲートの電位をVcg,フロー
ティングゲートの電位をVfg,ONO膜の静電容量をC
ono,トンネル酸化膜の静電容量をCoxとすると、ST
I構造不揮発性半導体記憶装置のメモリセルは、電位V
cgと接地電位との間に静電容量Cono及び静電容量Cox
が直列接続され、静電容量Conoと静電容量Coxとの接
続ノードに電位Vfgが与えられた構成となっている。The potential of the control gate is Vcg, the potential of the floating gate is Vfg, and the capacitance of the ONO film is C
ono, the capacitance of the tunnel oxide film is Cox, ST
The memory cell of the I-structure nonvolatile semiconductor memory device has a potential V
The capacitance Cono and the capacitance Cox between cg and the ground potential
Are connected in series, and a potential Vfg is applied to a connection node between the capacitance Cono and the capacitance Cox.
【0009】従って、メモリセルの書込み、消去、読出
しの動作は、コントロールゲートに印加する電圧を変化
させ、容量結合されたフローティングゲートの電位を制
御することにより行う。Therefore, the writing, erasing and reading operations of the memory cell are performed by changing the voltage applied to the control gate and controlling the potential of the floating gate which is capacitively coupled.
【0010】以下、従来のSTI構造不揮発性半導体記
憶装置の製造方法について、図面を参照しながら説明す
る。Hereinafter, a method of manufacturing a conventional non-volatile semiconductor memory device having an STI structure will be described with reference to the drawings.
【0011】図33乃至図53は、従来のSTI構造不
揮発性半導体記憶装置の製造方法の一工程におけるメモ
リセル部の断面構造を示した断面図である。図33乃至
図48は、図29中の線AA’に対応する部分の断面
図、図49乃至図53は、図29中の線BB’に対応す
る部分の断面図である。FIGS. 33 to 53 are sectional views showing a sectional structure of a memory cell portion in one step of a method of manufacturing a conventional nonvolatile semiconductor memory device having an STI structure. FIGS. 33 to 48 are cross-sectional views of a portion corresponding to line AA 'in FIG. 29, and FIGS. 49 to 53 are cross-sectional views of a portion corresponding to line BB' in FIG.
【0012】最初に、図33に示すように、シリコン基
板100上に、ドライ酸化技術により、厚さ10nmの
シリコン酸化膜101を形成し、さらに、シリコン酸化
膜101上に、LP−CVD法により厚さ400nmの
シリコン窒化膜102を堆積する。シリコン窒化膜10
2は、後の工程において、シリコン基板100のトレン
チ加工に使用するマスク、及び、CMP(Chemical Mec
hanical Polishing)の際のストッパとして機能する。First, as shown in FIG. 33, a silicon oxide film 101 having a thickness of 10 nm is formed on a silicon substrate 100 by a dry oxidation technique, and is further formed on the silicon oxide film 101 by an LP-CVD method. A silicon nitride film 102 having a thickness of 400 nm is deposited. Silicon nitride film 10
2 is a mask used for trench processing of the silicon substrate 100 in a later step, and a CMP (Chemical Mec).
Functions as a stopper during hanical polishing.
【0013】シリコン窒化膜102を形成後、図34に
示すように、シリコン窒化膜102全面にフォトレジス
ト103を厚さ600nmに塗布し、リソグラフィ技術
によりフォトレジスト103を所定の素子分離パターン
に加工する。After forming the silicon nitride film 102, as shown in FIG. 34, a photoresist 103 is coated on the entire surface of the silicon nitride film 102 to a thickness of 600 nm, and the photoresist 103 is processed into a predetermined element isolation pattern by a lithography technique. .
【0014】フォトレジスト103を加工後、図35に
示すように、フォトレジスト103をマスクとして、R
IEによりシリコン窒化膜102及びシリコン酸化膜1
01を所定パターンに加工する。After the processing of the photoresist 103, as shown in FIG.
IE, silicon nitride film 102 and silicon oxide film 1
01 is processed into a predetermined pattern.
【0015】シリコン窒化膜102及びシリコン酸化膜
101を加工後、図36に示すように、アッシャー技術
によりフォトレジスト103を除去する。After processing the silicon nitride film 102 and the silicon oxide film 101, the photoresist 103 is removed by the asher technique as shown in FIG.
【0016】フォトレジスト103を除去後、図37に
示すように、シリコン窒化膜102をマスクとして、R
IEによりシリコン基板100をトレンチ加工し、ST
I構造素子分離領域となる深さ400nmの溝104を
形成する。After removing the photoresist 103, as shown in FIG. 37, the silicon nitride film 102 is
The silicon substrate 100 is trenched by IE,
A trench 104 having a depth of 400 nm to be an I-structure element isolation region is formed.
【0017】溝104を形成後、図38に示すように、
LP−CVD法により厚さ1μmのシリコン酸化膜10
5を堆積し、溝104を埋め込む。After forming the groove 104, as shown in FIG.
1 μm thick silicon oxide film 10 by LP-CVD
5 is buried and the trench 104 is buried.
【0018】シリコン酸化膜105を堆積後、図39に
示すように、CMPによりシリコン酸化膜105を削
り、シリコン酸化膜105上面を平坦化する。この際、
前述のように、シリコン窒化膜102はストッパとして
機能する。After depositing the silicon oxide film 105, as shown in FIG. 39, the silicon oxide film 105 is shaved by CMP, and the upper surface of the silicon oxide film 105 is flattened. On this occasion,
As described above, the silicon nitride film 102 functions as a stopper.
【0019】シリコン酸化膜105上面を平坦化後、図
40に示すように、ウェットエッチングによりシリコン
窒化膜102を除去する。After planarizing the upper surface of the silicon oxide film 105, the silicon nitride film 102 is removed by wet etching as shown in FIG.
【0020】シリコン窒化膜102を除去後、図41に
示すように、ウェットエッチングによりシリコン酸化膜
101を除去する。この時点で、シリコン酸化膜105
は、STI構造素子分離領域に加工されたことになる。After removing the silicon nitride film 102, the silicon oxide film 101 is removed by wet etching as shown in FIG. At this point, the silicon oxide film 105
Means that it is processed into the STI structure element isolation region.
【0021】シリコン酸化膜101を除去後、図42に
示すように、ドライ酸化技術により、メモリセルのトン
ネル酸化膜として機能する厚さ10nmのシリコン酸化
膜106を形成する。After removing the silicon oxide film 101, as shown in FIG. 42, a 10-nm-thick silicon oxide film 106 functioning as a tunnel oxide film of the memory cell is formed by a dry oxidation technique.
【0022】シリコン酸化膜106を形成後、図43に
示すように、不純物としてリンが注入された厚さ150
nmの多結晶シリコン膜107をLP−CVD法により
堆積する。この多結晶シリコン膜107は、後にフロー
ティングゲートとなる膜である。After the formation of the silicon oxide film 106, as shown in FIG.
A polycrystalline silicon film 107 of nm is deposited by the LP-CVD method. This polycrystalline silicon film 107 is a film that will later become a floating gate.
【0023】多結晶シリコン膜107を堆積後、図44
に示すように、全面にフォトレジスト108を厚さ60
0nmに塗布し、リソグラフィ技術によりフォトレジス
ト108を所定のフローティングゲートパターンに加工
する。After depositing the polycrystalline silicon film 107, FIG.
As shown in FIG.
Then, the photoresist 108 is processed into a predetermined floating gate pattern by a lithography technique.
【0024】フォトレジスト108を加工後、図45に
示すように、RIEにより多結晶シリコン膜107をフ
ローティングゲートに加工する。After processing the photoresist 108, the polycrystalline silicon film 107 is processed into a floating gate by RIE as shown in FIG.
【0025】多結晶シリコン膜107を加工後、図46
に示すように、アッシャー技術によりフォトレジスト1
08を除去する。After processing the polycrystalline silicon film 107, FIG.
As shown in FIG.
08 is removed.
【0026】フォトレジスト108を除去後、図47に
示すように、LP−CVD法により厚さ約20nmのO
NO膜109を堆積する。ONO膜とは、シリコン酸化
膜/シリコン窒化膜/シリコン酸化膜の3層から構成さ
れた絶縁膜であり、インターポリ(Inter-Poly)絶縁膜
と称されるものである。After the photoresist 108 has been removed, as shown in FIG.
An NO film 109 is deposited. The ONO film is an insulating film composed of three layers of a silicon oxide film / silicon nitride film / silicon oxide film, and is called an inter-poly (Inter-Poly) insulating film.
【0027】ONO膜109を堆積後、図48に示すよ
うに、不純物としてリンが注入された厚さ150nmの
多結晶シリコン膜110をLP−CVD法により堆積
し、さらに、スパッタリングにより厚さ50nmのタン
グステンシリサイド膜111を堆積する。この多結晶シ
リコン膜110及びタングステンシリサイド膜111
は、コントロールゲートとなる膜である。タングステン
シリサイド膜111を堆積後、LP−CDV法により厚
さ300nmのシリコン窒化膜112を堆積する。After depositing the ONO film 109, as shown in FIG. 48, a 150 nm-thick polycrystalline silicon film 110 in which phosphorus is implanted as an impurity is deposited by LP-CVD, and then a 50 nm-thick polycrystalline silicon film 110 is sputtered. A tungsten silicide film 111 is deposited. The polycrystalline silicon film 110 and the tungsten silicide film 111
Is a film to be a control gate. After depositing the tungsten silicide film 111, a silicon nitride film 112 having a thickness of 300 nm is deposited by the LP-CDV method.
【0028】シリコン窒化膜112を堆積した時点にお
ける図29中の線BB’に対応する部分の断面図が、図
49である。以下、図29中の線BB’に対応する部分
の断面図である図50乃至図53を参照して、残りの工
程について説明する。FIG. 49 is a sectional view of a portion corresponding to line BB 'in FIG. 29 at the time when the silicon nitride film 112 is deposited. Hereinafter, the remaining steps will be described with reference to FIGS. 50 to 53 which are cross-sectional views of a portion corresponding to line BB ′ in FIG.
【0029】シリコン窒化膜112を堆積後、図50に
示すように、フォトレジスト113を厚さ600nmに
塗布し、リソグラフィ技術によりフォトレジスト113
を所定のコントロールゲートパターンに加工する。After depositing the silicon nitride film 112, as shown in FIG. 50, a photoresist 113 is applied to a thickness of 600 nm, and
Is processed into a predetermined control gate pattern.
【0030】フォトレジスト113を加工後、図51に
示すように、フォトレジスト113をマスクとして、R
IEによりシリコン窒化膜112を加工する。After processing the photoresist 113, as shown in FIG.
The silicon nitride film 112 is processed by IE.
【0031】シリコン窒化膜112を加工後、図52に
示すように、アッシャー技術によりフォトレジスト11
3を除去する。After processing the silicon nitride film 112, as shown in FIG.
3 is removed.
【0032】フォトレジスト113を除去後、図53に
示すように、シリコン窒化膜112をマスクとして、R
IEにより、タングステンシリサイド膜111,多結晶
シリコン膜110,ONO膜109及び多結晶シリコン
膜107を加工すると、多結晶シリコン膜110及びタ
ングステンシリサイド膜111はコントロールゲートと
なり、図29乃至図31に示したSTI構造不揮発性半
導体記憶装置のメモリセル部の構造を得ることができ
る。After removing the photoresist 113, as shown in FIG. 53, using the silicon nitride film 112 as a mask,
When the tungsten silicide film 111, the polycrystalline silicon film 110, the ONO film 109, and the polycrystalline silicon film 107 are processed by the IE, the polycrystalline silicon film 110 and the tungsten silicide film 111 become control gates, and are shown in FIGS. 29 to 31. The structure of the memory cell portion of the STI structure nonvolatile semiconductor memory device can be obtained.
【0033】[0033]
【発明が解決しようとする課題】しかし、上述のような
従来のSTI構造不揮発性半導体記憶装置及びその製造
方法の構成においては、以下のような問題点があった。However, the conventional STI structure nonvolatile semiconductor memory device and the method of manufacturing the same as described above have the following problems.
【0034】図54及び図55は、従来のSTI構造不
揮発性半導体記憶装置及びその製造方法の問題点を示し
たメモリセル部の断面図である。尚、図54及び図55
は、図29中の線AA’に対応する部分の断面図であ
る。FIGS. 54 and 55 are cross-sectional views of the memory cell portion showing the problems of the conventional STI structure nonvolatile semiconductor memory device and its manufacturing method. 54 and 55.
30 is a sectional view of a portion corresponding to line AA ′ in FIG. 29.
【0035】図39に示した製造工程、即ち、CMPに
よるシリコン酸化膜105上面平坦化の工程において
は、CMP時のウェーハ面内での荷重の均一性、砥液
(スラリー)の均一性等のプロセス制御性の影響や、C
MPのストッパとなるシリコン窒化膜102の膜厚ばら
つきや形成パターンの疎密差等に起因して、シリコン窒
化膜102の残膜の膜厚が一定にはならず、ある範囲の
膜厚ばらつきが生じてしまう。このシリコン窒化膜10
2の残膜の膜厚ばらつきは、後に、シリコン基板100
表面とSTI構造素子分離領域(シリコン酸化膜)10
5上面との高さの位置関係であるSTI段差のばらつき
に反映されることとなる。In the manufacturing process shown in FIG. 39, that is, in the process of flattening the upper surface of the silicon oxide film 105 by CMP, the uniformity of the load on the wafer surface during CMP, the uniformity of the polishing liquid (slurry), etc. Influence of process controllability, C
Due to variations in the thickness of the silicon nitride film 102 serving as an MP stopper, differences in the density of the formed patterns, and the like, the thickness of the remaining film of the silicon nitride film 102 is not constant, and a certain range of the thickness variation occurs. Would. This silicon nitride film 10
2 will be described later.
Surface and STI structure element isolation region (silicon oxide film) 10
5 is reflected in the variation of the STI step, which is the positional relationship of the height with the upper surface.
【0036】例えば、図54はSTI段差が低くなる方
向にばらついた場合を、図55はSTI段差が高くなる
方向にばらついた場合を、それぞれ示している。図54
及び図55から分かるように、メモリセルのSTI段差
がばらつくと、フローティングゲート107の形状、特
に上面の形状が異なったものとなり、フローティングゲ
ート107を覆うONO膜109の表面積も異なったも
のとなる。For example, FIG. 54 shows a case in which the STI step varies in a direction of decreasing, and FIG. 55 shows a case in which the STI step varies in a direction of increasing. FIG.
As can be seen from FIG. 55 and FIG. 55, when the STI step of the memory cell varies, the shape of the floating gate 107, particularly the shape of the upper surface, becomes different, and the surface area of the ONO film 109 covering the floating gate 107 also becomes different.
【0037】ところで、メモリセルは、前述の図32に
示した等価回路で表されるので、ONO膜109の表面
積が異なり、ONO膜109の静電容量が異なったもの
となると、所定のフローティングゲート電位Vfgが得ら
れず、メモリセルの書込み速度、消去速度の低下や、閾
値ばらつきの拡大という問題が発生することになる。Since the memory cell is represented by the equivalent circuit shown in FIG. 32, if the ONO film 109 has a different surface area and the ONO film 109 has a different capacitance, a predetermined floating gate Since the potential Vfg cannot be obtained, problems such as a decrease in the writing speed and the erasing speed of the memory cell and an increase in variation in the threshold value occur.
【0038】本発明は上記問題点に鑑みてなされたもの
で、その目的は、STI構造半導体記憶装置におけるS
TI段差に起因する動作特性のばらつきを防止して均一
化を図り、歩留まり及び信頼性を向上させることが可能
な構成の半導体記憶装置及びその製造方法を提供するこ
とである。The present invention has been made in view of the above problems, and has as its object to solve the problem of the STI structure semiconductor memory device.
An object of the present invention is to provide a semiconductor memory device having a configuration capable of preventing variation in operation characteristics due to a TI step and achieving uniformity, and improving yield and reliability, and a method of manufacturing the same.
【0039】[0039]
【課題を解決するための手段】本発明に係る半導体記憶
装置及びその製造方法によれば、半導体基板表面とST
I構造素子分離領域上面との高さの位置関係であるST
I段差に起因するフローティングゲート上面の凹凸がほ
ぼ埋め込まれる程度の厚さ、換言すれば、STI段差の
高さに拘わらずフローティングゲート上面の面積がほぼ
一定となる程度の厚さ、より具体的には、STI構造素
子分離領域間の距離の1/2以上の厚さにフローティン
グゲートを形成することを特徴とし、この構成により、
フローティングゲート上面の面積がSTI段差に依存す
ることがなくなり、フローティングゲートを覆って形成
されるインターポリ絶縁膜の表面積を均一化し、インタ
ーポリ絶縁膜の静電容量を均一化することができるの
で、動作特性のばらつきを防止して均一化を図り、歩留
まり及び信頼性を向上させることが可能となる。According to the semiconductor memory device and the method of manufacturing the same according to the present invention, the surface of the semiconductor substrate and the ST are removed.
ST, which is the positional relationship of the height with the upper surface of the I-structure element isolation region
A thickness such that irregularities on the upper surface of the floating gate caused by the I step are almost buried, in other words, a thickness such that the area of the upper surface of the floating gate is substantially constant regardless of the height of the STI step, more specifically Is characterized in that the floating gate is formed to have a thickness equal to or more than half the distance between the STI structure element isolation regions.
Since the area of the upper surface of the floating gate does not depend on the STI step, the surface area of the interpoly insulating film formed over the floating gate can be made uniform, and the capacitance of the interpoly insulating film can be made uniform. It is possible to prevent variations in operating characteristics and achieve uniformity, thereby improving yield and reliability.
【0040】[0040]
【発明の実施の形態】以下、本発明に係る半導体記憶装
置及びその製造方法の実施の一形態について、図面を参
照しながら説明する。DESCRIPTION OF THE PREFERRED EMBODIMENTS One embodiment of a semiconductor memory device and a method of manufacturing the same according to the present invention will be described below with reference to the drawings.
【0041】本発明に係る半導体記憶装置及びその製造
方法は、シリコン基板表面とSTI構造素子分離領域上
面との高さの位置関係であるSTI段差のばらつきに起
因する動作特性ばらつきを防止すべく、STI段差ばら
つきに起因するフローティングゲート上面の面積のばら
つきが排除される程度にまで、フローティングゲートを
厚く形成するものである。即ち、STI段差に起因する
フローティングゲート上面の凹凸がほぼ埋め込まれる程
度の厚さ、換言すれば、STI段差の高さに拘わらずフ
ローティングゲート上面の面積がほぼ一定となる程度の
厚さにフローティングゲートを形成するものである。よ
り具体的には、フローティングゲートの膜厚Tとメモリ
セルのチャネル幅Wとの関係が、不等式W≦2T,従っ
て(W/2)≦Tの条件、即ち、膜厚Tがチャネル幅W
の1/2以上となる条件を満たすようにする。これによ
り、フローティングゲート上面の面積がSTI段差に依
存することがなくなり、フローティングゲートを覆って
形成されるインターポリ絶縁膜の表面積を均一化し、イ
ンターポリ絶縁膜の静電容量を均一化することができる
ので、動作特性のばらつきを防止して均一化を図り、歩
留まり及び信頼性を向上させることが可能となる。A semiconductor memory device and a method of manufacturing the same according to the present invention are intended to prevent variations in operating characteristics caused by variations in STI steps, which are the positional relationship between the height of the silicon substrate surface and the upper surface of the STI structure element isolation region. The thickness of the floating gate is increased to such an extent that variation in the area of the upper surface of the floating gate due to variation in the STI step is eliminated. That is, the floating gate has a thickness such that the irregularities on the upper surface of the floating gate due to the STI step are substantially buried, in other words, the thickness of the floating gate is substantially constant regardless of the height of the STI step. Is formed. More specifically, the relationship between the thickness T of the floating gate and the channel width W of the memory cell is such that the inequality W ≦ 2T, and therefore (W / 2) ≦ T, that is, the thickness T is equal to the channel width W
To satisfy the condition of 1/2 or more. Accordingly, the area of the upper surface of the floating gate does not depend on the STI step, the surface area of the interpoly insulating film formed over the floating gate is made uniform, and the capacitance of the interpoly insulating film is made uniform. Therefore, it is possible to prevent variations in the operating characteristics and achieve uniformity, thereby improving the yield and reliability.
【0042】図1は、本発明に係るSTI構造不揮発性
半導体記憶装置のメモリセル部の断面構造を示した断面
図であり、図29中の線AA’に対応する部分の断面図
である。尚、本発明に係るSTI構造不揮発性半導体記
憶装置のメモリセル部の平面図は、図29の平面図と同
様のものとなる。FIG. 1 is a sectional view showing a sectional structure of a memory cell portion of the STI structure nonvolatile semiconductor memory device according to the present invention, and is a sectional view of a portion corresponding to line AA 'in FIG. The plan view of the memory cell portion of the STI structure nonvolatile semiconductor memory device according to the present invention is similar to the plan view of FIG.
【0043】図1に示した本発明に係るSTI構造不揮
発性半導体記憶装置のメモリセル部は、シリコン基板2
00表層部に形成された溝及び溝上の部分を埋め込んで
形成されたシリコン酸化膜からなるSTI構造素子分離
領域205と、シリコン基板200表面上に形成された
シリコン酸化膜からなるトンネル酸化膜206と、ST
I構造素子分離領域205間及びSTI構造素子分離領
域205端部上に、STI段差に起因する上面の凹凸が
ほぼ埋め込まれる程度の厚さに形成された多結晶シリコ
ン膜からなるフローティングゲート207と、フローテ
ィングゲート207及びSTI構造素子分離領域205
を覆って形成されたONO膜からなるインターポリ絶縁
膜209と、インターポリ絶縁膜209上に順に形成さ
れた多結晶シリコン膜210及びタングステンシリサイ
ド膜211からなるコントロールゲートと、タングステ
ンシリサイド膜211上に形成されたシリコン窒化膜2
12とから構成されている。The memory cell portion of the nonvolatile semiconductor memory device having the STI structure according to the present invention shown in FIG.
The STI structure element isolation region 205 made of a silicon oxide film formed by burying a groove formed in the surface layer portion and a portion on the groove, and a tunnel oxide film 206 made of a silicon oxide film formed on the surface of the silicon substrate 200 , ST
A floating gate 207 made of a polycrystalline silicon film formed between the I-structure element isolation regions 205 and on the ends of the STI structure element isolation regions 205 to a thickness such that the irregularities on the upper surface caused by the STI step are almost buried; Floating gate 207 and STI structure element isolation region 205
An inter-poly insulating film 209 made of an ONO film formed covering the inter-gate insulating film, a control gate made of a polycrystalline silicon film 210 and a tungsten silicide film 211 formed sequentially on the inter-poly insulating film 209, and a tungsten silicide film 211 Silicon nitride film 2 formed
12.
【0044】本発明に係るSTI構造不揮発性半導体記
憶装置のメモリセル部のフローティングゲート207の
膜厚Tは、上述のように、シリコン基板200表面とS
TI構造素子分離領域205上面との高さの位置関係で
あるSTI段差ばらつきに起因するフローティングゲー
ト上面の面積のばらつきが排除される程度、即ち、ST
I段差に起因するフローティングゲート上面の凹凸がほ
ぼ埋め込まれる程度、さらに換言すれば、STI段差の
高さに拘わらずフローティングゲート上面の面積がほぼ
一定となる程度に設定する。より具体的には、フローテ
ィングゲートの膜厚Tとメモリセルのチャネル幅Wとの
関係が、不等式W≦2T,従って(W/2)≦Tの条
件、即ち、膜厚Tがチャネル幅Wの1/2以上となる条
件を満たすようにする。このようにフローティングゲー
ト207の膜厚Tを設定することにより、フローティン
グゲート上面の面積がSTI段差に依存することがなく
なり、フローティングゲートを覆って形成されるインタ
ーポリ絶縁膜の表面積を均一化し、インターポリ絶縁膜
の静電容量を均一化することができるので、動作特性の
ばらつきを防止して均一化を図り、歩留まり及び信頼性
を向上させることが可能となる。As described above, the thickness T of the floating gate 207 in the memory cell portion of the STI structure nonvolatile semiconductor memory device according to the present invention is different from that of the surface of the silicon substrate 200 by S
The extent to which the variation in the area of the upper surface of the floating gate caused by the STI step variation, which is the positional relationship of the height with the upper surface of the TI structure element isolation region 205, is eliminated, ie, ST
The height of the floating gate is set so that the irregularities on the upper surface of the floating gate caused by the I step are almost buried, in other words, the area of the upper surface of the floating gate is substantially constant regardless of the height of the STI step. More specifically, the relationship between the thickness T of the floating gate and the channel width W of the memory cell satisfies the condition of inequality W ≦ 2T, and therefore (W / 2) ≦ T. The condition to be 以上 or more is satisfied. By setting the thickness T of the floating gate 207 in this manner, the area of the upper surface of the floating gate does not depend on the STI step, the surface area of the interpoly insulating film formed over the floating gate is made uniform, and Since the capacitance of the poly-insulating film can be made uniform, it is possible to prevent variations in operating characteristics and make the characteristics uniform, thereby improving yield and reliability.
【0045】図2は、本発明に係るSTI構造不揮発性
半導体記憶装置のメモリセル部の断面構造を示した断面
図であり、図29中の線BB’に対応する部分の断面図
である。FIG. 2 is a sectional view showing a sectional structure of a memory cell portion of the STI structure nonvolatile semiconductor memory device according to the present invention, and is a sectional view of a portion corresponding to line BB 'in FIG.
【0046】図2に示した本発明に係るSTI構造不揮
発性半導体記憶装置のメモリセル部は、シリコン基板2
00上に順に形成されたトンネル酸化膜206,上記膜
厚のフローティングゲート207,インターポリ絶縁膜
209,コントロールゲート(多結晶シリコン膜210
及びタングステンシリサイド膜211)及びシリコン窒
化膜212から構成されており、水平方向においてST
I構造素子分離領域205と直交する方向にトンネル酸
化膜206より上部に形成された溝とSTI構造素子分
離領域205とにより、セルごとに分離されている。The memory cell section of the STI structure nonvolatile semiconductor memory device according to the present invention shown in FIG.
Tunnel oxide film 206, floating gate 207 having the above thickness, interpoly insulating film 209, control gate (polycrystalline silicon film 210)
And a tungsten silicide film 211) and a silicon nitride film 212.
The trench is formed above the tunnel oxide film 206 in a direction perpendicular to the I-structure element isolation region 205, and is separated for each cell by the STI-structure element isolation region 205.
【0047】以下、本発明に係るSTI構造不揮発性半
導体記憶装置の製造方法について、図面を参照しながら
説明する。Hereinafter, a method for manufacturing an STI structure nonvolatile semiconductor memory device according to the present invention will be described with reference to the drawings.
【0048】図3乃至図23は、本発明に係るSTI構
造不揮発性半導体記憶装置の製造方法の一工程における
メモリセル部の断面構造を示した断面図である。図3乃
至図18は、図29中の線AA’に対応する部分の断面
図、図19乃至図23は、図29中の線BB’に対応す
る部分の断面図である。FIGS. 3 to 23 are cross-sectional views showing the cross-sectional structure of the memory cell portion in one step of the method of manufacturing the STI structure nonvolatile semiconductor memory device according to the present invention. 3 to 18 are cross-sectional views of a portion corresponding to line AA ′ in FIG. 29, and FIGS. 19 to 23 are cross-sectional views of a portion corresponding to line BB ′ in FIG.
【0049】最初に、図3に示すように、シリコン基板
200上に、ドライ酸化技術により、厚さ10nmのシ
リコン酸化膜201を形成し、さらに、シリコン酸化膜
201上に、LP−CVD法により厚さ400nmのシ
リコン窒化膜202を堆積する。シリコン窒化膜202
は、後の工程において、シリコン基板200のトレンチ
加工に使用するマスク、及び、CMPの際のストッパと
して機能する。First, as shown in FIG. 3, a silicon oxide film 201 having a thickness of 10 nm is formed on a silicon substrate 200 by a dry oxidation technique, and is further formed on the silicon oxide film 201 by an LP-CVD method. A silicon nitride film 202 having a thickness of 400 nm is deposited. Silicon nitride film 202
Functions as a mask used for trench processing of the silicon substrate 200 and a stopper at the time of CMP in a later step.
【0050】シリコン窒化膜202を形成後、図4に示
すように、シリコン窒化膜202全面にフォトレジスト
203を厚さ600nmに塗布し、リソグラフィ技術に
よりフォトレジスト203を所定の素子分離パターンに
加工する。After forming the silicon nitride film 202, as shown in FIG. 4, a photoresist 203 is applied to a thickness of 600 nm on the entire surface of the silicon nitride film 202, and the photoresist 203 is processed into a predetermined element isolation pattern by lithography. .
【0051】フォトレジスト203を加工後、図5に示
すように、フォトレジスト203をマスクとして、RI
Eによりシリコン窒化膜202及びシリコン酸化膜20
1を所定パターンに加工する。After processing the photoresist 203, as shown in FIG.
E, the silicon nitride film 202 and the silicon oxide film 20
1 is processed into a predetermined pattern.
【0052】シリコン窒化膜202及びシリコン酸化膜
201を加工後、図6に示すように、アッシャー技術に
よりフォトレジスト203を除去する。After processing the silicon nitride film 202 and the silicon oxide film 201, the photoresist 203 is removed by the asher technique as shown in FIG.
【0053】フォトレジスト203を除去後、図7に示
すように、シリコン窒化膜202をマスクとして、RI
Eによりシリコン基板200をトレンチ加工し、STI
構造素子分離領域となる深さ400nmの溝204を形
成する。After the photoresist 203 is removed, as shown in FIG.
E to form a trench in the silicon substrate 200,
A trench 204 having a depth of 400 nm to be a structural element isolation region is formed.
【0054】溝204を形成後、図8に示すように、L
P−CVD法により厚さ1μmのシリコン酸化膜205
を堆積し、溝204を埋め込む。After forming the groove 204, as shown in FIG.
1 μm thick silicon oxide film 205 by P-CVD
Is deposited to fill the groove 204.
【0055】シリコン酸化膜205を堆積後、図9に示
すように、CMPによりシリコン酸化膜205を削り、
シリコン酸化膜205上面を平坦化する。この際、前述
のように、シリコン窒化膜202はストッパとして機能
する。After depositing the silicon oxide film 205, as shown in FIG.
The upper surface of the silicon oxide film 205 is flattened. At this time, as described above, the silicon nitride film 202 functions as a stopper.
【0056】シリコン酸化膜205上面を平坦化後、図
10に示すように、ウェットエッチングによりシリコン
窒化膜202を除去する。After flattening the upper surface of the silicon oxide film 205, as shown in FIG. 10, the silicon nitride film 202 is removed by wet etching.
【0057】シリコン窒化膜202を除去後、図11に
示すように、ウェットエッチングによりシリコン酸化膜
201を除去する。この時点で、シリコン酸化膜205
は、STI構造素子分離領域に加工されたことになる。After removing the silicon nitride film 202, as shown in FIG. 11, the silicon oxide film 201 is removed by wet etching. At this point, the silicon oxide film 205
Means that it is processed into the STI structure element isolation region.
【0058】シリコン酸化膜201を除去後、図12に
示すように、ドライ酸化技術により、メモリセルのトン
ネル酸化膜として機能する厚さ10nmのシリコン酸化
膜206を形成する。After removing the silicon oxide film 201, as shown in FIG. 12, a 10-nm-thick silicon oxide film 206 functioning as a tunnel oxide film of the memory cell is formed by a dry oxidation technique.
【0059】シリコン酸化膜206を形成後、図13に
示すように、不純物としてリンが注入された厚さ300
nmの多結晶シリコン膜207をLP−CVD法により
堆積する。この多結晶シリコン膜207は、後にフロー
ティングゲートとなる膜である。After the silicon oxide film 206 is formed, as shown in FIG.
A polycrystalline silicon film 207 of nm is deposited by the LP-CVD method. This polycrystalline silicon film 207 is a film that will later become a floating gate.
【0060】従来の半導体記憶装置及びその製造方法に
おける多結晶シリコン膜107は厚さ150nmに形成
されていたのに対し、本発明に係る半導体記憶装置及び
その製造方法における多結晶シリコン膜207は厚さ3
00nmに形成されている。この多結晶シリコン膜20
7の厚さは、STI段差ばらつきに起因するフローティ
ングゲート上面の面積のばらつきが排除される程度、即
ち、STI段差に起因するフローティングゲート上面の
凹凸がほぼ埋め込まれる程度、さらに換言すれば、ST
I段差の高さに拘わらずフローティングゲート上面の面
積がほぼ一定となる程度に設定したものである。The polycrystalline silicon film 107 in the conventional semiconductor memory device and the method for manufacturing the same was formed to have a thickness of 150 nm, whereas the polycrystalline silicon film 207 in the semiconductor memory device according to the present invention and the method for manufacturing the same was thicker. 3
It is formed at 00 nm. This polycrystalline silicon film 20
The thickness of the floating gate 7 is such that the variation in the area of the upper surface of the floating gate caused by the STI step difference is eliminated, that is, the unevenness of the upper surface of the floating gate caused by the STI step is almost buried.
The area is set so that the area of the upper surface of the floating gate becomes substantially constant regardless of the height of the I step.
【0061】より具体的には、フローティングゲートと
なる多結晶シリコン膜207の膜厚をT,メモリセルの
チャネル幅であるSTI構造素子分離領域(シリコン酸
化膜)205間の距離をWとすると、フローティングゲ
ートの膜厚Tとメモリセルのチャネル幅Wとの関係が、
不等式W≦2T,従って(W/2)≦Tの条件、即ち、
膜厚Tがチャネル幅Wの1/2以上となる条件を満たせ
ば、STI段差に起因するフローティングゲート上面の
凹凸がほぼ埋め込まれてSTI段差の高さに拘わらずフ
ローティングゲート上面の面積がほぼ一定になること
が、後述するシミュレーション等の結果から判明した。More specifically, assuming that the thickness of the polycrystalline silicon film 207 serving as a floating gate is T, and the distance between the STI structure element isolation regions (silicon oxide films) 205 which is the channel width of the memory cell is W, The relationship between the thickness T of the floating gate and the channel width W of the memory cell is
The condition of the inequality W ≦ 2T, and therefore (W / 2) ≦ T, ie,
If the condition that the film thickness T is 1 / or more of the channel width W is satisfied, the irregularities on the upper surface of the floating gate due to the STI step are almost buried, and the area of the upper surface of the floating gate is almost constant regardless of the height of the STI step. Has been found from the results of simulations and the like described later.
【0062】このようにフローティングゲート207の
膜厚Tを設定することにより、フローティングゲート上
面の面積がSTI段差に依存することがなくなり、フロ
ーティングゲートを覆って形成されるインターポリ絶縁
膜の表面積を均一化し、インターポリ絶縁膜の静電容量
を均一化することができるので、動作特性のばらつきを
防止して均一化を図り、歩留まり及び信頼性を向上させ
ることが可能となる。By setting the thickness T of the floating gate 207 in this manner, the area of the upper surface of the floating gate does not depend on the STI step, and the surface area of the interpoly insulating film formed over the floating gate is made uniform. Since the capacitance of the interpoly insulating film can be made uniform, it is possible to prevent variations in operation characteristics and to make the characteristics uniform, thereby improving the yield and reliability.
【0063】多結晶シリコン膜207を堆積後、図14
に示すように、全面にフォトレジスト208を厚さ60
0nmに塗布し、リソグラフィ技術によりフォトレジス
ト208を所定のフローティングゲートパターンに加工
する。After depositing the polycrystalline silicon film 207, FIG.
As shown in FIG.
Then, the photoresist 208 is processed into a predetermined floating gate pattern by a lithography technique.
【0064】フォトレジスト208を加工後、図15に
示すように、RIEにより多結晶シリコン膜207をフ
ローティングゲートに加工する。After processing the photoresist 208, as shown in FIG. 15, the polycrystalline silicon film 207 is processed into a floating gate by RIE.
【0065】多結晶シリコン膜207を加工後、図16
に示すように、アッシャー技術によりフォトレジスト2
08を除去する。After processing the polycrystalline silicon film 207, FIG.
As shown in FIG.
08 is removed.
【0066】フォトレジスト208を除去後、図17に
示すように、LP−CVD法により厚さ約20nmのO
NO膜209を堆積する。ONO膜とは、前述のよう
に、シリコン酸化膜/シリコン窒化膜/シリコン酸化膜
の3層から構成された絶縁膜であり、インターポリ絶縁
膜と称されるものである。After removing the photoresist 208, as shown in FIG. 17, an O-layer having a thickness of about 20 nm is formed by LP-CVD.
An NO film 209 is deposited. As described above, the ONO film is an insulating film composed of three layers of a silicon oxide film / silicon nitride film / silicon oxide film, and is called an interpoly insulating film.
【0067】ONO膜209を堆積後、図18に示すよ
うに、不純物としてリンが注入された厚さ150nmの
多結晶シリコン膜210をLP−CVD法により堆積
し、さらに、スパッタリングにより厚さ50nmのタン
グステンシリサイド膜211を堆積する。この多結晶シ
リコン膜210及びタングステンシリサイド膜211
は、コントロールゲートとなる膜である。タングステン
シリサイド膜211を堆積後、LP−CDV法により厚
さ300nmのシリコン窒化膜212を堆積する。After the ONO film 209 is deposited, as shown in FIG. 18, a 150 nm-thick polycrystalline silicon film 210 in which phosphorus is implanted as an impurity is deposited by LP-CVD, and then a 50 nm-thick polycrystalline silicon film 210 is sputtered. A tungsten silicide film 211 is deposited. The polycrystalline silicon film 210 and the tungsten silicide film 211
Is a film to be a control gate. After depositing the tungsten silicide film 211, a silicon nitride film 212 having a thickness of 300 nm is deposited by the LP-CDV method.
【0068】シリコン窒化膜212を堆積した時点にお
ける図29中の線BB’に対応する部分の断面図が、図
19である。以下、図29中の線BB’に対応する部分
の断面図である図20乃至図23を参照して、残りの工
程について説明する。FIG. 19 is a sectional view of a portion corresponding to line BB ′ in FIG. 29 at the time when the silicon nitride film 212 is deposited. Hereinafter, the remaining steps will be described with reference to FIGS. 20 to 23 which are cross-sectional views of a portion corresponding to line BB ′ in FIG.
【0069】シリコン窒化膜212を堆積後、図20に
示すように、フォトレジスト213を厚さ600nmに
塗布し、リソグラフィ技術によりフォトレジスト213
を所定のコントロールゲートパターンに加工する。After depositing the silicon nitride film 212, a photoresist 213 is applied to a thickness of 600 nm as shown in FIG.
Is processed into a predetermined control gate pattern.
【0070】フォトレジスト213を加工後、図21に
示すように、フォトレジスト213をマスクとして、R
IEによりシリコン窒化膜212を加工する。After processing the photoresist 213, as shown in FIG.
The silicon nitride film 212 is processed by IE.
【0071】シリコン窒化膜212を加工後、図22に
示すように、アッシャー技術によりフォトレジスト21
3を除去する。After processing the silicon nitride film 212, as shown in FIG.
3 is removed.
【0072】フォトレジスト213を除去後、図23に
示すように、シリコン窒化膜212をマスクとして、R
IEにより、タングステンシリサイド膜211,多結晶
シリコン膜210,ONO膜209及び多結晶シリコン
膜207を加工すると、多結晶シリコン膜210及びタ
ングステンシリサイド膜211はコントロールゲートと
なり、図1及び図2に示した本発明に係るSTI構造不
揮発性半導体記憶装置のメモリセル部の構造を得ること
ができる。After removing the photoresist 213, as shown in FIG. 23, the silicon nitride film 212 is
When the tungsten silicide film 211, the polycrystalline silicon film 210, the ONO film 209, and the polycrystalline silicon film 207 are processed by the IE, the polycrystalline silicon film 210 and the tungsten silicide film 211 become control gates, and are shown in FIGS. The structure of the memory cell portion of the STI structure nonvolatile semiconductor memory device according to the present invention can be obtained.
【0073】図24及び図25は、本発明に係るSTI
構造不揮発性半導体記憶装置及びその製造方法の効果を
示したメモリセル部の断面図である。尚、図24及び図
25は、図29中の線AA’に対応する部分の断面図で
ある。FIGS. 24 and 25 show the STI according to the present invention.
FIG. 4 is a cross-sectional view of a memory cell portion showing the effect of the structure nonvolatile semiconductor memory device and the method of manufacturing the same. FIGS. 24 and 25 are cross-sectional views of a portion corresponding to line AA ′ in FIG.
【0074】前述したように、図9に示した製造工程、
即ち、CMPによるシリコン酸化膜205上面平坦化の
工程において、種々の原因により、シリコン窒化膜20
2の残膜の膜厚ばらつきが生じ、その結果、シリコン基
板200表面とSTI構造素子分離領域(シリコン酸化
膜)205上面との高さの位置関係であるSTI段差に
ばらつきが生ずる。As described above, the manufacturing process shown in FIG.
That is, in the step of flattening the upper surface of the silicon oxide film 205 by CMP, the silicon nitride film 20
2 causes a variation in the thickness of the remaining film, and as a result, a variation in the STI step, which is a positional relationship between the surface of the silicon substrate 200 and the upper surface of the STI structure element isolation region (silicon oxide film) 205, occurs.
【0075】例えば、図24はSTI段差が低くなる方
向にばらついた場合を、図25はSTI段差が高くなる
方向にばらついた場合を、それぞれ示している。For example, FIG. 24 shows a case in which the STI step varies in a direction of decreasing, and FIG. 25 shows a case in which the STI step varies in a direction of increasing.
【0076】しかし、本発明に係るSTI構造不揮発性
半導体記憶装置及びその製造方法においては、フローテ
ィングゲート207の膜厚は、STI段差ばらつきに起
因するフローティングゲート上面の面積のばらつきが排
除される程度、即ち、STI段差に起因するフローティ
ングゲート上面の凹凸がほぼ埋め込まれてSTI段差の
高さに拘わらずフローティングゲート上面の面積がほぼ
一定となる程度に設定されている。However, in the nonvolatile semiconductor memory device having the STI structure and the method of manufacturing the same according to the present invention, the thickness of the floating gate 207 is set to such a degree that the variation in the area of the upper surface of the floating gate caused by the variation in the STI step is eliminated. In other words, the surface of the floating gate is set to such a degree that the unevenness of the upper surface of the floating gate due to the STI step is almost buried and the area of the upper surface of the floating gate becomes substantially constant regardless of the height of the STI step.
【0077】このようにフローティングゲート207の
膜厚Tを設定することにより、図24及び図25から分
かるように、メモリセルのSTI段差がばらついても、
フローティングゲート207の形状、特に上面の形状は
ほぼ同様のものとなり、フローティングゲート207を
覆うONO膜209の表面積もほぼ同様のものとなる。By setting the thickness T of the floating gate 207 in this manner, as can be seen from FIGS. 24 and 25, even if the STI step of the memory cell varies,
The shape of the floating gate 207, particularly the shape of the upper surface, is substantially the same, and the surface area of the ONO film 209 covering the floating gate 207 is also substantially the same.
【0078】その結果、フローティングゲート上面の面
積がSTI段差に依存することがなくなり、フローティ
ングゲートを覆って形成されるインターポリ絶縁膜の表
面積を均一化し、インターポリ絶縁膜の静電容量を均一
化することができるので、動作特性のばらつきを防止し
て均一化を図り、歩留まり及び信頼性を向上させること
が可能となる。As a result, the area of the upper surface of the floating gate does not depend on the STI step, the surface area of the interpoly insulating film formed over the floating gate is made uniform, and the capacitance of the interpoly insulating film is made uniform. Therefore, it is possible to prevent variations in operating characteristics and to achieve uniformity, thereby improving yield and reliability.
【0079】さらに、本発明に係るSTI構造不揮発性
半導体記憶装置及びその製造方法の効果について行った
シミュレーション結果について説明する。Further, the results of a simulation performed on the effects of the STI structure nonvolatile semiconductor memory device and the method of manufacturing the same according to the present invention will be described.
【0080】図26は、従来のSTI構造不揮発性半導
体記憶装置のメモリセルにおけるフローティングゲート
部の概略断面図、図27は、本発明に係るSTI構造不
揮発性半導体記憶装置のメモリセルにおけるフローティ
ングゲート部の概略断面図である。FIG. 26 is a schematic sectional view of a floating gate portion in a memory cell of a conventional STI structure nonvolatile semiconductor memory device. FIG. 27 is a floating gate portion in a memory cell of the STI structure nonvolatile semiconductor memory device according to the present invention. FIG.
【0081】図26及び図27において、それぞれ、メ
モリセルのチャネル幅は符号301,フローティングゲ
ート膜厚は符号302,STI段差は符号303,フロ
ーティングゲートウィング幅は符号304,フローティ
ングゲート表面積は図中の太線部分で示されている。ま
た、フローティングゲート表面積とONO膜(インター
ポリ絶縁膜)表面積とは等しいものとする。In FIGS. 26 and 27, the channel width of the memory cell is denoted by reference numeral 301, the thickness of the floating gate is denoted by reference numeral 302, the STI step is denoted by reference numeral 303, the floating gate wing width is denoted by reference numeral 304, and the floating gate surface area is as shown in FIGS. This is indicated by a bold line. The surface area of the floating gate is equal to the surface area of the ONO film (interpoly insulating film).
【0082】シミュレーションは、これらのメモリセル
構造において、プロセスばらつき等によってSTI段差
303が変動した場合に、ONO膜(インターポリ絶縁
膜)の静電容量がどのような変化を示すかを計算により
算出したものである。The simulation calculates by calculation how the capacitance of the ONO film (interpoly insulating film) changes when the STI step 303 changes due to process variation or the like in these memory cell structures. It was done.
【0083】図28は、本発明に係るSTI構造半導体
記憶装置及び従来のSTI構造半導体記憶装置のメモリ
セル構造についてシミュレーションにより算出したST
I段差比とONO膜静電容量比との関係を示したグラフ
である。FIG. 28 shows ST calculated by simulation for the memory cell structures of the STI semiconductor memory device according to the present invention and the conventional STI semiconductor memory device.
5 is a graph showing the relationship between the I step ratio and the ONO film capacitance ratio.
【0084】本シミュレーションにおける設計値とし
て、メモリセルのチャネル幅301は450nm,メモ
リセルのチャネル長(図示せず)は400nm,フロー
ティングゲートウィング幅304は150nmとした。
また、従来のSTI構造半導体記憶装置のメモリセルに
おけるフローティングゲート膜厚302は150nm,
本発明に係るSTI構造半導体記憶装置のメモリセルに
おけるフローティングゲート膜厚302は300nmと
した。As design values in this simulation, the memory cell channel width 301 was 450 nm, the memory cell channel length (not shown) was 400 nm, and the floating gate wing width 304 was 150 nm.
Further, the floating gate film thickness 302 in the memory cell of the conventional STI structure semiconductor memory device is 150 nm,
The floating gate film thickness 302 in the memory cell of the STI structure semiconductor memory device according to the present invention was 300 nm.
【0085】そして、いずれのメモリセルについても、
STI段差303の設計基準値は150nmとしてお
り、グラフ横軸のSTI段差比は、設計基準値に対する
STI段差303の値の比を表している。また、グラフ
縦軸のONO膜静電容量比は、上記各設計値から算出さ
れるONO膜静電容量の設計基準値に対するONO膜静
電容量の値の比を表している。Then, for any of the memory cells,
The design reference value of the STI step 303 is 150 nm, and the STI step ratio on the horizontal axis of the graph represents the ratio of the value of the STI step 303 to the design reference value. The ONO film capacitance ratio on the vertical axis of the graph represents the ratio of the ONO film capacitance value to the design reference value of the ONO film capacitance calculated from each of the design values.
【0086】このグラフから明らかなように、従来のS
TI構造半導体記憶装置のメモリセル構造においてはS
TI段差比の変化に比例してONO膜静電容量比も変化
しているのに対し、本発明に係るSTI構造半導体記憶
装置のメモリセル構造においてはSTI段差比の変化に
拘わらずONO膜静電容量比は常に一定値を維持できて
いることが分かる。As is clear from this graph, the conventional S
In a memory cell structure of a TI structure semiconductor memory device, S
While the ONO film capacitance ratio changes in proportion to the change in the TI step ratio, the ONO film static ratio changes in the memory cell structure of the STI structure semiconductor memory device according to the present invention regardless of the change in the STI step ratio. It can be seen that the capacitance ratio can always maintain a constant value.
【0087】このような本発明の効果を得るためには、
図26に示した従来のSTI構造半導体記憶装置のメモ
リセル構造におけるフローティングゲート上面の平面部
分305を排除することが必要であり、そのための具体
的な条件は上述した通りである。In order to obtain the effects of the present invention,
It is necessary to eliminate the plane portion 305 on the upper surface of the floating gate in the memory cell structure of the conventional STI structure semiconductor memory device shown in FIG. 26, and specific conditions for that are as described above.
【0088】尚、上述した本実施の形態においては、フ
ローティングゲート207は多結晶シリコン膜により形
成したが、非晶質シリコン膜により形成してもよい。ま
た、フローティングゲート207に注入する不純物とし
てリンを使用したが、ヒ素を使用してもよい。不純物の
注入方法は、気相拡散法、固相拡散法、イオン注入法の
いずれでもよい。さらに、各膜厚は、本実施の形態に記
載した具体的数値に限定されるものではない。Although the floating gate 207 is formed of a polycrystalline silicon film in this embodiment, it may be formed of an amorphous silicon film. Although phosphorus is used as an impurity to be implanted into the floating gate 207, arsenic may be used. The impurity implantation method may be any of a gas phase diffusion method, a solid phase diffusion method, and an ion implantation method. Furthermore, each film thickness is not limited to the specific numerical values described in the present embodiment.
【0089】[0089]
【発明の効果】本発明に係る半導体記憶装置及びその製
造方法によれば、半導体基板表面とSTI構造素子分離
領域上面との高さの位置関係であるSTI段差に起因す
るフローティングゲート上面の凹凸がほぼ埋め込まれる
程度の厚さ、換言すれば、STI段差の高さに拘わらず
フローティングゲート上面の面積がほぼ一定となる程度
の厚さ、より具体的には、STI構造素子分離領域間の
距離の1/2以上の厚さにフローティングゲートを形成
することとしたので、フローティングゲート上面の面積
がSTI段差に依存することがなくなり、フローティン
グゲートを覆って形成されるインターポリ絶縁膜の表面
積を均一化し、インターポリ絶縁膜の静電容量を均一化
することができ、動作特性のばらつきを防止して均一化
を図り、歩留まり及び信頼性を向上させることができ
る。According to the semiconductor memory device and the method of manufacturing the same of the present invention, the unevenness of the upper surface of the floating gate caused by the STI step, which is the positional relationship between the surface of the semiconductor substrate and the upper surface of the STI structure element isolation region, is reduced. The thickness is such that it is almost buried, in other words, the thickness is such that the area of the upper surface of the floating gate is substantially constant regardless of the height of the STI step, and more specifically, the distance between the STI structure element isolation regions. Since the floating gate is formed to have a thickness of 1/2 or more, the area of the upper surface of the floating gate does not depend on the STI step, and the surface area of the interpoly insulating film formed over the floating gate is made uniform. , The capacitance of the interpoly insulating film can be made uniform, and the variation in the operating characteristics can be prevented, and the uniformity can be achieved. It is possible to improve the fine reliability.
【図1】本発明に係るSTI構造不揮発性半導体記憶装
置のメモリセル部の断面構造を示した断面図。FIG. 1 is a cross-sectional view showing a cross-sectional structure of a memory cell section of an STI structure nonvolatile semiconductor memory device according to the present invention.
【図2】本発明に係るSTI構造不揮発性半導体記憶装
置のメモリセル部の断面構造を示した断面図。FIG. 2 is a cross-sectional view showing a cross-sectional structure of a memory cell portion of the STI structure nonvolatile semiconductor memory device according to the present invention.
【図3】本発明に係るSTI構造不揮発性半導体記憶装
置の製造方法の一工程におけるメモリセル部の断面構造
を示した断面図。FIG. 3 is a cross-sectional view showing a cross-sectional structure of a memory cell portion in one step of a method for manufacturing an STI structure nonvolatile semiconductor memory device according to the present invention.
【図4】本発明に係るSTI構造不揮発性半導体記憶装
置の製造方法の一工程におけるメモリセル部の断面構造
を示した断面図。FIG. 4 is a cross-sectional view showing a cross-sectional structure of a memory cell portion in one step of a method of manufacturing an STI-structure nonvolatile semiconductor memory device according to the present invention.
【図5】本発明に係るSTI構造不揮発性半導体記憶装
置の製造方法の一工程におけるメモリセル部の断面構造
を示した断面図。FIG. 5 is a cross-sectional view showing a cross-sectional structure of a memory cell portion in one step of a method of manufacturing an STI-structure nonvolatile semiconductor memory device according to the present invention.
【図6】本発明に係るSTI構造不揮発性半導体記憶装
置の製造方法の一工程におけるメモリセル部の断面構造
を示した断面図。FIG. 6 is a cross-sectional view showing a cross-sectional structure of a memory cell portion in one step of a method of manufacturing an STI-structure nonvolatile semiconductor memory device according to the present invention.
【図7】本発明に係るSTI構造不揮発性半導体記憶装
置の製造方法の一工程におけるメモリセル部の断面構造
を示した断面図。FIG. 7 is a cross-sectional view showing a cross-sectional structure of a memory cell portion in one step of a method for manufacturing an STI-structure nonvolatile semiconductor memory device according to the present invention.
【図8】本発明に係るSTI構造不揮発性半導体記憶装
置の製造方法の一工程におけるメモリセル部の断面構造
を示した断面図。FIG. 8 is a cross-sectional view showing a cross-sectional structure of a memory cell portion in one step of a method for manufacturing an STI-structure nonvolatile semiconductor memory device according to the present invention.
【図9】本発明に係るSTI構造不揮発性半導体記憶装
置の製造方法の一工程におけるメモリセル部の断面構造
を示した断面図。FIG. 9 is a cross-sectional view showing a cross-sectional structure of a memory cell portion in one step of a method for manufacturing an STI-structure nonvolatile semiconductor memory device according to the present invention.
【図10】本発明に係るSTI構造不揮発性半導体記憶
装置の製造方法の一工程におけるメモリセル部の断面構
造を示した断面図。FIG. 10 is a sectional view showing a sectional structure of a memory cell portion in one step of a method for manufacturing an STI-structure nonvolatile semiconductor memory device according to the present invention.
【図11】本発明に係るSTI構造不揮発性半導体記憶
装置の製造方法の一工程におけるメモリセル部の断面構
造を示した断面図。FIG. 11 is a cross-sectional view showing a cross-sectional structure of a memory cell portion in one step of a method of manufacturing an STI structure nonvolatile semiconductor memory device according to the present invention.
【図12】本発明に係るSTI構造不揮発性半導体記憶
装置の製造方法の一工程におけるメモリセル部の断面構
造を示した断面図。FIG. 12 is a cross-sectional view showing a cross-sectional structure of a memory cell portion in one step of a method for manufacturing an STI-structure nonvolatile semiconductor memory device according to the present invention.
【図13】本発明に係るSTI構造不揮発性半導体記憶
装置の製造方法の一工程におけるメモリセル部の断面構
造を示した断面図。FIG. 13 is a cross-sectional view showing a cross-sectional structure of a memory cell portion in one step of a method for manufacturing an STI-structure nonvolatile semiconductor memory device according to the present invention.
【図14】本発明に係るSTI構造不揮発性半導体記憶
装置の製造方法の一工程におけるメモリセル部の断面構
造を示した断面図。FIG. 14 is a cross-sectional view showing a cross-sectional structure of a memory cell portion in one step of a method for manufacturing an STI-structure nonvolatile semiconductor memory device according to the present invention.
【図15】本発明に係るSTI構造不揮発性半導体記憶
装置の製造方法の一工程におけるメモリセル部の断面構
造を示した断面図。FIG. 15 is a cross-sectional view showing a cross-sectional structure of a memory cell portion in one step of a method for manufacturing an STI-structure nonvolatile semiconductor memory device according to the present invention.
【図16】本発明に係るSTI構造不揮発性半導体記憶
装置の製造方法の一工程におけるメモリセル部の断面構
造を示した断面図。FIG. 16 is a sectional view showing a sectional structure of a memory cell portion in one step of a method for manufacturing an STI-structure nonvolatile semiconductor memory device according to the present invention.
【図17】本発明に係るSTI構造不揮発性半導体記憶
装置の製造方法の一工程におけるメモリセル部の断面構
造を示した断面図。FIG. 17 is a cross-sectional view showing a cross-sectional structure of a memory cell portion in one step of a method for manufacturing an STI-structure nonvolatile semiconductor memory device according to the present invention.
【図18】本発明に係るSTI構造不揮発性半導体記憶
装置の製造方法の一工程におけるメモリセル部の断面構
造を示した断面図。FIG. 18 is a cross-sectional view showing a cross-sectional structure of a memory cell portion in one step of a method for manufacturing an STI-structure nonvolatile semiconductor memory device according to the present invention.
【図19】本発明に係るSTI構造不揮発性半導体記憶
装置の製造方法の一工程におけるメモリセル部の断面構
造を示した断面図。FIG. 19 is a cross-sectional view showing a cross-sectional structure of a memory cell portion in one step of a method for manufacturing an STI-structure nonvolatile semiconductor memory device according to the present invention.
【図20】本発明に係るSTI構造不揮発性半導体記憶
装置の製造方法の一工程におけるメモリセル部の断面構
造を示した断面図。FIG. 20 is a cross-sectional view showing a cross-sectional structure of a memory cell portion in one step of a method for manufacturing an STI-structure nonvolatile semiconductor memory device according to the present invention.
【図21】本発明に係るSTI構造不揮発性半導体記憶
装置の製造方法の一工程におけるメモリセル部の断面構
造を示した断面図。FIG. 21 is a cross-sectional view showing a cross-sectional structure of a memory cell portion in one step of a method for manufacturing an STI-structure nonvolatile semiconductor memory device according to the present invention.
【図22】本発明に係るSTI構造不揮発性半導体記憶
装置の製造方法の一工程におけるメモリセル部の断面構
造を示した断面図。FIG. 22 is a cross-sectional view showing a cross-sectional structure of a memory cell portion in one step of a method for manufacturing an STI-structure nonvolatile semiconductor memory device according to the present invention.
【図23】本発明に係るSTI構造不揮発性半導体記憶
装置の製造方法の一工程におけるメモリセル部の断面構
造を示した断面図。FIG. 23 is a cross-sectional view showing a cross-sectional structure of a memory cell portion in one step of a method of manufacturing an STI-structure nonvolatile semiconductor memory device according to the present invention.
【図24】本発明に係るSTI構造不揮発性半導体記憶
装置及びその製造方法の効果を示したメモリセル部の断
面図。FIG. 24 is a cross-sectional view of a memory cell portion showing the effects of the STI structure nonvolatile semiconductor memory device and the method of manufacturing the same according to the present invention.
【図25】本発明に係るSTI構造不揮発性半導体記憶
装置及びその製造方法の効果を示したメモリセル部の断
面図。FIG. 25 is a cross-sectional view of a memory cell part showing the effects of the STI structure nonvolatile semiconductor memory device and the method of manufacturing the same according to the present invention.
【図26】従来のSTI構造不揮発性半導体記憶装置の
メモリセルにおけるフローティングゲート部の概略断面
図。FIG. 26 is a schematic cross-sectional view of a floating gate part in a memory cell of a conventional STI structure nonvolatile semiconductor memory device.
【図27】本発明に係るSTI構造不揮発性半導体記憶
装置のメモリセルにおけるフローティングゲート部の概
略断面図。FIG. 27 is a schematic sectional view of a floating gate portion in a memory cell of the STI structure nonvolatile semiconductor memory device according to the present invention.
【図28】本発明に係るSTI構造半導体記憶装置及び
従来のSTI構造半導体記憶装置のメモリセル構造につ
いてシミュレーションにより算出したSTI段差比とO
NO膜静電容量比との関係を示したグラフ。FIG. 28 shows an STI step ratio and O calculated by simulation for the memory cell structures of the STI semiconductor memory device according to the present invention and the conventional STI semiconductor memory device.
4 is a graph showing a relationship with an NO film capacitance ratio.
【図29】STI構造不揮発性半導体記憶装置のメモリ
セル部の平面図。FIG. 29 is a plan view of a memory cell portion of the STI structure nonvolatile semiconductor memory device.
【図30】図29中の線AA’における従来のSTI構
造不揮発性半導体記憶装置のメモリセル部の断面構造を
示した断面図。30 is a cross-sectional view showing a cross-sectional structure of a memory cell portion of the conventional non-volatile semiconductor memory device having an STI structure along line AA ′ in FIG. 29;
【図31】図29中の線BB’における従来のSTI構
造不揮発性半導体記憶装置のメモリセル部の断面構造を
示した断面図。FIG. 31 is a cross-sectional view showing a cross-sectional structure of a memory cell portion of the conventional non-volatile semiconductor memory device having an STI structure along line BB ′ in FIG. 29;
【図32】STI構造不揮発性半導体記憶装置のメモリ
セルの等価回路を示した回路図。FIG. 32 is a circuit diagram showing an equivalent circuit of a memory cell of the STI structure nonvolatile semiconductor memory device.
【図33】従来のSTI構造不揮発性半導体記憶装置の
製造方法の一工程におけるメモリセル部の断面構造を示
した断面図。FIG. 33 is a cross-sectional view showing a cross-sectional structure of a memory cell portion in one step of a method for manufacturing a conventional STI-structure nonvolatile semiconductor memory device.
【図34】従来のSTI構造不揮発性半導体記憶装置の
製造方法の一工程におけるメモリセル部の断面構造を示
した断面図。FIG. 34 is a cross-sectional view showing a cross-sectional structure of a memory cell portion in one step of a method of manufacturing a conventional STI structure nonvolatile semiconductor memory device.
【図35】従来のSTI構造不揮発性半導体記憶装置の
製造方法の一工程におけるメモリセル部の断面構造を示
した断面図。FIG. 35 is a cross-sectional view showing a cross-sectional structure of a memory cell portion in one step of a method for manufacturing a conventional STI-structure nonvolatile semiconductor memory device.
【図36】従来のSTI構造不揮発性半導体記憶装置の
製造方法の一工程におけるメモリセル部の断面構造を示
した断面図。FIG. 36 is a cross-sectional view showing a cross-sectional structure of a memory cell portion in one step of a method for manufacturing a conventional STI structure nonvolatile semiconductor memory device.
【図37】従来のSTI構造不揮発性半導体記憶装置の
製造方法の一工程におけるメモリセル部の断面構造を示
した断面図。FIG. 37 is a cross-sectional view showing a cross-sectional structure of a memory cell portion in one step of a method of manufacturing a conventional non-volatile semiconductor memory device having an STI structure.
【図38】従来のSTI構造不揮発性半導体記憶装置の
製造方法の一工程におけるメモリセル部の断面構造を示
した断面図。FIG. 38 is a cross-sectional view showing a cross-sectional structure of a memory cell portion in one step of a method for manufacturing a conventional non-volatile semiconductor memory device having an STI structure.
【図39】従来のSTI構造不揮発性半導体記憶装置の
製造方法の一工程におけるメモリセル部の断面構造を示
した断面図。FIG. 39 is a cross-sectional view showing a cross-sectional structure of a memory cell portion in one step of a method of manufacturing a conventional non-volatile semiconductor memory device having an STI structure.
【図40】従来のSTI構造不揮発性半導体記憶装置の
製造方法の一工程におけるメモリセル部の断面構造を示
した断面図。FIG. 40 is a cross-sectional view showing a cross-sectional structure of a memory cell portion in one step of a method of manufacturing a conventional non-volatile semiconductor memory device having an STI structure.
【図41】従来のSTI構造不揮発性半導体記憶装置の
製造方法の一工程におけるメモリセル部の断面構造を示
した断面図。FIG. 41 is a cross-sectional view showing a cross-sectional structure of a memory cell portion in one step of a method of manufacturing a conventional non-volatile semiconductor memory device having an STI structure.
【図42】従来のSTI構造不揮発性半導体記憶装置の
製造方法の一工程におけるメモリセル部の断面構造を示
した断面図。FIG. 42 is a cross-sectional view showing a cross-sectional structure of a memory cell portion in one step of a method of manufacturing a conventional STI-structure nonvolatile semiconductor memory device.
【図43】従来のSTI構造不揮発性半導体記憶装置の
製造方法の一工程におけるメモリセル部の断面構造を示
した断面図。FIG. 43 is a cross-sectional view showing a cross-sectional structure of a memory cell portion in one step of a method of manufacturing a conventional STI structure nonvolatile semiconductor memory device.
【図44】従来のSTI構造不揮発性半導体記憶装置の
製造方法の一工程におけるメモリセル部の断面構造を示
した断面図。FIG. 44 is a cross-sectional view showing a cross-sectional structure of a memory cell portion in one step of a method of manufacturing a conventional non-volatile semiconductor memory device having an STI structure.
【図45】従来のSTI構造不揮発性半導体記憶装置の
製造方法の一工程におけるメモリセル部の断面構造を示
した断面図。FIG. 45 is a cross-sectional view showing a cross-sectional structure of a memory cell portion in one step of a method of manufacturing a conventional non-volatile semiconductor memory device having an STI structure.
【図46】従来のSTI構造不揮発性半導体記憶装置の
製造方法の一工程におけるメモリセル部の断面構造を示
した断面図。FIG. 46 is a cross-sectional view showing a cross-sectional structure of a memory cell portion in one step of a method of manufacturing a conventional non-volatile semiconductor memory device having an STI structure.
【図47】従来のSTI構造不揮発性半導体記憶装置の
製造方法の一工程におけるメモリセル部の断面構造を示
した断面図。FIG. 47 is a cross-sectional view showing a cross-sectional structure of a memory cell portion in one step of a method for manufacturing a conventional STI-structure nonvolatile semiconductor memory device.
【図48】従来のSTI構造不揮発性半導体記憶装置の
製造方法の一工程におけるメモリセル部の断面構造を示
した断面図。FIG. 48 is a cross-sectional view showing a cross-sectional structure of a memory cell portion in one step of a method for manufacturing a conventional STI-structure nonvolatile semiconductor memory device.
【図49】従来のSTI構造不揮発性半導体記憶装置の
製造方法の一工程におけるメモリセル部の断面構造を示
した断面図。FIG. 49 is a cross-sectional view showing a cross-sectional structure of a memory cell portion in one step of a method of manufacturing a conventional non-volatile semiconductor memory device having an STI structure.
【図50】従来のSTI構造不揮発性半導体記憶装置の
製造方法の一工程におけるメモリセル部の断面構造を示
した断面図。FIG. 50 is a cross-sectional view showing a cross-sectional structure of a memory cell portion in one step of a method for manufacturing a conventional non-volatile semiconductor memory device having an STI structure.
【図51】従来のSTI構造不揮発性半導体記憶装置の
製造方法の一工程におけるメモリセル部の断面構造を示
した断面図。FIG. 51 is a cross-sectional view showing a cross-sectional structure of a memory cell part in one step of a method for manufacturing a conventional non-volatile semiconductor memory device having an STI structure.
【図52】従来のSTI構造不揮発性半導体記憶装置の
製造方法の一工程におけるメモリセル部の断面構造を示
した断面図。FIG. 52 is a cross-sectional view showing a cross-sectional structure of a memory cell portion in one step of a method for manufacturing a conventional non-volatile semiconductor memory device having an STI structure.
【図53】従来のSTI構造不揮発性半導体記憶装置の
製造方法の一工程におけるメモリセル部の断面構造を示
した断面図。FIG. 53 is a cross-sectional view showing a cross-sectional structure of a memory cell portion in one step of a method of manufacturing a conventional non-volatile semiconductor memory device having an STI structure.
【図54】従来のSTI構造不揮発性半導体記憶装置及
びその製造方法の問題点を示したメモリセル部の断面
図。FIG. 54 is a cross-sectional view of a memory cell portion showing a problem of a conventional STI structure nonvolatile semiconductor memory device and a method of manufacturing the same.
【図55】従来のSTI構造不揮発性半導体記憶装置及
びその製造方法の問題点を示したメモリセル部の断面
図。FIG. 55 is a cross-sectional view of a memory cell portion showing a problem of a conventional nonvolatile semiconductor memory device having an STI structure and a method of manufacturing the same.
100,200 シリコン基板 101,201 シリコン酸化膜 102,202 シリコン窒化膜 103,108,113,203,208,213 フ
ォトレジスト 104,204 溝 105,205 STI構造素子分離領域(シリコン酸
化膜) 106,206 トンネル酸化膜(シリコン酸化膜) 107,207 フローティングゲート(多結晶シリコ
ン膜) 109,209 インターポリ絶縁膜(ONO膜) 110,210 多結晶シリコン膜 111,211 タングステンシリサイド膜 112,212 シリコン窒化膜 301 メモリセルのチャネル幅 302 フローティングゲート膜厚 303 STI段差 304 フローティングゲートウィング幅 305 フローティングゲート上面の平面部分 T フローティングゲートの膜厚 W メモリセルのチャネル幅 Vcg コントロールゲートの電位 Vfg フローティングゲートの電位 Cono ONO膜の静電容量 Cox トンネル酸化膜の静電容量100, 200 Silicon substrate 101, 201 Silicon oxide film 102, 202 Silicon nitride film 103, 108, 113, 203, 208, 213 Photoresist 104, 204 Groove 105, 205 STI structure element isolation region (silicon oxide film) 106, 206 Tunnel oxide film (silicon oxide film) 107, 207 Floating gate (polycrystalline silicon film) 109, 209 Interpoly insulating film (ONO film) 110, 210 Polycrystalline silicon film 111, 211 Tungsten silicide film 112, 212 Silicon nitride film 301 Channel width of memory cell 302 Floating gate thickness 303 STI step 304 Floating gate wing width 305 Planar part of floating gate upper surface T Floating gate thickness W Memory cell Channel width Vcg Control gate potential Vfg Floating gate potential Cono ONO film capacitance Cox Tunnel oxide film capacitance
───────────────────────────────────────────────────── フロントページの続き Fターム(参考) 5F001 AA25 AA43 AA63 AB08 AD60 AF05 AG07 AG22 5F083 EP23 EP42 EP55 EP56 EP57 GA30 JA04 JA32 JA53 NA01 PR03 PR05 PR21 PR22 PR29 PR36 PR40 5F101 BA07 BA28 BA36 BB05 BD35 BF01 BH04 BH19 ──────────────────────────────────────────────────続 き Continued on the front page F term (reference) 5F001 AA25 AA43 AA63 AB08 AD60 AF05 AG07 AG22 5F083 EP23 EP42 EP55 EP56 EP57 GA30 JA04 JA32 JA53 NA01 PR03 PR05 PR21 PR22 PR29 PR36 PR40 5F101 BA07 BA28 BA36 BB05 BD35 BF01 BH04 BH19
Claims (4)
溝上の部分を埋め込んで形成されたSTI(Shallow Tr
ench Isolation)構造素子分離領域と、 前記半導体基板表面上に形成されたトンネル酸化膜と、 前記STI構造素子分離領域間及び前記STI構造素子
分離領域端部上に、前記半導体基板表面と前記STI構
造素子分離領域上面との高さの位置関係であるSTI段
差の高さに拘わらずフローティングゲート上面の面積が
ほぼ一定となる程度の厚さに形成されたフローティング
ゲートと、 前記フローティングゲート及び前記STI構造素子分離
領域を覆って形成されたインターポリ絶縁膜と、 前記インターポリ絶縁膜上に形成されたコントロールゲ
ートと、を備えたことを特徴とする半導体記憶装置。An STI (Shallow Tr) formed by burying a groove formed in a surface layer portion of a semiconductor substrate and a portion on the groove.
and a tunnel oxide film formed on the surface of the semiconductor substrate; between the STI structure element isolation regions and on an end of the STI structure element isolation region; A floating gate formed to a thickness such that the area of the upper surface of the floating gate is substantially constant irrespective of the height of the STI step, which is the height positional relationship with the upper surface of the element isolation region; and the floating gate and the STI structure A semiconductor memory device comprising: an interpoly insulating film formed to cover an element isolation region; and a control gate formed on the interpoly insulating film.
溝上の部分を埋め込んで形成されたSTI構造素子分離
領域と、 前記半導体基板表面上に形成されたトンネル酸化膜と、 前記STI構造素子分離領域間及び前記STI構造素子
分離領域端部上に、前記STI構造素子分離領域間の距
離の1/2以上の厚さに形成されたフローティングゲー
トと、 前記フローティングゲート及び前記STI構造素子分離
領域を覆って形成されたインターポリ絶縁膜と、 前記インターポリ絶縁膜上に形成されたコントロールゲ
ートと、を備えたことを特徴とする半導体記憶装置。2. An STI structure element isolation region formed by burying a groove formed in a surface layer portion of a semiconductor substrate and a portion on the groove, a tunnel oxide film formed on a surface of the semiconductor substrate, and the STI structure element. A floating gate formed between the isolation regions and on an end of the STI structure element isolation region so as to have a thickness of 1 / or more of a distance between the STI structure element isolation regions; and the floating gate and the STI structure element isolation region. And a control gate formed on the interpoly insulating film.
び前記溝上の部分を埋め込んでSTI構造素子分離領域
を形成する第1の工程と、 前記半導体基板表面上にトンネル酸化膜を形成する第2
の工程と、 前記STI構造素子分離領域間及び前記STI構造素子
分離領域端部上に、前記半導体基板表面と前記STI構
造素子分離領域上面との高さの位置関係であるSTI段
差の高さに拘わらずフローティングゲート上面の面積が
ほぼ一定となる程度の厚さにフローティングゲートを形
成する第3の工程と、 前記フローティングゲート及び前記STI構造素子分離
領域を覆ってインターポリ絶縁膜を形成する第4の工程
と、 前記インターポリ絶縁膜上にコントロールゲートを形成
する第5の工程と、を備えたことを特徴とする半導体記
憶装置の製造方法。3. A first step of forming a groove in a surface layer portion of a semiconductor substrate and forming an STI structure element isolation region by filling the groove and a portion on the groove, and forming a tunnel oxide film on a surface of the semiconductor substrate. Second
Between the STI structure element isolation regions and on the ends of the STI structure element isolation regions, the height of the STI step, which is the positional relationship between the height of the semiconductor substrate surface and the upper surface of the STI structure element isolation regions, A third step of forming the floating gate to a thickness such that the area of the upper surface of the floating gate is substantially constant, and a fourth step of forming an interpoly insulating film covering the floating gate and the STI structure element isolation region. And a fifth step of forming a control gate on the interpoly insulating film.
び前記溝上の部分を埋め込んでSTI構造素子分離領域
を形成する第1の工程と、 前記半導体基板表面上にトンネル酸化膜を形成する第2
の工程と、 前記STI構造素子分離領域間及び前記STI構造素子
分離領域端部上に、前記STI構造素子分離領域間の距
離の1/2以上の厚さにフローティングゲートを形成す
る第3の工程と、 前記フローティングゲート及び前記STI構造素子分離
領域を覆ってインターポリ絶縁膜を形成する第4の工程
と、 前記インターポリ絶縁膜上にコントロールゲートを形成
する第5の工程と、を備えたことを特徴とする半導体記
憶装置の製造方法。4. A first step of forming a groove in a surface layer portion of a semiconductor substrate, filling the groove and a portion on the groove to form an STI structure element isolation region, and forming a tunnel oxide film on a surface of the semiconductor substrate. Second
And a third step of forming a floating gate between the STI structure element isolation regions and on the end of the STI structure element isolation region to a thickness of at least half the distance between the STI structure element isolation regions. A fourth step of forming an interpoly insulating film covering the floating gate and the STI structure element isolation region; and a fifth step of forming a control gate on the interpoly insulating film. A method for manufacturing a semiconductor memory device, comprising:
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Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP26613199A JP2001094077A (en) | 1999-09-20 | 1999-09-20 | Semiconductor memory device and manufacturing method thereof |
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JP26613199A JP2001094077A (en) | 1999-09-20 | 1999-09-20 | Semiconductor memory device and manufacturing method thereof |
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Publication Number | Publication Date |
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JP2001094077A true JP2001094077A (en) | 2001-04-06 |
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Country | Link |
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Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2003197783A (en) * | 2001-12-22 | 2003-07-11 | Hynix Semiconductor Inc | Method for manufacturing flash memory cell |
JP2006080484A (en) * | 2004-09-10 | 2006-03-23 | Hynix Semiconductor Inc | Flash memory device manufacturing method |
JP2008205187A (en) * | 2007-02-20 | 2008-09-04 | Sharp Corp | Nonvolatile semiconductor memory device and manufacturing method of nonvolatile semiconductor memory device |
-
1999
- 1999-09-20 JP JP26613199A patent/JP2001094077A/en not_active Abandoned
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Publication number | Priority date | Publication date | Assignee | Title |
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JP2003197783A (en) * | 2001-12-22 | 2003-07-11 | Hynix Semiconductor Inc | Method for manufacturing flash memory cell |
JP2006080484A (en) * | 2004-09-10 | 2006-03-23 | Hynix Semiconductor Inc | Flash memory device manufacturing method |
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