JP2001092640A - Random number generating device - Google Patents
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Abstract
Description
【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION
【０００１】[0001]
【発明の属する技術分野】本発明は、乱数発生装置に係
り、特にデジタル信号による計算を行うことなく熱雑音
からフラクタル性を有する乱数をアナログ回路により連
続的に発生する乱数発生装置に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a random number generator, and more particularly to a random number generator that continuously generates a fractal random number from thermal noise by an analog circuit without performing calculations using digital signals. .
【０００２】[0002]
【従来の技術】正規分布を有する乱数列をディジタル的
に発生する方法として、一般的には、一様分布乱数発生
回路により発生した一様乱数列から複数の乱数を選択し
てそれらを加算する方法が用いられている。たとえば、
いわゆるＭ系列手段により一様分布特性を持つ疑似乱数
を発生し、これに基づく加算法により正規分布乱数を発
生することができる。2. Description of the Related Art As a method of digitally generating a random number sequence having a normal distribution, generally, a plurality of random numbers are selected from a uniform random number sequence generated by a uniformly distributed random number generation circuit and added. A method is used. For example,
A pseudo random number having a uniform distribution characteristic is generated by a so-called M-sequence means, and a normal distribution random number can be generated by an addition method based on the pseudo random number.
【０００３】ところが、Ｍ系列発生回路から同時に複数
ビットを使用することにより生成された一様乱数列は、
完全なランダムな乱数ではなく、これに基づいて発生さ
れた正規分布乱数の系列間にある程度相関が存在すると
いう問題がある。これを解決するために、Ｍ系列発生回
路により一様乱数列を発生する他に、同じビット幅を持
つ他の一様乱数列をさらに発生し、これらの乱数列をそ
れぞれビット毎の排他的論理和を取ることにより、新た
に正規分布特性を持つ乱数が得られる。この方法により
生成された正規分布乱数は、系列間の相関が大幅に低減
される。However, a uniform random number sequence generated by using a plurality of bits simultaneously from the M-sequence generation circuit is
There is a problem that there is a certain degree of correlation between sequences of normally distributed random numbers generated based on the random numbers, instead of completely random numbers. In order to solve this problem, in addition to generating a uniform random number sequence by the M-sequence generation circuit, another uniform random number sequence having the same bit width is further generated, and these random number sequences are respectively subjected to exclusive logic for each bit. By taking the sum, a new random number having a normal distribution characteristic can be obtained. In the normally distributed random number generated by this method, the correlation between sequences is greatly reduced.
【０００４】また、正規分布を有する乱数列をディジタ
ル的に発生する場合に、生成した乱数列の最下位ビット
（ＬＳＢ）に比べて標準偏差σがあまりに小さいと、生
成される乱数列が離散的に見える。そこで、標準偏差σ
＝３２ＬＳＢ程度が望ましい。When a random number sequence having a normal distribution is digitally generated, if the standard deviation σ is too small compared to the least significant bit (LSB) of the generated random number sequence, the generated random number sequence becomes discrete. Looks like. Therefore, the standard deviation σ
= 32 LSB is desirable.
【０００５】一方、乱数列の分布特性の裾の方まで表現
するためには、必要なビット数が決まる。たとえば、乱
数列の分布特性の裾の方において８σまで表現しようと
する場合には、乱数列における最大な乱数値は、（３２
×８×２＝５１２）であり、これを表現するためには、
発生される乱数には最低限として９ビットのビット幅が
必要である。On the other hand, in order to express the distribution characteristic of the random number sequence up to the tail, the required number of bits is determined. For example, when trying to represent up to 8σ at the tail of the distribution characteristic of the random number sequence, the maximum random number value in the random number sequence is (32
× 8 × 2 = 512), and in order to express this,
The generated random number requires a minimum bit width of 9 bits.
【０００６】ところで、上述した従来の乱数列の発生方
法においては、大きな値を発生する頻度が低い、また
は、乱数列をノイズとして信号に加える前にレベルを適
当に抑制しないと、被テスト対象に悪影響を与えるおそ
れがあるという不利益がある。このため、たとえば、上
述した乱数発生の例では、出力する乱数列のビット幅を
８ビットに制限することが望ましい。上述した例では、
上位ビットを除くことにより、±４σに制限することに
なる。In the above-described conventional method of generating a random number sequence, a large value is generated at a low frequency or the level is not appropriately suppressed before adding the random number sequence to the signal as noise. There is a disadvantage that it can have adverse effects. Therefore, for example, in the above-described example of random number generation, it is desirable to limit the bit width of the output random number sequence to 8 bits. In the example above,
By removing the upper bits, the value is limited to ± 4σ.
【０００７】[0007]
【発明が解決しようとする課題】しかしながら、上述し
た従来の乱数発生装置では、乱数を発生させると、上述
したように、いわゆるガウス分布に近い関数しか発生さ
せることしかできず、たとえば株価の急落等の急激な変
化を有する乱数を発生させることができない。However, in the above-described conventional random number generator, when a random number is generated, only a function close to a so-called Gaussian distribution can be generated, as described above. Cannot generate a random number having a sudden change in
【０００８】また、従来の乱数発生装置では、デジタル
回路を用いていることから、再現性に優れているという
特徴を有するものの、構成が複雑で、またコスト高とな
り、またある程度予測可能であるという不利益がある。
また、従来の乱数発生装置では、デジタル回路を用いて
演算を行い、その結果を乱数として出力することから、
たとえば異なる乱数を出力する必要が有る場合等には、
出力にある程度の時間を要し、結果的に高速性の点で問
題となる場合がある。Further, the conventional random number generator has a feature that it is excellent in reproducibility because it uses a digital circuit, but it has a complicated structure, is expensive, and is predictable to some extent. There are disadvantages.
In addition, the conventional random number generator performs an operation using a digital circuit and outputs the result as a random number.
For example, if you need to output a different random number,
It takes a certain amount of time to output, and as a result, there may be a problem in terms of high speed.
【０００９】本発明は、かかる事情に鑑みてなされたも
のであり、その目的は、予測が困難な乱数を高速に発生
することができ、また、急激な変化を有する乱数を発生
させることでき、しかも構成が簡単で、低コストの乱数
発生装置を提供することにある。The present invention has been made in view of the above circumstances, and an object of the present invention is to generate a random number that is difficult to predict at a high speed, and to generate a random number having a rapid change. Another object of the present invention is to provide a low-cost random number generator having a simple configuration.
【００１０】[0010]
【課題を解決するための手段】上記目的を達成するた
め、本発明の乱数発生装置は、熱ゆらぎに基づく熱ノイ
ズ信号を生成するノイズ発生回路と、温度依存性を有す
る演算増幅器と、上記演算増幅器の入力端子と出力端子
間に並列に接続された積分用容量素子と、上記温度依存
性を有する演算増幅器の演算時の熱ゆらぎによって生じ
る熱ノイズと上記ノイズ発生回路による熱ゆらぎに基づ
く熱ノイズ信号とを乗算する乗算器とを少なくとも有
し、上記乗算器の出力信号を上記演算増幅器の入力信号
に重畳させ、上記演算増幅器からフラクタル性を有する
乱数を連続的に発生して出力する積分回路とを有する。In order to achieve the above object, a random number generator according to the present invention comprises a noise generating circuit for generating a thermal noise signal based on thermal fluctuations, an operational amplifier having a temperature dependency, An integrating capacitive element connected in parallel between the input terminal and the output terminal of the amplifier; thermal noise caused by thermal fluctuation during operation of the operational amplifier having the temperature dependency; and thermal noise caused by thermal fluctuation by the noise generating circuit. A multiplier for multiplying the signal by a signal, superimposing an output signal of the multiplier on an input signal of the operational amplifier, and continuously generating and outputting a fractal random number from the operational amplifier. And
【００１１】また、本発明では、上記積分回路の乗算器
の出力端子と上記演算増幅器との間に抵抗素子が接続さ
れている。In the present invention, a resistance element is connected between the output terminal of the multiplier of the integrating circuit and the operational amplifier.
【００１２】また、本発明では、上記抵抗素子は抵抗値
を調整可能な可変抵抗素子である。In the present invention, the resistance element is a variable resistance element whose resistance value can be adjusted.
【００１３】また、本発明は、熱ゆらぎに基づく熱ノイ
ズ信号を生成するノイズ発生回路と、温度依存性を有す
る演算増幅器と、上記演算増幅器の入力端子と出力端子
間に並列に接続された積分用容量素子と、上記積分用容
量素子と並列に接続された第１の抵抗素子と、上記演算
増幅器の信号入力ラインに接続された第２の抵抗素子
と、上記温度依存性を有する演算増幅器の演算時の熱ゆ
らぎによって生じる熱ノイズと上記ノイズ発生回路によ
る熱ゆらぎに基づく熱ノイズ信号とを乗算する乗算器
と、上記乗算器と上記演算増幅器の入力端子との間に接
続された第３の抵抗素子とを有し、上記乗算器の出力信
号を上記第３の抵抗素子を介して上記演算増幅器の入力
信号に重畳させ、上記演算増幅器からフラクタル性を有
する乱数を連続的に発生して出力する積分回路とを有す
る。According to another aspect of the present invention, there is provided a noise generating circuit for generating a thermal noise signal based on thermal fluctuation, an operational amplifier having a temperature dependency, and an integrating circuit connected in parallel between an input terminal and an output terminal of the operational amplifier. A first resistive element connected in parallel with the integrating capacitive element, a second resistive element connected to the signal input line of the operational amplifier, and an operational amplifier having the temperature dependency. A multiplier for multiplying the thermal noise generated by the thermal fluctuation at the time of the operation and the thermal noise signal based on the thermal fluctuation by the noise generating circuit; and a third connected between the multiplier and an input terminal of the operational amplifier. A resistance element, and superimposes an output signal of the multiplier on an input signal of the operational amplifier via the third resistance element, and continuously generates a fractal random number from the operational amplifier. To having an integrating circuit for outputting.
【００１４】また、本発明では、上記第３の抵抗素子は
抵抗値を調整可能な可変抵抗素子である。In the present invention, the third resistance element is a variable resistance element whose resistance value can be adjusted.
【００１５】また、本発明では、上記積分回路の演算増
幅器の出力の中心のシフトを調整可能なオフセット調整
回路を有する。Further, in the present invention, there is provided an offset adjusting circuit capable of adjusting the shift of the center of the output of the operational amplifier of the integrating circuit.
【００１６】本発明によれば、ノイズ発生回路で熱ゆら
ぎに基づく熱ノイズ信号が生成され、積分回路の乗算器
に供給される。積分回路では、乗算器において、温度依
存性を有する演算増幅器の演算時の熱ゆらぎによって生
じる熱ノイズ（たとえば加算ノイズ）とノイズ発生回路
による熱ゆらぎに基づく熱ノイズ信号とが乗算された信
号が生成される。そして、この乗算器による信号は、た
とえば所定の抵抗値に調整された抵抗素子を介して、演
算増幅器の入力信号に重畳される。これにより、演算増
幅器からフラクタル性を有する乱数が連続的に発生され
て出力される。According to the present invention, the thermal noise signal based on the thermal fluctuation is generated by the noise generating circuit and supplied to the multiplier of the integrating circuit. In the integration circuit, the multiplier generates a signal obtained by multiplying a thermal noise (for example, addition noise) generated by thermal fluctuation at the time of operation of the operational amplifier having the temperature dependency and a thermal noise signal based on the thermal fluctuation by the noise generating circuit. Is done. Then, the signal from the multiplier is superimposed on the input signal of the operational amplifier via, for example, a resistance element adjusted to a predetermined resistance value. Thereby, a random number having fractal property is continuously generated and output from the operational amplifier.
【００１７】[0017]
【発明の実施の形態】図１は、本発明に係るフラクタル
乱数発生装置の一実施形態を示す回路図である。本実施
形態に係る乱数発生装置は、アナログ回路により構成さ
れ、デジタル信号による計算を行うことなく熱雑音から
フラクタル性を有する乱数を連続的に発生するように構
成されている。なお、ここでフラクタルとは、ベキ関数
によって特徴付けられるような形や現象をいう。FIG. 1 is a circuit diagram showing an embodiment of a fractal random number generator according to the present invention. The random number generation device according to the present embodiment is configured by an analog circuit, and is configured to continuously generate a fractal random number from thermal noise without performing calculations using digital signals. Here, the fractal means a shape or a phenomenon characterized by a power function.
【００１８】具体的には、この乱数発生装置１０は、図
１に示すように、ノイズ発生回路２０、オフセット調整
回路３０、および積分回路４０により構成されている。Specifically, as shown in FIG. 1, the random number generating device 10 includes a noise generating circuit 20, an offset adjusting circuit 30, and an integrating circuit 40.
【００１９】ノイズ発生回路２０は、熱ゆらぎに基づく
熱ノイズ信号（乗算ノイズ信号）Ｓ２０を生成して積分
回路４０の後述するアナログ乗算器ＭＵＬ４１に出力す
る。なお、ノイズ発生回路２０による乗算ノイズ信号
は、正の値のみならず負の値をもとる。The noise generating circuit 20 generates a thermal noise signal (multiplied noise signal) S20 based on the thermal fluctuation and outputs the signal to an analog multiplier MUL41 of the integrating circuit 40 described later. The multiplication noise signal by the noise generation circuit 20 takes not only a positive value but also a negative value.
【００２０】図２は、ノイズ発生回路２０の具体的な構
成例を示す回路図である。図２に示すように、ノイズ発
生回路２０は、演算増幅器（オペアンプ）ＯＰ２１、抵
抗素子Ｒ２１，Ｒ２２，Ｒ２３，Ｒ２４、キャパシタＣ
２１，Ｃ２２、およびツェナーダイオードＺＤ２１によ
り構成されている。FIG. 2 is a circuit diagram showing a specific configuration example of the noise generation circuit 20. As shown in FIG. 2, the noise generation circuit 20 includes an operational amplifier (op-amp) OP21, resistance elements R21, R22, R23, R24, and a capacitor C
21, C22 and a Zener diode ZD21.
【００２１】ツェナーダイオードＺＤ２１のカソードが
正の電源電圧ＶCCの供給ラインに接続され、アノードが
抵抗素子Ｒ２１の一端に接続され、その接続中点ＮＤ２
１がオペアンプＯＰ２１の非反転入力端子（＋）に接続
されている。そして、抵抗素子Ｒ２１の他端が負の電源
電圧ＶCCの供給ラインに接続されている。オペアンプＯ
Ｐ２１の出力端子は、抵抗素子Ｒ２２を介して反転入力
端子（−）に帰還されているとともに、キャパシタＣ２
２の一方の電極に接続されている。キャパシタＣ２２の
他方の電極は出力端子ＴOUT21 および抵抗素子Ｒ２４の
一端に接続され、抵抗素子Ｒ２４の他端は接地されてい
る。これら、キャパシタＣ２２および抵抗素子Ｒ２４に
よりローパスフィルタを構成している。また、オペアン
プＯＰ２１の反転入力端子（−）と抵抗素子Ｒ２２との
接続中点が、抵抗素子Ｒ２３の一端に接続されている。
抵抗素子Ｒ２３の他端はキャパシタＣ２１の一方の電極
に接続され、キャパシタＣ２１の他方の電極は接地され
ている。The cathode of the Zener diode ZD21 are connected to the supply line of the positive supply voltage V CC, an anode connected to one end of the resistance element R21, the connection point ND2
1 is connected to the non-inverting input terminal (+) of the operational amplifier OP21. The other end of the resistance element R21 is connected to a supply line for the negative power supply voltage V CC . Operational amplifier O
The output terminal of P21 is fed back to the inverting input terminal (-) through the resistance element R22, and the capacitor C2
2 is connected to one of the electrodes. The other electrode of the capacitor C22 is connected to the output terminal TOUT21 and one end of the resistor R24, and the other end of the resistor R24 is grounded. These capacitors C22 and resistance element R24 form a low-pass filter. Further, a connection point between the inverting input terminal (-) of the operational amplifier OP21 and the resistor R22 is connected to one end of the resistor R23.
The other end of the resistance element R23 is connected to one electrode of the capacitor C21, and the other electrode of the capacitor C21 is grounded.
【００２２】図２のノイズ発生回路２０は、正の電源電
圧ＶCCの供給ラインと負の電源電圧ＶCCの供給ラインと
の間に接続された温度変化に依存性を持つツェナーダイ
オードＺＤ２１、および抵抗素子Ｒ２１により、温度依
存性を持つ電圧信号をノードＮＤ２１に発生させ、温度
依存性を持つ電圧信号Ｖ２１をオペアンプＯＰ２１で増
幅し、所定の帯域を選択し、たとえば図３に示すような
乗算ノイズ信号Ｓ２０として積分回路４０のアナログ乗
算器ＭＵＬ４１に出力する。The noise generating circuit 20 in FIG. 2, the Zener diode ZD21 has a positive dependency on the connected temperature change between the supply line of the power supply voltage V CC supply line and a negative power supply voltage V CC, and The resistor R21 generates a temperature-dependent voltage signal at the node ND21, amplifies the temperature-dependent voltage signal V21 with the operational amplifier OP21, selects a predetermined band, and performs, for example, multiplication noise as shown in FIG. The signal is output to the analog multiplier MUL41 of the integration circuit 40 as a signal S20.
【００２３】オフセット調整回路３０は、積分回路４０
の入力信号Ｓ３０を生成して積分回路４０の後述するオ
ペアンプＯＰ４１に供給し、また、いわゆる積ノイズの
強度を変化させたときに生じるオペアンプＯＰ４１の出
力の中心のシフト、すなわちオフセットを調整する。The offset adjustment circuit 30 includes an integration circuit 40
, And supplies it to an operational amplifier OP41 of the integrating circuit 40, which will be described later, and adjusts the shift of the center of the output of the operational amplifier OP41, that is, the offset, which occurs when the intensity of the so-called product noise is changed.
【００２４】図４は、オフセット調整回路３０の具体的
な構成例を示す回路図である。図４に示すように、オフ
セット調整回路３０は、オペアンプＯＰ３１、抵抗素子
Ｒ３１，Ｒ３２、可変抵抗素子ＶＲ３１、およびツェナ
ーダイオードＺＤ３１により構成されている。FIG. 4 is a circuit diagram showing a specific configuration example of the offset adjustment circuit 30. As shown in FIG. 4, the offset adjustment circuit 30 includes an operational amplifier OP31, resistance elements R31 and R32, a variable resistance element VR31, and a Zener diode ZD31.
【００２５】抵抗素子Ｒ３１の一端が電源電圧ＶCCの供
給ラインに接続され、他端がツェナーダイオードＺＤ３
１のカソード、および抵抗素子Ｒ３２の一端に接続さ
れ、ツェナーダイオードＺＤ３１のアノードが接地され
ている。抵抗素子Ｒ３２の他端が可変抵抗素子ＶＲ３１
の一端に接続され、その接続中点がオペアンプＯＰ３１
の非反転入力端子（＋）に接続されている。また、可変
抵抗素子ＶＲ３１の他端は接地されている。オペアンプ
ＯＰ３１の出力は出力端子ＴOUT31 、および自身の反転
入力端子（−）に接続されている。すなわち、オペアン
プＯＰ３１は、いわゆるボルテージフォロワとして機能
する。[0025] One end of the resistive element R31 is connected to the supply line of the power supply voltage V CC, the other end zener diode ZD3
1 and one end of the resistance element R32, and the anode of the Zener diode ZD31 is grounded. The other end of the resistor R32 is a variable resistor VR31
Of the operational amplifier OP31.
Are connected to the non-inverting input terminal (+). The other end of the variable resistance element VR31 is grounded. The output of the operational amplifier OP31 is connected to the output terminal TOUT31 and its own inverting input terminal (-). That is, the operational amplifier OP31 functions as a so-called voltage follower.
【００２６】このオフセット調整回路３０は、抵抗素子
Ｒ３１およびツェナーダイオードＺＤ３１により構成さ
れる基準電圧生成回路で生成された基準電圧Ｖref を、
抵抗素子Ｒ３２および可変抵抗素子ＶＲ３１で抵抗分割
した電圧信号Ｖ３１をバッファとして機能するオペアン
プＯＰ３１に入力させて信号Ｓ３０を得る。また、可変
抵抗素子Ｒ３１の抵抗値を調整することで、積ノイズの
強度を変化させたときに生じるオペアンプＯＰ４１の出
力の中心のシフトを調整可能となっている。The offset adjustment circuit 30 uses the reference voltage Vref generated by the reference voltage generation circuit constituted by the resistance element R31 and the Zener diode ZD31,
The voltage signal V31 divided by the resistance element R32 and the variable resistance element VR31 is input to an operational amplifier OP31 functioning as a buffer to obtain a signal S30. Further, by adjusting the resistance value of the variable resistance element R31, it is possible to adjust the shift of the center of the output of the operational amplifier OP41 that occurs when the intensity of the product noise is changed.
【００２７】図４のオフセット調整回路３０の出力信号
Ｓ３０の電圧Ｖ３１は、ツェナーダイオードＺＤ３１の
動作電圧をＶｚ（Ｖ３１≦Ｖｚ）とすると、次式で与え
られる。The voltage V31 of the output signal S30 of the offset adjustment circuit 30 in FIG. 4 is given by the following equation, where the operating voltage of the Zener diode ZD31 is Vz (V31 ≦ Vz).
【００２８】[0028]
【数１】 Ｖ３１＝Ｒｖｒ31／（Ｒｖｒ31＋Ｒｖ32）・Ｖｚ …（１）[Number 1] V31 = Rvr 31 / (Rvr 31 + Rv 32) · Vz ... (1)
【００２９】ただし、Ｒｖｒ31は可変抵抗素子ＶＲ３１
の抵抗値、Ｒｖ32は抵抗素子Ｒ３２の抵抗値である。Here, Rvr 31 is a variable resistance element VR 31
Of resistance, Rv 32 is the resistance value of the resistance element R32.
【００３０】積分回路４０は、温度依存性を有するオペ
アンプＯＰ４１の演算時の熱ゆらぎによって生じる、た
とえば図５に示すような加算ノイズと、ノイズ発生回路
２０による熱ゆらぎに基づくノイズ信号Ｓ２０とを乗算
した信号を、所定の抵抗値に調整された抵抗素子を介し
てオフセット調整回路３０による入力信号Ｓ３０に重畳
させることにより、フラクタル性を有する乱数（ノイズ
信号）を連続的に発生して出力する。The integrating circuit 40 multiplies, for example, the additive noise as shown in FIG. 5 caused by the thermal fluctuation at the time of the operation of the operational amplifier OP41 having the temperature dependency by the noise signal S20 based on the thermal fluctuation by the noise generating circuit 20. The signal thus obtained is superimposed on the input signal S30 of the offset adjustment circuit 30 via a resistance element adjusted to a predetermined resistance value, thereby continuously generating and outputting a fractal random number (noise signal).
【００３１】積分回路４０は、図１に示すように、オペ
アンプＯＰ４１、抵抗素子Ｒ４１，Ｒ４２，Ｒ４３、可
変抵抗素子ＶＲ４１、キャパシタＣ４１、およびアナロ
グ乗算器ＭＵＬ４１により構成されている。As shown in FIG. 1, the integrating circuit 40 comprises an operational amplifier OP41, resistance elements R41, R42, R43, a variable resistance element VR41, a capacitor C41, and an analog multiplier MUL41.
【００３２】オペアンプＯＰ４１の非反転入力端子
（＋）は抵抗素子Ｒ４１を介して接地され、反転入力端
子（−）は抵抗素子（第２の抵抗素子）Ｒ４２を介して
オフセット調整回路３０の信号Ｓ３０の出力ラインに接
続されている。なお、抵抗素子Ｒ４１は、低周波による
積分回路の発散を抑えるシャント抵抗として機能する。
また、オペアンプＯＰ４１の反転入力端子（−）と出力
端子との間には積分用キャパシタＣ４１、抵抗素子（第
１の抵抗素子）Ｒ４３が並列に接続されている。さら
に、オペアンプＯＰ４１の出力端子は回路出力端子ＴOU
T41 、およびアナログ乗算器ＭＵＬ４１の入力端子に接
続されている。The non-inverting input terminal (+) of the operational amplifier OP41 is grounded via a resistor R41, and the inverting input terminal (-) is connected via a resistor (second resistor) R42 to a signal S30 of the offset adjusting circuit 30. Connected to the output line. Note that the resistance element R41 functions as a shunt resistor that suppresses divergence of the integration circuit due to low frequency.
An integrating capacitor C41 and a resistance element (first resistance element) R43 are connected in parallel between the inverting input terminal (-) and the output terminal of the operational amplifier OP41. Further, the output terminal of the operational amplifier OP41 is a circuit output terminal TOU.
T41 and the input terminal of the analog multiplier MUL41.
【００３３】アナログ乗算器ＭＵＬ４１は、オペアンプ
ＯＰ４１による熱ゆらぎに基づく加算ノイズと、ノイズ
発生回路２０による熱ゆらぎに基づくノイズ信号Ｓ２０
とを乗算する。図６に、アナログ乗算器ＭＵＬ４１の時
系列的な出力例を示す。The analog multiplier MUL41 generates an addition noise based on the thermal fluctuation by the operational amplifier OP41 and a noise signal S20 based on the thermal fluctuation by the noise generating circuit 20.
And multiply by FIG. 6 shows a time-series output example of the analog multiplier MUL41.
【００３４】アナログ乗算器ＭＵＬ４１の出力端子は可
変抵抗素子ＶＲ４１の一端に接続され、可変抵抗素子Ｖ
Ｒ４１の他端はオペアンプＯＰ４１の反転入力端子
（−）に接続されている。すなわち、積分回路４０にお
いては、アナログ乗算器ＭＵＬ４１の乗算した信号を、
可変抵抗素子ＶＲ４１を介してオフセット調整回路３０
による入力信号Ｓ３０に重畳させている。これにより、
オペアンプＯＰ４１により、フラクタル性を有する乱数
を連続的に発生して出力する。The output terminal of the analog multiplier MUL41 is connected to one end of the variable resistance element VR41,
The other end of R41 is connected to the inverting input terminal (-) of the operational amplifier OP41. That is, in the integration circuit 40, the signal multiplied by the analog multiplier MUL41 is
Offset adjustment circuit 30 via variable resistance element VR41
Is superimposed on the input signal S30. This allows
The operational amplifier OP41 continuously generates and outputs a fractal random number.
【００３５】このオフセット調整回路３０による入力信
号Ｓ３０に重畳させるノイズ信号は、可変抵抗素子ＶＲ
４１の抵抗値を調整することによって、そのノイズ波形
を調整することが可能である。そして、可変抵抗素子Ｖ
Ｒ４１の抵抗値Ｒｖｒ41を３２．５オームに調整した場
合の時系列的なオペアンプＯＰ４１から出力される信号
波形は、図７に示すような波形となり、可変抵抗素子Ｖ
Ｒ４１の抵抗値Ｒｖｒ41を２８０オームに調整した場合
の時系列的なオペアンプＯＰ４１から出力される信号波
形は、図８に示すような波形となる。そして、熱ゆらぎ
に基づく変動の分布は、図９に示すように、ベキ分布
（フラクタル分布）に従う。すなわち、本フラクタル乱
数発生装置１０では、積分回路４０の可変抵抗素子ＶＲ
４１の抵抗値を変化させることで、フラクタル分布を変
えることができる。The noise signal to be superimposed on the input signal S30 by the offset adjustment circuit 30 is a variable resistance element VR
By adjusting the resistance value of 41, it is possible to adjust the noise waveform. And the variable resistance element V
R41 is a signal waveform output from the series of the operational amplifier OP41 when when the resistance RVR 41 was adjusted to 32.5 ohms, a waveform as shown in FIG. 7, the variable resistor element V
Signal waveform output from the series of the operational amplifier OP41 when when the resistance RVR 41 was adjusted to 280 ohm R41 has a waveform shown in FIG. The distribution of the fluctuation based on the thermal fluctuation follows the power distribution (fractal distribution) as shown in FIG. That is, in the fractal random number generation device 10, the variable resistance element VR
By changing the resistance value of 41, the fractal distribution can be changed.
【００３６】図１０は、アナログ乗算器ＭＵＬ４１の構
成例を示すブロック図である。このアナログ乗算器ＭＵ
Ｌ４１は、負の入力電圧も含めて乗算可能な、いわゆる
４象限乗算器であり、図１０に示すように、２象限乗算
回路４１１、４１２、おおよび差動増幅回路４１３によ
り構成されている。FIG. 10 is a block diagram showing a configuration example of the analog multiplier MUL41. This analog multiplier MU
L41 is a so-called four-quadrant multiplier capable of performing multiplication including a negative input voltage, and includes two-quadrant multipliers 411 and 412 and a differential amplifier 413 as shown in FIG.
【００３７】２象限乗算回路４１１は、正の入力電圧
（ｘ1 ＋Ｅ）にｘ2 を乗算し、乗算結果（ｘ1 ・ｘ2 ＋
Ｅｘ2 ）を差動増幅回路４１３に出力する。２象限乗算
回路４１２は、負の入力電圧（−ｘ1 ＋Ｅ）にｘ2 を乗
算し、乗算結果（−ｘ1 ・ｘ2 ＋Ｅｘ2 ）を差動増幅回
路４１３に出力する。差動増幅回路４１３は、２象限乗
算回路４１１による乗算結果（ｘ1 ・ｘ2 ＋Ｅｘ2 ）と
２象限乗算回路４１２のよる乗算結果（−ｘ1 ・ｘ2 ＋
Ｅｘ2 ）を受けて、所定の演算処理を行い、ａｘ1 ｘ2
を得る。なお、±ｘ1 がノイズ発生回路２０によるノイ
ズ信号、ｘ2 がオペアンプ４１の出力信号に相当する。The two-quadrant multiplying circuit 411 multiplies the positive input voltage (x1 + E) by x2 and obtains the multiplication result (x1.x2 +
Ex2) is output to the differential amplifier circuit 413. The two-quadrant multiplication circuit 412 multiplies the negative input voltage (−x1 + E) by x2 and outputs the multiplication result (−x1 · x2 + Ex2) to the differential amplifier circuit 413. The differential amplifier circuit 413 calculates the multiplication result (x1.x2 + Ex2) by the two-quadrant multiplication circuit 411 and the multiplication result (-x1.x2 +) by the two-quadrant multiplication circuit 412.
Ex2), a predetermined calculation process is performed, and ax1 x2
Get. Note that ± x1 corresponds to the noise signal from the noise generation circuit 20, and x2 corresponds to the output signal of the operational amplifier 41.
【００３８】また、図１１は、２象限乗算回路４１１，
４１２の構成例を示す回路図である。２象限乗算回路
は、図１１に示すように、ｎｐｎ型バイポーラトランジ
スタＱ４１１，Ｑ４１２、電界効果トランジスタＦＥＴ
４１１、抵抗素子Ｒ４１１，Ｒ４１２，Ｒ４１３、およ
びオペアンプＯＰ４１１により構成される。FIG. 11 shows a two-quadrant multiplication circuit 411,
FIG. 412 is a circuit diagram illustrating a configuration example of a configuration 412. As shown in FIG. 11, the two-quadrant multiplication circuit includes npn-type bipolar transistors Q411 and Q412, a field-effect transistor FET
411, resistance elements R411, R412, R413, and an operational amplifier OP411.
【００３９】バイポーラトランジスタＱ４１１のコレク
タが抵抗素子Ｒ４１１を介して電源電圧ＶCCの供給ライ
ンに接続され、トランジスタＱ４１２のコレクタが抵抗
素子Ｒ４１２を介して電源電圧ＶCCの供給ラインに接続
されている。また、バイポーラトランジスタＱ４１１，
Ｑ４１２のベースが電圧信号Ｖｙの供給ラインに接続さ
れている。そして、バイポーラトランジスタＱ４１１，
Ｑ４１２のエミッタ同士が接続され、その接続中点が電
界効果トランジスタＦＥＴ４１１のドレインに接続され
ている。電界効果トランジスタＦＥＴ４１１のゲートが
オペアンプＯＰ４１１の出力に接続され、ソースが抵抗
素子Ｒ４１３を介して接地されているとともに、オペア
ンプＯＰ４１１の非反転入力端子（＋）に接続されてい
る。そして、オペアンプＯＰ４１１の反転入力端子
（−）が電圧信号Ｖｘの供給ラインに接続されている。The collector of the bipolar transistor Q411 via a resistor R411 is connected to the supply line of the power supply voltage V CC, and is connected to the supply line of the power supply voltage V CC collector of the transistor Q412 via a resistor R412. Further, the bipolar transistor Q411,
The base of Q412 is connected to the supply line for voltage signal Vy. Then, the bipolar transistor Q411,
The emitters of Q412 are connected to each other, and the connection midpoint is connected to the drain of field effect transistor FET411. The gate of the field effect transistor FET411 is connected to the output of the operational amplifier OP411, the source is grounded via the resistor R413, and is connected to the non-inverting input terminal (+) of the operational amplifier OP411. The inverting input terminal (-) of the operational amplifier OP411 is connected to the supply line of the voltage signal Vx.
【００４０】この２象限乗算回路では、信号Ｖｘに基づ
いて電流源として機能する電界効果トランジスタＦＥＴ
４１１および抵抗素子Ｒ４１３による電流量が調整さ
れ、入力信号ＶｙがバイポーラトランジスタＱ４１１，
Ｑ４１２のベースに供給され、ここで増幅作用を受けて
トランジスタＱ４１１，Ｑ４１２のコレクタから信号Ｖ
ｚとして出力する。この場合、Ｋをスケールファクタと
した場合、入力信号Ｖｘ，Ｖｙと出力信号Ｖｚとは次の
関係を有する。In this two-quadrant multiplication circuit, a field effect transistor FET functioning as a current source based on the signal Vx
411 and the resistance element R413 adjust the amount of current, and input signal Vy changes to bipolar transistor Q411,
The signal V412 is supplied to the base of the transistor Q412, where it is subjected to an amplifying operation and the signal V411 is supplied from the collectors of the transistors Q411 and Q412.
Output as z. In this case, when K is a scale factor, the input signals Vx, Vy and the output signal Vz have the following relationship.
【００４１】[0041]
【数２】 Ｖｚ＝ＫＶｘＶｙ …（２） Vz = KVxVy (2)
【００４２】次に、上記構成による動作を説明する。Next, the operation of the above configuration will be described.
【００４３】ノイズ発生回路２０では、正の電源電圧Ｖ
CCの供給ラインと負の電源電圧−ＶCCの供給ラインとの
間に接続された温度変化に依存性を持つツェナーダイオ
ードＺＤ２１、および抵抗素子Ｒ２１により、温度依存
性を持つ電圧信号が発生される。そして、この温度依存
性を持つ電圧信号Ｖ２１がオペアンプＯＰ２１で増幅さ
れ、所定の帯域が選択されて乗算ノイズ信号Ｓ２０とし
て積分回路４０のアナログ乗算器ＭＵＬ４１に出力され
る。In the noise generation circuit 20, the positive power supply voltage V
A voltage signal having temperature dependency is generated by a Zener diode ZD21 having a temperature change dependency and a resistance element R21 connected between the CC supply line and the negative power supply voltage -V CC supply line. . Then, the voltage signal V21 having the temperature dependency is amplified by the operational amplifier OP21, a predetermined band is selected, and the selected band is output to the analog multiplier MUL41 of the integration circuit 40 as the multiplication noise signal S20.
【００４４】また、オフセット調整回路３０において
は、積ノイズの強度を変化させたときに生じるオペアン
プＯＰ４１の出力の中心のシフト、すなわちオフセット
が調整された信号Ｓ３０が生成されて、積分回路４０の
オペアンプＯＰ４１に供給される。In the offset adjusting circuit 30, a shift of the center of the output of the operational amplifier OP41, which is generated when the intensity of the product noise is changed, that is, a signal S30 in which the offset is adjusted is generated. This is supplied to OP41.
【００４５】そして、積分回路４０においては、オペア
ンプＯＰ４１で入力信号Ｓ３０に対して所定の演算処理
が行われるが、このときその出力信号には、温度依存性
を有するオペアンプＯＰ４１の演算時の熱ゆらぎによっ
て生じる加算ノイズが含まれ、この加算ノイズを含む信
号がアナログ乗算器ＭＵＬ４１に供給される。アナログ
乗算器ＭＵＬ４１では、加算ノイズを含むノイズ信号と
ノイズ発生回路２０による熱ゆらぎに基づくノイズ信号
Ｓ２０とが乗算され、その出力信号が所望の抵抗値に調
整された可変抵抗素子ＶＲ４１を介して、オフセット調
整回路３０による入力信号Ｓ３０に重畳される。これに
より、積分回路４０では、オペアンプＯＰ４１の有する
熱雑音により自動的にフラクタル分布に従うノイズ系列
に引き込まれる。In the integrating circuit 40, a predetermined operation is performed on the input signal S30 by the operational amplifier OP41. At this time, the output signal has a thermal fluctuation in the operation of the operational amplifier OP41 having the temperature dependency. And a signal including the added noise is supplied to the analog multiplier MUL41. In the analog multiplier MUL41, the noise signal including the added noise is multiplied by the noise signal S20 based on the thermal fluctuation by the noise generating circuit 20, and the output signal is adjusted via the variable resistance element VR41 adjusted to a desired resistance value. The signal is superimposed on the input signal S30 from the offset adjustment circuit 30. As a result, the integration circuit 40 is automatically drawn into a noise sequence that follows the fractal distribution due to the thermal noise of the operational amplifier OP41.
【００４６】以上ように、積分回路４０において、いわ
ゆるフィードバック抵抗としてアナログ乗算器ＭＵＬ４
１を用いることで、仮想的に正負に変化されてフラクタ
ル分布に従うノイズ系列が発生されることにより、フラ
クタル性を有する乱数（ノイズ信号）を連続的に発生さ
れて出力される。As described above, in the integrating circuit 40, the analog multiplier MUL4 is used as a so-called feedback resistor.
By using 1, a random number (noise signal) having a fractal property is continuously generated and output by generating a noise sequence that is virtually changed to positive or negative and follows a fractal distribution.
【００４７】以上の動作よる全体の電圧の変動を方程式
で表すと、次のようになる。The variation of the entire voltage due to the above operation can be expressed by the following equation.
【００４８】[0048]
【数３】 ｄｖ0 ／ｄｔ＝（−１／Ｒｖ43／Ｃ41＋ｋμ（ｔ）／Ｒｖｒ41／Ｃ41）ｖ0 −Ｖoffset／Ｒｖ42／Ｃ41＋ξ（ｔ） …（３）Dv 0 / dt = (− 1 / Rv 43 / C 41 + kμ (t) / Rvr 41 / C 41 ) v 0 −V offset / Rv 42 / C 41 + ξ (t) (3)
【００４９】ただし、ｖ0 は積分回路４０の出力電圧、
Ｒｖ43は抵抗素子Ｒ４３の抵抗値、Ｃ41はキャパシタＣ
４１の容量、ｋは乗算器の定数、μ（ｔ）は積ノイズの
出力電圧Ｓ２０、Ｒｖｒ41は可変抵抗素子ＶＲ４１の抵
抗値、Ｖoffsetは入力信号Ｓ３０のオフセット電圧値、
Ｒｖ42は抵抗素子Ｒ４２の抵抗値、およびξ（ｔ）はオ
ペアンプＯＰ４１の熱ドリフト（加算ノイズ）を示して
いる。Where v 0 is the output voltage of the integrating circuit 40,
Rv 43 the resistance value of the resistance element R43, C 41 the capacitor C
41, k is a multiplier constant, μ (t) is the output voltage S20 of the product noise, Rvr 41 is the resistance value of the variable resistance element VR41, V offset is the offset voltage value of the input signal S30,
Rv 42 the resistance value of the resistance element R42, and xi] (t) represents the thermal drift of the operational amplifier OP41 (adding noise).
【００５０】上記式（３）において、右辺第１項がノイ
ズ発生回路２０の熱ゆらぎによる乗算ノイズ、第２項が
積分回路の加算ノイズを示す。本フラクタル乱数発生装
置１０では、右辺第１項の乗算ノイズ、および右辺第２
の加算ノイズが温度変化に伴ってランダムに変化し、こ
れにより出力がいわゆるフラクタル変動をする。したが
って、大きな変動をする乱数が高速で発生される。In the above equation (3), the first term on the right side represents multiplication noise due to thermal fluctuations of the noise generation circuit 20, and the second term represents addition noise of the integration circuit. In the fractal random number generator 10, the multiplication noise of the first term on the right side and the second
The addition noise changes randomly with the temperature change, which causes the output to undergo a so-called fractal fluctuation. Therefore, random numbers having large fluctuations are generated at high speed.
【００５１】以上説明したように、本実施形態によれ
ば、熱ゆらぎに基づく熱ノイズ信号（乗算ノイズ信号）
Ｓ２０を生成して積分回路４０のアナログ乗算器ＭＵＬ
４１に出力するノイズ発生回路２０と、積分回路４０の
入力信号Ｓ３０を生成して積分回路４０のオペアンプＯ
Ｐ４１に供給し、また、積ノイズの強度を変化させたと
きに生じるオペアンプＯＰ４１の出力の中心のシフト、
すなわちオフセットを調整するオフセット調整回路３０
と、温度依存性を有するオペアンプＯＰ４１の演算時の
熱ゆらぎによって生じる加算ノイズと、ノイズ発生回路
２０による熱ゆらぎに基づくノイズ信号Ｓ２０とを乗算
した信号を、可変抵抗素子ＶＲ４１を介してオフセット
調整回路３０による入力信号Ｓ３０に重畳させることに
より、フラクタル性を有する乱数（ノイズ信号）を連続
的に発生して出力する積分回路４０とを設けたので、予
測が困難な乱数を高速に発生することができ、また、急
激な変化を有する乱数を発生させることできる利点があ
る。また、アナログ回路のみにより構成していることか
ら、構成が簡単な乱数発生装置を、低コストで実現でき
る利点がある。As described above, according to the present embodiment, a thermal noise signal (multiplied noise signal) based on thermal fluctuations
S20 is generated and the analog multiplier MUL of the integration circuit 40 is generated.
41, and an input signal S30 of the integration circuit 40 to generate the input signal S30 of the integration circuit 40,
P41, the shift of the center of the output of the operational amplifier OP41 caused when the intensity of the product noise is changed,
That is, the offset adjustment circuit 30 for adjusting the offset
A signal obtained by multiplying the noise signal S20 based on the thermal fluctuation by the noise generating circuit 20 with the addition noise generated by the thermal fluctuation at the time of the operation of the operational amplifier OP41 having the temperature dependency and the offset adjusting circuit via the variable resistor VR41. Since an integrating circuit 40 for continuously generating and outputting a random number (noise signal) having fractal properties by superimposing the random number (noise signal) having a fractal property by superimposing the input signal S30 on the input signal S30 is provided, random numbers that are difficult to predict can be generated at high speed. There is an advantage that a random number having a rapid change can be generated. Further, since the random number generating device is constituted only by the analog circuit, there is an advantage that a random number generating device having a simple structure can be realized at low cost.
【００５２】なお、本実施形態において、各アナログ回
路の例を示したが、これらは一構成例を示すものであ
り、本発明を実現するためには、これらの回路に限定さ
れるものでないことはいうまでもない。In this embodiment, examples of each analog circuit are shown. However, these are merely examples of the configuration, and the present invention is not limited to these circuits in order to realize the present invention. Needless to say.
【００５３】[0053]
【発明の効果】以上説明したように、本発明の乱数発生
装置によれば、予測が困難な乱数を高速に発生すること
ができ、また、急激な変化を有する乱数を発生させるこ
とでき、しかも構成が簡単な乱数発生装置を、低コスト
で実現できる利点がある。As described above, according to the random number generator of the present invention, random numbers that are difficult to predict can be generated at high speed, and random numbers having a sudden change can be generated. There is an advantage that a random number generator with a simple configuration can be realized at low cost.
【図１】本発明に係るフラクタル乱数発生装置の一実施
形態を示す回路図である。FIG. 1 is a circuit diagram showing an embodiment of a fractal random number generator according to the present invention.
【図２】本発明に係るノイズ発生回路の構成例を示す回
路図である。FIG. 2 is a circuit diagram showing a configuration example of a noise generation circuit according to the present invention.
【図３】本発明に係るノイズ発生回路により発生される
乗算ノイズ信号の波形例を示す図である。FIG. 3 is a diagram illustrating a waveform example of a multiplied noise signal generated by a noise generation circuit according to the present invention.
【図４】本発明に係るオフセット調整回路の構成例を示
す回路図である。FIG. 4 is a circuit diagram showing a configuration example of an offset adjustment circuit according to the present invention.
【図５】本発明に係る積分回路のオペアンプの熱ゆらぎ
に基づく加算ノイズの波形例を示す図である。FIG. 5 is a diagram illustrating an example of a waveform of added noise based on thermal fluctuations of an operational amplifier of the integration circuit according to the present invention.
【図６】本発明に係る積分回路のアナログ乗算器の出力
波形例を示す図である。FIG. 6 is a diagram showing an example of an output waveform of an analog multiplier of the integration circuit according to the present invention.
【図７】本発明に係る積分回路において可変抵抗素子の
抵抗値を小さい値に調整した場合のオペアンプの出力信
号の波形例を示す図である。FIG. 7 is a diagram illustrating a waveform example of an output signal of an operational amplifier when the resistance value of a variable resistance element is adjusted to a small value in the integration circuit according to the present invention.
【図８】本発明に係る積分回路において可変抵抗素子の
抵抗値を大きい値に調整した場合のオペアンプの出力信
号の波形例を示す図である。FIG. 8 is a diagram showing a waveform example of an output signal of an operational amplifier when the resistance value of a variable resistance element is adjusted to a large value in the integration circuit according to the present invention.
【図９】図１の積分回路の可変抵抗素子ＶＲ４１の抵抗
値を変化させた場合のフラクタル分布を示す図である。9 is a diagram illustrating a fractal distribution when the resistance value of a variable resistance element VR41 of the integration circuit in FIG. 1 is changed.
【図１０】本発明に係る積分回路のアナログ乗算器の構
成例を示すブロック図である。FIG. 10 is a block diagram illustrating a configuration example of an analog multiplier of an integration circuit according to the present invention.
【図１１】２象限乗算回路の構成例を示す回路図であ
る。FIG. 11 is a circuit diagram illustrating a configuration example of a two-quadrant multiplication circuit.
１０…乱数発生装置、２０…ノイズ発生回路、３０…オ
フセット調整回路３０、４０…積分回路、ＯＰ２１…オ
ペアンプ、Ｒ２１，Ｒ２２，Ｒ２３，Ｒ２４…抵抗素
子、Ｃ２１，Ｃ２２…キャパシタ、ＺＤ２１…ツェナー
ダイオード、ＯＰ３１…オペアンプ、Ｒ３１，Ｒ３２…
抵抗素子、ＶＲ３１…可変抵抗素子、ＺＤ３１…ツェナ
ーダイオード、ＯＰ４１…オペアンプ、Ｒ４１，Ｒ４
２，Ｒ４３…抵抗素子、ＶＲ４１…可変抵抗素子、Ｃ４
１…キャパシタ、ＭＵＬ４１…アナログ乗算器。Reference Signs List 10 random number generator, 20 noise generating circuit, 30 offset adjusting circuit 30, 40 integrating circuit, OP21 operational amplifier, R21, R22, R23, R24 resistive element, C21, C22 capacitor, ZD21 Zener diode OP31 ... operational amplifier, R31, R32 ...
Resistance element, VR31 Variable resistance element, ZD31 Zener diode, OP41 Operational amplifier, R41, R4
2, R43: resistance element, VR41: variable resistance element, C4
1: Capacitor, MUL41: Analog multiplier.
Claims (10)
るノイズ発生回路と、 温度依存性を有する演算増幅器と、上記演算増幅器の入
力端子と出力端子間に並列に接続された積分用容量素子
と、上記温度依存性を有する演算増幅器の演算時の熱ゆ
らぎによって生じる熱ノイズと上記ノイズ発生回路によ
る熱ゆらぎに基づく熱ノイズ信号とを乗算する乗算器と
を少なくとも有し、上記乗算器の出力信号を上記演算増
幅器の入力信号に重畳させ、上記演算増幅器からフラク
タル性を有する乱数を連続的に発生して出力する積分回
路とを有する乱数発生装置。A noise generating circuit for generating a thermal noise signal based on thermal fluctuation; an operational amplifier having a temperature dependency; and an integrating capacitive element connected in parallel between an input terminal and an output terminal of the operational amplifier. A multiplier for multiplying the thermal noise generated by the thermal fluctuation at the time of the operation of the operational amplifier having the temperature dependency by the thermal noise signal based on the thermal fluctuation by the noise generating circuit; and an output signal of the multiplier. Is superimposed on an input signal of the operational amplifier, and an integrating circuit that continuously generates and outputs a fractal random number from the operational amplifier.
演算増幅器との間に抵抗素子が接続されている請求項１
記載の乱数発生装置。2. A resistance element is connected between an output terminal of a multiplier of the integration circuit and the operational amplifier.
The random number generator as described.
抵抗素子である請求項２記載の乱数発生装置。3. The random number generator according to claim 2, wherein said resistance element is a variable resistance element whose resistance value can be adjusted.
のシフトを調整可能なオフセット調整回路を有する請求
項１記載の乱数発生装置。4. The random number generator according to claim 1, further comprising an offset adjustment circuit capable of adjusting a shift of the center of the output of the operational amplifier of the integration circuit.
のシフトを調整可能なオフセット調整回路を有する請求
項２記載の乱数発生装置。5. The random number generator according to claim 2, further comprising an offset adjustment circuit capable of adjusting a shift of the center of the output of the operational amplifier of the integration circuit.
のシフトを調整可能なオフセット調整回路を有する請求
項３記載の乱数発生装置。6. The random number generator according to claim 3, further comprising an offset adjusting circuit capable of adjusting a shift of the center of the output of the operational amplifier of the integrating circuit.
るノイズ発生回路と、 温度依存性を有する演算増幅器と、上記演算増幅器の入
力端子と出力端子間に並列に接続された積分用容量素子
と、上記積分用容量素子と並列に接続された第１の抵抗
素子と、上記演算増幅器の信号入力ラインに接続された
第２の抵抗素子と、上記温度依存性を有する演算増幅器
の演算時の熱ゆらぎによって生じる熱ノイズと上記ノイ
ズ発生回路による熱ゆらぎに基づく熱ノイズ信号とを乗
算する乗算器と、上記乗算器と上記演算増幅器の入力端
子との間に接続された第３の抵抗素子とを有し、上記乗
算器の出力信号を上記第３の抵抗素子を介して上記演算
増幅器の入力信号に重畳させ、上記演算増幅器からフラ
クタル性を有する乱数を連続的に発生して出力する積分
回路とを有する乱数発生装置。7. A noise generating circuit for generating a thermal noise signal based on thermal fluctuations, an operational amplifier having a temperature dependency, and an integrating capacitive element connected in parallel between an input terminal and an output terminal of the operational amplifier. A first resistive element connected in parallel with the integrating capacitive element, a second resistive element connected to the signal input line of the operational amplifier, and heat generated during the operation of the operational amplifier having the temperature dependency. A multiplier for multiplying the thermal noise caused by the fluctuation and a thermal noise signal based on the thermal fluctuation by the noise generating circuit; and a third resistor connected between the multiplier and an input terminal of the operational amplifier. The output signal of the multiplier is superimposed on the input signal of the operational amplifier via the third resistor element, and the operational amplifier continuously generates and outputs a fractal random number. Random number generation device having a minute circuit.
な可変抵抗素子である請求項７記載の乱数発生装置。8. The random number generator according to claim 7, wherein said third resistance element is a variable resistance element whose resistance value can be adjusted.
のシフトを調整可能なオフセット調整回路を有する請求
項７記載の乱数発生装置。9. The random number generator according to claim 7, further comprising an offset adjustment circuit capable of adjusting a shift of the center of the output of the operational amplifier of the integration circuit.
心のシフトを調整可能なオフセット調整回路を有する請
求項８記載の乱数発生装置。10. The random number generator according to claim 8, further comprising an offset adjustment circuit capable of adjusting a shift of the center of the output of the operational amplifier of the integration circuit.
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