JP2001092420A - 液晶表示装置 - Google Patents
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Abstract
(57)【要約】
【課題】 シャドーイング補正のための補正電圧を供給
する補正電圧生成回路に流入、補正電圧生成回路から流
出する電流を低減し、補正電圧生成回路の部品点数を少
なくすることができる液晶表示装置を提供する。 【解決手段】 複数の走査電極と、前記複数の走査電極
と液晶層を介して対向し、かつ前記複数の走査電極と直
交する複数のデータ電極とを有する表示素子と、前記複
数の走査電極に駆動電圧を印加する走査電極駆動手段
と、前記走査電極駆動手段に駆動電圧を供給する電源回
路と、補正クロックを出力する補正クロック生成回路と
を備える液晶表示装置であって、選択された走査電極に
選択電圧を印加する期間内の、非選択電圧から選択電圧
への過渡領域以降で、選択電圧から非選択駆動電圧へ変
化する以前の所定の期間内に、選択された走査電極に補
正電圧を印加する。
する補正電圧生成回路に流入、補正電圧生成回路から流
出する電流を低減し、補正電圧生成回路の部品点数を少
なくすることができる液晶表示装置を提供する。 【解決手段】 複数の走査電極と、前記複数の走査電極
と液晶層を介して対向し、かつ前記複数の走査電極と直
交する複数のデータ電極とを有する表示素子と、前記複
数の走査電極に駆動電圧を印加する走査電極駆動手段
と、前記走査電極駆動手段に駆動電圧を供給する電源回
路と、補正クロックを出力する補正クロック生成回路と
を備える液晶表示装置であって、選択された走査電極に
選択電圧を印加する期間内の、非選択電圧から選択電圧
への過渡領域以降で、選択電圧から非選択駆動電圧へ変
化する以前の所定の期間内に、選択された走査電極に補
正電圧を印加する。
Description
【０００１】
【発明の属する技術分野】本発明は、液晶表示装置に係
わり、特に、単純マトリックス型液晶表示装置の走査電
極駆動回路に適用して有効な技術に関する。
わり、特に、単純マトリックス型液晶表示装置の走査電
極駆動回路に適用して有効な技術に関する。
【０００２】
【従来の技術】例えば、ＳＴＮ（Super Twisted Nemati
c）方式の液晶表示モジュール等の単純マトリックス型
液晶表示装置は、ノート型パソコン等の表示デバイスと
して広く用いられている。図７は、従来のＳＴＮ方式の
液晶表示モジュールの液晶表示パネルの等化回路と、周
辺回路の構成を示す図である。液晶表示パネル１０１
は、液晶を介して互いに対向配置された一対のガラス基
板を備え、一方のガラス基板の液晶側の面には、Ｘ方向
に延在し、かつ、Ｙ方向に並設される複数の走査電極
（またはコモン電極）１１が形成され、この複数の走査
電極１１は、走査電極駆動回路１０２の対応する各コモ
ンドライバに接続される。
c）方式の液晶表示モジュール等の単純マトリックス型
液晶表示装置は、ノート型パソコン等の表示デバイスと
して広く用いられている。図７は、従来のＳＴＮ方式の
液晶表示モジュールの液晶表示パネルの等化回路と、周
辺回路の構成を示す図である。液晶表示パネル１０１
は、液晶を介して互いに対向配置された一対のガラス基
板を備え、一方のガラス基板の液晶側の面には、Ｘ方向
に延在し、かつ、Ｙ方向に並設される複数の走査電極
（またはコモン電極）１１が形成され、この複数の走査
電極１１は、走査電極駆動回路１０２の対応する各コモ
ンドライバに接続される。
【０００３】また、他方のガラス基板の液晶側の面に
は、Ｙ方向に延在し、かつ、Ｘ方向に並設される複数の
データ電極（またはセグメント電極）１０が形成され、
この複数のデータ電極１０は、データ電極駆動回路１０
３の対応する各セグメントドライバに接続される。前記
複数のデータ電極１０と複数の走査電極１１との交差部
が画素領域を構成し、前記複数のデータ電極１０に前記
データ電極駆動回路１０３の各セグメントドライバから
それぞれ駆動電圧を印加し、また、前記複数の走査電極
１１に前記走査電極駆動回路１０２の各コモンドライバ
からそれぞれ駆動電圧を印加して、前記画素を駆動す
る。
は、Ｙ方向に延在し、かつ、Ｘ方向に並設される複数の
データ電極（またはセグメント電極）１０が形成され、
この複数のデータ電極１０は、データ電極駆動回路１０
３の対応する各セグメントドライバに接続される。前記
複数のデータ電極１０と複数の走査電極１１との交差部
が画素領域を構成し、前記複数のデータ電極１０に前記
データ電極駆動回路１０３の各セグメントドライバから
それぞれ駆動電圧を印加し、また、前記複数の走査電極
１１に前記走査電極駆動回路１０２の各コモンドライバ
からそれぞれ駆動電圧を印加して、前記画素を駆動す
る。
【０００４】
【発明が解決しようとする課題】単純マトリックス型液
晶表示装置において、特定の表示パターンを表示したと
きにシャドーイングと呼ばれる表示むらが発生すること
が知られている。即ち、ＳＴＮ方式の液晶パネルの等化
回路は、図７に示すような回路で表すことができ、デー
タ電極１０と走査電極１１との交点に液晶容量（ＣLC）
が形成された回路と見なせる。しかしながら、走査電極
１１およびデータ電極１０もともに、印加される電圧の
レベルが変化する際には、走査電極１１およびデータ電
極１０の配線抵抗と、液晶容量（ＣLC）との関係で、印
加される電圧に必ず波形鈍りが発生する。その上、例え
ば、図８に示すように、液晶表示パネルに横罫線を表示
した場合、液晶容量（ＣLC）は、液晶の誘電率に依存す
ることになるが、一般に、液晶の誘電率はオン領域（表
示データが「１」の領域、例えば、白）が大きく、オフ
領域（表示データが「０」の領域、例えば、黒）は小さ
くなる。
晶表示装置において、特定の表示パターンを表示したと
きにシャドーイングと呼ばれる表示むらが発生すること
が知られている。即ち、ＳＴＮ方式の液晶パネルの等化
回路は、図７に示すような回路で表すことができ、デー
タ電極１０と走査電極１１との交点に液晶容量（ＣLC）
が形成された回路と見なせる。しかしながら、走査電極
１１およびデータ電極１０もともに、印加される電圧の
レベルが変化する際には、走査電極１１およびデータ電
極１０の配線抵抗と、液晶容量（ＣLC）との関係で、印
加される電圧に必ず波形鈍りが発生する。その上、例え
ば、図８に示すように、液晶表示パネルに横罫線を表示
した場合、液晶容量（ＣLC）は、液晶の誘電率に依存す
ることになるが、一般に、液晶の誘電率はオン領域（表
示データが「１」の領域、例えば、白）が大きく、オフ
領域（表示データが「０」の領域、例えば、黒）は小さ
くなる。
【０００５】それにより、走査電極上でオン領域がオフ
領域に対して割合が多くなると選択電圧の波形なまりが
大きくなる。また逆に、走査電極上でオン領域がオフ領
域に対して割合が小さくなると選択電圧の波形なまりが
小さくなる。この波形なまりの違いにより、各画素（液
晶容量（ＣLC））に印加される駆動電圧の実効値が相違
することになり、オフ領域がある横罫線の左右では、各
画素に印加される駆動電圧の実効値が高くなり背景色よ
りも明るくなる。
領域に対して割合が多くなると選択電圧の波形なまりが
大きくなる。また逆に、走査電極上でオン領域がオフ領
域に対して割合が小さくなると選択電圧の波形なまりが
小さくなる。この波形なまりの違いにより、各画素（液
晶容量（ＣLC））に印加される駆動電圧の実効値が相違
することになり、オフ領域がある横罫線の左右では、各
画素に印加される駆動電圧の実効値が高くなり背景色よ
りも明るくなる。
【０００６】このシャドーイングを補正する技術は、こ
れまでにもいくつか提案されているが、本出願人は、１
ライン中の「１」または「０」の表示データ数をカウン
トし、その数に応じて、走査電極に選択電圧を印加する
期間内に、補正電圧印加期間を設けて、各画素に印加す
る駆動電圧の実効値を補正する方式を提案している。な
お、この補正方式では、補正電圧の電圧レベルは選択電
圧の電圧レベルより小さい。
れまでにもいくつか提案されているが、本出願人は、１
ライン中の「１」または「０」の表示データ数をカウン
トし、その数に応じて、走査電極に選択電圧を印加する
期間内に、補正電圧印加期間を設けて、各画素に印加す
る駆動電圧の実効値を補正する方式を提案している。な
お、この補正方式では、補正電圧の電圧レベルは選択電
圧の電圧レベルより小さい。
【０００７】しかしながら、前記提案済みの補正方式で
は、補正電圧を供給する補正電圧生成回路から流出、あ
るいは流入する電流量について考慮されておらず、補正
電圧生成回路での消費電力が大きいという問題があっ
た。即ち、前記提案済みの補正方式では、図９に示すよ
うに、補正電圧を印加する期間が、選択電圧の立上りの
過渡領域にあり、そのため、補正電圧生成回路は、選択
された走査電極上の全画素の液晶容量（ＣLC）に充放電
電流を供給する必要があり、補正電圧生成回路から流
出、あるいは流入する電流量が大きくなってしまう。そ
のため、補正電圧生成回路は、図１０に示すように、分
割抵抗回路（Ｒ１１〜Ｒ１３）の他に、電流増幅のため
のバイポーラトランジスタ（ＰＮＰ，ＮＰＮ）が必要と
なり、液晶表示装置全体の消費電力が増大するともに、
余分な部品（例えば、図１０に示すバイポーラトランジ
スタ等）が必要となり、コストが上昇することになる。
は、補正電圧を供給する補正電圧生成回路から流出、あ
るいは流入する電流量について考慮されておらず、補正
電圧生成回路での消費電力が大きいという問題があっ
た。即ち、前記提案済みの補正方式では、図９に示すよ
うに、補正電圧を印加する期間が、選択電圧の立上りの
過渡領域にあり、そのため、補正電圧生成回路は、選択
された走査電極上の全画素の液晶容量（ＣLC）に充放電
電流を供給する必要があり、補正電圧生成回路から流
出、あるいは流入する電流量が大きくなってしまう。そ
のため、補正電圧生成回路は、図１０に示すように、分
割抵抗回路（Ｒ１１〜Ｒ１３）の他に、電流増幅のため
のバイポーラトランジスタ（ＰＮＰ，ＮＰＮ）が必要と
なり、液晶表示装置全体の消費電力が増大するともに、
余分な部品（例えば、図１０に示すバイポーラトランジ
スタ等）が必要となり、コストが上昇することになる。
【０００８】本発明は、前記従来技術の問題点を解決す
るためになされたものであり、本発明の目的は、液晶表
示装置において、シャドーイング補正のための補正電圧
を供給する補正電圧生成回路に流入、補正電圧生成回路
から流出する電流を低減し、補正電圧生成回路の部品点
数を少なくすることが可能となる技術を提供することに
ある。また、本発明の他の目的は、液晶表示装置におい
て、消費電力を低減し、かつ、コストを低減することが
可能となる技術を提供することにある。本発明の前記な
らびにその他の目的と新規な特徴は、本明細書の記述及
び添付図面によって明らかにする。
るためになされたものであり、本発明の目的は、液晶表
示装置において、シャドーイング補正のための補正電圧
を供給する補正電圧生成回路に流入、補正電圧生成回路
から流出する電流を低減し、補正電圧生成回路の部品点
数を少なくすることが可能となる技術を提供することに
ある。また、本発明の他の目的は、液晶表示装置におい
て、消費電力を低減し、かつ、コストを低減することが
可能となる技術を提供することにある。本発明の前記な
らびにその他の目的と新規な特徴は、本明細書の記述及
び添付図面によって明らかにする。
【０００９】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
下記の通りである。即ち、本発明は、複数の走査電極
と、前記複数の走査電極と液晶層を介して対向し、かつ
前記複数の走査電極と直交する複数のデータ電極とを有
する表示素子と、前記複数の走査電極に、非選択電圧、
選択電圧、あるいは補正電圧を印加する走査電極駆動手
段と、前記走査電極駆動手段に、前記非選択電圧、選択
電圧および補正電圧を供給する電源回路と、前記走査電
極に印加する選択電圧の実効値を制御する補正クロック
を出力する補正クロック生成回路とを備える液晶表示装
置であって、前記補正クロック生成回路は、前記選択さ
れた走査電極に選択電圧を印加する期間内の、前記非選
択電圧から前記選択電圧への過渡領域以降で、前記選択
電圧から前記非選択駆動電圧へ変化する以前の所定の期
間内に補正クロックを生成して前記走査電極駆動手段に
出力し、前記走査電極駆動手段は、前記補正クロックの
Ｈレベル（またはＬレベル）の期間内に、前記選択され
た走査電極に前記補正電圧を印加することを特徴とす
る。
発明のうち、代表的なものの概要を簡単に説明すれば、
下記の通りである。即ち、本発明は、複数の走査電極
と、前記複数の走査電極と液晶層を介して対向し、かつ
前記複数の走査電極と直交する複数のデータ電極とを有
する表示素子と、前記複数の走査電極に、非選択電圧、
選択電圧、あるいは補正電圧を印加する走査電極駆動手
段と、前記走査電極駆動手段に、前記非選択電圧、選択
電圧および補正電圧を供給する電源回路と、前記走査電
極に印加する選択電圧の実効値を制御する補正クロック
を出力する補正クロック生成回路とを備える液晶表示装
置であって、前記補正クロック生成回路は、前記選択さ
れた走査電極に選択電圧を印加する期間内の、前記非選
択電圧から前記選択電圧への過渡領域以降で、前記選択
電圧から前記非選択駆動電圧へ変化する以前の所定の期
間内に補正クロックを生成して前記走査電極駆動手段に
出力し、前記走査電極駆動手段は、前記補正クロックの
Ｈレベル（またはＬレベル）の期間内に、前記選択され
た走査電極に前記補正電圧を印加することを特徴とす
る。
【００１０】また、本発明は、前記補正クロック生成回
路が、前記選択電圧が規定の電圧レベルの９８％以上の
電圧レベル以上となった時点で、前記補正クロックを出
力することを特徴とする。また、本発明は、前記補正ク
ロック生成回路が、クロック生成回路と、ラインクロッ
ク信号の入力後に、前記クロック生成回路からのクロッ
クを所定数カウントする第１のカウンタと、前記第１の
カウンタからの出力に基づき、補正クロックを出力する
演算回路とを有することを特徴とする。また、本発明
は、前記補正クロック生成回路が、前記選択された走査
電極上の、オン領域あるいはオフ領域の画素数をカウン
トする第２のカウンタを有し、前記演算回路が、前記第
２のカウンタでカウントされたオン領域の画素数、また
はオフ領域の画素数により、あるいは、前記第２のカウ
ンタでカウントされたオン領域の画素数またはオフ領域
の画素数に基づき、オン領域の画素数とオフ領域の画素
数との比により、前記補正クロックのＨレベル（または
Ｌレベル）の期間を決定することを特徴とする。また、
本発明は、前記電源回路が、前記選択電圧を生成するＤ
Ｃ／ＤＣコンバータと、前記ＤＣ／ＤＣコンバータから
出力される選択電圧から補正電圧を生成する補正電圧生
成回路とを有し、前記補正電圧生成回路は、抵抗分圧回
路で構成されることを特徴とする。
路が、前記選択電圧が規定の電圧レベルの９８％以上の
電圧レベル以上となった時点で、前記補正クロックを出
力することを特徴とする。また、本発明は、前記補正ク
ロック生成回路が、クロック生成回路と、ラインクロッ
ク信号の入力後に、前記クロック生成回路からのクロッ
クを所定数カウントする第１のカウンタと、前記第１の
カウンタからの出力に基づき、補正クロックを出力する
演算回路とを有することを特徴とする。また、本発明
は、前記補正クロック生成回路が、前記選択された走査
電極上の、オン領域あるいはオフ領域の画素数をカウン
トする第２のカウンタを有し、前記演算回路が、前記第
２のカウンタでカウントされたオン領域の画素数、また
はオフ領域の画素数により、あるいは、前記第２のカウ
ンタでカウントされたオン領域の画素数またはオフ領域
の画素数に基づき、オン領域の画素数とオフ領域の画素
数との比により、前記補正クロックのＨレベル（または
Ｌレベル）の期間を決定することを特徴とする。また、
本発明は、前記電源回路が、前記選択電圧を生成するＤ
Ｃ／ＤＣコンバータと、前記ＤＣ／ＤＣコンバータから
出力される選択電圧から補正電圧を生成する補正電圧生
成回路とを有し、前記補正電圧生成回路は、抵抗分圧回
路で構成されることを特徴とする。
【００１１】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を詳細に説明する。なお、実施の形態を説明す
るための全図において、同一機能を有するものは同一符
号を付け、その繰り返しの説明は省略する。
施の形態を詳細に説明する。なお、実施の形態を説明す
るための全図において、同一機能を有するものは同一符
号を付け、その繰り返しの説明は省略する。
【００１２】［実施の形態１］図１は、本発明の実施の
形態の単純マトリックス型液晶表示モジュールの概略構
成を示すブロック図である。本実施の形態の液晶表示モ
ジュールは、複数走査ライン選択駆動方法により駆動さ
れる。この複数走査ライン選択駆動方法は、液晶表示パ
ネルの走査電極に、複数の走査電極（本実施の形態では
２走査電極）ずつ直交関数（例えば、ウオルシュ関数）
に対応した選択電圧を順次印加し、１フレーム期間で全
ての走査電極を走査すると、再び同じ動作を繰り返す方
法である。この場合に、液晶表示パネルのデータ電極に
は、選択走査された走査電極における直交関数の値およ
び表示データの値との一致数に応じた駆動電圧が印加さ
れる。
形態の単純マトリックス型液晶表示モジュールの概略構
成を示すブロック図である。本実施の形態の液晶表示モ
ジュールは、複数走査ライン選択駆動方法により駆動さ
れる。この複数走査ライン選択駆動方法は、液晶表示パ
ネルの走査電極に、複数の走査電極（本実施の形態では
２走査電極）ずつ直交関数（例えば、ウオルシュ関数）
に対応した選択電圧を順次印加し、１フレーム期間で全
ての走査電極を走査すると、再び同じ動作を繰り返す方
法である。この場合に、液晶表示パネルのデータ電極に
は、選択走査された走査電極における直交関数の値およ
び表示データの値との一致数に応じた駆動電圧が印加さ
れる。
【００１３】同図に示すように、本実施の形態の液晶表
示モジュールは、液晶表示パネル（本発明の液晶表示素
子）１０１と、２ラインを同時に選択する走査電極駆動
回路１０２と、走査電極駆動回路１０２が選択する２ラ
イン上の表示状態を決定するデータ電極駆動回路１０３
と、電源回路１０４と、補正クロック生成回路１０５
と、直交関数発生回路１０６とで構成される。なお、図
示は省略しているが、走査電極駆動回路１０２は、それ
ぞれ複数のコモンドライバで構成され、同様に、データ
電極駆動回路１０３も、それぞれ複数のセグメントドラ
イバで構成される。また、図１に示すように、本実施の
形態の液晶表示モジュールには、液晶コントローラ（図
示せず）から、８ビットパラレルの表示データ（Ｄ７〜
Ｄ０）、表示データ（Ｄ７〜Ｄ０）に同期したデータラ
ッチクロック信号（データクロック信号；ＣＬ２）、１
周期で１ラインのデータが送られるラインクロック信号
（ＣＬ１）、１フレーム期間の最初を示す先頭ラインク
ロック信号（フレーム周期信号あるいはフレームパルス
信号；（ＦＬＭ）、“０”のとき表示が停止される表示
オフ制御信号（ＤＩＳＰＯＦＦ）が入力される。
示モジュールは、液晶表示パネル（本発明の液晶表示素
子）１０１と、２ラインを同時に選択する走査電極駆動
回路１０２と、走査電極駆動回路１０２が選択する２ラ
イン上の表示状態を決定するデータ電極駆動回路１０３
と、電源回路１０４と、補正クロック生成回路１０５
と、直交関数発生回路１０６とで構成される。なお、図
示は省略しているが、走査電極駆動回路１０２は、それ
ぞれ複数のコモンドライバで構成され、同様に、データ
電極駆動回路１０３も、それぞれ複数のセグメントドラ
イバで構成される。また、図１に示すように、本実施の
形態の液晶表示モジュールには、液晶コントローラ（図
示せず）から、８ビットパラレルの表示データ（Ｄ７〜
Ｄ０）、表示データ（Ｄ７〜Ｄ０）に同期したデータラ
ッチクロック信号（データクロック信号；ＣＬ２）、１
周期で１ラインのデータが送られるラインクロック信号
（ＣＬ１）、１フレーム期間の最初を示す先頭ラインク
ロック信号（フレーム周期信号あるいはフレームパルス
信号；（ＦＬＭ）、“０”のとき表示が停止される表示
オフ制御信号（ＤＩＳＰＯＦＦ）が入力される。
【００１４】また、本実施の形態の電源回路１０４に
は、表示システム本体（図示せず）から、外部電源電圧
（ＶＣＣ，ＧＮＤ）が供給され、電源回路１０４は、こ
の外部電源電圧（ＶＣＣ，ＧＮＤ）から画素駆動用の駆
動電圧（ＶＨ，ＶＨＡ，ＶＬ，ＶＬＡ，Ｖ０，Ｖ１，Ｖ
２）を生成する。電源回路１０４は、（ＶＨ，ＶＨＡ，
Ｖ１，ＶＬＡ，ＶＬ）の駆動電圧を、走査電極駆動回路
１０２の各コモンドライバに供給し、（Ｖ０，Ｖ１，Ｖ
２）の駆動電圧を、データ電極駆動回路１０３の各セグ
メントドライバに供給する。
は、表示システム本体（図示せず）から、外部電源電圧
（ＶＣＣ，ＧＮＤ）が供給され、電源回路１０４は、こ
の外部電源電圧（ＶＣＣ，ＧＮＤ）から画素駆動用の駆
動電圧（ＶＨ，ＶＨＡ，ＶＬ，ＶＬＡ，Ｖ０，Ｖ１，Ｖ
２）を生成する。電源回路１０４は、（ＶＨ，ＶＨＡ，
Ｖ１，ＶＬＡ，ＶＬ）の駆動電圧を、走査電極駆動回路
１０２の各コモンドライバに供給し、（Ｖ０，Ｖ１，Ｖ
２）の駆動電圧を、データ電極駆動回路１０３の各セグ
メントドライバに供給する。
【００１５】なお、図１において、ＶＣＯＮは画素駆動
用の駆動電圧の電圧レベルを調整する制御信号電圧であ
る。また、直交関数発生回路１０６は、直交関数信号
（Ｗ１，Ｗ２）を生成し、この直交関数信号（Ｗ１，Ｗ
２）を、走査電極駆動回路１０２の各コモンドライバ
と、データ電極駆動回路１０３の各セグメントドライバ
に供給する。
用の駆動電圧の電圧レベルを調整する制御信号電圧であ
る。また、直交関数発生回路１０６は、直交関数信号
（Ｗ１，Ｗ２）を生成し、この直交関数信号（Ｗ１，Ｗ
２）を、走査電極駆動回路１０２の各コモンドライバ
と、データ電極駆動回路１０３の各セグメントドライバ
に供給する。
【００１６】補正クロック生成回路１０５は、走査電極
に印加される選択電圧の実行値を調整するための補正ク
ロック（ＣＣ１，ＣＣ２）を生成する。なお、補正クロ
ック（ＣＣ１）は、同時選択される奇数行の走査電極の
選択電圧の実効値を調整するための補正クロックであ
り、補正クロック（ＣＣ２）は、同時選択される偶数行
の走査電極の選択電圧の実効値を調整するための補正ク
ロックである。また、この補正クロック（ＣＣ１，ＣＣ
２）は、「１」または「０」の表示データのカウント数
に応じて、そのパルス幅が変更され、そのパルス幅は、
走査電極に選択電圧が印加される期間内とする。
に印加される選択電圧の実行値を調整するための補正ク
ロック（ＣＣ１，ＣＣ２）を生成する。なお、補正クロ
ック（ＣＣ１）は、同時選択される奇数行の走査電極の
選択電圧の実効値を調整するための補正クロックであ
り、補正クロック（ＣＣ２）は、同時選択される偶数行
の走査電極の選択電圧の実効値を調整するための補正ク
ロックである。また、この補正クロック（ＣＣ１，ＣＣ
２）は、「１」または「０」の表示データのカウント数
に応じて、そのパルス幅が変更され、そのパルス幅は、
走査電極に選択電圧が印加される期間内とする。
【００１７】図２は、本実施の形態の走査電極駆動回路
１０２の各コモンドライバの概略構成を示すブロック図
である。同図において、１２０はクロック制御回路、１
２１は走査ラインセレクタ、１２３はレベルシフタ・デ
コーダ、１２４は電圧セレクタである。クロック制御回
路１２０は、ラインクロック信号（ＣＬ１）、先頭ライ
ンクロック信号（ＦＬＭ）に基づいて、走査ラインセレ
クタ１２１を制御する制御信号を発生する。走査ライン
セレクタ１２１は、例えば、出力端子数分の図示しない
セレクト回路を有し、クロック制御回路１２０の制御出
力に基づいて、出力端子数分のライン選択信号を生成し
てレベルシフタ・デコーダ１２３に出力する。このライ
ン選択信号は、それぞれ出力端子に接続される走査電極
に１対１で対応しており、同時に駆動する２つの走査電
極に対応する２つのライン選択信号のみが同一の走査期
間に“Ｈｉｇｈレベル”（以下、単に、Ｈレベルと称す
る。）となる。なお、走査ラインセレクタ１２１は、表
示オフ制御信号（ＤＩＳＰＯＦＦ）が“Ｌｏｗレベル”
（以下、単に、Ｌレベルと称する。）の場合にはリセッ
ト状態となり、ライン選択信号を全てＬレベルにする。
１０２の各コモンドライバの概略構成を示すブロック図
である。同図において、１２０はクロック制御回路、１
２１は走査ラインセレクタ、１２３はレベルシフタ・デ
コーダ、１２４は電圧セレクタである。クロック制御回
路１２０は、ラインクロック信号（ＣＬ１）、先頭ライ
ンクロック信号（ＦＬＭ）に基づいて、走査ラインセレ
クタ１２１を制御する制御信号を発生する。走査ライン
セレクタ１２１は、例えば、出力端子数分の図示しない
セレクト回路を有し、クロック制御回路１２０の制御出
力に基づいて、出力端子数分のライン選択信号を生成し
てレベルシフタ・デコーダ１２３に出力する。このライ
ン選択信号は、それぞれ出力端子に接続される走査電極
に１対１で対応しており、同時に駆動する２つの走査電
極に対応する２つのライン選択信号のみが同一の走査期
間に“Ｈｉｇｈレベル”（以下、単に、Ｈレベルと称す
る。）となる。なお、走査ラインセレクタ１２１は、表
示オフ制御信号（ＤＩＳＰＯＦＦ）が“Ｌｏｗレベル”
（以下、単に、Ｌレベルと称する。）の場合にはリセッ
ト状態となり、ライン選択信号を全てＬレベルにする。
【００１８】レベルシフタ・デコーダ１２３は、ライン
選択信号と、直交関数信号（Ｗ１，Ｗ２）と、補正クロ
ック（ＣＣ１，ＣＣ２）の電圧レベルをレベルシフトす
るとともに、ライン選択信号と、直交関数信号（Ｗ１，
Ｗ２）と、補正クロック（ＣＣ１，ＣＣ２）との対応関
係にしたがって、画素駆動用の（ＶＨ，ＶＨＡ，Ｖ１，
ＶＬＨ，ＶＬ）の駆動電圧を選択するための選択信号を
出力する。電圧セレクタ１２４は、例えば、一端側が
（ＶＨ，ＶＨＡ，Ｖ１，ＶＬＨ，ＶＬ）の駆動電圧のい
ずれか１つに接続され、他端側が１つの出力端子に接続
される複数のゲート回路（例えば、トランスファーゲー
ト回路）群で構成され、レベルシフタ・デコーダ１２３
からの選択信号にしたがって、各出力端子に選択信号に
応じた駆動電圧を出力する。
選択信号と、直交関数信号（Ｗ１，Ｗ２）と、補正クロ
ック（ＣＣ１，ＣＣ２）の電圧レベルをレベルシフトす
るとともに、ライン選択信号と、直交関数信号（Ｗ１，
Ｗ２）と、補正クロック（ＣＣ１，ＣＣ２）との対応関
係にしたがって、画素駆動用の（ＶＨ，ＶＨＡ，Ｖ１，
ＶＬＨ，ＶＬ）の駆動電圧を選択するための選択信号を
出力する。電圧セレクタ１２４は、例えば、一端側が
（ＶＨ，ＶＨＡ，Ｖ１，ＶＬＨ，ＶＬ）の駆動電圧のい
ずれか１つに接続され、他端側が１つの出力端子に接続
される複数のゲート回路（例えば、トランスファーゲー
ト回路）群で構成され、レベルシフタ・デコーダ１２３
からの選択信号にしたがって、各出力端子に選択信号に
応じた駆動電圧を出力する。
【００１９】図３は、本実施の形態の電源回路１０４の
回路構成を示す回路図である。同図に示すように、本実
施の形態の電源回路１０４は、ＤＣ／ＤＣコンバータ１
３０と、データ電圧生成回路１３１と、補正電圧生成回
路１３２とで構成される。ＤＣ／ＤＣコンバータ１３０
は、外部電源電圧（ＶＣＣ，ＧＮＤ）から、ＶＨとＶＬ
の駆動電圧を生成する。データ電圧生成回路１３１は、
ＤＣ／ＤＣコンバータ１３０で生成されたＶＨとＶＬの
駆動電圧を、分圧抵抗（Ｒ１〜Ｒ４）により分圧して、
（Ｖ０，Ｖ１，Ｖ２）の駆動電圧を生成する。この（Ｖ
０，Ｖ１，Ｖ２）の駆動電圧は、オペアンプ（ＯＰ１〜
ＯＰ３）で構成されるボルテージホロワ回路を介して出
力される。補正電圧生成回路１３２は、ＤＣ／ＤＣコン
バータ１３０で生成されたＶＨとＶＬの駆動電圧を、分
圧抵抗（Ｒ１１〜Ｒ１３）により分圧して、ＶＨＡとＶ
ＬＡの駆動電圧を生成する。
回路構成を示す回路図である。同図に示すように、本実
施の形態の電源回路１０４は、ＤＣ／ＤＣコンバータ１
３０と、データ電圧生成回路１３１と、補正電圧生成回
路１３２とで構成される。ＤＣ／ＤＣコンバータ１３０
は、外部電源電圧（ＶＣＣ，ＧＮＤ）から、ＶＨとＶＬ
の駆動電圧を生成する。データ電圧生成回路１３１は、
ＤＣ／ＤＣコンバータ１３０で生成されたＶＨとＶＬの
駆動電圧を、分圧抵抗（Ｒ１〜Ｒ４）により分圧して、
（Ｖ０，Ｖ１，Ｖ２）の駆動電圧を生成する。この（Ｖ
０，Ｖ１，Ｖ２）の駆動電圧は、オペアンプ（ＯＰ１〜
ＯＰ３）で構成されるボルテージホロワ回路を介して出
力される。補正電圧生成回路１３２は、ＤＣ／ＤＣコン
バータ１３０で生成されたＶＨとＶＬの駆動電圧を、分
圧抵抗（Ｒ１１〜Ｒ１３）により分圧して、ＶＨＡとＶ
ＬＡの駆動電圧を生成する。
【００２０】図４は、本実施の形態の補正クロック生成
回路１０５を説明するための図であり、同図（ａ）は、
本実施の形態の補正クロック生成回路１０５の概略構成
を示すブロック図、同図（ｂ）は、同図（ａ）に示す各
部の信号波形を示す図である。同図に示すように、本実
施の形態の補正クロック生成回路１０５は、データカウ
ンタ１４０と、クロック発振回路１４１と、クロックカ
ウンタ１４２と、補正量演算回路１４３とで構成され
る。同図（ｂ）に示すように、クロック発振回路１４１
は、クロック（ＸＣＬＫ）を生成する。データカウンタ
１４０は、１走査ライン上の「１」または「０」の表示
データ数をカウントする。当該データカウンタ１４０で
のカウント数により、補正量演算回路１４３は補正量、
即ち、クロック発振回路１４１で生成されるクロック
（ＸＣＬＫ）のカウント数を決定する。
回路１０５を説明するための図であり、同図（ａ）は、
本実施の形態の補正クロック生成回路１０５の概略構成
を示すブロック図、同図（ｂ）は、同図（ａ）に示す各
部の信号波形を示す図である。同図に示すように、本実
施の形態の補正クロック生成回路１０５は、データカウ
ンタ１４０と、クロック発振回路１４１と、クロックカ
ウンタ１４２と、補正量演算回路１４３とで構成され
る。同図（ｂ）に示すように、クロック発振回路１４１
は、クロック（ＸＣＬＫ）を生成する。データカウンタ
１４０は、１走査ライン上の「１」または「０」の表示
データ数をカウントする。当該データカウンタ１４０で
のカウント数により、補正量演算回路１４３は補正量、
即ち、クロック発振回路１４１で生成されるクロック
（ＸＣＬＫ）のカウント数を決定する。
【００２１】クロックカウンタ１４２は、ラインクロッ
ク信号（ＣＬ１）がＨレベルとなった時点（立ち上がり
時点）から、クロック発振回路１４１で生成されるクロ
ック（ＸＣＬＫ）をカウントし、所定のカウント数にな
った時に、補正量演算回路１４３に出力信号を出力す
る。補正量演算回路１４３は、クロックカウンタ１４２
からの出力信号に基づき、補正クロック（ＣＣ１，ＣＣ
２）をＨレベルにし、同時に、クロック発振回路１４１
で生成されるクロック（ＸＣＬＫ）をカウントする。こ
のクロック（ＸＣＬＫ）のカウント数が、データカウン
タ１４０でのカウント数により決定されるクロック（Ｘ
ＣＬＫ）のカウント数と成った時に、補正クロック（Ｃ
Ｃ１，ＣＣ２）をＬレベルとする。
ク信号（ＣＬ１）がＨレベルとなった時点（立ち上がり
時点）から、クロック発振回路１４１で生成されるクロ
ック（ＸＣＬＫ）をカウントし、所定のカウント数にな
った時に、補正量演算回路１４３に出力信号を出力す
る。補正量演算回路１４３は、クロックカウンタ１４２
からの出力信号に基づき、補正クロック（ＣＣ１，ＣＣ
２）をＨレベルにし、同時に、クロック発振回路１４１
で生成されるクロック（ＸＣＬＫ）をカウントする。こ
のクロック（ＸＣＬＫ）のカウント数が、データカウン
タ１４０でのカウント数により決定されるクロック（Ｘ
ＣＬＫ）のカウント数と成った時に、補正クロック（Ｃ
Ｃ１，ＣＣ２）をＬレベルとする。
【００２２】このように、本実施の形態では、ラインク
ロック信号（ＣＬ１）が立ち上がり時点から（Ｔ１）時
間遅れて補正クロック（ＣＣ１，ＣＣ２）がＨレベルと
なる。また、この補正クロック（ＣＣ１，ＣＣ２）のＨ
レベルの期間（Ｔ２）は、１走査ライン上の「１」また
は「０」の表示データ数により変動する。即ち、本実施
の形態では、補正クロック（ＣＣ１，ＣＣ２）のＨレベ
ルの期間（Ｔ２）は、選択された走査電極上のオン領域
の画素数、またはオフ領域の画素数により決定される。
なお、補正クロック（ＣＣ１，ＣＣ２）のＨレベルの期
間（Ｔ２）を、選択された走査電極上のオン領域の画素
数と、オフ領域の画素数との比で決定するようにしても
よい。
ロック信号（ＣＬ１）が立ち上がり時点から（Ｔ１）時
間遅れて補正クロック（ＣＣ１，ＣＣ２）がＨレベルと
なる。また、この補正クロック（ＣＣ１，ＣＣ２）のＨ
レベルの期間（Ｔ２）は、１走査ライン上の「１」また
は「０」の表示データ数により変動する。即ち、本実施
の形態では、補正クロック（ＣＣ１，ＣＣ２）のＨレベ
ルの期間（Ｔ２）は、選択された走査電極上のオン領域
の画素数、またはオフ領域の画素数により決定される。
なお、補正クロック（ＣＣ１，ＣＣ２）のＨレベルの期
間（Ｔ２）を、選択された走査電極上のオン領域の画素
数と、オフ領域の画素数との比で決定するようにしても
よい。
【００２３】これにより、図５に示すように、本実施の
形態では、補正クロックパルス（ＣＣ１，ＣＣ２）の立
上り時点が、選択電圧（ＶＨ，ＶＬ）の立ち上がり時
の、過渡領域以降となる。それにより、補正電圧（ＶＨ
Ａ，ＶＬＡ）は、ほぼ選択電圧（ＶＨ，ＶＬ）レベルか
ら電圧変動となるため、補正電圧生成回路１３２は、選
択された走査電極上の全画素の液晶容量（ＣLC）に充放
電電流を供給する必要がない。このため、本実施の形態
の補正電圧生成回路１３２は、図３に示すように、高抵
抗の分割抵抗（Ｒ１１〜Ｒ１３）回路とコンデンサ
（Ｃ）のみの簡単な回路構成することができる。
形態では、補正クロックパルス（ＣＣ１，ＣＣ２）の立
上り時点が、選択電圧（ＶＨ，ＶＬ）の立ち上がり時
の、過渡領域以降となる。それにより、補正電圧（ＶＨ
Ａ，ＶＬＡ）は、ほぼ選択電圧（ＶＨ，ＶＬ）レベルか
ら電圧変動となるため、補正電圧生成回路１３２は、選
択された走査電極上の全画素の液晶容量（ＣLC）に充放
電電流を供給する必要がない。このため、本実施の形態
の補正電圧生成回路１３２は、図３に示すように、高抵
抗の分割抵抗（Ｒ１１〜Ｒ１３）回路とコンデンサ
（Ｃ）のみの簡単な回路構成することができる。
【００２４】なお、図６に示すように、補正クロック
（ＣＣ１，ＣＣ２）がＨレベルとなる時点は、選択電圧
（ＶＨ，ＶＬ）の電圧レベルが、正規電圧レベルの９８
％以上の電圧レベルとなった時点以降が好ましい。以上
説明したように、本実施の形態によれば、シャドーイン
グ補正のための補正電圧を供給する補正電圧生成回路に
流入、補正電圧生成回路から流出する電流を低減するこ
とができ、補正電圧生成回路の部品点数を少なくするこ
とが可能となる。これにより、消費電力を低減し、か
つ、コストを低減することが可能となる。
（ＣＣ１，ＣＣ２）がＨレベルとなる時点は、選択電圧
（ＶＨ，ＶＬ）の電圧レベルが、正規電圧レベルの９８
％以上の電圧レベルとなった時点以降が好ましい。以上
説明したように、本実施の形態によれば、シャドーイン
グ補正のための補正電圧を供給する補正電圧生成回路に
流入、補正電圧生成回路から流出する電流を低減するこ
とができ、補正電圧生成回路の部品点数を少なくするこ
とが可能となる。これにより、消費電力を低減し、か
つ、コストを低減することが可能となる。
【００２５】なお、前記説明では、本発明を、複数走査
ライン選択駆動方法により駆動される液晶表示モジュー
ルに適用した実施の形態について説明したが、本発明は
これに限定されるものではなく、Ａｌｔ Ｐｌｅｓｈｋ
ｏ駆動法（スマートアドレッシングもしくはＨＩＦＡＳ
とも呼ばれる）の線順次駆動方法より駆動される液晶表
示モジュールにも適用可能である。以上、本発明者によ
ってなされた発明を、前記実施の形態に基づき具体的に
説明したが、本発明は、前記実施の形態に限定されるも
のではなく、その要旨を逸脱しない範囲において種々変
更可能であることは勿論である。
ライン選択駆動方法により駆動される液晶表示モジュー
ルに適用した実施の形態について説明したが、本発明は
これに限定されるものではなく、Ａｌｔ Ｐｌｅｓｈｋ
ｏ駆動法（スマートアドレッシングもしくはＨＩＦＡＳ
とも呼ばれる）の線順次駆動方法より駆動される液晶表
示モジュールにも適用可能である。以上、本発明者によ
ってなされた発明を、前記実施の形態に基づき具体的に
説明したが、本発明は、前記実施の形態に限定されるも
のではなく、その要旨を逸脱しない範囲において種々変
更可能であることは勿論である。
【００２６】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。 （１）本発明の液晶表示装置によれば、シャドーイング
補正のための補正電圧を供給する補正電圧生成回路に流
入、補正電圧生成回路から流出する電流を低減すること
が可能となり、補正電圧生成回路の部品点数を少なくす
ることが可能となる。 （２）本発明の液晶表示装置によれば、消費電力を低減
し、かつ、コストを低減することが可能となる。
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。 （１）本発明の液晶表示装置によれば、シャドーイング
補正のための補正電圧を供給する補正電圧生成回路に流
入、補正電圧生成回路から流出する電流を低減すること
が可能となり、補正電圧生成回路の部品点数を少なくす
ることが可能となる。 （２）本発明の液晶表示装置によれば、消費電力を低減
し、かつ、コストを低減することが可能となる。
【図面の簡単な説明】
【図１】本発明の実施の形態の単純マトリックス型液晶
表示モジュールの概略構成を示すブロック図である。
表示モジュールの概略構成を示すブロック図である。
【図２】本発明の実施の形態の走査電極駆動回路の各コ
モンドライバの概略構成を示すブロック図である。
モンドライバの概略構成を示すブロック図である。
【図３】本発明の実施の形態の電源回路の回路構成示す
回路図である。
回路図である。
【図４】本発明の実施の形態の補正クロック生成回路を
説明するための図である。
説明するための図である。
【図５】本発明の実施の形態の液晶表示モジュールの補
正電圧印加時点を説明するための図である。
正電圧印加時点を説明するための図である。
【図６】本発明の実施の形態の液晶表示モジュールの補
正開始時点を説明するための図である。
正開始時点を説明するための図である。
【図７】従来のＳＴＮ方式の液晶表示モジュールの液晶
表示パネルの等化回路と、周辺回路の構成を示す図であ
る。
表示パネルの等化回路と、周辺回路の構成を示す図であ
る。
【図８】従来の液晶表示モジュールにおける、横方向罫
線シャドーイングを説明するための図である。
線シャドーイングを説明するための図である。
【図９】従来の液晶表示モジュールの、補正電圧印加時
点を説明するための図である。
点を説明するための図である。
【図１０】従来の液晶表示モジュールの補正電圧生成回
路の回路構成を示す回路図である。
路の回路構成を示す回路図である。
１０…データ電極（またはセグメント電極）、１１…走
査電極（またはコモン電極）、１０１…液晶表示パネ
ル、１０２…走査電極駆動回路、１０３…データ電極駆
動回路、１０４…電源回路、１０５…補正クロック生成
回路、１０６…直交関数発生回路、１２０…クロック制
御回路、１２１…走査ラインセレクタ、１２３…レベル
シフタ・デコーダ、１２４…電圧セレクタ、１３０…Ｄ
Ｃ／ＤＣコンバータ、１３１…データ電圧生成回路、１
３２…補正電圧生成回路、１４０…データカウンタ、１
４１…クロック発振回路、１４２…クロックカウンタ、
１４３…補正量演算回路、Ｒ…抵抗、Ｃ…コンデンサ、
ＣLC…液晶容量、ＰＮＰ，ＮＰＮ…バイポーラトランジ
スタ。
査電極（またはコモン電極）、１０１…液晶表示パネ
ル、１０２…走査電極駆動回路、１０３…データ電極駆
動回路、１０４…電源回路、１０５…補正クロック生成
回路、１０６…直交関数発生回路、１２０…クロック制
御回路、１２１…走査ラインセレクタ、１２３…レベル
シフタ・デコーダ、１２４…電圧セレクタ、１３０…Ｄ
Ｃ／ＤＣコンバータ、１３１…データ電圧生成回路、１
３２…補正電圧生成回路、１４０…データカウンタ、１
４１…クロック発振回路、１４２…クロックカウンタ、
１４３…補正量演算回路、Ｒ…抵抗、Ｃ…コンデンサ、
ＣLC…液晶容量、ＰＮＰ，ＮＰＮ…バイポーラトランジ
スタ。
フロントページの続き Ｆターム(参考） 2H093 NA07 NC03 NC09 NC21 NC26 NC27 NC49 NC62 ND15 ND36 ND39 ND54 NF13 5C006 AA01 AC02 AC22 AF46 AF50 AF72 AF84 BA19 BB12 BC03 BF22 BF26 BF43 BF50 FA26 FA37 FA43 FA47 FA51 5C080 AA10 BB05 DD05 DD22 DD26 DD27 EE28 FF03 FF09 GG08 JJ02 JJ03 JJ04 KK02 KK43
Claims (7)
- 【請求項１】 複数の走査電極と、 前記複数の走査電極と液晶層を介して対向し、かつ前記
複数の走査電極と直交する複数のデータ電極とを有する
表示素子と、 前記複数の走査電極に、非選択電圧、選択電圧、あるい
は補正電圧を印加する走査電極駆動手段と、 前記走査電極駆動手段に、前記非選択電圧、選択電圧お
よび補正電圧を供給する電源回路と、 前記走査電極に印加する選択電圧の実効値を制御する補
正クロックを出力する補正クロック生成回路とを備える
液晶表示装置であって、 前記補正クロック生成回路は、前記選択された走査電極
に選択電圧を印加する期間内の、前記非選択電圧から前
記選択電圧への過渡領域以降で、前記選択電圧から前記
非選択駆動電圧へ変化する以前の所定の期間内に補正ク
ロックを生成して前記走査電極駆動手段に出力し、 前記走査電極駆動手段は、前記補正クロックのＨレベル
（またはＬレベル）の期間内に、前記選択された走査電
極に前記補正電圧を印加することを特徴とする液晶表示
装置。 - 【請求項２】 前記補正クロック生成回路は、前記選択
電圧が規定の電圧レベルの９８％以上の電圧レベル以上
となった時点で、前記補正クロックを出力することを特
徴とする請求項１に記載の液晶表示装置。 - 【請求項３】 前記補正クロック生成回路は、クロック
生成回路と、 ラインクロック信号の入力後に、前記クロック生成回路
からのクロックを所定数カウントする第１のカウンタ
と、 前記第１のカウンタからの出力に基づき、補正クロック
を出力する演算回路とを有することを特徴とする請求項
１または請求項２に記載の液晶表示装置。 - 【請求項４】 前記補正クロック生成回路は、前記選択
された走査電極上の、オン領域の画素数をカウントする
第２のカウンタを有し、 前記演算回路は、前記２のカウンタでカウントされたオ
ン領域の画素数により、前記補正クロックのＨレベル
（またはＬレベル）の期間を決定することを特徴とする
請求項２または請求項３に記載の液晶表示装置。 - 【請求項５】 前記補正クロック生成回路は、前記選択
された走査電極上の、オフ領域の画素数をカウントする
第２のカウンタを有し、 前記演算回路は、前記２のカウンタでカウントされたオ
フ領域の画素数により、前記補正クロックのＨレベル
（またはＬレベル）の期間を決定することを特徴とする
請求項２または請求項３に記載の液晶表示装置。 - 【請求項６】 前記補正クロック生成回路は、前記選択
された走査電極上の、オン領域あるいはオフ領域の画素
数をカウントする第２のカウンタを有し、 前記演算回路は、前記２のカウンタでカウントされたオ
ン領域あるいはオフ領域の画素数に基づき、オン領域の
画素数とオフ領域の画素数との比により、前記補正クロ
ックのＨレベル（またはＬレベル）の期間を決定するこ
とを特徴とする請求項２または請求項３に記載の液晶表
示装置。 - 【請求項７】 前記電源回路は、前記選択電圧を生成す
るＤＣ／ＤＣコンバータと、 前記ＤＣ／ＤＣコンバータから出力される選択電圧から
補正電圧を生成する補正電圧生成回路とを有し、 前記補正電圧生成回路は、抵抗分圧回路で構成されるこ
とを特徴とする請求項１ないし請求項６のいずれか１項
に記載の液晶表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26853899A JP2001092420A (ja) | 1999-09-22 | 1999-09-22 | 液晶表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26853899A JP2001092420A (ja) | 1999-09-22 | 1999-09-22 | 液晶表示装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001092420A true JP2001092420A (ja) | 2001-04-06 |
Family
ID=17459926
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26853899A Pending JP2001092420A (ja) | 1999-09-22 | 1999-09-22 | 液晶表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001092420A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7079123B2 (en) | 2002-06-26 | 2006-07-18 | Canon Kabushiki Kaisha | Driving apparatus, driver circuit, and image display apparatus |
-
1999
- 1999-09-22 JP JP26853899A patent/JP2001092420A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7079123B2 (en) | 2002-06-26 | 2006-07-18 | Canon Kabushiki Kaisha | Driving apparatus, driver circuit, and image display apparatus |
| US7463254B2 (en) | 2002-06-26 | 2008-12-09 | Canon Kabushiki Kaisha | Driving apparatus, driver circuit, and image display apparatus |
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