JP2001085599A - Semiconductor device - Google Patents

Semiconductor device

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JP2001085599A JP26194399A JP26194399A JP2001085599A JP 2001085599 A JP2001085599 A JP 2001085599A JP 26194399 A JP26194399 A JP 26194399A JP 26194399 A JP26194399 A JP 26194399A JP 2001085599 A JP2001085599 A JP 2001085599A
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lead
semiconductor
stacked
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Seigo Ito
誠悟 伊藤
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Abstract

PROBLEM TO BE SOLVED: To provide a thin semiconductor device in which semiconductor elements of different size can be laid in layers. SOLUTION: The semiconductor device comprises a plurality of semiconductor elements laid in layers, leads having one end connected with the connecting electrode of the semiconductor elements and the other ends led out therefrom, and an insulation film for supporting the leads. The plurality of semiconductor elements laid in layers comprises lower layer semiconductor elements 11 and upper layer semiconductor elements 1 laid thereon. Leads 3 of the upper layer semiconductor element 1 are connected with the leads 31 of the lower layer semiconductor element 11 wherein at least one of the leads 31 of the lower layer semiconductor element 11 is a dummy lead 10. The leads of the upper layer semiconductor element may be connected with the leads of the lower layer semiconductor element in a region on a resin film.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【発明の属する技術分野】本発明は、半導体装置に係
り、とくに半導体基板の薄型化に対応して半導体パッケ
ージの薄型化、小型化を実現する積層パッケージに関す
るものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device, and more particularly, to a stacked package which realizes a thinner and smaller semiconductor package corresponding to a thinner semiconductor substrate.

【０００２】[0002]

【従来の技術】半導体装置は、高密度実装化を目的とし
て半導体素子の薄型化が進んでいる。を積層して用いる
ことが多くなっている。従来用いられている薄型パッケ
ージではＴＳＯＰ(Thin Small Outline Package)、ＴＣ
Ｐ(Tape Carrier Package)、ＢＡＧ(Ball Grid Array)
などが知られている。近年、携帯電話などの携帯機器の
市場拡大が著しい。携帯電話は、通常ＳＲＡＭとフラッ
シュメモリといったような異なった種類のメモリが搭載
されている。当然、種類の異なる２つのメモリを平面的
に搭載すると、それぞれが同一サイズとした場合、実装
面積が２倍となる。そこで、例えば、スタックドＭＣＰ
のようなパッケージに積層された２チップを封止する技
術が開発されている。図８及び図９は、従来の積層され
たチップを封止する半導体装置の断面図である。図８
は、ポリイミドテープなどの配線基板１０２の一面に接
着剤１０７を介してメモリチップなどの半導体素子１０
１が積層されている。図８に示す通り、半導体素子Ａ１
０１及び半導体素子Ｂ１０１及び配線基板１０２の一面
には接続電極（図示しない）が形成されており、それら
は金線やアルミニウム線などのボンディングワイヤ１０
６により電気的に接続されている。2. Description of the Related Art In semiconductor devices, semiconductor elements are becoming thinner for the purpose of high-density mounting. Are often used in layers. Conventionally used thin packages include TSOP (Thin Small Outline Package), TC
P (Tape Carrier Package), BAG (Ball Grid Array)
Etc. are known. In recent years, the market for mobile devices such as mobile phones has been remarkably expanding. Mobile phones are usually equipped with different types of memories such as SRAM and flash memory. Naturally, when two different types of memories are mounted in a plane, the mounting area is doubled if each has the same size. Therefore, for example, a stacked MCP
A technique for sealing two chips stacked in a package like that described above has been developed. 8 and 9 are cross-sectional views of a conventional semiconductor device for sealing stacked chips. FIG.
A semiconductor element 10 such as a memory chip on one surface of a wiring substrate 102 such as a polyimide tape via an adhesive 107.
1 are stacked. As shown in FIG. 8, the semiconductor element A1
01, the semiconductor element B101, and the wiring substrate 102 are provided with connection electrodes (not shown) on one surface thereof.
6 are electrically connected.

【０００３】配線基板１０２の一面の接続配線は、配線
基板１０２の内部配線を介して他面（裏面）に形成され
たはんだボールなどの外部接続端子１０８に電気的に接
続されている。そして、配線基板１０２上の半導体素子
１０１、ボンディングワイヤ１０６を被覆するようにエ
ポキシ樹脂などの樹脂封止体１０５がモールド成型によ
り形成されている。図９は、リードフレームに複数の半
導体素子を搭載した樹脂封止型半導体装置の断面図であ
る。図９は、複数の半導体素子をリードフレームに搭載
した半導体装置の断面図である。リードフレーム９は、
半導体素子搭載部１１０、アウターリード１１１及びイ
ンナーリード１１２とから構成されている。素子搭載部
１１０の両面にメモリチップなどの半導体素子Ａ１０
１、半導体素子Ｂ１０１を接着剤１０３により接着す
る。半導体素子Ａ１０１、半導体素子Ｂ１０１には接続
電極（図示しない）が形成されており、それらは金線や
アルミニウム線などのボンディングワイヤ１０６により
インナーリード１１２先端に電気的に接続されている。
そして半導体素子１０１、ボンディングワイヤ１０６、
素子搭載部１１０及びインナーリード１１２を被覆する
ようにエポキシ樹脂などの樹脂封止体１０５がモールド
成型により形成されている。The connection wiring on one surface of the wiring board 102 is electrically connected to an external connection terminal 108 such as a solder ball formed on the other surface (back surface) via the internal wiring of the wiring substrate 102. A resin sealing body 105 such as an epoxy resin is formed by molding so as to cover the semiconductor element 101 and the bonding wires 106 on the wiring board 102. FIG. 9 is a sectional view of a resin-sealed semiconductor device in which a plurality of semiconductor elements are mounted on a lead frame. FIG. 9 is a sectional view of a semiconductor device in which a plurality of semiconductor elements are mounted on a lead frame. The lead frame 9
It comprises a semiconductor element mounting portion 110, outer leads 111 and inner leads 112. A semiconductor element A10 such as a memory chip is provided on both sides of the element mounting portion 110.
1. The semiconductor element B101 is bonded with an adhesive 103. Connection electrodes (not shown) are formed on the semiconductor element A101 and the semiconductor element B101, and these are electrically connected to the tips of the inner leads 112 by bonding wires 106 such as gold wires and aluminum wires.
Then, the semiconductor element 101, the bonding wire 106,
A resin sealing body 105 such as an epoxy resin is formed by molding so as to cover the element mounting portion 110 and the inner leads 112.

【０００４】[0004]

【発明が解決しようとする課題】これら複数の半導体素
子が収納されたパッケージは、一方の半導体素子が不良
の場合、もう一方の半導体素子が良品にかかわらず、製
品として不良となってしまう。また、スタックドＭＣＰ
ではＴＳＯＰタイプやＢＧＡタイプなどは実装高さを低
くすることが難しいという問題があった。本発明は、こ
のような事情によりなされたものであり、異なったサイ
ズの半導体素子でも積層することが可能な薄型化された
半導体装置を提供する。In a package containing a plurality of semiconductor elements, if one of the semiconductor elements is defective, the other semiconductor element is defective as a product regardless of whether the semiconductor element is non-defective. Also, Stacked MCP
Thus, there has been a problem that it is difficult to reduce the mounting height of the TSOP type or the BGA type. The present invention has been made in view of such circumstances, and provides a thinned semiconductor device capable of stacking semiconductor elements of different sizes.

【０００５】[0005]

【課題を解決するための手段】本発明は、積層された複
数の半導体素子が下層の半導体素子とこの上に積層され
た上層の半導体素子を備え、上層の半導体素子のリード
は、下層の半導体素子のリードに接続され、下層の半導
体素子のリードの少なくとも１つはダミーリードである
ことを特徴としている。このような構成により、異なっ
たサイズの半導体素子が効率的に広い面積を取らずに積
層される。また、薄い半導体素子を用いる場合、積層時
の自重によるリード変形が抑えられるので安定した積層
構造が得られる。According to the present invention, a plurality of stacked semiconductor elements include a lower semiconductor element and an upper semiconductor element stacked thereon, and the leads of the upper semiconductor element are connected to the lower semiconductor element. The semiconductor device is characterized in that at least one of the leads of the underlying semiconductor device is a dummy lead connected to the device lead. With such a configuration, semiconductor elements of different sizes are efficiently stacked without taking a large area. Also, when a thin semiconductor element is used, lead deformation due to its own weight during lamination is suppressed, so that a stable laminated structure can be obtained.

【０００６】すなわち、本発明の半導体装置は、積層さ
れた複数の半導体素子と、一端が前記半導体素子の接続
電極に接続され、他端が前記半導体素子から外方へ導出
しているリードと、リードを支持する絶縁フィルムとを
備え、前記積層された複数の半導体素子は、下層の半導
体素子とこの上に積層された上層の半導体素子を備え、
前記上層の半導体素子のリードは、前記下層の半導体素
子のリードに接続され、前記下層の半導体素子の前記リ
ードの少なくとも１つはダミーリードであることを特徴
としている。前記積層された複数の半導体素子は、前記
リードと前記半導体素子の接続電極との接続部分を含む
ようにその少なくとも一部が被覆されているようにして
も良い。前記上層の半導体素子のリードと前記下層の半
導体素子のリードは、前記樹脂フィルム上の領域で接続
されているようにしても良い。前記上層の半導体素子
は、前記下層の半導体素子と同じサイズかこのサイズよ
り小さいようにしても良い。That is, a semiconductor device according to the present invention comprises a plurality of stacked semiconductor elements, and a lead having one end connected to a connection electrode of the semiconductor element and the other end leading out from the semiconductor element. An insulating film supporting a lead, the plurality of stacked semiconductor elements include a lower semiconductor element and an upper semiconductor element stacked thereon,
The lead of the upper semiconductor element is connected to the lead of the lower semiconductor element, and at least one of the leads of the lower semiconductor element is a dummy lead. At least a part of the plurality of stacked semiconductor elements may be covered so as to include a connection portion between the lead and a connection electrode of the semiconductor element. The leads of the upper semiconductor element and the leads of the lower semiconductor element may be connected in a region on the resin film. The upper semiconductor element may be the same size as or smaller than the lower semiconductor element.

【０００７】[0007]

【発明の実施の形態】以下、図面を参照して発明の実施
の形態を説明する。まず、図１乃至図６を参照して第１
の実施例を説明する。図１乃至図３は、半導体装置の概
略部分平面図、図４乃至図６は、半導体装置の断面図で
ある。この実施例では、チップサイズの大きい半導体素
子１１とこれよりチップサイズの小さい半導体素子１を
用いる。半導体素子１、１１は、例えば、シリコン半導
体から構成されている。図示はしないが半導体素子の主
面には内部回路に電気的に接続された接続電極（パッ
ド）を有しており、それぞれにリードが接続されてい
る。半導体素子１は、実装し易いように成型された複数
のリード３を有し、半導体素子のパッドにリード３の一
端が接続されており、他端は成型されて外方に導出され
ている（図２参照）。リード３は、ポリイミドなどの絶
縁フィルム２により支持されている。絶縁フィルム２
は、接着剤４によりリード３に接続されている。そし
て、エポキシ樹脂などのポッティング樹脂を半導体素子
１上に滴下して半導体素子１とリード３との接続部を含
む領域を被覆する樹脂封止体５が形成されている。Embodiments of the present invention will be described below with reference to the drawings. First, referring to FIG. 1 to FIG.
An example will be described. 1 to 3 are schematic partial plan views of the semiconductor device, and FIGS. 4 to 6 are cross-sectional views of the semiconductor device. In this embodiment, a semiconductor element 11 having a large chip size and a semiconductor element 1 having a smaller chip size are used. The semiconductor elements 1 and 11 are made of, for example, a silicon semiconductor. Although not shown, the main surface of the semiconductor element has connection electrodes (pads) electrically connected to an internal circuit, and leads are connected to each of them. The semiconductor element 1 has a plurality of leads 3 molded so as to be easily mounted, one end of the lead 3 is connected to a pad of the semiconductor element, and the other end is molded and led out ( (See FIG. 2). The leads 3 are supported by an insulating film 2 such as polyimide. Insulating film 2
Are connected to the leads 3 by an adhesive 4. Then, a potting resin such as an epoxy resin is dropped on the semiconductor element 1 to form a resin sealing body 5 covering a region including a connection portion between the semiconductor element 1 and the lead 3.

【０００８】また、半導体素子１１は、実装し易いよう
に成型された複数のリード３１を有し、半導体素子のパ
ッドに形成されたリード３１の一端が接続されており、
他端が成型されて外方に導出されている（図３参照）。
リード３１は、ポリイミドなどの絶縁フィルム２１によ
り支持されている。絶縁フィルム２１は、接着剤４１に
よりリード３１に接続されている。そして、エポキシ樹
脂などのポッティング樹脂を半導体素子１１上に滴下し
て半導体素子１１とリード３１との接続部を含む領域を
被覆する樹脂封止体５１が形成されている。また、複数
のリード３１の列の中に少なくとも１つのダミーリード
１０（図１、図３参照）が形成されている。この半導体
素子１は、半導体素子１１の上に搭載される。半導体素
子１は、接着剤（図示しない）により樹脂封止体５１に
接着されている。そして、半導体素子１のリード３は、
半導体素子１１のリード３１に絶縁フィルム２１の上の
領域において接着される。接着方法としては、熱圧着も
しくははんだ接続による方法が用いられる。The semiconductor element 11 has a plurality of leads 31 molded so as to be easily mounted, and one end of the lead 31 formed on a pad of the semiconductor element is connected to the semiconductor element 11.
The other end is molded and led out (see FIG. 3).
The leads 31 are supported by an insulating film 21 such as polyimide. The insulating film 21 is connected to the lead 31 by an adhesive 41. Then, a potting resin such as an epoxy resin is dropped on the semiconductor element 11 to form a resin sealing body 51 covering a region including a connection portion between the semiconductor element 11 and the lead 31. Further, at least one dummy lead 10 (see FIGS. 1 and 3) is formed in a row of the plurality of leads 31. This semiconductor element 1 is mounted on the semiconductor element 11. The semiconductor element 1 is bonded to the resin sealing body 51 with an adhesive (not shown). And the lead 3 of the semiconductor element 1 is
It is bonded to the lead 31 of the semiconductor element 11 in a region above the insulating film 21. As the bonding method, a method by thermocompression bonding or solder connection is used.

【０００９】半導体素子１のリードは、図１０に示すＴ
ＡＢ(Tape Automated Bonding)テープから形成される。
絶縁フィルム２には半導体素子を収容する開口部２２と
リード３を成型する際の切断する開口部２３とが形成さ
れている。この絶縁フィルム２には銅箔が形成されてお
り、エッチング処理などによりリード３の形状にパター
ニングされる。このような絶縁フィルム２の開口部２２
に半導体素子を配置し、リード３の先端を半導体素子１
のパッドに接続する。そして、リードを接続してから開
口部２２にポッテング樹脂を滴下して樹脂封止体を形成
する。その後、絶縁フィルム２とリード３とをカッテン
グして半導体素子１が形成される。半導体素子１１のリ
ードも同様にＴＡＢテープから形成される。積層した半
導体素子１、１１は、両者に形成されたパッドの中には
共用可能なものがある。しかし、共用していない独立し
たパッドは、直接実装基板に電気的な接続を行う必要が
ある。そこで、本発明は、下層の半導体素子１１にダミ
ーリード１０を形成しておく。そして、上層の半導体素
子１の独立したパッドからのリード３は、下層の半導体
素子１１のダミーリード１０に接続される。この時、共
用できるリード同志は重ねられるようにすれば共用、非
共用のいずれのリードも実装基板にそれぞれ接続するこ
とができる。The lead of the semiconductor element 1 is formed by a T
It is formed from AB (Tape Automated Bonding) tape.
The insulating film 2 has an opening 22 for accommodating a semiconductor element and an opening 23 for cutting when forming the lead 3. A copper foil is formed on the insulating film 2 and is patterned into the shape of the lead 3 by an etching process or the like. The opening 22 of such an insulating film 2
A semiconductor element is disposed on the semiconductor element 1 and the tip of the lead 3 is
To the pad. Then, after connecting the leads, a potting resin is dropped into the opening 22 to form a resin sealing body. Thereafter, the semiconductor element 1 is formed by cutting the insulating film 2 and the leads 3. Similarly, the leads of the semiconductor element 11 are formed from a TAB tape. Some of the stacked semiconductor elements 1 and 11 can be shared among the pads formed on both. However, independent pads that are not shared need to be directly electrically connected to the mounting board. Therefore, in the present invention, the dummy leads 10 are formed on the lower semiconductor element 11 in advance. Then, leads 3 from independent pads of the upper semiconductor element 1 are connected to dummy leads 10 of the lower semiconductor element 11. At this time, if the leads that can be shared are overlapped, both the shared and non-shared leads can be connected to the mounting board.

【００１０】この状態を図で説明する。図１は、半導体
素子１と半導体素子１１を重ねたときの概略平面図であ
る。図１のＡ−Ａ′線、Ｂ−Ｂ′線、Ｃ−Ｃ′線に沿う
部分の断面図は、それぞれ、図４、図５、図６に示され
る。リード３、３１において、リードは、共用リード
であり、リード３とリード３１とは接続される（図４参
照）。リードは、半導体素子１１のリードがダミーリ
ード１０であり、ダミーリード１０とリード３とが接続
される（図５参照）。また、リードは、リード３１の
みであり、非共用であるので、半導体素子１のパッドに
接続するリード３は形成されていない。この実施例で
は、このような構成により、異なったサイズの半導体素
子が効率的に広い面積を取らずに積層される。また、薄
い半導体素子を用いる場合、積層時の自重によるリード
変形が抑えられるので安定した積層構造が得られる。This state will be described with reference to the drawings. FIG. 1 is a schematic plan view when the semiconductor element 1 and the semiconductor element 11 are overlapped. Sectional views taken along the lines AA ', BB', and CC 'in FIG. 1 are shown in FIGS. 4, 5, and 6, respectively. In the leads 3 and 31, the lead is a shared lead, and the lead 3 and the lead 31 are connected (see FIG. 4). The leads of the semiconductor element 11 are the dummy leads 10, and the dummy leads 10 and the leads 3 are connected (see FIG. 5). Since the lead is only the lead 31 and is not shared, the lead 3 connected to the pad of the semiconductor element 1 is not formed. In this embodiment, with such a configuration, semiconductor elements of different sizes are efficiently stacked without taking a large area. Also, when a thin semiconductor element is used, lead deformation due to its own weight during lamination is suppressed, so that a stable laminated structure can be obtained.

【００１１】次に、図７を参照して第２の実施例を説明
する。図７は、半導体装置の概略部分平面図である。先
の実施例ではダミーリード１０は、半導体素子１２と非
接触の状態にあるが、この実施例ではダミーリード１０
は、半導体素子１２に接続される。半導体素子１２には
複数のパッド１３とともにダミーパッド１４が形成され
ている。半導体素子１２は、実装し易いように成型され
た複数のリード３２を有し、半導体素子１２のパッド１
３に形成されたリード３２の一端が接続されており、他
端が成型されて外方に導出されている。リード３２は、
ポリイミドなどの絶縁フィルム２１により支持されてい
る。絶縁フィルム２１は、接着剤によりリード３２に接
続されている。そして、エポキシ樹脂などのポッティン
グ樹脂を半導体素子１２上に滴下して半導体素子１２と
リード３２との接続部を含む領域を被覆する樹脂封止体
が形成されている。また、複数のリード３２の列の中に
少なくとも１つのダミーリード１０が形成されている。Next, a second embodiment will be described with reference to FIG. FIG. 7 is a schematic partial plan view of the semiconductor device. Although the dummy lead 10 is in a non-contact state with the semiconductor element 12 in the previous embodiment, the dummy lead 10
Are connected to the semiconductor element 12. A dummy pad 14 is formed on the semiconductor element 12 together with a plurality of pads 13. The semiconductor element 12 has a plurality of leads 32 molded so as to be easily mounted.
One end of a lead 32 formed at 3 is connected, and the other end is molded and led out. The lead 32 is
It is supported by an insulating film 21 such as polyimide. The insulating film 21 is connected to the lead 32 by an adhesive. Then, a potting resin such as an epoxy resin is dropped on the semiconductor element 12 to form a resin sealing body that covers a region including a connection portion between the semiconductor element 12 and the lead 32. At least one dummy lead 10 is formed in a row of the plurality of leads 32.

【００１２】この半導体素子１２の上には上層の半導体
素子が搭載される。この上層の半導体素子は、接着剤に
より樹脂封止体に接着される。そして、上層の半導体素
子のリードは、半導体素子１２のリード３２もしくはダ
ミーリード１０に絶縁フィルム２１の上の領域において
接着される。接着方法としては、熱圧着もしくははんだ
接続による方法が用いられる。この実施例では、このよ
うな構成により、異なったサイズの半導体素子が効率的
に広い面積を取らずに積層される。また、薄い半導体素
子を用いる場合、積層時の自重によるリード変形が抑え
られるので安定した積層構造が得られる。また、ダミー
リードをダミーパッドに接続するのでダミーリードが安
定して確実に上層の半導体素子とリードと接続させるこ
とができる。An upper semiconductor element is mounted on the semiconductor element 12. The upper semiconductor element is bonded to the resin sealing body with an adhesive. The lead of the upper semiconductor element is bonded to the lead 32 of the semiconductor element 12 or the dummy lead 10 in a region above the insulating film 21. As the bonding method, a method by thermocompression bonding or solder connection is used. In this embodiment, with such a configuration, semiconductor elements of different sizes are efficiently stacked without taking a large area. Also, when a thin semiconductor element is used, lead deformation due to its own weight during lamination is suppressed, so that a stable laminated structure can be obtained. Further, since the dummy lead is connected to the dummy pad, the dummy lead can be stably and reliably connected to the semiconductor element and the lead in the upper layer.

【００１３】次に、図１１を参照して第３の実施例を説
明する。図１１は、半導体素子が積層された半導体装置
の断面図である。この実施例では、チップサイズが上層
の半導体素子と下層の半導体素子とで同じである場合で
ある。半導体素子１５、１６は、例えば、シリコン半導
体から構成されている。図示はしないが半導体素子の主
面には、内部回路に電気的に接続された接続電極（パッ
ド）を有しており、それぞれにリードが接続されてい
る。半導体素子１５は、実装し易いように成型された複
数のリード３３を有している。半導体素子１５のパッド
にリード３３の一端が接続されており、リード３３の他
端は、成型されて外方に導出されている。リード３３
は、ポリイミドなどの絶縁フィルム２３により支持され
ている。絶縁フィルム２３は、接着剤４３によりリード
３３に接続されている。そして、エポキシ樹脂などのポ
ッティング樹脂を半導体素子１５上に滴下して半導体素
子１５とリード３３との接続部を含む領域を被覆する樹
脂封止体５３が形成されている。Next, a third embodiment will be described with reference to FIG. FIG. 11 is a cross-sectional view of a semiconductor device in which semiconductor elements are stacked. In this embodiment, the chip size of the upper semiconductor element is the same as that of the lower semiconductor element. The semiconductor elements 15 and 16 are made of, for example, a silicon semiconductor. Although not shown, the main surface of the semiconductor element has connection electrodes (pads) electrically connected to an internal circuit, and leads are connected to the connection electrodes. The semiconductor element 15 has a plurality of leads 33 molded so as to be easily mounted. One end of a lead 33 is connected to a pad of the semiconductor element 15, and the other end of the lead 33 is molded and led out. Lead 33
Are supported by an insulating film 23 such as polyimide. The insulating film 23 is connected to the leads 33 by an adhesive 43. Then, a potting resin such as an epoxy resin is dropped on the semiconductor element 15 to form a resin sealing body 53 covering a region including a connection portion between the semiconductor element 15 and the lead 33.

【００１４】また、半導体素子１６は、実装し易いよう
に成型された複数のリード３４を有している。半導体素
子１６のパッドにリード３４の一端が接続され、他端が
成型されて半導体素子１６に外方に導出されている。リ
ード３３は、ポリイミドなどの絶縁フィルム２４により
支持されている。絶縁フィルム２４は、接着剤４４によ
りリード３４に接続されている。そして、エポキシ樹脂
などのポッティング樹脂を半導体素子１６上に滴下して
半導体素子１６とリード３４との接続部を含む領域を被
覆する樹脂封止体５４が形成されている。また、複数の
リード３４の列の中に少なくとも１つのダミーリード１
０が形成されている。この半導体素子１５は、半導体素
子１６の上に搭載される。半導体素子１５は、接着剤に
より樹脂封止体５４に接着されている。そして、半導体
素子１５のリード３３は、半導体素子１６のリード３４
に絶縁フィルム２４の上の領域において接着される。接
着方法としては、熱圧着もしくははんだ接続による方法
が用いられる。The semiconductor element 16 has a plurality of leads 34 molded so as to be easily mounted. One end of the lead 34 is connected to a pad of the semiconductor element 16, and the other end is molded and led out to the semiconductor element 16. The leads 33 are supported by an insulating film 24 such as polyimide. The insulating film 24 is connected to the lead 34 by an adhesive 44. Then, a potting resin such as an epoxy resin is dropped on the semiconductor element 16 to form a resin sealing body 54 covering a region including a connection portion between the semiconductor element 16 and the lead 34. Further, at least one dummy lead 1 in a row of the plurality of leads 34.
0 is formed. This semiconductor element 15 is mounted on the semiconductor element 16. The semiconductor element 15 is bonded to the resin sealing body 54 with an adhesive. The leads 33 of the semiconductor element 15 are connected to the leads 34 of the semiconductor element 16.
In the region above the insulating film 24. As the bonding method, a method by thermocompression bonding or solder connection is used.

【００１５】積層した半導体素子１５、１６は、両者に
形成されたパッドの中には共用可能なものがある。しか
し、共用していない独立したパッドは、直接実装基板に
電気的な接続を行う必要がある。そこで、本発明は、下
層の半導体素子１６にだダミーリード１０を形成してお
く。そして、上層の半導体素子１５の独立したパッドか
らのリード３３は、下層の半導体素子１６のダミーリー
ド１０に接続される。この時共用できるリード同志は重
ねられるようにすれば共用、非共用のいずれのリードも
実装基板にそれぞれ接続することができる。この実施例
では上下同じサイズであるので、リードの外方に導出し
た部分は、下層の半導体素子のリードの水平部分を上層
の半導体素子のリードの水平部分より長くすれば積層構
造は容易に構成することができる。そのためには絶縁フ
ィルムの幅は下層の半導体素子のリードの方が広くする
必要がある。Some of the pads formed on the stacked semiconductor elements 15 and 16 can be used in common. However, independent pads that are not shared need to be directly electrically connected to the mounting board. Therefore, according to the present invention, the dummy lead 10 is formed on the lower semiconductor element 16. Then, leads 33 from independent pads of the upper semiconductor element 15 are connected to the dummy leads 10 of the lower semiconductor element 16. At this time, if the leads that can be shared are overlapped, both the shared and non-shared leads can be connected to the mounting board. In this embodiment, since the upper and lower parts have the same size, the portion led out of the lead can be easily formed by making the horizontal part of the lead of the lower semiconductor element longer than that of the upper semiconductor element. can do. For that purpose, the width of the insulating film needs to be wider for the leads of the lower semiconductor element.

【００１６】この実施例では、このような構成により、
同じサイズの半導体素子が効率的に広い面積を取らずに
積層される。また、薄い半導体素子を用いる場合、積層
時の自重によるリード変形が抑えられるので安定した積
層構造が得られる。この半導体装置は、種類の異なるメ
モリ素子を組み合わせたもの、メモリ素子にロジック素
子を組み合わせたものなどの異種半導体素子を組み合わ
せて最適である。In this embodiment, with such a configuration,
Semiconductor elements of the same size are efficiently stacked without taking a large area. Also, when a thin semiconductor element is used, lead deformation due to its own weight during lamination is suppressed, so that a stable laminated structure can be obtained. This semiconductor device is optimally combined with different types of semiconductor elements such as a combination of different types of memory elements and a combination of a memory element and a logic element.

【００１７】以上の実施例では、上層の半導体素子は、
下層の半導体素子と同じサイズかこのサイズより小さい
ものを用いている。本発明は、このような実施例のみに
限定されるものではない。例えば、図１２の半導体装置
の断面図に示す上層及び下層の半導体素子１、１１は、
図１の半導体素子と同様に積層されている。この半導体
装置において、上層の半導体素子１は、リード３が導出
される左右の辺間の距離（すなわち、これを幅とする）
が下層の半導体素子１１の幅より狭いのに対し、リード
を導出しない縦方向の辺間の距離（すなわち、これを長
さとする）が下層の半導体素子１１の長さより長くなっ
ている。本発明は、このような積層構造に対しても適用
することができる。上層の半導体素子のリードと下層の
半導体素子のリードとの接続は、図１の半導体装置と同
様である。また、以上の実施例では、リードは、半導体
素子の２方向から導出されているが、本発明は、例え
ば、４方向から導出する構造の半導体素子に対しても適
用することが可能である。In the above embodiment, the upper semiconductor element is
The same size as or smaller than the lower semiconductor element is used. The present invention is not limited to only such an embodiment. For example, the upper and lower semiconductor elements 1 and 11 shown in the cross-sectional view of the semiconductor device in FIG.
It is stacked similarly to the semiconductor element of FIG. In this semiconductor device, the upper semiconductor element 1 has a distance between left and right sides from which the leads 3 are led out (that is, the distance between the sides).
Is smaller than the width of the lower semiconductor element 11, whereas the distance between the vertical sides where leads are not led out (that is, the length) is longer than the length of the lower semiconductor element 11. The present invention can be applied to such a laminated structure. The connection between the leads of the upper semiconductor element and the leads of the lower semiconductor element is similar to that of the semiconductor device of FIG. Further, in the above embodiments, the leads are derived from two directions of the semiconductor element. However, the present invention can be applied to, for example, a semiconductor element having a structure derived from four directions.

【００１８】[0018]

【発明の効果】本発明は、以上のような構成により、異
なったサイズの半導体素子や同じサイズの半導体素子が
効率的に広い面積を取らずに積層される。また、薄い半
導体素子を用いる場合、積層時の自重によるリード変形
が抑えられるので安定した積層構造が得られる。According to the present invention, semiconductor devices of different sizes or semiconductor devices of the same size are stacked efficiently without taking a large area by the above-described structure. Also, when a thin semiconductor element is used, lead deformation due to its own weight during lamination is suppressed, so that a stable laminated structure can be obtained.

【図面の簡単な説明】[Brief description of the drawings]

【図１】第１の実施例の半導体装置の部分平面図。FIG. 1 is a partial plan view of a semiconductor device according to a first embodiment.

【図２】図１の半導体装置に用いられる上層の半導体素
子の部分平面図。FIG. 2 is a partial plan view of an upper semiconductor element used in the semiconductor device of FIG. 1;

【図３】図１の半導体装置に用いられる下層の半導体素
子の部分断面図。FIG. 3 is a partial cross-sectional view of a lower semiconductor element used in the semiconductor device of FIG. 1;

【図４】図１のＡ−Ａ′線に沿う部分の断面図。FIG. 4 is a sectional view of a portion along the line AA ′ in FIG. 1;

【図５】図１のＢ−Ｂ′線に沿う部分の断面図。FIG. 5 is a cross-sectional view of a portion along the line BB ′ in FIG. 1;

【図６】図１のＣ−Ｃ′線に沿う部分の断面図。FIG. 6 is a cross-sectional view of a portion along the line CC ′ in FIG. 1;

【図７】第２の実施例の半導体装置に用いられる半導体
素子の部分平面図。FIG. 7 is a partial plan view of a semiconductor element used in the semiconductor device of the second embodiment.

【図８】従来の半導体装置の断面図。FIG. 8 is a cross-sectional view of a conventional semiconductor device.

【図９】従来の半導体装置の断面図。FIG. 9 is a cross-sectional view of a conventional semiconductor device.

【図１０】本発明の半導体装置に用いられるＴＡＢテー
プの平面図。FIG. 10 is a plan view of a TAB tape used in the semiconductor device of the present invention.

【図１１】第３の実施例の半導体装置の断面図。FIG. 11 is a sectional view of a semiconductor device according to a third embodiment.

【図１２】本発明の半導体装置の平面図。FIG. 12 is a plan view of a semiconductor device of the present invention.

【符号の説明】[Explanation of symbols]

１、１１、１２、１５、１６、１０１・・・半導体素
子、２、２１、２３、２４・・・絶縁フィルム、３、３
１、３２、３３、３４・・・リード、４、４１、４３、
４４、１０３、１０７・・・接着剤、５、５１、５３、
５４、１０５・・・樹脂封止体、９・・・リードフレー
ム、 １０・・・ダミーリード、１３・・・パッド、
１４・・・ダミーパッド、２２、２３・・・開口
部、 １０２・・・配線基板、１０６・・・ボンディ
ングワイヤ、 １０８・・・外部接続端子。1, 11, 12, 15, 16, 101 ... semiconductor element, 2, 21, 23, 24 ... insulating film, 3, 3
1, 32, 33, 34 ... lead, 4, 41, 43,
44, 103, 107: adhesive, 5, 51, 53,
54, 105: resin sealing body, 9: lead frame, 10: dummy lead, 13: pad,
14: dummy pad, 22, 23: opening, 102: wiring board, 106: bonding wire, 108: external connection terminal.

Claims (4)

【特許請求の範囲】[Claims] 【請求項１】 積層された複数の半導体素子と、一端が
前記半導体素子の接続電極に接続され、他端が前記半導
体素子から外方へ導出しているリードと、リードを支持
する絶縁フィルムとを備え、前記積層された複数の半導
体素子は、下層の半導体素子とこの上に積層された上層
の半導体素子を備え、前記上層の半導体素子のリード
は、前記下層の半導体素子のリードに接続され、前記下
層の半導体素子の前記リードの少なくとも１つはダミー
リードであることを特徴とする半導体装置。1. A semiconductor device comprising: a plurality of stacked semiconductor elements; a lead having one end connected to a connection electrode of the semiconductor element and the other end leading outward from the semiconductor element; and an insulating film supporting the lead. Wherein the plurality of stacked semiconductor elements include a lower semiconductor element and an upper semiconductor element stacked thereon, and the leads of the upper semiconductor element are connected to the leads of the lower semiconductor element. And at least one of the leads of the lower semiconductor element is a dummy lead. 【請求項２】 前記積層された複数の半導体素子は、前
記リードと前記半導体素子の接続電極との接続部分を含
むようにその少なくとも一部が被覆されていることを特
徴とする半導体装置。2. The semiconductor device according to claim 1, wherein at least a part of the plurality of stacked semiconductor elements is covered so as to include a connection portion between the lead and a connection electrode of the semiconductor element. 【請求項３】 前記上層の半導体素子のリードと前記下
層の半導体素子のリードは、前記樹脂フィルム上の領域
で接続されていることを特徴とする請求項１又は請求項
２に記載の半導体装置。3. The semiconductor device according to claim 1, wherein the leads of the upper semiconductor element and the leads of the lower semiconductor element are connected in a region on the resin film. . 【請求項４】 前記上層の半導体素子は、前記下層の半
導体素子と同じサイズかこのサイズより小さいことを特
徴とする請求項１乃至請求項３にいずれかに記載の半導
体装置。4. The semiconductor device according to claim 1, wherein the upper semiconductor element has the same size as or a smaller size than the lower semiconductor element.
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Cited By (1)

* Cited by examiner, † Cited by third party
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CN104681701A (en) * 2013-11-27 2015-06-03 乐金显示有限公司 Light emitting diode package, light source module and backlight unit including the same

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