JP2001078353A - Abnormality detector - Google Patents
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】この発明は、プリンタ装置な
どに用いて好適な異常検出装置に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an abnormality detection apparatus suitable for use in a printer or the like.
【０００２】[0002]
【従来の技術】図２に従来の異常検出装置のブロック回
路図を示す。同図において、１−１〜１−ｎはモータや
ソレノイドなどの負荷、２−１〜２−ｎは負荷１−１〜
１−ｎに対して設けられたドライブ回路部、３はＡＣ１
００Ｖを入力としＤＣ５Ｖおよびドライブ電圧Ｖｄｒｖ
を生成する電源ユニット、４は中央演算処理装置（ＣＰ
Ｕ）、５はＣＰＵ４の前段に設けられた入力ポート（Ｉ
／Ｏポート）、６は第１のＯＲ回路、７は第２のＯＲ回
路、８は負論理入力ナンド回路である。2. Description of the Related Art FIG. 2 is a block circuit diagram of a conventional abnormality detecting device. In the figure, 1-1 to 1-n indicate loads such as a motor and a solenoid, and 2-1 to 2-n indicate loads 1-1 to 1.
1-n, a drive circuit unit provided for 3;
00V as input, DC5V and drive voltage Vdrv
A power supply unit for generating the central processing unit (CP)
U) and 5 are input ports (I
/ O port), 6 is a first OR circuit, 7 is a second OR circuit, and 8 is a negative logic input NAND circuit.
【０００３】ドライブ回路部２（２−１〜２−ｎ）は、
ドライブ回路２Ａ（２Ａ１〜２Ａｎ）と、レベル変換回
路２Ｂ（２Ｂ１〜２Ｂｎ）と、異常検出回路２Ｃ（２Ｃ
１〜２Ｃｎ）とを備えている。ドライブ回路２Ａ１〜２
Ａｎは駆動用ロジック信号ＤＲＶ１〜ＤＲＶｎを受けて
負荷１−１〜１−ｎへのドライブ出力電圧Ｖｏｕｔ１〜
Ｖｏｕｔｎを生成する。レベル変換回路２Ｂ１〜２Ｂｎ
はドライブ回路２Ａ１〜２Ａｎからの出力電圧Ｖｏｕｔ
１〜Ｖｏｕｔｎを分圧してロジックレベルに変換する。
異常検出回路２Ｃ１〜２Ｃｎは駆動用ロジック信号ＤＲ
Ｖ１〜ＤＲＶｎとレベル変換回路２Ｂ１〜２Ｂｎからの
レベル変換された信号とを比較し、不一致であれば何ら
かの回路異常または負荷異常と判断し、「１」レベルの
異常検出信号ＩＭ１〜ＩＭｎを出力する。なお、ドライ
ブ回路２Ａ１〜２Ａｎには、電源ユニット３からのＤＣ
５Ｖおよびドライブ電圧Ｖｄｒｖが供給されており、ド
ライブ電圧Ｖｄｒｖはドライブ出力電圧Ｖｏｕｔ１〜Ｖ
ｏｕｔｎを生成するために使用される。The drive circuit unit 2 (2-1 to 2-n)
Drive circuit 2A (2A1-2An), level conversion circuit 2B (2B1-2Bn), and abnormality detection circuit 2C (2C
1-2Cn). Drive circuits 2A1-2
An receives drive logic signals DRV1 to DRVn and outputs drive output voltages Vout1 to Vout1 to loads 1-1 to 1-n.
Generate Voutn. Level conversion circuits 2B1-2Bn
Is the output voltage Vout from the drive circuits 2A1-2An.
1 to Voutn are divided and converted into a logic level.
The abnormality detection circuits 2C1 to 2Cn output the driving logic signal DR.
V1 to DRVn are compared with the level-converted signals from the level conversion circuits 2B1 to 2Bn. If they do not match, it is determined that some circuit abnormality or load abnormality has occurred, and "1" level abnormality detection signals IM1 to IMn are output. . It should be noted that the drive circuits 2A1-2An are provided with DC power from the power supply unit 3.
5V and the drive voltage Vdrv are supplied, and the drive voltage Vdrv is equal to the drive output voltages Vout1 to Vout.
used to generate outn.
【０００４】この異常検出装置では、異常検出回路２Ｃ
１〜２Ｃｎの何れかの異常検出信号ＩＭが「１」レベル
となると、ＯＲ回路６の出力が「１」レベルとなり、Ｃ
ＰＵ４に割込信号が与えられる。ＣＰＵ４は、この割込
信号を受けて、アラーム処理を行い、チップセレクト信
号ＡＬＭＣＳおよびスローブ信号ＩＯＲＤを共に「０」
レベルとし、負論理入力ナンド回路８の出力を「０」レ
ベルとし、入力ポート５のゲートを開く。入力ポート５
には、異常検出回路２Ｃ１〜２Ｃｎからの異常検出信号
ＩＭ１〜ＩＭｎが与えられており、ゲートが開かれるこ
とによってＣＰＵ４へその異常検出信号ＩＭ１〜ＩＭｎ
が送られる。ＣＰＵ４は、この異常検出信号ＩＭ１〜Ｉ
Ｍｎのレベルを読み取り、異常が発生したドライブ回路
部２を特定し、図示せぬ表示装置においてどのドライブ
回路部２で異常が発生しているかを表示する。In this abnormality detection device, an abnormality detection circuit 2C
When any one of the abnormality detection signals IM of 1 to 2Cn becomes “1” level, the output of the OR circuit 6 becomes “1” level, and C
An interrupt signal is provided to PU4. The CPU 4 receives the interrupt signal, performs an alarm process, and sets both the chip select signal ALMCS and the strobe signal IORD to “0”.
Level, the output of the negative logic input NAND circuit 8 is set to the “0” level, and the gate of the input port 5 is opened. Input port 5
Are supplied with abnormality detection signals IM1 to IMn from the abnormality detection circuits 2C1 to 2Cn, and the gates are opened to inform the CPU 4 of the abnormality detection signals IM1 to IMn.
Is sent. The CPU 4 outputs the abnormality detection signals IM1-I
The level of Mn is read, the drive circuit unit 2 in which the abnormality has occurred is specified, and which drive circuit unit 2 has an abnormality is displayed on a display device (not shown).
【０００５】一方、異常検出回路２Ｃ１〜２Ｃｎの何れ
かの異常検出信号ＩＭが「１」レベルとなると、ＯＲ回
路７の出力が「１」レベルとなる。これにより、電源ユ
ニット３からのドライブ回路２Ａ１〜２Ａｎへのドライ
ブ電圧Ｖｄｒｖの供給が停止される。これにより、負荷
１−１〜１−ｎへのドライブ出力電圧Ｖｏｕｔ１〜Ｖｏ
ｕｔｎの供給が停止され、過電流などの異常に対して安
全が確保される。この場合、ＯＲ回路７の出力が「１」
レベルとなってから電源ユニット３がドライブ回路２Ａ
１〜２Ａｎへのドライブ電圧Ｖｄｒｖの供給を停止する
までには、多少の遅れ時間ｔstp が生じる。On the other hand, when any one of the abnormality detection signals IM of the abnormality detection circuits 2C1 to 2Cn becomes "1" level, the output of the OR circuit 7 becomes "1" level. Thus, the supply of the drive voltage Vdrv from the power supply unit 3 to the drive circuits 2A1 to 2An is stopped. Thereby, the drive output voltages Vout1 to Vo to the loads 1-1 to 1-n are output.
The supply of utn is stopped, and safety against abnormalities such as overcurrent is ensured. In this case, the output of the OR circuit 7 is "1".
When the power supply unit 3 reaches the level, the drive circuit 2A
There is a slight delay time t stp before the supply of the drive voltage Vdrv to 1 to 2An is stopped.
【０００６】[0006]
【発明が解決しようとする課題】しかしながら、このよ
うな異常検出装置によると、同時に複数のドライブ回路
２Ａを駆動している状態で１カ所に異常が発生した場
合、この異常発生により電源ユニット３からのドライブ
電圧Ｖｄｒｖの供給が停止されるため、正常に動作して
いるドライブ回路２Ａにおいてもドライブ電圧Ｖｄｒｖ
の供給が停止され、負荷１へのドライブ出力電圧Ｖｏｕ
ｔの供給が停止される。これにより、正常なドライブ回
路部２においても駆動用ロジック信号ＤＲＶとドライブ
出力電圧Ｖｏｕｔをレベル変換した信号との不一致が発
生し、その異常検出回路２Ｃから「１」レベルの異常検
出信号ＩＭが発生することになる。ここで、ＣＰＵ４で
のアラーム処理の遅れにより、ドライブ電圧Ｖｄｒｖの
供給が停止されるまでの遅れ時間ｔstp よりも遅れて入
力ポート５のゲートが開かれたような場合、ＣＰＵ４は
正常なドライブ回路部２の異常検出回路２Ｃからの
「１」レベルの異常検出信号ＩＭを取り込んでしまう。
このため、最初に異常が発生した真の異常発生箇所が分
からなくなってしまい、トラブルシューティング時に混
乱が生じる。However, according to such an abnormality detection device, if an abnormality occurs in one place while driving a plurality of drive circuits 2A at the same time, the power supply unit 3 generates the abnormality. Of the drive voltage Vdrv is stopped, so that the drive circuit 2A that is operating normally also receives the drive voltage Vdrv.
Is stopped, and the drive output voltage Vou to the load 1 is stopped.
The supply of t is stopped. As a result, even in the normal drive circuit section 2, a mismatch occurs between the drive logic signal DRV and the signal obtained by level-converting the drive output voltage Vout, and the abnormality detection circuit 2C generates the "1" level abnormality detection signal IM. Will do. Here, if the gate of the input port 5 is opened later than the delay time t stp until the supply of the drive voltage Vdrv is stopped due to the delay of the alarm processing in the CPU 4, the CPU 4 operates normally. The abnormality detection signal IM of "1" level from the abnormality detection circuit 2C of the unit 2 is taken.
For this reason, the location of the true abnormality where the abnormality first occurred cannot be known, and confusion occurs during troubleshooting.
【０００７】本発明はこのような課題を解決するために
なされたもので、その目的とするところは、真の異常発
生箇所を明確とし、トラブルシューティング時の混乱を
避けることのできる異常検出装置を提供することにあ
る。SUMMARY OF THE INVENTION The present invention has been made in order to solve such a problem, and an object of the present invention is to provide an abnormality detecting device which can clarify a place where a true abnormality has occurred and can avoid confusion at the time of troubleshooting. To provide.
【０００８】[0008]
【課題を解決するための手段】このような目的を達成す
るために本発明（請求項１）は、第１〜第ｎのドライブ
回路部の異常検出回路からの異常検出々力を監視し、そ
の内の１つでも異常を検出した状態となった場合、第１
〜第ｎのドライブ回路部へのドライブ電圧の供給が停止
される前に第１〜第ｎのドライブ回路部の異常検出回路
からの異常検出々力の出力状態をラッチするようにした
ものである。この発明によれば、第１〜第ｎのドライブ
回路部の異常検出回路からの異常検出々力の何れかが異
常を検出した状態となった場合、第１〜第ｎのドライブ
回路部へのドライブ電圧の供給が停止される前（第１〜
第ｎのドライブ回路部のドライブ回路のドライブ出力電
圧が停止される前）の異常発生時点で、第１〜第ｎのド
ライブ回路部の異常検出回路からの異常検出々力の出力
状態がラッチされる。SUMMARY OF THE INVENTION In order to achieve the above object, the present invention (claim 1) monitors an abnormality detection force from an abnormality detection circuit of a first to nth drive circuit units, If at least one of them becomes abnormal, the first
Before the supply of the drive voltage to the n-th drive circuit unit is stopped, the output state of the abnormality detection output from the abnormality detection circuit of the first to n-th drive circuit units is latched. . According to the present invention, when any of the abnormality detection forces from the abnormality detection circuits of the first to n-th drive circuit units is in a state of detecting an abnormality, the first to n-th drive circuit units are connected to the first to n-th drive circuit units. Before the supply of the drive voltage is stopped (first to first)
At the time of occurrence of the abnormality (before the drive output voltage of the drive circuit of the n-th drive circuit unit is stopped), the output state of the abnormality detection force from the abnormality detection circuit of the first to n-th drive circuit units is latched. You.
【０００９】また、本発明（請求項２）は、第１〜第ｎ
のドライブ回路部の異常検出回路からの異常検出々力を
監視し、その内の１つでも異常を検出した状態となった
場合、その状況が所定時間続いたことを確認のうえ、第
１〜第ｎのドライブ回路部へのドライブ電圧の供給が停
止される前に第１〜第ｎのドライブ回路部の異常検出回
路からの異常検出々力の出力状態をラッチするようにし
たものである。この発明によれば、第１〜第ｎのドライ
ブ回路部の異常検出回路からの異常検出々力の何れかが
異常を検出した状態となり、その状況が所定時間続いた
場合、第１〜第ｎのドライブ回路部へのドライブ電圧の
供給が停止される前（第１〜第ｎのドライブ回路部のド
ライブ回路のドライブ出力電圧が停止される前）の異常
発生時点で、第１〜第ｎのドライブ回路部の異常検出回
路からの異常検出々力の出力状態がラッチされる。Further, the present invention (claim 2) provides the first to n-th
The abnormality detection circuit from the abnormality detection circuit of the drive circuit unit monitors the power of abnormality detection, and if any one of them detects an abnormality, it is confirmed that the state has continued for a predetermined time, and then the first to the first are checked. Before the supply of the drive voltage to the n-th drive circuit unit is stopped, the output state of the abnormality detection output from the abnormality detection circuits of the first to n-th drive circuit units is latched. According to the present invention, when any one of the abnormality detection forces from the abnormality detection circuits of the first to n-th drive circuit units detects an abnormality, and if the state continues for a predetermined time, the first to n-th At the time of occurrence of an abnormality before the supply of the drive voltage to the drive circuit unit is stopped (before the drive output voltage of the drive circuits of the first to n-th drive circuit units is stopped), the first to n-th The output state of the abnormality detection force from the abnormality detection circuit of the drive circuit is latched.
【００１０】[0010]
【発明の実施の形態】以下、本発明を実施の形態に基づ
き詳細に説明する。図１はこの発明の一実施の形態を示
す異常検出装置のブロック回路図である。同図におい
て、図２と同一符号は同一或いは同等構成要素を示し、
その説明は省略する。DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, the present invention will be described in detail based on embodiments. FIG. 1 is a block circuit diagram of an abnormality detection device according to an embodiment of the present invention. 2, the same reference numerals as those in FIG. 2 indicate the same or equivalent components,
The description is omitted.
【００１１】この実施の形態では、入力ポート５の前段
にアラームラッチ９を設け、このアラームラッチ９にド
ライブ回路部２−１〜２−ｎの異常検出回路２Ｃ１〜２
Ｃｎからの異常検出信号ＩＭ１〜ＩＭｎを与え、アラー
ムラッチ９からのラッチ出力ＩＭＲ１〜ＩＭＲｎを入力
ポート５へ与えるようにしている。In this embodiment, an alarm latch 9 is provided at a stage preceding the input port 5, and the alarm latch 9 is provided with the abnormality detection circuits 2C1-2 of the drive circuit units 2-1 to 2-n.
The abnormality detection signals IM1 to IMn from Cn are supplied, and the latch outputs IMR1 to IMRn from the alarm latch 9 are supplied to the input port 5.
【００１２】また、ＯＲ回路６とＣＰＵ４との間にノイ
ズ除去回路１０を設け、ノイズ除去回路１０の出力をＣ
ＰＵ４へ割込信号として与えると共に、アラームラッチ
９のトリガ端子ＴＲＧへラッチトリガ信号として与える
ようにしている。アラームラッチ８のリセット端子ＲＥ
Ｓには負論理入力ナンド回路８の出力を与えるようにし
ている。A noise removing circuit 10 is provided between the OR circuit 6 and the CPU 4, and the output of the noise removing circuit 10
The signal is supplied to the PU 4 as an interrupt signal, and is also supplied to the trigger terminal TRG of the alarm latch 9 as a latch trigger signal. Reset terminal RE of alarm latch 8
The output of the negative logic input NAND circuit 8 is given to S.
【００１３】ノイズ除去回路１０は、ディレイ回路１０
−１とＤフリップフロップ回路１０−２とから構成さ
れ、ＯＲ回路６の出力をＤフリップフロップ１０−２の
入力端子Ｄおよびディレイ回路１０−１のイネーブル端
子Ｅｎへ与えるようにしている。また、ディレイ回路１
０−１のディレイ出力ＣＲをＤフリップフロップ１０−
２のクロック入力端子ＣＫへ与え、Ｄフリップフロップ
１０−２のＱ出力をノイズ除去回路１０からの出力（割
込信号／ラッチトリガ信号）とすると共に、Ｑバー出力
をディレイ回路１０−１のディセーブル端子ＤＥＳへ与
えるようにしている。The noise removal circuit 10 includes a delay circuit 10
-1 and a D flip-flop circuit 10-2, and the output of the OR circuit 6 is supplied to the input terminal D of the D flip-flop 10-2 and the enable terminal En of the delay circuit 10-1. Also, delay circuit 1
0-1 delay output CR is applied to D flip-flop 10-
2, the Q output of the D flip-flop 10-2 is used as an output (interrupt signal / latch trigger signal) from the noise removal circuit 10, and the Q bar output is disabled of the delay circuit 10-1. The signal is supplied to the terminal DES.
【００１４】〔異常検出時の動作〕異常検出回路２Ｃ１
〜２Ｃｎの何れかの異常検出信号ＩＭが「１」レベルと
なると、ＯＲ回路６の出力が「１」レベルとなり、この
「１」レベルの出力がＤフリップフロップ１０−２の入
力端子Ｄに与えられる。また、ＯＲ回路６からの「１」
レベルの出力はディレイ回路１０−１のイネーブル端子
Ｅｎへも与えられ、これによりディレイ回路１０−１は
イネーブル状態となる。[Operation at the time of abnormality detection] Abnormality detection circuit 2C1
When any one of the abnormality detection signals IM of .about.2Cn becomes "1" level, the output of the OR circuit 6 becomes "1" level, and this "1" level output is given to the input terminal D of the D flip-flop 10-2. Can be Also, “1” from the OR circuit 6
The output of the level is also supplied to the enable terminal En of the delay circuit 10-1, whereby the delay circuit 10-1 is enabled.
【００１５】イネーブル状態となったディレイ回路１０
−１は、そのクロック端子ＣＫに与えられるクロックＣ
ＬＫのカウントを開始し、そのカウント値が所定値とな
れば、すなわちＯＲ回路６の出力が「１」レベルとなっ
てから所定時間（ディレイ時間ｔｄ）が経過すれば、Ｄ
フリップフロップ回路１０−２のクロック端子ＣＫへ
「１」レベルのディレイ出力ＣＲを送る。The delay circuit 10 in an enabled state
-1 is the clock C given to the clock terminal CK.
LK starts counting, and if the count value reaches a predetermined value, that is, if a predetermined time (delay time td) has elapsed since the output of the OR circuit 6 has reached the “1” level, D
The delay output CR of "1" level is sent to the clock terminal CK of the flip-flop circuit 10-2.
【００１６】この時、Ｄフリップフロップ回路１０−２
の入力端子ＤへＯＲ回路６からの「１」レベルの出力が
与えられていれば、すなわちディレイ時間ｔｄの間継続
してＯＲ回路６の出力が「１」レベル状態となっていれ
ば、Ｄフリップフロップ回路１０−２はこのＯＲ回路６
からの「１」レベルの出力をデータとして取り込み、そ
のＱ出力を「１」レベルとする。この時、ディレイ回路
１０−１は、Ｄフリップフロップ回路１０−２のＱバー
出力がそのディセーブル端子ＤＥＳに与えられることに
よって、ディセーブル状態とされる。At this time, the D flip-flop circuit 10-2
If the output at the "1" level from the OR circuit 6 is given to the input terminal D of the OR circuit 6, that is, if the output of the OR circuit 6 is at the "1" level state continuously for the delay time td, The flip-flop circuit 10-2 uses the OR circuit 6
The output of the “1” level from is output as data, and its Q output is set to the “1” level. At this time, the delay circuit 10-1 is disabled by applying the Q bar output of the D flip-flop circuit 10-2 to its disable terminal DES.
【００１７】なお、ノイズなどによってＯＲ回路６の出
力が瞬間的に「１」レベルとなったような場合は、ディ
レイ時間ｔｄが経過してディレイ出力ＣＲが「１」レベ
ルとなった時、Ｄフリップフロップ回路１０−２の入力
端子ＤへのＯＲ回路６からの「１」レベルの出力は消失
しているので、Ｄフリップフロップ回路１０−２のＱ出
力が「１」レベルとなることはない。In the case where the output of the OR circuit 6 instantaneously becomes "1" level due to noise or the like, when the delay time td elapses and the delay output CR becomes "1" level, D Since the output of the "1" level from the OR circuit 6 to the input terminal D of the flip-flop circuit 10-2 has disappeared, the Q output of the D flip-flop circuit 10-2 does not become the "1" level. .
【００１８】Ｄフリップフロップ回路１０−２のＱ出
力、すなわちノイズ除去回路１０からの出力が「１」レ
ベルとなると、この「１」レベルの出力がアラームラッ
チ９のトリガ端子ＴＲＧへラッチトリガ信号として与え
られる。このラッチトリガ信号を受けて、アラームラッ
チ９は、その時のドライブ回路部２−１〜２−ｎの異常
検出回路２Ｃ１〜２Ｃｎからの異常検出信号ＩＭ１〜Ｉ
Ｍｎをラッチし、このラッチした異常検出信号ＩＭ１〜
ＩＭｎをラッチ出力ＩＭＲ１〜ＩＭＲｎとして入力ポー
ト５へ送る。When the Q output of the D flip-flop circuit 10-2, that is, the output from the noise elimination circuit 10 becomes "1" level, this "1" level output is supplied to the trigger terminal TRG of the alarm latch 9 as a latch trigger signal. Can be In response to the latch trigger signal, the alarm latch 9 applies the abnormality detection signals IM1 to IM from the abnormality detection circuits 2C1 to 2Cn of the drive circuit units 2-1 to 2-n at that time.
Mn is latched, and the latched abnormality detection signals IM1 to IM1 are latched.
Imn is sent to input port 5 as latch outputs IMR1 to IMRn.
【００１９】また、ノイズ除去回路１０からの出力が
「１」レベルとなると、この「１」レベルの出力がＣＰ
Ｕ４へ割込信号として与えられる。ＣＰＵ４は、この割
込信号を受けて、アラーム処理を行い、チップセレクト
信号ＡＬＭＣＳおよびスローブ信号ＩＯＲＤを共に
「０」レベルとし、負論理入力ナンド回路８の出力を
「０」レベルとし、入力ポート５のゲートを開く。入力
ポート５には、アラームラッチ９からのラッチ出力ＩＭ
Ｒ１〜ＩＭＲｎが与えられており、ゲートが開かれるこ
とによってＣＰＵ４へそのラッチ出力ＩＭＲ１〜ＩＭＲ
ｎが送られる。ＣＰＵ４は、このラッチ出力ＩＭＲ１〜
ＩＭＲｎのレベルを読み取り、異常が発生したドライブ
回路部２を特定し、図示せぬ表示装置においてどのドラ
イブ回路部２で異常が発生しているかを表示する。な
お、負論理入力ナンド回路８の「０」レベルの出力はア
ラームラッチ９のリセット端子ＲＥＳへも与えられ、こ
れによりアラームラッチ９での異常検出信号ＩＭ１〜Ｉ
Ｍｎのラッチはリセットされる。When the output from the noise elimination circuit 10 becomes "1" level, this "1" level output becomes CP.
It is provided to U4 as an interrupt signal. The CPU 4 receives the interrupt signal, performs an alarm process, sets both the chip select signal ALMCS and the strobe signal IORD to the “0” level, sets the output of the negative logic input NAND circuit 8 to the “0” level, Open the gate. The input port 5 has a latch output IM from the alarm latch 9.
R1 to IMRn are given, and the latch outputs IMR1 to IMR are sent to the CPU 4 when the gate is opened.
n is sent. The CPU 4 outputs the latch outputs IMR1 to IMR1.
The level of IMRn is read, the drive circuit unit 2 in which the abnormality has occurred is specified, and which drive circuit unit 2 has an abnormality is displayed on a display device (not shown). The output of the "0" level of the negative logic input NAND circuit 8 is also supplied to the reset terminal RES of the alarm latch 9, whereby the abnormality detection signals IM1 to I
The Mn latch is reset.
【００２０】一方、異常検出回路２Ｃ１〜２Ｃｎの何れ
かの異常検出信号ＩＭが「１」レベルとなると、ＯＲ回
路７の出力が「１」レベルとなる。これにより、電源ユ
ニット３からのドライブ回路２Ａ１〜２Ａｎへのドライ
ブ電圧Ｖｄｒｖの供給が停止される。これにより、負荷
１−１〜１−ｎへのドライブ出力電圧Ｖｏｕｔ１〜Ｖｏ
ｕｔｎの供給が停止され、過電流などの異常に対して安
全が確保される。この場合、ＯＲ回路７の出力が「１」
レベルとなってから電源ユニット３がドライブ回路２Ａ
１〜２Ａｎへのドライブ電圧Ｖｄｒｖの供給を停止する
までには、多少の遅れ時間ｔstp が生じる。本実施の形
態では、この遅れ時間ｔstp に対しノイズ除去回路１０
でのディレイ時間ｔｄを充分短く設定している。ディレ
イ時間ｔｄは、ノイズを除去することを目的としている
ため、ドライブ回路２Ａ１〜２Ａｎへのドライブ電圧Ｖ
ｄｒｖの供給が停止されるまでの遅れ時間ｔstp に対し
て充分短くても実用上問題はない。On the other hand, when any one of the abnormality detection signals IM of the abnormality detection circuits 2C1 to 2Cn becomes "1" level, the output of the OR circuit 7 becomes "1" level. Thus, the supply of the drive voltage Vdrv from the power supply unit 3 to the drive circuits 2A1 to 2An is stopped. Thereby, the drive output voltages Vout1 to Vo to the loads 1-1 to 1-n are output.
The supply of utn is stopped, and safety against abnormalities such as overcurrent is ensured. In this case, the output of the OR circuit 7 is "1".
When the power supply unit 3 reaches the level, the drive circuit 2A
There is a slight delay time t stp before the supply of the drive voltage Vdrv to 1 to 2An is stopped. In this embodiment, the noise removal circuit 10 to the delay time t stp
Is set sufficiently short. Since the delay time td is intended to eliminate noise, the drive voltage Vd to the drive circuits 2A1 to 2An is
Even if the delay time t stp until the supply of drv is stopped is sufficiently short, there is no practical problem.
【００２１】同時に複数のドライブ回路２Ａを駆動して
いる状態で１カ所に異常が発生した場合、この異常発生
により電源ユニット３からのドライブ電圧Ｖｄｒｖの供
給が停止される。このため、正常に動作しているドライ
ブ回路２Ａにおいてもドライブ電圧Ｖｄｒｖの供給が停
止され、負荷１へのドライブ出力電圧Ｖｏｕｔの供給が
停止される。これにより、正常なドライブ回路部２にお
いても駆動用ロジック信号ＤＲＶとドライブ出力電圧Ｖ
ｏｕｔをレベル変換した信号との不一致が発生し、その
異常検出回路２Ｃから「１」レベルの異常検出信号が発
生することになる。If an abnormality occurs in one place while simultaneously driving a plurality of drive circuits 2A, the supply of the drive voltage Vdrv from the power supply unit 3 is stopped due to the occurrence of the abnormality. Therefore, the supply of the drive voltage Vdrv to the drive circuit 2A that is operating normally is also stopped, and the supply of the drive output voltage Vout to the load 1 is stopped. As a result, the drive logic signal DRV and the drive output voltage V
A mismatch with the signal obtained by converting the level of out occurs, and the abnormality detection circuit 2C generates an abnormality detection signal of "1" level.
【００２２】ここで、従来においては、ＣＰＵ４でのア
ラーム処理の遅れにより、ドライブ電圧Ｖｄｒｖの供給
が停止されるまでの遅れ時間ｔstp よりも遅れて入力ポ
ート５のゲートが開かれたような場合、ＣＰＵ４は正常
なドライブ回路部２の異常検出回路２Ｃからの「１」レ
ベルの異常検出信号ＩＭを取り込んでしまっていた。し
かしながら、本実施の形態では、ドライブ回路２Ａ１〜
２Ａｎへのドライブ電圧Ｖｄｒｖの供給が停止される前
（ドライブ回路２Ａ１〜２Ａｎのドライブ出力電圧Ｖｏ
ｕｔ１〜Ｖｏｕｔｎが停止される前）の異常発生時点
で、異常検出回路２Ｃ１〜２Ｃｎからの異常検出信号Ｉ
Ｍ１〜ＩＭｎの出力状態がアラームラッチ９でラッチさ
れているため、ＣＰＵ４へは最初に異常が発生した真の
異常発生箇所しか取り込まれない。これにより、異常発
生箇所が明確とされ、トラブルシューティング時の混乱
が避けられる。Here, conventionally, when the gate of the input port 5 is opened later than the delay time t stp until the supply of the drive voltage Vdrv is stopped due to the delay of the alarm processing in the CPU 4. The CPU 4 has taken in the "1" level abnormality detection signal IM from the abnormality detection circuit 2C of the normal drive circuit section 2. However, in the present embodiment, the drive circuits 2A1 to 2A1
Before the supply of the drive voltage Vdrv to the drive circuit 2An is stopped (the drive output voltage Vo of the drive circuits 2A1 to 2An).
ut1 to Voutn are stopped), the abnormality detection signal I from the abnormality detection circuits 2C1 to 2Cn
Since the output states of M1 to IMn are latched by the alarm latch 9, only the true abnormality occurrence part where the abnormality first occurs is taken into the CPU 4. As a result, the location where the abnormality has occurred is clarified, and confusion during troubleshooting can be avoided.
【００２３】なお、本実施の形態では、ＯＲ回路６の後
段にノイズ除去回路１０を設けたが、場合によってはノ
イズ除去回路１０は省略してもよい。また、ノイズ除去
回路１０は、ディレイ回路１０−１とＤフリップフロッ
プ１０−２との構成に限られるものではない。すなわ
ち、ＯＲ回路６が安定して「１」レベルを出し続けてい
ることを検出することができればよく、「１」レベルと
なっている時間を計測するタイマ回路で構成するように
してもよい。また、ＯＲ回路７の後段に同様のノイズ除
去回路を設けるようにしてもよい。In this embodiment, the noise elimination circuit 10 is provided after the OR circuit 6. However, the noise elimination circuit 10 may be omitted in some cases. The noise removing circuit 10 is not limited to the configuration of the delay circuit 10-1 and the D flip-flop 10-2. That is, it is only necessary to be able to detect that the OR circuit 6 keeps outputting the "1" level stably, and it may be configured with a timer circuit for measuring the time of the "1" level. Further, a similar noise removing circuit may be provided at a subsequent stage of the OR circuit 7.
【００２４】[0024]
【発明の効果】以上説明したことから明らかなように本
発明によれば、第１〜第ｎのドライブ回路部の異常検出
回路からの異常検出々力の何れかが異常を検出した状態
となった場合、第１〜第ｎのドライブ回路部へのドライ
ブ電圧の供給が停止される前（第１〜第ｎのドライブ回
路部のドライブ回路のドライブ出力電圧が停止される
前）の異常発生時点で、第１〜第ｎのドライブ回路部の
異常検出回路からの異常検出々力の出力状態がラッチさ
れるので、最初に異常が発生した真の異常発生箇所しか
取り込まないようにして、異常発生箇所を明確とし、ト
ラブルシューティング時の混乱を避けることが可能とな
る。As is apparent from the above description, according to the present invention, any one of the abnormality detection circuits from the abnormality detection circuits of the first to n-th drive circuit units is in a state where an abnormality is detected. In this case, the time of occurrence of the abnormality before the supply of the drive voltage to the first to n-th drive circuit units is stopped (before the drive output voltage of the drive circuits of the first to n-th drive circuit units is stopped) Then, since the output states of the abnormal detection forces from the abnormality detection circuits of the first to n-th drive circuit units are latched, only the true abnormality occurrence position where the abnormality first occurred is taken in, so that the abnormality occurrence It is possible to clarify the location and avoid confusion during troubleshooting.
【００２５】また、本発明によれば、第１〜第ｎのドラ
イブ回路部の異常検出回路からの異常検出々力の何れか
が異常を検出した状態となり、その状況が所定時間続い
た場合、第１〜第ｎのドライブ回路部へのドライブ電圧
の供給が停止される前（第１〜第ｎのドライブ回路部の
ドライブ回路のドライブ出力電圧が停止される前）の異
常発生時点で、第１〜第ｎのドライブ回路部の異常検出
回路からの異常検出々力の出力状態がラッチされるの
で、ノイズによる誤作動を防止するものとしたうえ、最
初に異常が発生した真の異常発生箇所しか取り込まない
ようにして、異常発生箇所を明確とし、トラブルシュー
ティング時の混乱を避けることが可能となる。Further, according to the present invention, when any one of the abnormality detection forces from the abnormality detection circuits of the first to n-th drive circuit units detects an abnormality, and when the condition continues for a predetermined time, At the time of occurrence of an abnormality before the supply of the drive voltage to the first to n-th drive circuit units is stopped (before the drive output voltages of the drive circuits of the first to n-th drive circuit units are stopped), Since the output state of the abnormal detection force from the abnormality detection circuit of the first to nth drive circuit units is latched, malfunction due to noise is prevented, and the true abnormality occurrence location where the abnormality first occurred It is possible to clarify the location where an abnormality has occurred and avoid confusion during troubleshooting.
【図１】 本発明の一実施の形態を示す異常検出装置の
ブロック回路図である。FIG. 1 is a block circuit diagram of an abnormality detection device according to an embodiment of the present invention.
【図２】 従来の異常検出装置のブロック回路図であ
る。FIG. 2 is a block circuit diagram of a conventional abnormality detection device.
１（１−１〜１−ｎ）…負荷、２（２−１〜２−ｎ）…
ドライブ回路部、２Ａ（２Ａ１〜２Ａｎ）…ドライブ回
路、２Ｂ（２Ｂ１〜２Ｂｎ）…レベル変換回路、（２Ｃ
１〜２Ｃｎ）…異常検出回路、３…電源ユニット、４…
ＣＰＵ、５…入力ポート、６，７…ＯＲ回路、８…負論
理入力ナンド回路、９…アラームラッチ、１０…ノイズ
除去回路、１０−１…ディレイ回路、１０−２…Ｄフリ
ップフロップ回路。1 (1-1 to 1-n) ... load, 2 (2-1 to 2-n) ...
Drive circuit section, 2A (2A1-2An) ... drive circuit, 2B (2B1-2Bn) ... level conversion circuit, (2C
1 to 2Cn) ... abnormality detection circuit, 3 ... power supply unit, 4 ...
CPU, 5 input port, 6, 7 OR circuit, 8 negative logic input NAND circuit, 9 alarm latch, 10 noise removal circuit, 10-1 delay circuit, 10-2 D flip-flop circuit.
───────────────────────────────────────────────────── フロントページの続き (72)発明者 梅津 光男 東京都目黒区下目黒二丁目２番３号 株式 会社田村電機製作所内 (72)発明者 高橋 源一 東京都目黒区下目黒二丁目２番３号 株式 会社田村電機製作所内 (72)発明者 永井 幹夫 東京都港区芝五丁目７番１号 日本電気株 式会社内 (72)発明者 青木 啓一 東京都調布市上石原三丁目49番地１号 日 本電気データ機器株式会社内 Ｆターム(参考） 2C061 HV01 HV34 HV45 5G053 AA08 AA16 BA04 CA01 DA01 EA01 EA03 FA04 FA06 ──────────────────────────────────────────────────続 き Continued on the front page (72) Mitsuo Umezu, 2-3-2 Shimomeguro, Meguro-ku, Tokyo Inside Tamura Electric Manufacturing Co., Ltd. (72) Genichi Takahashi 2-2-2, Shimomeguro, Meguro-ku, Tokyo No. 3 Inside Tamura Electric Works (72) Inventor Mikio Nagai 5-7-1 Shiba, Minato-ku, Tokyo NEC Corporation (72) Keiichi Aoki 3-49-1, Kamiishihara, Chofu-shi, Tokyo No. Japan Electric Data Equipment Co., Ltd. F-term (reference) 2C061 HV01 HV34 HV45 5G053 AA08 AA16 BA04 CA01 DA01 EA01 EA03 FA04 FA06
Claims (2)
電圧を生成するドライブ回路と，前記駆動信号と前記ド
ライブ出力電圧をレベル変換した信号とを比較して異常
を検出する異常検出回路とを備えた第１〜第ｎ（ｎ＞
１）のドライブ回路部と、 この第１〜第ｎのドライブ回路部の異常検出回路からの
異常検出々力を監視し、その内の１つでも異常を検出し
た状態となった場合、前記第１〜第ｎのドライブ回路部
のドライブ回路で使用するドライブ電圧の供給を停止さ
せるドライブ電圧供給停止手段と、 前記第１〜第ｎのドライブ回路部の異常検出回路からの
異常検出々力を監視し、その内の１つでも異常を検出し
た状態となった場合、前記ドライブ電圧供給停止手段が
ドライブ電圧の供給を停止させる前に前記第１〜第ｎの
ドライブ回路部の異常検出回路からの異常検出々力の出
力状態をラッチするラッチ手段とを備えたことを特徴と
する異常検出装置。A drive circuit for generating a drive output voltage to a load in response to a drive signal, and an abnormality detection circuit for detecting an abnormality by comparing the drive signal with a signal obtained by level-converting the drive output voltage. First to n-th (n>
1) The abnormality detection circuits from the abnormality detection circuits of the first to nth drive circuit units are monitored, and if at least one of them detects an abnormality, Drive voltage supply stopping means for stopping supply of a drive voltage used in the drive circuits of the first to nth drive circuit units; and monitoring abnormality detection powers from the abnormality detection circuits of the first to nth drive circuit units. If at least one of them detects an abnormality, before the drive voltage supply stopping means stops the supply of the drive voltage, the drive voltage supply stop means stops the supply of the drive voltage from the abnormality detection circuit of the first to nth drive circuit units. An abnormality detection device, comprising: latch means for latching an output state of an abnormality detection force.
前記第１〜第ｎのドライブ回路部の異常検出回路からの
異常検出々力を監視し、その内の１つでも異常を検出し
た状態となった場合、その状況が所定時間続いたことを
確認のうえ、前記ドライブ電圧供給停止手段がドライブ
電圧の供給を停止させる前に前記第１〜第ｎのドライブ
回路部の異常検出回路からの異常検出々力の出力状態を
ラッチすることを特徴とする異常検出装置。2. The method according to claim 1, wherein the latch means comprises:
The abnormality detection circuits from the abnormality detection circuits of the first to nth drive circuit units are monitored, and if any one of them detects an abnormality, it is confirmed that the situation has continued for a predetermined time. Furthermore, before the drive voltage supply stopping means stops the supply of the drive voltage, the output state of the abnormality detection power from the abnormality detection circuits of the first to nth drive circuit units is latched. Anomaly detection device.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24855699A JP2001078353A (en) | 1999-09-02 | 1999-09-02 | Abnormality detector |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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| JP24855699A JP2001078353A (en) | 1999-09-02 | 1999-09-02 | Abnormality detector |
Publications (1)
| Publication Number | Publication Date |
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ID=17179928
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| Application Number | Title | Priority Date | Filing Date |
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| Country | Link |
|---|---|
| JP (1) | JP2001078353A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007151262A (en) * | 2005-11-25 | 2007-06-14 | Fuji Xerox Co Ltd | Electronic apparatus |
| JP2011120422A (en) * | 2009-12-07 | 2011-06-16 | Mitsubishi Electric Corp | Drive controller of electric load |
-
1999
- 1999-09-02 JP JP24855699A patent/JP2001078353A/en active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007151262A (en) * | 2005-11-25 | 2007-06-14 | Fuji Xerox Co Ltd | Electronic apparatus |
| JP4569452B2 (en) * | 2005-11-25 | 2010-10-27 | 富士ゼロックス株式会社 | Electronics |
| JP2011120422A (en) * | 2009-12-07 | 2011-06-16 | Mitsubishi Electric Corp | Drive controller of electric load |
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