JP2001067215A - 情報処理システム及びファームウェア書換え方法 - Google Patents

Abstract

(57)【要約】 【課題】 専用のＲＯＭ書き込み装置や該ＲＯＭ書込み
装置を接続するための専用外部接続機構を必要とせず
に、ネットワークを介して複数のスレーブＣＰＵ内のフ
ァームウェア書換えを可能とする情報処理装置を得る 【解決手段】 マスターＣＰＵ及びスレーブＣＰＵがシ
ステムバスにて接続された情報処理システムにおいて、
マスターＣＰＵは、スレーブＣＰＵにおける書換えるべ
きファームウェア及びファームウェア書換えプログラム
を有し、スレーブＣＰＵは、電気的に消去書き込み可能
なファームウェア格納用不揮発性メモリ及び書換えプロ
グラムに基づくマスターＣＰＵからの書込みモード信号
が有効となるとスレーブＣＰＵにおけるローカルバスを
開放するバス開放手段を有し、マスターＣＰＵからシス
テムバスを介してファームウェア格納用不揮発性メモリ
に対してアクセスして、スレーブＣＰＵのファームウェ
アを書換えるものである。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、情報処理装置にお
けるスレーブＣＰＵのファームウェア格納用不揮発性メ
モリの書き換えに関するものである。

【０００２】

【従来の技術】従来のファームウェア格納用不揮発性メ
モリの書き換え可能な情報処理装置として、例えば、実
開平２−６３４０号公報に開示された情報処理装置があ
る。図１０は、実開平２−６３４０号公報に開示された
情報処理装置のブロック構成図である。図において、内
部ＣＰＵ４１からファームウェアを読み出すためのアド
レスバス信号４２及びデータバス信号４３及びメモリ制
御信号４４が各々バッファ回路４５、４６、４７に接続
され、その出力であるメモリ用アドレス信号４１０、メ
モリ用データ信号４１１、メモリ用制御信号４１２はフ
ァームウェアを格納した電気的書換可能ＲＯＭ４８、４
９へ供給される。

【０００３】また、バッファ回路４５、４６、４７へは
バッファ回路制御信号４１３が送られる。外部接続機構
４１４はメモリ用アドレス信号４１０、メモリ用データ
信号４１１、メモリ用制御信号４１２及びバッファ回路
制御信号４１３を外部接続するためのものである。

【０００４】次に、図１０に示される情報処理装置にお
ける動作を説明する。通常の動作状態では、バッファ回
路４５、４６、４７を制御するバッファ回路制御信号４
１３が入力されないため、内部ＣＰＵ４１からのアドレ
スバス信号４２、データバス信号４３、メモリ制御信号
４４が、バッファ回路４５、４６、４７を介してファー
ムウェアを格納した電気的書換可能ＲＯＭ４８、４９に
印加され、その内容を読み出す。

【０００５】次に、電気的書換可能ＲＯＭに格納したフ
ァームウェアを書き換える必要がある場合、外部接続機
構４１４に、ＲＯＭプログラマ等、電気的書込可能ＲＯ
Ｍ４８、４９へのＲＯＭ書込み装置を接続する。この
時、バッファ回路４５、４６、４７にバッファ回路制御
信号４１３が印加され、バッファ回路４５、４６、４７
の出力はフローティング状態となる。この動作により、
電気的書換可能ＲＯＭ４８、４９へ供給されたメモリ用
アドレス信号４１０、メモリ用データ信号４１１、およ
びメモリ用制御信号４１２は外部から制御可能となり、
ＲＯＭ書込み装置よりＲＯＭが書き換えられる。

【０００６】さらに、従来のファームウェア格納用不揮
発性メモリの書き換え可能な情報処理装置として、例え
ば、特開平９−１２８２３０号公報に開示される情報処
理装置がある。図１１は、特開平９−１２８２３０号公
報に開示される情報処理装置のブロック構成図である。
図において、５１は端末装置、５２は外部装置、５３は
ＥＥＰＲＯＭ（電気的に書換え可能で、かつ、電源を切
っても記憶内容が失われないメモリ）、５４はマイクロ
プロセッサユニット（ＭＰＵ）、５４Ａは内部メモリ、
５５は切換スイッチ、５６はインタフェース（送受信
部）、５７はデータバスである。

【０００７】次に動作を説明する。ＥＥＰＲＯＭ５３に
格納されている制御プログラムを新たな制御プログラム
に書き換える際、最初に切換スイッチ５５をオンからオ
フに切り換えると、ＭＰＵ５４は内部メモリ５４Ａに記
憶されている書換えプログラムを読み出すとともに、イ
ンターフェイス５６から外部装置５２に対して伝送プロ
グラム実行要求を送出する。そして、この伝送プログラ
ム実行要求に対して、外部装置５２側から新たな制御プ
ログラムが送信伝送されると、新たな制御プログラムを
インタフェース５６において受信する。

【０００８】次に、ＭＰＵ５４は、インターフェイス５
６で受信した新たな制御プログラムをデータバス５７を
介して取り入れ、内部メモリ５４Ａに格納されている書
換えプログラムにより、ＥＥＰＲＯＭ５３内の制御プロ
グラムを書きかえる。

【０００９】

【発明が解決しようとする課題】しかしながら、従来の
実開平２−６３４０号公報に開示される情報処理装置で
は、ＲＯＭプログラマ等のＲＯＭ書込み装置を接続する
ための専用外部接続機構が必要であると共に、該専用外
部接続機構に接続する専用のＲＯＭ書込み装置が必要で
あった。また、複数の情報処理装置のＲＯＭに対する書
込みを１台のＲＯＭ書込み装置で行う場合、ＲＯＭ書込
み装置をそれぞれのターゲット装置に対し何回も接続し
なおさなければならないという煩わしさがあった。

【００１０】また、従来の特開平９−１２８２３０号公
報に開示される情報処理装置では、メモリ内にあらかじ
め書換えプログラムを格納しておく必要があり、該書換
えプログラム用のメモリ領域が必要となるため、容量の
大きなメモリを情報処理装置内部に設けなければならな
かった。また、そのため、コストが高くなってしまうと
いった問題点があった。

【００１１】本発明では、上記に鑑みてなされたもので
あって、専用のＲＯＭ書込み装置や該ＲＯＭ書込み装置
を接続するための専用外部接続機構を必要とせずに、ネ
ットワークを介して複数のスレーブＣＰＵ内のファーム
ウェア書換えを可能とする情報処理システム及びファー
ムウェア書換え方法を得ることを目的としている。ま
た、書換えのためのプログラムをスレーブＣＰＵ内に必
要とせず、スレーブＣＰＵのメモリ容量に制限を与えな
いものである。

【００１２】

【発明を解決するための手段】本発明に係るマスターＣ
ＰＵ及びスレーブＣＰＵがシステムバスにて接続された
情報処理システムにおいては、マスターＣＰＵは、スレ
ーブＣＰＵにおける書換えるべきファームウェア及び該
ファームウェア書換えプログラムを有し、スレーブＣＰ
Ｕは、電気的に消去・書込み可能なファームウェア格納
用不揮発性メモリ及び上記書換えプログラムに基づく上
記マスターＣＰＵからの書込みモード信号が有効となる
とスレーブＣＰＵにおけるローカルバスを開放するロー
カルバス開放手段を有し、マスターＣＰＵからシステム
バスを介してファームウェア格納用不揮発性メモリに対
してアクセスして、スレーブＣＰＵのファームウェアを
書換えるものである。

【００１３】また、スレーブＣＰＵにおいて、システム
バスと接続され、アドレス信号及び制御信号を受けるバ
ッファと、書換えるべきファームウェアを受けると共に
書換えられたファームウェアをマスターＣＰＵに送出す
る双方向バッファとを備え、上記バッファ及び双方向バ
ッファは、ローカルバスが開放され、ファームウェア書
換えを実行する際にのみ動作し、該バッファ及び双方向
バッファを介してマスターＣＰＵがファームウェア格納
用不揮発性メモリに対してアクセスして、スレーブＣＰ
Ｕのファームウェアを書換えるものである。

【００１４】また、マスターＣＰＵが保有するスレーブ
ＣＰＵにおける書換えるべきファームウェアは、書換え
対象スレーブＣＰＵを特定するための対応スレーブＣＰ
Ｕコードを含み、該対応スレーブＣＰＵコードと、書込
み対象であるスレーブＣＰＵユニットから取得した情報
とを比較し、一致した際にファームウェアを書換えるも
のである。

【００１５】また、マスターＣＰＵ及びスレーブＣＰＵ
がシステムバスにて接続された情報処理システムにおい
て、スレーブＣＰＵは、ＭＰＵ、マスターＣＰＵスレー
ブＣＰＵ間通信用共有メモリ、ＭＰＵ用プログラムが格
納され電気的に消去・書込み可能なファームウェア格納
用不揮発性メモリ、ＭＰＵに対しマスターＣＰＵからの
バス権取得要求を発行するためのＨＯＬＤＲＥＱレジス
タ、バス権取得要求に応じてＭＰＵが発行したバス開放
アクノリッジ信号のステータスをマスターＣＰＵがリー
ドするためのＨＯＬＤＡＡ入力ポート、上記システムバ
ス中のアドレス・制御信号とローカルバス中のアドレス
・制御信号を接続するバッファ、上記システムバス中の
データバスとローカルバス中のデータバスを接続する双
方向バッファを備え、マスターＣＰＵからシステムバス
及び開放されたローカルバスを介してファームウェア格
納用不揮発性メモリに対してアクセスして、スレーブＣ
ＰＵのファームウェアを書換えるものである。

【００１６】さらに、本発明にかかるファームウェア書
換え方法は、マスターＣＰＵ及びスレーブＣＰＵがシス
テムバスにて接続された情報処理システムにおいて、マ
スターＣＰＵから書込みモード信号をスレーブＣＰＵに
対して有効とする工程と、スレーブＣＰＵにて内部のロ
ーカルバスを開放する工程と、電気的に消去・書込み可
能なファームウェア格納用不揮発性メモリをイレースす
る工程と、イレースされたファームウェア格納用不揮発
性メモリにシステムバスを介して上記マスターＣＰＵが
アクセスし、スレーブＣＰＵのファームウェアを書換え
る工程と、ファームウェア書換え終了後、システムリセ
ットを行う工程と、を備えたものである。

【００１７】また、スレーブＣＰＵのファームウェアを
書換える際に、マスターＣＰＵが保有するスレーブＣＰ
Ｕにおける書換えるべきファームウェアに含まれた書換
え対象スレーブＣＰＵを特定するための対応スレーブＣ
ＰＵコードと、書込み対象であるスレーブＣＰＵユニッ
トから取得した情報とを比較し、一致した際にファーム
ウェアを書換えるものである。

【００１８】

【発明の実施の形態】以下に、本発明に係る情報処理装
置の実施の形態を図面に基づいて詳細に説明する。な
お、この実施の形態によりこの発明が限定されるもので
はない。

【００１９】実施の形態１．図１は、本発明に係る実施
の形態１における情報処理装置のシステム構成を示した
システム構成図である。図において、１はマスターＣＰ
Ｕ、２はマスターＣＰＵ１とスレーブＣＰＵを接続する
システムバス、３はスレーブＣＰＵであり、複数台（ｎ
台：ｎは２以上の自然数）のスレーブＣＰＵがマスター
ＣＰＵ１に接続されている。なお、一例として、マスタ
ーＣＰＵ１とスレーブＣＰＵ３との関係は、ベースユニ
ットに接続されたプログラマブルコントローラにおける
ＣＰＵユニットとネットワークユニット等のインテリジ
ェントユニットの関係でもよければ、ネットワークを介
して接続される複数台のプログラマブルコントローラ同
士の関係でもよい。

【００２０】図２は、スレーブＣＰＵ３の内部構成を示
した内部構成図である。図において、２１はシステムバ
ス２とスレーブＣＰＵ３を接続するためのシステムバス
接続コネクタであり、スレーブＣＰＵ３内部でアドレス
信号Ｓ＿ＡＤＲ［ｍ：０］（ｍは自然数）２１００、デ
ータ信号Ｓ＿ＤＡＴＡ［ｎ：０］（ｎは自然数）２１０
４、ファームウェア書き込みモード信号ＩＮＳＴＡＬＬ
２１０１、ライト信号ＳＷＲ２１０２、リード信号ＳＲ
Ｄ２１０５、システムリセット信号ＲＥＳＥＴＬ２１２
７に展開される。

【００２１】２２はアドレスデコーダであり、ＡＤＲ端
子に入力されるアドレスＳ＿ＡＤＲ［ｍ：０］２１００
をデコードし、ＨＯＬＤＲＥＱレジスタ・ＨＯＬＤＡ入
力ポート用チップセレクトＣＳ１、２ポートメモリ用チ
ップセレクトＣＳ２を生成する。２３はバス権取得要求
信号ＨＬＤＲ２１１５を生成するＨＯＬＤＲＥＱレジス
タフリップフロップ、２４はファームウェア格納用不揮
発性メモリ２８に格納されたファームウェアに基づきス
レーブＣＰＵの制御を行うＭＰＵであり、ローカルバス
開放手段としての機能を有している。２５はデータ伸長
回路であり、ＨＬＤＡ端子に入力される信号をＬＳＢと
し、さらに（ｎ−１）ビットを付加してｎビットデータ
にしＤＡＴＡ端子から出力する回路である。

【００２２】２６はデータセレクタであり、ＩＮＳＴＡ
ＬＬ、ＣＳ１、ＣＳ２端子入力の組み合わせにより、Ｄ
ＡＴＡ１、ＤＡＴＡ２、ＤＡＴＡ３端子に入力されるデ
ータをセレクトし、ＤＡＴＡ端子に出力するセレクタ回
路である。２７はＭＰＵ２４とマスターＣＰＵ１の間で
データを共有するための２ポートメモリであり、アドレ
ス入力（ＡＤＲ１，２端子）、データ入出力（ＤＡＴＡ
１，２端子）、チップセレクト入力（ＣＳ１，２端
子）、リード入力（ＲＤ１，２端子）、ライト入力（Ｗ
Ｒ１，２端子）を、それぞれ２つずつ持っている。２８
はファームウェアを格納するファームウェア格納用不揮
発性メモリ、２９は制御回路であり、ＣＳ、ＷＲ、ＩＮ
ＳＴＡＬＬ、ＣＬＫ端子入力より２ＰＧＡＴＥ、２ＰＷ
Ｒ、ＦＧＡＴＥ、ＦＷＲ出力端子のタイミングを生成す
る回路である。

【００２３】２１１、２１２、２１４は２入力ＡＮＤゲ
ート、２１３はインバータゲート、２１５は３入力ＡＮ
Ｄゲート、２１７、２１８、２１９は出力イネーブル付
き双方向バッファ、２２０、２２１、２２２、２２３は
出力イネーブル付きバッファ、２１６は発振器である。

【００２４】ＭＰＵ２４、２ポートメモリ２７、ファー
ムウェア格納用不揮発性メモリ２８、出力イネーブル付
きバッファ２２０、２２１、２２２、２２３、出力イネ
ーブル付き双方向バッファ２１９は、ＭＰＵ２４のロー
カルバスであるアドレス信号Ｍ＿ＡＤＲ［Ｍ：０］２１
１９（Ｍは自然数）、データ信号Ｍ＿ＤＡＴＡ［Ｎ：
０］２１２０（Ｎは自然数）、リード信号ＭＲＤ２１２
１、ライト信号ＭＷＲ２１２２、２ポートメモリエリア
セレクト信号Ｍ＿２ＰＲＡＭＣＳ２１２３、ファームウ
ェア格納用不揮発性メモリエリアセレクト信号Ｍ＿ＦＲ
ＯＭＣＳ２１２４で接続されている。

【００２５】アドレスデコーダ２２の出力端子ＣＳ１か
ら出力されるＨＯＬＤＲＥＱレジスタ・ＨＯＬＤＡ入力
ポート用チップセレクト信号ＣＳ１ ２１１０は、３入
力ＮＡＮＤゲート２１０の入力と、データセレクタ２６
のＣＳ１入力端子に接続される。アドレスデコーダ２２
の出力端子ＣＳ２から出力される２ポートメモリ用チッ
プセレクト信号ＣＳ２ ２１０９は、データセレクタ２
６のＣＳ２入力端子、制御回路２９のＣＳ入力端子、２
入力ＡＮＤゲート２１１、２１２の入力端子に接続され
る。ＭＰＵ２４の出力端子ＨＬＤＡから出力されるバス
開放アクノリッジ信号ＨＬＤＡ２１２５は、データ伸長
回路２５のＨＬＤＡ入力端子、３入力ＡＮＤゲート２１
５の入力端子に接続される。

【００２６】ファームウェア書き込みモード信号ＩＮＳ
ＴＡＬＬ２１０１は、３入力ＮＡＮＤゲート２１０の入
力端子、データセレクタ２６のＩＮＳＴＡＬＬ入力端
子、３入力ＡＮＤゲート２１５の入力端子、制御回路２
９のＩＮＳＴＡＬＬ入力端子、インバータゲート２１３
の入力端子、２入力ＡＮＤゲート２１２の入力端子に接
続される。インバータゲート２１３の出力端子は２入力
ＡＮＤゲート２１１の入力端子に接続される。２入力Ａ
ＮＤゲート２１１の出力端子は、2ポートメモリ２７の
入力端子ＣＳ１に接続される。２入力ＡＮＤゲート２１
２の出力端子は、出力イネーブル付きバッファ２２１の
入力に接続される。

【００２７】ライト信号ＳＷＲ２１０２は、３入力ＮＡ
ＮＤゲート２１０の入力端子、制御回路２９のＷＲ入力
端子に接続される。リード信号ＳＲＤ２１０３は、出力
イネーブル付き双方向バッファ２１７のイネーブル入
力、２ポートメモリ２７のＲＤ１入力端子、出力イネー
ブル付きバッファ２２２の入力端子に接続される。Ｓ＿
ＡＤＲ［ｍ：０］信号２１００の下位ｍ１、ｍ２ビット
（ｍ１、ｍ２はｍ以下の整数）である信号Ｓ＿ＡＤＲ
［ｍ１：０］２１１６、Ｓ＿ＡＤＲ［ｍ２：０］２１２
６は、それぞれ２ポートメモリ２７のＡＤＲ１端子と出
力イネーブル付きバッファ２２０の入力に接続される。

【００２８】制御回路２９の出力端子２ＰＧＡＴＥから
出力される２ポートメモリデータバッファイネーブル信
号２ＰＧＡＴＥ２１１３は、出力イネーブル付き双方向
バッファ２１８のイネーブル入力に接続される。制御回
路２９の出力端子２ＰＷＲから出力される２ポートメモ
リライト信号２ＰＷＲ２１１４は、２ポートメモリ２７
のＷＲ１入力端子に接続される。制御回路２９の出力端
子ＦＧＡＴＥから出力されるファームウェア格納用不揮
発性メモリデータバッファイネーブル信号は、２入力Ａ
ＮＤゲート２１４の入力に接続される。制御回路２９の
出力端子ＦＷＲから出力されるファームウェア格納用不
揮発性メモリライト信号は、出力イネーブル付きバッフ
ァ２２３の入力に接続される。

【００２９】ＨＯＬＤＲＥＱレジスタ用フリップフロッ
プ２３の出力端子Ｑから出力されるバス権取得要求信号
ＨＬＤＲ２１１５は、ＭＰＵ２４のＨＬＤＲ入力端子
と、３入力ＡＮＤゲート２１５の入力に接続される。Ｈ
ＯＬＤＲＥＱレジスタ用フリップフロップ２３の入力端
子Ｒには、システムリセット信号ＲＥＳＥＴＬ２１２７
が接続される。３入力ＮＡＮＤゲート２１０の出力端子
は、ＨＯＬＤＲＥＱレジスタ用フリップフロップ２３の
クロック入力端子に接続される。

【００３０】３入力ＡＮＤゲート２１５の出力は、２入
力ＡＮＤゲート２１４の入力と、出力イネーブル付きバ
ッファ２２０、２２１、２２２、２２３のイネーブル端
子に接続される。出力イネーブル付き双方向バッファ２
１８の出力端子Ｄから出力される２ポートメモリのリー
ドデータ２Ｐ＿ＤＡＴＡ［ｎ：０］信号２１０８は、デ
ータセレクタ２６の入力端子ＤＡＴＡ３に接続される。
出力イネーブル付き双方向バッファ２１７の出力端子Ｄ
から出力されるシステムバスからのライトデータＳ＿Ｄ
ＡＴＡ＿Ｏ［ｎ：０］信号は、出力イネーブル付き双方
向バッファ２１８・２１９の入力端子Ｂに接続される。

【００３１】また、ＨＯＬＤＲＥＱレジスタ用フリップ
フロップ２３の入力端子Ｄにはビット０のみ接続され
る。出力イネーブル付き双方向バッファ２１９の出力端
子Ｄから出力されるファームウェア格納用不揮発性メモ
リのリードデータＦ＿ＤＡＴＡ［ｎ：０］信号２１０７
は、データセレクタ２６の入力端子ＤＡＴＡ２に接続さ
れる。データセレクタ２６の出力端子ＤＡＴＡから出力
されるシステムバスのリードデータＳ＿ＤＡＴＡ＿Ｉ
［ｎ：０］信号２１１２は、出力イネーブル付き双方向
バッファ２１７の入力端子Ｂに接続される。

【００３２】次に、動作について図３を用いて説明す
る。図３は、マスターＣＰＵ１からシステムバス２につ
ながるスレーブＣＰＵ３のファームウェア格納用不揮発
性メモリ２８に対し、書込み動作を行う際の動作フロー
を示したフローチャートである。なお、本説明に用いる
信号は、システムリセット信号ＲＥＳＥＴＬ２１２７以
外はすべてＨＩＧＨアクティブである。

【００３３】本実施の形態で説明する動作フローを行な
うファームウェア書換えプログラムは、マスターＣＰＵ
１のプログラム領域に格納された状態で、電源が立ちあ
げられると、該ファームウェア書換えプログラムに基づ
きファームウェア書換えが行なわれるものであり、この
ファームウェア書換えプログラムのかわりに、通常動作
を行なうべき所定のプログラムがマスターＣＰＵ１のプ
ログラム領域に格納された状態で、電源が立ちあげられ
ると通常動作が行なわれる。つまり、ファームウェアの
書換えの必要性に応じて、マスターＣＰＵ１のプログラ
ム領域にファームウェア書換えプログラム及び書換える
べきファームウェアを格納することにより、ファームウ
ェアの書換えが実行される。なお、予めファームウェア
書換えプログラム及び書換えるべきファームウェアを通
常動作のプログラムと共存して格納しておき、必要に応
じたスイッチング動作で起動すべきプログラムを選択し
てもよいことは言うまでもない。

【００３４】マスターＣＰＵ１が接続されたスレーブＣ
ＰＵ３のファームウェアを書き替える場合、まず、ステ
ップＳ１において、マスターＣＰＵ１は、システムバス
２内のファームウェア書き込みモード信号ＩＮＳＴＡＬ
Ｌ２１０１をアクティブにし、全スレーブＣＰＵに対し
「ファームウェア書込みモードへの移行」を通報する。

【００３５】すると、スレーブＣＰＵ３内において、Ｉ
ＮＳＴＡＬＬ信号２１０１がＨＩＧＨレベルとなる。こ
れにより、ＳＷＲ信号２１０２、ＣＳ１信号２１１０の
論理により、３入力ＡＮＤゲート２１０の出力に立ち上
がりエッジを生成できるようになるため、ＨＯＬＤＲＥ
Ｑレジスタ用フリップフロップ２３にＳ＿ＤＡＴＡ
［０］信号の論理をラッチすることができる。つまり、
マスターＣＰＵ１によるＨＯＬＤＲＥＱレジスタ用フリ
ップフロップ２３への書き込みが可能になる。なお、Ｉ
ＮＳＴＡＬＬ信号２１０１が非アクティブになっている
時（つまり「ファームウェア書込みモード」でない時）
は、３入力ＡＮＤゲート２１０の出力に立ち上がりエッ
ジを生成できないため、マスターＣＰＵ１は、ＨＯＬＤ
ＲＥＱレジスタ用フリップフロップ２３への書き込みが
できない。

【００３６】次に、ステップＳ２において、マスターＣ
ＰＵ１は、書込み対象であるスレーブＣＰＵ内のＨＯＬ
ＤＲＥＱレジスタ用フリップフロップ２３に対してアク
セスを行い、バス権取得要求信号ＨＬＤＲ２１１５をア
クティブにする。

【００３７】この時の動作を、図４に示されるタイミン
グチャートを用いて説明する。マスターＣＰＵ１が、書
込み対象であるスレーブＣＰＵ内のＨＯＬＤＲＥＱレジ
スタ用フリップフロップ２３に対してアクセスを行う
と、システムバス上に図４のタイミングチャートに示さ
れるタイミングが生成される。

【００３８】Ｓ＿ＡＤＲ［ｍ：０］信号２１００には、
ＨＯＬＤＲＥＱレジスタ用フリップフロップ２３のアド
レスがストローブされている。スレーブＣＰＵ３内のア
ドレスデコーダ２２により、このアドレスがデコードさ
れて、ＣＳ１信号がＨＩＧＨレベルとなる。そして、ラ
イト信号であるＳＷＲ信号２１０２がＨＩＧＨからＬＯ
Ｗに変化する際に、Ｓ＿ＤＡＴＡ［０］信号２１１のＨ
ＩＧＨレベルがＨＯＬＤＲＥＱレジスタ用フリップフロ
ップ２３にラッチされる。これにより、バス権取得要求
信号ＨＬＤＲ２１１５がＨＩＧＨレベルとなる。

【００３９】ＨＬＤＲ信号２１１５がＨＩＧＨレベルに
なったことを受けたＭＰＵ２４は、ローカルバスを開放
するための内部処理が完了次第、ローカルバスであるＡ
ＤＲ、ＤＡＴＡ、ＲＤ、ＷＲ、ＣＳ１、ＣＳ２端子をＨ
ＩＧＨインピーダンスにすると共に、バス開放アクノリ
ッジ信号ＨＬＤＡ２１２５をアクティブにする。なお、
ＭＰＵは、ＨＬＤＲ信号２１１５がＬＯＷレベルになら
ない限り、バス開放アクノリッジ信号ＨＬＤＡ２１２５
を非アクティブにすることはないし、ローカルバスであ
るＡＤＲ，ＤＡＴＡ，ＲＤ、ＷＲ、ＣＳ１，ＣＳ２端子
をＨＩＧＨインピーダンス状態から通常の出力状態に戻
すことはない。

【００４０】マスターＣＰＵ１は、ステップＳ３におい
て、ＭＰＵ２４のローカルバスが開放されたか否かを判
断するために、ＨＬＤＡ信号２１２５の入力ポートをリ
ード（バス開放アクノリッジ信号ＨＬＤＡ２１２５をポ
ーリング）し、ＭＰＵ２４のローカルバスが開放される
のを待つ。マスターＣＰＵ１は、バス開放アクノリッジ
信号ＨＬＤＡ２１２５がＨＩＧＨレベルになったことに
よりローカルバスが開放されたことを確認する。

【００４１】この時の動作を、図５に示されるタイミン
グチャートを用いて説明する。マスターＣＰＵ１がＨＬ
ＤＡ信号２１２５の入力ポートをリードすると、システ
ムバス上に図５のタイミングチャートに示されるタイミ
ングが生成される。Ｓ＿ＡＤＲ［ｍ：０］信号２１００
には、ＨＬＤＡ信号２１２５の入力ポートのアドレスが
ストローブされている。スレーブＣＰＵ３内のアドレス
デコーダ２２により、このアドレスがデコードされて、
ＣＳ１信号がＨＩＧＨレベルとなる。

【００４２】ＨＬＤＡ信号２１２５はデータ伸長回路２
５により、図６に示されるようなｎビットのデータに伸
長される。

【００４３】データセレクタ２６は、図７に示される真
理値表のように、ＩＮＳＴＡＬＬ、ＣＳ１、ＣＳ２端子
の論理に基づき、ＤＡＴＡ１，２，３端子から入力され
たデータをセレクトし、ＤＡＴＡ端子に出力する。今、
ＩＮＳＴＡＬＬ端子、ＣＳ１端子、ＣＳ２端子の論理
は、１１０ｂであるため、ＤＡＴＡ１端子の論理がＤＡ
ＴＡ端子に出力される。つまり、Ｓ＿ＤＡＴＡ＿Ｉ
［ｎ：０］信号２１１２にはＨＬＤＡ信号のステータス
を含んだｎビットのデータがストローブされている。

【００４４】出力イネーブル付き双方向バッファ２１７
のイネーブル端子には、ＳＲＤ信号が接続されている
が、今、ＳＲＤ信号はＨＩＧＨレベルであるため、シス
テムバス２のデータ信号であるＳ＿ＤＡＴＡ［ｎ：０］
信号にもＨＬＤＡ信号のステータスを含んだｎビットの
データがストローブされる。このデータをマスターＣＰ
Ｕ１がリードする。マスターＣＰＵ１は、このリード動
作を繰り返し、ＨＬＤＡ信号のステータスがＨＩＧＨに
なったことを確認すると、ステップＳ４へ進む。

【００４５】次に、ステップＳ４において、マスターＣ
ＰＵ１は、システムバス２及びＭＰＵローカルバスを介
し、ファームウェア格納用不揮発性メモリ２８への書込
み動作を行う。

【００４６】ここで、マスターＣＰＵ１から、システム
バス２及びＭＰＵローカルバスを介し、ファームウェア
格納用不揮発性メモリ２８へ書き込み動作を行なう際に
使用するリードライトサイクルについて説明する。

【００４７】第一にライトサイクルについて図８のタイ
ミングチャートを用いて説明する。Ｓ＿ＡＤＲ［ｍ：
０］信号２１００には、２ポートメモリのアドレスがス
トローブされている。スレーブＣＰＵ３内のアドレスデ
コーダ２２により、このアドレスがデコードされて、Ｃ
Ｓ２信号がＨＩＧＨレベルとなる。今、ＩＮＳＴＡＬＬ
信号２１０１はＨＩＧＨレベルであるため、２入力ＡＮ
Ｄゲート２１１の出力はＬＯＷレベル（非アクティブ）
である。つまり、２ポートメモリに対しチップセレクト
信号がストローブされない。それに対し、２入力ＡＮＤ
ゲート２１２の入力ＣＳ２信号２１０９、ＩＮＳＴＡＬ
Ｌ信号２１１０がともにＨＩＧＨレベルであるので、そ
の出力はＨＩＧＨとなり、ファームウェア格納用不揮発
性メモリに対するチップセレクトがアクティブになる。

【００４８】制御回路２９は、ＣＳ、ＷＲ、ＩＮＳＴＡ
ＬＬ端子に１１１ｂという論理が入力されている時、図
８に示すようなタイミングをＦＧＡＴＥ、ＦＷＲ端子に
対し生成する。

【００４９】また、この時点で、ＩＮＳＴＡＬＬ信号２
１０１、ＨＬＤＲ信号２１１５、ＨＬＤＡ信号２１２５
がすべてアクティブになっている。ゆえに、３入力ＡＮ
Ｄゲート２１５の出力がＨＩＧＨレベルになる。これに
より、出力イネーブル付きバッファ２２０、２２１、２
２２、２２３が出力イネーブル状態になる。２入力ＡＮ
Ｄゲート２１４も、制御回路２９のＦＧＡＴＥ端子がＨ
ＩＧＨであるので、その出力はＨＩＧＨレベルとなり、
出力イネーブル付き双方向バッファ２１９の出力もイネ
ーブル状態になる。これにより、システムバス２の論理
が、バッファ２１９，２２０，２２１，２２２，２２３
を介して、ファームウェア格納用不揮発性メモリに接続
されるので、図８に示すタイミングで、ファームウェア
格納用不揮発性メモリ２８へのライトサイクルが完了さ
れる。

【００５０】第二にリードサイクルについて図９のタイ
ミングチャートを用いて説明する。Ｓ＿ＡＤＲ［ｍ：
０］信号２１００には、２ポートメモリのアドレスがス
トローブされている。スレーブＣＰＵ３内のアドレスデ
コーダ２２により、このアドレスがデコードされて、Ｃ
Ｓ２信号がＨＩＧＨレベルとなる。今、ＩＮＳＴＡＬＬ
信号２１０１はＨＩＧＨレベルであるため、２入力ＡＮ
Ｄゲート２１１の出力はＬＯＷレベル（非アクティブ）
である。つまり、２ポートメモリに対しチップセレクト
信号がストローブされない。それに対し、２入力ＡＮＤ
ゲート２１２の入力ＣＳ２信号２１０９、ＩＮＳＴＡＬ
Ｌ信号２１１０がともにＨＩＧＨレベルであるので、出
力がＨＩＧＨとなり、ファームウェア格納用不揮発性メ
モリに対するチップセレクトがアクティブになる。

【００５１】また、制御回路２９は、ＣＳ、ＷＲ、ＩＮ
ＳＴＡＬＬ端子に１０１ｂという論理が入力されている
時、ＦＧＡＴＥ、ＦＷＲ端子は非アクティブのままであ
る。また、この時点で、ＩＮＳＴＡＬＬ信号２１０１、
ＨＬＤＲ信号２１１５、ＨＬＤＡ信号２１２５がすべて
アクティブになっている。ゆえに、３入力ＡＮＤゲート
２１５の出力がＨＩＧＨレベルになる。これにより、出
力イネーブル付きバッファ２２０、２２１、２２２、２
２３が出力イネーブル状態になる。これにより、システ
ムバス２の論理が、バッファ２１９，２２０，２２１，
２２２，２２３を介して、ファームウェア格納用不揮発
性メモリに接続される。さらに、ファームウェア格納用
不揮発性メモリ２８より出力されたデータは双方向バッ
ファ２１９を介してＦ＿ＤＡＴＡ［ｎ：０］信号２１０
７上にストローブされる。

【００５２】さらに、データセレクタ２６は、ＩＮＳＴ
ＡＬＬ端子、ＣＳ１端子、ＣＳ２端子の論理が、１０１
ｂである時、図７に示されるように、ＤＡＴＡ２端子の
論理をＤＡＴＡ端子に出力する。つまり、Ｆ＿ＤＡＴＡ
［ｎ：０］の論理がＳ＿ＤＡＴＡ＿Ｉ［ｎ：０］上にス
トローブされる。出力イネーブル付き双方向バッファ２
１７のイネーブル端子には、ＳＲＤ信号が接続されてい
るが、今、ＳＲＤはＨＩＧＨレベルであるためシステム
バス２のデータ信号であるＳ＿ＤＡＴＡ［ｎ：０］信号
にもＦ＿ＤＡＴＡ［ｎ：０］信号２１０７がストローブ
される。このデータをマスターＣＰＵ１がリードする。

【００５３】これらの動作において、２ポートメモリ２
７とファームウェア格納用不揮発性メモリ２８はチップ
セレクトＣＳ２信号を共有しているため、マスターＣＰ
Ｕ１から見れば、２ポートメモリエリアとファームウェ
ア格納用不揮発性メモリエリアは透過であるように見え
る。このように、２ポートメモリエリアとファームウェ
ア格納用不揮発性メモリエリアを透過に見せることによ
り、システムバス２上のリソースを節約できる。

【００５４】ここまでに示したリードライトサイクルを
用いて、マスターＣＰＵ１は、ファームウェアの書き込
み照合動作を行なう。具体的書込み方法としては、まず
マスターＣＰＵ１は、マスターＣＰＵ１内部に保有して
いるファームウェア書換えプログラムに基づいて、ファ
ームウェア格納用不揮発性メモリをイレースする処理を
行う。

【００５５】イレース処理として、イレース処理実行と
して予め定義されたアドレス信号及び制御信号を、ライ
トサイクルを発行することにより、システムバス２を介
してファームウェア格納用不揮発性メモリ２８に送信す
ると共に、イレース動作実行として予め定義されたデー
タ信号（消去コマンド）をファームウェア格納用不揮発
性メモリ２８に送信する。

【００５６】イレース処理として定義されたアドレス信
号及び制御信号並びにデータ信号を所定のシーケンスで
受けたファームウェア格納用不揮発性メモリ２８は、内
部に格納されているファームウェアをイレースする。一
方、マスターＣＰＵ１は、リードサイクルを発行するこ
とにより、ファームウェア格納用不揮発性メモリ２８の
データポーリングを行い、イレース処理の終了を確認す
る。

【００５７】ファームウェア格納用不揮発性メモリ２８
のイレース処理が終了する（マスターＣＰＵ１が行うデ
ータポーリングによりイレース処理完了を検出する）
と、マスターＣＰＵ１は、マスターＣＰＵ１の資源であ
り、新しいファームウェアを予め格納しておいたリーム
バブルメディア（着脱可能な記憶素子）から、あるい
は、新しいファームウェアを外部ＩＯより転送しておい
たマスターＣＰＵ１の内部メモリから、スレーブＣＰＵ
３内のファームウェア格納用不揮発性メモリ２８に対し
て転送（書き込む）すべく、転送すべきアドレスを指定
したアドレス信号及び制御信号を、ライトサイクルを発
行することにより、ファームウェア格納用不揮発性メモ
リ２７に送信する。

【００５８】マスターＣＰＵ１からのファームウェア書
込みが終了すると、次に書込んだファームウェアの照合
動作を行う。マスターＣＰＵ１は、書き込んだはずであ
るアドレスに対し、スレーブＣＰＵ内のファームウェア
格納用不揮発性メモリ２８からデータをリードする。そ
して、読み出したデータと、マスターＣＰＵ１内のメモ
リに格納されている書き込んだデータを比較し、同一で
あるかを確認する。この動作を、書き込んだすべてのア
ドレスに対し実施し、すべてが同一であれば照合動作は
完了する。

【００５９】ファームウェア照合の結果、正常に書込ま
れていたと判断すると、書込みモード指示信号２１０１
を非アクティブ（Ｌｏｗレベル）に戻し、システムリセ
ット信号ＲＥＳＥＴＬ２１２７をアクティブにした後、
非アクティブに戻し、通常動作時に復帰させる。

【００６０】また、上述の実施の形態において、ファー
ムウェア書き替え作業を各スレーブＣＰＵに対し順次実
行することにより、すべてのスレーブＣＰＵに対するフ
ァームウェアの書込みを行うことも可能である。

【００６１】その際、種類の異なる複数のスレーブＣＰ
Ｕに対し、それぞれのスレーブＣＰＵに対応したファー
ムウェアを書き込むことも可能である。

【００６２】その手法として、第一に、異なる種類のス
レーブＣＰＵに対応した複数のファームウェアを、マス
ターＣＰＵ１の資源であるリームバブルメディア、もし
くは、外部ＩＯを通じて、マスターＣＰＵ１に転送して
おく。ただし、それぞれのファームウェアは「対応スレ
ーブＣＰＵコード」を含んでおり、その「対応スレーブ
ＣＰＵコード」とスレーブＣＰＵが持っている「スレー
ブＣＰＵコード」を比較することにより、該ファームウ
ェアが、どの種類のスレーブＣＰＵに対応しているか、
判別できるようになっている。第二に、マスターＣＰＵ
１は、書き込み対象であるスレーブＣＰＵの「スレーブ
ＣＰＵコード」を読み出す。第三に、マスターＣＰＵ１
はスレーブＣＰＵより読み出した「スレーブＣＰＵコー
ド」と、ファームウェア内の「対応スレーブＣＰＵコー
ド」を比較することにより、複数のファームウェアから
書き込むべきファームウェアを特定する。第四に、前述
の書き込み方法により、ファームウェアを該スレーブＣ
ＰＵに書き込む。この動作を繰り返すことにより、種類
の異なる複数のスレーブＣＰＵに対し、それぞれのスレ
ーブＣＰＵに対応したファームウェアを書き込むことが
できる。

【００６３】なお、その際には、ファームウェア書換え
対象のすべてのスレーブＣＰＵに対する書き替えが終了
した後、マスターＣＰＵ1はシステムリセットを発行
し、システムをリブートし通常動作を開始すればよい。

【００６４】本実施の形態では、通常動作時の構成と、
書込みモード時の構成が全く同じであるため、ＲＯＭプ
ログラマ等のＲＯＭ書込み装置を接続するための専用外
部接続機構及び専用書込み装置を必要としない。また、
１台のマスターＣＰＵ１が、複数のスレーブＣＰＵに共
通なシステムバスを介して、そのぞれのスレーブＣＰＵ
のファームウェア格納用不揮発性メモリに対する書込み
を行うことができるため、容易にファームウェア書き替
えを行うことができる。さらに、複数のスレーブＣＰＵ
内のファームウェア書換えプログラムを１台のマスター
ＣＰＵ１内部に格納することにより、スレーブ内に自分
自身の書換えプログラム用リソースを必要としない。

【００６５】

【発明の効果】この発明は、以上説明したように構成さ
れているので、以下に記載されるような効果を奏する。

【００６６】ファームウェア書換え対象のスレーブユニ
ットにおいて開放されたローカルバス介してファームウ
ェア書込みを行うので、ファームウェアの書込みを行わ
ない通常動作時の構成と、書込みモード時の構成が全く
同じでよく、ＲＯＭプログラマ等のＲＯＭ書込み装置を
接続するための専用外部接続機構及びＲＯＭプログラマ
等の専用書込み装置を必要とせずに、ファームウェアを
書換えることができる。

【００６７】また、１台のマスターＣＰＵ１が、専用外
部接続機構ではなく複数のスレーブＣＰＵに共通なシス
テムバスを介して、そのぞれのスレーブＣＰＵのファー
ムウェア格納用不揮発性メモリに対する書込みをで行う
ことができる。

【００６８】さらに、スレーブＣＰＵ内のファームウェ
ア書換えプログラムを１台のマスターＣＰＵ１内部に格
納することにより、スレーブ内に自分自身の書換えプロ
グラム用リソースを必要としない。

【００６９】また、ファームウェア書換え対象のスレー
ブＣＰＵユニットに応じたファームウェアを、判断して
書換えることができるので、ファームウェアの書き間違
いが発生せず、書換え信頼性が向上する。

【図面の簡単な説明】

【図１】 本発明に係る実施の形態１における情報処理
装置のシステム構成を示した図である。

【図２】 スレーブＣＰＵの内部構成を示した図であ
る。

【図３】 マスターＣＰＵからスレーブＣＰＵのファー
ムウェア格納用不揮発性メモリに対し書込み動作を行う
際の動作フローを示した図である。

【図４】 マスターＣＰＵからスレーブＣＰＵのＨＯＬ
ＤＲＥＱレジスタに対し書込み動作を行う際のタイミン
グを示した図である。

【図５】 マスターＣＰＵからスレーブＣＰＵのＨＬＤ
Ａ信号入力ポートに対する読み出し動作を行う際のタイ
ミングを示した図である。

【図６】 データ伸長回路により伸長された後のデータ
を示した図である。

【図７】 データセレクタの動作を示す真理値表を示し
た図である。

【図８】 マスターＣＰＵからスレーブＣＰＵのファー
ムウェア格納用不揮発性メモリに対するライトサイクル
のタイミングを示した図である。

【図９】 マスターＣＰＵからスレーブＣＰＵのファー
ムウェア格納用不揮発性メモリに対するリードサイクル
のタイミングを示した図である。

【図１０】 従来における情報処理装置の内部構成を示
した図である。

【図１１】 従来における情報処理装置の内部構成を示
した図である。

【符号の説明】

１ マスターＣＰＵ、２ システムバス、３ スレーブ
ＣＰＵ、２１ システムバス接続コネクタ、２２ アド
レスデコーダ、２３ ＨＯＬＤＲＥＱレジスタ用フリッ
プフロップ、２４ ＭＰＵ、２５ データ伸長回路、２
６ データセレクタ、２７ ２ポートメモリ、２８ フ
ァームウェア格納用不揮発性メモリ、２９ 制御回路、
２２０、２２１、２２２、２２３ 出力イネーブル付き
バッファ、２１７、２１８、２１９ 出力イネーブル付
き双方向バッファ、２１０ ３入力ＮＡＮＤゲート、２
１１、２１２、２１４ ２入力ＡＮＤゲート、２１３
インバータゲート、２１５ ３入力ＡＮＤゲート。

Claims (6)

【特許請求の範囲】
1. 【請求項１】 マスターＣＰＵ及びスレーブＣＰＵがシ
   ステムバスにて接続された情報処理システムにおいて、 マスターＣＰＵは、スレーブＣＰＵにおける書換えるべ
   きファームウェア及び該ファームウェア書換えプログラ
   ムを有し、 スレーブＣＰＵは、電気的に消去・書込み可能なファー
   ムウェア格納用不揮発性メモリ及び上記書換えプログラ
   ムに基づく上記マスターＣＰＵからの書込みモード信号
   が有効となるとスレーブＣＰＵにおけるローカルバスを
   開放するローカルバス開放手段を有し、マスターＣＰＵ
   からシステムバスを介してファームウェア格納用不揮発
   性メモリに対してアクセスして、スレーブＣＰＵのファ
   ームウェアを書換えることを特徴とする情報処理システ
   ム。
2. 【請求項２】 スレーブＣＰＵにおいて、システムバス
   と接続され、アドレス信号及び制御信号を受けるバッフ
   ァと、書換えるべきファームウェアを受けると共に書換
   えられたファームウェアをマスターＣＰＵに送出する双
   方向バッファとを備え、上記バッファ及び双方向バッフ
   ァは、ローカルバスが開放され、ファームウェア書換え
   を実行する際にのみ動作し、該バッファ及び双方向バッ
   ファを介してマスターＣＰＵがファームウェア格納用不
   揮発性メモリに対してアクセスして、スレーブＣＰＵの
   ファームウェアを書換えることを特徴とする請求項１に
   記載の情報処理システム。
3. 【請求項３】 マスターＣＰＵが保有するスレーブＣＰ
   Ｕにおける書換えるべきファームウェアは、書換え対象
   スレーブＣＰＵを特定するための対応スレーブＣＰＵコ
   ードを含み、該対応スレーブＣＰＵコードと、書込み対
   象であるスレーブＣＰＵユニットから取得した情報とを
   比較し、一致した際にファームウェアを書換えることを
   特徴とする請求項１または２に記載の情報処理システ
   ム。
4. 【請求項４】 マスターＣＰＵ及びスレーブＣＰＵがシ
   ステムバスにて接続された情報処理システムにおいて、 スレーブＣＰＵは、ＭＰＵ、マスターＣＰＵスレーブＣ
   ＰＵ間通信用共有メモリ、ＭＰＵ用プログラムが格納さ
   れ電気的に消去・書込み可能なファームウェア格納用不
   揮発性メモリ、ＭＰＵに対しマスターＣＰＵからのバス
   権取得要求を発行するためのＨＯＬＤＲＥＱレジスタ、
   バス権取得要求に応じてＭＰＵが発行したバス開放アク
   ノリッジ信号のステータスをマスターＣＰＵがリードす
   るためのＨＯＬＤＡＡ入力ポート、上記システムバス中
   のアドレス・制御信号とローカルバス中のアドレス・制
   御信号を接続するバッファ、上記システムバス中のデー
   タバスとローカルバス中のデータバスを接続する双方向
   バッファを備え、マスターＣＰＵからシステムバス及び
   開放されたローカルバスを介してファームウェア格納用
   不揮発性メモリに対してアクセスして、スレーブＣＰＵ
   のファームウェアを書換えることを特徴とする情報処理
   システム。
5. 【請求項５】 マスターＣＰＵ及びスレーブＣＰＵがシ
   ステムバスにて接続された情報処理システムにおいて、 マスターＣＰＵから書込みモード信号をスレーブＣＰＵ
   に対して有効とする工程と、 スレーブＣＰＵにて内部のローカルバスを開放する工程
   と、 電気的に消去・書込み可能なファームウェア格納用不揮
   発性メモリをイレースする工程と、 イレースされたファームウェア格納用不揮発性メモリに
   システムバスを介して上記マスターＣＰＵがアクセス
   し、スレーブＣＰＵのファームウェアを書換える工程
   と、 ファームウェア書換え終了後、システムリセットを行う
   工程と、を備えたファームウェア書換え方法。
6. 【請求項６】 スレーブＣＰＵのファームウェアを書換
   える際に、マスターＣＰＵが保有するスレーブＣＰＵに
   おける書換えるべきファームウェアに含まれた書換え対
   象スレーブＣＰＵを特定するための対応スレーブＣＰＵ
   コードと、書込み対象であるスレーブＣＰＵユニットか
   ら取得した情報とを比較し、一致した際にファームウェ
   アを書換えることを特徴とする請求項５に記載のファー
   ムウェア書き替え方法。