JP2001053012A - 半導体装置の組立方法およびｉｉｉ−ｖ族半導体装置 - Google Patents
半導体装置の組立方法およびｉｉｉ−ｖ族半導体装置Info
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- JP2001053012A JP2001053012A JP2000193430A JP2000193430A JP2001053012A JP 2001053012 A JP2001053012 A JP 2001053012A JP 2000193430 A JP2000193430 A JP 2000193430A JP 2000193430 A JP2000193430 A JP 2000193430A JP 2001053012 A JP2001053012 A JP 2001053012A
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Abstract
(57)【要約】
【課題】結晶基板上に厚いあるいは高不純物濃度のIII-
V族の半導体膜を亀裂無く堆積する。 【解決手段】基板（31)上に粗面を設け、該粗面上にIII
-V族の半導体材料からなる層(33)を堆積する。
V族の半導体膜を亀裂無く堆積する。 【解決手段】基板（31)上に粗面を設け、該粗面上にIII
-V族の半導体材料からなる層(33)を堆積する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の組立
てに関し、さらに詳細には、GaNなどのIII-V族の半導体
からなる厚い層、または高不純物濃度の層がサファイア
などの基板上に堆積および結晶化された場合に発生する
亀裂を低減する方法とそのようにして組立てられた半導
体装置に関する。
てに関し、さらに詳細には、GaNなどのIII-V族の半導体
からなる厚い層、または高不純物濃度の層がサファイア
などの基板上に堆積および結晶化された場合に発生する
亀裂を低減する方法とそのようにして組立てられた半導
体装置に関する。
【０００２】
【従来の技術】GaNおよびその他のIII-V族の半導体材料
は、青および緑の波長のレーザ・ダイオードおよびLED
を構成する際に特に有効である。発光装置は、ｐ−ｎ境
界面に、その層中で正孔および電子を再結合することに
よって光を発生させる発光層を有するｐ−ｎダイオード
構造から構成される。典型的には、ｎ型接点層を、サフ
ァイア基板上に成長させる。効率的な装置を得るために
は、この接点層の電気的抵抗を可能な限り小さくする必
要がある。
は、青および緑の波長のレーザ・ダイオードおよびLED
を構成する際に特に有効である。発光装置は、ｐ−ｎ境
界面に、その層中で正孔および電子を再結合することに
よって光を発生させる発光層を有するｐ−ｎダイオード
構造から構成される。典型的には、ｎ型接点層を、サフ
ァイア基板上に成長させる。効率的な装置を得るために
は、この接点層の電気的抵抗を可能な限り小さくする必
要がある。
【０００３】
【発明が解決しようとする課題】抵抗を少なくするため
に、ｎ型接点層は、不純物を多く含ませるか、または非
常に厚くするかのいずれかが必要となる。いずれの場合
においても、この層は、巨視的亀裂を形成する傾向にあ
る。そのような亀裂は装置の歩留まりを低減するため、
回避しなければならない。
に、ｎ型接点層は、不純物を多く含ませるか、または非
常に厚くするかのいずれかが必要となる。いずれの場合
においても、この層は、巨視的亀裂を形成する傾向にあ
る。そのような亀裂は装置の歩留まりを低減するため、
回避しなければならない。
【０００４】一般的に、本発明の目的は、結晶基板上に
結晶GaNまたはその他のIII-V族の半導体からなる、厚い
層または不純物濃度の高い層を堆積するための改善され
た方法を提供することである。
結晶GaNまたはその他のIII-V族の半導体からなる、厚い
層または不純物濃度の高い層を堆積するための改善され
た方法を提供することである。
【０００５】さらに、本発明の他の目的は、上述の亀裂
を生ずることなく、サファイア上にGaNまたはその他のI
II-V族の半導体を堆積する方法を提供することである。
を生ずることなく、サファイア上にGaNまたはその他のI
II-V族の半導体を堆積する方法を提供することである。
【０００６】本発明の上述の目的およびその他の目的
は、本発明の以下の詳細な説明および添付図面から当業
者に明らかとなるであろう。
は、本発明の以下の詳細な説明および添付図面から当業
者に明らかとなるであろう。
【０００７】
【問題を解決するための手段】本発明は、サファイアな
どの基板上にGaNなどのIII-V族の半導体材料の層を堆積
する方法である。基板の表面には、粗面化処理が施され
る。その後、その被処理面上に半導体材料が堆積され
る。その粗面化処理によって、ピットが形成されること
が好ましい。この半導体材料は、該材料が最初にピット
間の領域に合体してからそのピットを埋めるという工程
を使用して堆積されることが好ましい。基板の表面は、
その表面上に研削グリットを用いて研磨するなどの機械
的方法によって、またはリトグラフで形成されたパター
ンをエッチングすることによって粗面化可能である。
どの基板上にGaNなどのIII-V族の半導体材料の層を堆積
する方法である。基板の表面には、粗面化処理が施され
る。その後、その被処理面上に半導体材料が堆積され
る。その粗面化処理によって、ピットが形成されること
が好ましい。この半導体材料は、該材料が最初にピット
間の領域に合体してからそのピットを埋めるという工程
を使用して堆積されることが好ましい。基板の表面は、
その表面上に研削グリットを用いて研磨するなどの機械
的方法によって、またはリトグラフで形成されたパター
ンをエッチングすることによって粗面化可能である。
【０００８】
【発明の実施の形態】本発明がその利点を提供する方法
は、LEDおよびレーザ・ダイオード中で使用される種類
の典型的な発光ダイオード構造を参照することによって
容易に理解可能となる。発光ダイオード10の構造の簡易
断面図を図１に示す。LED10は、基板12上にｎ型接点層1
4を堆積することによって構成される。発光層16は、ｎ
型接点層14上に堆積される。その後、ｐ型接点層18が、
発光層16上に堆積される。発光層16は、接点層によって
供給される正孔および電子の再結合によって発光する。
電気的接続は、電極20および22を介して接点層へ供給さ
れる。なお、各層を単層として図面に図示したが、各層
は、様々な組成からなる材料から構成される複数個の副
層を含むことが可能である。副層の性質は、装置の種類
に依存するもので、本説明には関係しない。
は、LEDおよびレーザ・ダイオード中で使用される種類
の典型的な発光ダイオード構造を参照することによって
容易に理解可能となる。発光ダイオード10の構造の簡易
断面図を図１に示す。LED10は、基板12上にｎ型接点層1
4を堆積することによって構成される。発光層16は、ｎ
型接点層14上に堆積される。その後、ｐ型接点層18が、
発光層16上に堆積される。発光層16は、接点層によって
供給される正孔および電子の再結合によって発光する。
電気的接続は、電極20および22を介して接点層へ供給さ
れる。なお、各層を単層として図面に図示したが、各層
は、様々な組成からなる材料から構成される複数個の副
層を含むことが可能である。副層の性質は、装置の種類
に依存するもので、本説明には関係しない。
【０００９】一般に、電極20を介して電源にｎ接点を接
続するために設けられた電気的接点領域は、ｎ接点領域
の小部分である。したがって、ｎ型接点層の抵抗は、装
置全体の効率および装置の動作電圧に対して顕著な影響
を及ぼす。ｎ型接点層の抵抗は、層を形成するために使
用される材料の抵抗率を低くすることによって、または
その厚さを増加させて電極20から発光層とｎ型接点層と
の境界面上の様々な部分への経路の抵抗を低減すること
によって、該抵抗を低減することが可能である。そのど
ちらの方法も、GaNなどのIII-V族の半導体がｎ接点用に
使用される場合、ｎ型接点層中に亀裂を発生させる。
続するために設けられた電気的接点領域は、ｎ接点領域
の小部分である。したがって、ｎ型接点層の抵抗は、装
置全体の効率および装置の動作電圧に対して顕著な影響
を及ぼす。ｎ型接点層の抵抗は、層を形成するために使
用される材料の抵抗率を低くすることによって、または
その厚さを増加させて電極20から発光層とｎ型接点層と
の境界面上の様々な部分への経路の抵抗を低減すること
によって、該抵抗を低減することが可能である。そのど
ちらの方法も、GaNなどのIII-V族の半導体がｎ接点用に
使用される場合、ｎ型接点層中に亀裂を発生させる。
【００１０】以下の説明を簡単にするために、本発明が
その利点を実現する方法を、サファイア基板上にGaN層
を成長させる場合に関して説明する。本発明は、サファ
イアの表面がGaNエピタキシャル成長前に粗面化されて
も、該GaNのエピタキシャル成長や粗面上に成長させた
ｎ型接点層を有するｐ−ｎダイオードの発光効率に悪影
響をおよぼさないという驚くべき結果に基づく。またテ
クスチャを備えた基板上に成長した膜は極性を有し、半
導体装置の組立てに適した滑らかな上面を形成すること
が見出された。
その利点を実現する方法を、サファイア基板上にGaN層
を成長させる場合に関して説明する。本発明は、サファ
イアの表面がGaNエピタキシャル成長前に粗面化されて
も、該GaNのエピタキシャル成長や粗面上に成長させた
ｎ型接点層を有するｐ−ｎダイオードの発光効率に悪影
響をおよぼさないという驚くべき結果に基づく。またテ
クスチャを備えた基板上に成長した膜は極性を有し、半
導体装置の組立てに適した滑らかな上面を形成すること
が見出された。
【００１１】図２は、GaN層32が成長を始めた粗面基板3
1の断面図である。図２において、粗さの程度は、GaN層
の初期成長が開始時に断続的になるように選択される。
その後の成長段階で膜が合体し、図３に示すような連続
した非亀裂層33を形成するように成長が進む。図３は、
粗面基板上で層が合体した後の成長基板の断面図であ
る。
1の断面図である。図２において、粗さの程度は、GaN層
の初期成長が開始時に断続的になるように選択される。
その後の成長段階で膜が合体し、図３に示すような連続
した非亀裂層33を形成するように成長が進む。図３は、
粗面基板上で層が合体した後の成長基板の断面図であ
る。
【００１２】粗面加工は、数多くの技術のいずれかによ
って実現可能である。例えば、比較的粗い研削グリット
で表面を「研磨」することによって、表面は機械的に粗
面化できる。このとき、サファイア・ウェーハを、研削
砥石上方に設けた金属円盤に取付けることが可能であ
る。その後、ダイヤモンド研磨グリットを使用して、サ
ファイアを所望の粗さまで「ひっかく」。ダイヤモンド
・グリットの大きさは、３〜１５ミクロンの範囲内で、
満足な結果を得られるように選択される。
って実現可能である。例えば、比較的粗い研削グリット
で表面を「研磨」することによって、表面は機械的に粗
面化できる。このとき、サファイア・ウェーハを、研削
砥石上方に設けた金属円盤に取付けることが可能であ
る。その後、ダイヤモンド研磨グリットを使用して、サ
ファイアを所望の粗さまで「ひっかく」。ダイヤモンド
・グリットの大きさは、３〜１５ミクロンの範囲内で、
満足な結果を得られるように選択される。
【００１３】なお、サファイア基板は、切断後、LED基
板用に使用する前に、高度に研磨される。従って、従来
の基板製造工程中の最終研磨工程を省略することによっ
て粗面加工を実現することも可能である。その場合、本
発明により、LEDの総合効率も向上させるつつ基板の製
造費用が削減できる。
板用に使用する前に、高度に研磨される。従って、従来
の基板製造工程中の最終研磨工程を省略することによっ
て粗面加工を実現することも可能である。その場合、本
発明により、LEDの総合効率も向上させるつつ基板の製
造費用が削減できる。
【００１４】また、サファイア表面の粗面加工は、表面
をエッチングしてピットを形成することによって実現可
能である。このエッチングは、フォトレジストまたは誘
電性あるいは金属のマスク層を用いてリトグラフによっ
て開口部を形成し、その後、その開口部を通してその下
にある基板をエッチングすることによって実行可能であ
る。このエッチングは、リアクティブ・イオン・エッチ
ング、イオン・ミリング、または高温H3PO4、高温H3PO4
とH2SO4との混合またはH2SO4などの化学エッチング材中
で、またはKOHまたはNaOHなどの溶解塩中でのエッチン
グなどの数多くの従来の方法のいずれかで行なうことが
可能である。
をエッチングしてピットを形成することによって実現可
能である。このエッチングは、フォトレジストまたは誘
電性あるいは金属のマスク層を用いてリトグラフによっ
て開口部を形成し、その後、その開口部を通してその下
にある基板をエッチングすることによって実行可能であ
る。このエッチングは、リアクティブ・イオン・エッチ
ング、イオン・ミリング、または高温H3PO4、高温H3PO4
とH2SO4との混合またはH2SO4などの化学エッチング材中
で、またはKOHまたはNaOHなどの溶解塩中でのエッチン
グなどの数多くの従来の方法のいずれかで行なうことが
可能である。
【００１５】サファイアは、従来の方法で成長させる装
置に対して、１/４ｍと４ｍの間の深さまでエッチング
されることが好ましい。通常、この深さは、亀裂を低減
する程度に深く、膜が合体して上面が比較的平面になる
ことが可能な程度に浅い深さが選択される。合体を向上
する成長条件は、ELOGに関する技術文献で述べられてい
るもので、Ga対アンモニア流量比の高が高く、（1050C
より高い温度での）高温成長、該層中にMgをドープする
ことを含んでいる。この条件に関する参考文献として、
D. Kapolnek等著の論文、1997年９月、Appl. Phys. Let
t 71を挙げる。この文献は、本文書中に参考として取り
入れられており、関連する成長条件のより詳細な説明が
記載されている。
置に対して、１/４ｍと４ｍの間の深さまでエッチング
されることが好ましい。通常、この深さは、亀裂を低減
する程度に深く、膜が合体して上面が比較的平面になる
ことが可能な程度に浅い深さが選択される。合体を向上
する成長条件は、ELOGに関する技術文献で述べられてい
るもので、Ga対アンモニア流量比の高が高く、（1050C
より高い温度での）高温成長、該層中にMgをドープする
ことを含んでいる。この条件に関する参考文献として、
D. Kapolnek等著の論文、1997年９月、Appl. Phys. Let
t 71を挙げる。この文献は、本文書中に参考として取り
入れられており、関連する成長条件のより詳細な説明が
記載されている。
【００１６】本発明の上述の実施形態は、サファイア基
板上にGaN層を使用したものである。しかしながら、前
述の説明から、本発明の方法がその他のIII-V族の半導
体に対して適用可能であることが当業者にとって明らか
である。上記の説明は、GaNを主成分とするLEDおよびレ
ーザ・ダイオードについて述べたが、GaNを主成分とす
るLEDおよびレーザ・ダイオードは、AlxGayInzN（ただ
しｘ+ｙ+ｚ＝１）の形態の成分を主成分とした全ての装
置を含む。また、LEDのｐ型またはｎ型の層には、Alま
たはIｎが含まれなくてもよい。同様に、本発明の教示
は、ｐ接点が基板上に堆積される装置を形成するために
使用されることが可能である。
板上にGaN層を使用したものである。しかしながら、前
述の説明から、本発明の方法がその他のIII-V族の半導
体に対して適用可能であることが当業者にとって明らか
である。上記の説明は、GaNを主成分とするLEDおよびレ
ーザ・ダイオードについて述べたが、GaNを主成分とす
るLEDおよびレーザ・ダイオードは、AlxGayInzN（ただ
しｘ+ｙ+ｚ＝１）の形態の成分を主成分とした全ての装
置を含む。また、LEDのｐ型またはｎ型の層には、Alま
たはIｎが含まれなくてもよい。同様に、本発明の教示
は、ｐ接点が基板上に堆積される装置を形成するために
使用されることが可能である。
【００１７】本発明の上述の実施形態は、ピット形成を
使用して、基板上に粗面を形成した。しかしながら、表
面の粗面加工は、本発明の教示から逸脱しないかぎり、
いずれの加工形態も使用可能である。本説明の目的上、
表面の面部分が、粗面加工前より粗面加工後の方が大き
い場合に、その表面が粗くなったと定義される。
使用して、基板上に粗面を形成した。しかしながら、表
面の粗面加工は、本発明の教示から逸脱しないかぎり、
いずれの加工形態も使用可能である。本説明の目的上、
表面の面部分が、粗面加工前より粗面加工後の方が大き
い場合に、その表面が粗くなったと定義される。
【００１８】前述の説明および添付図面から、本発明に
対する様々な修正が当業者にとって明らかであろう。し
たがって、以下に本発明の実施態様の数例を参考のため
に記す。
対する様々な修正が当業者にとって明らかであろう。し
たがって、以下に本発明の実施態様の数例を参考のため
に記す。
【００１９】（実施態様１）基板（31)上にIII-V族の半
導体材料からなる層(33)を堆積する方法であって：基板
（31)に粗面を設ける工程；および、前記粗面上に前記
半導体材料を堆積する工程を含む半導体装置の組立方
法。
導体材料からなる層(33)を堆積する方法であって：基板
（31)に粗面を設ける工程；および、前記粗面上に前記
半導体材料を堆積する工程を含む半導体装置の組立方
法。
【００２０】（実施態様２）前記粗面を設ける工程が、
基板（31)の平滑な表面を処理する工程を含む実施態様
１に記載の半導体装置の組立方法。
基板（31)の平滑な表面を処理する工程を含む実施態様
１に記載の半導体装置の組立方法。
【００２１】（実施態様３）前記処理する工程が、前記
平滑な表面上にリトグラフで形成したパターンをエッチ
ングすることを含む実施態様２に記載の半導体装置の組
立方法。
平滑な表面上にリトグラフで形成したパターンをエッチ
ングすることを含む実施態様２に記載の半導体装置の組
立方法。
【００２２】（実施態様４）前記処理する工程が、研削
グリットを使用して前記表面を研磨することを含む実施
態様２に記載の半導体装置の組立方法。
グリットを使用して前記表面を研磨することを含む実施
態様２に記載の半導体装置の組立方法。
【００２３】（実施態様５）前記基板(31)はサファイア
を含む実施態様２に記載の半導体装置の組立方法。
を含む実施態様２に記載の半導体装置の組立方法。
【００２４】（実施態様６）前記半導体材料が、GaNを
含む実施態様２に記載の半導体装置の組立方法。
含む実施態様２に記載の半導体装置の組立方法。
【００２５】（実施態様７）前記処理する工程は、前記
平滑な表面に少なくとも１/４ｍの深さのピットを形成
することを含む実施態様２に記載の半導体装置の組立方
法。
平滑な表面に少なくとも１/４ｍの深さのピットを形成
することを含む実施態様２に記載の半導体装置の組立方
法。
【００２６】（実施態様８）粗面を有する基板（31)
と；前記粗面上に堆積されたIII-V族の半導体材料から
なる層（33)とを含むIII-V族半導体装置。
と；前記粗面上に堆積されたIII-V族の半導体材料から
なる層（33)とを含むIII-V族半導体装置。
【００２７】（実施態様９）前記基板（31)は、サファ
イアを含む実施態様８に記載のIII-V族半導体装置。
イアを含む実施態様８に記載のIII-V族半導体装置。
【００２８】（実施態様１０）前記半導体材料はGaNを
含む実施態様８に記載のIII-V族半導体装置。
含む実施態様８に記載のIII-V族半導体装置。
【００２９】（実施態様１１）前記粗面は、該粗面に少
なくとも１/４ｍの深さのピットを含む実施態様８に記
載のIII-V族半導体装置。
なくとも１/４ｍの深さのピットを含む実施態様８に記
載のIII-V族半導体装置。
【図面の簡単な説明】
【図１】本発明を使用して構成されることが可能な発光
ダイオード構造の簡易断面図である。
ダイオード構造の簡易断面図である。
【図２】GaN層が成長を開始した時点での粗面基板の断
面図である。
面図である。
【図３】図２に示した基板の断面図で、GaN層が合体し
た後の粗面基板の断面図である。
た後の粗面基板の断面図である。
１０ 発光ダイオード １２ 基板 １４ ｎ型接点層 １６ 発光層 １８ ｐ型接点層 ２０，２２ 電極 ３１ 基板 ３２ GaN層 ３３ 非亀裂層
───────────────────────────────────────────────────── フロントページの続き (71)出願人 399117121 395 Ｐａｇｅ Ｍｉｌｌ Ｒｏａｄ Ｐ ａｌｏ Ａｌｔｏ，Ｃａｌｉｆｏｒｎｉａ Ｕ．Ｓ．Ａ. (72)発明者 チャング・チェン アメリカ合衆国カリフォルニア州サンノゼ アルバニー・サークル4685 ナンバー 102
Claims (11)
- 【請求項１】基板上にIII-V族の半導体材料からなる層
(33)を堆積する方法であって：基板に粗面を設ける工
程；および、前記粗面上に前記半導体材料を堆積する工
程を含む半導体装置の組立方法。 - 【請求項２】前記粗面を設ける工程が、基板の平滑な表
面を処理する工程を含む請求項１に記載の半導体装置の
組立方法。 - 【請求項３】前記処理する工程が、前記平滑な表面上に
リトグラフで形成したパターンをエッチングすることを
含む請求項２に記載の半導体装置の組立方法。 - 【請求項４】前記処理する工程が、研削グリットを使用
して前記表面を研磨することを含む請求項２に記載の半
導体装置の組立方法。 - 【請求項５】前記基板はサファイアを含む請求項２に記
載の半導体装置の組立方法。 - 【請求項６】前記半導体材料が、GaNを含む請求項２に
記載の半導体装置の組立方法。 - 【請求項７】前記処理する工程は、前記平滑な表面に少
なくとも１/４ｍの深さのピットを形成することを含む
請求項２に記載の半導体装置の組立方法。 - 【請求項８】粗面を有する基板と；前記粗面上に堆積さ
れたIII-V族の半導体材料からなる層とを含むIII-V族半
導体装置。 - 【請求項９】前記基板は、サファイアを含む請求項８に
記載のIII-V族半導体装置。 - 【請求項１０】前記半導体材料はGaNを含む請求項８に
記載のIII-V族半導体装置。 - 【請求項１１】前記粗面は、該粗面に少なくとも１/４
ｍの深さのピットを含む請求項８に記載のIII-V族半導
体装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US34055399A | 1999-06-28 | 1999-06-28 | |
| US340553 | 1999-06-28 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001053012A true JP2001053012A (ja) | 2001-02-23 |
| JP4925497B2 JP4925497B2 (ja) | 2012-04-25 |
Family
ID=23333887
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000193430A Expired - Lifetime JP4925497B2 (ja) | 1999-06-28 | 2000-06-27 | 半導体装置の組立方法およびｉｉｉ−ｖ族半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4925497B2 (ja) |
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001160539A (ja) * | 1999-09-24 | 2001-06-12 | Sanyo Electric Co Ltd | 窒化物系半導体素子および窒化物系半導体の形成方法 |
| JP2001210598A (ja) * | 1999-11-17 | 2001-08-03 | Ngk Insulators Ltd | エピタキシャル成長用基板およびその製造方法 |
| JP2002008985A (ja) * | 2000-06-21 | 2002-01-11 | Nichia Chem Ind Ltd | 窒化物半導体の製造方法及び窒化物半導体基板 |
| JP2006179898A (ja) * | 2004-12-14 | 2006-07-06 | Siltron Inc | 窒化ガリウム半導体及びその製造方法 |
| CN100356592C (zh) * | 2004-01-06 | 2007-12-19 | 元砷光电科技股份有限公司 | 发光二极管及其制造方法 |
| JP2009176805A (ja) * | 2008-01-22 | 2009-08-06 | Tekcore Co Ltd | 発光ダイオード基板粗面処理の方法 |
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