JP2001051874A - Microcomputer - Google Patents

Microcomputer

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JP2001051874A
JP2001051874A JP11228130A JP22813099A JP2001051874A JP 2001051874 A JP2001051874 A JP 2001051874A JP 11228130 A JP11228130 A JP 11228130A JP 22813099 A JP22813099 A JP 22813099A JP 2001051874 A JP2001051874 A JP 2001051874A
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trace
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JP11228130A
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Japanese (ja)
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Masakazu Kobayashi
Shinjiro Yamada
正和 小林
真二郎 山田
Original Assignee
Hitachi Ltd
Hitachi Ulsi Systems Co Ltd
株式会社日立製作所
株式会社日立超エル・エス・アイ・システムズ
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Abstract

PROBLEM TO BE SOLVED: To provide a microcomputer which can optionally specify trace conditions including a stored information amount. SOLUTION: The microcomputer 1A has a CPU 2 which executes instructions according to the decoding results of the instruction by an instruction decode 24. The CPU regards the decoding result of a trace information acquisition instruction as non-operation in actual chip mode and makes a trace control circuit 8A perform trace operation in evaluation mode according to the decoding result of the trace information acquisition instruction. The trace control circuit holds in a trace memory 9 the state in the microcomputer specified with the decoding result of the trace information acquisition instruction in timing specified with the decoding result of the mentioned instruction as well. The internal state to be trace and the tracing timing are both specified with the decoding result of the trace information acquisition instruction, thus trace conditions can optionally be specified including a stored information amount.

Description

【発明の詳細な説明】 DETAILED DESCRIPTION OF THE INVENTION

【0001】 [0001]

【発明の属する技術分野】本発明はマイクロコンピュータに関し、特にマイクロコンピュータ応用システムのソフトウェアデバッグ若しくはシステムデバッグのためのトレース情報の取得技術に関するものである。 BACKGROUND OF THE INVENTION The present invention relates to a microcomputer, in particular to obtain technical trace information for software debugging or system debugging microcomputer-based system.

【0002】 [0002]

【従来の技術】マイクロコンピュータ応用システムのソフトウェアデバッグ若しくはシステムデバッグでは、マイクロコンピュータによるプログラムの実行状態をバスサイクルに同期して順次サンプリングしながらトレースバッファに蓄えていくリアルタイムトレース機能が利用されている。 In software debugging or system debugging BACKGROUND ART microcomputer-based system, the real-time trace functions will stored in the trace buffer while sequentially sampled synchronously the execution state of the program by the microcomputer in the bus cycle it is utilized. これを実現するために、評価用のマイクロコンピュータは、エミュレータなどのデバッグ装置に接続するデバッグ用インタフェースから内部アドレスバスやデータバスの状態を外部に出力するようなデバッグ機能を有する。 To achieve this, the microcomputer for evaluation has a debugging function to output the status of the internal address bus and data bus to the outside from the debug interface to connect to a debug device such as an emulator. エミュレータなどのデバッグ装置は、前記評価用マイクロコンピュータのデバッグ用インタフェースから出力されるバス情報を、バスサイクル毎にトレースバッファに蓄えていく。 Debugging device such as emulator, the bus information output from the debug interface of the microcomputer for evaluation, will stored in the trace buffer in each bus cycle. トレースバッファに蓄えられたバス情報を用いて、マイクロコンピュータによる命令実行状態を追跡しながら、システムデバッグやプログラムデバッグが行なわれる。 Using the bus information stored in the trace buffer, while tracking the instruction execution state by the microcomputer, the system debugging and program debugging is performed.

【0003】尚、トレース機能について記載された文献の例としてはLSIハンドブック(昭和59年11月3 [0003] In addition, LSI Handbook as an example of literature that has been described for the trace function (1984, November 3
0日株式会社オーム社発行)第562頁がある。 0 days Ohm published by Co., Ltd.), and the first 562 pages.

【0004】 [0004]

【発明が解決しようとする課題】しかしながら、従来のトレース機能は、トレース条件を指定できるが、蓄積情報量を任意に指定する機能が無いため、トレースバッファの容量を越えて情報が供給されると、越えて供給された情報の分だけ、古い情報が消失される事態を引き起こすという問題があった。 [SUMMARY OF THE INVENTION However, the conventional tracing, can specify the trace conditions, since there is no ability to arbitrarily specify the stored information amount, the information beyond the capacity of the trace buffer is supplied , by the amount of the supplied information beyond, there is a problem that cause a situation in which the old information is lost. これにより、大きな容量のトレースバッファを用いても必要な情報を取得できない場合がある。 Thus, you may not get the necessary information by using the trace buffer large capacitance. そこで本発明者は蓄積情報量も含めてトレース条件を任意に指定できるようにすることを検討した。 The present inventors have studied to make it possible to specify any trace condition, including storage information amount. 更にその場合には、トレース情報の取得がデバッグ処理のリアルタイム性を阻害しないようにすることも考慮しなければ、リアルタイムOS(オペレーティングシステム)等を用いたシステムのデバッグには適用できなくなることが明確になった。 Further in that case, if also consider to allow acquisition of the trace information does not inhibit the real-time debugging, clear that can not be applied to the debugging of a system using the real time OS (Operating System) or the like Became.

【0005】本発明の目的は、蓄積情報量も含めてトレース条件を任意に指定できるようにしたマイクロコンピュータを提供することにある。 An object of the present invention is to provide a microcomputer having a weight accumulated information be included can be arbitrarily specify the trace condition.

【0006】本発明の別の目的は、デバッグ処理のリアルタイム性を阻害しないようにトレース情報の取得を可能にするマイクロコンピュータを提供することにある。 Another object of the present invention is to provide a microcomputer which enables the acquisition of trace information so as not to inhibit the real-time debugging.

【0007】本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。 [0007] The above and other objects and novel features of the present invention will become apparent from the description of this specification and the accompanying drawings.

【0008】 [0008]

【課題を解決するための手段】本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。 Among the inventions disclosed in the present application Means for Solving the Problems] To briefly explain the summary of typical ones are as follows.

【0009】本発明による第1の態様のマイクロコンピュータは、評価用の機能も兼ね備えた、所謂、実チップと評価チップの動作モードを持つようなマイクロコンピュータである。 [0009] The microcomputer of the first embodiment according to the present invention, functions for evaluation combines a microcomputer like having a so-called operating modes of the real chip and evaluation chip. このマイクロコンピュータ(1A)は、 The microcomputer (1A) is
命令デコーダ(24)による命令の解読結果に従って命令を実行するCPU(2)と、外部とインタフェース可能にされた外部バスインタフェース回路(7)とを有する。 Includes a CPU (2) for executing instructions according to decoding result of the instruction by the instruction decoder (24), and an external bus interface circuit which is to be externally interfaced (7). 前記CPUは、実チップモードのような第1の動作モードにおいてトレース情報取得命令のような特定のデバッグ用命令の解読結果をノン・オペレーションとし、 Wherein the CPU, the decode result of the instruction for a specific debug such as trace information acquisition command the non-operation in a first mode of operation such as real chip mode,
評価チップモードのような第2の動作モードにおいて前記特定のデバッグ用命令の解読結果に従ってトレース動作のような特定のデバッグ動作をデバッグ制御回路(8 Evaluation debug control circuitry specific debug operations such as trace operation according to the decoded result of the instruction for a specific debug in the second mode of operation, such as chip mode (8
A)に実行させる。 To be executed by the A). 前記デバッグ制御回路は、前記特定のデバッグ用命令の解読結果によって指定されたマイクロコンピュータ内部の状態を同じく前記特定のデバッグ用命令の解読結果によって指定されたタイミングでトレースメモリ(9)に保持させる動作を行う。 The debug control circuit operates to hold the trace memory (9) at a specified timing by the result of decoding also the instructions for the particular debug state of the microcomputer specified by the decoded result of the instruction for a specific debug I do. 前記トレースメモリの記憶情報はマイクロコンピュータの外部に出力可能にされている。 Storing information of said trace memory is to be output to an external microcomputer.

【0010】上記によれば、信号若しくは信号線で特定されるようなトレースすべき内部状態とトレースタイミングの双方が前記特定のデバッグ用命令の解読結果によって指定されるから、トレース情報の蓄積情報量も含めてトレース条件を任意に指定できる。 According to the above, since both the internal state and trace timing to be traced as specified by the signal or the signal line is designated by the decoded result of the instruction for a specific debug, stored information of the trace information It can be arbitrarily specify a trace conditions are also included.

【0011】また、マイクロコンピュータは、実チップモードにおいても評価モードにおいても何れの場合も前記特定のデバッグ用命令を解読し、実チップモードのような第1の動作モードでは前記特定のデバッグ用命令はノン・オペレーションとして処理する。 [0011] The microcomputer also be decodes the instruction for a particular debugging any case in the evaluation mode in the actual chip mode, said command specifying for debugging in the first mode of operation such as real chip mode It is treated as a non-operation. これにより、第1には、デバッグ処理のリアルタイム性を阻害しないようにトレース情報を取得できる。 Thus, the first, can be acquired trace information so as not to inhibit the real-time debugging. 即ち、実チップモードでも、実質的に無駄な前記デバッグ用命令の実行サイクルが挿入され、処理内容は相異するがその実行サイクルは評価モードにおいても挿入されているからである。 That is, even in real chip mode, the inserted execution cycle of substantially instructions wasted the debugging is, the processing content to but its execution cycle differences because also been inserted in the evaluation mode. 第2には、トレースすべき内部状態とトレースタイミングの双方のトレースポイントはアセンブリ或いはコンパイルの段階で特定でき、評価時に改めてトレース回路のトレース条件を設定する手間を要しない。 The second, which does not require labor is both trace points of the internal state and trace timing for traces can be identified at the stage of the assembly or compilation, sets the trace condition anew trace circuit during evaluation. よって、トレース条件設定のための論理手段をエミュレータから省くことも可能である。 Therefore, it is possible to omit the logic means for Trace conditions from the emulator.

【0012】本発明による第2の態様のマイクロコンピュータは、評価専用の、所謂、評価チップのようなマイクロコンピュータである。 [0012] The microcomputer of the second embodiment according to the present invention, the evaluation only, so-called, a microcomputer, such as a test chip. このマイクロコンピュータ(1B)は、命令デコーダ(24)による命令の解読結果に従って命令を実行するCPU(2)と、外部とインタフェース可能にされた外部バスインタフェース回路(7)と、マイクロコンピュータの内部状態を評価のために外部に出力可能な評価用インタフェース回路(1 The microcomputer (1B) includes a CPU (2) for executing instructions according to decoding result of the instruction by the instruction decoder (24), an external bus interface circuit which is to be externally interfaced (7), the internal state of the microcomputer external enable output evaluation interface circuit for evaluation (1
0)とを有する。 0) and a. 前記CPUは、トレース情報取得命令のような特定のデバッグ用命令の解読結果に従ってトレース動作のような特定のデバッグ動作をデバッグ制御回路(8B)に実行させる。 Wherein the CPU, to execute a specific debug operations, such as tracing operation to the debug control circuit (8B) Based on the result of the interpretation of the instruction for a specific debug such as trace information acquisition command. 前記デバッグ制御回路は、前記特定のデバッグ用命令の解読結によって指定されたマイクロコンピュータ内部の状態を同じく前記特定のデバッグ用命令の解読結によって指定されたタイミングで前記評価用インタフェース回路から外部に出力させる動作を行うものである。 The debug control circuit is output from the evaluation interface circuit with the specified timing by the same decryption formation of the instructions for a particular debugging state inside the specified microcomputer externally by decrypting binding of the instruction for a specific debug and it performs an operation to.

【0013】このマイクロコンピュータ(1B)によれば、上記同様、トレース情報の蓄積情報量も含めてトレース条件を任意に指定でき、デバッグ処理のリアルタイム性を阻害しないようにトレース情報を取得でき、トレース条件設定のための論理手段をエミュレータから省くことを可能にできる。 According to this microcomputer (1B), the same, accumulated information of the trace information can also optionally specify the trace conditions, including, can obtain trace information so as not to inhibit the real-time debugging, tracing can allow to dispense with logic means for condition setting from the emulator.

【0014】上記第1の態様に係る実チップ及び評価チップ兼用のマイクロコンピュータ(1A)、第2の態様に係る評価チップ専用のマイクロコンピュータ(1B) [0014] The real chips and evaluation chip combined microcomputer according to the first aspect (1A), evaluation chip dedicated microcomputer according to the second aspect (1B)
によって評価されたユーザプログラムを実行する実チップ機能だけを持つ第3の態様に係るマイクロコンピュータ(1C)は、命令デコーダ(24)による命令の解読結果に従って命令を実行するCPU(2)と、外部とインタフェース可能にされた外部バスインタフェース回路(7)とを有する。 A third microcomputer in accordance with aspects of having only real chip function of executing the user program which is evaluated by (1C) is, CPU for executing instructions according to decoding result of the instruction by the instruction decoder (24) (2), external and an external bus interface circuit (7) which is allows the interface with. 前記CPUは、前記マイクロコンピュータに対応されるデバッグ用マイクロコンピュータにデバッグ用動作を制御させる特定のデバッグ命令に対して、その解読結果をノン・オペレーションとして処理する。 Wherein the CPU, the relative specific debug instructions to control the debugging operation to the microcomputer for debugging which is corresponding to the microcomputer and processes the decoded result as a non-operation.

【0015】 [0015]

【発明の実施の形態】〔1〕実チップ・評価チップ兼用マイクロコンピュータ 図1には本発明に係る第1のマイクロコンピュータ1A DETAILED DESCRIPTION OF THE INVENTION (1) actual chip evaluation first microcomputer 1A according to the present invention the chip shared microcomputer Figure 1
が示される。 It is shown. 同図に示されるマイクロコンピュータ1A Microcomputer 1A shown in FIG.
は、評価用の機能も兼ね備えた、所謂、実チップと評価チップの動作モードを持つマイクロコンピュータである。 The functions for the evaluation combines a microcomputer having a so-called operating modes of the real chip and evaluation chip.

【0016】このマイクロコンピュータ1Aは、特に制限されないが、公知の半導体集積回路製造技術によって単結晶シリコンのような1個の半導体基板に形成されている。 [0016] The microcomputer 1A is not particularly limited, and is formed on a single semiconductor substrate like monocrystalline silicon by the known semiconductor integrated circuit manufacturing technique. CPU(中央処理装置)2は、代表的に示された命令制御部20、命令デコーダ24及び演算部21を有する。 CPU (central processing unit) 2 includes a representatively indicated instruction control unit 20, the instruction decoder 24 and the arithmetic unit 21.

【0017】前記命令制御部20は、命令キャッシュバスICBUSを介して命令キャッシュメモリ3に接続され、実行すべき命令のフェッチ及びプリフェッチを制御すると共に、割り込みや例外処理などに起因して命令実行シーケンスを変更する命令アドレス制御を行う。 [0017] The instruction control unit 20, the instruction is connected to the cache bus ICBUS through the instruction cache memory 3, and controls the fetching and prefetching of instructions to be executed, the instruction execution sequence due to an interrupt or exception processing carry out the instruction address control to change. CP CP
U2が実行すべき命令アドレスはプログラムカウンタ(PC)22が保有する。 U2 is an instruction address to be executed the program counter (PC) 22's. CPU2実行すべき命令は命令レジスタ(IR)23にロードされる。 CPU2 instruction to be executed is loaded into the instruction register (IR) 23. 図1の例ではマイクロコンピュータ1Aの外部に設けられた図示を省略するプログラムメモリにCPU2の動作プログラムが格納されている。 The program memory not shown provided outside the microcomputer 1A CPU 2 operating program is stored in the example of FIG. 命令キャッシュメモリ3はプログラムメモリが保有するプログラムの内、頻繁に実行した一部のプログラムを保有する。 Among the instruction cache memory 3 of the program the program memory's, carrying parts of the program executed frequently. IRQiは代表的に示された外部割り込み要求信号である。 IRQi is an external interrupt request signal representatively shown.

【0018】命令レジスタ23にロードされた命令は命令デコーダ24で解読される。 The instructions loaded into the instruction register 23 is decoded by the instruction decoder 24. 命令デコーダ24はその解読結果にしたがって、CPU2内部の各種制御信号を生成する。 Instruction decoder 24 in accordance with the decoding result, and generates the various internal control signals CPU 2.

【0019】演算部21は、データキャッシュバスDC [0019] The arithmetic unit 21, the data cache bus DC
BUSを介してデータキャッシュメモリ4に接続され、 Is connected to the data cache memory 4 via the BUS,
演算器や汎用レジスタ等を有し、命令デコーダ24の解読結果にしたがってオペランドアクセスやオペランド操作などの演算を行う。 An arithmetic unit and general-purpose registers, and performs operations such operand access or operand operation Based on the result of the interpretation of the instruction decoder 24. 必要なオペランドはデータキャッシュメモリ4を介して、或いはイミディエイトデータとして取得する。 Required operand via the data cache memory 4, or obtained as immediate data.

【0020】前記命令キャッシュメモリ3及びデータキャッシュメモリ4は内部バスIBUSを介してバスコントローラ5に接続される。 [0020] The instruction cache memory 3 and the data cache memory 4 is connected to the bus controller 5 through the internal bus IBUS. バスコントローラ5は、周辺バスPBUSを介して周辺回路6、外部バスインタフェース回路7及びトレースメモリ9に接続されている。 Bus controller 5, the peripheral circuit 6 via the peripheral bus PBUS, and is connected to the external bus interface circuit 7 and the trace memory 9. 前記命令キャッシュメモリ3、データキャッシュメモリ4 The instruction cache memory 3, a data cache memory 4
は、キャッシュミスを生ずると、その時のCPU2からのアクセスアドレスをバスコントローラ5に与える。 It is, and results in a cache miss, give the access address from the CPU2 at that time to the bus controller 5. バスコントローラ5は、キャッシュミスに係るデータをフェッチするためのアクセスサイクルをアクセス対象回路の種類に応じて制御する。 The bus controller 5 controls depending access cycles to fetch the data of the cache miss on the type of the access object circuit. アクセス対象が外部であれば周辺バスPBUSのバスサイクルと外部バスサイクルを制御し、周辺回路6であれば周辺バスサイクルを制御する。 Accessed controls the bus cycle and the external bus cycle of peripheral bus PBUS if external, controlling peripheral bus cycle if the peripheral circuit 6.

【0021】マイクロコンピュータ1の動作モードはパワーオンリセット時におけるモード信号MDの状態によって決定される。 The operation mode of the microcomputer 1 is determined by the state of the mode signal MD at a power-on reset. モード制御回路11は、モード信号M Mode control circuit 11, mode signal M
Dが論理値“1”であればマイクロコンピュータ1に実チップモード(第1の動作モード)を設定し、モード信号MDが論理値“0”であればマイクロコンピュータ1 D sets the real chip mode (first operation mode) to the microcomputer 1 is logic value "1", the microcomputer 1, if the mode signal MD is the logic value "0"
に評価チップモード(第2の動作モード)を設定する。 It sets an evaluation chip mode (second operation mode) to.
それら動作モードによる一般的な相違点は、CPU2のアドレスマップ等である。 General differences by their mode of operation is the CPU2 address map or the like. 例えば実チップモードにおいて特権モードでのみアクセス可能な一部のアドレスエリアはユーザモードで評価に利用可能になる。 For example only accessible part of the address area in the privileged mode in the real chip mode is available to the evaluation in the user mode.

【0022】次にマイクロコンピュータ1Aのトレース機能について説明する。 [0022] Next trace function of the microcomputer 1A will be described. CPU2はその命令セットに、 CPU2 is in the instruction set,
特定のデバッグ用命令としてトレース情報取得命令を含む。 Including trace information acquisition command as an instruction for a specific debug. このトレース情報取得命令は、図3に例示されるように、オペレーションコードの指定フィールドA、トレースすべき信号位置を指定するフィールドB、トレースすべきタイミングを指定するフィールドCを有する。 This trace information acquisition command has as illustrated in Figure 3, specifying field A of the operation code field B for specifying the signal location to be traced, the field C that specifies the timing to be traced.

【0023】前記トレース情報取得命令は、前記実チップモードではノン・オペレーションの命令とみなされる。 [0023] The trace information acquisition command, the real-chip mode is regarded as the instruction of the non-operation. 即ち、モード制御回路11は実チップモードにおいて制御信号12を論理値“1”、評価チップモードにおいて制御信号12を論理値“0”にする。 That is, the mode control circuit 11 logic value a control signal 12 in a real-chip mode "1" and the logic value "0" to the control signal 12 in the evaluation chip mode. 命令デコーダ24は制御信号12を入力する。 Instruction decoder 24 inputs a control signal 12. 命令デコーダ24はオペレーションコードのデコードによって、トレース情報取得命令を認識したとき、前記制御信号12が論理値“1”ならば、そのデコード結果をノン・オペレーションコードのデコード結果に入れ替える。 By decoding of the instruction decoder 24 the operation code, when it recognizes the trace information acquisition command, the control signal 12 if a logical value "1", replacing the result of decoding to the decoding result of the non-operation code. 従って、動作プログラムにトレース情報取得命令が埋め込まれていても、実チップモードでは当該命令による実質的な処理は行われず、後述するトレス情報取得動作はスキップされる。 Therefore, even if the trace information acquisition command is embedded in the operation program, substantial processing is not performed by the instruction in the real chip mode, Torres information acquisition operation described later is skipped.

【0024】評価チップモードにおいて命令デコーダ2 [0024] instruction in the evaluation chip mode decoder 2
4がトレース情報取得命令を解読すると、その解読結果に従い、制御信号25によってトレース制御回路8Aにトレースを実行させる。 4 When decrypt the trace information acquisition command, the according decoding result, to execute the trace to the trace control circuit 8A by the control signal 25. 即ち、トレース制御回路8A That is, the trace control circuit 8A
は、前記フィールドBで指定された信号位置の信号(マイクロコンピュータ内部の状態)を、前記フィールドC Is the field signal of the given signal position B (in the microcomputer state), the field C
によって指定されたタイミングで、トレースメモリ9に保持させる動作を行う。 At a timing specified by performing the operation of holding the trace memory 9. 図1の例に従えば、前記フィールドBで指定される信号位置とは、命令キャッシュバスICBUS上の情報(命令アドレス、命令情報及び制御情報)、データキャッシュバスDCBUS上の情報(データアドレス、データ情報及び制御情報)、プログラムカウンタPCの値、内部バスIBUS上の情報(アドレス、データ情報、命令情報及び制御情報)、周辺バスP According to the example of FIG. 1, wherein the signal is specified position in the field B, information on the instruction cache bus ICBUS (instruction address, instruction and control information), the data cache bus DCBUS on information (data address, data information and control information), the value of the program counter PC, an internal bus IBUS on information (address, data information, command information and control information), peripheral bus P
BUS上の情報(アドレス、データ情報、命令情報及び制御情報)の何れかを意味する。 BUS on information means any (address, data information, command information and control information). 前記フィールドCによって指定されるタイミングとは、当該トレース情報取得命令を起点に幾つ後の命令実行サイクルからトレースを開始し、何サイクルで終了するかというタイミングである。 Wherein the timing specified by the field C, start tracing from the instruction execution cycles after the number starting from the trace information acquisition command, a timing that it ends in many cycles. これにより、例えば、トレース情報取得命令のデコードの3サイクル後から命令キャッシュバスIBUS上の情報を8サイクルだけトレースメモリ9にトレースすると言うよう様なトレース動作を行うことができる。 Thus, for example, it is possible to perform such trace operations to refer to trace after 3 cycles of decoding the trace information acquisition instruction to the instruction cache information 8 cycles only trace memory 9 on the bus IBUS.

【0025】前記トレースメモリ9は例えば、前述のように、実チップモードにおいて特権モードでのみアクセス可能な一部のアドレスエリアに割り当てられている。 [0025] The trace memory 9, for example, as described above, are assigned to only accessible part of the address area in the privileged mode in the real chip mode.
したがって、トレース動作は実チップモードのアドレス空間を圧迫しない。 Therefore, the trace operation is not pressure on the address space of the real chip mode. ユーザプログラムの実行を終了した後、前記トレースメモリの記憶情報を外部に読み出すときは、CPU2に特権モードでシステムプログラム若しくはデバッグサポートプログラムを実行させて、トレースメモリ9をアクセスすればよい。 After completion of the execution of the user program, when reading information stored in the trace memory to the outside, CPU 2 to thereby execute the system program or debug support program in privileged mode may be accessed trace memory 9.

【0026】上記マイクロコンピュータ1Aによれば、 According to the microcomputer 1A,
ICBUS,DCBUS,IBUS,PBUSのようなバスの状態或いはプログラムカウンタ22のような特定の回路のラッチ状態のようなトレースすべき内部状態と、トレース期間のようなトレースタイミングとの双方が前記トレース情報取得命令の解読結果によって指定されるから、トレースメモリ9に対するトレース情報の蓄積情報量も含めてトレース条件を任意に指定できる。 ICBUS, DCBUS, IBUS, and the internal state to be traced, such as the latch state of a particular circuit, such as a bus state or the program counter 22 as PBUS, both the trace information of the trace timing as the trace interval since specified by acquisition command decoding result, it can be arbitrarily specify the trace conditions, including storage information amount of trace information to the trace memory 9. したがって、トレースメモリ9の記憶容量が小さければ、 Therefore, the smaller the storage capacity of the trace memory 9,
それに応じて前記トレース条件を命令レベルで指定できるから、所望のトレース情報の取りこぼしが殆ど無い。 Since the trace conditions can be specified at the instruction level accordingly, almost no missed the desired trace information.

【0027】実チップモードと評価モードの何れの場合も前記トレース情報取得命令を解読し、実チップモードでは前記トレース情報取得命令はノン・オペレーションとして処理する。 [0027] In either case of the real chip mode and evaluation mode decrypts the trace information acquisition command, the trace information acquisition command is a real-chip mode is treated as a non-operation. これにより、デバッグ処理のリアルタイム性を阻害しないようにトレース情報を取得できる。 This enables acquiring trace information so as not to inhibit the real-time debugging.
即ち、実チップモードでも、実質的に無駄な前記トレース情報取得命令の実行サイクルが挿入され、処理内容は相異するがその実行サイクルは評価モードにおいても挿入されているからである。 That is, even in real chip mode, is inserted substantially wasted execution cycle of the trace information acquisition command, the processing content is, but its execution cycle differences because also been inserted in the evaluation mode. 更に、トレースすべき内部状態とトレースタイミングの双方のトレースポイントはアセンブリ或いはコンパイルの段階で特定でき、評価時に改めてトレース回路のトレース条件を設定する手間を要しない。 Furthermore, does not require labor is both trace points of the internal state and trace timing for traces can be identified at the stage of the assembly or compilation, sets the trace condition anew trace circuit during evaluation. よって、トレース条件設定のための論理手段をエミュレータから省くことも可能である。 Therefore, it is possible to omit the logic means for Trace conditions from the emulator.

【0028】〔2〕評価チップ専用マイクロコンピュータ 図2には前記トレース情報取得命令によるトレース機構を評価チップ専用のマイクロコンピュータに適用した例が示される。 [0028] [2] Evaluation The chips dedicated microcomputer Figure 2 example in which the trace mechanism by the trace information acquisition command to the evaluation chip dedicated microcomputer is shown. 図1との相違点は、トレース制御回路8B The difference from FIG. 1, trace control circuit 8B
の論理、そしてトレースメモリ9に代えて評価用インタフェース回路10を設けた点である。 Logic, and in that a rated interface circuit 10 in place of the trace memory 9. 即ち、評価用インタフェース回路10は、マイクロコンピュータ1Bの内部状態を、評価のために外部に出力する。 That is, the evaluation interface circuit 10 outputs the internal state of the microcomputer 1B, the outside for evaluation. 前記CPU2 The CPU2
の命令デコーダ24は、前記トレース情報取得命令の解読結果に従ってトレース情報取得動作をトレース制御回路8Bに実行させる。 The instruction decoder 24 to execute the trace control circuit 8B trace information acquisition operation according to the decoding result of the trace information acquisition command. マイクロコンピュータ1Bは評価チップ専用であるから、前記制御信号12をプルダウンにより論理値“0”に固定してあり、トレース動作をノン・オペレーションにする制御は不要にされている。 Since the microcomputer 1B is an evaluation chip dedicated, by pulling down the control signal 12 is fixed at a logic value "0", control for tracing operation in the non-operation is not required. トレース制御回路8Bは、図1と同様に、前記トレース情報取得命令の解読結である制御信号25に従い、フィールドBで指定された信号位置の信号をフィールドCで指定されたタイミングを持って選択して、前記評価用インタフェース回路10から外部に出力させる動作を行う。 Trace control circuit 8B, similarly to FIG. 1, in accordance with the control signal 25 is a decryption formation of the trace information acquisition command, select with the timing of the signal of the designated signal positions specified in field C field B Te carries out an operation to output from the evaluation interface circuit 10 to the outside.

【0029】図2のマイクロコンピュータ1Bによれば、図1と同様、トレース情報の蓄積情報量も含めてトレース条件を任意に指定でき、デバッグ処理のリアルタイム性を阻害しないようにトレース情報を取得でき、トレース条件設定のための論理手段をエミュレータから省くことを可能にできる。 According to the microcomputer 1B in FIG. 2, similar to FIG. 1, the accumulation amount of information trace information can also optionally specify the trace conditions, including, can obtain trace information so as not to inhibit the real-time debugging , it can allow to dispense with logic means for trace conditions from the emulator.

【0030】〔3〕実チップ専用マイクロコンピュータ 図3には実チップ専用マイクロコンピュータ1Cの一例が示される。 [0030] The [3] the real chip dedicated microcomputer Figure 3 an example of the real chip dedicated microcomputer 1C is shown. 図1との相違点はトレースのためのトレース制御回路8A及びトレースメモリ9が削除されている。 The difference from FIG. 1 is the trace control circuit 8A and trace memory 9 for trace is deleted. CPU2は図1と同じであり、その命令セットには前記トレース情報取得命令が含まれている。 CPU2 is the same as FIG. 1, it contains the trace information acquisition instruction to the instruction set. 但し、マイクロコンピュータ1Cは実チップ専用であるから、前記制御信号12をプルアップにより論理値“1”に固定してあり、前記トレース情報取得命令をフェッチしてもトレース動作を常にノン・オペレーションにするようになっている。 However, since the microcomputer 1C is a real chip dedicated, the control signal 12 is fixed at a logic value "1" by the pull-up, always non-operation even trace operation to fetch the trace information acquisition command It has become way.

【0031】以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。 [0031] Although the present invention made by the inventor has been concretely described based on the embodiments, the present invention is not limited thereto, it is needless to say without departing from the scope and spirit thereof may be variously modified There.

【0032】例えば、評価チップ専用の構造であっても内部にトレースメモリを設けてもよい。 [0032] For example, in the interior it has a structure of the test chip dedicated may be provided trace memory. トレースメモリからの読み出しは評価用インタフェース回路を介して行うことができる。 Read from the trace memory can be performed via the evaluation interface circuit.

【0033】CPUは複数段のパイプラインで命令を実行するものであってもよい。 [0033] The CPU may be configured to execute instructions in a plurality of stages of the pipeline. また、CPUはリアルタイムOSを採用するものであってもよい。 Further, CPU may be one employing a real-time OS. また、CPUと内部バスの接続はキャッシュメモリを介して行わない構成であってもよい。 The connection of the CPU and the internal bus may be configured not performed through the cache memory. キャッシュメモリは命令とデータを混在されるユニファイドキャッシュメモリであってもよい。 The cache memory may be a unified cache memory to be mixed instructions and data. マイクロコンピュータはタイマカウンタやシリアルインタフェース等の種々の周辺回路を内蔵し、更にはダイレクト・メモリ・アクセス・コントローラ等のバスマスタ、そして浮動小数点ユニット等のアクセラレータユニットを含んでもよい。 The microcomputer has a built-in various peripheral circuits such as a timer counter and serial interface, more direct memory access controller, etc. bus master, and may include an accelerator unit such as floating point unit.

【0034】 [0034]

【発明の効果】本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。 As it follows explains briefly the effect acquired by the typical invention among the herein disclosed invention, according to the present invention.

【0035】すなわち、トレースすべき内部状態とトレースタイミングの双方が前記特定のデバッグ用命令の解読結果によって指定されるから、トレース情報の蓄積情報量も含めてトレース条件を任意に指定できる。 [0035] That is, since both the internal state and trace timing to be traced is specified by the decoded result of the instruction for a particular debugging can optionally specify the trace condition, including the accumulation information of the trace information.

【0036】実チップモードにおいても評価モードにおいても何れの場合も前記特定のデバッグ用命令を解読し、実チップモードのような第1の動作モードでは前記特定のデバッグ用命令をノン・オペレーションとして処理するから、デバッグ処理のリアルタイム性を阻害しないようにトレース情報を取得できる。 [0036] Also also decodes the instruction for a particular debugging any case in the evaluation mode in the actual chip mode, the processing instructions for debugging the particular as non-operations in the first operating mode, such as a real chip mode since you can obtain the trace information so as not to inhibit the real-time debugging.

【0037】しかも、トレースポイントはアセンブリ或いはコンパイルの段階で特定でき、評価時に改めてトレース回路のトレース条件を設定する手間を要せず、トレース条件設定のための論理手段をエミュレータから省くことも可能になる。 [0037] Moreover, the trace points can be identified at the stage of the assembly or compilation, without requiring the need to set the trace condition anew trace circuit during evaluation, also possible to be dispensed with logic means for Trace conditions from the emulator Become.

【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS

【図1】本発明の一例に係る実チップ・評価チップ兼用マイクロコンピュータのブロック図である。 1 is a block diagram of a real-chip-test chip combined microcomputer according to an embodiment of the present invention.

【図2】本発明の別の例に係る評価チップ専用マイクロコンピュータのブロック図である。 2 is a block diagram of a test chip dedicated microcomputer according to another embodiment of the present invention.

【図3】本発明の別の更に別の例に係る実チップ専用マイクロコンピュータのブロック図である。 3 is a block diagram of another real chip dedicated microcomputer according to another embodiment of the present invention.

【図4】トレース情報所得命令の一例を示すフォーマット図である。 4 is a format diagram showing an example of a trace information obtaining instruction.

【符号の説明】 DESCRIPTION OF SYMBOLS

1A 実チップ・評価チップ兼用のマイクロコンピュータ 1B 評価チップ専用のマイクロコンピュータ 1C 実チップ専用のマイクロコンピュータ 2 CPU 3 命令キャッシュメモリ 4 データキャッシュメモリ 5 バスコントローラ 7 外部バスインタフェース回路 8A、8B トレース制御回路 9 トレースメモリ 10 評価用インタフェース回路 11 モード制御回路 20 命令制御部 21 演算部 22 プログラムカウンタ 23 命令レジスタ 24 命令デコーダ 1A actual chip evaluation chip combined microcomputer 1B evaluation chip dedicated microcomputer 1C actual chip dedicated microcomputer 2 CPU 3 of the instruction cache memory 4 the data cache memory 5 bus controller 7 the external bus interface circuit 8A, 8B trace control circuit 9 Trace memory 10 evaluation interface circuit 11 mode control circuit 20 commands the control unit 21 operation unit 22 program counter 23 instruction register 24 the instruction decoder

───────────────────────────────────────────────────── フロントページの続き (72)発明者 山田 真二郎 東京都小平市上水本町五丁目20番1号 株 式会社日立製作所半導体グループ内 Fターム(参考) 5B033 BA02 BE07 FA24 5B042 GA13 HH30 KK06 LA11 MA08 MA20 MC03 MC09 ────────────────────────────────────────────────── ─── front page of the continuation (72) inventor Shinjiro Yamada Tokyo Kodaira Josuihon-cho, chome No. 20 No. 1 Co., Ltd. Hitachi semiconductor group in the F-term (reference) 5B033 BA02 BE07 FA24 5B042 GA13 HH30 KK06 LA11 MA08 MA20 MC03 MC09

Claims (5)

    【特許請求の範囲】 [The claims]
  1. 【請求項1】 命令デコーダによる命令の解読結果に従って命令を実行するCPUと、外部とインタフェース可能にされた外部バスインタフェース回路とを有し、 前記CPUは、第1の動作モードにおいて特定のデバッグ用命令の解読結果をノン・オペレーションとし、第2 And 1. A CPU executing instructions according to decoding result of the instruction by the instruction decoder, and an external bus interface circuit which is to be externally interfaced, wherein the CPU, for a particular debugging in a first mode of operation the decode result of the instruction and non-operation, the second
    の動作モードにおいて前記特定のデバッグ用命令の解読結果に従って特定のデバッグ動作をデバッグ制御回路に実行させ、 前記デバッグ制御回路は、前記特定のデバッグ用命令の解読結果によって指定されたマイクロコンピュータ内部の状態を同じく前記特定のデバッグ用命令の解読結果によって指定されたタイミングでトレースメモリに保持させる動作を行うものであり、 前記トレースメモリの記憶情報は外部に出力可能にされて成るものであることを特徴とするマイクロコンピュータ。 State of the operation mode to execute the specific debug operation to the debug control circuitry in accordance with the decoded result of the instruction for a particular debugging at the debug control circuitry of the MCU specified by the decoded result of the instruction for a specific debug characterized in that the same is intended to perform the operation to hold the trace memory at the specified timing by the decoded result of the instruction for a particular debugging information stored in the trace memory are those formed by allowing output to the outside micro-computer to be.
  2. 【請求項2】 前記第1の動作モードはマイクロコンピュータに関する評価を行わない実チップモードであり、 Wherein said first mode of operation is a real-chip mode is not performed an evaluation of a microcomputer,
    前記第2の動作モードはマイクロコンピュータに関する評価を行う評価モードであることを特徴とする請求項1 Claim 1 wherein the second mode of operation, characterized in that an evaluation mode for evaluation of a microcomputer
    記載のマイクロコンピュータ。 The microcomputer according.
  3. 【請求項3】 命令デコーダによる命令の解読結果に従って命令を実行するCPUと、外部とインタフェース可能にされた外部バスインタフェース回路と、マイクロコンピュータの内部状態を評価のために外部に出力可能な評価用インタフェース回路とを有し、 前記CPUは、特定のデバッグ用命令の解読結果に従って特定のデバッグ動作をデバッグ制御回路に実行させ、 前記デバッグ制御回路は、前記特定のデバッグ用命令の解読結果によって指定されたマイクロコンピュータ内部の状態を同じく前記特定のデバッグ用命令の解読結果によって指定されたタイミングで前記評価用インタフェース回路から外部に出力させる動作を行うものであることを特徴とするマイクロコンピュータ。 According wherein the instruction by the instruction decoder decoding result a CPU for executing instructions, and an external bus interface circuit which is to be externally interfaced, output can be evaluated outside for evaluation an internal state of the microcomputer and an interface circuit, said CPU is to execute the debug control circuitry specific debug operations in accordance with the decoded result of the instruction for a particular debugging, the debug control circuitry is designated by the decoded result of the instruction for a specific debug microcomputer, characterized in that performing an operation to output to the outside from the evaluation interface circuit with the specified timing by the result of decoding also the instructions for the particular debug state of the microcomputer has.
  4. 【請求項4】 命令デコーダによる命令の解読結果に従って命令を実行するCPUと、外部とインタフェース可能にされた外部バスインタフェース回路とを有するマイクロコンピュータであって、 前記CPUは、前記マイクロコンピュータに対応されるデバッグ用マイクロコンピュータにデバッグ用動作を制御させる特定のデバッグ用命令に対して、その解読結果をノン・オペレーションとして処理するものであることを特徴とするマイクロコンピュータ。 4. A CPU executing instructions according to decoding result of the instruction by the instruction decoder, a microcomputer and an external bus interface circuit which is to be externally interfaced, the CPU is corresponding to the microcomputer microcomputer, characterized in that that the debugging microcomputer for a particular debugging instructions for controlling the debugging operation is intended to process the result of decoding as the non-operation.
  5. 【請求項5】 前記特定のデバッグ用命令はトレース情報取得命令であることを特徴とする請求項1乃至4の何れか1項記載のマイクロコンピュータ。 5. A method according to claim 1 to 4 of any one microcomputer, wherein said instruction for a particular debugging is trace information acquisition command.
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